lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  99 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 100
 101 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 102                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 103 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 104                               [SDNPHasChain, SDNPSideEffect,
 105                                SDNPOptInGlue, SDNPOutGlue]>;
 106 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 107                                 SDT_ARMStructByVal,
 108                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 109                                  SDNPMayStore, SDNPMayLoad]>;
 110
 111 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 112                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 113                                SDNPVariadic]>;
 114 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 115                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 116                                SDNPVariadic]>;
 117 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 118                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                SDNPVariadic]>;
 120
 121 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 122                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 124                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 181 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 182
 183 //===----------------------------------------------------------------------===//
 184 // ARM Instruction Predicate Definitions.
 185 //
 186 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 187                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 188 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 189 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 190 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 191                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 192 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 193                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 194 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 195 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 196                                  AssemblerPredicate<"HasV6MOps",
 197                                                     "armv6m or armv6t2">;
 198 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 199                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 200 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 201 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 202                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 203 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 204                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 205 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 206                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 207 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 208 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 209                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 210 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 211                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 212 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 213                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 214 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 215                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 216                                                     "double precision VFP">;
 217 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 218                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 219 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 220                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 221 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 222                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 223 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 224                                  AssemblerPredicate<"FeatureCRC", "crc">;
 225 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 226                                  AssemblerPredicate<"FeatureFP16","half-float">;
 227 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 228                                  AssemblerPredicate<"FeatureHWDiv", "divide in THUMB">;
 229 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 230                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 231 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 232                                  AssemblerPredicate<"FeatureT2XtPk",
 233                                                      "pack/extract">;
 234 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 235                                  AssemblerPredicate<"FeatureDSPThumb2",
 236                                                     "thumb2-dsp">;
 237 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 238                                  AssemblerPredicate<"FeatureDB",
 239                                                     "data-barriers">;
 240 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 241                                  AssemblerPredicate<"FeatureMP",
 242                                                     "mp-extensions">;
 243 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 244                                  AssemblerPredicate<"FeatureTrustZone",
 245                                                     "TrustZone">;
 246 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 247 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 248 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 249                                  AssemblerPredicate<"ModeThumb", "thumb">;
 250 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 251 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 252                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 253                                                     "thumb2">;
 254 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 255                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 256 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 257                                  AssemblerPredicate<"!FeatureMClass",
 258                                                     "!armv*m">;
 259 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 260                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 261 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 262 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 263 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 264 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 265 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 266 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 267                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 268 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 269
 270 // FIXME: Eventually this will be just "hasV6T2Ops".
 271 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 272 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 273 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 274 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 275
 276 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 277 // But only select them if more precision in FP computation is allowed.
 278 // Do not use them for Darwin platforms.
 279 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 280                                  " FPOpFusion::Fast && "
 281                                  " Subtarget->hasVFP4()) && "
 282                                  "!Subtarget->isTargetDarwin()">;
 283 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 284                                  " FPOpFusion::Fast &&"
 285                                  " Subtarget->hasVFP4()) || "
 286                                  "Subtarget->isTargetDarwin()">;
 287
 288 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 289 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 290 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 291
 292 // VDUP.32 is microcoded on Swift - prefer VMOV.
 293 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 294 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 295
 296 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 297 // this allows more effective execution domain optimization. See
 298 // setExecutionDomain().
 299 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 300 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 301
 302 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 303 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 304
 305 //===----------------------------------------------------------------------===//
 306 // ARM Flag Definitions.
 307
 308 class RegConstraint<string C> {
 309   string Constraints = C;
 310 }
 311
 312 //===----------------------------------------------------------------------===//
 313 //  ARM specific transformation functions and pattern fragments.
 314 //
 315
 316 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 317 def imm_neg_XFORM : SDNodeXForm<imm, [{
 318   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 319 }]>;
 320
 321 // imm_not_XFORM - Return the complement of a i32 immediate value.
 322 def imm_not_XFORM : SDNodeXForm<imm, [{
 323   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 324 }]>;
 325
 326 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 327 def imm16_31 : ImmLeaf<i32, [{
 328   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 329 }]>;
 330
 331 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 332 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 333     unsigned Value = -(unsigned)N->getZExtValue();
 334     return Value && ARM_AM::getSOImmVal(Value) != -1;
 335   }], imm_neg_XFORM> {
 336   let ParserMatchClass = so_imm_neg_asmoperand;
 337 }
 338
 339 // Note: this pattern doesn't require an encoder method and such, as it's
 340 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 341 // is handled by the destination instructions, which use so_imm.
 342 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 343 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 344     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 345   }], imm_not_XFORM> {
 346   let ParserMatchClass = so_imm_not_asmoperand;
 347 }
 348
 349 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 350 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 351   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 352 }]>;
 353
 354 /// Split a 32-bit immediate into two 16 bit parts.
 355 def hi16 : SDNodeXForm<imm, [{
 356   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 357 }]>;
 358
 359 def lo16AllZero : PatLeaf<(i32 imm), [{
 360   // Returns true if all low 16-bits are 0.
 361   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 362 }], hi16>;
 363
 364 class BinOpWithFlagFrag<dag res> :
 365       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 366 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 367 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 368
 369 // An 'and' node with a single use.
 370 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 371   return N->hasOneUse();
 372 }]>;
 373
 374 // An 'xor' node with a single use.
 375 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 376   return N->hasOneUse();
 377 }]>;
 378
 379 // An 'fmul' node with a single use.
 380 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 381   return N->hasOneUse();
 382 }]>;
 383
 384 // An 'fadd' node which checks for single non-hazardous use.
 385 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 386   return hasNoVMLxHazardUse(N);
 387 }]>;
 388
 389 // An 'fsub' node which checks for single non-hazardous use.
 390 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 391   return hasNoVMLxHazardUse(N);
 392 }]>;
 393
 394 //===----------------------------------------------------------------------===//
 395 // Operand Definitions.
 396 //
 397
 398 // Immediate operands with a shared generic asm render method.
 399 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 400
 401 // Branch target.
 402 // FIXME: rename brtarget to t2_brtarget
 403 def brtarget : Operand<OtherVT> {
 404   let EncoderMethod = "getBranchTargetOpValue";
 405   let OperandType = "OPERAND_PCREL";
 406   let DecoderMethod = "DecodeT2BROperand";
 407 }
 408
 409 // FIXME: get rid of this one?
 410 def uncondbrtarget : Operand<OtherVT> {
 411   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 412   let OperandType = "OPERAND_PCREL";
 413 }
 414
 415 // Branch target for ARM. Handles conditional/unconditional
 416 def br_target : Operand<OtherVT> {
 417   let EncoderMethod = "getARMBranchTargetOpValue";
 418   let OperandType = "OPERAND_PCREL";
 419 }
 420
 421 // Call target.
 422 // FIXME: rename bltarget to t2_bl_target?
 423 def bltarget : Operand<i32> {
 424   // Encoded the same as branch targets.
 425   let EncoderMethod = "getBranchTargetOpValue";
 426   let OperandType = "OPERAND_PCREL";
 427 }
 428
 429 // Call target for ARM. Handles conditional/unconditional
 430 // FIXME: rename bl_target to t2_bltarget?
 431 def bl_target : Operand<i32> {
 432   let EncoderMethod = "getARMBLTargetOpValue";
 433   let OperandType = "OPERAND_PCREL";
 434 }
 435
 436 def blx_target : Operand<i32> {
 437   let EncoderMethod = "getARMBLXTargetOpValue";
 438   let OperandType = "OPERAND_PCREL";
 439 }
 440
 441 // A list of registers separated by comma. Used by load/store multiple.
 442 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 443 def reglist : Operand<i32> {
 444   let EncoderMethod = "getRegisterListOpValue";
 445   let ParserMatchClass = RegListAsmOperand;
 446   let PrintMethod = "printRegisterList";
 447   let DecoderMethod = "DecodeRegListOperand";
 448 }
 449
 450 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 451
 452 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 453 def dpr_reglist : Operand<i32> {
 454   let EncoderMethod = "getRegisterListOpValue";
 455   let ParserMatchClass = DPRRegListAsmOperand;
 456   let PrintMethod = "printRegisterList";
 457   let DecoderMethod = "DecodeDPRRegListOperand";
 458 }
 459
 460 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 461 def spr_reglist : Operand<i32> {
 462   let EncoderMethod = "getRegisterListOpValue";
 463   let ParserMatchClass = SPRRegListAsmOperand;
 464   let PrintMethod = "printRegisterList";
 465   let DecoderMethod = "DecodeSPRRegListOperand";
 466 }
 467
 468 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 469 def cpinst_operand : Operand<i32> {
 470   let PrintMethod = "printCPInstOperand";
 471 }
 472
 473 // Local PC labels.
 474 def pclabel : Operand<i32> {
 475   let PrintMethod = "printPCLabel";
 476 }
 477
 478 // ADR instruction labels.
 479 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 480 def adrlabel : Operand<i32> {
 481   let EncoderMethod = "getAdrLabelOpValue";
 482   let ParserMatchClass = AdrLabelAsmOperand;
 483   let PrintMethod = "printAdrLabelOperand<0>";
 484 }
 485
 486 def neon_vcvt_imm32 : Operand<i32> {
 487   let EncoderMethod = "getNEONVcvtImm32OpValue";
 488   let DecoderMethod = "DecodeVCVTImmOperand";
 489 }
 490
 491 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 492 def rot_imm_XFORM: SDNodeXForm<imm, [{
 493   switch (N->getZExtValue()){
 494   default: assert(0);
 495   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 496   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 497   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 498   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 499   }
 500 }]>;
 501 def RotImmAsmOperand : AsmOperandClass {
 502   let Name = "RotImm";
 503   let ParserMethod = "parseRotImm";
 504 }
 505 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 506     int32_t v = N->getZExtValue();
 507     return v == 8 || v == 16 || v == 24; }],
 508     rot_imm_XFORM> {
 509   let PrintMethod = "printRotImmOperand";
 510   let ParserMatchClass = RotImmAsmOperand;
 511 }
 512
 513 // shift_imm: An integer that encodes a shift amount and the type of shift
 514 // (asr or lsl). The 6-bit immediate encodes as:
 515 //    {5}     0 ==> lsl
 516 //            1     asr
 517 //    {4-0}   imm5 shift amount.
 518 //            asr #32 encoded as imm5 == 0.
 519 def ShifterImmAsmOperand : AsmOperandClass {
 520   let Name = "ShifterImm";
 521   let ParserMethod = "parseShifterImm";
 522 }
 523 def shift_imm : Operand<i32> {
 524   let PrintMethod = "printShiftImmOperand";
 525   let ParserMatchClass = ShifterImmAsmOperand;
 526 }
 527
 528 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 529 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 530 def so_reg_reg : Operand<i32>,  // reg reg imm
 531                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 532                                 [shl, srl, sra, rotr]> {
 533   let EncoderMethod = "getSORegRegOpValue";
 534   let PrintMethod = "printSORegRegOperand";
 535   let DecoderMethod = "DecodeSORegRegOperand";
 536   let ParserMatchClass = ShiftedRegAsmOperand;
 537   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 538 }
 539
 540 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 541 def so_reg_imm : Operand<i32>, // reg imm
 542                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 543                                 [shl, srl, sra, rotr]> {
 544   let EncoderMethod = "getSORegImmOpValue";
 545   let PrintMethod = "printSORegImmOperand";
 546   let DecoderMethod = "DecodeSORegImmOperand";
 547   let ParserMatchClass = ShiftedImmAsmOperand;
 548   let MIOperandInfo = (ops GPR, i32imm);
 549 }
 550
 551 // FIXME: Does this need to be distinct from so_reg?
 552 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 553                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 554                                   [shl,srl,sra,rotr]> {
 555   let EncoderMethod = "getSORegRegOpValue";
 556   let PrintMethod = "printSORegRegOperand";
 557   let DecoderMethod = "DecodeSORegRegOperand";
 558   let ParserMatchClass = ShiftedRegAsmOperand;
 559   let MIOperandInfo = (ops GPR, GPR, i32imm);
 560 }
 561
 562 // FIXME: Does this need to be distinct from so_reg?
 563 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 564                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 565                                   [shl,srl,sra,rotr]> {
 566   let EncoderMethod = "getSORegImmOpValue";
 567   let PrintMethod = "printSORegImmOperand";
 568   let DecoderMethod = "DecodeSORegImmOperand";
 569   let ParserMatchClass = ShiftedImmAsmOperand;
 570   let MIOperandInfo = (ops GPR, i32imm);
 571 }
 572
 573
 574 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 575 // 8-bit immediate rotated by an arbitrary number of bits.
 576 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 577 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 578     return ARM_AM::getSOImmVal(Imm) != -1;
 579   }]> {
 580   let EncoderMethod = "getSOImmOpValue";
 581   let ParserMatchClass = SOImmAsmOperand;
 582   let DecoderMethod = "DecodeSOImmOperand";
 583 }
 584
 585 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 586 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 587 // get the first/second pieces.
 588 def so_imm2part : PatLeaf<(imm), [{
 589       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 590 }]>;
 591
 592 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 593 ///
 594 def arm_i32imm : PatLeaf<(imm), [{
 595   if (Subtarget->hasV6T2Ops())
 596     return true;
 597   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 598 }]>;
 599
 600 /// imm0_1 predicate - Immediate in the range [0,1].
 601 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 602 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 603
 604 /// imm0_3 predicate - Immediate in the range [0,3].
 605 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 606 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 607
 608 /// imm0_7 predicate - Immediate in the range [0,7].
 609 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 610 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 611   return Imm >= 0 && Imm < 8;
 612 }]> {
 613   let ParserMatchClass = Imm0_7AsmOperand;
 614 }
 615
 616 /// imm8 predicate - Immediate is exactly 8.
 617 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 618 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 619   let ParserMatchClass = Imm8AsmOperand;
 620 }
 621
 622 /// imm16 predicate - Immediate is exactly 16.
 623 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 624 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 625   let ParserMatchClass = Imm16AsmOperand;
 626 }
 627
 628 /// imm32 predicate - Immediate is exactly 32.
 629 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 630 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 631   let ParserMatchClass = Imm32AsmOperand;
 632 }
 633
 634 /// imm1_7 predicate - Immediate in the range [1,7].
 635 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 636 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 637   let ParserMatchClass = Imm1_7AsmOperand;
 638 }
 639
 640 /// imm1_15 predicate - Immediate in the range [1,15].
 641 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 642 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 643   let ParserMatchClass = Imm1_15AsmOperand;
 644 }
 645
 646 /// imm1_31 predicate - Immediate in the range [1,31].
 647 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 648 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 649   let ParserMatchClass = Imm1_31AsmOperand;
 650 }
 651
 652 /// imm0_15 predicate - Immediate in the range [0,15].
 653 def Imm0_15AsmOperand: ImmAsmOperand {
 654   let Name = "Imm0_15";
 655   let DiagnosticType = "ImmRange0_15";
 656 }
 657 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 658   return Imm >= 0 && Imm < 16;
 659 }]> {
 660   let ParserMatchClass = Imm0_15AsmOperand;
 661 }
 662
 663 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 664 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 665 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 666   return Imm >= 0 && Imm < 32;
 667 }]> {
 668   let ParserMatchClass = Imm0_31AsmOperand;
 669 }
 670
 671 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 672 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 673 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 674   return Imm >= 0 && Imm < 32;
 675 }]> {
 676   let ParserMatchClass = Imm0_32AsmOperand;
 677 }
 678
 679 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 680 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 681 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 682   return Imm >= 0 && Imm < 64;
 683 }]> {
 684   let ParserMatchClass = Imm0_63AsmOperand;
 685 }
 686
 687 /// imm0_239 predicate - Immediate in the range [0,239].
 688 def Imm0_239AsmOperand : ImmAsmOperand {
 689   let Name = "Imm0_239";
 690   let DiagnosticType = "ImmRange0_239";
 691 }
 692 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 693   let ParserMatchClass = Imm0_239AsmOperand;
 694 }
 695
 696 /// imm0_255 predicate - Immediate in the range [0,255].
 697 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 698 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 699   let ParserMatchClass = Imm0_255AsmOperand;
 700 }
 701
 702 /// imm0_65535 - An immediate is in the range [0.65535].
 703 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 704 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 705   return Imm >= 0 && Imm < 65536;
 706 }]> {
 707   let ParserMatchClass = Imm0_65535AsmOperand;
 708 }
 709
 710 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 711 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 712   return -Imm >= 0 && -Imm < 65536;
 713 }]>;
 714
 715 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 716 // a relocatable expression.
 717 //
 718 // FIXME: This really needs a Thumb version separate from the ARM version.
 719 // While the range is the same, and can thus use the same match class,
 720 // the encoding is different so it should have a different encoder method.
 721 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 722 def imm0_65535_expr : Operand<i32> {
 723   let EncoderMethod = "getHiLo16ImmOpValue";
 724   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 725 }
 726
 727 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 728 def imm256_65535_expr : Operand<i32> {
 729   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 730 }
 731
 732 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 733 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 734 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 735   return Imm >= 0 && Imm <= 0xffffff;
 736 }]> {
 737   let ParserMatchClass = Imm24bitAsmOperand;
 738 }
 739
 740
 741 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 742 /// e.g., 0xf000ffff
 743 def BitfieldAsmOperand : AsmOperandClass {
 744   let Name = "Bitfield";
 745   let ParserMethod = "parseBitfield";
 746 }
 747
 748 def bf_inv_mask_imm : Operand<i32>,
 749                       PatLeaf<(imm), [{
 750   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 751 }] > {
 752   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 753   let PrintMethod = "printBitfieldInvMaskImmOperand";
 754   let DecoderMethod = "DecodeBitfieldMaskOperand";
 755   let ParserMatchClass = BitfieldAsmOperand;
 756 }
 757
 758 def imm1_32_XFORM: SDNodeXForm<imm, [{
 759   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 760 }]>;
 761 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 762 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 763    uint64_t Imm = N->getZExtValue();
 764    return Imm > 0 && Imm <= 32;
 765  }],
 766     imm1_32_XFORM> {
 767   let PrintMethod = "printImmPlusOneOperand";
 768   let ParserMatchClass = Imm1_32AsmOperand;
 769 }
 770
 771 def imm1_16_XFORM: SDNodeXForm<imm, [{
 772   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 773 }]>;
 774 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 775 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 776     imm1_16_XFORM> {
 777   let PrintMethod = "printImmPlusOneOperand";
 778   let ParserMatchClass = Imm1_16AsmOperand;
 779 }
 780
 781 // Define ARM specific addressing modes.
 782 // addrmode_imm12 := reg +/- imm12
 783 //
 784 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 785 class AddrMode_Imm12 : Operand<i32>,
 786                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 787   // 12-bit immediate operand. Note that instructions using this encode
 788   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 789   // immediate values are as normal.
 790
 791   let EncoderMethod = "getAddrModeImm12OpValue";
 792   let DecoderMethod = "DecodeAddrModeImm12Operand";
 793   let ParserMatchClass = MemImm12OffsetAsmOperand;
 794   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 795 }
 796
 797 def addrmode_imm12 : AddrMode_Imm12 {
 798   let PrintMethod = "printAddrModeImm12Operand<false>";
 799 }
 800
 801 def addrmode_imm12_pre : AddrMode_Imm12 {
 802   let PrintMethod = "printAddrModeImm12Operand<true>";
 803 }
 804
 805 // ldst_so_reg := reg +/- reg shop imm
 806 //
 807 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 808 def ldst_so_reg : Operand<i32>,
 809                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 810   let EncoderMethod = "getLdStSORegOpValue";
 811   // FIXME: Simplify the printer
 812   let PrintMethod = "printAddrMode2Operand";
 813   let DecoderMethod = "DecodeSORegMemOperand";
 814   let ParserMatchClass = MemRegOffsetAsmOperand;
 815   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 816 }
 817
 818 // postidx_imm8 := +/- [0,255]
 819 //
 820 // 9 bit value:
 821 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 822 //  {7-0}     [0,255] imm8 value.
 823 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 824 def postidx_imm8 : Operand<i32> {
 825   let PrintMethod = "printPostIdxImm8Operand";
 826   let ParserMatchClass = PostIdxImm8AsmOperand;
 827   let MIOperandInfo = (ops i32imm);
 828 }
 829
 830 // postidx_imm8s4 := +/- [0,1020]
 831 //
 832 // 9 bit value:
 833 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 834 //  {7-0}     [0,255] imm8 value, scaled by 4.
 835 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 836 def postidx_imm8s4 : Operand<i32> {
 837   let PrintMethod = "printPostIdxImm8s4Operand";
 838   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 839   let MIOperandInfo = (ops i32imm);
 840 }
 841
 842
 843 // postidx_reg := +/- reg
 844 //
 845 def PostIdxRegAsmOperand : AsmOperandClass {
 846   let Name = "PostIdxReg";
 847   let ParserMethod = "parsePostIdxReg";
 848 }
 849 def postidx_reg : Operand<i32> {
 850   let EncoderMethod = "getPostIdxRegOpValue";
 851   let DecoderMethod = "DecodePostIdxReg";
 852   let PrintMethod = "printPostIdxRegOperand";
 853   let ParserMatchClass = PostIdxRegAsmOperand;
 854   let MIOperandInfo = (ops GPRnopc, i32imm);
 855 }
 856
 857
 858 // addrmode2 := reg +/- imm12
 859 //           := reg +/- reg shop imm
 860 //
 861 // FIXME: addrmode2 should be refactored the rest of the way to always
 862 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 863 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 864 def addrmode2 : Operand<i32>,
 865                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 866   let EncoderMethod = "getAddrMode2OpValue";
 867   let PrintMethod = "printAddrMode2Operand";
 868   let ParserMatchClass = AddrMode2AsmOperand;
 869   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 870 }
 871
 872 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 873   let Name = "PostIdxRegShifted";
 874   let ParserMethod = "parsePostIdxReg";
 875 }
 876 def am2offset_reg : Operand<i32>,
 877                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 878                 [], [SDNPWantRoot]> {
 879   let EncoderMethod = "getAddrMode2OffsetOpValue";
 880   let PrintMethod = "printAddrMode2OffsetOperand";
 881   // When using this for assembly, it's always as a post-index offset.
 882   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 883   let MIOperandInfo = (ops GPRnopc, i32imm);
 884 }
 885
 886 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 887 // the GPR is purely vestigal at this point.
 888 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 889 def am2offset_imm : Operand<i32>,
 890                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 891                 [], [SDNPWantRoot]> {
 892   let EncoderMethod = "getAddrMode2OffsetOpValue";
 893   let PrintMethod = "printAddrMode2OffsetOperand";
 894   let ParserMatchClass = AM2OffsetImmAsmOperand;
 895   let MIOperandInfo = (ops GPRnopc, i32imm);
 896 }
 897
 898
 899 // addrmode3 := reg +/- reg
 900 // addrmode3 := reg +/- imm8
 901 //
 902 // FIXME: split into imm vs. reg versions.
 903 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 904 class AddrMode3 : Operand<i32>,
 905                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 906   let EncoderMethod = "getAddrMode3OpValue";
 907   let ParserMatchClass = AddrMode3AsmOperand;
 908   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 909 }
 910
 911 def addrmode3 : AddrMode3
 912 {
 913   let PrintMethod = "printAddrMode3Operand<false>";
 914 }
 915
 916 def addrmode3_pre : AddrMode3
 917 {
 918   let PrintMethod = "printAddrMode3Operand<true>";
 919 }
 920
 921 // FIXME: split into imm vs. reg versions.
 922 // FIXME: parser method to handle +/- register.
 923 def AM3OffsetAsmOperand : AsmOperandClass {
 924   let Name = "AM3Offset";
 925   let ParserMethod = "parseAM3Offset";
 926 }
 927 def am3offset : Operand<i32>,
 928                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 929                                [], [SDNPWantRoot]> {
 930   let EncoderMethod = "getAddrMode3OffsetOpValue";
 931   let PrintMethod = "printAddrMode3OffsetOperand";
 932   let ParserMatchClass = AM3OffsetAsmOperand;
 933   let MIOperandInfo = (ops GPR, i32imm);
 934 }
 935
 936 // ldstm_mode := {ia, ib, da, db}
 937 //
 938 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 939   let EncoderMethod = "getLdStmModeOpValue";
 940   let PrintMethod = "printLdStmModeOperand";
 941 }
 942
 943 // addrmode5 := reg +/- imm8*4
 944 //
 945 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 946 class AddrMode5 : Operand<i32>,
 947                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 948   let EncoderMethod = "getAddrMode5OpValue";
 949   let DecoderMethod = "DecodeAddrMode5Operand";
 950   let ParserMatchClass = AddrMode5AsmOperand;
 951   let MIOperandInfo = (ops GPR:$base, i32imm);
 952 }
 953
 954 def addrmode5 : AddrMode5 {
 955    let PrintMethod = "printAddrMode5Operand<false>";
 956 }
 957
 958 def addrmode5_pre : AddrMode5 {
 959    let PrintMethod = "printAddrMode5Operand<true>";
 960 }
 961
 962 // addrmode6 := reg with optional alignment
 963 //
 964 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 965 def addrmode6 : Operand<i32>,
 966                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 967   let PrintMethod = "printAddrMode6Operand";
 968   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 969   let EncoderMethod = "getAddrMode6AddressOpValue";
 970   let DecoderMethod = "DecodeAddrMode6Operand";
 971   let ParserMatchClass = AddrMode6AsmOperand;
 972 }
 973
 974 def am6offset : Operand<i32>,
 975                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 976                                [], [SDNPWantRoot]> {
 977   let PrintMethod = "printAddrMode6OffsetOperand";
 978   let MIOperandInfo = (ops GPR);
 979   let EncoderMethod = "getAddrMode6OffsetOpValue";
 980   let DecoderMethod = "DecodeGPRRegisterClass";
 981 }
 982
 983 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 984 // (single element from one lane) for size 32.
 985 def addrmode6oneL32 : Operand<i32>,
 986                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 987   let PrintMethod = "printAddrMode6Operand";
 988   let MIOperandInfo = (ops GPR:$addr, i32imm);
 989   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 990 }
 991
 992 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 993 // instructions, specifically VLD4-dup.
 994 def addrmode6dup : Operand<i32>,
 995                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 996   let PrintMethod = "printAddrMode6Operand";
 997   let MIOperandInfo = (ops GPR:$addr, i32imm);
 998   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 999   // FIXME: This is close, but not quite right. The alignment specifier is
1000   // different.
1001   let ParserMatchClass = AddrMode6AsmOperand;
1002 }
1003
1004 // addrmodepc := pc + reg
1005 //
1006 def addrmodepc : Operand<i32>,
1007                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1008   let PrintMethod = "printAddrModePCOperand";
1009   let MIOperandInfo = (ops GPR, i32imm);
1010 }
1011
1012 // addr_offset_none := reg
1013 //
1014 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1015 def addr_offset_none : Operand<i32>,
1016                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1017   let PrintMethod = "printAddrMode7Operand";
1018   let DecoderMethod = "DecodeAddrMode7Operand";
1019   let ParserMatchClass = MemNoOffsetAsmOperand;
1020   let MIOperandInfo = (ops GPR:$base);
1021 }
1022
1023 def nohash_imm : Operand<i32> {
1024   let PrintMethod = "printNoHashImmediate";
1025 }
1026
1027 def CoprocNumAsmOperand : AsmOperandClass {
1028   let Name = "CoprocNum";
1029   let ParserMethod = "parseCoprocNumOperand";
1030 }
1031 def p_imm : Operand<i32> {
1032   let PrintMethod = "printPImmediate";
1033   let ParserMatchClass = CoprocNumAsmOperand;
1034   let DecoderMethod = "DecodeCoprocessor";
1035 }
1036
1037 def CoprocRegAsmOperand : AsmOperandClass {
1038   let Name = "CoprocReg";
1039   let ParserMethod = "parseCoprocRegOperand";
1040 }
1041 def c_imm : Operand<i32> {
1042   let PrintMethod = "printCImmediate";
1043   let ParserMatchClass = CoprocRegAsmOperand;
1044 }
1045 def CoprocOptionAsmOperand : AsmOperandClass {
1046   let Name = "CoprocOption";
1047   let ParserMethod = "parseCoprocOptionOperand";
1048 }
1049 def coproc_option_imm : Operand<i32> {
1050   let PrintMethod = "printCoprocOptionImm";
1051   let ParserMatchClass = CoprocOptionAsmOperand;
1052 }
1053
1054 //===----------------------------------------------------------------------===//
1055
1056 include "ARMInstrFormats.td"
1057
1058 //===----------------------------------------------------------------------===//
1059 // Multiclass helpers...
1060 //
1061
1062 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1063 /// binop that produces a value.
1064 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1065 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1066                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1067                         PatFrag opnode, bit Commutable = 0> {
1068   // The register-immediate version is re-materializable. This is useful
1069   // in particular for taking the address of a local.
1070   let isReMaterializable = 1 in {
1071   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1072                iii, opc, "\t$Rd, $Rn, $imm",
1073                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1074            Sched<[WriteALU, ReadALU]> {
1075     bits<4> Rd;
1076     bits<4> Rn;
1077     bits<12> imm;
1078     let Inst{25} = 1;
1079     let Inst{19-16} = Rn;
1080     let Inst{15-12} = Rd;
1081     let Inst{11-0} = imm;
1082   }
1083   }
1084   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1085                iir, opc, "\t$Rd, $Rn, $Rm",
1086                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1087            Sched<[WriteALU, ReadALU, ReadALU]> {
1088     bits<4> Rd;
1089     bits<4> Rn;
1090     bits<4> Rm;
1091     let Inst{25} = 0;
1092     let isCommutable = Commutable;
1093     let Inst{19-16} = Rn;
1094     let Inst{15-12} = Rd;
1095     let Inst{11-4} = 0b00000000;
1096     let Inst{3-0} = Rm;
1097   }
1098
1099   def rsi : AsI1<opcod, (outs GPR:$Rd),
1100                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1101                iis, opc, "\t$Rd, $Rn, $shift",
1102                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1103             Sched<[WriteALUsi, ReadALU]> {
1104     bits<4> Rd;
1105     bits<4> Rn;
1106     bits<12> shift;
1107     let Inst{25} = 0;
1108     let Inst{19-16} = Rn;
1109     let Inst{15-12} = Rd;
1110     let Inst{11-5} = shift{11-5};
1111     let Inst{4} = 0;
1112     let Inst{3-0} = shift{3-0};
1113   }
1114
1115   def rsr : AsI1<opcod, (outs GPR:$Rd),
1116                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1117                iis, opc, "\t$Rd, $Rn, $shift",
1118                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1119             Sched<[WriteALUsr, ReadALUsr]> {
1120     bits<4> Rd;
1121     bits<4> Rn;
1122     bits<12> shift;
1123     let Inst{25} = 0;
1124     let Inst{19-16} = Rn;
1125     let Inst{15-12} = Rd;
1126     let Inst{11-8} = shift{11-8};
1127     let Inst{7} = 0;
1128     let Inst{6-5} = shift{6-5};
1129     let Inst{4} = 1;
1130     let Inst{3-0} = shift{3-0};
1131   }
1132 }
1133
1134 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1135 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1136 /// it is equivalent to the AsI1_bin_irs counterpart.
1137 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1138 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1139                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1140                         PatFrag opnode, bit Commutable = 0> {
1141   // The register-immediate version is re-materializable. This is useful
1142   // in particular for taking the address of a local.
1143   let isReMaterializable = 1 in {
1144   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1145                iii, opc, "\t$Rd, $Rn, $imm",
1146                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1147            Sched<[WriteALU, ReadALU]> {
1148     bits<4> Rd;
1149     bits<4> Rn;
1150     bits<12> imm;
1151     let Inst{25} = 1;
1152     let Inst{19-16} = Rn;
1153     let Inst{15-12} = Rd;
1154     let Inst{11-0} = imm;
1155   }
1156   }
1157   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1158                iir, opc, "\t$Rd, $Rn, $Rm",
1159                [/* pattern left blank */]>,
1160            Sched<[WriteALU, ReadALU, ReadALU]> {
1161     bits<4> Rd;
1162     bits<4> Rn;
1163     bits<4> Rm;
1164     let Inst{11-4} = 0b00000000;
1165     let Inst{25} = 0;
1166     let Inst{3-0} = Rm;
1167     let Inst{15-12} = Rd;
1168     let Inst{19-16} = Rn;
1169   }
1170
1171   def rsi : AsI1<opcod, (outs GPR:$Rd),
1172                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1173                iis, opc, "\t$Rd, $Rn, $shift",
1174                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1175             Sched<[WriteALUsi, ReadALU]> {
1176     bits<4> Rd;
1177     bits<4> Rn;
1178     bits<12> shift;
1179     let Inst{25} = 0;
1180     let Inst{19-16} = Rn;
1181     let Inst{15-12} = Rd;
1182     let Inst{11-5} = shift{11-5};
1183     let Inst{4} = 0;
1184     let Inst{3-0} = shift{3-0};
1185   }
1186
1187   def rsr : AsI1<opcod, (outs GPR:$Rd),
1188                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1189                iis, opc, "\t$Rd, $Rn, $shift",
1190                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1191             Sched<[WriteALUsr, ReadALUsr]> {
1192     bits<4> Rd;
1193     bits<4> Rn;
1194     bits<12> shift;
1195     let Inst{25} = 0;
1196     let Inst{19-16} = Rn;
1197     let Inst{15-12} = Rd;
1198     let Inst{11-8} = shift{11-8};
1199     let Inst{7} = 0;
1200     let Inst{6-5} = shift{6-5};
1201     let Inst{4} = 1;
1202     let Inst{3-0} = shift{3-0};
1203   }
1204 }
1205
1206 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1207 ///
1208 /// These opcodes will be converted to the real non-S opcodes by
1209 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1210 let hasPostISelHook = 1, Defs = [CPSR] in {
1211 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1212                           InstrItinClass iis, PatFrag opnode,
1213                           bit Commutable = 0> {
1214   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1215                          4, iii,
1216                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1217                          Sched<[WriteALU, ReadALU]>;
1218
1219   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1220                          4, iir,
1221                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1222                          Sched<[WriteALU, ReadALU, ReadALU]> {
1223     let isCommutable = Commutable;
1224   }
1225   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1226                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1227                           4, iis,
1228                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1229                                                 so_reg_imm:$shift))]>,
1230                           Sched<[WriteALUsi, ReadALU]>;
1231
1232   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1233                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1234                           4, iis,
1235                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1236                                                 so_reg_reg:$shift))]>,
1237                           Sched<[WriteALUSsr, ReadALUsr]>;
1238 }
1239 }
1240
1241 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1242 /// operands are reversed.
1243 let hasPostISelHook = 1, Defs = [CPSR] in {
1244 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1245                           InstrItinClass iis, PatFrag opnode,
1246                           bit Commutable = 0> {
1247   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1248                          4, iii,
1249                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1250            Sched<[WriteALU, ReadALU]>;
1251
1252   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1253                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1254                           4, iis,
1255                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1256                                              GPR:$Rn))]>,
1257             Sched<[WriteALUsi, ReadALU]>;
1258
1259   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1260                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1261                           4, iis,
1262                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1263                                              GPR:$Rn))]>,
1264             Sched<[WriteALUSsr, ReadALUsr]>;
1265 }
1266 }
1267
1268 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1269 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1270 /// a explicit result, only implicitly set CPSR.
1271 let isCompare = 1, Defs = [CPSR] in {
1272 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1273                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1274                        PatFrag opnode, bit Commutable = 0> {
1275   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1276                opc, "\t$Rn, $imm",
1277                [(opnode GPR:$Rn, so_imm:$imm)]>,
1278            Sched<[WriteCMP, ReadALU]> {
1279     bits<4> Rn;
1280     bits<12> imm;
1281     let Inst{25} = 1;
1282     let Inst{20} = 1;
1283     let Inst{19-16} = Rn;
1284     let Inst{15-12} = 0b0000;
1285     let Inst{11-0} = imm;
1286
1287     let Unpredictable{15-12} = 0b1111;
1288   }
1289   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1290                opc, "\t$Rn, $Rm",
1291                [(opnode GPR:$Rn, GPR:$Rm)]>,
1292            Sched<[WriteCMP, ReadALU, ReadALU]> {
1293     bits<4> Rn;
1294     bits<4> Rm;
1295     let isCommutable = Commutable;
1296     let Inst{25} = 0;
1297     let Inst{20} = 1;
1298     let Inst{19-16} = Rn;
1299     let Inst{15-12} = 0b0000;
1300     let Inst{11-4} = 0b00000000;
1301     let Inst{3-0} = Rm;
1302
1303     let Unpredictable{15-12} = 0b1111;
1304   }
1305   def rsi : AI1<opcod, (outs),
1306                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1307                opc, "\t$Rn, $shift",
1308                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1309             Sched<[WriteCMPsi, ReadALU]> {
1310     bits<4> Rn;
1311     bits<12> shift;
1312     let Inst{25} = 0;
1313     let Inst{20} = 1;
1314     let Inst{19-16} = Rn;
1315     let Inst{15-12} = 0b0000;
1316     let Inst{11-5} = shift{11-5};
1317     let Inst{4} = 0;
1318     let Inst{3-0} = shift{3-0};
1319
1320     let Unpredictable{15-12} = 0b1111;
1321   }
1322   def rsr : AI1<opcod, (outs),
1323                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1324                opc, "\t$Rn, $shift",
1325                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1326             Sched<[WriteCMPsr, ReadALU]> {
1327     bits<4> Rn;
1328     bits<12> shift;
1329     let Inst{25} = 0;
1330     let Inst{20} = 1;
1331     let Inst{19-16} = Rn;
1332     let Inst{15-12} = 0b0000;
1333     let Inst{11-8} = shift{11-8};
1334     let Inst{7} = 0;
1335     let Inst{6-5} = shift{6-5};
1336     let Inst{4} = 1;
1337     let Inst{3-0} = shift{3-0};
1338
1339     let Unpredictable{15-12} = 0b1111;
1340   }
1341
1342 }
1343 }
1344
1345 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1346 /// register and one whose operand is a register rotated by 8/16/24.
1347 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1348 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1349   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1350           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1351           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1352        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1353   bits<4> Rd;
1354   bits<4> Rm;
1355   bits<2> rot;
1356   let Inst{19-16} = 0b1111;
1357   let Inst{15-12} = Rd;
1358   let Inst{11-10} = rot;
1359   let Inst{3-0}   = Rm;
1360 }
1361
1362 class AI_ext_rrot_np<bits<8> opcod, string opc>
1363   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1364           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1365        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1366   bits<2> rot;
1367   let Inst{19-16} = 0b1111;
1368   let Inst{11-10} = rot;
1369  }
1370
1371 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1372 /// register and one whose operand is a register rotated by 8/16/24.
1373 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1374   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1375           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1376           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1377                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1378         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1379   bits<4> Rd;
1380   bits<4> Rm;
1381   bits<4> Rn;
1382   bits<2> rot;
1383   let Inst{19-16} = Rn;
1384   let Inst{15-12} = Rd;
1385   let Inst{11-10} = rot;
1386   let Inst{9-4}   = 0b000111;
1387   let Inst{3-0}   = Rm;
1388 }
1389
1390 class AI_exta_rrot_np<bits<8> opcod, string opc>
1391   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1392           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1393        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1394   bits<4> Rn;
1395   bits<2> rot;
1396   let Inst{19-16} = Rn;
1397   let Inst{11-10} = rot;
1398 }
1399
1400 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1401 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1402 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1403                              bit Commutable = 0> {
1404   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1405   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1406                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1407                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1408                Requires<[IsARM]>,
1409            Sched<[WriteALU, ReadALU]> {
1410     bits<4> Rd;
1411     bits<4> Rn;
1412     bits<12> imm;
1413     let Inst{25} = 1;
1414     let Inst{15-12} = Rd;
1415     let Inst{19-16} = Rn;
1416     let Inst{11-0} = imm;
1417   }
1418   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1419                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1420                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1421                Requires<[IsARM]>,
1422            Sched<[WriteALU, ReadALU, ReadALU]> {
1423     bits<4> Rd;
1424     bits<4> Rn;
1425     bits<4> Rm;
1426     let Inst{11-4} = 0b00000000;
1427     let Inst{25} = 0;
1428     let isCommutable = Commutable;
1429     let Inst{3-0} = Rm;
1430     let Inst{15-12} = Rd;
1431     let Inst{19-16} = Rn;
1432   }
1433   def rsi : AsI1<opcod, (outs GPR:$Rd),
1434                 (ins GPR:$Rn, so_reg_imm:$shift),
1435                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1436               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1437                Requires<[IsARM]>,
1438             Sched<[WriteALUsi, ReadALU]> {
1439     bits<4> Rd;
1440     bits<4> Rn;
1441     bits<12> shift;
1442     let Inst{25} = 0;
1443     let Inst{19-16} = Rn;
1444     let Inst{15-12} = Rd;
1445     let Inst{11-5} = shift{11-5};
1446     let Inst{4} = 0;
1447     let Inst{3-0} = shift{3-0};
1448   }
1449   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1450                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1451                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1452               [(set GPRnopc:$Rd, CPSR,
1453                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1454                Requires<[IsARM]>,
1455             Sched<[WriteALUsr, ReadALUsr]> {
1456     bits<4> Rd;
1457     bits<4> Rn;
1458     bits<12> shift;
1459     let Inst{25} = 0;
1460     let Inst{19-16} = Rn;
1461     let Inst{15-12} = Rd;
1462     let Inst{11-8} = shift{11-8};
1463     let Inst{7} = 0;
1464     let Inst{6-5} = shift{6-5};
1465     let Inst{4} = 1;
1466     let Inst{3-0} = shift{3-0};
1467   }
1468   }
1469 }
1470
1471 /// AI1_rsc_irs - Define instructions and patterns for rsc
1472 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1473 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1474   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1475   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1476                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1477                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1478                Requires<[IsARM]>,
1479            Sched<[WriteALU, ReadALU]> {
1480     bits<4> Rd;
1481     bits<4> Rn;
1482     bits<12> imm;
1483     let Inst{25} = 1;
1484     let Inst{15-12} = Rd;
1485     let Inst{19-16} = Rn;
1486     let Inst{11-0} = imm;
1487   }
1488   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1489                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1490                [/* pattern left blank */]>,
1491            Sched<[WriteALU, ReadALU, ReadALU]> {
1492     bits<4> Rd;
1493     bits<4> Rn;
1494     bits<4> Rm;
1495     let Inst{11-4} = 0b00000000;
1496     let Inst{25} = 0;
1497     let Inst{3-0} = Rm;
1498     let Inst{15-12} = Rd;
1499     let Inst{19-16} = Rn;
1500   }
1501   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1502                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1503               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1504                Requires<[IsARM]>,
1505             Sched<[WriteALUsi, ReadALU]> {
1506     bits<4> Rd;
1507     bits<4> Rn;
1508     bits<12> shift;
1509     let Inst{25} = 0;
1510     let Inst{19-16} = Rn;
1511     let Inst{15-12} = Rd;
1512     let Inst{11-5} = shift{11-5};
1513     let Inst{4} = 0;
1514     let Inst{3-0} = shift{3-0};
1515   }
1516   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1517                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1518               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1519                Requires<[IsARM]>,
1520             Sched<[WriteALUsr, ReadALUsr]> {
1521     bits<4> Rd;
1522     bits<4> Rn;
1523     bits<12> shift;
1524     let Inst{25} = 0;
1525     let Inst{19-16} = Rn;
1526     let Inst{15-12} = Rd;
1527     let Inst{11-8} = shift{11-8};
1528     let Inst{7} = 0;
1529     let Inst{6-5} = shift{6-5};
1530     let Inst{4} = 1;
1531     let Inst{3-0} = shift{3-0};
1532   }
1533   }
1534 }
1535
1536 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1537 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1538            InstrItinClass iir, PatFrag opnode> {
1539   // Note: We use the complex addrmode_imm12 rather than just an input
1540   // GPR and a constrained immediate so that we can use this to match
1541   // frame index references and avoid matching constant pool references.
1542   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1543                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1544                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1545     bits<4>  Rt;
1546     bits<17> addr;
1547     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1548     let Inst{19-16} = addr{16-13};  // Rn
1549     let Inst{15-12} = Rt;
1550     let Inst{11-0}  = addr{11-0};   // imm12
1551   }
1552   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1553                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1554                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1555     bits<4>  Rt;
1556     bits<17> shift;
1557     let shift{4}    = 0;            // Inst{4} = 0
1558     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1559     let Inst{19-16} = shift{16-13}; // Rn
1560     let Inst{15-12} = Rt;
1561     let Inst{11-0}  = shift{11-0};
1562   }
1563 }
1564 }
1565
1566 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1567 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1568            InstrItinClass iir, PatFrag opnode> {
1569   // Note: We use the complex addrmode_imm12 rather than just an input
1570   // GPR and a constrained immediate so that we can use this to match
1571   // frame index references and avoid matching constant pool references.
1572   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1573                    (ins addrmode_imm12:$addr),
1574                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1575                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1576     bits<4>  Rt;
1577     bits<17> addr;
1578     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1579     let Inst{19-16} = addr{16-13};  // Rn
1580     let Inst{15-12} = Rt;
1581     let Inst{11-0}  = addr{11-0};   // imm12
1582   }
1583   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1584                    (ins ldst_so_reg:$shift),
1585                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1586                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1587     bits<4>  Rt;
1588     bits<17> shift;
1589     let shift{4}    = 0;            // Inst{4} = 0
1590     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1591     let Inst{19-16} = shift{16-13}; // Rn
1592     let Inst{15-12} = Rt;
1593     let Inst{11-0}  = shift{11-0};
1594   }
1595 }
1596 }
1597
1598
1599 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1600            InstrItinClass iir, PatFrag opnode> {
1601   // Note: We use the complex addrmode_imm12 rather than just an input
1602   // GPR and a constrained immediate so that we can use this to match
1603   // frame index references and avoid matching constant pool references.
1604   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1605                    (ins GPR:$Rt, addrmode_imm12:$addr),
1606                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1607                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1608     bits<4> Rt;
1609     bits<17> addr;
1610     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1611     let Inst{19-16} = addr{16-13};  // Rn
1612     let Inst{15-12} = Rt;
1613     let Inst{11-0}  = addr{11-0};   // imm12
1614   }
1615   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1616                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1617                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1618     bits<4> Rt;
1619     bits<17> shift;
1620     let shift{4}    = 0;            // Inst{4} = 0
1621     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1622     let Inst{19-16} = shift{16-13}; // Rn
1623     let Inst{15-12} = Rt;
1624     let Inst{11-0}  = shift{11-0};
1625   }
1626 }
1627
1628 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1629            InstrItinClass iir, PatFrag opnode> {
1630   // Note: We use the complex addrmode_imm12 rather than just an input
1631   // GPR and a constrained immediate so that we can use this to match
1632   // frame index references and avoid matching constant pool references.
1633   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1634                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1635                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1636                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1637     bits<4> Rt;
1638     bits<17> addr;
1639     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1640     let Inst{19-16} = addr{16-13};  // Rn
1641     let Inst{15-12} = Rt;
1642     let Inst{11-0}  = addr{11-0};   // imm12
1643   }
1644   def rs : AI2ldst<0b011, 0, isByte, (outs),
1645                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1646                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1647                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1648     bits<4> Rt;
1649     bits<17> shift;
1650     let shift{4}    = 0;            // Inst{4} = 0
1651     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1652     let Inst{19-16} = shift{16-13}; // Rn
1653     let Inst{15-12} = Rt;
1654     let Inst{11-0}  = shift{11-0};
1655   }
1656 }
1657
1658
1659 //===----------------------------------------------------------------------===//
1660 // Instructions
1661 //===----------------------------------------------------------------------===//
1662
1663 //===----------------------------------------------------------------------===//
1664 //  Miscellaneous Instructions.
1665 //
1666
1667 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1668 /// the function.  The first operand is the ID# for this instruction, the second
1669 /// is the index into the MachineConstantPool that this is, the third is the
1670 /// size in bytes of this constant pool entry.
1671 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1672 def CONSTPOOL_ENTRY :
1673 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1674                     i32imm:$size), NoItinerary, []>;
1675
1676 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1677 // from removing one half of the matched pairs. That breaks PEI, which assumes
1678 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1679 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1680 def ADJCALLSTACKUP :
1681 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1682            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1683
1684 def ADJCALLSTACKDOWN :
1685 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1686            [(ARMcallseq_start timm:$amt)]>;
1687 }
1688
1689 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1690               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1691   bits<8> imm;
1692   let Inst{27-8} = 0b00110010000011110000;
1693   let Inst{7-0} = imm;
1694 }
1695
1696 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1697 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1698 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1699 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1700 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1701 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1702
1703 def : Pat<(int_arm_sevl), (HINT 5)>;
1704
1705 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1706              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1707   bits<4> Rd;
1708   bits<4> Rn;
1709   bits<4> Rm;
1710   let Inst{3-0} = Rm;
1711   let Inst{15-12} = Rd;
1712   let Inst{19-16} = Rn;
1713   let Inst{27-20} = 0b01101000;
1714   let Inst{7-4} = 0b1011;
1715   let Inst{11-8} = 0b1111;
1716   let Unpredictable{11-8} = 0b1111;
1717 }
1718
1719 // The 16-bit operand $val can be used by a debugger to store more information
1720 // about the breakpoint.
1721 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1722                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1723   bits<16> val;
1724   let Inst{3-0} = val{3-0};
1725   let Inst{19-8} = val{15-4};
1726   let Inst{27-20} = 0b00010010;
1727   let Inst{31-28} = 0xe; // AL
1728   let Inst{7-4} = 0b0111;
1729 }
1730 // default immediate for breakpoint mnemonic
1731 def : InstAlias<"bkpt", (BKPT 0)>, Requires<[IsARM]>;
1732
1733 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1734                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1735   bits<16> val;
1736   let Inst{3-0} = val{3-0};
1737   let Inst{19-8} = val{15-4};
1738   let Inst{27-20} = 0b00010000;
1739   let Inst{31-28} = 0xe; // AL
1740   let Inst{7-4} = 0b0111;
1741 }
1742
1743 // Change Processor State
1744 // FIXME: We should use InstAlias to handle the optional operands.
1745 class CPS<dag iops, string asm_ops>
1746   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1747         []>, Requires<[IsARM]> {
1748   bits<2> imod;
1749   bits<3> iflags;
1750   bits<5> mode;
1751   bit M;
1752
1753   let Inst{31-28} = 0b1111;
1754   let Inst{27-20} = 0b00010000;
1755   let Inst{19-18} = imod;
1756   let Inst{17}    = M; // Enabled if mode is set;
1757   let Inst{16-9}  = 0b00000000;
1758   let Inst{8-6}   = iflags;
1759   let Inst{5}     = 0;
1760   let Inst{4-0}   = mode;
1761 }
1762
1763 let DecoderMethod = "DecodeCPSInstruction" in {
1764 let M = 1 in
1765   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1766                   "$imod\t$iflags, $mode">;
1767 let mode = 0, M = 0 in
1768   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1769
1770 let imod = 0, iflags = 0, M = 1 in
1771   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1772 }
1773
1774 // Preload signals the memory system of possible future data/instruction access.
1775 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1776
1777   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1778                 !strconcat(opc, "\t$addr"),
1779                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1780                 Sched<[WritePreLd]> {
1781     bits<4> Rt;
1782     bits<17> addr;
1783     let Inst{31-26} = 0b111101;
1784     let Inst{25} = 0; // 0 for immediate form
1785     let Inst{24} = data;
1786     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1787     let Inst{22} = read;
1788     let Inst{21-20} = 0b01;
1789     let Inst{19-16} = addr{16-13};  // Rn
1790     let Inst{15-12} = 0b1111;
1791     let Inst{11-0}  = addr{11-0};   // imm12
1792   }
1793
1794   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1795                !strconcat(opc, "\t$shift"),
1796                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1797                Sched<[WritePreLd]> {
1798     bits<17> shift;
1799     let Inst{31-26} = 0b111101;
1800     let Inst{25} = 1; // 1 for register form
1801     let Inst{24} = data;
1802     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1803     let Inst{22} = read;
1804     let Inst{21-20} = 0b01;
1805     let Inst{19-16} = shift{16-13}; // Rn
1806     let Inst{15-12} = 0b1111;
1807     let Inst{11-0}  = shift{11-0};
1808     let Inst{4} = 0;
1809   }
1810 }
1811
1812 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1813 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1814 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1815
1816 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1817                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1818   bits<1> end;
1819   let Inst{31-10} = 0b1111000100000001000000;
1820   let Inst{9} = end;
1821   let Inst{8-0} = 0;
1822 }
1823
1824 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1825              []>, Requires<[IsARM, HasV7]> {
1826   bits<4> opt;
1827   let Inst{27-4} = 0b001100100000111100001111;
1828   let Inst{3-0} = opt;
1829 }
1830
1831 /*
1832  * A5.4 Permanently UNDEFINED instructions.
1833  *
1834  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1835  * Other UDF encodings generate SIGILL.
1836  *
1837  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1838  * Encoding A1:
1839  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1840  * Encoding T1:
1841  *  1101 1110 iiii iiii
1842  * It uses the following encoding:
1843  *  1110 0111 1111 1110 1101 1110 1111 0000
1844  *  - In ARM: UDF #60896;
1845  *  - In Thumb: UDF #254 followed by a branch-to-self.
1846  */
1847 let isBarrier = 1, isTerminator = 1 in
1848 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1849                "trap", [(trap)]>,
1850            Requires<[IsARM,UseNaClTrap]> {
1851   let Inst = 0xe7fedef0;
1852 }
1853 let isBarrier = 1, isTerminator = 1 in
1854 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1855                "trap", [(trap)]>,
1856            Requires<[IsARM,DontUseNaClTrap]> {
1857   let Inst = 0xe7ffdefe;
1858 }
1859
1860 // Address computation and loads and stores in PIC mode.
1861 let isNotDuplicable = 1 in {
1862 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1863                             4, IIC_iALUr,
1864                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1865                             Sched<[WriteALU, ReadALU]>;
1866
1867 let AddedComplexity = 10 in {
1868 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1869                             4, IIC_iLoad_r,
1870                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1871
1872 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1873                             4, IIC_iLoad_bh_r,
1874                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1875
1876 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1877                             4, IIC_iLoad_bh_r,
1878                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1879
1880 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1881                             4, IIC_iLoad_bh_r,
1882                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1883
1884 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1885                             4, IIC_iLoad_bh_r,
1886                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1887 }
1888 let AddedComplexity = 10 in {
1889 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1890       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1891
1892 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1893       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1894                                                    addrmodepc:$addr)]>;
1895
1896 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1897       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1898 }
1899 } // isNotDuplicable = 1
1900
1901
1902 // LEApcrel - Load a pc-relative address into a register without offending the
1903 // assembler.
1904 let neverHasSideEffects = 1, isReMaterializable = 1 in
1905 // The 'adr' mnemonic encodes differently if the label is before or after
1906 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1907 // know until then which form of the instruction will be used.
1908 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1909                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1910                  Sched<[WriteALU, ReadALU]> {
1911   bits<4> Rd;
1912   bits<14> label;
1913   let Inst{27-25} = 0b001;
1914   let Inst{24} = 0;
1915   let Inst{23-22} = label{13-12};
1916   let Inst{21} = 0;
1917   let Inst{20} = 0;
1918   let Inst{19-16} = 0b1111;
1919   let Inst{15-12} = Rd;
1920   let Inst{11-0} = label{11-0};
1921 }
1922
1923 let hasSideEffects = 1 in {
1924 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1925                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1926
1927 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1928                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1929                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1930 }
1931
1932 //===----------------------------------------------------------------------===//
1933 //  Control Flow Instructions.
1934 //
1935
1936 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1937   // ARMV4T and above
1938   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1939                   "bx", "\tlr", [(ARMretflag)]>,
1940                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1941     let Inst{27-0}  = 0b0001001011111111111100011110;
1942   }
1943
1944   // ARMV4 only
1945   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1946                   "mov", "\tpc, lr", [(ARMretflag)]>,
1947                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1948     let Inst{27-0} = 0b0001101000001111000000001110;
1949   }
1950
1951   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
1952   // the user-space one).
1953   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
1954                                  4, IIC_Br,
1955                                  [(ARMintretflag imm:$offset)]>;
1956 }
1957
1958 // Indirect branches
1959 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1960   // ARMV4T and above
1961   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1962                   [(brind GPR:$dst)]>,
1963               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1964     bits<4> dst;
1965     let Inst{31-4} = 0b1110000100101111111111110001;
1966     let Inst{3-0}  = dst;
1967   }
1968
1969   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1970                   "bx", "\t$dst", [/* pattern left blank */]>,
1971               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1972     bits<4> dst;
1973     let Inst{27-4} = 0b000100101111111111110001;
1974     let Inst{3-0}  = dst;
1975   }
1976 }
1977
1978 // SP is marked as a use to prevent stack-pointer assignments that appear
1979 // immediately before calls from potentially appearing dead.
1980 let isCall = 1,
1981   // FIXME:  Do we really need a non-predicated version? If so, it should
1982   // at least be a pseudo instruction expanding to the predicated version
1983   // at MC lowering time.
1984   Defs = [LR], Uses = [SP] in {
1985   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1986                 IIC_Br, "bl\t$func",
1987                 [(ARMcall tglobaladdr:$func)]>,
1988             Requires<[IsARM]>, Sched<[WriteBrL]> {
1989     let Inst{31-28} = 0b1110;
1990     bits<24> func;
1991     let Inst{23-0} = func;
1992     let DecoderMethod = "DecodeBranchImmInstruction";
1993   }
1994
1995   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1996                    IIC_Br, "bl", "\t$func",
1997                    [(ARMcall_pred tglobaladdr:$func)]>,
1998                 Requires<[IsARM]>, Sched<[WriteBrL]> {
1999     bits<24> func;
2000     let Inst{23-0} = func;
2001     let DecoderMethod = "DecodeBranchImmInstruction";
2002   }
2003
2004   // ARMv5T and above
2005   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2006                 IIC_Br, "blx\t$func",
2007                 [(ARMcall GPR:$func)]>,
2008             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2009     bits<4> func;
2010     let Inst{31-4} = 0b1110000100101111111111110011;
2011     let Inst{3-0}  = func;
2012   }
2013
2014   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2015                     IIC_Br, "blx", "\t$func",
2016                     [(ARMcall_pred GPR:$func)]>,
2017                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2018     bits<4> func;
2019     let Inst{27-4} = 0b000100101111111111110011;
2020     let Inst{3-0}  = func;
2021   }
2022
2023   // ARMv4T
2024   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2025   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2026                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2027                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2028
2029   // ARMv4
2030   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2031                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2032                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2033
2034   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2035   // return stack predictor.
2036   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2037                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2038                       Requires<[IsARM]>, Sched<[WriteBr]>;
2039 }
2040
2041 let isBranch = 1, isTerminator = 1 in {
2042   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2043   // a two-value operand where a dag node expects two operands. :(
2044   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2045                IIC_Br, "b", "\t$target",
2046                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2047                Sched<[WriteBr]>  {
2048     bits<24> target;
2049     let Inst{23-0} = target;
2050     let DecoderMethod = "DecodeBranchImmInstruction";
2051   }
2052
2053   let isBarrier = 1 in {
2054     // B is "predicable" since it's just a Bcc with an 'always' condition.
2055     let isPredicable = 1 in
2056     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2057     // should be sufficient.
2058     // FIXME: Is B really a Barrier? That doesn't seem right.
2059     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2060                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2061                 Sched<[WriteBr]>;
2062
2063     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2064     def BR_JTr : ARMPseudoInst<(outs),
2065                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2066                       0, IIC_Br,
2067                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2068                       Sched<[WriteBr]>;
2069     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2070     // into i12 and rs suffixed versions.
2071     def BR_JTm : ARMPseudoInst<(outs),
2072                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2073                      0, IIC_Br,
2074                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2075                        imm:$id)]>, Sched<[WriteBrTbl]>;
2076     def BR_JTadd : ARMPseudoInst<(outs),
2077                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2078                    0, IIC_Br,
2079                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2080                      imm:$id)]>, Sched<[WriteBrTbl]>;
2081     } // isNotDuplicable = 1, isIndirectBranch = 1
2082   } // isBarrier = 1
2083
2084 }
2085
2086 // BLX (immediate)
2087 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2088                "blx\t$target", []>,
2089            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2090   let Inst{31-25} = 0b1111101;
2091   bits<25> target;
2092   let Inst{23-0} = target{24-1};
2093   let Inst{24} = target{0};
2094 }
2095
2096 // Branch and Exchange Jazelle
2097 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2098               [/* pattern left blank */]>, Sched<[WriteBr]> {
2099   bits<4> func;
2100   let Inst{23-20} = 0b0010;
2101   let Inst{19-8} = 0xfff;
2102   let Inst{7-4} = 0b0010;
2103   let Inst{3-0} = func;
2104 }
2105
2106 // Tail calls.
2107
2108 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2109   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2110                    Sched<[WriteBr]>;
2111
2112   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2113                    Sched<[WriteBr]>;
2114
2115   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2116                                  4, IIC_Br, [],
2117                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2118                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2119
2120   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2121                                  4, IIC_Br, [],
2122                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2123                                  Requires<[IsARM]>;
2124 }
2125
2126 // Secure Monitor Call is a system instruction.
2127 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2128               []>, Requires<[IsARM, HasTrustZone]> {
2129   bits<4> opt;
2130   let Inst{23-4} = 0b01100000000000000111;
2131   let Inst{3-0} = opt;
2132 }
2133
2134 // Supervisor Call (Software Interrupt)
2135 let isCall = 1, Uses = [SP] in {
2136 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2137           Sched<[WriteBr]> {
2138   bits<24> svc;
2139   let Inst{23-0} = svc;
2140 }
2141 }
2142
2143 // Store Return State
2144 class SRSI<bit wb, string asm>
2145   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2146        NoItinerary, asm, "", []> {
2147   bits<5> mode;
2148   let Inst{31-28} = 0b1111;
2149   let Inst{27-25} = 0b100;
2150   let Inst{22} = 1;
2151   let Inst{21} = wb;
2152   let Inst{20} = 0;
2153   let Inst{19-16} = 0b1101;  // SP
2154   let Inst{15-5} = 0b00000101000;
2155   let Inst{4-0} = mode;
2156 }
2157
2158 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2159   let Inst{24-23} = 0;
2160 }
2161 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2162   let Inst{24-23} = 0;
2163 }
2164 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2165   let Inst{24-23} = 0b10;
2166 }
2167 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2168   let Inst{24-23} = 0b10;
2169 }
2170 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2171   let Inst{24-23} = 0b01;
2172 }
2173 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2174   let Inst{24-23} = 0b01;
2175 }
2176 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2177   let Inst{24-23} = 0b11;
2178 }
2179 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2180   let Inst{24-23} = 0b11;
2181 }
2182
2183 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2184 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2185
2186 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2187 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2188
2189 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2190 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2191
2192 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2193 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2194
2195 // Return From Exception
2196 class RFEI<bit wb, string asm>
2197   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2198        NoItinerary, asm, "", []> {
2199   bits<4> Rn;
2200   let Inst{31-28} = 0b1111;
2201   let Inst{27-25} = 0b100;
2202   let Inst{22} = 0;
2203   let Inst{21} = wb;
2204   let Inst{20} = 1;
2205   let Inst{19-16} = Rn;
2206   let Inst{15-0} = 0xa00;
2207 }
2208
2209 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2210   let Inst{24-23} = 0;
2211 }
2212 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2213   let Inst{24-23} = 0;
2214 }
2215 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2216   let Inst{24-23} = 0b10;
2217 }
2218 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2219   let Inst{24-23} = 0b10;
2220 }
2221 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2222   let Inst{24-23} = 0b01;
2223 }
2224 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2225   let Inst{24-23} = 0b01;
2226 }
2227 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2228   let Inst{24-23} = 0b11;
2229 }
2230 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2231   let Inst{24-23} = 0b11;
2232 }
2233
2234 //===----------------------------------------------------------------------===//
2235 //  Load / Store Instructions.
2236 //
2237
2238 // Load
2239
2240
2241 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2242                     UnOpFrag<(load node:$Src)>>;
2243 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2244                     UnOpFrag<(zextloadi8 node:$Src)>>;
2245 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2246                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2247 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2248                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2249
2250 // Special LDR for loads from non-pc-relative constpools.
2251 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2252     isReMaterializable = 1, isCodeGenOnly = 1 in
2253 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2254                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2255                  []> {
2256   bits<4> Rt;
2257   bits<17> addr;
2258   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2259   let Inst{19-16} = 0b1111;
2260   let Inst{15-12} = Rt;
2261   let Inst{11-0}  = addr{11-0};   // imm12
2262 }
2263
2264 // Loads with zero extension
2265 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2266                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2267                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2268
2269 // Loads with sign extension
2270 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2271                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2272                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2273
2274 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2275                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2276                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2277
2278 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2279   // Load doubleword
2280   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2281                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2282              Requires<[IsARM, HasV5TE]>;
2283 }
2284
2285 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2286                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2287 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2288                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2289 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2290                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2291
2292 // Indexed loads
2293 multiclass AI2_ldridx<bit isByte, string opc,
2294                       InstrItinClass iii, InstrItinClass iir> {
2295   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2296                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2297                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2298     bits<17> addr;
2299     let Inst{25} = 0;
2300     let Inst{23} = addr{12};
2301     let Inst{19-16} = addr{16-13};
2302     let Inst{11-0} = addr{11-0};
2303     let DecoderMethod = "DecodeLDRPreImm";
2304   }
2305
2306   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2307                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2308                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2309     bits<17> addr;
2310     let Inst{25} = 1;
2311     let Inst{23} = addr{12};
2312     let Inst{19-16} = addr{16-13};
2313     let Inst{11-0} = addr{11-0};
2314     let Inst{4} = 0;
2315     let DecoderMethod = "DecodeLDRPreReg";
2316   }
2317
2318   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2319                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2320                        IndexModePost, LdFrm, iir,
2321                        opc, "\t$Rt, $addr, $offset",
2322                        "$addr.base = $Rn_wb", []> {
2323      // {12}     isAdd
2324      // {11-0}   imm12/Rm
2325      bits<14> offset;
2326      bits<4> addr;
2327      let Inst{25} = 1;
2328      let Inst{23} = offset{12};
2329      let Inst{19-16} = addr;
2330      let Inst{11-0} = offset{11-0};
2331      let Inst{4} = 0;
2332
2333     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2334    }
2335
2336    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2337                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2338                       IndexModePost, LdFrm, iii,
2339                       opc, "\t$Rt, $addr, $offset",
2340                       "$addr.base = $Rn_wb", []> {
2341     // {12}     isAdd
2342     // {11-0}   imm12/Rm
2343     bits<14> offset;
2344     bits<4> addr;
2345     let Inst{25} = 0;
2346     let Inst{23} = offset{12};
2347     let Inst{19-16} = addr;
2348     let Inst{11-0} = offset{11-0};
2349
2350     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2351   }
2352
2353 }
2354
2355 let mayLoad = 1, neverHasSideEffects = 1 in {
2356 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2357 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2358 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2359 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2360 }
2361
2362 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2363   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2364                         (ins addrmode3_pre:$addr), IndexModePre,
2365                         LdMiscFrm, itin,
2366                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2367     bits<14> addr;
2368     let Inst{23}    = addr{8};      // U bit
2369     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2370     let Inst{19-16} = addr{12-9};   // Rn
2371     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2372     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2373     let DecoderMethod = "DecodeAddrMode3Instruction";
2374   }
2375   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2376                         (ins addr_offset_none:$addr, am3offset:$offset),
2377                         IndexModePost, LdMiscFrm, itin,
2378                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2379                         []> {
2380     bits<10> offset;
2381     bits<4> addr;
2382     let Inst{23}    = offset{8};      // U bit
2383     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2384     let Inst{19-16} = addr;
2385     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2386     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2387     let DecoderMethod = "DecodeAddrMode3Instruction";
2388   }
2389 }
2390
2391 let mayLoad = 1, neverHasSideEffects = 1 in {
2392 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2393 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2394 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2395 let hasExtraDefRegAllocReq = 1 in {
2396 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2397                           (ins addrmode3_pre:$addr), IndexModePre,
2398                           LdMiscFrm, IIC_iLoad_d_ru,
2399                           "ldrd", "\t$Rt, $Rt2, $addr!",
2400                           "$addr.base = $Rn_wb", []> {
2401   bits<14> addr;
2402   let Inst{23}    = addr{8};      // U bit
2403   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2404   let Inst{19-16} = addr{12-9};   // Rn
2405   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2406   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2407   let DecoderMethod = "DecodeAddrMode3Instruction";
2408 }
2409 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2410                           (ins addr_offset_none:$addr, am3offset:$offset),
2411                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2412                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2413                           "$addr.base = $Rn_wb", []> {
2414   bits<10> offset;
2415   bits<4> addr;
2416   let Inst{23}    = offset{8};      // U bit
2417   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2418   let Inst{19-16} = addr;
2419   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2420   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2421   let DecoderMethod = "DecodeAddrMode3Instruction";
2422 }
2423 } // hasExtraDefRegAllocReq = 1
2424 } // mayLoad = 1, neverHasSideEffects = 1
2425
2426 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2427 let mayLoad = 1, neverHasSideEffects = 1 in {
2428 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2429                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2430                     IndexModePost, LdFrm, IIC_iLoad_ru,
2431                     "ldrt", "\t$Rt, $addr, $offset",
2432                     "$addr.base = $Rn_wb", []> {
2433   // {12}     isAdd
2434   // {11-0}   imm12/Rm
2435   bits<14> offset;
2436   bits<4> addr;
2437   let Inst{25} = 1;
2438   let Inst{23} = offset{12};
2439   let Inst{21} = 1; // overwrite
2440   let Inst{19-16} = addr;
2441   let Inst{11-5} = offset{11-5};
2442   let Inst{4} = 0;
2443   let Inst{3-0} = offset{3-0};
2444   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2445 }
2446
2447 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2448                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2449                    IndexModePost, LdFrm, IIC_iLoad_ru,
2450                    "ldrt", "\t$Rt, $addr, $offset",
2451                    "$addr.base = $Rn_wb", []> {
2452   // {12}     isAdd
2453   // {11-0}   imm12/Rm
2454   bits<14> offset;
2455   bits<4> addr;
2456   let Inst{25} = 0;
2457   let Inst{23} = offset{12};
2458   let Inst{21} = 1; // overwrite
2459   let Inst{19-16} = addr;
2460   let Inst{11-0} = offset{11-0};
2461   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2462 }
2463
2464 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2465                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2466                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2467                      "ldrbt", "\t$Rt, $addr, $offset",
2468                      "$addr.base = $Rn_wb", []> {
2469   // {12}     isAdd
2470   // {11-0}   imm12/Rm
2471   bits<14> offset;
2472   bits<4> addr;
2473   let Inst{25} = 1;
2474   let Inst{23} = offset{12};
2475   let Inst{21} = 1; // overwrite
2476   let Inst{19-16} = addr;
2477   let Inst{11-5} = offset{11-5};
2478   let Inst{4} = 0;
2479   let Inst{3-0} = offset{3-0};
2480   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2481 }
2482
2483 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2484                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2485                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2486                     "ldrbt", "\t$Rt, $addr, $offset",
2487                     "$addr.base = $Rn_wb", []> {
2488   // {12}     isAdd
2489   // {11-0}   imm12/Rm
2490   bits<14> offset;
2491   bits<4> addr;
2492   let Inst{25} = 0;
2493   let Inst{23} = offset{12};
2494   let Inst{21} = 1; // overwrite
2495   let Inst{19-16} = addr;
2496   let Inst{11-0} = offset{11-0};
2497   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2498 }
2499
2500 multiclass AI3ldrT<bits<4> op, string opc> {
2501   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2502                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2503                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2504                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2505     bits<9> offset;
2506     let Inst{23} = offset{8};
2507     let Inst{22} = 1;
2508     let Inst{11-8} = offset{7-4};
2509     let Inst{3-0} = offset{3-0};
2510   }
2511   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2512                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2513                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2514                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2515     bits<5> Rm;
2516     let Inst{23} = Rm{4};
2517     let Inst{22} = 0;
2518     let Inst{11-8} = 0;
2519     let Unpredictable{11-8} = 0b1111;
2520     let Inst{3-0} = Rm{3-0};
2521     let DecoderMethod = "DecodeLDR";
2522   }
2523 }
2524
2525 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2526 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2527 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2528 }
2529
2530 // Store
2531
2532 // Stores with truncate
2533 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2534                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2535                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2536
2537 // Store doubleword
2538 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2539   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2540                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2541              Requires<[IsARM, HasV5TE]> {
2542     let Inst{21} = 0;
2543   }
2544
2545 // Indexed stores
2546 multiclass AI2_stridx<bit isByte, string opc,
2547                       InstrItinClass iii, InstrItinClass iir> {
2548   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2549                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2550                             StFrm, iii,
2551                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2552     bits<17> addr;
2553     let Inst{25} = 0;
2554     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2555     let Inst{19-16} = addr{16-13};  // Rn
2556     let Inst{11-0}  = addr{11-0};   // imm12
2557     let DecoderMethod = "DecodeSTRPreImm";
2558   }
2559
2560   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2561                       (ins GPR:$Rt, ldst_so_reg:$addr),
2562                       IndexModePre, StFrm, iir,
2563                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2564     bits<17> addr;
2565     let Inst{25} = 1;
2566     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2567     let Inst{19-16} = addr{16-13}; // Rn
2568     let Inst{11-0}  = addr{11-0};
2569     let Inst{4}     = 0;           // Inst{4} = 0
2570     let DecoderMethod = "DecodeSTRPreReg";
2571   }
2572   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2573                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2574                 IndexModePost, StFrm, iir,
2575                 opc, "\t$Rt, $addr, $offset",
2576                 "$addr.base = $Rn_wb", []> {
2577      // {12}     isAdd
2578      // {11-0}   imm12/Rm
2579      bits<14> offset;
2580      bits<4> addr;
2581      let Inst{25} = 1;
2582      let Inst{23} = offset{12};
2583      let Inst{19-16} = addr;
2584      let Inst{11-0} = offset{11-0};
2585      let Inst{4} = 0;
2586
2587     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2588    }
2589
2590    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2591                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2592                 IndexModePost, StFrm, iii,
2593                 opc, "\t$Rt, $addr, $offset",
2594                 "$addr.base = $Rn_wb", []> {
2595     // {12}     isAdd
2596     // {11-0}   imm12/Rm
2597     bits<14> offset;
2598     bits<4> addr;
2599     let Inst{25} = 0;
2600     let Inst{23} = offset{12};
2601     let Inst{19-16} = addr;
2602     let Inst{11-0} = offset{11-0};
2603
2604     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2605   }
2606 }
2607
2608 let mayStore = 1, neverHasSideEffects = 1 in {
2609 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2610 // IIC_iStore_siu depending on whether it the offset register is shifted.
2611 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2612 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2613 }
2614
2615 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2616                          am2offset_reg:$offset),
2617              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2618                            am2offset_reg:$offset)>;
2619 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2620                          am2offset_imm:$offset),
2621              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2622                            am2offset_imm:$offset)>;
2623 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2624                              am2offset_reg:$offset),
2625              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2626                             am2offset_reg:$offset)>;
2627 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2628                              am2offset_imm:$offset),
2629              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2630                             am2offset_imm:$offset)>;
2631
2632 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2633 // put the patterns on the instruction definitions directly as ISel wants
2634 // the address base and offset to be separate operands, not a single
2635 // complex operand like we represent the instructions themselves. The
2636 // pseudos map between the two.
2637 let usesCustomInserter = 1,
2638     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2639 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2640                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2641                4, IIC_iStore_ru,
2642             [(set GPR:$Rn_wb,
2643                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2644 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2645                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2646                4, IIC_iStore_ru,
2647             [(set GPR:$Rn_wb,
2648                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2649 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2650                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2651                4, IIC_iStore_ru,
2652             [(set GPR:$Rn_wb,
2653                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2654 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2655                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2656                4, IIC_iStore_ru,
2657             [(set GPR:$Rn_wb,
2658                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2659 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2660                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2661                4, IIC_iStore_ru,
2662             [(set GPR:$Rn_wb,
2663                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2664 }
2665
2666
2667
2668 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2669                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2670                            StMiscFrm, IIC_iStore_bh_ru,
2671                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2672   bits<14> addr;
2673   let Inst{23}    = addr{8};      // U bit
2674   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2675   let Inst{19-16} = addr{12-9};   // Rn
2676   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2677   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2678   let DecoderMethod = "DecodeAddrMode3Instruction";
2679 }
2680
2681 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2682                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2683                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2684                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2685                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2686                                                       addr_offset_none:$addr,
2687                                                       am3offset:$offset))]> {
2688   bits<10> offset;
2689   bits<4> addr;
2690   let Inst{23}    = offset{8};      // U bit
2691   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2692   let Inst{19-16} = addr;
2693   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2694   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2695   let DecoderMethod = "DecodeAddrMode3Instruction";
2696 }
2697
2698 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2699 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2700                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2701                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2702                           "strd", "\t$Rt, $Rt2, $addr!",
2703                           "$addr.base = $Rn_wb", []> {
2704   bits<14> addr;
2705   let Inst{23}    = addr{8};      // U bit
2706   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2707   let Inst{19-16} = addr{12-9};   // Rn
2708   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2709   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2710   let DecoderMethod = "DecodeAddrMode3Instruction";
2711 }
2712
2713 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2714                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2715                                am3offset:$offset),
2716                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2717                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2718                           "$addr.base = $Rn_wb", []> {
2719   bits<10> offset;
2720   bits<4> addr;
2721   let Inst{23}    = offset{8};      // U bit
2722   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2723   let Inst{19-16} = addr;
2724   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2725   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2726   let DecoderMethod = "DecodeAddrMode3Instruction";
2727 }
2728 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2729
2730 // STRT, STRBT, and STRHT
2731
2732 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2733                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2734                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2735                    "strbt", "\t$Rt, $addr, $offset",
2736                    "$addr.base = $Rn_wb", []> {
2737   // {12}     isAdd
2738   // {11-0}   imm12/Rm
2739   bits<14> offset;
2740   bits<4> addr;
2741   let Inst{25} = 1;
2742   let Inst{23} = offset{12};
2743   let Inst{21} = 1; // overwrite
2744   let Inst{19-16} = addr;
2745   let Inst{11-5} = offset{11-5};
2746   let Inst{4} = 0;
2747   let Inst{3-0} = offset{3-0};
2748   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2749 }
2750
2751 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2752                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2753                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2754                    "strbt", "\t$Rt, $addr, $offset",
2755                    "$addr.base = $Rn_wb", []> {
2756   // {12}     isAdd
2757   // {11-0}   imm12/Rm
2758   bits<14> offset;
2759   bits<4> addr;
2760   let Inst{25} = 0;
2761   let Inst{23} = offset{12};
2762   let Inst{21} = 1; // overwrite
2763   let Inst{19-16} = addr;
2764   let Inst{11-0} = offset{11-0};
2765   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2766 }
2767
2768 let mayStore = 1, neverHasSideEffects = 1 in {
2769 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2770                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2771                    IndexModePost, StFrm, IIC_iStore_ru,
2772                    "strt", "\t$Rt, $addr, $offset",
2773                    "$addr.base = $Rn_wb", []> {
2774   // {12}     isAdd
2775   // {11-0}   imm12/Rm
2776   bits<14> offset;
2777   bits<4> addr;
2778   let Inst{25} = 1;
2779   let Inst{23} = offset{12};
2780   let Inst{21} = 1; // overwrite
2781   let Inst{19-16} = addr;
2782   let Inst{11-5} = offset{11-5};
2783   let Inst{4} = 0;
2784   let Inst{3-0} = offset{3-0};
2785   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2786 }
2787
2788 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2789                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2790                    IndexModePost, StFrm, IIC_iStore_ru,
2791                    "strt", "\t$Rt, $addr, $offset",
2792                    "$addr.base = $Rn_wb", []> {
2793   // {12}     isAdd
2794   // {11-0}   imm12/Rm
2795   bits<14> offset;
2796   bits<4> addr;
2797   let Inst{25} = 0;
2798   let Inst{23} = offset{12};
2799   let Inst{21} = 1; // overwrite
2800   let Inst{19-16} = addr;
2801   let Inst{11-0} = offset{11-0};
2802   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2803 }
2804 }
2805
2806
2807 multiclass AI3strT<bits<4> op, string opc> {
2808   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2809                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2810                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2811                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2812     bits<9> offset;
2813     let Inst{23} = offset{8};
2814     let Inst{22} = 1;
2815     let Inst{11-8} = offset{7-4};
2816     let Inst{3-0} = offset{3-0};
2817   }
2818   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2819                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2820                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2821                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2822     bits<5> Rm;
2823     let Inst{23} = Rm{4};
2824     let Inst{22} = 0;
2825     let Inst{11-8} = 0;
2826     let Inst{3-0} = Rm{3-0};
2827   }
2828 }
2829
2830
2831 defm STRHT : AI3strT<0b1011, "strht">;
2832
2833 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2834                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2835 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2836                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2837 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2838                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2839
2840 //===----------------------------------------------------------------------===//
2841 //  Load / store multiple Instructions.
2842 //
2843
2844 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2845                          InstrItinClass itin, InstrItinClass itin_upd> {
2846   // IA is the default, so no need for an explicit suffix on the
2847   // mnemonic here. Without it is the canonical spelling.
2848   def IA :
2849     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2850          IndexModeNone, f, itin,
2851          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2852     let Inst{24-23} = 0b01;       // Increment After
2853     let Inst{22}    = P_bit;
2854     let Inst{21}    = 0;          // No writeback
2855     let Inst{20}    = L_bit;
2856   }
2857   def IA_UPD :
2858     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2859          IndexModeUpd, f, itin_upd,
2860          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2861     let Inst{24-23} = 0b01;       // Increment After
2862     let Inst{22}    = P_bit;
2863     let Inst{21}    = 1;          // Writeback
2864     let Inst{20}    = L_bit;
2865
2866     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2867   }
2868   def DA :
2869     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2870          IndexModeNone, f, itin,
2871          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2872     let Inst{24-23} = 0b00;       // Decrement After
2873     let Inst{22}    = P_bit;
2874     let Inst{21}    = 0;          // No writeback
2875     let Inst{20}    = L_bit;
2876   }
2877   def DA_UPD :
2878     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2879          IndexModeUpd, f, itin_upd,
2880          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2881     let Inst{24-23} = 0b00;       // Decrement After
2882     let Inst{22}    = P_bit;
2883     let Inst{21}    = 1;          // Writeback
2884     let Inst{20}    = L_bit;
2885
2886     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2887   }
2888   def DB :
2889     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2890          IndexModeNone, f, itin,
2891          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2892     let Inst{24-23} = 0b10;       // Decrement Before
2893     let Inst{22}    = P_bit;
2894     let Inst{21}    = 0;          // No writeback
2895     let Inst{20}    = L_bit;
2896   }
2897   def DB_UPD :
2898     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2899          IndexModeUpd, f, itin_upd,
2900          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2901     let Inst{24-23} = 0b10;       // Decrement Before
2902     let Inst{22}    = P_bit;
2903     let Inst{21}    = 1;          // Writeback
2904     let Inst{20}    = L_bit;
2905
2906     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2907   }
2908   def IB :
2909     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2910          IndexModeNone, f, itin,
2911          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2912     let Inst{24-23} = 0b11;       // Increment Before
2913     let Inst{22}    = P_bit;
2914     let Inst{21}    = 0;          // No writeback
2915     let Inst{20}    = L_bit;
2916   }
2917   def IB_UPD :
2918     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2919          IndexModeUpd, f, itin_upd,
2920          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2921     let Inst{24-23} = 0b11;       // Increment Before
2922     let Inst{22}    = P_bit;
2923     let Inst{21}    = 1;          // Writeback
2924     let Inst{20}    = L_bit;
2925
2926     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2927   }
2928 }
2929
2930 let neverHasSideEffects = 1 in {
2931
2932 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2933 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2934                          IIC_iLoad_mu>;
2935
2936 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2937 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2938                          IIC_iStore_mu>;
2939
2940 } // neverHasSideEffects
2941
2942 // FIXME: remove when we have a way to marking a MI with these properties.
2943 // FIXME: Should pc be an implicit operand like PICADD, etc?
2944 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2945     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2946 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2947                                                  reglist:$regs, variable_ops),
2948                      4, IIC_iLoad_mBr, [],
2949                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2950       RegConstraint<"$Rn = $wb">;
2951
2952 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2953 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2954                                IIC_iLoad_mu>;
2955
2956 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2957 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2958                                IIC_iStore_mu>;
2959
2960
2961
2962 //===----------------------------------------------------------------------===//
2963 //  Move Instructions.
2964 //
2965
2966 let neverHasSideEffects = 1 in
2967 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2968                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2969   bits<4> Rd;
2970   bits<4> Rm;
2971
2972   let Inst{19-16} = 0b0000;
2973   let Inst{11-4} = 0b00000000;
2974   let Inst{25} = 0;
2975   let Inst{3-0} = Rm;
2976   let Inst{15-12} = Rd;
2977 }
2978
2979 // A version for the smaller set of tail call registers.
2980 let neverHasSideEffects = 1 in
2981 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2982                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2983   bits<4> Rd;
2984   bits<4> Rm;
2985
2986   let Inst{11-4} = 0b00000000;
2987   let Inst{25} = 0;
2988   let Inst{3-0} = Rm;
2989   let Inst{15-12} = Rd;
2990 }
2991
2992 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2993                 DPSoRegRegFrm, IIC_iMOVsr,
2994                 "mov", "\t$Rd, $src",
2995                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2996                 Sched<[WriteALU]> {
2997   bits<4> Rd;
2998   bits<12> src;
2999   let Inst{15-12} = Rd;
3000   let Inst{19-16} = 0b0000;
3001   let Inst{11-8} = src{11-8};
3002   let Inst{7} = 0;
3003   let Inst{6-5} = src{6-5};
3004   let Inst{4} = 1;
3005   let Inst{3-0} = src{3-0};
3006   let Inst{25} = 0;
3007 }
3008
3009 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3010                 DPSoRegImmFrm, IIC_iMOVsr,
3011                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3012                 UnaryDP, Sched<[WriteALU]> {
3013   bits<4> Rd;
3014   bits<12> src;
3015   let Inst{15-12} = Rd;
3016   let Inst{19-16} = 0b0000;
3017   let Inst{11-5} = src{11-5};
3018   let Inst{4} = 0;
3019   let Inst{3-0} = src{3-0};
3020   let Inst{25} = 0;
3021 }
3022
3023 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3024 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3025                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3026                 Sched<[WriteALU]> {
3027   bits<4> Rd;
3028   bits<12> imm;
3029   let Inst{25} = 1;
3030   let Inst{15-12} = Rd;
3031   let Inst{19-16} = 0b0000;
3032   let Inst{11-0} = imm;
3033 }
3034
3035 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3036 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3037                  DPFrm, IIC_iMOVi,
3038                  "movw", "\t$Rd, $imm",
3039                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3040                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3041   bits<4> Rd;
3042   bits<16> imm;
3043   let Inst{15-12} = Rd;
3044   let Inst{11-0}  = imm{11-0};
3045   let Inst{19-16} = imm{15-12};
3046   let Inst{20} = 0;
3047   let Inst{25} = 1;
3048   let DecoderMethod = "DecodeArmMOVTWInstruction";
3049 }
3050
3051 def : InstAlias<"mov${p} $Rd, $imm",
3052                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3053         Requires<[IsARM]>;
3054
3055 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3056                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3057                       Sched<[WriteALU]>;
3058
3059 let Constraints = "$src = $Rd" in {
3060 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3061                   (ins GPR:$src, imm0_65535_expr:$imm),
3062                   DPFrm, IIC_iMOVi,
3063                   "movt", "\t$Rd, $imm",
3064                   [(set GPRnopc:$Rd,
3065                         (or (and GPR:$src, 0xffff),
3066                             lo16AllZero:$imm))]>, UnaryDP,
3067                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3068   bits<4> Rd;
3069   bits<16> imm;
3070   let Inst{15-12} = Rd;
3071   let Inst{11-0}  = imm{11-0};
3072   let Inst{19-16} = imm{15-12};
3073   let Inst{20} = 0;
3074   let Inst{25} = 1;
3075   let DecoderMethod = "DecodeArmMOVTWInstruction";
3076 }
3077
3078 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3079                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3080                       Sched<[WriteALU]>;
3081
3082 } // Constraints
3083
3084 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3085       Requires<[IsARM, HasV6T2]>;
3086
3087 let Uses = [CPSR] in
3088 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3089                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3090                     Requires<[IsARM]>, Sched<[WriteALU]>;
3091
3092 // These aren't really mov instructions, but we have to define them this way
3093 // due to flag operands.
3094
3095 let Defs = [CPSR] in {
3096 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3097                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3098                       Sched<[WriteALU]>, Requires<[IsARM]>;
3099 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3100                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3101                       Sched<[WriteALU]>, Requires<[IsARM]>;
3102 }
3103
3104 //===----------------------------------------------------------------------===//
3105 //  Extend Instructions.
3106 //
3107
3108 // Sign extenders
3109
3110 def SXTB  : AI_ext_rrot<0b01101010,
3111                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3112 def SXTH  : AI_ext_rrot<0b01101011,
3113                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3114
3115 def SXTAB : AI_exta_rrot<0b01101010,
3116                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3117 def SXTAH : AI_exta_rrot<0b01101011,
3118                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3119
3120 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3121
3122 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3123
3124 // Zero extenders
3125
3126 let AddedComplexity = 16 in {
3127 def UXTB   : AI_ext_rrot<0b01101110,
3128                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3129 def UXTH   : AI_ext_rrot<0b01101111,
3130                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3131 def UXTB16 : AI_ext_rrot<0b01101100,
3132                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3133
3134 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3135 //        The transformation should probably be done as a combiner action
3136 //        instead so we can include a check for masking back in the upper
3137 //        eight bits of the source into the lower eight bits of the result.
3138 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3139 //               (UXTB16r_rot GPR:$Src, 3)>;
3140 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3141                (UXTB16 GPR:$Src, 1)>;
3142
3143 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3144                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3145 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3146                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3147 }
3148
3149 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3150 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3151
3152
3153 def SBFX  : I<(outs GPRnopc:$Rd),
3154               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3155                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3156                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3157                Requires<[IsARM, HasV6T2]> {
3158   bits<4> Rd;
3159   bits<4> Rn;
3160   bits<5> lsb;
3161   bits<5> width;
3162   let Inst{27-21} = 0b0111101;
3163   let Inst{6-4}   = 0b101;
3164   let Inst{20-16} = width;
3165   let Inst{15-12} = Rd;
3166   let Inst{11-7}  = lsb;
3167   let Inst{3-0}   = Rn;
3168 }
3169
3170 def UBFX  : I<(outs GPR:$Rd),
3171               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3172                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3173                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3174                Requires<[IsARM, HasV6T2]> {
3175   bits<4> Rd;
3176   bits<4> Rn;
3177   bits<5> lsb;
3178   bits<5> width;
3179   let Inst{27-21} = 0b0111111;
3180   let Inst{6-4}   = 0b101;
3181   let Inst{20-16} = width;
3182   let Inst{15-12} = Rd;
3183   let Inst{11-7}  = lsb;
3184   let Inst{3-0}   = Rn;
3185 }
3186
3187 //===----------------------------------------------------------------------===//
3188 //  Arithmetic Instructions.
3189 //
3190
3191 defm ADD  : AsI1_bin_irs<0b0100, "add",
3192                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3193                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3194 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3195                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3196                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3197
3198 // ADD and SUB with 's' bit set.
3199 //
3200 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3201 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3202 // AdjustInstrPostInstrSelection where we determine whether or not to
3203 // set the "s" bit based on CPSR liveness.
3204 //
3205 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3206 // support for an optional CPSR definition that corresponds to the DAG
3207 // node's second value. We can then eliminate the implicit def of CPSR.
3208 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3209                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3210 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3211                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3212
3213 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3214               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3215 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3216               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3217
3218 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3219                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3220                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3221
3222 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3223 // CPSR and the implicit def of CPSR is not needed.
3224 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3225                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3226
3227 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3228                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3229
3230 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3231 // The assume-no-carry-in form uses the negation of the input since add/sub
3232 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3233 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3234 // details.
3235 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3236              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3237 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3238              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3239
3240 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3241              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3242              Requires<[IsARM, HasV6T2]>;
3243 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3244              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3245              Requires<[IsARM, HasV6T2]>;
3246
3247 // The with-carry-in form matches bitwise not instead of the negation.
3248 // Effectively, the inverse interpretation of the carry flag already accounts
3249 // for part of the negation.
3250 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3251              (SBCri   GPR:$src, so_imm_not:$imm)>;
3252 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3253              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3254
3255 // Note: These are implemented in C++ code, because they have to generate
3256 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3257 // cannot produce.
3258 // (mul X, 2^n+1) -> (add (X << n), X)
3259 // (mul X, 2^n-1) -> (rsb X, (X << n))
3260
3261 // ARM Arithmetic Instruction
3262 // GPR:$dst = GPR:$a op GPR:$b
3263 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3264           list<dag> pattern = [],
3265           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3266           string asm = "\t$Rd, $Rn, $Rm">
3267   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3268     Sched<[WriteALU, ReadALU, ReadALU]> {
3269   bits<4> Rn;
3270   bits<4> Rd;
3271   bits<4> Rm;
3272   let Inst{27-20} = op27_20;
3273   let Inst{11-4} = op11_4;
3274   let Inst{19-16} = Rn;
3275   let Inst{15-12} = Rd;
3276   let Inst{3-0}   = Rm;
3277
3278   let Unpredictable{11-8} = 0b1111;
3279 }
3280
3281 // Saturating add/subtract
3282
3283 let DecoderMethod = "DecodeQADDInstruction" in
3284 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3285                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3286                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3287
3288 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3289                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3290                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3291 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3292                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3293                   "\t$Rd, $Rm, $Rn">;
3294 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3295                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3296                   "\t$Rd, $Rm, $Rn">;
3297
3298 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3299 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3300 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3301 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3302 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3303 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3304 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3305 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3306 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3307 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3308 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3309 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3310
3311 // Signed/Unsigned add/subtract
3312
3313 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3314 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3315 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3316 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3317 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3318 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3319 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3320 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3321 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3322 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3323 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3324 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3325
3326 // Signed/Unsigned halving add/subtract
3327
3328 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3329 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3330 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3331 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3332 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3333 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3334 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3335 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3336 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3337 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3338 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3339 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3340
3341 // Unsigned Sum of Absolute Differences [and Accumulate].
3342
3343 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3344                 MulFrm /* for convenience */, NoItinerary, "usad8",
3345                 "\t$Rd, $Rn, $Rm", []>,
3346              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3347   bits<4> Rd;
3348   bits<4> Rn;
3349   bits<4> Rm;
3350   let Inst{27-20} = 0b01111000;
3351   let Inst{15-12} = 0b1111;
3352   let Inst{7-4} = 0b0001;
3353   let Inst{19-16} = Rd;
3354   let Inst{11-8} = Rm;
3355   let Inst{3-0} = Rn;
3356 }
3357 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3358                 MulFrm /* for convenience */, NoItinerary, "usada8",
3359                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3360              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3361   bits<4> Rd;
3362   bits<4> Rn;
3363   bits<4> Rm;
3364   bits<4> Ra;
3365   let Inst{27-20} = 0b01111000;
3366   let Inst{7-4} = 0b0001;
3367   let Inst{19-16} = Rd;
3368   let Inst{15-12} = Ra;
3369   let Inst{11-8} = Rm;
3370   let Inst{3-0} = Rn;
3371 }
3372
3373 // Signed/Unsigned saturate
3374
3375 def SSAT : AI<(outs GPRnopc:$Rd),
3376               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3377               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3378   bits<4> Rd;
3379   bits<5> sat_imm;
3380   bits<4> Rn;
3381   bits<8> sh;
3382   let Inst{27-21} = 0b0110101;
3383   let Inst{5-4} = 0b01;
3384   let Inst{20-16} = sat_imm;
3385   let Inst{15-12} = Rd;
3386   let Inst{11-7} = sh{4-0};
3387   let Inst{6} = sh{5};
3388   let Inst{3-0} = Rn;
3389 }
3390
3391 def SSAT16 : AI<(outs GPRnopc:$Rd),
3392                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3393                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3394   bits<4> Rd;
3395   bits<4> sat_imm;
3396   bits<4> Rn;
3397   let Inst{27-20} = 0b01101010;
3398   let Inst{11-4} = 0b11110011;
3399   let Inst{15-12} = Rd;
3400   let Inst{19-16} = sat_imm;
3401   let Inst{3-0} = Rn;
3402 }
3403
3404 def USAT : AI<(outs GPRnopc:$Rd),
3405               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3406               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3407   bits<4> Rd;
3408   bits<5> sat_imm;
3409   bits<4> Rn;
3410   bits<8> sh;
3411   let Inst{27-21} = 0b0110111;
3412   let Inst{5-4} = 0b01;
3413   let Inst{15-12} = Rd;
3414   let Inst{11-7} = sh{4-0};
3415   let Inst{6} = sh{5};
3416   let Inst{20-16} = sat_imm;
3417   let Inst{3-0} = Rn;
3418 }
3419
3420 def USAT16 : AI<(outs GPRnopc:$Rd),
3421                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3422                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3423   bits<4> Rd;
3424   bits<4> sat_imm;
3425   bits<4> Rn;
3426   let Inst{27-20} = 0b01101110;
3427   let Inst{11-4} = 0b11110011;
3428   let Inst{15-12} = Rd;
3429   let Inst{19-16} = sat_imm;
3430   let Inst{3-0} = Rn;
3431 }
3432
3433 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3434                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3435 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3436                (USAT imm:$pos, GPRnopc:$a, 0)>;
3437
3438 //===----------------------------------------------------------------------===//
3439 //  Bitwise Instructions.
3440 //
3441
3442 defm AND   : AsI1_bin_irs<0b0000, "and",
3443                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3444                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3445 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3446                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3447                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3448 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3449                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3450                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3451 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3452                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3453                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3454
3455 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3456 // like in the actual instruction encoding. The complexity of mapping the mask
3457 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3458 // instruction description.
3459 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3460                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3461                "bfc", "\t$Rd, $imm", "$src = $Rd",
3462                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3463                Requires<[IsARM, HasV6T2]> {
3464   bits<4> Rd;
3465   bits<10> imm;
3466   let Inst{27-21} = 0b0111110;
3467   let Inst{6-0}   = 0b0011111;
3468   let Inst{15-12} = Rd;
3469   let Inst{11-7}  = imm{4-0}; // lsb
3470   let Inst{20-16} = imm{9-5}; // msb
3471 }
3472
3473 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3474 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3475           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3476           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3477           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3478                            bf_inv_mask_imm:$imm))]>,
3479           Requires<[IsARM, HasV6T2]> {
3480   bits<4> Rd;
3481   bits<4> Rn;
3482   bits<10> imm;
3483   let Inst{27-21} = 0b0111110;
3484   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3485   let Inst{15-12} = Rd;
3486   let Inst{11-7}  = imm{4-0}; // lsb
3487   let Inst{20-16} = imm{9-5}; // width
3488   let Inst{3-0}   = Rn;
3489 }
3490
3491 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3492                   "mvn", "\t$Rd, $Rm",
3493                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3494   bits<4> Rd;
3495   bits<4> Rm;
3496   let Inst{25} = 0;
3497   let Inst{19-16} = 0b0000;
3498   let Inst{11-4} = 0b00000000;
3499   let Inst{15-12} = Rd;
3500   let Inst{3-0} = Rm;
3501 }
3502 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3503                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3504                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3505                   Sched<[WriteALU]> {
3506   bits<4> Rd;
3507   bits<12> shift;
3508   let Inst{25} = 0;
3509   let Inst{19-16} = 0b0000;
3510   let Inst{15-12} = Rd;
3511   let Inst{11-5} = shift{11-5};
3512   let Inst{4} = 0;
3513   let Inst{3-0} = shift{3-0};
3514 }
3515 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3516                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3517                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3518                   Sched<[WriteALU]> {
3519   bits<4> Rd;
3520   bits<12> shift;
3521   let Inst{25} = 0;
3522   let Inst{19-16} = 0b0000;
3523   let Inst{15-12} = Rd;
3524   let Inst{11-8} = shift{11-8};
3525   let Inst{7} = 0;
3526   let Inst{6-5} = shift{6-5};
3527   let Inst{4} = 1;
3528   let Inst{3-0} = shift{3-0};
3529 }
3530 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3531 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3532                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3533                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3534   bits<4> Rd;
3535   bits<12> imm;
3536   let Inst{25} = 1;
3537   let Inst{19-16} = 0b0000;
3538   let Inst{15-12} = Rd;
3539   let Inst{11-0} = imm;
3540 }
3541
3542 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3543              (BICri GPR:$src, so_imm_not:$imm)>;
3544
3545 //===----------------------------------------------------------------------===//
3546 //  Multiply Instructions.
3547 //
3548 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3549              string opc, string asm, list<dag> pattern>
3550   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3551   bits<4> Rd;
3552   bits<4> Rm;
3553   bits<4> Rn;
3554   let Inst{19-16} = Rd;
3555   let Inst{11-8}  = Rm;
3556   let Inst{3-0}   = Rn;
3557 }
3558 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3559              string opc, string asm, list<dag> pattern>
3560   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3561   bits<4> RdLo;
3562   bits<4> RdHi;
3563   bits<4> Rm;
3564   bits<4> Rn;
3565   let Inst{19-16} = RdHi;
3566   let Inst{15-12} = RdLo;
3567   let Inst{11-8}  = Rm;
3568   let Inst{3-0}   = Rn;
3569 }
3570 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3571              string opc, string asm, list<dag> pattern>
3572   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3573   bits<4> RdLo;
3574   bits<4> RdHi;
3575   bits<4> Rm;
3576   bits<4> Rn;
3577   let Inst{19-16} = RdHi;
3578   let Inst{15-12} = RdLo;
3579   let Inst{11-8}  = Rm;
3580   let Inst{3-0}   = Rn;
3581 }
3582
3583 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3584 //        property. Remove them when it's possible to add those properties
3585 //        on an individual MachineInstr, not just an instruction description.
3586 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3587 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3588                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3589                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3590                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3591                   Requires<[IsARM, HasV6]> {
3592   let Inst{15-12} = 0b0000;
3593   let Unpredictable{15-12} = 0b1111;
3594 }
3595
3596 let Constraints = "@earlyclobber $Rd" in
3597 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3598                                                     pred:$p, cc_out:$s),
3599                            4, IIC_iMUL32,
3600                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3601                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3602                Requires<[IsARM, NoV6, UseMulOps]>;
3603 }
3604
3605 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3606                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3607                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3608                    Requires<[IsARM, HasV6, UseMulOps]> {
3609   bits<4> Ra;
3610   let Inst{15-12} = Ra;
3611 }
3612
3613 let Constraints = "@earlyclobber $Rd" in
3614 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3615                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3616                            4, IIC_iMAC32,
3617                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3618                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3619                         Requires<[IsARM, NoV6]>;
3620
3621 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3622                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3623                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3624                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3625   bits<4> Rd;
3626   bits<4> Rm;
3627   bits<4> Rn;
3628   bits<4> Ra;
3629   let Inst{19-16} = Rd;
3630   let Inst{15-12} = Ra;
3631   let Inst{11-8}  = Rm;
3632   let Inst{3-0}   = Rn;
3633 }
3634
3635 // Extra precision multiplies with low / high results
3636 let neverHasSideEffects = 1 in {
3637 let isCommutable = 1 in {
3638 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3639                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3640                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3641                     Requires<[IsARM, HasV6]>;
3642
3643 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3644                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3645                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3646                     Requires<[IsARM, HasV6]>;
3647
3648 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3649 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3650                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3651                             4, IIC_iMUL64, [],
3652           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3653                            Requires<[IsARM, NoV6]>;
3654
3655 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3656                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3657                             4, IIC_iMUL64, [],
3658           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3659                            Requires<[IsARM, NoV6]>;
3660 }
3661 }
3662
3663 // Multiply + accumulate
3664 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3665                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3666                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3667          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3668 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3669                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3670                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3671          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3672
3673 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3674                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3675                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3676                     Requires<[IsARM, HasV6]> {
3677   bits<4> RdLo;
3678   bits<4> RdHi;
3679   bits<4> Rm;
3680   bits<4> Rn;
3681   let Inst{19-16} = RdHi;
3682   let Inst{15-12} = RdLo;
3683   let Inst{11-8}  = Rm;
3684   let Inst{3-0}   = Rn;
3685 }
3686
3687 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3688 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3689                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3690                               4, IIC_iMAC64, [],
3691              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3692                            pred:$p, cc_out:$s)>,
3693                            Requires<[IsARM, NoV6]>;
3694 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3695                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3696                               4, IIC_iMAC64, [],
3697              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3698                            pred:$p, cc_out:$s)>,
3699                            Requires<[IsARM, NoV6]>;
3700 }
3701
3702 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3703 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3704                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3705                               4, IIC_iMAC64, [],
3706           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3707                            Requires<[IsARM, NoV6]>;
3708 }
3709
3710 } // neverHasSideEffects
3711
3712 // Most significant word multiply
3713 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3714                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3715                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3716             Requires<[IsARM, HasV6]> {
3717   let Inst{15-12} = 0b1111;
3718 }
3719
3720 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3721                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3722             Requires<[IsARM, HasV6]> {
3723   let Inst{15-12} = 0b1111;
3724 }
3725
3726 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3727                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3728                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3729                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3730             Requires<[IsARM, HasV6, UseMulOps]>;
3731
3732 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3733                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3734                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3735             Requires<[IsARM, HasV6]>;
3736
3737 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3738                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3739                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3740             Requires<[IsARM, HasV6, UseMulOps]>;
3741
3742 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3743                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3744                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3745             Requires<[IsARM, HasV6]>;
3746
3747 multiclass AI_smul<string opc, PatFrag opnode> {
3748   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3749               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3750               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3751                                       (sext_inreg GPR:$Rm, i16)))]>,
3752            Requires<[IsARM, HasV5TE]>;
3753
3754   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3755               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3756               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3757                                       (sra GPR:$Rm, (i32 16))))]>,
3758            Requires<[IsARM, HasV5TE]>;
3759
3760   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3761               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3762               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3763                                       (sext_inreg GPR:$Rm, i16)))]>,
3764            Requires<[IsARM, HasV5TE]>;
3765
3766   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3767               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3768               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3769                                       (sra GPR:$Rm, (i32 16))))]>,
3770             Requires<[IsARM, HasV5TE]>;
3771
3772   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3773               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3774               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3775                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3776            Requires<[IsARM, HasV5TE]>;
3777
3778   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3779               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3780               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3781                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3782             Requires<[IsARM, HasV5TE]>;
3783 }
3784
3785
3786 multiclass AI_smla<string opc, PatFrag opnode> {
3787   let DecoderMethod = "DecodeSMLAInstruction" in {
3788   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3789               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3790               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3791               [(set GPRnopc:$Rd, (add GPR:$Ra,
3792                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3793                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3794            Requires<[IsARM, HasV5TE, UseMulOps]>;
3795
3796   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3797               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3798               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3799               [(set GPRnopc:$Rd,
3800                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3801                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3802            Requires<[IsARM, HasV5TE, UseMulOps]>;
3803
3804   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3805               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3806               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3807               [(set GPRnopc:$Rd,
3808                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3809                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3810            Requires<[IsARM, HasV5TE, UseMulOps]>;
3811
3812   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3813               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3814               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3815              [(set GPRnopc:$Rd,
3816                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3817                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3818             Requires<[IsARM, HasV5TE, UseMulOps]>;
3819
3820   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3821               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3822               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3823               [(set GPRnopc:$Rd,
3824                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3825                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3826            Requires<[IsARM, HasV5TE, UseMulOps]>;
3827
3828   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3829               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3830               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3831               [(set GPRnopc:$Rd,
3832                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3833                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3834             Requires<[IsARM, HasV5TE, UseMulOps]>;
3835   }
3836 }
3837
3838 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3839 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3840
3841 // Halfword multiply accumulate long: SMLAL<x><y>.
3842 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3843                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3844                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3845               Requires<[IsARM, HasV5TE]>;
3846
3847 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3848                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3849                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3850               Requires<[IsARM, HasV5TE]>;
3851
3852 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3853                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3854                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3855               Requires<[IsARM, HasV5TE]>;
3856
3857 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3858                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3859                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3860               Requires<[IsARM, HasV5TE]>;
3861
3862 // Helper class for AI_smld.
3863 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3864                     InstrItinClass itin, string opc, string asm>
3865   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3866   bits<4> Rn;
3867   bits<4> Rm;
3868   let Inst{27-23} = 0b01110;
3869   let Inst{22}    = long;
3870   let Inst{21-20} = 0b00;
3871   let Inst{11-8}  = Rm;
3872   let Inst{7}     = 0;
3873   let Inst{6}     = sub;
3874   let Inst{5}     = swap;
3875   let Inst{4}     = 1;
3876   let Inst{3-0}   = Rn;
3877 }
3878 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3879                 InstrItinClass itin, string opc, string asm>
3880   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3881   bits<4> Rd;
3882   let Inst{15-12} = 0b1111;
3883   let Inst{19-16} = Rd;
3884 }
3885 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3886                 InstrItinClass itin, string opc, string asm>
3887   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3888   bits<4> Ra;
3889   bits<4> Rd;
3890   let Inst{19-16} = Rd;
3891   let Inst{15-12} = Ra;
3892 }
3893 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3894                   InstrItinClass itin, string opc, string asm>
3895   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3896   bits<4> RdLo;
3897   bits<4> RdHi;
3898   let Inst{19-16} = RdHi;
3899   let Inst{15-12} = RdLo;
3900 }
3901
3902 multiclass AI_smld<bit sub, string opc> {
3903
3904   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3905                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3906                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3907
3908   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3909                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3910                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3911
3912   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3913                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3914                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3915
3916   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3917                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3918                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3919
3920 }
3921
3922 defm SMLA : AI_smld<0, "smla">;
3923 defm SMLS : AI_smld<1, "smls">;
3924
3925 multiclass AI_sdml<bit sub, string opc> {
3926
3927   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3928                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3929   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3930                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3931 }
3932
3933 defm SMUA : AI_sdml<0, "smua">;
3934 defm SMUS : AI_sdml<1, "smus">;
3935
3936 //===----------------------------------------------------------------------===//
3937 //  Division Instructions (ARMv7-A with virtualization extension)
3938 //
3939 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3940                    "sdiv", "\t$Rd, $Rn, $Rm",
3941                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3942            Requires<[IsARM, HasDivideInARM]>;
3943
3944 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3945                    "udiv", "\t$Rd, $Rn, $Rm",
3946                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3947            Requires<[IsARM, HasDivideInARM]>;
3948
3949 //===----------------------------------------------------------------------===//
3950 //  Misc. Arithmetic Instructions.
3951 //
3952
3953 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3954               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3955               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3956            Sched<[WriteALU]>;
3957
3958 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3959               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3960               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3961            Requires<[IsARM, HasV6T2]>,
3962            Sched<[WriteALU]>;
3963
3964 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3965               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3966               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3967            Sched<[WriteALU]>;
3968
3969 let AddedComplexity = 5 in
3970 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3971                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3972                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3973                Requires<[IsARM, HasV6]>,
3974            Sched<[WriteALU]>;
3975
3976 let AddedComplexity = 5 in
3977 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3978                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3979                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3980                Requires<[IsARM, HasV6]>,
3981            Sched<[WriteALU]>;
3982
3983 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3984                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3985                (REVSH GPR:$Rm)>;
3986
3987 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3988                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3989                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3990                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3991                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3992                                            0xFFFF0000)))]>,
3993                Requires<[IsARM, HasV6]>,
3994            Sched<[WriteALUsi, ReadALU]>;
3995
3996 // Alternate cases for PKHBT where identities eliminate some nodes.
3997 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3998                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3999 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4000                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4001
4002 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4003 // will match the pattern below.
4004 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4005                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4006                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4007                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4008                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4009                                            0xFFFF)))]>,
4010                Requires<[IsARM, HasV6]>,
4011            Sched<[WriteALUsi, ReadALU]>;
4012
4013 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4014 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4015 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4016 // pkhtb src1, src2, asr (17..31).
4017 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4018                    (srl GPRnopc:$src2, imm16:$sh)),
4019                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4020 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4021                    (sra GPRnopc:$src2, imm16_31:$sh)),
4022                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4023 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4024                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4025                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4026
4027 //===----------------------------------------------------------------------===//
4028 // CRC Instructions
4029 //
4030 // Polynomials:
4031 // + CRC32{B,H,W}       0x04C11DB7
4032 // + CRC32C{B,H,W}      0x1EDC6F41
4033 //
4034
4035 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4036   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4037                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4038                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4039                Requires<[IsARM, HasV8, HasCRC]> {
4040   bits<4> Rd;
4041   bits<4> Rn;
4042   bits<4> Rm;
4043
4044   let Inst{31-28} = 0b1110;
4045   let Inst{27-23} = 0b00010;
4046   let Inst{22-21} = sz;
4047   let Inst{20}    = 0;
4048   let Inst{19-16} = Rn;
4049   let Inst{15-12} = Rd;
4050   let Inst{11-10} = 0b00;
4051   let Inst{9}     = C;
4052   let Inst{8}     = 0;
4053   let Inst{7-4}   = 0b0100;
4054   let Inst{3-0}   = Rm;
4055
4056   let Unpredictable{11-8} = 0b1101;
4057 }
4058
4059 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4060 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4061 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4062 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4063 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4064 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4065
4066 //===----------------------------------------------------------------------===//
4067 //  Comparison Instructions...
4068 //
4069
4070 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4071                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4072                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4073
4074 // ARMcmpZ can re-use the above instruction definitions.
4075 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4076              (CMPri   GPR:$src, so_imm:$imm)>;
4077 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4078              (CMPrr   GPR:$src, GPR:$rhs)>;
4079 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4080              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4081 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4082              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4083
4084 // CMN register-integer
4085 let isCompare = 1, Defs = [CPSR] in {
4086 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4087                 "cmn", "\t$Rn, $imm",
4088                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4089                 Sched<[WriteCMP, ReadALU]> {
4090   bits<4> Rn;
4091   bits<12> imm;
4092   let Inst{25} = 1;
4093   let Inst{20} = 1;
4094   let Inst{19-16} = Rn;
4095   let Inst{15-12} = 0b0000;
4096   let Inst{11-0} = imm;
4097
4098   let Unpredictable{15-12} = 0b1111;
4099 }
4100
4101 // CMN register-register/shift
4102 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4103                  "cmn", "\t$Rn, $Rm",
4104                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4105                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4106   bits<4> Rn;
4107   bits<4> Rm;
4108   let isCommutable = 1;
4109   let Inst{25} = 0;
4110   let Inst{20} = 1;
4111   let Inst{19-16} = Rn;
4112   let Inst{15-12} = 0b0000;
4113   let Inst{11-4} = 0b00000000;
4114   let Inst{3-0} = Rm;
4115
4116   let Unpredictable{15-12} = 0b1111;
4117 }
4118
4119 def CMNzrsi : AI1<0b1011, (outs),
4120                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4121                   "cmn", "\t$Rn, $shift",
4122                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4123                     GPR:$Rn, so_reg_imm:$shift)]>,
4124                     Sched<[WriteCMPsi, ReadALU]> {
4125   bits<4> Rn;
4126   bits<12> shift;
4127   let Inst{25} = 0;
4128   let Inst{20} = 1;
4129   let Inst{19-16} = Rn;
4130   let Inst{15-12} = 0b0000;
4131   let Inst{11-5} = shift{11-5};
4132   let Inst{4} = 0;
4133   let Inst{3-0} = shift{3-0};
4134
4135   let Unpredictable{15-12} = 0b1111;
4136 }
4137
4138 def CMNzrsr : AI1<0b1011, (outs),
4139                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4140                   "cmn", "\t$Rn, $shift",
4141                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4142                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4143                     Sched<[WriteCMPsr, ReadALU]> {
4144   bits<4> Rn;
4145   bits<12> shift;
4146   let Inst{25} = 0;
4147   let Inst{20} = 1;
4148   let Inst{19-16} = Rn;
4149   let Inst{15-12} = 0b0000;
4150   let Inst{11-8} = shift{11-8};
4151   let Inst{7} = 0;
4152   let Inst{6-5} = shift{6-5};
4153   let Inst{4} = 1;
4154   let Inst{3-0} = shift{3-0};
4155
4156   let Unpredictable{15-12} = 0b1111;
4157 }
4158
4159 }
4160
4161 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4162              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4163
4164 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4165              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4166
4167 // Note that TST/TEQ don't set all the same flags that CMP does!
4168 defm TST  : AI1_cmp_irs<0b1000, "tst",
4169                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4170                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4171 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4172                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4173                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4174
4175 // Pseudo i64 compares for some floating point compares.
4176 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4177     Defs = [CPSR] in {
4178 def BCCi64 : PseudoInst<(outs),
4179     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4180      IIC_Br,
4181     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4182     Sched<[WriteBr]>;
4183
4184 def BCCZi64 : PseudoInst<(outs),
4185      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4186     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4187     Sched<[WriteBr]>;
4188 } // usesCustomInserter
4189
4190
4191 // Conditional moves
4192 let neverHasSideEffects = 1 in {
4193
4194 let isCommutable = 1, isSelect = 1 in
4195 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4196                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4197                            4, IIC_iCMOVr,
4198                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4199                                                    cmovpred:$p))]>,
4200              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4201
4202 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4203                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4204                             4, IIC_iCMOVsr,
4205                             [(set GPR:$Rd,
4206                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4207                                            cmovpred:$p))]>,
4208       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4209 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4210                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4211                            4, IIC_iCMOVsr,
4212   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4213                             cmovpred:$p))]>,
4214       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4215
4216
4217 let isMoveImm = 1 in
4218 def MOVCCi16
4219     : ARMPseudoInst<(outs GPR:$Rd),
4220                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4221                     4, IIC_iMOVi,
4222                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4223                                             cmovpred:$p))]>,
4224       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4225       Sched<[WriteALU]>;
4226
4227 let isMoveImm = 1 in
4228 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4229                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4230                            4, IIC_iCMOVi,
4231                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4232                                                    cmovpred:$p))]>,
4233       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4234
4235 // Two instruction predicate mov immediate.
4236 let isMoveImm = 1 in
4237 def MOVCCi32imm
4238     : ARMPseudoInst<(outs GPR:$Rd),
4239                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4240                     8, IIC_iCMOVix2,
4241                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4242                                             cmovpred:$p))]>,
4243       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4244
4245 let isMoveImm = 1 in
4246 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4247                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4248                            4, IIC_iCMOVi,
4249                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4250                                                    cmovpred:$p))]>,
4251                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4252
4253 } // neverHasSideEffects
4254
4255
4256 //===----------------------------------------------------------------------===//
4257 // Atomic operations intrinsics
4258 //
4259
4260 def MemBarrierOptOperand : AsmOperandClass {
4261   let Name = "MemBarrierOpt";
4262   let ParserMethod = "parseMemBarrierOptOperand";
4263 }
4264 def memb_opt : Operand<i32> {
4265   let PrintMethod = "printMemBOption";
4266   let ParserMatchClass = MemBarrierOptOperand;
4267   let DecoderMethod = "DecodeMemBarrierOption";
4268 }
4269
4270 def InstSyncBarrierOptOperand : AsmOperandClass {
4271   let Name = "InstSyncBarrierOpt";
4272   let ParserMethod = "parseInstSyncBarrierOptOperand";
4273 }
4274 def instsyncb_opt : Operand<i32> {
4275   let PrintMethod = "printInstSyncBOption";
4276   let ParserMatchClass = InstSyncBarrierOptOperand;
4277   let DecoderMethod = "DecodeInstSyncBarrierOption";
4278 }
4279
4280 // memory barriers protect the atomic sequences
4281 let hasSideEffects = 1 in {
4282 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4283                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4284                 Requires<[IsARM, HasDB]> {
4285   bits<4> opt;
4286   let Inst{31-4} = 0xf57ff05;
4287   let Inst{3-0} = opt;
4288 }
4289 }
4290
4291 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4292                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4293                 Requires<[IsARM, HasDB]> {
4294   bits<4> opt;
4295   let Inst{31-4} = 0xf57ff04;
4296   let Inst{3-0} = opt;
4297 }
4298
4299 // ISB has only full system option
4300 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4301                 "isb", "\t$opt", []>,
4302                 Requires<[IsARM, HasDB]> {
4303   bits<4> opt;
4304   let Inst{31-4} = 0xf57ff06;
4305   let Inst{3-0} = opt;
4306 }
4307
4308 let usesCustomInserter = 1, Defs = [CPSR] in {
4309
4310 // Pseudo instruction that combines movs + predicated rsbmi
4311 // to implement integer ABS
4312   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4313
4314 // Atomic pseudo-insts which will be lowered to ldrex/strex loops.
4315 // (64-bit pseudos use a hand-written selection code).
4316   let mayLoad = 1, mayStore = 1 in {
4317     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4318       (outs GPR:$dst),
4319       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4320       NoItinerary, []>;
4321     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4322       (outs GPR:$dst),
4323       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4324       NoItinerary, []>;
4325     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4326       (outs GPR:$dst),
4327       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4328       NoItinerary, []>;
4329     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4330       (outs GPR:$dst),
4331       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4332       NoItinerary, []>;
4333     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4334       (outs GPR:$dst),
4335       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4336       NoItinerary, []>;
4337     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4338       (outs GPR:$dst),
4339       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4340       NoItinerary, []>;
4341     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4342       (outs GPR:$dst),
4343       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4344       NoItinerary, []>;
4345     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4346       (outs GPR:$dst),
4347       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4348       NoItinerary, []>;
4349     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4350       (outs GPR:$dst),
4351       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4352       NoItinerary, []>;
4353     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4354       (outs GPR:$dst),
4355       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4356       NoItinerary, []>;
4357     def ATOMIC_SWAP_I8 : PseudoInst<
4358       (outs GPR:$dst),
4359       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4360       NoItinerary, []>;
4361     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4362       (outs GPR:$dst),
4363       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4364       NoItinerary, []>;
4365     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4366       (outs GPR:$dst),
4367       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4368       NoItinerary, []>;
4369     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4370       (outs GPR:$dst),
4371       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4372       NoItinerary, []>;
4373     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4374       (outs GPR:$dst),
4375       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4376       NoItinerary, []>;
4377     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4378       (outs GPR:$dst),
4379       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4380       NoItinerary, []>;
4381     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4382       (outs GPR:$dst),
4383       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4384       NoItinerary, []>;
4385     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4386       (outs GPR:$dst),
4387       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4388       NoItinerary, []>;
4389     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4390       (outs GPR:$dst),
4391       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4392       NoItinerary, []>;
4393     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4394       (outs GPR:$dst),
4395       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4396       NoItinerary, []>;
4397     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4398       (outs GPR:$dst),
4399       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4400       NoItinerary, []>;
4401     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4402       (outs GPR:$dst),
4403       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4404       NoItinerary, []>;
4405     def ATOMIC_SWAP_I16 : PseudoInst<
4406       (outs GPR:$dst),
4407       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4408       NoItinerary, []>;
4409     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4410       (outs GPR:$dst),
4411       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4412       NoItinerary, []>;
4413     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4414       (outs GPR:$dst),
4415       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4416       NoItinerary, []>;
4417     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4418       (outs GPR:$dst),
4419       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4420       NoItinerary, []>;
4421     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4422       (outs GPR:$dst),
4423       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4424       NoItinerary, []>;
4425     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4426       (outs GPR:$dst),
4427       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4428       NoItinerary, []>;
4429     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4430       (outs GPR:$dst),
4431       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4432       NoItinerary, []>;
4433     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4434       (outs GPR:$dst),
4435       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4436       NoItinerary, []>;
4437     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4438       (outs GPR:$dst),
4439       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4440       NoItinerary, []>;
4441     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4442       (outs GPR:$dst),
4443       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4444       NoItinerary, []>;
4445     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4446       (outs GPR:$dst),
4447       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4448       NoItinerary, []>;
4449     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4450       (outs GPR:$dst),
4451       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4452       NoItinerary, []>;
4453     def ATOMIC_SWAP_I32 : PseudoInst<
4454       (outs GPR:$dst),
4455       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4456       NoItinerary, []>;
4457     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4458       (outs GPR:$dst),
4459       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4460       NoItinerary, []>;
4461     def ATOMIC_LOAD_ADD_I64 : PseudoInst<
4462       (outs GPR:$dst1, GPR:$dst2),
4463       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4464       NoItinerary, []>;
4465     def ATOMIC_LOAD_SUB_I64 : PseudoInst<
4466       (outs GPR:$dst1, GPR:$dst2),
4467       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4468       NoItinerary, []>;
4469     def ATOMIC_LOAD_AND_I64 : PseudoInst<
4470       (outs GPR:$dst1, GPR:$dst2),
4471       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4472       NoItinerary, []>;
4473     def ATOMIC_LOAD_OR_I64 :  PseudoInst<
4474       (outs GPR:$dst1, GPR:$dst2),
4475       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4476       NoItinerary, []>;
4477     def ATOMIC_LOAD_XOR_I64 : PseudoInst<
4478       (outs GPR:$dst1, GPR:$dst2),
4479       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4480       NoItinerary, []>;
4481     def ATOMIC_LOAD_NAND_I64 : PseudoInst<
4482       (outs GPR:$dst1, GPR:$dst2),
4483       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4484       NoItinerary, []>;
4485     def ATOMIC_LOAD_MIN_I64 : PseudoInst<
4486       (outs GPR:$dst1, GPR:$dst2),
4487       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4488       NoItinerary, []>;
4489     def ATOMIC_LOAD_MAX_I64 : PseudoInst<
4490       (outs GPR:$dst1, GPR:$dst2),
4491       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4492       NoItinerary, []>;
4493     def ATOMIC_LOAD_UMIN_I64 : PseudoInst<
4494       (outs GPR:$dst1, GPR:$dst2),
4495       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4496       NoItinerary, []>;
4497     def ATOMIC_LOAD_UMAX_I64 : PseudoInst<
4498       (outs GPR:$dst1, GPR:$dst2),
4499       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4500       NoItinerary, []>;
4501     def ATOMIC_SWAP_I64 : PseudoInst<
4502       (outs GPR:$dst1, GPR:$dst2),
4503       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4504       NoItinerary, []>;
4505     def ATOMIC_CMP_SWAP_I64 : PseudoInst<
4506       (outs GPR:$dst1, GPR:$dst2),
4507       (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
4508            GPR:$set1, GPR:$set2, i32imm:$ordering),
4509       NoItinerary, []>;
4510   }
4511   let mayLoad = 1 in
4512     def ATOMIC_LOAD_I64 : PseudoInst<
4513       (outs GPR:$dst1, GPR:$dst2),
4514       (ins GPR:$addr, i32imm:$ordering),
4515       NoItinerary, []>;
4516   let mayStore = 1 in
4517     def ATOMIC_STORE_I64 : PseudoInst<
4518       (outs GPR:$dst1, GPR:$dst2),
4519       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4520       NoItinerary, []>;
4521 }
4522
4523 let usesCustomInserter = 1 in {
4524     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4525       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4526       NoItinerary,
4527       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4528 }
4529
4530 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4531   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4532 }]>;
4533
4534 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4535   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4536 }]>;
4537
4538 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4539   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4540 }]>;
4541
4542 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4543                       (int_arm_strex node:$val, node:$ptr), [{
4544   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4545 }]>;
4546
4547 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4548                       (int_arm_strex node:$val, node:$ptr), [{
4549   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4550 }]>;
4551
4552 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4553                       (int_arm_strex node:$val, node:$ptr), [{
4554   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4555 }]>;
4556
4557 let mayLoad = 1 in {
4558 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4559                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4560                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4561 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4562                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4563                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4564 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4565                      NoItinerary, "ldrex", "\t$Rt, $addr",
4566                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4567 let hasExtraDefRegAllocReq = 1 in
4568 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4569                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4570   let DecoderMethod = "DecodeDoubleRegLoad";
4571 }
4572
4573 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4574                      NoItinerary, "ldaexb", "\t$Rt, $addr", []>;
4575 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4576                      NoItinerary, "ldaexh", "\t$Rt, $addr", []>;
4577 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4578                      NoItinerary, "ldaex", "\t$Rt, $addr", []>;
4579 let hasExtraDefRegAllocReq = 1 in
4580 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4581                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4582   let DecoderMethod = "DecodeDoubleRegLoad";
4583 }
4584 }
4585
4586 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4587 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4588                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4589                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4590 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4591                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4592                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4593 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4594                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4595                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4596 let hasExtraSrcRegAllocReq = 1 in
4597 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4598                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4599                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4600   let DecoderMethod = "DecodeDoubleRegStore";
4601 }
4602 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4603                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4604                     []>;
4605 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4606                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4607                     []>;
4608 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4609                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4610                     []>;
4611 let hasExtraSrcRegAllocReq = 1 in
4612 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4613                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4614                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4615   let DecoderMethod = "DecodeDoubleRegStore";
4616 }
4617 }
4618
4619 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4620                 [(int_arm_clrex)]>,
4621             Requires<[IsARM, HasV7]>  {
4622   let Inst{31-0} = 0b11110101011111111111000000011111;
4623 }
4624
4625 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4626              (LDREXB addr_offset_none:$addr)>;
4627 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4628              (LDREXH addr_offset_none:$addr)>;
4629 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4630              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4631 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4632              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4633
4634 class acquiring_load<PatFrag base>
4635   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4636   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4637   return Ordering == Acquire || Ordering == SequentiallyConsistent;
4638 }]>;
4639
4640 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4641 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4642 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4643
4644 class releasing_store<PatFrag base>
4645   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4646   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4647   return Ordering == Release || Ordering == SequentiallyConsistent;
4648 }]>;
4649
4650 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4651 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4652 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4653
4654 let AddedComplexity = 8 in {
4655   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4656   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4657   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4658   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4659   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4660   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4661 }
4662
4663 // SWP/SWPB are deprecated in V6/V7.
4664 let mayLoad = 1, mayStore = 1 in {
4665 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4666                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4667                 Requires<[PreV8]>;
4668 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4669                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4670                 Requires<[PreV8]>;
4671 }
4672
4673 //===----------------------------------------------------------------------===//
4674 // Coprocessor Instructions.
4675 //
4676
4677 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4678             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4679             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4680             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4681                           imm:$CRm, imm:$opc2)]>,
4682             Requires<[PreV8]> {
4683   bits<4> opc1;
4684   bits<4> CRn;
4685   bits<4> CRd;
4686   bits<4> cop;
4687   bits<3> opc2;
4688   bits<4> CRm;
4689
4690   let Inst{3-0}   = CRm;
4691   let Inst{4}     = 0;
4692   let Inst{7-5}   = opc2;
4693   let Inst{11-8}  = cop;
4694   let Inst{15-12} = CRd;
4695   let Inst{19-16} = CRn;
4696   let Inst{23-20} = opc1;
4697 }
4698
4699 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4700                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4701                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4702                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4703                               imm:$CRm, imm:$opc2)]>,
4704                Requires<[PreV8]> {
4705   let Inst{31-28} = 0b1111;
4706   bits<4> opc1;
4707   bits<4> CRn;
4708   bits<4> CRd;
4709   bits<4> cop;
4710   bits<3> opc2;
4711   bits<4> CRm;
4712
4713   let Inst{3-0}   = CRm;
4714   let Inst{4}     = 0;
4715   let Inst{7-5}   = opc2;
4716   let Inst{11-8}  = cop;
4717   let Inst{15-12} = CRd;
4718   let Inst{19-16} = CRn;
4719   let Inst{23-20} = opc1;
4720 }
4721
4722 class ACI<dag oops, dag iops, string opc, string asm,
4723           IndexMode im = IndexModeNone>
4724   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4725       opc, asm, "", []> {
4726   let Inst{27-25} = 0b110;
4727 }
4728 class ACInoP<dag oops, dag iops, string opc, string asm,
4729           IndexMode im = IndexModeNone>
4730   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4731          opc, asm, "", []> {
4732   let Inst{31-28} = 0b1111;
4733   let Inst{27-25} = 0b110;
4734 }
4735 multiclass LdStCop<bit load, bit Dbit, string asm> {
4736   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4737                     asm, "\t$cop, $CRd, $addr"> {
4738     bits<13> addr;
4739     bits<4> cop;
4740     bits<4> CRd;
4741     let Inst{24} = 1; // P = 1
4742     let Inst{23} = addr{8};
4743     let Inst{22} = Dbit;
4744     let Inst{21} = 0; // W = 0
4745     let Inst{20} = load;
4746     let Inst{19-16} = addr{12-9};
4747     let Inst{15-12} = CRd;
4748     let Inst{11-8} = cop;
4749     let Inst{7-0} = addr{7-0};
4750     let DecoderMethod = "DecodeCopMemInstruction";
4751   }
4752   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4753                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4754     bits<13> addr;
4755     bits<4> cop;
4756     bits<4> CRd;
4757     let Inst{24} = 1; // P = 1
4758     let Inst{23} = addr{8};
4759     let Inst{22} = Dbit;
4760     let Inst{21} = 1; // W = 1
4761     let Inst{20} = load;
4762     let Inst{19-16} = addr{12-9};
4763     let Inst{15-12} = CRd;
4764     let Inst{11-8} = cop;
4765     let Inst{7-0} = addr{7-0};
4766     let DecoderMethod = "DecodeCopMemInstruction";
4767   }
4768   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4769                               postidx_imm8s4:$offset),
4770                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4771     bits<9> offset;
4772     bits<4> addr;
4773     bits<4> cop;
4774     bits<4> CRd;
4775     let Inst{24} = 0; // P = 0
4776     let Inst{23} = offset{8};
4777     let Inst{22} = Dbit;
4778     let Inst{21} = 1; // W = 1
4779     let Inst{20} = load;
4780     let Inst{19-16} = addr;
4781     let Inst{15-12} = CRd;
4782     let Inst{11-8} = cop;
4783     let Inst{7-0} = offset{7-0};
4784     let DecoderMethod = "DecodeCopMemInstruction";
4785   }
4786   def _OPTION : ACI<(outs),
4787                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4788                          coproc_option_imm:$option),
4789       asm, "\t$cop, $CRd, $addr, $option"> {
4790     bits<8> option;
4791     bits<4> addr;
4792     bits<4> cop;
4793     bits<4> CRd;
4794     let Inst{24} = 0; // P = 0
4795     let Inst{23} = 1; // U = 1
4796     let Inst{22} = Dbit;
4797     let Inst{21} = 0; // W = 0
4798     let Inst{20} = load;
4799     let Inst{19-16} = addr;
4800     let Inst{15-12} = CRd;
4801     let Inst{11-8} = cop;
4802     let Inst{7-0} = option;
4803     let DecoderMethod = "DecodeCopMemInstruction";
4804   }
4805 }
4806 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4807   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4808                        asm, "\t$cop, $CRd, $addr"> {
4809     bits<13> addr;
4810     bits<4> cop;
4811     bits<4> CRd;
4812     let Inst{24} = 1; // P = 1
4813     let Inst{23} = addr{8};
4814     let Inst{22} = Dbit;
4815     let Inst{21} = 0; // W = 0
4816     let Inst{20} = load;
4817     let Inst{19-16} = addr{12-9};
4818     let Inst{15-12} = CRd;
4819     let Inst{11-8} = cop;
4820     let Inst{7-0} = addr{7-0};
4821     let DecoderMethod = "DecodeCopMemInstruction";
4822   }
4823   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4824                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4825     bits<13> addr;
4826     bits<4> cop;
4827     bits<4> CRd;
4828     let Inst{24} = 1; // P = 1
4829     let Inst{23} = addr{8};
4830     let Inst{22} = Dbit;
4831     let Inst{21} = 1; // W = 1
4832     let Inst{20} = load;
4833     let Inst{19-16} = addr{12-9};
4834     let Inst{15-12} = CRd;
4835     let Inst{11-8} = cop;
4836     let Inst{7-0} = addr{7-0};
4837     let DecoderMethod = "DecodeCopMemInstruction";
4838   }
4839   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4840                                  postidx_imm8s4:$offset),
4841                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4842     bits<9> offset;
4843     bits<4> addr;
4844     bits<4> cop;
4845     bits<4> CRd;
4846     let Inst{24} = 0; // P = 0
4847     let Inst{23} = offset{8};
4848     let Inst{22} = Dbit;
4849     let Inst{21} = 1; // W = 1
4850     let Inst{20} = load;
4851     let Inst{19-16} = addr;
4852     let Inst{15-12} = CRd;
4853     let Inst{11-8} = cop;
4854     let Inst{7-0} = offset{7-0};
4855     let DecoderMethod = "DecodeCopMemInstruction";
4856   }
4857   def _OPTION : ACInoP<(outs),
4858                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4859                             coproc_option_imm:$option),
4860       asm, "\t$cop, $CRd, $addr, $option"> {
4861     bits<8> option;
4862     bits<4> addr;
4863     bits<4> cop;
4864     bits<4> CRd;
4865     let Inst{24} = 0; // P = 0
4866     let Inst{23} = 1; // U = 1
4867     let Inst{22} = Dbit;
4868     let Inst{21} = 0; // W = 0
4869     let Inst{20} = load;
4870     let Inst{19-16} = addr;
4871     let Inst{15-12} = CRd;
4872     let Inst{11-8} = cop;
4873     let Inst{7-0} = option;
4874     let DecoderMethod = "DecodeCopMemInstruction";
4875   }
4876 }
4877
4878 defm LDC   : LdStCop <1, 0, "ldc">;
4879 defm LDCL  : LdStCop <1, 1, "ldcl">;
4880 defm STC   : LdStCop <0, 0, "stc">;
4881 defm STCL  : LdStCop <0, 1, "stcl">;
4882 defm LDC2  : LdSt2Cop<1, 0, "ldc2">, Requires<[PreV8]>;
4883 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">, Requires<[PreV8]>;
4884 defm STC2  : LdSt2Cop<0, 0, "stc2">, Requires<[PreV8]>;
4885 defm STC2L : LdSt2Cop<0, 1, "stc2l">, Requires<[PreV8]>;
4886
4887 //===----------------------------------------------------------------------===//
4888 // Move between coprocessor and ARM core register.
4889 //
4890
4891 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4892                 list<dag> pattern>
4893   : ABI<0b1110, oops, iops, NoItinerary, opc,
4894         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4895   let Inst{20} = direction;
4896   let Inst{4} = 1;
4897
4898   bits<4> Rt;
4899   bits<4> cop;
4900   bits<3> opc1;
4901   bits<3> opc2;
4902   bits<4> CRm;
4903   bits<4> CRn;
4904
4905   let Inst{15-12} = Rt;
4906   let Inst{11-8}  = cop;
4907   let Inst{23-21} = opc1;
4908   let Inst{7-5}   = opc2;
4909   let Inst{3-0}   = CRm;
4910   let Inst{19-16} = CRn;
4911 }
4912
4913 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4914                     (outs),
4915                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4916                          c_imm:$CRm, imm0_7:$opc2),
4917                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4918                                   imm:$CRm, imm:$opc2)]>,
4919                     ComplexDeprecationPredicate<"MCR">;
4920 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4921                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4922                         c_imm:$CRm, 0, pred:$p)>;
4923 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4924                     (outs GPRwithAPSR:$Rt),
4925                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4926                          imm0_7:$opc2), []>;
4927 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4928                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4929                         c_imm:$CRm, 0, pred:$p)>;
4930
4931 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4932              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4933
4934 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4935                  list<dag> pattern>
4936   : ABXI<0b1110, oops, iops, NoItinerary,
4937          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4938   let Inst{31-24} = 0b11111110;
4939   let Inst{20} = direction;
4940   let Inst{4} = 1;
4941
4942   bits<4> Rt;
4943   bits<4> cop;
4944   bits<3> opc1;
4945   bits<3> opc2;
4946   bits<4> CRm;
4947   bits<4> CRn;
4948
4949   let Inst{15-12} = Rt;
4950   let Inst{11-8}  = cop;
4951   let Inst{23-21} = opc1;
4952   let Inst{7-5}   = opc2;
4953   let Inst{3-0}   = CRm;
4954   let Inst{19-16} = CRn;
4955 }
4956
4957 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4958                       (outs),
4959                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4960                            c_imm:$CRm, imm0_7:$opc2),
4961                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4962                                      imm:$CRm, imm:$opc2)]>,
4963                       Requires<[PreV8]>;
4964 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4965                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4966                          c_imm:$CRm, 0)>;
4967 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4968                       (outs GPRwithAPSR:$Rt),
4969                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4970                            imm0_7:$opc2), []>,
4971                       Requires<[PreV8]>;
4972 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4973                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4974                          c_imm:$CRm, 0)>;
4975
4976 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4977                               imm:$CRm, imm:$opc2),
4978                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4979
4980 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4981   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4982         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4983         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4984   let Inst{23-21} = 0b010;
4985   let Inst{20} = direction;
4986
4987   bits<4> Rt;
4988   bits<4> Rt2;
4989   bits<4> cop;
4990   bits<4> opc1;
4991   bits<4> CRm;
4992
4993   let Inst{15-12} = Rt;
4994   let Inst{19-16} = Rt2;
4995   let Inst{11-8}  = cop;
4996   let Inst{7-4}   = opc1;
4997   let Inst{3-0}   = CRm;
4998 }
4999
5000 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5001                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5002                                      GPRnopc:$Rt2, imm:$CRm)]>;
5003 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
5004
5005 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
5006   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5007          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
5008          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5009     Requires<[PreV8]> {
5010   let Inst{31-28} = 0b1111;
5011   let Inst{23-21} = 0b010;
5012   let Inst{20} = direction;
5013
5014   bits<4> Rt;
5015   bits<4> Rt2;
5016   bits<4> cop;
5017   bits<4> opc1;
5018   bits<4> CRm;
5019
5020   let Inst{15-12} = Rt;
5021   let Inst{19-16} = Rt2;
5022   let Inst{11-8}  = cop;
5023   let Inst{7-4}   = opc1;
5024   let Inst{3-0}   = CRm;
5025
5026   let DecoderMethod = "DecodeMRRC2";
5027 }
5028
5029 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5030                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5031                                         GPRnopc:$Rt2, imm:$CRm)]>;
5032 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5033
5034 //===----------------------------------------------------------------------===//
5035 // Move between special register and ARM core register
5036 //
5037
5038 // Move to ARM core register from Special Register
5039 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5040               "mrs", "\t$Rd, apsr", []> {
5041   bits<4> Rd;
5042   let Inst{23-16} = 0b00001111;
5043   let Unpredictable{19-17} = 0b111;
5044
5045   let Inst{15-12} = Rd;
5046
5047   let Inst{11-0} = 0b000000000000;
5048   let Unpredictable{11-0} = 0b110100001111;
5049 }
5050
5051 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5052          Requires<[IsARM]>;
5053
5054 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5055 // section B9.3.9, with the R bit set to 1.
5056 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5057                  "mrs", "\t$Rd, spsr", []> {
5058   bits<4> Rd;
5059   let Inst{23-16} = 0b01001111;
5060   let Unpredictable{19-16} = 0b1111;
5061
5062   let Inst{15-12} = Rd;
5063
5064   let Inst{11-0} = 0b000000000000;
5065   let Unpredictable{11-0} = 0b110100001111;
5066 }
5067
5068 // Move from ARM core register to Special Register
5069 //
5070 // No need to have both system and application versions, the encodings are the
5071 // same and the assembly parser has no way to distinguish between them. The mask
5072 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
5073 // the mask with the fields to be accessed in the special register.
5074 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5075               "msr", "\t$mask, $Rn", []> {
5076   bits<5> mask;
5077   bits<4> Rn;
5078
5079   let Inst{23} = 0;
5080   let Inst{22} = mask{4}; // R bit
5081   let Inst{21-20} = 0b10;
5082   let Inst{19-16} = mask{3-0};
5083   let Inst{15-12} = 0b1111;
5084   let Inst{11-4} = 0b00000000;
5085   let Inst{3-0} = Rn;
5086 }
5087
5088 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
5089                "msr", "\t$mask, $a", []> {
5090   bits<5> mask;
5091   bits<12> a;
5092
5093   let Inst{23} = 0;
5094   let Inst{22} = mask{4}; // R bit
5095   let Inst{21-20} = 0b10;
5096   let Inst{19-16} = mask{3-0};
5097   let Inst{15-12} = 0b1111;
5098   let Inst{11-0} = a;
5099 }
5100
5101 //===----------------------------------------------------------------------===//
5102 // TLS Instructions
5103 //
5104
5105 // __aeabi_read_tp preserves the registers r1-r3.
5106 // This is a pseudo inst so that we can get the encoding right,
5107 // complete with fixup for the aeabi_read_tp function.
5108 let isCall = 1,
5109   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5110   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
5111                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5112 }
5113
5114 //===----------------------------------------------------------------------===//
5115 // SJLJ Exception handling intrinsics
5116 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5117 //   address and save #0 in R0 for the non-longjmp case.
5118 //   Since by its nature we may be coming from some other function to get
5119 //   here, and we're using the stack frame for the containing function to
5120 //   save/restore registers, we can't keep anything live in regs across
5121 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5122 //   when we get here from a longjmp(). We force everything out of registers
5123 //   except for our own input by listing the relevant registers in Defs. By
5124 //   doing so, we also cause the prologue/epilogue code to actively preserve
5125 //   all of the callee-saved resgisters, which is exactly what we want.
5126 //   A constant value is passed in $val, and we use the location as a scratch.
5127 //
5128 // These are pseudo-instructions and are lowered to individual MC-insts, so
5129 // no encoding information is necessary.
5130 let Defs =
5131   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5132     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5133   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5134   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5135                                NoItinerary,
5136                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5137                            Requires<[IsARM, HasVFP2]>;
5138 }
5139
5140 let Defs =
5141   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5142   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5143   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5144                                    NoItinerary,
5145                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5146                                 Requires<[IsARM, NoVFP]>;
5147 }
5148
5149 // FIXME: Non-IOS version(s)
5150 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5151     Defs = [ R7, LR, SP ] in {
5152 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5153                              NoItinerary,
5154                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5155                                 Requires<[IsARM, IsIOS]>;
5156 }
5157
5158 // eh.sjlj.dispatchsetup pseudo-instruction.
5159 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5160 // the pseudo is expanded (which happens before any passes that need the
5161 // instruction size).
5162 let isBarrier = 1 in
5163 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5164
5165
5166 //===----------------------------------------------------------------------===//
5167 // Non-Instruction Patterns
5168 //
5169
5170 // ARMv4 indirect branch using (MOVr PC, dst)
5171 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5172   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5173                     4, IIC_Br, [(brind GPR:$dst)],
5174                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5175                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5176
5177 // Large immediate handling.
5178
5179 // 32-bit immediate using two piece so_imms or movw + movt.
5180 // This is a single pseudo instruction, the benefit is that it can be remat'd
5181 // as a single unit instead of having to handle reg inputs.
5182 // FIXME: Remove this when we can do generalized remat.
5183 let isReMaterializable = 1, isMoveImm = 1 in
5184 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5185                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5186                            Requires<[IsARM]>;
5187
5188 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5189                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5190                     Requires<[IsARM, DontUseMovt]>;
5191
5192 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5193 // It also makes it possible to rematerialize the instructions.
5194 // FIXME: Remove this when we can do generalized remat and when machine licm
5195 // can properly the instructions.
5196 let isReMaterializable = 1 in {
5197 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5198                               IIC_iMOVix2addpc,
5199                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5200                         Requires<[IsARM, UseMovt]>;
5201
5202 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5203                                  IIC_iLoadiALU,
5204                                  [(set GPR:$dst,
5205                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5206                       Requires<[IsARM, DontUseMovt]>;
5207
5208 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5209                               NoItinerary,
5210                               [(set GPR:$dst,
5211                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5212                           Requires<[IsARM, DontUseMovt]>;
5213
5214 let AddedComplexity = 10 in
5215 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5216                                 IIC_iMOVix2ld,
5217                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5218                     Requires<[IsARM, UseMovt]>;
5219 } // isReMaterializable
5220
5221 // ConstantPool, GlobalAddress, and JumpTable
5222 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5223 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5224             Requires<[IsARM, UseMovt]>;
5225 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5226              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5227
5228 // TODO: add,sub,and, 3-instr forms?
5229
5230 // Tail calls. These patterns also apply to Thumb mode.
5231 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5232 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5233 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5234
5235 // Direct calls
5236 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5237 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5238              (BMOVPCB_CALL texternalsym:$func)>;
5239
5240 // zextload i1 -> zextload i8
5241 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5242 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5243
5244 // extload -> zextload
5245 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5246 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5247 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5248 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5249
5250 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5251
5252 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5253 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5254
5255 // smul* and smla*
5256 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5257                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5258                  (SMULBB GPR:$a, GPR:$b)>;
5259 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5260                  (SMULBB GPR:$a, GPR:$b)>;
5261 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5262                       (sra GPR:$b, (i32 16))),
5263                  (SMULBT GPR:$a, GPR:$b)>;
5264 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5265                  (SMULBT GPR:$a, GPR:$b)>;
5266 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5267                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5268                  (SMULTB GPR:$a, GPR:$b)>;
5269 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5270                 (SMULTB GPR:$a, GPR:$b)>;
5271 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5272                       (i32 16)),
5273                  (SMULWB GPR:$a, GPR:$b)>;
5274 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5275                  (SMULWB GPR:$a, GPR:$b)>;
5276
5277 def : ARMV5MOPat<(add GPR:$acc,
5278                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5279                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5280                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5281 def : ARMV5MOPat<(add GPR:$acc,
5282                       (mul sext_16_node:$a, sext_16_node:$b)),
5283                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5284 def : ARMV5MOPat<(add GPR:$acc,
5285                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5286                            (sra GPR:$b, (i32 16)))),
5287                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5288 def : ARMV5MOPat<(add GPR:$acc,
5289                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5290                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5291 def : ARMV5MOPat<(add GPR:$acc,
5292                       (mul (sra GPR:$a, (i32 16)),
5293                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5294                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5295 def : ARMV5MOPat<(add GPR:$acc,
5296                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5297                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5298 def : ARMV5MOPat<(add GPR:$acc,
5299                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5300                            (i32 16))),
5301                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5302 def : ARMV5MOPat<(add GPR:$acc,
5303                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5304                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5305
5306
5307 // Pre-v7 uses MCR for synchronization barriers.
5308 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5309          Requires<[IsARM, HasV6]>;
5310
5311 // SXT/UXT with no rotate
5312 let AddedComplexity = 16 in {
5313 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5314 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5315 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5316 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5317                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5318 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5319                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5320 }
5321
5322 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5323 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5324
5325 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5326                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5327 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5328                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5329
5330 // Atomic load/store patterns
5331 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5332              (LDRBrs ldst_so_reg:$src)>;
5333 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5334              (LDRBi12 addrmode_imm12:$src)>;
5335 def : ARMPat<(atomic_load_16 addrmode3:$src),
5336              (LDRH addrmode3:$src)>;
5337 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5338              (LDRrs ldst_so_reg:$src)>;
5339 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5340              (LDRi12 addrmode_imm12:$src)>;
5341 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5342              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5343 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5344              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5345 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5346              (STRH GPR:$val, addrmode3:$ptr)>;
5347 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5348              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5349 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5350              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5351
5352
5353 //===----------------------------------------------------------------------===//
5354 // Thumb Support
5355 //
5356
5357 include "ARMInstrThumb.td"
5358
5359 //===----------------------------------------------------------------------===//
5360 // Thumb2 Support
5361 //
5362
5363 include "ARMInstrThumb2.td"
5364
5365 //===----------------------------------------------------------------------===//
5366 // Floating Point Support
5367 //
5368
5369 include "ARMInstrVFP.td"
5370
5371 //===----------------------------------------------------------------------===//
5372 // Advanced SIMD (NEON) Support
5373 //
5374
5375 include "ARMInstrNEON.td"
5376
5377 //===----------------------------------------------------------------------===//
5378 // Assembler aliases
5379 //
5380
5381 // Memory barriers
5382 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5383 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5384 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5385
5386 // System instructions
5387 def : MnemonicAlias<"swi", "svc">;
5388
5389 // Load / Store Multiple
5390 def : MnemonicAlias<"ldmfd", "ldm">;
5391 def : MnemonicAlias<"ldmia", "ldm">;
5392 def : MnemonicAlias<"ldmea", "ldmdb">;
5393 def : MnemonicAlias<"stmfd", "stmdb">;
5394 def : MnemonicAlias<"stmia", "stm">;
5395 def : MnemonicAlias<"stmea", "stm">;
5396
5397 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5398 // shift amount is zero (i.e., unspecified).
5399 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5400                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5401         Requires<[IsARM, HasV6]>;
5402 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5403                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5404         Requires<[IsARM, HasV6]>;
5405
5406 // PUSH/POP aliases for STM/LDM
5407 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5408 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5409
5410 // SSAT/USAT optional shift operand.
5411 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5412                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5413 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5414                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5415
5416
5417 // Extend instruction optional rotate operand.
5418 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5419                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5420 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5421                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5422 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5423                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5424 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5425                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5426 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5427                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5428 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5429                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5430
5431 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5432                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5433 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5434                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5435 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5436                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5437 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5438                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5439 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5440                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5441 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5442                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5443
5444
5445 // RFE aliases
5446 def : MnemonicAlias<"rfefa", "rfeda">;
5447 def : MnemonicAlias<"rfeea", "rfedb">;
5448 def : MnemonicAlias<"rfefd", "rfeia">;
5449 def : MnemonicAlias<"rfeed", "rfeib">;
5450 def : MnemonicAlias<"rfe", "rfeia">;
5451
5452 // SRS aliases
5453 def : MnemonicAlias<"srsfa", "srsib">;
5454 def : MnemonicAlias<"srsea", "srsia">;
5455 def : MnemonicAlias<"srsfd", "srsdb">;
5456 def : MnemonicAlias<"srsed", "srsda">;
5457 def : MnemonicAlias<"srs", "srsia">;
5458
5459 // QSAX == QSUBADDX
5460 def : MnemonicAlias<"qsubaddx", "qsax">;
5461 // SASX == SADDSUBX
5462 def : MnemonicAlias<"saddsubx", "sasx">;
5463 // SHASX == SHADDSUBX
5464 def : MnemonicAlias<"shaddsubx", "shasx">;
5465 // SHSAX == SHSUBADDX
5466 def : MnemonicAlias<"shsubaddx", "shsax">;
5467 // SSAX == SSUBADDX
5468 def : MnemonicAlias<"ssubaddx", "ssax">;
5469 // UASX == UADDSUBX
5470 def : MnemonicAlias<"uaddsubx", "uasx">;
5471 // UHASX == UHADDSUBX
5472 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5473 // UHSAX == UHSUBADDX
5474 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5475 // UQASX == UQADDSUBX
5476 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5477 // UQSAX == UQSUBADDX
5478 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5479 // USAX == USUBADDX
5480 def : MnemonicAlias<"usubaddx", "usax">;
5481
5482 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5483 // for isel.
5484 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5485                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5486 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5487                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5488 // Same for AND <--> BIC
5489 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5490                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5491                           pred:$p, cc_out:$s)>;
5492 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5493                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5494                           pred:$p, cc_out:$s)>;
5495 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5496                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5497                           pred:$p, cc_out:$s)>;
5498 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5499                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5500                           pred:$p, cc_out:$s)>;
5501
5502 // Likewise, "add Rd, so_imm_neg" -> sub
5503 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5504                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5505 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5506                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5507 // Same for CMP <--> CMN via so_imm_neg
5508 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5509                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5510 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5511                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5512
5513 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5514 // LSR, ROR, and RRX instructions.
5515 // FIXME: We need C++ parser hooks to map the alias to the MOV
5516 //        encoding. It seems we should be able to do that sort of thing
5517 //        in tblgen, but it could get ugly.
5518 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5519 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5520                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5521                              cc_out:$s)>;
5522 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5523                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5524                              cc_out:$s)>;
5525 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5526                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5527                              cc_out:$s)>;
5528 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5529                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5530                              cc_out:$s)>;
5531 }
5532 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5533                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5534 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5535 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5536                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5537                              cc_out:$s)>;
5538 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5539                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5540                              cc_out:$s)>;
5541 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5542                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5543                              cc_out:$s)>;
5544 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5545                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5546                              cc_out:$s)>;
5547 }
5548
5549 // "neg" is and alias for "rsb rd, rn, #0"
5550 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5551                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5552
5553 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5554 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5555          Requires<[IsARM, NoV6]>;
5556
5557 // UMULL/SMULL are available on all arches, but the instruction definitions
5558 // need difference constraints pre-v6. Use these aliases for the assembly
5559 // parsing on pre-v6.
5560 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5561             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5562          Requires<[IsARM, NoV6]>;
5563 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5564             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5565          Requires<[IsARM, NoV6]>;
5566
5567 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5568 // is discarded.
5569 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5570          ComplexDeprecationPredicate<"IT">;