lib/Target/ARM/ARMInstrFormats.td

   1 //===- ARMInstrFormats.td - ARM Instruction Formats --*- tablegen -*---------=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //
  12 // ARM Instruction Format Definitions.
  13 //
  14
  15 // Format specifies the encoding used by the instruction.  This is part of the
  16 // ad-hoc solution used to emit machine instruction encodings by our machine
  17 // code emitter.
  18 class Format<bits<6> val> {
  19   bits<6> Value = val;
  20 }
  21
  22 def Pseudo        : Format<0>;
  23 def MulFrm        : Format<1>;
  24 def BrFrm         : Format<2>;
  25 def BrMiscFrm     : Format<3>;
  26
  27 def DPFrm         : Format<4>;
  28 def DPSoRegFrm    : Format<5>;
  29
  30 def LdFrm         : Format<6>;
  31 def StFrm         : Format<7>;
  32 def LdMiscFrm     : Format<8>;
  33 def StMiscFrm     : Format<9>;
  34 def LdStMulFrm    : Format<10>;
  35
  36 def LdStExFrm     : Format<11>;
  37
  38 def ArithMiscFrm  : Format<12>;
  39 def SatFrm        : Format<13>;
  40 def ExtFrm        : Format<14>;
  41
  42 def VFPUnaryFrm   : Format<15>;
  43 def VFPBinaryFrm  : Format<16>;
  44 def VFPConv1Frm   : Format<17>;
  45 def VFPConv2Frm   : Format<18>;
  46 def VFPConv3Frm   : Format<19>;
  47 def VFPConv4Frm   : Format<20>;
  48 def VFPConv5Frm   : Format<21>;
  49 def VFPLdStFrm    : Format<22>;
  50 def VFPLdStMulFrm : Format<23>;
  51 def VFPMiscFrm    : Format<24>;
  52
  53 def ThumbFrm      : Format<25>;
  54 def MiscFrm       : Format<26>;
  55
  56 def NGetLnFrm     : Format<27>;
  57 def NSetLnFrm     : Format<28>;
  58 def NDupFrm       : Format<29>;
  59 def NLdStFrm      : Format<30>;
  60 def N1RegModImmFrm: Format<31>;
  61 def N2RegFrm      : Format<32>;
  62 def NVCVTFrm      : Format<33>;
  63 def NVDupLnFrm    : Format<34>;
  64 def N2RegVShLFrm  : Format<35>;
  65 def N2RegVShRFrm  : Format<36>;
  66 def N3RegFrm      : Format<37>;
  67 def N3RegVShFrm   : Format<38>;
  68 def NVExtFrm      : Format<39>;
  69 def NVMulSLFrm    : Format<40>;
  70 def NVTBLFrm      : Format<41>;
  71
  72 // Misc flags.
  73
  74 // the instruction has a Rn register operand.
  75 // UnaryDP - Indicates this is a unary data processing instruction, i.e.
  76 // it doesn't have a Rn operand.
  77 class UnaryDP    { bit isUnaryDataProc = 1; }
  78
  79 // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
  80 // a 16-bit Thumb instruction if certain conditions are met.
  81 class Xform16Bit { bit canXformTo16Bit = 1; }
  82
  83 //===----------------------------------------------------------------------===//
  84 // ARM Instruction flags.  These need to match ARMBaseInstrInfo.h.
  85 //
  86
  87 // Addressing mode.
  88 class AddrMode<bits<5> val> {
  89   bits<5> Value = val;
  90 }
  91 def AddrModeNone    : AddrMode<0>;
  92 def AddrMode1       : AddrMode<1>;
  93 def AddrMode2       : AddrMode<2>;
  94 def AddrMode3       : AddrMode<3>;
  95 def AddrMode4       : AddrMode<4>;
  96 def AddrMode5       : AddrMode<5>;
  97 def AddrMode6       : AddrMode<6>;
  98 def AddrModeT1_1    : AddrMode<7>;
  99 def AddrModeT1_2    : AddrMode<8>;
 100 def AddrModeT1_4    : AddrMode<9>;
 101 def AddrModeT1_s    : AddrMode<10>;
 102 def AddrModeT2_i12  : AddrMode<11>;
 103 def AddrModeT2_i8   : AddrMode<12>;
 104 def AddrModeT2_so   : AddrMode<13>;
 105 def AddrModeT2_pc   : AddrMode<14>;
 106 def AddrModeT2_i8s4 : AddrMode<15>;
 107 def AddrMode_i12    : AddrMode<16>;
 108
 109 // Instruction size.
 110 class SizeFlagVal<bits<3> val> {
 111   bits<3> Value = val;
 112 }
 113 def SizeInvalid  : SizeFlagVal<0>;  // Unset.
 114 def SizeSpecial  : SizeFlagVal<1>;  // Pseudo or special.
 115 def Size8Bytes   : SizeFlagVal<2>;
 116 def Size4Bytes   : SizeFlagVal<3>;
 117 def Size2Bytes   : SizeFlagVal<4>;
 118
 119 // Load / store index mode.
 120 class IndexMode<bits<2> val> {
 121   bits<2> Value = val;
 122 }
 123 def IndexModeNone : IndexMode<0>;
 124 def IndexModePre  : IndexMode<1>;
 125 def IndexModePost : IndexMode<2>;
 126 def IndexModeUpd  : IndexMode<3>;
 127
 128 // Instruction execution domain.
 129 class Domain<bits<2> val> {
 130   bits<2> Value = val;
 131 }
 132 def GenericDomain : Domain<0>;
 133 def VFPDomain     : Domain<1>; // Instructions in VFP domain only
 134 def NeonDomain    : Domain<2>; // Instructions in Neon domain only
 135 def VFPNeonDomain : Domain<3>; // Instructions in both VFP & Neon domains
 136
 137 //===----------------------------------------------------------------------===//
 138
 139 // ARM special operands.
 140 //
 141
 142 def CondCodeOperand : AsmOperandClass {
 143   let Name = "CondCode";
 144   let SuperClasses = [];
 145 }
 146
 147 // ARM Predicate operand. Default to 14 = always (AL). Second part is CC
 148 // register whose default is 0 (no register).
 149 def pred : PredicateOperand<OtherVT, (ops i32imm, CCR),
 150                                      (ops (i32 14), (i32 zero_reg))> {
 151   let PrintMethod = "printPredicateOperand";
 152   let ParserMatchClass = CondCodeOperand;
 153 }
 154
 155 // Conditional code result for instructions whose 's' bit is set, e.g. subs.
 156 def cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 zero_reg))> {
 157   string EncoderMethod = "getCCOutOpValue";
 158   let PrintMethod = "printSBitModifierOperand";
 159 }
 160
 161 // Same as cc_out except it defaults to setting CPSR.
 162 def s_cc_out : OptionalDefOperand<OtherVT, (ops CCR), (ops (i32 CPSR))> {
 163   string EncoderMethod = "getCCOutOpValue";
 164   let PrintMethod = "printSBitModifierOperand";
 165 }
 166
 167 // ARM special operands for disassembly only.
 168 //
 169 def setend_op : Operand<i32> {
 170   let PrintMethod = "printSetendOperand";
 171 }
 172
 173 def cps_opt : Operand<i32> {
 174   let PrintMethod = "printCPSOptionOperand";
 175 }
 176
 177 def msr_mask : Operand<i32> {
 178   let PrintMethod = "printMSRMaskOperand";
 179 }
 180
 181 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 182 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 183 def neg_zero : Operand<i32> {
 184   let PrintMethod = "printNegZeroOperand";
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188
 189 // ARM Instruction templates.
 190 //
 191
 192 class InstTemplate<AddrMode am, SizeFlagVal sz, IndexMode im,
 193                    Format f, Domain d, string cstr, InstrItinClass itin>
 194   : Instruction {
 195   let Namespace = "ARM";
 196
 197   AddrMode AM = am;
 198   SizeFlagVal SZ = sz;
 199   IndexMode IM = im;
 200   bits<2> IndexModeBits = IM.Value;
 201   Format F = f;
 202   bits<6> Form = F.Value;
 203   Domain D = d;
 204   bit isUnaryDataProc = 0;
 205   bit canXformTo16Bit = 0;
 206
 207   // If this is a pseudo instruction, mark it isCodeGenOnly.
 208   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 209
 210   // The layout of TSFlags should be kept in sync with ARMBaseInstrInfo.h.
 211   let TSFlags{4-0}   = AM.Value;
 212   let TSFlags{7-5}   = SZ.Value;
 213   let TSFlags{9-8}   = IndexModeBits;
 214   let TSFlags{15-10} = Form;
 215   let TSFlags{16}    = isUnaryDataProc;
 216   let TSFlags{17}    = canXformTo16Bit;
 217   let TSFlags{19-18} = D.Value;
 218
 219   let Constraints = cstr;
 220   let Itinerary = itin;
 221 }
 222
 223 class Encoding {
 224   field bits<32> Inst;
 225 }
 226
 227 class InstARM<AddrMode am, SizeFlagVal sz, IndexMode im,
 228               Format f, Domain d, string cstr, InstrItinClass itin>
 229   : InstTemplate<am, sz, im, f, d, cstr, itin>, Encoding;
 230
 231 // This Encoding-less class is used by Thumb1 to specify the encoding bits later
 232 // on by adding flavors to specific instructions.
 233 class InstThumb<AddrMode am, SizeFlagVal sz, IndexMode im,
 234                 Format f, Domain d, string cstr, InstrItinClass itin>
 235   : InstTemplate<am, sz, im, f, d, cstr, itin>;
 236
 237 class PseudoInst<dag oops, dag iops, InstrItinClass itin,
 238                  string asm, list<dag> pattern>
 239   : InstARM<AddrModeNone, SizeSpecial, IndexModeNone, Pseudo, GenericDomain,
 240             "", itin> {
 241   let OutOperandList = oops;
 242   let InOperandList = iops;
 243   let AsmString = asm;
 244   let Pattern = pattern;
 245 }
 246
 247 // Almost all ARM instructions are predicable.
 248 class I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 249         IndexMode im, Format f, InstrItinClass itin,
 250         string opc, string asm, string cstr,
 251         list<dag> pattern>
 252   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 253   bits<4> p;
 254   let Inst{31-28} = p;
 255   let OutOperandList = oops;
 256   let InOperandList = !con(iops, (ins pred:$p));
 257   let AsmString = !strconcat(opc, "${p}", asm);
 258   let Pattern = pattern;
 259   list<Predicate> Predicates = [IsARM];
 260 }
 261
 262 // A few are not predicable
 263 class InoP<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 264            IndexMode im, Format f, InstrItinClass itin,
 265            string opc, string asm, string cstr,
 266            list<dag> pattern>
 267   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 268   let OutOperandList = oops;
 269   let InOperandList = iops;
 270   let AsmString = !strconcat(opc, asm);
 271   let Pattern = pattern;
 272   let isPredicable = 0;
 273   list<Predicate> Predicates = [IsARM];
 274 }
 275
 276 // Same as I except it can optionally modify CPSR. Note it's modeled as an input
 277 // operand since by default it's a zero register. It will become an implicit def
 278 // once it's "flipped".
 279 class sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 280          IndexMode im, Format f, InstrItinClass itin,
 281          string opc, string asm, string cstr,
 282          list<dag> pattern>
 283   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 284   bits<4> p; // Predicate operand
 285   bits<1> s; // condition-code set flag ('1' if the insn should set the flags)
 286   let Inst{31-28} = p;
 287   let Inst{20} = s;
 288
 289   let OutOperandList = oops;
 290   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
 291   let AsmString = !strconcat(opc, "${s}${p}", asm);
 292   let Pattern = pattern;
 293   list<Predicate> Predicates = [IsARM];
 294 }
 295
 296 // Special cases
 297 class XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
 298          IndexMode im, Format f, InstrItinClass itin,
 299          string asm, string cstr, list<dag> pattern>
 300   : InstARM<am, sz, im, f, GenericDomain, cstr, itin> {
 301   let OutOperandList = oops;
 302   let InOperandList = iops;
 303   let AsmString = asm;
 304   let Pattern = pattern;
 305   list<Predicate> Predicates = [IsARM];
 306 }
 307
 308 class AI<dag oops, dag iops, Format f, InstrItinClass itin,
 309          string opc, string asm, list<dag> pattern>
 310   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 311       opc, asm, "", pattern>;
 312 class AsI<dag oops, dag iops, Format f, InstrItinClass itin,
 313           string opc, string asm, list<dag> pattern>
 314   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 315        opc, asm, "", pattern>;
 316 class AXI<dag oops, dag iops, Format f, InstrItinClass itin,
 317           string asm, list<dag> pattern>
 318   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 319        asm, "", pattern>;
 320 class AInoP<dag oops, dag iops, Format f, InstrItinClass itin,
 321             string opc, string asm, list<dag> pattern>
 322   : InoP<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
 323          opc, asm, "", pattern>;
 324
 325 // Ctrl flow instructions
 326 class ABI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 327           string opc, string asm, list<dag> pattern>
 328   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 329       opc, asm, "", pattern> {
 330   let Inst{27-24} = opcod;
 331 }
 332 class ABXI<bits<4> opcod, dag oops, dag iops, InstrItinClass itin,
 333            string asm, list<dag> pattern>
 334   : XI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, itin,
 335        asm, "", pattern> {
 336   let Inst{27-24} = opcod;
 337 }
 338 class ABXIx2<dag oops, dag iops, InstrItinClass itin,
 339              string asm, list<dag> pattern>
 340   : XI<oops, iops, AddrModeNone, Size8Bytes, IndexModeNone, Pseudo, itin,
 341        asm, "", pattern>;
 342
 343 // BR_JT instructions
 344 class JTI<dag oops, dag iops, InstrItinClass itin,
 345           string asm, list<dag> pattern>
 346   : XI<oops, iops, AddrModeNone, SizeSpecial, IndexModeNone, BrMiscFrm, itin,
 347        asm, "", pattern>;
 348
 349 // Atomic load/store instructions
 350 class AIldrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 351               string opc, string asm, list<dag> pattern>
 352   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 353       opc, asm, "", pattern> {
 354   bits<4> Rt;
 355   bits<4> Rn;
 356   let Inst{27-23} = 0b00011;
 357   let Inst{22-21} = opcod;
 358   let Inst{20}    = 1;
 359   let Inst{19-16} = Rn;
 360   let Inst{15-12} = Rt;
 361   let Inst{11-0}  = 0b111110011111;
 362 }
 363 class AIstrex<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
 364               string opc, string asm, list<dag> pattern>
 365   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, LdStExFrm, itin,
 366       opc, asm, "", pattern> {
 367   bits<4> Rd;
 368   bits<4> Rt;
 369   bits<4> Rn;
 370   let Inst{27-23} = 0b00011;
 371   let Inst{22-21} = opcod;
 372   let Inst{20}    = 0;
 373   let Inst{19-16} = Rn;
 374   let Inst{15-12} = Rd;
 375   let Inst{11-4}  = 0b11111001;
 376   let Inst{3-0}   = Rt;
 377 }
 378 class AIswp<bit b, dag oops, dag iops, string opc, list<dag> pattern>
 379   : AI<oops, iops, MiscFrm, NoItinerary, opc, "\t$Rt, $Rt2, [$Rn]", pattern> {
 380   bits<4> Rt;
 381   bits<4> Rt2;
 382   bits<4> Rn;
 383   let Inst{27-23} = 0b00010;
 384   let Inst{22} = b;
 385   let Inst{21-20} = 0b00;
 386   let Inst{19-16} = Rn;
 387   let Inst{15-12} = Rt;
 388   let Inst{11-4} = 0b00001001;
 389   let Inst{3-0} = Rt2;
 390 }
 391
 392 // addrmode1 instructions
 393 class AI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 394           string opc, string asm, list<dag> pattern>
 395   : I<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 396       opc, asm, "", pattern> {
 397   let Inst{24-21} = opcod;
 398   let Inst{27-26} = 0b00;
 399 }
 400 class AsI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 401            string opc, string asm, list<dag> pattern>
 402   : sI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 403        opc, asm, "", pattern> {
 404   let Inst{24-21} = opcod;
 405   let Inst{27-26} = 0b00;
 406 }
 407 class AXI1<bits<4> opcod, dag oops, dag iops, Format f, InstrItinClass itin,
 408            string asm, list<dag> pattern>
 409   : XI<oops, iops, AddrMode1, Size4Bytes, IndexModeNone, f, itin,
 410        asm, "", pattern> {
 411   let Inst{24-21} = opcod;
 412   let Inst{27-26} = 0b00;
 413 }
 414 class AI1x2<dag oops, dag iops, Format f, InstrItinClass itin,
 415             string opc, string asm, list<dag> pattern>
 416   : I<oops, iops, AddrMode1, Size8Bytes, IndexModeNone, f, itin,
 417       opc, asm, "", pattern>;
 418
 419
 420 // loads
 421
 422 // LDR/LDRB/STR/STRB
 423 class AIldst1<bits<3> op, bit opc22, bit isLd, dag oops, dag iops, AddrMode am,
 424              Format f, InstrItinClass itin, string opc, string asm,
 425              list<dag> pattern>
 426   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 427       "", pattern> {
 428   let Inst{27-25} = op;
 429   let Inst{24} = 1;  // 24 == P
 430   // 23 == U
 431   let Inst{22} = opc22;
 432   let Inst{21} = 0;  // 21 == W
 433   let Inst{20} = isLd;
 434 }
 435 // LDRH/LDRSB/LDRSH/LDRD
 436 class AIldr2<bits<4> op, bit opc22, bit opc20, dag oops, dag iops, AddrMode am,
 437              Format f, InstrItinClass itin, string opc, string asm,
 438              list<dag> pattern>
 439   : I<oops, iops, am, Size4Bytes, IndexModeNone, f, itin, opc, asm,
 440       "", pattern> {
 441   let Inst{27-25} = 0b000;
 442   let Inst{24} = 1;  // 24 == P
 443   // 23 == U
 444   let Inst{22} = opc22;
 445   let Inst{21} = 0;  // 21 == W
 446   let Inst{20} = opc20;
 447
 448   let Inst{7-4} = op;
 449 }
 450
 451 class AXI2ldw<dag oops, dag iops, Format f, InstrItinClass itin,
 452               string asm, list<dag> pattern>
 453   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 454        asm, "", pattern> {
 455   let Inst{20}    = 1; // L bit
 456   let Inst{21}    = 0; // W bit
 457   let Inst{22}    = 0; // B bit
 458   let Inst{24}    = 1; // P bit
 459   let Inst{27-26} = 0b01;
 460 }
 461 class AXI2ldb<dag oops, dag iops, Format f, InstrItinClass itin,
 462               string asm, list<dag> pattern>
 463   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 464        asm, "", pattern> {
 465   let Inst{20}    = 1; // L bit
 466   let Inst{21}    = 0; // W bit
 467   let Inst{22}    = 1; // B bit
 468   let Inst{24}    = 1; // P bit
 469   let Inst{27-26} = 0b01;
 470 }
 471
 472 // stores
 473 class AXI2stw<dag oops, dag iops, Format f, InstrItinClass itin,
 474               string asm, list<dag> pattern>
 475   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 476        asm, "", pattern> {
 477   let Inst{20}    = 0; // L bit
 478   let Inst{21}    = 0; // W bit
 479   let Inst{22}    = 0; // B bit
 480   let Inst{24}    = 1; // P bit
 481   let Inst{27-26} = 0b01;
 482 }
 483 class AXI2stb<dag oops, dag iops, Format f, InstrItinClass itin,
 484               string asm, list<dag> pattern>
 485   : XI<oops, iops, AddrMode2, Size4Bytes, IndexModeNone, f, itin,
 486        asm, "", pattern> {
 487   let Inst{20}    = 0; // L bit
 488   let Inst{21}    = 0; // W bit
 489   let Inst{22}    = 1; // B bit
 490   let Inst{24}    = 1; // P bit
 491   let Inst{27-26} = 0b01;
 492 }
 493
 494 // Pre-indexed loads
 495 class AI2ldwpr<dag oops, dag iops, Format f, InstrItinClass itin,
 496                string opc, string asm, string cstr, list<dag> pattern>
 497   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 498       opc, asm, cstr, pattern> {
 499   let Inst{20}    = 1; // L bit
 500   let Inst{21}    = 1; // W bit
 501   let Inst{22}    = 0; // B bit
 502   let Inst{24}    = 1; // P bit
 503   let Inst{27-26} = 0b01;
 504 }
 505 class AI2ldbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 506                string opc, string asm, string cstr, list<dag> pattern>
 507   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 508       opc, asm, cstr, pattern> {
 509   let Inst{20}    = 1; // L bit
 510   let Inst{21}    = 1; // W bit
 511   let Inst{22}    = 1; // B bit
 512   let Inst{24}    = 1; // P bit
 513   let Inst{27-26} = 0b01;
 514 }
 515
 516 // Pre-indexed stores
 517 class AI2stwpr<dag oops, dag iops, Format f, InstrItinClass itin,
 518                string opc, string asm, string cstr, list<dag> pattern>
 519   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 520       opc, asm, cstr, pattern> {
 521   let Inst{20}    = 0; // L bit
 522   let Inst{21}    = 1; // W bit
 523   let Inst{22}    = 0; // B bit
 524   let Inst{24}    = 1; // P bit
 525   let Inst{27-26} = 0b01;
 526 }
 527 class AI2stbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 528                string opc, string asm, string cstr, list<dag> pattern>
 529   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePre, f, itin,
 530       opc, asm, cstr, pattern> {
 531   let Inst{20}    = 0; // L bit
 532   let Inst{21}    = 1; // W bit
 533   let Inst{22}    = 1; // B bit
 534   let Inst{24}    = 1; // P bit
 535   let Inst{27-26} = 0b01;
 536 }
 537
 538 // Post-indexed loads
 539 class AI2ldwpo<dag oops, dag iops, Format f, InstrItinClass itin,
 540                string opc, string asm, string cstr, list<dag> pattern>
 541   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 542       opc, asm, cstr,pattern> {
 543   let Inst{20}    = 1; // L bit
 544   let Inst{21}    = 0; // W bit
 545   let Inst{22}    = 0; // B bit
 546   let Inst{24}    = 0; // P bit
 547   let Inst{27-26} = 0b01;
 548 }
 549 class AI2ldbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 550                string opc, string asm, string cstr, list<dag> pattern>
 551   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 552       opc, asm, cstr,pattern> {
 553   let Inst{20}    = 1; // L bit
 554   let Inst{21}    = 0; // W bit
 555   let Inst{22}    = 1; // B bit
 556   let Inst{24}    = 0; // P bit
 557   let Inst{27-26} = 0b01;
 558 }
 559
 560 // Post-indexed stores
 561 class AI2stwpo<dag oops, dag iops, Format f, InstrItinClass itin,
 562                string opc, string asm, string cstr, list<dag> pattern>
 563   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 564       opc, asm, cstr,pattern> {
 565   let Inst{20}    = 0; // L bit
 566   let Inst{21}    = 0; // W bit
 567   let Inst{22}    = 0; // B bit
 568   let Inst{24}    = 0; // P bit
 569   let Inst{27-26} = 0b01;
 570 }
 571 class AI2stbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 572                string opc, string asm, string cstr, list<dag> pattern>
 573   : I<oops, iops, AddrMode2, Size4Bytes, IndexModePost, f, itin,
 574       opc, asm, cstr,pattern> {
 575   let Inst{20}    = 0; // L bit
 576   let Inst{21}    = 0; // W bit
 577   let Inst{22}    = 1; // B bit
 578   let Inst{24}    = 0; // P bit
 579   let Inst{27-26} = 0b01;
 580 }
 581
 582 // addrmode3 instructions
 583 class AI3<dag oops, dag iops, Format f, InstrItinClass itin,
 584           string opc, string asm, list<dag> pattern>
 585   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 586       opc, asm, "", pattern>;
 587 class AXI3<dag oops, dag iops, Format f, InstrItinClass itin,
 588            string asm, list<dag> pattern>
 589   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 590        asm, "", pattern>;
 591
 592 // loads
 593 class AI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 594              string opc, string asm, list<dag> pattern>
 595   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 596       opc, asm, "", pattern> {
 597   let Inst{4}     = 1;
 598   let Inst{5}     = 1; // H bit
 599   let Inst{6}     = 0; // S bit
 600   let Inst{7}     = 1;
 601   let Inst{20}    = 1; // L bit
 602   let Inst{21}    = 0; // W bit
 603   let Inst{24}    = 1; // P bit
 604   let Inst{27-25} = 0b000;
 605 }
 606 class AXI3ldh<dag oops, dag iops, Format f, InstrItinClass itin,
 607               string asm, list<dag> pattern>
 608   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 609        asm, "", pattern> {
 610   let Inst{4}     = 1;
 611   let Inst{5}     = 1; // H bit
 612   let Inst{6}     = 0; // S bit
 613   let Inst{7}     = 1;
 614   let Inst{20}    = 1; // L bit
 615   let Inst{21}    = 0; // W bit
 616   let Inst{24}    = 1; // P bit
 617 }
 618 class AI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 619               string opc, string asm, list<dag> pattern>
 620   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 621       opc, asm, "", pattern> {
 622   bits<14> addr;
 623   bits<4> Rt;
 624   let Inst{27-25} = 0b000;
 625   let Inst{24}    = 1;            // P bit
 626   let Inst{23}    = addr{8};      // U bit
 627   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 628   let Inst{21}    = 0;            // W bit
 629   let Inst{20}    = 1;            // L bit
 630   let Inst{19-16} = addr{12-9};   // Rn
 631   let Inst{15-12} = Rt;           // Rt
 632   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 633   let Inst{7-4}   = 0b1111;
 634   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 635 }
 636 class AXI3ldsh<dag oops, dag iops, Format f, InstrItinClass itin,
 637                string asm, list<dag> pattern>
 638   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 639        asm, "", pattern> {
 640   let Inst{4}     = 1;
 641   let Inst{5}     = 1; // H bit
 642   let Inst{6}     = 1; // S bit
 643   let Inst{7}     = 1;
 644   let Inst{20}    = 1; // L bit
 645   let Inst{21}    = 0; // W bit
 646   let Inst{24}    = 1; // P bit
 647 }
 648 class AI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 649               string opc, string asm, list<dag> pattern>
 650   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 651       opc, asm, "", pattern> {
 652   bits<14> addr;
 653   bits<4> Rt;
 654   let Inst{27-25} = 0b000;
 655   let Inst{24}    = 1; // P bit
 656   let Inst{23}    = addr{8};      // U bit
 657   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 658   let Inst{21}    = 0; // W bit
 659   let Inst{20}    = 1; // L bit
 660   let Inst{19-16} = addr{12-9};   // Rn
 661   let Inst{15-12} = Rt;           // Rt
 662   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 663   let Inst{7-4}   = 0b1101;
 664   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 665 }
 666 class AXI3ldsb<dag oops, dag iops, Format f, InstrItinClass itin,
 667                string asm, list<dag> pattern>
 668   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 669        asm, "", pattern> {
 670   let Inst{4}     = 1;
 671   let Inst{5}     = 0; // H bit
 672   let Inst{6}     = 1; // S bit
 673   let Inst{7}     = 1;
 674   let Inst{20}    = 1; // L bit
 675   let Inst{21}    = 0; // W bit
 676   let Inst{24}    = 1; // P bit
 677 }
 678 class AI3ldd<dag oops, dag iops, Format f, InstrItinClass itin,
 679              string opc, string asm, list<dag> pattern>
 680   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 681       opc, asm, "", pattern> {
 682   let Inst{4}     = 1;
 683   let Inst{5}     = 0; // H bit
 684   let Inst{6}     = 1; // S bit
 685   let Inst{7}     = 1;
 686   let Inst{20}    = 0; // L bit
 687   let Inst{21}    = 0; // W bit
 688   let Inst{24}    = 1; // P bit
 689   let Inst{27-25} = 0b000;
 690 }
 691
 692 // stores
 693 class AI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 694              string opc, string asm, list<dag> pattern>
 695   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 696       opc, asm, "", pattern> {
 697   bits<14> addr;
 698   bits<4> Rt;
 699   let Inst{27-25} = 0b000;
 700   let Inst{24}    = 1;            // P bit
 701   let Inst{23}    = addr{8};      // U bit
 702   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 703   let Inst{21}    = 0;            // W bit
 704   let Inst{20}    = 0;            // L bit
 705   let Inst{19-16} = addr{12-9};   // Rn
 706   let Inst{15-12} = Rt;           // Rt
 707   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 708   let Inst{7-4}   = 0b1011;
 709   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 710 }
 711 class AXI3sth<dag oops, dag iops, Format f, InstrItinClass itin,
 712               string asm, list<dag> pattern>
 713   : XI<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 714        asm, "", pattern> {
 715   let Inst{4}     = 1;
 716   let Inst{5}     = 1; // H bit
 717   let Inst{6}     = 0; // S bit
 718   let Inst{7}     = 1;
 719   let Inst{20}    = 0; // L bit
 720   let Inst{21}    = 0; // W bit
 721   let Inst{24}    = 1; // P bit
 722 }
 723 class AI3std<dag oops, dag iops, Format f, InstrItinClass itin,
 724              string opc, string asm, list<dag> pattern>
 725   : I<oops, iops, AddrMode3, Size4Bytes, IndexModeNone, f, itin,
 726       opc, asm, "", pattern> {
 727   let Inst{4}     = 1;
 728   let Inst{5}     = 1; // H bit
 729   let Inst{6}     = 1; // S bit
 730   let Inst{7}     = 1;
 731   let Inst{20}    = 0; // L bit
 732   let Inst{21}    = 0; // W bit
 733   let Inst{24}    = 1; // P bit
 734   let Inst{27-25} = 0b000;
 735 }
 736
 737 // Pre-indexed loads
 738 class AI3ldhpr<dag oops, dag iops, Format f, InstrItinClass itin,
 739                string opc, string asm, string cstr, list<dag> pattern>
 740   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 741       opc, asm, cstr, pattern> {
 742   let Inst{4}     = 1;
 743   let Inst{5}     = 1; // H bit
 744   let Inst{6}     = 0; // S bit
 745   let Inst{7}     = 1;
 746   let Inst{20}    = 1; // L bit
 747   let Inst{21}    = 1; // W bit
 748   let Inst{24}    = 1; // P bit
 749   let Inst{27-25} = 0b000;
 750 }
 751 class AI3ldshpr<dag oops, dag iops, Format f, InstrItinClass itin,
 752                 string opc, string asm, string cstr, list<dag> pattern>
 753   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 754       opc, asm, cstr, pattern> {
 755   bits<14> addr;
 756   bits<4> Rt;
 757   let Inst{27-25} = 0b000;
 758   let Inst{24}    = 1;            // P bit
 759   let Inst{23}    = addr{8};      // U bit
 760   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
 761   let Inst{21}    = 1;            // W bit
 762   let Inst{20}    = 1;            // L bit
 763   let Inst{19-16} = addr{12-9};   // Rn
 764   let Inst{15-12} = Rt;           // Rt
 765   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
 766   let Inst{7-4}   = 0b1111;
 767   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
 768 }
 769 class AI3ldsbpr<dag oops, dag iops, Format f, InstrItinClass itin,
 770                 string opc, string asm, string cstr, list<dag> pattern>
 771   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 772       opc, asm, cstr, pattern> {
 773   let Inst{4}     = 1;
 774   let Inst{5}     = 0; // H bit
 775   let Inst{6}     = 1; // S bit
 776   let Inst{7}     = 1;
 777   let Inst{20}    = 1; // L bit
 778   let Inst{21}    = 1; // W bit
 779   let Inst{24}    = 1; // P bit
 780   let Inst{27-25} = 0b000;
 781 }
 782 class AI3lddpr<dag oops, dag iops, Format f, InstrItinClass itin,
 783              string opc, string asm, string cstr, list<dag> pattern>
 784   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 785       opc, asm, cstr, pattern> {
 786   let Inst{4}     = 1;
 787   let Inst{5}     = 0; // H bit
 788   let Inst{6}     = 1; // S bit
 789   let Inst{7}     = 1;
 790   let Inst{20}    = 0; // L bit
 791   let Inst{21}    = 1; // W bit
 792   let Inst{24}    = 1; // P bit
 793   let Inst{27-25} = 0b000;
 794 }
 795
 796
 797 // Pre-indexed stores
 798 class AI3sthpr<dag oops, dag iops, Format f, InstrItinClass itin,
 799                string opc, string asm, string cstr, list<dag> pattern>
 800   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 801       opc, asm, cstr, pattern> {
 802   let Inst{4}     = 1;
 803   let Inst{5}     = 1; // H bit
 804   let Inst{6}     = 0; // S bit
 805   let Inst{7}     = 1;
 806   let Inst{20}    = 0; // L bit
 807   let Inst{21}    = 1; // W bit
 808   let Inst{24}    = 1; // P bit
 809   let Inst{27-25} = 0b000;
 810 }
 811 class AI3stdpr<dag oops, dag iops, Format f, InstrItinClass itin,
 812              string opc, string asm, string cstr, list<dag> pattern>
 813   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePre, f, itin,
 814       opc, asm, cstr, pattern> {
 815   let Inst{4}     = 1;
 816   let Inst{5}     = 1; // H bit
 817   let Inst{6}     = 1; // S bit
 818   let Inst{7}     = 1;
 819   let Inst{20}    = 0; // L bit
 820   let Inst{21}    = 1; // W bit
 821   let Inst{24}    = 1; // P bit
 822   let Inst{27-25} = 0b000;
 823 }
 824
 825 // Post-indexed loads
 826 class AI3ldhpo<dag oops, dag iops, Format f, InstrItinClass itin,
 827                string opc, string asm, string cstr, list<dag> pattern>
 828   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 829       opc, asm, cstr,pattern> {
 830   let Inst{4}     = 1;
 831   let Inst{5}     = 1; // H bit
 832   let Inst{6}     = 0; // S bit
 833   let Inst{7}     = 1;
 834   let Inst{20}    = 1; // L bit
 835   let Inst{21}    = 0; // W bit
 836   let Inst{24}    = 0; // P bit
 837   let Inst{27-25} = 0b000;
 838 }
 839 class AI3ldshpo<dag oops, dag iops, Format f, InstrItinClass itin,
 840                 string opc, string asm, string cstr, list<dag> pattern>
 841   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 842       opc, asm, cstr,pattern> {
 843   bits<10> offset;
 844   bits<4> Rt;
 845   bits<4> Rn;
 846   let Inst{27-25} = 0b000;
 847   let Inst{24}    = 0;            // P bit
 848   let Inst{23}    = offset{8};    // U bit
 849   let Inst{22}    = offset{9};    // 1 == imm8, 0 == Rm
 850   let Inst{21}    = 0;            // W bit
 851   let Inst{20}    = 1;            // L bit
 852   let Inst{19-16} = Rn;           // Rn
 853   let Inst{15-12} = Rt;           // Rt
 854   let Inst{11-8}  = offset{7-4};  // imm7_4/zero
 855   let Inst{7-4}   = 0b1111;
 856   let Inst{3-0}   = offset{3-0};  // imm3_0/Rm
 857 }
 858 class AI3ldsbpo<dag oops, dag iops, Format f, InstrItinClass itin,
 859                 string opc, string asm, string cstr, list<dag> pattern>
 860   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 861       opc, asm, cstr,pattern> {
 862   let Inst{4}     = 1;
 863   let Inst{5}     = 0; // H bit
 864   let Inst{6}     = 1; // S bit
 865   let Inst{7}     = 1;
 866   let Inst{20}    = 1; // L bit
 867   let Inst{21}    = 0; // W bit
 868   let Inst{24}    = 0; // P bit
 869   let Inst{27-25} = 0b000;
 870 }
 871 class AI3lddpo<dag oops, dag iops, Format f, InstrItinClass itin,
 872              string opc, string asm, string cstr, list<dag> pattern>
 873   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 874       opc, asm, cstr, pattern> {
 875   let Inst{4}     = 1;
 876   let Inst{5}     = 0; // H bit
 877   let Inst{6}     = 1; // S bit
 878   let Inst{7}     = 1;
 879   let Inst{20}    = 0; // L bit
 880   let Inst{21}    = 0; // W bit
 881   let Inst{24}    = 0; // P bit
 882   let Inst{27-25} = 0b000;
 883 }
 884
 885 // Post-indexed stores
 886 class AI3sthpo<dag oops, dag iops, Format f, InstrItinClass itin,
 887                string opc, string asm, string cstr, list<dag> pattern>
 888   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 889       opc, asm, cstr,pattern> {
 890   let Inst{4}     = 1;
 891   let Inst{5}     = 1; // H bit
 892   let Inst{6}     = 0; // S bit
 893   let Inst{7}     = 1;
 894   let Inst{20}    = 0; // L bit
 895   let Inst{21}    = 0; // W bit
 896   let Inst{24}    = 0; // P bit
 897   let Inst{27-25} = 0b000;
 898 }
 899 class AI3stdpo<dag oops, dag iops, Format f, InstrItinClass itin,
 900              string opc, string asm, string cstr, list<dag> pattern>
 901   : I<oops, iops, AddrMode3, Size4Bytes, IndexModePost, f, itin,
 902       opc, asm, cstr, pattern> {
 903   let Inst{4}     = 1;
 904   let Inst{5}     = 1; // H bit
 905   let Inst{6}     = 1; // S bit
 906   let Inst{7}     = 1;
 907   let Inst{20}    = 0; // L bit
 908   let Inst{21}    = 0; // W bit
 909   let Inst{24}    = 0; // P bit
 910   let Inst{27-25} = 0b000;
 911 }
 912
 913 // addrmode4 instructions
 914 class AXI4ld<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 915              string asm, string cstr, list<dag> pattern>
 916   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 917        asm, cstr, pattern> {
 918   bits<4> p;
 919   bits<16> dsts;
 920   bits<4> Rn;
 921   bits<2> amode;
 922   let Inst{31-28} = p;
 923   let Inst{27-25} = 0b100;
 924   let Inst{24-23} = amode;
 925   let Inst{22}    = 0; // S bit
 926   let Inst{20}    = 1; // L bit
 927   let Inst{19-16} = Rn;
 928   let Inst{15-0}  = dsts;
 929 }
 930 class AXI4st<dag oops, dag iops, IndexMode im, Format f, InstrItinClass itin,
 931              string asm, string cstr, list<dag> pattern>
 932   : XI<oops, iops, AddrMode4, Size4Bytes, im, f, itin,
 933        asm, cstr, pattern> {
 934   bits<4> p;
 935   bits<16> srcs;
 936   bits<4> Rn;
 937   bits<2> amode;
 938   let Inst{31-28} = p;
 939   let Inst{27-25} = 0b100;
 940   let Inst{24-23} = amode;
 941   let Inst{22}    = 0; // S bit
 942   let Inst{20}    = 0; // L bit
 943   let Inst{19-16} = Rn;
 944   let Inst{15-0}  = srcs;
 945 }
 946
 947 // Unsigned multiply, multiply-accumulate instructions.
 948 class AMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 949              string opc, string asm, list<dag> pattern>
 950   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 951       opc, asm, "", pattern> {
 952   let Inst{7-4}   = 0b1001;
 953   let Inst{20}    = 0; // S bit
 954   let Inst{27-21} = opcod;
 955 }
 956 class AsMul1I<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
 957               string opc, string asm, list<dag> pattern>
 958   : sI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 959        opc, asm, "", pattern> {
 960   let Inst{7-4}   = 0b1001;
 961   let Inst{27-21} = opcod;
 962 }
 963
 964 // Most significant word multiply
 965 class AMul2I<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 966              InstrItinClass itin, string opc, string asm, list<dag> pattern>
 967   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 968       opc, asm, "", pattern> {
 969   bits<4> Rd;
 970   bits<4> Rn;
 971   bits<4> Rm;
 972   let Inst{7-4}   = opc7_4;
 973   let Inst{20}    = 1;
 974   let Inst{27-21} = opcod;
 975   let Inst{19-16} = Rd;
 976   let Inst{11-8}  = Rm;
 977   let Inst{3-0}   = Rn;
 978 }
 979 // MSW multiple w/ Ra operand
 980 class AMul2Ia<bits<7> opcod, bits<4> opc7_4, dag oops, dag iops,
 981               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 982   : AMul2I<opcod, opc7_4, oops, iops, itin, opc, asm, pattern> {
 983   bits<4> Ra;
 984   let Inst{15-12} = Ra;
 985 }
 986
 987 // SMUL<x><y> / SMULW<y> / SMLA<x><y> / SMLAW<x><y>
 988 class AMulxyIbase<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
 989               InstrItinClass itin, string opc, string asm, list<dag> pattern>
 990   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, MulFrm, itin,
 991       opc, asm, "", pattern> {
 992   bits<4> Rn;
 993   bits<4> Rm;
 994   let Inst{4}     = 0;
 995   let Inst{7}     = 1;
 996   let Inst{20}    = 0;
 997   let Inst{27-21} = opcod;
 998   let Inst{6-5}   = bit6_5;
 999   let Inst{11-8}  = Rm;
1000   let Inst{3-0}   = Rn;
1001 }
1002 class AMulxyI<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1003               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1004   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1005   bits<4> Rd;
1006   let Inst{19-16} = Rd;
1007 }
1008
1009 // AMulxyI with Ra operand
1010 class AMulxyIa<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1011               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1012   : AMulxyI<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1013   bits<4> Ra;
1014   let Inst{15-12} = Ra;
1015 }
1016 // SMLAL*
1017 class AMulxyI64<bits<7> opcod, bits<2> bit6_5, dag oops, dag iops,
1018               InstrItinClass itin, string opc, string asm, list<dag> pattern>
1019   : AMulxyIbase<opcod, bit6_5, oops, iops, itin, opc, asm, pattern> {
1020   bits<4> RdLo;
1021   bits<4> RdHi;
1022   let Inst{19-16} = RdHi;
1023   let Inst{15-12} = RdLo;
1024 }
1025
1026 // Extend instructions.
1027 class AExtI<bits<8> opcod, dag oops, dag iops, InstrItinClass itin,
1028             string opc, string asm, list<dag> pattern>
1029   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ExtFrm, itin,
1030       opc, asm, "", pattern> {
1031   // All AExtI instructions have Rd and Rm register operands.
1032   bits<4> Rd;
1033   bits<4> Rm;
1034   let Inst{15-12} = Rd;
1035   let Inst{3-0}   = Rm;
1036   let Inst{7-4}   = 0b0111;
1037   let Inst{9-8}   = 0b00;
1038   let Inst{27-20} = opcod;
1039 }
1040
1041 // Misc Arithmetic instructions.
1042 class AMiscA1I<bits<8> opcod, bits<4> opc7_4, dag oops, dag iops,
1043                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1044   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
1045       opc, asm, "", pattern> {
1046   bits<4> Rd;
1047   bits<4> Rm;
1048   let Inst{27-20} = opcod;
1049   let Inst{19-16} = 0b1111;
1050   let Inst{15-12} = Rd;
1051   let Inst{11-8}  = 0b1111;
1052   let Inst{7-4}   = opc7_4;
1053   let Inst{3-0}   = Rm;
1054 }
1055
1056 // PKH instructions
1057 class APKHI<bits<8> opcod, bit tb, dag oops, dag iops, InstrItinClass itin,
1058             string opc, string asm, list<dag> pattern>
1059   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, ArithMiscFrm, itin,
1060       opc, asm, "", pattern> {
1061   bits<4> Rd;
1062   bits<4> Rn;
1063   bits<4> Rm;
1064   bits<8> sh;
1065   let Inst{27-20} = opcod;
1066   let Inst{19-16} = Rn;
1067   let Inst{15-12} = Rd;
1068   let Inst{11-7}  = sh{7-3};
1069   let Inst{6}     = tb;
1070   let Inst{5-4}   = 0b01;
1071   let Inst{3-0}   = Rm;
1072 }
1073
1074 //===----------------------------------------------------------------------===//
1075
1076 // ARMPat - Same as Pat<>, but requires that the compiler be in ARM mode.
1077 class ARMPat<dag pattern, dag result> : Pat<pattern, result> {
1078   list<Predicate> Predicates = [IsARM];
1079 }
1080 class ARMV5TEPat<dag pattern, dag result> : Pat<pattern, result> {
1081   list<Predicate> Predicates = [IsARM, HasV5TE];
1082 }
1083 class ARMV6Pat<dag pattern, dag result> : Pat<pattern, result> {
1084   list<Predicate> Predicates = [IsARM, HasV6];
1085 }
1086
1087 //===----------------------------------------------------------------------===//
1088 //
1089 // Thumb Instruction Format Definitions.
1090 //
1091
1092 // TI - Thumb instruction.
1093
1094 class ThumbI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1095              InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1096   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1097   let OutOperandList = oops;
1098   let InOperandList = iops;
1099   let AsmString = asm;
1100   let Pattern = pattern;
1101   list<Predicate> Predicates = [IsThumb];
1102 }
1103
1104 class TI<dag oops, dag iops, InstrItinClass itin, string asm, list<dag> pattern>
1105   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1106
1107 // Two-address instructions
1108 class TIt<dag oops, dag iops, InstrItinClass itin, string asm,
1109           list<dag> pattern>
1110   : ThumbI<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "$lhs = $dst",
1111            pattern>;
1112
1113 // tBL, tBX 32-bit instructions
1114 class TIx2<bits<5> opcod1, bits<2> opcod2, bit opcod3,
1115            dag oops, dag iops, InstrItinClass itin, string asm,
1116            list<dag> pattern>
1117     : ThumbI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>,
1118       Encoding {
1119   let Inst{31-27} = opcod1;
1120   let Inst{15-14} = opcod2;
1121   let Inst{12}    = opcod3;
1122 }
1123
1124 // BR_JT instructions
1125 class TJTI<dag oops, dag iops, InstrItinClass itin, string asm,
1126            list<dag> pattern>
1127   : ThumbI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1128
1129 // Thumb1 only
1130 class Thumb1I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1131               InstrItinClass itin, string asm, string cstr, list<dag> pattern>
1132   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1133   let OutOperandList = oops;
1134   let InOperandList = iops;
1135   let AsmString = asm;
1136   let Pattern = pattern;
1137   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1138 }
1139
1140 class T1I<dag oops, dag iops, InstrItinClass itin,
1141           string asm, list<dag> pattern>
1142   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin, asm, "", pattern>;
1143 class T1Ix2<dag oops, dag iops, InstrItinClass itin,
1144             string asm, list<dag> pattern>
1145   : Thumb1I<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1146 class T1JTI<dag oops, dag iops, InstrItinClass itin,
1147             string asm, list<dag> pattern>
1148   : Thumb1I<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1149
1150 // Two-address instructions
1151 class T1It<dag oops, dag iops, InstrItinClass itin,
1152            string asm, string cstr, list<dag> pattern>
1153   : Thumb1I<oops, iops, AddrModeNone, Size2Bytes, itin,
1154             asm, cstr, pattern>;
1155
1156 // Thumb1 instruction that can either be predicated or set CPSR.
1157 class Thumb1sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1158                InstrItinClass itin,
1159                string opc, string asm, string cstr, list<dag> pattern>
1160   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1161   let OutOperandList = !con(oops, (outs s_cc_out:$s));
1162   let InOperandList = !con(iops, (ins pred:$p));
1163   let AsmString = !strconcat(opc, "${s}${p}", asm);
1164   let Pattern = pattern;
1165   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1166 }
1167
1168 class T1sI<dag oops, dag iops, InstrItinClass itin,
1169            string opc, string asm, list<dag> pattern>
1170   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1171
1172 // Two-address instructions
1173 class T1sIt<dag oops, dag iops, InstrItinClass itin,
1174             string opc, string asm, list<dag> pattern>
1175   : Thumb1sI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1176              "$lhs = $dst", pattern>;
1177
1178 // Thumb1 instruction that can be predicated.
1179 class Thumb1pI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1180                InstrItinClass itin,
1181                string opc, string asm, string cstr, list<dag> pattern>
1182   : InstThumb<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1183   let OutOperandList = oops;
1184   let InOperandList = !con(iops, (ins pred:$p));
1185   let AsmString = !strconcat(opc, "${p}", asm);
1186   let Pattern = pattern;
1187   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1188 }
1189
1190 class T1pI<dag oops, dag iops, InstrItinClass itin,
1191            string opc, string asm, list<dag> pattern>
1192   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm, "", pattern>;
1193
1194 // Two-address instructions
1195 class T1pIt<dag oops, dag iops, InstrItinClass itin,
1196             string opc, string asm, list<dag> pattern>
1197   : Thumb1pI<oops, iops, AddrModeNone, Size2Bytes, itin, opc, asm,
1198              "$lhs = $dst", pattern>;
1199
1200 class T1pI1<dag oops, dag iops, InstrItinClass itin,
1201             string opc, string asm, list<dag> pattern>
1202   : Thumb1pI<oops, iops, AddrModeT1_1, Size2Bytes, itin, opc, asm, "", pattern>;
1203 class T1pI2<dag oops, dag iops, InstrItinClass itin,
1204             string opc, string asm, list<dag> pattern>
1205   : Thumb1pI<oops, iops, AddrModeT1_2, Size2Bytes, itin, opc, asm, "", pattern>;
1206 class T1pI4<dag oops, dag iops, InstrItinClass itin,
1207             string opc, string asm, list<dag> pattern>
1208   : Thumb1pI<oops, iops, AddrModeT1_4, Size2Bytes, itin, opc, asm, "", pattern>;
1209 class T1pIs<dag oops, dag iops,
1210             InstrItinClass itin, string opc, string asm, list<dag> pattern>
1211   : Thumb1pI<oops, iops, AddrModeT1_s, Size2Bytes, itin, opc, asm, "", pattern>;
1212
1213 class Encoding16 : Encoding {
1214   let Inst{31-16} = 0x0000;
1215 }
1216
1217 // A6.2 16-bit Thumb instruction encoding
1218 class T1Encoding<bits<6> opcode> : Encoding16 {
1219   let Inst{15-10} = opcode;
1220 }
1221
1222 // A6.2.1 Shift (immediate), add, subtract, move, and compare encoding.
1223 class T1General<bits<5> opcode> : Encoding16 {
1224   let Inst{15-14} = 0b00;
1225   let Inst{13-9} = opcode;
1226 }
1227
1228 // A6.2.2 Data-processing encoding.
1229 class T1DataProcessing<bits<4> opcode> : Encoding16 {
1230   let Inst{15-10} = 0b010000;
1231   let Inst{9-6} = opcode;
1232 }
1233
1234 // A6.2.3 Special data instructions and branch and exchange encoding.
1235 class T1Special<bits<4> opcode> : Encoding16 {
1236   let Inst{15-10} = 0b010001;
1237   let Inst{9-6} = opcode;
1238 }
1239
1240 // A6.2.4 Load/store single data item encoding.
1241 class T1LoadStore<bits<4> opA, bits<3> opB> : Encoding16 {
1242   let Inst{15-12} = opA;
1243   let Inst{11-9}  = opB;
1244 }
1245 class T1LdSt<bits<3> opB>     : T1LoadStore<0b0101, opB>;
1246 class T1LdSt4Imm<bits<3> opB> : T1LoadStore<0b0110, opB>; // Immediate, 4 bytes
1247 class T1LdSt1Imm<bits<3> opB> : T1LoadStore<0b0111, opB>; // Immediate, 1 byte
1248 class T1LdSt2Imm<bits<3> opB> : T1LoadStore<0b1000, opB>; // Immediate, 2 bytes
1249 class T1LdStSP<bits<3> opB>   : T1LoadStore<0b1001, opB>; // SP relative
1250
1251 // A6.2.5 Miscellaneous 16-bit instructions encoding.
1252 class T1Misc<bits<7> opcode> : Encoding16 {
1253   let Inst{15-12} = 0b1011;
1254   let Inst{11-5} = opcode;
1255 }
1256
1257 // Thumb2I - Thumb2 instruction. Almost all Thumb2 instructions are predicable.
1258 class Thumb2I<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1259               InstrItinClass itin,
1260               string opc, string asm, string cstr, list<dag> pattern>
1261   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1262   let OutOperandList = oops;
1263   let InOperandList = !con(iops, (ins pred:$p));
1264   let AsmString = !strconcat(opc, "${p}", asm);
1265   let Pattern = pattern;
1266   list<Predicate> Predicates = [IsThumb2];
1267 }
1268
1269 // Same as Thumb2I except it can optionally modify CPSR. Note it's modeled as an
1270 // input operand since by default it's a zero register. It will become an
1271 // implicit def once it's "flipped".
1272 //
1273 // FIXME: This uses unified syntax so {s} comes before {p}. We should make it
1274 // more consistent.
1275 class Thumb2sI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1276                InstrItinClass itin,
1277                string opc, string asm, string cstr, list<dag> pattern>
1278   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1279   let OutOperandList = oops;
1280   let InOperandList = !con(iops, (ins pred:$p, cc_out:$s));
1281   let AsmString = !strconcat(opc, "${s}${p}", asm);
1282   let Pattern = pattern;
1283   list<Predicate> Predicates = [IsThumb2];
1284 }
1285
1286 // Special cases
1287 class Thumb2XI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1288                InstrItinClass itin,
1289                string asm, string cstr, list<dag> pattern>
1290   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1291   let OutOperandList = oops;
1292   let InOperandList = iops;
1293   let AsmString = asm;
1294   let Pattern = pattern;
1295   list<Predicate> Predicates = [IsThumb2];
1296 }
1297
1298 class ThumbXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1299               InstrItinClass itin,
1300               string asm, string cstr, list<dag> pattern>
1301   : InstARM<am, sz, IndexModeNone, ThumbFrm, GenericDomain, cstr, itin> {
1302   let OutOperandList = oops;
1303   let InOperandList = iops;
1304   let AsmString = asm;
1305   let Pattern = pattern;
1306   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1307 }
1308
1309 class T2I<dag oops, dag iops, InstrItinClass itin,
1310           string opc, string asm, list<dag> pattern>
1311   : Thumb2I<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1312 class T2Ii12<dag oops, dag iops, InstrItinClass itin,
1313              string opc, string asm, list<dag> pattern>
1314   : Thumb2I<oops, iops, AddrModeT2_i12, Size4Bytes, itin, opc, asm, "",pattern>;
1315 class T2Ii8<dag oops, dag iops, InstrItinClass itin,
1316             string opc, string asm, list<dag> pattern>
1317   : Thumb2I<oops, iops, AddrModeT2_i8, Size4Bytes, itin, opc, asm, "", pattern>;
1318 class T2Iso<dag oops, dag iops, InstrItinClass itin,
1319             string opc, string asm, list<dag> pattern>
1320   : Thumb2I<oops, iops, AddrModeT2_so, Size4Bytes, itin, opc, asm, "", pattern>;
1321 class T2Ipc<dag oops, dag iops, InstrItinClass itin,
1322             string opc, string asm, list<dag> pattern>
1323   : Thumb2I<oops, iops, AddrModeT2_pc, Size4Bytes, itin, opc, asm, "", pattern>;
1324 class T2Ii8s4<bit P, bit W, bit load, dag oops, dag iops, InstrItinClass itin,
1325               string opc, string asm, list<dag> pattern>
1326   : Thumb2I<oops, iops, AddrModeT2_i8s4, Size4Bytes, itin, opc, asm, "",
1327             pattern> {
1328   let Inst{31-27} = 0b11101;
1329   let Inst{26-25} = 0b00;
1330   let Inst{24}    = P;
1331   let Inst{23}    = ?; // The U bit.
1332   let Inst{22}    = 1;
1333   let Inst{21}    = W;
1334   let Inst{20}    = load;
1335 }
1336
1337 class T2sI<dag oops, dag iops, InstrItinClass itin,
1338            string opc, string asm, list<dag> pattern>
1339   : Thumb2sI<oops, iops, AddrModeNone, Size4Bytes, itin, opc, asm, "", pattern>;
1340
1341 class T2XI<dag oops, dag iops, InstrItinClass itin,
1342            string asm, list<dag> pattern>
1343   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, "", pattern>;
1344 class T2JTI<dag oops, dag iops, InstrItinClass itin,
1345             string asm, list<dag> pattern>
1346   : Thumb2XI<oops, iops, AddrModeNone, SizeSpecial, itin, asm, "", pattern>;
1347
1348 class T2Ix2<dag oops, dag iops, InstrItinClass itin,
1349             string opc, string asm, list<dag> pattern>
1350   : Thumb2I<oops, iops, AddrModeNone, Size8Bytes, itin, opc, asm, "", pattern>;
1351
1352 // Two-address instructions
1353 class T2XIt<dag oops, dag iops, InstrItinClass itin,
1354             string asm, string cstr, list<dag> pattern>
1355   : Thumb2XI<oops, iops, AddrModeNone, Size4Bytes, itin, asm, cstr, pattern>;
1356
1357 // T2Iidxldst - Thumb2 indexed load / store instructions.
1358 class T2Iidxldst<bit signed, bits<2> opcod, bit load, bit pre,
1359                  dag oops, dag iops,
1360                  AddrMode am, IndexMode im, InstrItinClass itin,
1361                  string opc, string asm, string cstr, list<dag> pattern>
1362   : InstARM<am, Size4Bytes, im, ThumbFrm, GenericDomain, cstr, itin> {
1363   let OutOperandList = oops;
1364   let InOperandList = !con(iops, (ins pred:$p));
1365   let AsmString = !strconcat(opc, "${p}", asm);
1366   let Pattern = pattern;
1367   list<Predicate> Predicates = [IsThumb2];
1368   let Inst{31-27} = 0b11111;
1369   let Inst{26-25} = 0b00;
1370   let Inst{24}    = signed;
1371   let Inst{23}    = 0;
1372   let Inst{22-21} = opcod;
1373   let Inst{20}    = load;
1374   let Inst{11}    = 1;
1375   // (P, W) = (1, 1) Pre-indexed or (0, 1) Post-indexed
1376   let Inst{10}    = pre; // The P bit.
1377   let Inst{8}     = 1; // The W bit.
1378 }
1379
1380 // Helper class for disassembly only
1381 // A6.3.16 & A6.3.17
1382 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1383 class T2I_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops, dag iops,
1384              InstrItinClass itin, string opc, string asm, list<dag> pattern>
1385   : T2I<oops, iops, itin, opc, asm, pattern> {
1386   let Inst{31-27} = 0b11111;
1387   let Inst{26-24} = 0b011;
1388   let Inst{23}    = long;
1389   let Inst{22-20} = op22_20;
1390   let Inst{7-4}   = op7_4;
1391 }
1392
1393 // Tv5Pat - Same as Pat<>, but requires V5T Thumb mode.
1394 class Tv5Pat<dag pattern, dag result> : Pat<pattern, result> {
1395   list<Predicate> Predicates = [IsThumb, IsThumb1Only, HasV5T];
1396 }
1397
1398 // T1Pat - Same as Pat<>, but requires that the compiler be in Thumb1 mode.
1399 class T1Pat<dag pattern, dag result> : Pat<pattern, result> {
1400   list<Predicate> Predicates = [IsThumb, IsThumb1Only];
1401 }
1402
1403 // T2Pat - Same as Pat<>, but requires that the compiler be in Thumb2 mode.
1404 class T2Pat<dag pattern, dag result> : Pat<pattern, result> {
1405   list<Predicate> Predicates = [IsThumb2];
1406 }
1407
1408 //===----------------------------------------------------------------------===//
1409
1410 //===----------------------------------------------------------------------===//
1411 // ARM VFP Instruction templates.
1412 //
1413
1414 // Almost all VFP instructions are predicable.
1415 class VFPI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1416            IndexMode im, Format f, InstrItinClass itin,
1417            string opc, string asm, string cstr, list<dag> pattern>
1418   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1419   bits<4> p;
1420   let Inst{31-28} = p;
1421   let OutOperandList = oops;
1422   let InOperandList = !con(iops, (ins pred:$p));
1423   let AsmString = !strconcat(opc, "${p}", asm);
1424   let Pattern = pattern;
1425   list<Predicate> Predicates = [HasVFP2];
1426 }
1427
1428 // Special cases
1429 class VFPXI<dag oops, dag iops, AddrMode am, SizeFlagVal sz,
1430             IndexMode im, Format f, InstrItinClass itin,
1431             string asm, string cstr, list<dag> pattern>
1432   : InstARM<am, sz, im, f, VFPDomain, cstr, itin> {
1433   let OutOperandList = oops;
1434   let InOperandList = iops;
1435   let AsmString = asm;
1436   let Pattern = pattern;
1437   list<Predicate> Predicates = [HasVFP2];
1438 }
1439
1440 class VFPAI<dag oops, dag iops, Format f, InstrItinClass itin,
1441             string opc, string asm, list<dag> pattern>
1442   : VFPI<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, f, itin,
1443          opc, asm, "", pattern>;
1444
1445 // ARM VFP addrmode5 loads and stores
1446 class ADI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1447            InstrItinClass itin,
1448            string opc, string asm, list<dag> pattern>
1449   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1450          VFPLdStFrm, itin, opc, asm, "", pattern> {
1451   // Instruction operands.
1452   bits<5>  Dd;
1453   bits<13> addr;
1454
1455   // Encode instruction operands.
1456   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1457   let Inst{22}    = Dd{4};
1458   let Inst{19-16} = addr{12-9};   // Rn
1459   let Inst{15-12} = Dd{3-0};
1460   let Inst{7-0}   = addr{7-0};    // imm8
1461
1462   // TODO: Mark the instructions with the appropriate subtarget info.
1463   let Inst{27-24} = opcod1;
1464   let Inst{21-20} = opcod2;
1465   let Inst{11-9}  = 0b101;
1466   let Inst{8}     = 1;          // Double precision
1467
1468   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1469   let D = VFPNeonDomain;
1470 }
1471
1472 class ASI5<bits<4> opcod1, bits<2> opcod2, dag oops, dag iops,
1473            InstrItinClass itin,
1474            string opc, string asm, list<dag> pattern>
1475   : VFPI<oops, iops, AddrMode5, Size4Bytes, IndexModeNone,
1476          VFPLdStFrm, itin, opc, asm, "", pattern> {
1477   // Instruction operands.
1478   bits<5>  Sd;
1479   bits<13> addr;
1480
1481   // Encode instruction operands.
1482   let Inst{23}    = addr{8};      // U (add = (U == '1'))
1483   let Inst{22}    = Sd{0};
1484   let Inst{19-16} = addr{12-9};   // Rn
1485   let Inst{15-12} = Sd{4-1};
1486   let Inst{7-0}   = addr{7-0};    // imm8
1487
1488   // TODO: Mark the instructions with the appropriate subtarget info.
1489   let Inst{27-24} = opcod1;
1490   let Inst{21-20} = opcod2;
1491   let Inst{11-9}  = 0b101;
1492   let Inst{8}     = 0;          // Single precision
1493 }
1494
1495 // VFP Load / store multiple pseudo instructions.
1496 class PseudoVFPLdStM<dag oops, dag iops, InstrItinClass itin, string cstr,
1497                      list<dag> pattern>
1498   : InstARM<AddrMode4, Size4Bytes, IndexModeNone, Pseudo, VFPNeonDomain,
1499             cstr, itin> {
1500   let OutOperandList = oops;
1501   let InOperandList = !con(iops, (ins pred:$p));
1502   let Pattern = pattern;
1503   list<Predicate> Predicates = [HasVFP2];
1504 }
1505
1506 // Load / store multiple
1507 class AXDI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1508             string asm, string cstr, list<dag> pattern>
1509   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1510           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1511   // TODO: Mark the instructions with the appropriate subtarget info.
1512   let Inst{27-25} = 0b110;
1513   let Inst{11-9}  = 0b101;
1514   let Inst{8}     = 1;          // Double precision
1515
1516   // 64-bit loads & stores operate on both NEON and VFP pipelines.
1517   let D = VFPNeonDomain;
1518 }
1519
1520 class AXSI4<dag oops, dag iops, IndexMode im, InstrItinClass itin,
1521             string asm, string cstr, list<dag> pattern>
1522   : VFPXI<oops, iops, AddrMode4, Size4Bytes, im,
1523           VFPLdStMulFrm, itin, asm, cstr, pattern> {
1524   // TODO: Mark the instructions with the appropriate subtarget info.
1525   let Inst{27-25} = 0b110;
1526   let Inst{11-9}  = 0b101;
1527   let Inst{8}     = 0;          // Single precision
1528 }
1529
1530 // Double precision, unary
1531 class ADuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1532            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1533            string asm, list<dag> pattern>
1534   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1535   // Instruction operands.
1536   bits<5> Dd;
1537   bits<5> Dm;
1538
1539   // Encode instruction operands.
1540   let Inst{3-0}   = Dm{3-0};
1541   let Inst{5}     = Dm{4};
1542   let Inst{15-12} = Dd{3-0};
1543   let Inst{22}    = Dd{4};
1544
1545   let Inst{27-23} = opcod1;
1546   let Inst{21-20} = opcod2;
1547   let Inst{19-16} = opcod3;
1548   let Inst{11-9}  = 0b101;
1549   let Inst{8}     = 1;          // Double precision
1550   let Inst{7-6}   = opcod4;
1551   let Inst{4}     = opcod5;
1552 }
1553
1554 // Double precision, binary
1555 class ADbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1556            dag iops, InstrItinClass itin, string opc, string asm,
1557            list<dag> pattern>
1558   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1559   // Instruction operands.
1560   bits<5> Dd;
1561   bits<5> Dn;
1562   bits<5> Dm;
1563
1564   // Encode instruction operands.
1565   let Inst{3-0}   = Dm{3-0};
1566   let Inst{5}     = Dm{4};
1567   let Inst{19-16} = Dn{3-0};
1568   let Inst{7}     = Dn{4};
1569   let Inst{15-12} = Dd{3-0};
1570   let Inst{22}    = Dd{4};
1571
1572   let Inst{27-23} = opcod1;
1573   let Inst{21-20} = opcod2;
1574   let Inst{11-9}  = 0b101;
1575   let Inst{8}     = 1;          // Double precision
1576   let Inst{6}     = op6;
1577   let Inst{4}     = op4;
1578 }
1579
1580 // Single precision, unary
1581 class ASuI<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1582            bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1583            string asm, list<dag> pattern>
1584   : VFPAI<oops, iops, VFPUnaryFrm, itin, opc, asm, pattern> {
1585   // Instruction operands.
1586   bits<5> Sd;
1587   bits<5> Sm;
1588
1589   // Encode instruction operands.
1590   let Inst{3-0}   = Sm{4-1};
1591   let Inst{5}     = Sm{0};
1592   let Inst{15-12} = Sd{4-1};
1593   let Inst{22}    = Sd{0};
1594
1595   let Inst{27-23} = opcod1;
1596   let Inst{21-20} = opcod2;
1597   let Inst{19-16} = opcod3;
1598   let Inst{11-9}  = 0b101;
1599   let Inst{8}     = 0;          // Single precision
1600   let Inst{7-6}   = opcod4;
1601   let Inst{4}     = opcod5;
1602 }
1603
1604 // Single precision unary, if no NEON
1605 // Same as ASuI except not available if NEON is enabled
1606 class ASuIn<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<2> opcod4,
1607             bit opcod5, dag oops, dag iops, InstrItinClass itin, string opc,
1608             string asm, list<dag> pattern>
1609   : ASuI<opcod1, opcod2, opcod3, opcod4, opcod5, oops, iops, itin, opc, asm,
1610          pattern> {
1611   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1612 }
1613
1614 // Single precision, binary
1615 class ASbI<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops, dag iops,
1616            InstrItinClass itin, string opc, string asm, list<dag> pattern>
1617   : VFPAI<oops, iops, VFPBinaryFrm, itin, opc, asm, pattern> {
1618   // Instruction operands.
1619   bits<5> Sd;
1620   bits<5> Sn;
1621   bits<5> Sm;
1622
1623   // Encode instruction operands.
1624   let Inst{3-0}   = Sm{4-1};
1625   let Inst{5}     = Sm{0};
1626   let Inst{19-16} = Sn{4-1};
1627   let Inst{7}     = Sn{0};
1628   let Inst{15-12} = Sd{4-1};
1629   let Inst{22}    = Sd{0};
1630
1631   let Inst{27-23} = opcod1;
1632   let Inst{21-20} = opcod2;
1633   let Inst{11-9}  = 0b101;
1634   let Inst{8}     = 0;          // Single precision
1635   let Inst{6}     = op6;
1636   let Inst{4}     = op4;
1637 }
1638
1639 // Single precision binary, if no NEON
1640 // Same as ASbI except not available if NEON is enabled
1641 class ASbIn<bits<5> opcod1, bits<2> opcod2, bit op6, bit op4, dag oops,
1642             dag iops, InstrItinClass itin, string opc, string asm,
1643             list<dag> pattern>
1644   : ASbI<opcod1, opcod2, op6, op4, oops, iops, itin, opc, asm, pattern> {
1645   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1646
1647   // Instruction operands.
1648   bits<5> Sd;
1649   bits<5> Sn;
1650   bits<5> Sm;
1651
1652   // Encode instruction operands.
1653   let Inst{3-0}   = Sm{4-1};
1654   let Inst{5}     = Sm{0};
1655   let Inst{19-16} = Sn{4-1};
1656   let Inst{7}     = Sn{0};
1657   let Inst{15-12} = Sd{4-1};
1658   let Inst{22}    = Sd{0};
1659 }
1660
1661 // VFP conversion instructions
1662 class AVConv1I<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1663                dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1664                list<dag> pattern>
1665   : VFPAI<oops, iops, VFPConv1Frm, itin, opc, asm, pattern> {
1666   let Inst{27-23} = opcod1;
1667   let Inst{21-20} = opcod2;
1668   let Inst{19-16} = opcod3;
1669   let Inst{11-8}  = opcod4;
1670   let Inst{6}     = 1;
1671   let Inst{4}     = 0;
1672 }
1673
1674 // VFP conversion between floating-point and fixed-point
1675 class AVConv1XI<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4, bit op5,
1676                 dag oops, dag iops, InstrItinClass itin, string opc, string asm,
1677                 list<dag> pattern>
1678   : AVConv1I<op1, op2, op3, op4, oops, iops, itin, opc, asm, pattern> {
1679   // size (fixed-point number): sx == 0 ? 16 : 32
1680   let Inst{7} = op5; // sx
1681 }
1682
1683 // VFP conversion instructions, if no NEON
1684 class AVConv1In<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3, bits<4> opcod4,
1685                 dag oops, dag iops, InstrItinClass itin,
1686                 string opc, string asm, list<dag> pattern>
1687   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
1688              pattern> {
1689   list<Predicate> Predicates = [HasVFP2,DontUseNEONForFP];
1690 }
1691
1692 class AVConvXI<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops, Format f,
1693                InstrItinClass itin,
1694                string opc, string asm, list<dag> pattern>
1695   : VFPAI<oops, iops, f, itin, opc, asm, pattern> {
1696   let Inst{27-20} = opcod1;
1697   let Inst{11-8}  = opcod2;
1698   let Inst{4}     = 1;
1699 }
1700
1701 class AVConv2I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1702                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1703   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv2Frm, itin, opc, asm, pattern>;
1704
1705 class AVConv3I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1706                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1707   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv3Frm, itin, opc, asm, pattern>;
1708
1709 class AVConv4I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1710                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1711   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv4Frm, itin, opc, asm, pattern>;
1712
1713 class AVConv5I<bits<8> opcod1, bits<4> opcod2, dag oops, dag iops,
1714                InstrItinClass itin, string opc, string asm, list<dag> pattern>
1715   : AVConvXI<opcod1, opcod2, oops, iops, VFPConv5Frm, itin, opc, asm, pattern>;
1716
1717 //===----------------------------------------------------------------------===//
1718
1719 //===----------------------------------------------------------------------===//
1720 // ARM NEON Instruction templates.
1721 //
1722
1723 class NeonI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1724             InstrItinClass itin, string opc, string dt, string asm, string cstr,
1725             list<dag> pattern>
1726   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1727   let OutOperandList = oops;
1728   let InOperandList = !con(iops, (ins pred:$p));
1729   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1730   let Pattern = pattern;
1731   list<Predicate> Predicates = [HasNEON];
1732 }
1733
1734 // Same as NeonI except it does not have a "data type" specifier.
1735 class NeonXI<dag oops, dag iops, AddrMode am, IndexMode im, Format f,
1736              InstrItinClass itin, string opc, string asm, string cstr,
1737              list<dag> pattern>
1738   : InstARM<am, Size4Bytes, im, f, NeonDomain, cstr, itin> {
1739   let OutOperandList = oops;
1740   let InOperandList = !con(iops, (ins pred:$p));
1741   let AsmString = !strconcat(opc, "${p}", "\t", asm);
1742   let Pattern = pattern;
1743   list<Predicate> Predicates = [HasNEON];
1744 }
1745
1746 class NLdSt<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1747             dag oops, dag iops, InstrItinClass itin,
1748             string opc, string dt, string asm, string cstr, list<dag> pattern>
1749   : NeonI<oops, iops, AddrMode6, IndexModeNone, NLdStFrm, itin, opc, dt, asm,
1750           cstr, pattern> {
1751   let Inst{31-24} = 0b11110100;
1752   let Inst{23}    = op23;
1753   let Inst{21-20} = op21_20;
1754   let Inst{11-8}  = op11_8;
1755   let Inst{7-4}   = op7_4;
1756
1757   string PostEncoderMethod = "NEONThumb2LoadStorePostEncoder";
1758
1759   bits<5> Vd;
1760   bits<6> Rn;
1761   bits<4> Rm;
1762
1763   let Inst{22}    = Vd{4};
1764   let Inst{15-12} = Vd{3-0};
1765   let Inst{19-16} = Rn{3-0};
1766   let Inst{3-0}   = Rm{3-0};
1767 }
1768
1769 class NLdStLn<bit op23, bits<2> op21_20, bits<4> op11_8, bits<4> op7_4,
1770             dag oops, dag iops, InstrItinClass itin,
1771             string opc, string dt, string asm, string cstr, list<dag> pattern>
1772   : NLdSt<op23, op21_20, op11_8, op7_4, oops, iops, itin, opc,
1773           dt, asm, cstr, pattern> {
1774   bits<3> lane;
1775 }
1776
1777 class PseudoNLdSt<dag oops, dag iops, InstrItinClass itin, string cstr>
1778   : InstARM<AddrMode6, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1779             itin> {
1780   let OutOperandList = oops;
1781   let InOperandList = !con(iops, (ins pred:$p));
1782   list<Predicate> Predicates = [HasNEON];
1783 }
1784
1785 class PseudoNeonI<dag oops, dag iops, InstrItinClass itin, string cstr,
1786                   list<dag> pattern>
1787   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, Pseudo, NeonDomain, cstr,
1788             itin> {
1789   let OutOperandList = oops;
1790   let InOperandList = !con(iops, (ins pred:$p));
1791   let Pattern = pattern;
1792   list<Predicate> Predicates = [HasNEON];
1793 }
1794
1795 class NDataI<dag oops, dag iops, Format f, InstrItinClass itin,
1796              string opc, string dt, string asm, string cstr, list<dag> pattern>
1797   : NeonI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, dt, asm, cstr,
1798           pattern> {
1799   let Inst{31-25} = 0b1111001;
1800   string PostEncoderMethod = "NEONThumb2DataIPostEncoder";
1801 }
1802
1803 class NDataXI<dag oops, dag iops, Format f, InstrItinClass itin,
1804               string opc, string asm, string cstr, list<dag> pattern>
1805   : NeonXI<oops, iops, AddrModeNone, IndexModeNone, f, itin, opc, asm,
1806            cstr, pattern> {
1807   let Inst{31-25} = 0b1111001;
1808 }
1809
1810 // NEON "one register and a modified immediate" format.
1811 class N1ModImm<bit op23, bits<3> op21_19, bits<4> op11_8, bit op7, bit op6,
1812                bit op5, bit op4,
1813                dag oops, dag iops, InstrItinClass itin,
1814                string opc, string dt, string asm, string cstr,
1815                list<dag> pattern>
1816   : NDataI<oops, iops, N1RegModImmFrm, itin, opc, dt, asm, cstr, pattern> {
1817   let Inst{23}    = op23;
1818   let Inst{21-19} = op21_19;
1819   let Inst{11-8}  = op11_8;
1820   let Inst{7}     = op7;
1821   let Inst{6}     = op6;
1822   let Inst{5}     = op5;
1823   let Inst{4}     = op4;
1824
1825   // Instruction operands.
1826   bits<5> Vd;
1827   bits<13> SIMM;
1828
1829   let Inst{15-12} = Vd{3-0};
1830   let Inst{22}    = Vd{4};
1831   let Inst{24}    = SIMM{7};
1832   let Inst{18-16} = SIMM{6-4};
1833   let Inst{3-0}   = SIMM{3-0};
1834 }
1835
1836 // NEON 2 vector register format.
1837 class N2V<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1838           bits<5> op11_7, bit op6, bit op4,
1839           dag oops, dag iops, InstrItinClass itin,
1840           string opc, string dt, string asm, string cstr, list<dag> pattern>
1841   : NDataI<oops, iops, N2RegFrm, itin, opc, dt, asm, cstr, pattern> {
1842   let Inst{24-23} = op24_23;
1843   let Inst{21-20} = op21_20;
1844   let Inst{19-18} = op19_18;
1845   let Inst{17-16} = op17_16;
1846   let Inst{11-7}  = op11_7;
1847   let Inst{6}     = op6;
1848   let Inst{4}     = op4;
1849
1850   // Instruction operands.
1851   bits<5> Vd;
1852   bits<5> Vm;
1853
1854   let Inst{15-12} = Vd{3-0};
1855   let Inst{22}    = Vd{4};
1856   let Inst{3-0}   = Vm{3-0};
1857   let Inst{5}     = Vm{4};
1858 }
1859
1860 // Same as N2V except it doesn't have a datatype suffix.
1861 class N2VX<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18, bits<2> op17_16,
1862            bits<5> op11_7, bit op6, bit op4,
1863            dag oops, dag iops, InstrItinClass itin,
1864            string opc, string asm, string cstr, list<dag> pattern>
1865   : NDataXI<oops, iops, N2RegFrm, itin, opc, asm, cstr, pattern> {
1866   let Inst{24-23} = op24_23;
1867   let Inst{21-20} = op21_20;
1868   let Inst{19-18} = op19_18;
1869   let Inst{17-16} = op17_16;
1870   let Inst{11-7}  = op11_7;
1871   let Inst{6}     = op6;
1872   let Inst{4}     = op4;
1873
1874   // Instruction operands.
1875   bits<5> Vd;
1876   bits<5> Vm;
1877
1878   let Inst{15-12} = Vd{3-0};
1879   let Inst{22}    = Vd{4};
1880   let Inst{3-0}   = Vm{3-0};
1881   let Inst{5}     = Vm{4};
1882 }
1883
1884 // NEON 2 vector register with immediate.
1885 class N2VImm<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1886              dag oops, dag iops, Format f, InstrItinClass itin,
1887              string opc, string dt, string asm, string cstr, list<dag> pattern>
1888   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1889   let Inst{24}   = op24;
1890   let Inst{23}   = op23;
1891   let Inst{11-8} = op11_8;
1892   let Inst{7}    = op7;
1893   let Inst{6}    = op6;
1894   let Inst{4}    = op4;
1895
1896   // Instruction operands.
1897   bits<5> Vd;
1898   bits<5> Vm;
1899   bits<6> SIMM;
1900
1901   let Inst{15-12} = Vd{3-0};
1902   let Inst{22}    = Vd{4};
1903   let Inst{3-0}   = Vm{3-0};
1904   let Inst{5}     = Vm{4};
1905   let Inst{21-16} = SIMM{5-0};
1906 }
1907
1908 // NEON 3 vector register format.
1909 class N3V<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6, bit op4,
1910           dag oops, dag iops, Format f, InstrItinClass itin,
1911           string opc, string dt, string asm, string cstr, list<dag> pattern>
1912   : NDataI<oops, iops, f, itin, opc, dt, asm, cstr, pattern> {
1913   let Inst{24}    = op24;
1914   let Inst{23}    = op23;
1915   let Inst{21-20} = op21_20;
1916   let Inst{11-8}  = op11_8;
1917   let Inst{6}     = op6;
1918   let Inst{4}     = op4;
1919
1920   // Instruction operands.
1921   bits<5> Vd;
1922   bits<5> Vn;
1923   bits<5> Vm;
1924
1925   let Inst{15-12} = Vd{3-0};
1926   let Inst{22}    = Vd{4};
1927   let Inst{19-16} = Vn{3-0};
1928   let Inst{7}     = Vn{4};
1929   let Inst{3-0}   = Vm{3-0};
1930   let Inst{5}     = Vm{4};
1931 }
1932
1933 // Same as N3V except it doesn't have a data type suffix.
1934 class N3VX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op6,
1935            bit op4,
1936            dag oops, dag iops, Format f, InstrItinClass itin,
1937            string opc, string asm, string cstr, list<dag> pattern>
1938   : NDataXI<oops, iops, f, itin, opc, asm, cstr, pattern> {
1939   let Inst{24}    = op24;
1940   let Inst{23}    = op23;
1941   let Inst{21-20} = op21_20;
1942   let Inst{11-8}  = op11_8;
1943   let Inst{6}     = op6;
1944   let Inst{4}     = op4;
1945
1946   // Instruction operands.
1947   bits<5> Vd;
1948   bits<5> Vn;
1949   bits<5> Vm;
1950
1951   let Inst{15-12} = Vd{3-0};
1952   let Inst{22}    = Vd{4};
1953   let Inst{19-16} = Vn{3-0};
1954   let Inst{7}     = Vn{4};
1955   let Inst{3-0}   = Vm{3-0};
1956   let Inst{5}     = Vm{4};
1957 }
1958
1959 // NEON VMOVs between scalar and core registers.
1960 class NVLaneOp<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1961                dag oops, dag iops, Format f, InstrItinClass itin,
1962                string opc, string dt, string asm, list<dag> pattern>
1963   : InstARM<AddrModeNone, Size4Bytes, IndexModeNone, f, NeonDomain,
1964             "", itin> {
1965   let Inst{27-20} = opcod1;
1966   let Inst{11-8}  = opcod2;
1967   let Inst{6-5}   = opcod3;
1968   let Inst{4}     = 1;
1969
1970   let OutOperandList = oops;
1971   let InOperandList = !con(iops, (ins pred:$p));
1972   let AsmString = !strconcat(opc, "${p}", ".", dt, "\t", asm);
1973   let Pattern = pattern;
1974   list<Predicate> Predicates = [HasNEON];
1975
1976   string PostEncoderMethod = "NEONThumb2DupPostEncoder";
1977
1978   bits<5> V;
1979   bits<4> R;
1980   bits<4> p;
1981   bits<4> lane;
1982
1983   let Inst{31-28} = p{3-0};
1984   let Inst{7}     = V{4};
1985   let Inst{19-16} = V{3-0};
1986   let Inst{15-12} = R{3-0};
1987 }
1988 class NVGetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1989                 dag oops, dag iops, InstrItinClass itin,
1990                 string opc, string dt, string asm, list<dag> pattern>
1991   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NGetLnFrm, itin,
1992              opc, dt, asm, pattern>;
1993 class NVSetLane<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1994                 dag oops, dag iops, InstrItinClass itin,
1995                 string opc, string dt, string asm, list<dag> pattern>
1996   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NSetLnFrm, itin,
1997              opc, dt, asm, pattern>;
1998 class NVDup<bits<8> opcod1, bits<4> opcod2, bits<2> opcod3,
1999             dag oops, dag iops, InstrItinClass itin,
2000             string opc, string dt, string asm, list<dag> pattern>
2001   : NVLaneOp<opcod1, opcod2, opcod3, oops, iops, NDupFrm, itin,
2002              opc, dt, asm, pattern>;
2003
2004 // Vector Duplicate Lane (from scalar to all elements)
2005 class NVDupLane<bits<4> op19_16, bit op6, dag oops, dag iops,
2006                 InstrItinClass itin, string opc, string dt, string asm,
2007                 list<dag> pattern>
2008   : NDataI<oops, iops, NVDupLnFrm, itin, opc, dt, asm, "", pattern> {
2009   let Inst{24-23} = 0b11;
2010   let Inst{21-20} = 0b11;
2011   let Inst{19-16} = op19_16;
2012   let Inst{11-7}  = 0b11000;
2013   let Inst{6}     = op6;
2014   let Inst{4}     = 0;
2015
2016   bits<5> Vd;
2017   bits<5> Vm;
2018   bits<4> lane;
2019
2020   let Inst{22}     = Vd{4};
2021   let Inst{15-12} = Vd{3-0};
2022   let Inst{5}     = Vm{4};
2023   let Inst{3-0} = Vm{3-0};
2024 }
2025
2026 // NEONFPPat - Same as Pat<>, but requires that the compiler be using NEON
2027 // for single-precision FP.
2028 class NEONFPPat<dag pattern, dag result> : Pat<pattern, result> {
2029   list<Predicate> Predicates = [HasNEON,UseNEONForFP];
2030 }