lib/Target/ARM/ARMISelLowering.h

   1 //===-- ARMISelLowering.h - ARM DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef ARMISELLOWERING_H
  16 #define ARMISELLOWERING_H
  17
  18 #include "ARMSubtarget.h"
  19 #include "llvm/Target/TargetLowering.h"
  20 #include "llvm/Target/TargetRegisterInfo.h"
  21 #include "llvm/CodeGen/FastISel.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include <vector>
  25
  26 namespace llvm {
  27   class ARMConstantPoolValue;
  28
  29   namespace ARMISD {
  30     // ARM Specific DAG Nodes
  31     enum NodeType {
  32       // Start the numbering where the builtin ops and target ops leave off.
  33       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  34
  35       Wrapper,      // Wrapper - A wrapper node for TargetConstantPool,
  36                     // TargetExternalSymbol, and TargetGlobalAddress.
  37       WrapperDYN,   // WrapperDYN - A wrapper node for TargetGlobalAddress in
  38                     // DYN mode.
  39       WrapperPIC,   // WrapperPIC - A wrapper node for TargetGlobalAddress in
  40                     // PIC mode.
  41       WrapperJT,    // WrapperJT - A wrapper node for TargetJumpTable
  42
  43       CALL,         // Function call.
  44       CALL_PRED,    // Function call that's predicable.
  45       CALL_NOLINK,  // Function call with branch not branch-and-link.
  46       tCALL,        // Thumb function call.
  47       BRCOND,       // Conditional branch.
  48       BR_JT,        // Jumptable branch.
  49       BR2_JT,       // Jumptable branch (2 level - jumptable entry is a jump).
  50       RET_FLAG,     // Return with a flag operand.
  51
  52       PIC_ADD,      // Add with a PC operand and a PIC label.
  53
  54       CMP,          // ARM compare instructions.
  55       CMPZ,         // ARM compare that sets only Z flag.
  56       CMPFP,        // ARM VFP compare instruction, sets FPSCR.
  57       CMPFPw0,      // ARM VFP compare against zero instruction, sets FPSCR.
  58       FMSTAT,       // ARM fmstat instruction.
  59
  60       CMOV,         // ARM conditional move instructions.
  61       CAND,         // ARM conditional and instructions.
  62       COR,          // ARM conditional or instructions.
  63       CXOR,         // ARM conditional xor instructions.
  64
  65       BCC_i64,
  66
  67       RBIT,         // ARM bitreverse instruction
  68
  69       FTOSI,        // FP to sint within a FP register.
  70       FTOUI,        // FP to uint within a FP register.
  71       SITOF,        // sint to FP within a FP register.
  72       UITOF,        // uint to FP within a FP register.
  73
  74       SRL_FLAG,     // V,Flag = srl_flag X -> srl X, 1 + save carry out.
  75       SRA_FLAG,     // V,Flag = sra_flag X -> sra X, 1 + save carry out.
  76       RRX,          // V = RRX X, Flag     -> srl X, 1 + shift in carry flag.
  77
  78       ADDC,         // Add with carry
  79       ADDE,         // Add using carry
  80       SUBC,         // Sub with carry
  81       SUBE,         // Sub using carry
  82
  83       VMOVRRD,      // double to two gprs.
  84       VMOVDRR,      // Two gprs to double.
  85
  86       EH_SJLJ_SETJMP,         // SjLj exception handling setjmp.
  87       EH_SJLJ_LONGJMP,        // SjLj exception handling longjmp.
  88
  89       TC_RETURN,    // Tail call return pseudo.
  90
  91       THREAD_POINTER,
  92
  93       DYN_ALLOC,    // Dynamic allocation on the stack.
  94
  95       MEMBARRIER,   // Memory barrier (DMB)
  96       MEMBARRIER_MCR, // Memory barrier (MCR)
  97
  98       PRELOAD,      // Preload
  99
 100       VCEQ,         // Vector compare equal.
 101       VCEQZ,        // Vector compare equal to zero.
 102       VCGE,         // Vector compare greater than or equal.
 103       VCGEZ,        // Vector compare greater than or equal to zero.
 104       VCLEZ,        // Vector compare less than or equal to zero.
 105       VCGEU,        // Vector compare unsigned greater than or equal.
 106       VCGT,         // Vector compare greater than.
 107       VCGTZ,        // Vector compare greater than zero.
 108       VCLTZ,        // Vector compare less than zero.
 109       VCGTU,        // Vector compare unsigned greater than.
 110       VTST,         // Vector test bits.
 111
 112       // Vector shift by immediate:
 113       VSHL,         // ...left
 114       VSHRs,        // ...right (signed)
 115       VSHRu,        // ...right (unsigned)
 116       VSHLLs,       // ...left long (signed)
 117       VSHLLu,       // ...left long (unsigned)
 118       VSHLLi,       // ...left long (with maximum shift count)
 119       VSHRN,        // ...right narrow
 120
 121       // Vector rounding shift by immediate:
 122       VRSHRs,       // ...right (signed)
 123       VRSHRu,       // ...right (unsigned)
 124       VRSHRN,       // ...right narrow
 125
 126       // Vector saturating shift by immediate:
 127       VQSHLs,       // ...left (signed)
 128       VQSHLu,       // ...left (unsigned)
 129       VQSHLsu,      // ...left (signed to unsigned)
 130       VQSHRNs,      // ...right narrow (signed)
 131       VQSHRNu,      // ...right narrow (unsigned)
 132       VQSHRNsu,     // ...right narrow (signed to unsigned)
 133
 134       // Vector saturating rounding shift by immediate:
 135       VQRSHRNs,     // ...right narrow (signed)
 136       VQRSHRNu,     // ...right narrow (unsigned)
 137       VQRSHRNsu,    // ...right narrow (signed to unsigned)
 138
 139       // Vector shift and insert:
 140       VSLI,         // ...left
 141       VSRI,         // ...right
 142
 143       // Vector get lane (VMOV scalar to ARM core register)
 144       // (These are used for 8- and 16-bit element types only.)
 145       VGETLANEu,    // zero-extend vector extract element
 146       VGETLANEs,    // sign-extend vector extract element
 147
 148       // Vector move immediate and move negated immediate:
 149       VMOVIMM,
 150       VMVNIMM,
 151
 152       // Vector move f32 immediate:
 153       VMOVFPIMM,
 154
 155       // Vector duplicate:
 156       VDUP,
 157       VDUPLANE,
 158
 159       // Vector shuffles:
 160       VEXT,         // extract
 161       VREV64,       // reverse elements within 64-bit doublewords
 162       VREV32,       // reverse elements within 32-bit words
 163       VREV16,       // reverse elements within 16-bit halfwords
 164       VZIP,         // zip (interleave)
 165       VUZP,         // unzip (deinterleave)
 166       VTRN,         // transpose
 167       VTBL1,        // 1-register shuffle with mask
 168       VTBL2,        // 2-register shuffle with mask
 169
 170       // Vector multiply long:
 171       VMULLs,       // ...signed
 172       VMULLu,       // ...unsigned
 173
 174       // Operands of the standard BUILD_VECTOR node are not legalized, which
 175       // is fine if BUILD_VECTORs are always lowered to shuffles or other
 176       // operations, but for ARM some BUILD_VECTORs are legal as-is and their
 177       // operands need to be legalized.  Define an ARM-specific version of
 178       // BUILD_VECTOR for this purpose.
 179       BUILD_VECTOR,
 180
 181       // Floating-point max and min:
 182       FMAX,
 183       FMIN,
 184
 185       // Bit-field insert
 186       BFI,
 187
 188       // Vector OR with immediate
 189       VORRIMM,
 190       // Vector AND with NOT of immediate
 191       VBICIMM,
 192
 193       // Vector bitwise select
 194       VBSL,
 195
 196       // Vector load N-element structure to all lanes:
 197       VLD2DUP = ISD::FIRST_TARGET_MEMORY_OPCODE,
 198       VLD3DUP,
 199       VLD4DUP,
 200
 201       // NEON loads with post-increment base updates:
 202       VLD1_UPD,
 203       VLD2_UPD,
 204       VLD3_UPD,
 205       VLD4_UPD,
 206       VLD2LN_UPD,
 207       VLD3LN_UPD,
 208       VLD4LN_UPD,
 209       VLD2DUP_UPD,
 210       VLD3DUP_UPD,
 211       VLD4DUP_UPD,
 212
 213       // NEON stores with post-increment base updates:
 214       VST1_UPD,
 215       VST2_UPD,
 216       VST3_UPD,
 217       VST4_UPD,
 218       VST2LN_UPD,
 219       VST3LN_UPD,
 220       VST4LN_UPD,
 221
 222       // 64-bit atomic ops (value split into two registers)
 223       ATOMADD64_DAG,
 224       ATOMSUB64_DAG,
 225       ATOMOR64_DAG,
 226       ATOMXOR64_DAG,
 227       ATOMAND64_DAG,
 228       ATOMNAND64_DAG,
 229       ATOMSWAP64_DAG,
 230       ATOMCMPXCHG64_DAG
 231     };
 232   }
 233
 234   /// Define some predicates that are used for node matching.
 235   namespace ARM {
 236     bool isBitFieldInvertedMask(unsigned v);
 237   }
 238
 239   //===--------------------------------------------------------------------===//
 240   //  ARMTargetLowering - ARM Implementation of the TargetLowering interface
 241
 242   class ARMTargetLowering : public TargetLowering {
 243   public:
 244     explicit ARMTargetLowering(TargetMachine &TM);
 245
 246     virtual unsigned getJumpTableEncoding(void) const;
 247
 248     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 249
 250     /// ReplaceNodeResults - Replace the results of node with an illegal result
 251     /// type with new values built out of custom code.
 252     ///
 253     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 254                                     SelectionDAG &DAG) const;
 255
 256     virtual const char *getTargetNodeName(unsigned Opcode) const;
 257
 258     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 259     virtual EVT getSetCCResultType(EVT VT) const;
 260
 261     virtual MachineBasicBlock *
 262       EmitInstrWithCustomInserter(MachineInstr *MI,
 263                                   MachineBasicBlock *MBB) const;
 264
 265     virtual void
 266     AdjustInstrPostInstrSelection(MachineInstr *MI, SDNode *Node) const;
 267
 268     SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const;
 269     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 270
 271     bool isDesirableToTransformToIntegerOp(unsigned Opc, EVT VT) const;
 272
 273     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 274     /// unaligned memory accesses. of the specified type.
 275     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const;
 276
 277     virtual EVT getOptimalMemOpType(uint64_t Size,
 278                                     unsigned DstAlign, unsigned SrcAlign,
 279                                     bool IsZeroVal,
 280                                     bool MemcpyStrSrc,
 281                                     MachineFunction &MF) const;
 282
 283     /// isLegalAddressingMode - Return true if the addressing mode represented
 284     /// by AM is legal for this target, for a load/store of the specified type.
 285     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 286     bool isLegalT2ScaledAddressingMode(const AddrMode &AM, EVT VT) const;
 287
 288     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 289     /// icmp immediate, that is the target has icmp instructions which can
 290     /// compare a register against the immediate without having to materialize
 291     /// the immediate into a register.
 292     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 293
 294     /// isLegalAddImmediate - Return true if the specified immediate is legal
 295     /// add immediate, that is the target has add instructions which can
 296     /// add a register and the immediate without having to materialize
 297     /// the immediate into a register.
 298     virtual bool isLegalAddImmediate(int64_t Imm) const;
 299
 300     /// getPreIndexedAddressParts - returns true by value, base pointer and
 301     /// offset pointer and addressing mode by reference if the node's address
 302     /// can be legally represented as pre-indexed load / store address.
 303     virtual bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 304                                            SDValue &Offset,
 305                                            ISD::MemIndexedMode &AM,
 306                                            SelectionDAG &DAG) const;
 307
 308     /// getPostIndexedAddressParts - returns true by value, base pointer and
 309     /// offset pointer and addressing mode by reference if this node can be
 310     /// combined with a load / store to form a post-indexed load / store.
 311     virtual bool getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 312                                             SDValue &Base, SDValue &Offset,
 313                                             ISD::MemIndexedMode &AM,
 314                                             SelectionDAG &DAG) const;
 315
 316     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 317                                                 const APInt &Mask,
 318                                                 APInt &KnownZero,
 319                                                 APInt &KnownOne,
 320                                                 const SelectionDAG &DAG,
 321                                                 unsigned Depth) const;
 322
 323
 324     virtual bool ExpandInlineAsm(CallInst *CI) const;
 325
 326     ConstraintType getConstraintType(const std::string &Constraint) const;
 327
 328     /// Examine constraint string and operand type and determine a weight value.
 329     /// The operand object must already have been set up with the operand type.
 330     ConstraintWeight getSingleConstraintMatchWeight(
 331       AsmOperandInfo &info, const char *constraint) const;
 332
 333     std::pair<unsigned, const TargetRegisterClass*>
 334       getRegForInlineAsmConstraint(const std::string &Constraint,
 335                                    EVT VT) const;
 336
 337     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 338     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 339     /// true it means one of the asm constraint of the inline asm instruction
 340     /// being processed is 'm'.
 341     virtual void LowerAsmOperandForConstraint(SDValue Op,
 342                                               std::string &Constraint,
 343                                               std::vector<SDValue> &Ops,
 344                                               SelectionDAG &DAG) const;
 345
 346     const ARMSubtarget* getSubtarget() const {
 347       return Subtarget;
 348     }
 349
 350     /// getRegClassFor - Return the register class that should be used for the
 351     /// specified value type.
 352     virtual const TargetRegisterClass *getRegClassFor(EVT VT) const;
 353
 354     /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 355     /// be used for loads / stores from the global.
 356     virtual unsigned getMaximalGlobalOffset() const;
 357
 358     /// createFastISel - This method returns a target specific FastISel object,
 359     /// or null if the target does not support "fast" ISel.
 360     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 361
 362     Sched::Preference getSchedulingPreference(SDNode *N) const;
 363
 364     bool isShuffleMaskLegal(const SmallVectorImpl<int> &M, EVT VT) const;
 365     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const;
 366
 367     /// isFPImmLegal - Returns true if the target can instruction select the
 368     /// specified FP immediate natively. If false, the legalizer will
 369     /// materialize the FP immediate as a load from a constant pool.
 370     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 371
 372     virtual bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 373                                     const CallInst &I,
 374                                     unsigned Intrinsic) const;
 375   protected:
 376     std::pair<const TargetRegisterClass*, uint8_t>
 377     findRepresentativeClass(EVT VT) const;
 378
 379   private:
 380     /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
 381     /// make the right decision when generating code for different targets.
 382     const ARMSubtarget *Subtarget;
 383
 384     const TargetRegisterInfo *RegInfo;
 385
 386     const InstrItineraryData *Itins;
 387
 388     /// ARMPCLabelIndex - Keep track of the number of ARM PC labels created.
 389     ///
 390     unsigned ARMPCLabelIndex;
 391
 392     void addTypeForNEON(EVT VT, EVT PromotedLdStVT, EVT PromotedBitwiseVT);
 393     void addDRTypeForNEON(EVT VT);
 394     void addQRTypeForNEON(EVT VT);
 395
 396     typedef SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPassVector;
 397     void PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 398                           SDValue Chain, SDValue &Arg,
 399                           RegsToPassVector &RegsToPass,
 400                           CCValAssign &VA, CCValAssign &NextVA,
 401                           SDValue &StackPtr,
 402                           SmallVector<SDValue, 8> &MemOpChains,
 403                           ISD::ArgFlagsTy Flags) const;
 404     SDValue GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
 405                                  SDValue &Root, SelectionDAG &DAG,
 406                                  DebugLoc dl) const;
 407
 408     CCAssignFn *CCAssignFnForNode(CallingConv::ID CC, bool Return,
 409                                   bool isVarArg) const;
 410     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 411                              DebugLoc dl, SelectionDAG &DAG,
 412                              const CCValAssign &VA,
 413                              ISD::ArgFlagsTy Flags) const;
 414     SDValue LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 415     SDValue LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 416     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
 417                                     const ARMSubtarget *Subtarget) const;
 418     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 419     SDValue LowerGlobalAddressDarwin(SDValue Op, SelectionDAG &DAG) const;
 420     SDValue LowerGlobalAddressELF(SDValue Op, SelectionDAG &DAG) const;
 421     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 422     SDValue LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 423                                             SelectionDAG &DAG) const;
 424     SDValue LowerToTLSExecModels(GlobalAddressSDNode *GA,
 425                                    SelectionDAG &DAG) const;
 426     SDValue LowerGLOBAL_OFFSET_TABLE(SDValue Op, SelectionDAG &DAG) const;
 427     SDValue LowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 428     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 429     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 430     SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG) const;
 431     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 432     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 433     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 434     SDValue LowerShiftRightParts(SDValue Op, SelectionDAG &DAG) const;
 435     SDValue LowerShiftLeftParts(SDValue Op, SelectionDAG &DAG) const;
 436     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 437     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
 438                               const ARMSubtarget *ST) const;
 439
 440     SDValue ReconstructShuffle(SDValue Op, SelectionDAG &DAG) const;
 441
 442     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 443                             CallingConv::ID CallConv, bool isVarArg,
 444                             const SmallVectorImpl<ISD::InputArg> &Ins,
 445                             DebugLoc dl, SelectionDAG &DAG,
 446                             SmallVectorImpl<SDValue> &InVals) const;
 447
 448     virtual SDValue
 449       LowerFormalArguments(SDValue Chain,
 450                            CallingConv::ID CallConv, bool isVarArg,
 451                            const SmallVectorImpl<ISD::InputArg> &Ins,
 452                            DebugLoc dl, SelectionDAG &DAG,
 453                            SmallVectorImpl<SDValue> &InVals) const;
 454
 455     void VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
 456                               DebugLoc dl, SDValue &Chain, unsigned ArgOffset)
 457       const;
 458
 459     void computeRegArea(CCState &CCInfo, MachineFunction &MF,
 460                         unsigned &VARegSize, unsigned &VARegSaveSize) const;
 461
 462     virtual SDValue
 463       LowerCall(SDValue Chain, SDValue Callee,
 464                 CallingConv::ID CallConv, bool isVarArg,
 465                 bool &isTailCall,
 466                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 467                 const SmallVectorImpl<SDValue> &OutVals,
 468                 const SmallVectorImpl<ISD::InputArg> &Ins,
 469                 DebugLoc dl, SelectionDAG &DAG,
 470                 SmallVectorImpl<SDValue> &InVals) const;
 471
 472     /// HandleByVal - Target-specific cleanup for ByVal support.
 473     virtual void HandleByVal(CCState *, unsigned &) const;
 474
 475     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 476     /// for tail call optimization. Targets which want to do tail call
 477     /// optimization should implement this function.
 478     bool IsEligibleForTailCallOptimization(SDValue Callee,
 479                                            CallingConv::ID CalleeCC,
 480                                            bool isVarArg,
 481                                            bool isCalleeStructRet,
 482                                            bool isCallerStructRet,
 483                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 484                                     const SmallVectorImpl<SDValue> &OutVals,
 485                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 486                                            SelectionDAG& DAG) const;
 487     virtual SDValue
 488       LowerReturn(SDValue Chain,
 489                   CallingConv::ID CallConv, bool isVarArg,
 490                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 491                   const SmallVectorImpl<SDValue> &OutVals,
 492                   DebugLoc dl, SelectionDAG &DAG) const;
 493
 494     virtual bool isUsedByReturnOnly(SDNode *N) const;
 495
 496     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 497
 498     SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 499                       SDValue &ARMcc, SelectionDAG &DAG, DebugLoc dl) const;
 500     SDValue getVFPCmp(SDValue LHS, SDValue RHS,
 501                       SelectionDAG &DAG, DebugLoc dl) const;
 502     SDValue duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const;
 503
 504     SDValue OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const;
 505
 506     MachineBasicBlock *EmitAtomicCmpSwap(MachineInstr *MI,
 507                                          MachineBasicBlock *BB,
 508                                          unsigned Size) const;
 509     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI,
 510                                         MachineBasicBlock *BB,
 511                                         unsigned Size,
 512                                         unsigned BinOpcode) const;
 513     MachineBasicBlock *EmitAtomicBinary64(MachineInstr *MI,
 514                                           MachineBasicBlock *BB,
 515                                           unsigned Op1,
 516                                           unsigned Op2,
 517                                           bool NeedsCarry = false,
 518                                           bool IsCmpxchg = false) const;
 519     MachineBasicBlock * EmitAtomicBinaryMinMax(MachineInstr *MI,
 520                                                MachineBasicBlock *BB,
 521                                                unsigned Size,
 522                                                bool signExtend,
 523                                                ARMCC::CondCodes Cond) const;
 524
 525     void SetupEntryBlockForSjLj(MachineInstr *MI,
 526                                 MachineBasicBlock *MBB,
 527                                 MachineBasicBlock *DispatchBB, int FI) const;
 528
 529     MachineBasicBlock *EmitSjLjDispatchBlock(MachineInstr *MI,
 530                                              MachineBasicBlock *MBB) const;
 531
 532     bool RemapAddSubWithFlags(MachineInstr *MI, MachineBasicBlock *BB) const;
 533   };
 534
 535   enum NEONModImmType {
 536     VMOVModImm,
 537     VMVNModImm,
 538     OtherModImm
 539   };
 540
 541
 542   namespace ARM {
 543     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 544   }
 545 }
 546
 547 #endif  // ARMISELLOWERING_H