lib/Target/ARM/ARMISelLowering.h

   1 //===-- ARMISelLowering.h - ARM DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef ARMISELLOWERING_H
  16 #define ARMISELLOWERING_H
  17
  18 #include "ARMSubtarget.h"
  19 #include "llvm/Target/TargetLowering.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include <vector>
  23
  24 namespace llvm {
  25   class ARMConstantPoolValue;
  26
  27   namespace ARMISD {
  28     // ARM Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops and target ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       Wrapper,      // Wrapper - A wrapper node for TargetConstantPool,
  34                     // TargetExternalSymbol, and TargetGlobalAddress.
  35       WrapperJT,    // WrapperJT - A wrapper node for TargetJumpTable
  36
  37       CALL,         // Function call.
  38       CALL_PRED,    // Function call that's predicable.
  39       CALL_NOLINK,  // Function call with branch not branch-and-link.
  40       tCALL,        // Thumb function call.
  41       BRCOND,       // Conditional branch.
  42       BR_JT,        // Jumptable branch.
  43       BR2_JT,       // Jumptable branch (2 level - jumptable entry is a jump).
  44       RET_FLAG,     // Return with a flag operand.
  45
  46       PIC_ADD,      // Add with a PC operand and a PIC label.
  47
  48       CMP,          // ARM compare instructions.
  49       CMPZ,         // ARM compare that sets only Z flag.
  50       CMPFP,        // ARM VFP compare instruction, sets FPSCR.
  51       CMPFPw0,      // ARM VFP compare against zero instruction, sets FPSCR.
  52       FMSTAT,       // ARM fmstat instruction.
  53       CMOV,         // ARM conditional move instructions.
  54       CNEG,         // ARM conditional negate instructions.
  55
  56       RBIT,         // ARM bitreverse instruction
  57
  58       FTOSI,        // FP to sint within a FP register.
  59       FTOUI,        // FP to uint within a FP register.
  60       SITOF,        // sint to FP within a FP register.
  61       UITOF,        // uint to FP within a FP register.
  62
  63       SRL_FLAG,     // V,Flag = srl_flag X -> srl X, 1 + save carry out.
  64       SRA_FLAG,     // V,Flag = sra_flag X -> sra X, 1 + save carry out.
  65       RRX,          // V = RRX X, Flag     -> srl X, 1 + shift in carry flag.
  66
  67       VMOVRRD,      // double to two gprs.
  68       VMOVDRR,      // Two gprs to double.
  69
  70       EH_SJLJ_SETJMP,    // SjLj exception handling setjmp.
  71       EH_SJLJ_LONGJMP,   // SjLj exception handling longjmp.
  72
  73       TC_RETURN,    // Tail call return pseudo.
  74
  75       THREAD_POINTER,
  76
  77       DYN_ALLOC,    // Dynamic allocation on the stack.
  78
  79       MEMBARRIER,   // Memory barrier
  80       SYNCBARRIER,  // Memory sync barrier
  81
  82       VCEQ,         // Vector compare equal.
  83       VCGE,         // Vector compare greater than or equal.
  84       VCGEU,        // Vector compare unsigned greater than or equal.
  85       VCGT,         // Vector compare greater than.
  86       VCGTU,        // Vector compare unsigned greater than.
  87       VTST,         // Vector test bits.
  88
  89       // Vector shift by immediate:
  90       VSHL,         // ...left
  91       VSHRs,        // ...right (signed)
  92       VSHRu,        // ...right (unsigned)
  93       VSHLLs,       // ...left long (signed)
  94       VSHLLu,       // ...left long (unsigned)
  95       VSHLLi,       // ...left long (with maximum shift count)
  96       VSHRN,        // ...right narrow
  97
  98       // Vector rounding shift by immediate:
  99       VRSHRs,       // ...right (signed)
 100       VRSHRu,       // ...right (unsigned)
 101       VRSHRN,       // ...right narrow
 102
 103       // Vector saturating shift by immediate:
 104       VQSHLs,       // ...left (signed)
 105       VQSHLu,       // ...left (unsigned)
 106       VQSHLsu,      // ...left (signed to unsigned)
 107       VQSHRNs,      // ...right narrow (signed)
 108       VQSHRNu,      // ...right narrow (unsigned)
 109       VQSHRNsu,     // ...right narrow (signed to unsigned)
 110
 111       // Vector saturating rounding shift by immediate:
 112       VQRSHRNs,     // ...right narrow (signed)
 113       VQRSHRNu,     // ...right narrow (unsigned)
 114       VQRSHRNsu,    // ...right narrow (signed to unsigned)
 115
 116       // Vector shift and insert:
 117       VSLI,         // ...left
 118       VSRI,         // ...right
 119
 120       // Vector get lane (VMOV scalar to ARM core register)
 121       // (These are used for 8- and 16-bit element types only.)
 122       VGETLANEu,    // zero-extend vector extract element
 123       VGETLANEs,    // sign-extend vector extract element
 124
 125       // Vector duplicate:
 126       VDUP,
 127       VDUPLANE,
 128
 129       // Vector shuffles:
 130       VEXT,         // extract
 131       VREV64,       // reverse elements within 64-bit doublewords
 132       VREV32,       // reverse elements within 32-bit words
 133       VREV16,       // reverse elements within 16-bit halfwords
 134       VZIP,         // zip (interleave)
 135       VUZP,         // unzip (deinterleave)
 136       VTRN,         // transpose
 137
 138       // Operands of the standard BUILD_VECTOR node are not legalized, which
 139       // is fine if BUILD_VECTORs are always lowered to shuffles or other
 140       // operations, but for ARM some BUILD_VECTORs are legal as-is and their
 141       // operands need to be legalized.  Define an ARM-specific version of
 142       // BUILD_VECTOR for this purpose.
 143       BUILD_VECTOR,
 144
 145       // Floating-point max and min:
 146       FMAX,
 147       FMIN
 148     };
 149   }
 150
 151   /// Define some predicates that are used for node matching.
 152   namespace ARM {
 153     /// getNEONModImm - If this is a valid vector constant for a NEON
 154     /// instruction with a "modified immediate" operand (e.g., VMOV) of the
 155     /// specified element size, return the encoded value for that immediate.
 156     /// The ByteSize field indicates the number of bytes of each element [1248].
 157     SDValue getNEONModImm(SDNode *N, unsigned ByteSize, bool isVMOV,
 158                           SelectionDAG &DAG);
 159
 160     /// getVFPf32Imm / getVFPf64Imm - If the given fp immediate can be
 161     /// materialized with a VMOV.f32 / VMOV.f64 (i.e. fconsts / fconstd)
 162     /// instruction, returns its 8-bit integer representation. Otherwise,
 163     /// returns -1.
 164     int getVFPf32Imm(const APFloat &FPImm);
 165     int getVFPf64Imm(const APFloat &FPImm);
 166   }
 167
 168   //===--------------------------------------------------------------------===//
 169   //  ARMTargetLowering - ARM Implementation of the TargetLowering interface
 170
 171   class ARMTargetLowering : public TargetLowering {
 172   public:
 173     explicit ARMTargetLowering(TargetMachine &TM);
 174
 175     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 176
 177     /// ReplaceNodeResults - Replace the results of node with an illegal result
 178     /// type with new values built out of custom code.
 179     ///
 180     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 181                                     SelectionDAG &DAG) const;
 182
 183     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 184
 185     virtual const char *getTargetNodeName(unsigned Opcode) const;
 186
 187     virtual MachineBasicBlock *
 188       EmitInstrWithCustomInserter(MachineInstr *MI,
 189                                   MachineBasicBlock *MBB) const;
 190
 191     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 192     /// unaligned memory accesses. of the specified type.
 193     /// FIXME: Add getOptimalMemOpType to implement memcpy with NEON?
 194     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const;
 195
 196     /// isLegalAddressingMode - Return true if the addressing mode represented
 197     /// by AM is legal for this target, for a load/store of the specified type.
 198     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 199     bool isLegalT2ScaledAddressingMode(const AddrMode &AM, EVT VT) const;
 200
 201     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 202     /// icmp immediate, that is the target has icmp instructions which can
 203     /// compare a register against the immediate without having to materialize
 204     /// the immediate into a register.
 205     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 206
 207     /// getPreIndexedAddressParts - returns true by value, base pointer and
 208     /// offset pointer and addressing mode by reference if the node's address
 209     /// can be legally represented as pre-indexed load / store address.
 210     virtual bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 211                                            SDValue &Offset,
 212                                            ISD::MemIndexedMode &AM,
 213                                            SelectionDAG &DAG) const;
 214
 215     /// getPostIndexedAddressParts - returns true by value, base pointer and
 216     /// offset pointer and addressing mode by reference if this node can be
 217     /// combined with a load / store to form a post-indexed load / store.
 218     virtual bool getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 219                                             SDValue &Base, SDValue &Offset,
 220                                             ISD::MemIndexedMode &AM,
 221                                             SelectionDAG &DAG) const;
 222
 223     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 224                                                 const APInt &Mask,
 225                                                 APInt &KnownZero,
 226                                                 APInt &KnownOne,
 227                                                 const SelectionDAG &DAG,
 228                                                 unsigned Depth) const;
 229
 230
 231     ConstraintType getConstraintType(const std::string &Constraint) const;
 232     std::pair<unsigned, const TargetRegisterClass*>
 233       getRegForInlineAsmConstraint(const std::string &Constraint,
 234                                    EVT VT) const;
 235     std::vector<unsigned>
 236     getRegClassForInlineAsmConstraint(const std::string &Constraint,
 237                                       EVT VT) const;
 238
 239     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 240     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 241     /// true it means one of the asm constraint of the inline asm instruction
 242     /// being processed is 'm'.
 243     virtual void LowerAsmOperandForConstraint(SDValue Op,
 244                                               char ConstraintLetter,
 245                                               std::vector<SDValue> &Ops,
 246                                               SelectionDAG &DAG) const;
 247
 248     const ARMSubtarget* getSubtarget() const {
 249       return Subtarget;
 250     }
 251
 252     /// getRegClassFor - Return the register class that should be used for the
 253     /// specified value type.
 254     virtual TargetRegisterClass *getRegClassFor(EVT VT) const;
 255
 256     /// getFunctionAlignment - Return the Log2 alignment of this function.
 257     virtual unsigned getFunctionAlignment(const Function *F) const;
 258
 259     Sched::Preference getSchedulingPreference(SDNode *N) const;
 260
 261     bool isShuffleMaskLegal(const SmallVectorImpl<int> &M, EVT VT) const;
 262     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const;
 263
 264     /// isFPImmLegal - Returns true if the target can instruction select the
 265     /// specified FP immediate natively. If false, the legalizer will
 266     /// materialize the FP immediate as a load from a constant pool.
 267     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 268
 269   private:
 270     /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
 271     /// make the right decision when generating code for different targets.
 272     const ARMSubtarget *Subtarget;
 273
 274     /// ARMPCLabelIndex - Keep track of the number of ARM PC labels created.
 275     ///
 276     unsigned ARMPCLabelIndex;
 277
 278     void addTypeForNEON(EVT VT, EVT PromotedLdStVT, EVT PromotedBitwiseVT);
 279     void addDRTypeForNEON(EVT VT);
 280     void addQRTypeForNEON(EVT VT);
 281
 282     typedef SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPassVector;
 283     void PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 284                           SDValue Chain, SDValue &Arg,
 285                           RegsToPassVector &RegsToPass,
 286                           CCValAssign &VA, CCValAssign &NextVA,
 287                           SDValue &StackPtr,
 288                           SmallVector<SDValue, 8> &MemOpChains,
 289                           ISD::ArgFlagsTy Flags) const;
 290     SDValue GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
 291                                  SDValue &Root, SelectionDAG &DAG,
 292                                  DebugLoc dl) const;
 293
 294     CCAssignFn *CCAssignFnForNode(CallingConv::ID CC, bool Return,
 295                                   bool isVarArg) const;
 296     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 297                              DebugLoc dl, SelectionDAG &DAG,
 298                              const CCValAssign &VA,
 299                              ISD::ArgFlagsTy Flags) const;
 300     SDValue LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 301     SDValue LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 302     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
 303                                     const ARMSubtarget *Subtarget) const;
 304     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 305     SDValue LowerGlobalAddressDarwin(SDValue Op, SelectionDAG &DAG) const;
 306     SDValue LowerGlobalAddressELF(SDValue Op, SelectionDAG &DAG) const;
 307     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 308     SDValue LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 309                                             SelectionDAG &DAG) const;
 310     SDValue LowerToTLSExecModels(GlobalAddressSDNode *GA,
 311                                    SelectionDAG &DAG) const;
 312     SDValue LowerGLOBAL_OFFSET_TABLE(SDValue Op, SelectionDAG &DAG) const;
 313     SDValue LowerBR_JT(SDValue Op, SelectionDAG &DAG) const;
 314     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 315     SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG) const;
 316     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 317     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 318     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 319     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 320     SDValue LowerShiftRightParts(SDValue Op, SelectionDAG &DAG) const;
 321     SDValue LowerShiftLeftParts(SDValue Op, SelectionDAG &DAG) const;
 322
 323     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 324                             CallingConv::ID CallConv, bool isVarArg,
 325                             const SmallVectorImpl<ISD::InputArg> &Ins,
 326                             DebugLoc dl, SelectionDAG &DAG,
 327                             SmallVectorImpl<SDValue> &InVals) const;
 328
 329     virtual SDValue
 330       LowerFormalArguments(SDValue Chain,
 331                            CallingConv::ID CallConv, bool isVarArg,
 332                            const SmallVectorImpl<ISD::InputArg> &Ins,
 333                            DebugLoc dl, SelectionDAG &DAG,
 334                            SmallVectorImpl<SDValue> &InVals) const;
 335
 336     virtual SDValue
 337       LowerCall(SDValue Chain, SDValue Callee,
 338                 CallingConv::ID CallConv, bool isVarArg,
 339                 bool &isTailCall,
 340                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 341                 const SmallVectorImpl<SDValue> &OutVals,
 342                 const SmallVectorImpl<ISD::InputArg> &Ins,
 343                 DebugLoc dl, SelectionDAG &DAG,
 344                 SmallVectorImpl<SDValue> &InVals) const;
 345
 346     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 347     /// for tail call optimization. Targets which want to do tail call
 348     /// optimization should implement this function.
 349     bool IsEligibleForTailCallOptimization(SDValue Callee,
 350                                            CallingConv::ID CalleeCC,
 351                                            bool isVarArg,
 352                                            bool isCalleeStructRet,
 353                                            bool isCallerStructRet,
 354                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 355                                     const SmallVectorImpl<SDValue> &OutVals,
 356                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 357                                            SelectionDAG& DAG) const;
 358     virtual SDValue
 359       LowerReturn(SDValue Chain,
 360                   CallingConv::ID CallConv, bool isVarArg,
 361                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 362                   const SmallVectorImpl<SDValue> &OutVals,
 363                   DebugLoc dl, SelectionDAG &DAG) const;
 364
 365     SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
 366                       SDValue &ARMCC, SelectionDAG &DAG, DebugLoc dl) const;
 367     SDValue getVFPCmp(SDValue &LHS, SDValue &RHS, ISD::CondCode CC,
 368                       SDValue &ARMCC, SelectionDAG &DAG, DebugLoc dl) const;
 369
 370     MachineBasicBlock *EmitAtomicCmpSwap(MachineInstr *MI,
 371                                          MachineBasicBlock *BB,
 372                                          unsigned Size) const;
 373     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI,
 374                                         MachineBasicBlock *BB,
 375                                         unsigned Size,
 376                                         unsigned BinOpcode) const;
 377
 378   };
 379 }
 380
 381 #endif  // ARMISELLOWERING_H