lib/Target/ARM/ARMISelLowering.h

   1 //===-- ARMISelLowering.h - ARM DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef ARMISELLOWERING_H
  16 #define ARMISELLOWERING_H
  17
  18 #include "ARMSubtarget.h"
  19 #include "llvm/Target/TargetLowering.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include <vector>
  23
  24 namespace llvm {
  25   class ARMConstantPoolValue;
  26
  27   namespace ARMISD {
  28     // ARM Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops and target ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       Wrapper,      // Wrapper - A wrapper node for TargetConstantPool,
  34                     // TargetExternalSymbol, and TargetGlobalAddress.
  35       WrapperJT,    // WrapperJT - A wrapper node for TargetJumpTable
  36
  37       CALL,         // Function call.
  38       CALL_PRED,    // Function call that's predicable.
  39       CALL_NOLINK,  // Function call with branch not branch-and-link.
  40       tCALL,        // Thumb function call.
  41       BRCOND,       // Conditional branch.
  42       BR_JT,        // Jumptable branch.
  43       BR2_JT,       // Jumptable branch (2 level - jumptable entry is a jump).
  44       RET_FLAG,     // Return with a flag operand.
  45
  46       PIC_ADD,      // Add with a PC operand and a PIC label.
  47
  48       CMP,          // ARM compare instructions.
  49       CMPZ,         // ARM compare that sets only Z flag.
  50       CMPFP,        // ARM VFP compare instruction, sets FPSCR.
  51       CMPFPw0,      // ARM VFP compare against zero instruction, sets FPSCR.
  52       FMSTAT,       // ARM fmstat instruction.
  53       CMOV,         // ARM conditional move instructions.
  54       CNEG,         // ARM conditional negate instructions.
  55
  56       FTOSI,        // FP to sint within a FP register.
  57       FTOUI,        // FP to uint within a FP register.
  58       SITOF,        // sint to FP within a FP register.
  59       UITOF,        // uint to FP within a FP register.
  60
  61       SRL_FLAG,     // V,Flag = srl_flag X -> srl X, 1 + save carry out.
  62       SRA_FLAG,     // V,Flag = sra_flag X -> sra X, 1 + save carry out.
  63       RRX,          // V = RRX X, Flag     -> srl X, 1 + shift in carry flag.
  64
  65       FMRRD,        // double to two gprs.
  66       FMDRR,        // Two gprs to double.
  67
  68       EH_SJLJ_SETJMP,    // SjLj exception handling setjmp.
  69       EH_SJLJ_LONGJMP,   // SjLj exception handling longjmp.
  70
  71       THREAD_POINTER,
  72
  73       DYN_ALLOC,    // Dynamic allocation on the stack.
  74
  75       VCEQ,         // Vector compare equal.
  76       VCGE,         // Vector compare greater than or equal.
  77       VCGEU,        // Vector compare unsigned greater than or equal.
  78       VCGT,         // Vector compare greater than.
  79       VCGTU,        // Vector compare unsigned greater than.
  80       VTST,         // Vector test bits.
  81
  82       // Vector shift by immediate:
  83       VSHL,         // ...left
  84       VSHRs,        // ...right (signed)
  85       VSHRu,        // ...right (unsigned)
  86       VSHLLs,       // ...left long (signed)
  87       VSHLLu,       // ...left long (unsigned)
  88       VSHLLi,       // ...left long (with maximum shift count)
  89       VSHRN,        // ...right narrow
  90
  91       // Vector rounding shift by immediate:
  92       VRSHRs,       // ...right (signed)
  93       VRSHRu,       // ...right (unsigned)
  94       VRSHRN,       // ...right narrow
  95
  96       // Vector saturating shift by immediate:
  97       VQSHLs,       // ...left (signed)
  98       VQSHLu,       // ...left (unsigned)
  99       VQSHLsu,      // ...left (signed to unsigned)
 100       VQSHRNs,      // ...right narrow (signed)
 101       VQSHRNu,      // ...right narrow (unsigned)
 102       VQSHRNsu,     // ...right narrow (signed to unsigned)
 103
 104       // Vector saturating rounding shift by immediate:
 105       VQRSHRNs,     // ...right narrow (signed)
 106       VQRSHRNu,     // ...right narrow (unsigned)
 107       VQRSHRNsu,    // ...right narrow (signed to unsigned)
 108
 109       // Vector shift and insert:
 110       VSLI,         // ...left
 111       VSRI,         // ...right
 112
 113       // Vector get lane (VMOV scalar to ARM core register)
 114       // (These are used for 8- and 16-bit element types only.)
 115       VGETLANEu,    // zero-extend vector extract element
 116       VGETLANEs,    // sign-extend vector extract element
 117
 118       // Vector duplicate:
 119       VDUP,
 120       VDUPLANE,
 121
 122       // Vector load/store with (de)interleaving
 123       VLD2D,
 124       VLD3D,
 125       VLD4D,
 126       VST2D,
 127       VST3D,
 128       VST4D,
 129
 130       // Vector shuffles:
 131       VEXT,         // extract
 132       VREV64,       // reverse elements within 64-bit doublewords
 133       VREV32,       // reverse elements within 32-bit words
 134       VREV16,       // reverse elements within 16-bit halfwords
 135
 136       VZIP32,
 137       VZIP16,
 138       VZIP8,
 139       VUZP32,
 140       VUZP16,
 141       VUZP8,
 142       VTRN32,
 143       VTRN16,
 144       VTRN8
 145     };
 146   }
 147
 148   /// Define some predicates that are used for node matching.
 149   namespace ARM {
 150     /// getVMOVImm - If this is a build_vector of constants which can be
 151     /// formed by using a VMOV instruction of the specified element size,
 152     /// return the constant being splatted.  The ByteSize field indicates the
 153     /// number of bytes of each element [1248].
 154     SDValue getVMOVImm(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 155   }
 156
 157   //===--------------------------------------------------------------------===//
 158   //  ARMTargetLowering - ARM Implementation of the TargetLowering interface
 159
 160   class ARMTargetLowering : public TargetLowering {
 161     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 162   public:
 163     explicit ARMTargetLowering(TargetMachine &TM);
 164
 165     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG);
 166
 167     /// ReplaceNodeResults - Replace the results of node with an illegal result
 168     /// type with new values built out of custom code.
 169     ///
 170     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 171                                     SelectionDAG &DAG);
 172
 173     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 174
 175     virtual const char *getTargetNodeName(unsigned Opcode) const;
 176
 177     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 178                                                   MachineBasicBlock *MBB) const;
 179
 180     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 181     /// unaligned memory accesses. of the specified type.
 182     /// FIXME: Add getOptimalMemOpType to implement memcpy with NEON?
 183     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const;
 184
 185     /// isLegalAddressingMode - Return true if the addressing mode represented
 186     /// by AM is legal for this target, for a load/store of the specified type.
 187     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 188     bool isLegalT2ScaledAddressingMode(const AddrMode &AM, EVT VT) const;
 189
 190     /// getPreIndexedAddressParts - returns true by value, base pointer and
 191     /// offset pointer and addressing mode by reference if the node's address
 192     /// can be legally represented as pre-indexed load / store address.
 193     virtual bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 194                                            SDValue &Offset,
 195                                            ISD::MemIndexedMode &AM,
 196                                            SelectionDAG &DAG) const;
 197
 198     /// getPostIndexedAddressParts - returns true by value, base pointer and
 199     /// offset pointer and addressing mode by reference if this node can be
 200     /// combined with a load / store to form a post-indexed load / store.
 201     virtual bool getPostIndexedAddressParts(SDNode *N, SDNode *Op,
 202                                             SDValue &Base, SDValue &Offset,
 203                                             ISD::MemIndexedMode &AM,
 204                                             SelectionDAG &DAG) const;
 205
 206     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 207                                                 const APInt &Mask,
 208                                                 APInt &KnownZero,
 209                                                 APInt &KnownOne,
 210                                                 const SelectionDAG &DAG,
 211                                                 unsigned Depth) const;
 212
 213
 214     ConstraintType getConstraintType(const std::string &Constraint) const;
 215     std::pair<unsigned, const TargetRegisterClass*>
 216       getRegForInlineAsmConstraint(const std::string &Constraint,
 217                                    EVT VT) const;
 218     std::vector<unsigned>
 219     getRegClassForInlineAsmConstraint(const std::string &Constraint,
 220                                       EVT VT) const;
 221
 222     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 223     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 224     /// true it means one of the asm constraint of the inline asm instruction
 225     /// being processed is 'm'.
 226     virtual void LowerAsmOperandForConstraint(SDValue Op,
 227                                               char ConstraintLetter,
 228                                               bool hasMemory,
 229                                               std::vector<SDValue> &Ops,
 230                                               SelectionDAG &DAG) const;
 231
 232     virtual const ARMSubtarget* getSubtarget() {
 233       return Subtarget;
 234     }
 235
 236     /// getFunctionAlignment - Return the Log2 alignment of this function.
 237     virtual unsigned getFunctionAlignment(const Function *F) const;
 238
 239     bool isShuffleMaskLegal(const SmallVectorImpl<int> &M, EVT VT) const;
 240   private:
 241     /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
 242     /// make the right decision when generating code for different targets.
 243     const ARMSubtarget *Subtarget;
 244
 245     /// ARMPCLabelIndex - Keep track of the number of ARM PC labels created.
 246     ///
 247     unsigned ARMPCLabelIndex;
 248
 249     void addTypeForNEON(EVT VT, EVT PromotedLdStVT, EVT PromotedBitwiseVT);
 250     void addDRTypeForNEON(EVT VT);
 251     void addQRTypeForNEON(EVT VT);
 252
 253     typedef SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPassVector;
 254     void PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 255                           SDValue Chain, SDValue &Arg,
 256                           RegsToPassVector &RegsToPass,
 257                           CCValAssign &VA, CCValAssign &NextVA,
 258                           SDValue &StackPtr,
 259                           SmallVector<SDValue, 8> &MemOpChains,
 260                           ISD::ArgFlagsTy Flags);
 261     SDValue GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
 262                                  SDValue &Root, SelectionDAG &DAG, DebugLoc dl);
 263
 264     CCAssignFn *CCAssignFnForNode(unsigned CC, bool Return, bool isVarArg) const;
 265     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 266                              DebugLoc dl, SelectionDAG &DAG,
 267                              const CCValAssign &VA,
 268                              ISD::ArgFlagsTy Flags);
 269     SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, SelectionDAG &DAG);
 270     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG);
 271     SDValue LowerGlobalAddressDarwin(SDValue Op, SelectionDAG &DAG);
 272     SDValue LowerGlobalAddressELF(SDValue Op, SelectionDAG &DAG);
 273     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG);
 274     SDValue LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 275                                             SelectionDAG &DAG);
 276     SDValue LowerToTLSExecModels(GlobalAddressSDNode *GA,
 277                                    SelectionDAG &DAG);
 278     SDValue LowerGLOBAL_OFFSET_TABLE(SDValue Op, SelectionDAG &DAG);
 279     SDValue LowerBR_JT(SDValue Op, SelectionDAG &DAG);
 280     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG);
 281     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG);
 282
 283     SDValue EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
 284                                       SDValue Chain,
 285                                       SDValue Dst, SDValue Src,
 286                                       SDValue Size, unsigned Align,
 287                                       bool AlwaysInline,
 288                                       const Value *DstSV, uint64_t DstSVOff,
 289                                       const Value *SrcSV, uint64_t SrcSVOff);
 290     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 291                             unsigned CallConv, bool isVarArg,
 292                             const SmallVectorImpl<ISD::InputArg> &Ins,
 293                             DebugLoc dl, SelectionDAG &DAG,
 294                             SmallVectorImpl<SDValue> &InVals);
 295
 296     virtual SDValue
 297       LowerFormalArguments(SDValue Chain,
 298                            unsigned CallConv, bool isVarArg,
 299                            const SmallVectorImpl<ISD::InputArg> &Ins,
 300                            DebugLoc dl, SelectionDAG &DAG,
 301                            SmallVectorImpl<SDValue> &InVals);
 302
 303     virtual SDValue
 304       LowerCall(SDValue Chain, SDValue Callee,
 305                 unsigned CallConv, bool isVarArg,
 306                 bool isTailCall,
 307                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 308                 const SmallVectorImpl<ISD::InputArg> &Ins,
 309                 DebugLoc dl, SelectionDAG &DAG,
 310                 SmallVectorImpl<SDValue> &InVals);
 311
 312     virtual SDValue
 313       LowerReturn(SDValue Chain,
 314                   unsigned CallConv, bool isVarArg,
 315                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 316                   DebugLoc dl, SelectionDAG &DAG);
 317   };
 318 }
 319
 320 #endif  // ARMISELLOWERING_H