lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/Constants.h"
  25 #include "llvm/Instruction.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/CodeGen/MachineBasicBlock.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/SelectionDAG.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/ADT/VectorExtras.h"
  36 #include "llvm/Support/MathExtras.h"
  37 using namespace llvm;
  38
  39 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
  40     : TargetLowering(TM), ARMPCLabelIndex(0) {
  41   Subtarget = &TM.getSubtarget<ARMSubtarget>();
  42
  43   if (Subtarget->isTargetDarwin()) {
  44     // Don't have these.
  45     setLibcallName(RTLIB::UINTTOFP_I64_F32, NULL);
  46     setLibcallName(RTLIB::UINTTOFP_I64_F64, NULL);
  47
  48     // Uses VFP for Thumb libfuncs if available.
  49     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
  50       // Single-precision floating-point arithmetic.
  51       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
  52       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
  53       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
  54       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
  55
  56       // Double-precision floating-point arithmetic.
  57       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
  58       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
  59       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
  60       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
  61
  62       // Single-precision comparisons.
  63       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
  64       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
  65       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
  66       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
  67       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
  68       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
  69       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
  70       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
  71
  72       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
  73       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
  74       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
  75       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
  76       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
  77       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
  78       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
  79       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
  80
  81       // Double-precision comparisons.
  82       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
  83       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
  84       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
  85       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
  86       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
  87       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
  88       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
  89       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
  90
  91       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
  92       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
  93       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
  94       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
  95       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
  96       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
  97       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
  98       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
  99
 100       // Floating-point to integer conversions.
 101       // i64 conversions are done via library routines even when generating VFP
 102       // instructions, so use the same ones.
 103       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 104       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 105       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 106       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 107
 108       // Conversions between floating types.
 109       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 110       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 111
 112       // Integer to floating-point conversions.
 113       // i64 conversions are done via library routines even when generating VFP
 114       // instructions, so use the same ones.
 115       // FIXME: There appears to be some naming inconsistency in ARM libgcc: e.g.
 116       // __floatunsidf vs. __floatunssidfvfp.
 117       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 118       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 119       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 120       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 121     }
 122   }
 123
 124   addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 125   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 126     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 127     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 128
 129     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 130   }
 131   computeRegisterProperties();
 132
 133   // ARM does not have f32 extending load.
 134   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
 135
 136   // ARM does not have i1 sign extending load.
 137   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
 138
 139   // ARM supports all 4 flavors of integer indexed load / store.
 140   for (unsigned im = (unsigned)ISD::PRE_INC;
 141        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 142     setIndexedLoadAction(im,  MVT::i1,  Legal);
 143     setIndexedLoadAction(im,  MVT::i8,  Legal);
 144     setIndexedLoadAction(im,  MVT::i16, Legal);
 145     setIndexedLoadAction(im,  MVT::i32, Legal);
 146     setIndexedStoreAction(im, MVT::i1,  Legal);
 147     setIndexedStoreAction(im, MVT::i8,  Legal);
 148     setIndexedStoreAction(im, MVT::i16, Legal);
 149     setIndexedStoreAction(im, MVT::i32, Legal);
 150   }
 151
 152   // i64 operation support.
 153   if (Subtarget->isThumb()) {
 154     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 155     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 156     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 157     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 158     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 159   } else {
 160     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 161     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 162     if (!Subtarget->hasV6Ops())
 163       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 164   }
 165   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 166   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 167   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 168   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 169   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 170
 171   // ARM does not have ROTL.
 172   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 173   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
 174   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 175   if (!Subtarget->hasV5TOps() || Subtarget->isThumb())
 176     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 177
 178   // Only ARMv6 has BSWAP.
 179   if (!Subtarget->hasV6Ops())
 180     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 181
 182   // These are expanded into libcalls.
 183   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 184   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 185   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 186   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 187   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 188   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 189
 190   // Support label based line numbers.
 191   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 192   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 193
 194   setOperationAction(ISD::RET,           MVT::Other, Custom);
 195   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 196   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 197   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 198   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 199
 200   // Use the default implementation.
 201   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 202   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 203   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 204   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 208   setOperationAction(ISD::MEMBARRIER        , MVT::Other, Expand);
 209
 210   if (!Subtarget->hasV6Ops()) {
 211     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 212     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 213   }
 214   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 215
 216   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb())
 217     // Turn f64->i64 into FMRRD iff target supports vfp2.
 218     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 219
 220   // We want to custom lower some of our intrinsics.
 221   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 222
 223   setOperationAction(ISD::SETCC    , MVT::i32, Expand);
 224   setOperationAction(ISD::SETCC    , MVT::f32, Expand);
 225   setOperationAction(ISD::SETCC    , MVT::f64, Expand);
 226   setOperationAction(ISD::SELECT   , MVT::i32, Expand);
 227   setOperationAction(ISD::SELECT   , MVT::f32, Expand);
 228   setOperationAction(ISD::SELECT   , MVT::f64, Expand);
 229   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 230   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 231   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 232
 233   setOperationAction(ISD::BRCOND   , MVT::Other, Expand);
 234   setOperationAction(ISD::BR_CC    , MVT::i32,   Custom);
 235   setOperationAction(ISD::BR_CC    , MVT::f32,   Custom);
 236   setOperationAction(ISD::BR_CC    , MVT::f64,   Custom);
 237   setOperationAction(ISD::BR_JT    , MVT::Other, Custom);
 238
 239   // We don't support sin/cos/fmod/copysign/pow
 240   setOperationAction(ISD::FSIN     , MVT::f64, Expand);
 241   setOperationAction(ISD::FSIN     , MVT::f32, Expand);
 242   setOperationAction(ISD::FCOS     , MVT::f32, Expand);
 243   setOperationAction(ISD::FCOS     , MVT::f64, Expand);
 244   setOperationAction(ISD::FREM     , MVT::f64, Expand);
 245   setOperationAction(ISD::FREM     , MVT::f32, Expand);
 246   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 247     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 248     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 249   }
 250   setOperationAction(ISD::FPOW     , MVT::f64, Expand);
 251   setOperationAction(ISD::FPOW     , MVT::f32, Expand);
 252
 253   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 254   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 255     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 256     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 257     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 258     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 259   }
 260
 261   // We have target-specific dag combine patterns for the following nodes:
 262   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 263
 264   setStackPointerRegisterToSaveRestore(ARM::SP);
 265   setSchedulingPreference(SchedulingForRegPressure);
 266   setIfCvtBlockSizeLimit(Subtarget->isThumb() ? 0 : 10);
 267   setIfCvtDupBlockSizeLimit(Subtarget->isThumb() ? 0 : 2);
 268
 269   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 270 }
 271
 272
 273 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 274   switch (Opcode) {
 275   default: return 0;
 276   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 277   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 278   case ARMISD::CALL:          return "ARMISD::CALL";
 279   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 280   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 281   case ARMISD::tCALL:         return "ARMISD::tCALL";
 282   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 283   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 284   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 285   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 286   case ARMISD::CMP:           return "ARMISD::CMP";
 287   case ARMISD::CMPNZ:         return "ARMISD::CMPNZ";
 288   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 289   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 290   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 291   case ARMISD::CMOV:          return "ARMISD::CMOV";
 292   case ARMISD::CNEG:          return "ARMISD::CNEG";
 293
 294   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 295   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 296   case ARMISD::SITOF:         return "ARMISD::SITOF";
 297   case ARMISD::UITOF:         return "ARMISD::UITOF";
 298
 299   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 300   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 301   case ARMISD::RRX:           return "ARMISD::RRX";
 302
 303   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 304   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 305
 306   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 307   }
 308 }
 309
 310 //===----------------------------------------------------------------------===//
 311 // Lowering Code
 312 //===----------------------------------------------------------------------===//
 313
 314
 315 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 316 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 317   switch (CC) {
 318   default: assert(0 && "Unknown condition code!");
 319   case ISD::SETNE:  return ARMCC::NE;
 320   case ISD::SETEQ:  return ARMCC::EQ;
 321   case ISD::SETGT:  return ARMCC::GT;
 322   case ISD::SETGE:  return ARMCC::GE;
 323   case ISD::SETLT:  return ARMCC::LT;
 324   case ISD::SETLE:  return ARMCC::LE;
 325   case ISD::SETUGT: return ARMCC::HI;
 326   case ISD::SETUGE: return ARMCC::HS;
 327   case ISD::SETULT: return ARMCC::LO;
 328   case ISD::SETULE: return ARMCC::LS;
 329   }
 330 }
 331
 332 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC. It
 333 /// returns true if the operands should be inverted to form the proper
 334 /// comparison.
 335 static bool FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 336                         ARMCC::CondCodes &CondCode2) {
 337   bool Invert = false;
 338   CondCode2 = ARMCC::AL;
 339   switch (CC) {
 340   default: assert(0 && "Unknown FP condition!");
 341   case ISD::SETEQ:
 342   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 343   case ISD::SETGT:
 344   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 345   case ISD::SETGE:
 346   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 347   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 348   case ISD::SETOLE: CondCode = ARMCC::GT; Invert = true; break;
 349   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 350   case ISD::SETO:   CondCode = ARMCC::VC; break;
 351   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 352   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 353   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 354   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 355   case ISD::SETLT:
 356   case ISD::SETULT: CondCode = ARMCC::LT; break;
 357   case ISD::SETLE:
 358   case ISD::SETULE: CondCode = ARMCC::LE; break;
 359   case ISD::SETNE:
 360   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 361   }
 362   return Invert;
 363 }
 364
 365 static void
 366 HowToPassArgument(MVT ObjectVT, unsigned NumGPRs,
 367                   unsigned StackOffset, unsigned &NeededGPRs,
 368                   unsigned &NeededStackSize, unsigned &GPRPad,
 369                   unsigned &StackPad, ISD::ArgFlagsTy Flags) {
 370   NeededStackSize = 0;
 371   NeededGPRs = 0;
 372   StackPad = 0;
 373   GPRPad = 0;
 374   unsigned align = Flags.getOrigAlign();
 375   GPRPad = NumGPRs % ((align + 3)/4);
 376   StackPad = StackOffset % align;
 377   unsigned firstGPR = NumGPRs + GPRPad;
 378   switch (ObjectVT.getSimpleVT()) {
 379   default: assert(0 && "Unhandled argument type!");
 380   case MVT::i32:
 381   case MVT::f32:
 382     if (firstGPR < 4)
 383       NeededGPRs = 1;
 384     else
 385       NeededStackSize = 4;
 386     break;
 387   case MVT::i64:
 388   case MVT::f64:
 389     if (firstGPR < 3)
 390       NeededGPRs = 2;
 391     else if (firstGPR == 3) {
 392       NeededGPRs = 1;
 393       NeededStackSize = 4;
 394     } else
 395       NeededStackSize = 8;
 396   }
 397 }
 398
 399 /// LowerCALL - Lowering a ISD::CALL node into a callseq_start <-
 400 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 401 /// nodes.
 402 SDValue ARMTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
 403   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
 404   MVT RetVT = TheCall->getRetValType(0);
 405   SDValue Chain    = TheCall->getChain();
 406   unsigned CallConv  = TheCall->getCallingConv();
 407   assert((CallConv == CallingConv::C ||
 408           CallConv == CallingConv::Fast) && "unknown calling convention");
 409   SDValue Callee   = TheCall->getCallee();
 410   unsigned NumOps    = TheCall->getNumArgs();
 411   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 412   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 413
 414   // Count how many bytes are to be pushed on the stack.
 415   unsigned NumBytes = 0;
 416
 417   // Add up all the space actually used.
 418   for (unsigned i = 0; i < NumOps; ++i) {
 419     unsigned ObjSize;
 420     unsigned ObjGPRs;
 421     unsigned StackPad;
 422     unsigned GPRPad;
 423     MVT ObjectVT = TheCall->getArg(i).getValueType();
 424     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
 425     HowToPassArgument(ObjectVT, NumGPRs, NumBytes, ObjGPRs, ObjSize,
 426                       GPRPad, StackPad, Flags);
 427     NumBytes += ObjSize + StackPad;
 428     NumGPRs += ObjGPRs + GPRPad;
 429   }
 430
 431   // Adjust the stack pointer for the new arguments...
 432   // These operations are automatically eliminated by the prolog/epilog pass
 433   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 434
 435   SDValue StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 436
 437   static const unsigned GPRArgRegs[] = {
 438     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 439   };
 440
 441   NumGPRs = 0;
 442   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
 443   std::vector<SDValue> MemOpChains;
 444   for (unsigned i = 0; i != NumOps; ++i) {
 445     SDValue Arg = TheCall->getArg(i);
 446     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
 447     MVT ArgVT = Arg.getValueType();
 448
 449     unsigned ObjSize;
 450     unsigned ObjGPRs;
 451     unsigned GPRPad;
 452     unsigned StackPad;
 453     HowToPassArgument(ArgVT, NumGPRs, ArgOffset, ObjGPRs,
 454                       ObjSize, GPRPad, StackPad, Flags);
 455     NumGPRs += GPRPad;
 456     ArgOffset += StackPad;
 457     if (ObjGPRs > 0) {
 458       switch (ArgVT.getSimpleVT()) {
 459       default: assert(0 && "Unexpected ValueType for argument!");
 460       case MVT::i32:
 461         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Arg));
 462         break;
 463       case MVT::f32:
 464         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs],
 465                                  DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Arg)));
 466         break;
 467       case MVT::i64: {
 468         SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Arg,
 469                                    DAG.getConstant(0, getPointerTy()));
 470         SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Arg,
 471                                    DAG.getConstant(1, getPointerTy()));
 472         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Lo));
 473         if (ObjGPRs == 2)
 474           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1], Hi));
 475         else {
 476           SDValue PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 477           PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 478           MemOpChains.push_back(DAG.getStore(Chain, Hi, PtrOff, NULL, 0));
 479         }
 480         break;
 481       }
 482       case MVT::f64: {
 483         SDValue Cvt = DAG.getNode(ARMISD::FMRRD,
 484                                     DAG.getVTList(MVT::i32, MVT::i32),
 485                                     &Arg, 1);
 486         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Cvt));
 487         if (ObjGPRs == 2)
 488           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1],
 489                                               Cvt.getValue(1)));
 490         else {
 491           SDValue PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 492           PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 493           MemOpChains.push_back(DAG.getStore(Chain, Cvt.getValue(1), PtrOff,
 494                                              NULL, 0));
 495         }
 496         break;
 497       }
 498       }
 499     } else {
 500       assert(ObjSize != 0);
 501       SDValue PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
 502       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 503       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 504     }
 505
 506     NumGPRs += ObjGPRs;
 507     ArgOffset += ObjSize;
 508   }
 509
 510   if (!MemOpChains.empty())
 511     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 512                         &MemOpChains[0], MemOpChains.size());
 513
 514   // Build a sequence of copy-to-reg nodes chained together with token chain
 515   // and flag operands which copy the outgoing args into the appropriate regs.
 516   SDValue InFlag;
 517   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 518     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
 519                              InFlag);
 520     InFlag = Chain.getValue(1);
 521   }
 522
 523   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 524   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 525   // node so that legalize doesn't hack it.
 526   bool isDirect = false;
 527   bool isARMFunc = false;
 528   bool isLocalARMFunc = false;
 529   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 530     GlobalValue *GV = G->getGlobal();
 531     isDirect = true;
 532     bool isExt = (GV->isDeclaration() || GV->hasWeakLinkage() ||
 533                   GV->hasLinkOnceLinkage());
 534     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
 535                    getTargetMachine().getRelocationModel() != Reloc::Static;
 536     isARMFunc = !Subtarget->isThumb() || isStub;
 537     // ARM call to a local ARM function is predicable.
 538     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
 539     // tBX takes a register source operand.
 540     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 541       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 542                                                            ARMCP::CPStub, 4);
 543       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 2);
 544       CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 545       Callee = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), CPAddr, NULL, 0);
 546       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 547       Callee = DAG.getNode(ARMISD::PIC_ADD, getPointerTy(), Callee, PICLabel);
 548    } else
 549       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
 550   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 551     isDirect = true;
 552     bool isStub = Subtarget->isTargetDarwin() &&
 553                   getTargetMachine().getRelocationModel() != Reloc::Static;
 554     isARMFunc = !Subtarget->isThumb() || isStub;
 555     // tBX takes a register source operand.
 556     const char *Sym = S->getSymbol();
 557     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 558       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(Sym, ARMPCLabelIndex,
 559                                                            ARMCP::CPStub, 4);
 560       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 2);
 561       CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 562       Callee = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), CPAddr, NULL, 0);
 563       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 564       Callee = DAG.getNode(ARMISD::PIC_ADD, getPointerTy(), Callee, PICLabel);
 565     } else
 566       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
 567   }
 568
 569   // FIXME: handle tail calls differently.
 570   unsigned CallOpc;
 571   if (Subtarget->isThumb()) {
 572     if (!Subtarget->hasV5TOps() && (!isDirect || isARMFunc))
 573       CallOpc = ARMISD::CALL_NOLINK;
 574     else
 575       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
 576   } else {
 577     CallOpc = (isDirect || Subtarget->hasV5TOps())
 578       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
 579       : ARMISD::CALL_NOLINK;
 580   }
 581   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb()) {
 582     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
 583     Chain = DAG.getCopyToReg(Chain, ARM::LR,
 584                              DAG.getNode(ISD::UNDEF, MVT::i32), InFlag);
 585     InFlag = Chain.getValue(1);
 586   }
 587
 588   std::vector<SDValue> Ops;
 589   Ops.push_back(Chain);
 590   Ops.push_back(Callee);
 591
 592   // Add argument registers to the end of the list so that they are known live
 593   // into the call.
 594   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 595     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 596                                   RegsToPass[i].second.getValueType()));
 597
 598   if (InFlag.getNode())
 599     Ops.push_back(InFlag);
 600   // Returns a chain and a flag for retval copy to use.
 601   Chain = DAG.getNode(CallOpc, DAG.getVTList(MVT::Other, MVT::Flag),
 602                       &Ops[0], Ops.size());
 603   InFlag = Chain.getValue(1);
 604
 605   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 606                              DAG.getIntPtrConstant(0, true), InFlag);
 607   if (RetVT != MVT::Other)
 608     InFlag = Chain.getValue(1);
 609
 610   std::vector<SDValue> ResultVals;
 611
 612   // If the call has results, copy the values out of the ret val registers.
 613   switch (RetVT.getSimpleVT()) {
 614   default: assert(0 && "Unexpected ret value!");
 615   case MVT::Other:
 616     break;
 617   case MVT::i32:
 618     Chain = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag).getValue(1);
 619     ResultVals.push_back(Chain.getValue(0));
 620     if (TheCall->getNumRetVals() > 1 &&
 621         TheCall->getRetValType(1) == MVT::i32) {
 622       // Returns a i64 value.
 623       Chain = DAG.getCopyFromReg(Chain, ARM::R1, MVT::i32,
 624                                  Chain.getValue(2)).getValue(1);
 625       ResultVals.push_back(Chain.getValue(0));
 626     }
 627     break;
 628   case MVT::f32:
 629     Chain = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag).getValue(1);
 630     ResultVals.push_back(DAG.getNode(ISD::BIT_CONVERT, MVT::f32,
 631                                      Chain.getValue(0)));
 632     break;
 633   case MVT::f64: {
 634     SDValue Lo = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag);
 635     SDValue Hi = DAG.getCopyFromReg(Lo, ARM::R1, MVT::i32, Lo.getValue(2));
 636     ResultVals.push_back(DAG.getNode(ARMISD::FMDRR, MVT::f64, Lo, Hi));
 637     break;
 638   }
 639   }
 640
 641   if (ResultVals.empty())
 642     return Chain;
 643
 644   ResultVals.push_back(Chain);
 645   SDValue Res = DAG.getMergeValues(&ResultVals[0], ResultVals.size());
 646   return Res.getValue(Op.getResNo());
 647 }
 648
 649 static SDValue LowerRET(SDValue Op, SelectionDAG &DAG) {
 650   SDValue Copy;
 651   SDValue Chain = Op.getOperand(0);
 652   switch(Op.getNumOperands()) {
 653   default:
 654     assert(0 && "Do not know how to return this many arguments!");
 655     abort();
 656   case 1: {
 657     SDValue LR = DAG.getRegister(ARM::LR, MVT::i32);
 658     return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Chain);
 659   }
 660   case 3:
 661     Op = Op.getOperand(1);
 662     if (Op.getValueType() == MVT::f32) {
 663       Op = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
 664     } else if (Op.getValueType() == MVT::f64) {
 665       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
 666       // available.
 667       Op = DAG.getNode(ARMISD::FMRRD, DAG.getVTList(MVT::i32, MVT::i32), &Op,1);
 668       SDValue Sign = DAG.getConstant(0, MVT::i32);
 669       return DAG.getNode(ISD::RET, MVT::Other, Chain, Op, Sign,
 670                          Op.getValue(1), Sign);
 671     }
 672     Copy = DAG.getCopyToReg(Chain, ARM::R0, Op, SDValue());
 673     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 674       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 675     break;
 676   case 5:
 677     Copy = DAG.getCopyToReg(Chain, ARM::R1, Op.getOperand(3), SDValue());
 678     Copy = DAG.getCopyToReg(Copy, ARM::R0, Op.getOperand(1), Copy.getValue(1));
 679     // If we haven't noted the R0+R1 are live out, do so now.
 680     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 681       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 682       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R1);
 683     }
 684     break;
 685   case 9:  // i128 -> 4 regs
 686     Copy = DAG.getCopyToReg(Chain, ARM::R3, Op.getOperand(7), SDValue());
 687     Copy = DAG.getCopyToReg(Copy , ARM::R2, Op.getOperand(5), Copy.getValue(1));
 688     Copy = DAG.getCopyToReg(Copy , ARM::R1, Op.getOperand(3), Copy.getValue(1));
 689     Copy = DAG.getCopyToReg(Copy , ARM::R0, Op.getOperand(1), Copy.getValue(1));
 690     // If we haven't noted the R0+R1 are live out, do so now.
 691     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 692       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 693       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R1);
 694       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R2);
 695       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R3);
 696     }
 697     break;
 698
 699   }
 700
 701   //We must use RET_FLAG instead of BRIND because BRIND doesn't have a flag
 702   return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 703 }
 704
 705 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
 706 // their target countpart wrapped in the ARMISD::Wrapper node. Suppose N is
 707 // one of the above mentioned nodes. It has to be wrapped because otherwise
 708 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
 709 // be used to form addressing mode. These wrapped nodes will be selected
 710 // into MOVi.
 711 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
 712   MVT PtrVT = Op.getValueType();
 713   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 714   SDValue Res;
 715   if (CP->isMachineConstantPoolEntry())
 716     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
 717                                     CP->getAlignment());
 718   else
 719     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
 720                                     CP->getAlignment());
 721   return DAG.getNode(ARMISD::Wrapper, MVT::i32, Res);
 722 }
 723
 724 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
 725 SDValue
 726 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 727                                                  SelectionDAG &DAG) {
 728   MVT PtrVT = getPointerTy();
 729   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 730   ARMConstantPoolValue *CPV =
 731     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 732                              PCAdj, "tlsgd", true);
 733   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 734   Argument = DAG.getNode(ARMISD::Wrapper, MVT::i32, Argument);
 735   Argument = DAG.getLoad(PtrVT, DAG.getEntryNode(), Argument, NULL, 0);
 736   SDValue Chain = Argument.getValue(1);
 737
 738   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 739   Argument = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Argument, PICLabel);
 740
 741   // call __tls_get_addr.
 742   ArgListTy Args;
 743   ArgListEntry Entry;
 744   Entry.Node = Argument;
 745   Entry.Ty = (const Type *) Type::Int32Ty;
 746   Args.push_back(Entry);
 747   std::pair<SDValue, SDValue> CallResult =
 748     LowerCallTo(Chain, (const Type *) Type::Int32Ty, false, false, false, false,
 749                 CallingConv::C, false,
 750                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG);
 751   return CallResult.first;
 752 }
 753
 754 // Lower ISD::GlobalTLSAddress using the "initial exec" or
 755 // "local exec" model.
 756 SDValue
 757 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
 758                                             SelectionDAG &DAG) {
 759   GlobalValue *GV = GA->getGlobal();
 760   SDValue Offset;
 761   SDValue Chain = DAG.getEntryNode();
 762   MVT PtrVT = getPointerTy();
 763   // Get the Thread Pointer
 764   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, PtrVT);
 765
 766   if (GV->isDeclaration()){
 767     // initial exec model
 768     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 769     ARMConstantPoolValue *CPV =
 770       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 771                                PCAdj, "gottpoff", true);
 772     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 773     Offset = DAG.getNode(ARMISD::Wrapper, MVT::i32, Offset);
 774     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 775     Chain = Offset.getValue(1);
 776
 777     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 778     Offset = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Offset, PICLabel);
 779
 780     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 781   } else {
 782     // local exec model
 783     ARMConstantPoolValue *CPV =
 784       new ARMConstantPoolValue(GV, ARMCP::CPValue, "tpoff");
 785     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 786     Offset = DAG.getNode(ARMISD::Wrapper, MVT::i32, Offset);
 787     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 788   }
 789
 790   // The address of the thread local variable is the add of the thread
 791   // pointer with the offset of the variable.
 792   return DAG.getNode(ISD::ADD, PtrVT, ThreadPointer, Offset);
 793 }
 794
 795 SDValue
 796 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
 797   // TODO: implement the "local dynamic" model
 798   assert(Subtarget->isTargetELF() &&
 799          "TLS not implemented for non-ELF targets");
 800   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
 801   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
 802   // otherwise use the "Local Exec" TLS Model
 803   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
 804     return LowerToTLSGeneralDynamicModel(GA, DAG);
 805   else
 806     return LowerToTLSExecModels(GA, DAG);
 807 }
 808
 809 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
 810                                                    SelectionDAG &DAG) {
 811   MVT PtrVT = getPointerTy();
 812   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 813   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 814   if (RelocM == Reloc::PIC_) {
 815     bool UseGOTOFF = GV->hasInternalLinkage() || GV->hasHiddenVisibility();
 816     ARMConstantPoolValue *CPV =
 817       new ARMConstantPoolValue(GV, ARMCP::CPValue, UseGOTOFF ? "GOTOFF":"GOT");
 818     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 819     CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 820     SDValue Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 821     SDValue Chain = Result.getValue(1);
 822     SDValue GOT = DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, PtrVT);
 823     Result = DAG.getNode(ISD::ADD, PtrVT, Result, GOT);
 824     if (!UseGOTOFF)
 825       Result = DAG.getLoad(PtrVT, Chain, Result, NULL, 0);
 826     return Result;
 827   } else {
 828     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 2);
 829     CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 830     return DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 831   }
 832 }
 833
 834 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol
 835 /// even in non-static mode.
 836 static bool GVIsIndirectSymbol(GlobalValue *GV, Reloc::Model RelocM) {
 837   return RelocM != Reloc::Static &&
 838     (GV->hasWeakLinkage() || GV->hasLinkOnceLinkage() ||
 839      (GV->isDeclaration() && !GV->hasNotBeenReadFromBitcode()));
 840 }
 841
 842 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
 843                                                       SelectionDAG &DAG) {
 844   MVT PtrVT = getPointerTy();
 845   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 846   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 847   bool IsIndirect = GVIsIndirectSymbol(GV, RelocM);
 848   SDValue CPAddr;
 849   if (RelocM == Reloc::Static)
 850     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 2);
 851   else {
 852     unsigned PCAdj = (RelocM != Reloc::PIC_)
 853       ? 0 : (Subtarget->isThumb() ? 4 : 8);
 854     ARMCP::ARMCPKind Kind = IsIndirect ? ARMCP::CPNonLazyPtr
 855       : ARMCP::CPValue;
 856     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 857                                                          Kind, PCAdj);
 858     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 859   }
 860   CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 861
 862   SDValue Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 863   SDValue Chain = Result.getValue(1);
 864
 865   if (RelocM == Reloc::PIC_) {
 866     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 867     Result = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Result, PICLabel);
 868   }
 869   if (IsIndirect)
 870     Result = DAG.getLoad(PtrVT, Chain, Result, NULL, 0);
 871
 872   return Result;
 873 }
 874
 875 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
 876                                                       SelectionDAG &DAG){
 877   assert(Subtarget->isTargetELF() &&
 878          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
 879   MVT PtrVT = getPointerTy();
 880   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
 881   ARMConstantPoolValue *CPV = new ARMConstantPoolValue("_GLOBAL_OFFSET_TABLE_",
 882                                                        ARMPCLabelIndex,
 883                                                        ARMCP::CPValue, PCAdj);
 884   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 885   CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 886   SDValue Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 887   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 888   return DAG.getNode(ARMISD::PIC_ADD, PtrVT, Result, PICLabel);
 889 }
 890
 891 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
 892   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 893   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 894   switch (IntNo) {
 895   default: return SDValue();    // Don't custom lower most intrinsics.
 896   case Intrinsic::arm_thread_pointer:
 897       return DAG.getNode(ARMISD::THREAD_POINTER, PtrVT);
 898   }
 899 }
 900
 901 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 902                               unsigned VarArgsFrameIndex) {
 903   // vastart just stores the address of the VarArgsFrameIndex slot into the
 904   // memory location argument.
 905   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 906   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
 907   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 908   return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
 909 }
 910
 911 static SDValue LowerFORMAL_ARGUMENT(SDValue Op, SelectionDAG &DAG,
 912                                       unsigned ArgNo, unsigned &NumGPRs,
 913                                       unsigned &ArgOffset) {
 914   MachineFunction &MF = DAG.getMachineFunction();
 915   MVT ObjectVT = Op.getValue(ArgNo).getValueType();
 916   SDValue Root = Op.getOperand(0);
 917   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 918
 919   static const unsigned GPRArgRegs[] = {
 920     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 921   };
 922
 923   unsigned ObjSize;
 924   unsigned ObjGPRs;
 925   unsigned GPRPad;
 926   unsigned StackPad;
 927   ISD::ArgFlagsTy Flags =
 928     cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo + 3))->getArgFlags();
 929   HowToPassArgument(ObjectVT, NumGPRs, ArgOffset, ObjGPRs,
 930                     ObjSize, GPRPad, StackPad, Flags);
 931   NumGPRs += GPRPad;
 932   ArgOffset += StackPad;
 933
 934   SDValue ArgValue;
 935   if (ObjGPRs == 1) {
 936     unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 937     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 938     ArgValue = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 939     if (ObjectVT == MVT::f32)
 940       ArgValue = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, ArgValue);
 941   } else if (ObjGPRs == 2) {
 942     unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 943     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 944     ArgValue = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 945
 946     VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 947     RegInfo.addLiveIn(GPRArgRegs[NumGPRs+1], VReg);
 948     SDValue ArgValue2 = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 949
 950     assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 951     ArgValue = DAG.getNode(ARMISD::FMDRR, MVT::f64, ArgValue, ArgValue2);
 952   }
 953   NumGPRs += ObjGPRs;
 954
 955   if (ObjSize) {
 956     MachineFrameInfo *MFI = MF.getFrameInfo();
 957     int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 958     SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
 959     if (ObjGPRs == 0)
 960       ArgValue = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 961     else {
 962       SDValue ArgValue2 = DAG.getLoad(MVT::i32, Root, FIN, NULL, 0);
 963       assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 964       ArgValue = DAG.getNode(ARMISD::FMDRR, MVT::f64, ArgValue, ArgValue2);
 965     }
 966
 967     ArgOffset += ObjSize;   // Move on to the next argument.
 968   }
 969
 970   return ArgValue;
 971 }
 972
 973 SDValue
 974 ARMTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
 975   std::vector<SDValue> ArgValues;
 976   SDValue Root = Op.getOperand(0);
 977   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 978   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 979
 980   unsigned NumArgs = Op.getNode()->getNumValues()-1;
 981   for (unsigned ArgNo = 0; ArgNo < NumArgs; ++ArgNo)
 982     ArgValues.push_back(LowerFORMAL_ARGUMENT(Op, DAG, ArgNo,
 983                                              NumGPRs, ArgOffset));
 984
 985   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
 986   if (isVarArg) {
 987     static const unsigned GPRArgRegs[] = {
 988       ARM::R0, ARM::R1, ARM::R2, ARM::R3
 989     };
 990
 991     MachineFunction &MF = DAG.getMachineFunction();
 992     MachineRegisterInfo &RegInfo = MF.getRegInfo();
 993     MachineFrameInfo *MFI = MF.getFrameInfo();
 994     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 995     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 996     unsigned VARegSize = (4 - NumGPRs) * 4;
 997     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
 998     if (VARegSaveSize) {
 999       // If this function is vararg, store any remaining integer argument regs
1000       // to their spots on the stack so that they may be loaded by deferencing
1001       // the result of va_next.
1002       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1003       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1004                                                  VARegSaveSize - VARegSize);
1005       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1006
1007       SmallVector<SDValue, 4> MemOps;
1008       for (; NumGPRs < 4; ++NumGPRs) {
1009         unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
1010         RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
1011         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1012         SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1013         MemOps.push_back(Store);
1014         FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1015                           DAG.getConstant(4, getPointerTy()));
1016       }
1017       if (!MemOps.empty())
1018         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1019                            &MemOps[0], MemOps.size());
1020     } else
1021       // This will point to the next argument passed via stack.
1022       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1023   }
1024
1025   ArgValues.push_back(Root);
1026
1027   // Return the new list of results.
1028   return DAG.getMergeValues(Op.getNode()->getVTList(), &ArgValues[0],
1029                             ArgValues.size());
1030 }
1031
1032 /// isFloatingPointZero - Return true if this is +0.0.
1033 static bool isFloatingPointZero(SDValue Op) {
1034   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1035     return CFP->getValueAPF().isPosZero();
1036   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1037     // Maybe this has already been legalized into the constant pool?
1038     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1039       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1040       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1041         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1042           return CFP->getValueAPF().isPosZero();
1043     }
1044   }
1045   return false;
1046 }
1047
1048 static bool isLegalCmpImmediate(unsigned C, bool isThumb) {
1049   return ( isThumb && (C & ~255U) == 0) ||
1050          (!isThumb && ARM_AM::getSOImmVal(C) != -1);
1051 }
1052
1053 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1054 /// the given operands.
1055 static SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1056                            SDValue &ARMCC, SelectionDAG &DAG, bool isThumb) {
1057   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1058     unsigned C = RHSC->getZExtValue();
1059     if (!isLegalCmpImmediate(C, isThumb)) {
1060       // Constant does not fit, try adjusting it by one?
1061       switch (CC) {
1062       default: break;
1063       case ISD::SETLT:
1064       case ISD::SETGE:
1065         if (isLegalCmpImmediate(C-1, isThumb)) {
1066           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1067           RHS = DAG.getConstant(C-1, MVT::i32);
1068         }
1069         break;
1070       case ISD::SETULT:
1071       case ISD::SETUGE:
1072         if (C > 0 && isLegalCmpImmediate(C-1, isThumb)) {
1073           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1074           RHS = DAG.getConstant(C-1, MVT::i32);
1075         }
1076         break;
1077       case ISD::SETLE:
1078       case ISD::SETGT:
1079         if (isLegalCmpImmediate(C+1, isThumb)) {
1080           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1081           RHS = DAG.getConstant(C+1, MVT::i32);
1082         }
1083         break;
1084       case ISD::SETULE:
1085       case ISD::SETUGT:
1086         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb)) {
1087           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1088           RHS = DAG.getConstant(C+1, MVT::i32);
1089         }
1090         break;
1091       }
1092     }
1093   }
1094
1095   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1096   ARMISD::NodeType CompareType;
1097   switch (CondCode) {
1098   default:
1099     CompareType = ARMISD::CMP;
1100     break;
1101   case ARMCC::EQ:
1102   case ARMCC::NE:
1103   case ARMCC::MI:
1104   case ARMCC::PL:
1105     // Uses only N and Z Flags
1106     CompareType = ARMISD::CMPNZ;
1107     break;
1108   }
1109   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1110   return DAG.getNode(CompareType, MVT::Flag, LHS, RHS);
1111 }
1112
1113 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1114 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG) {
1115   SDValue Cmp;
1116   if (!isFloatingPointZero(RHS))
1117     Cmp = DAG.getNode(ARMISD::CMPFP, MVT::Flag, LHS, RHS);
1118   else
1119     Cmp = DAG.getNode(ARMISD::CMPFPw0, MVT::Flag, LHS);
1120   return DAG.getNode(ARMISD::FMSTAT, MVT::Flag, Cmp);
1121 }
1122
1123 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
1124                                 const ARMSubtarget *ST) {
1125   MVT VT = Op.getValueType();
1126   SDValue LHS = Op.getOperand(0);
1127   SDValue RHS = Op.getOperand(1);
1128   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1129   SDValue TrueVal = Op.getOperand(2);
1130   SDValue FalseVal = Op.getOperand(3);
1131
1132   if (LHS.getValueType() == MVT::i32) {
1133     SDValue ARMCC;
1134     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1135     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb());
1136     return DAG.getNode(ARMISD::CMOV, VT, FalseVal, TrueVal, ARMCC, CCR, Cmp);
1137   }
1138
1139   ARMCC::CondCodes CondCode, CondCode2;
1140   if (FPCCToARMCC(CC, CondCode, CondCode2))
1141     std::swap(TrueVal, FalseVal);
1142
1143   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1144   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1145   SDValue Cmp = getVFPCmp(LHS, RHS, DAG);
1146   SDValue Result = DAG.getNode(ARMISD::CMOV, VT, FalseVal, TrueVal,
1147                                  ARMCC, CCR, Cmp);
1148   if (CondCode2 != ARMCC::AL) {
1149     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1150     // FIXME: Needs another CMP because flag can have but one use.
1151     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG);
1152     Result = DAG.getNode(ARMISD::CMOV, VT, Result, TrueVal, ARMCC2, CCR, Cmp2);
1153   }
1154   return Result;
1155 }
1156
1157 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
1158                             const ARMSubtarget *ST) {
1159   SDValue  Chain = Op.getOperand(0);
1160   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1161   SDValue    LHS = Op.getOperand(2);
1162   SDValue    RHS = Op.getOperand(3);
1163   SDValue   Dest = Op.getOperand(4);
1164
1165   if (LHS.getValueType() == MVT::i32) {
1166     SDValue ARMCC;
1167     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1168     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb());
1169     return DAG.getNode(ARMISD::BRCOND, MVT::Other, Chain, Dest, ARMCC, CCR,Cmp);
1170   }
1171
1172   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1173   ARMCC::CondCodes CondCode, CondCode2;
1174   if (FPCCToARMCC(CC, CondCode, CondCode2))
1175     // Swap the LHS/RHS of the comparison if needed.
1176     std::swap(LHS, RHS);
1177
1178   SDValue Cmp = getVFPCmp(LHS, RHS, DAG);
1179   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1180   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1181   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1182   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1183   SDValue Res = DAG.getNode(ARMISD::BRCOND, VTList, Ops, 5);
1184   if (CondCode2 != ARMCC::AL) {
1185     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1186     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1187     Res = DAG.getNode(ARMISD::BRCOND, VTList, Ops, 5);
1188   }
1189   return Res;
1190 }
1191
1192 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1193   SDValue Chain = Op.getOperand(0);
1194   SDValue Table = Op.getOperand(1);
1195   SDValue Index = Op.getOperand(2);
1196
1197   MVT PTy = getPointerTy();
1198   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1199   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1200   SDValue UId =  DAG.getConstant(AFI->createJumpTableUId(), PTy);
1201   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1202   Table = DAG.getNode(ARMISD::WrapperJT, MVT::i32, JTI, UId);
1203   Index = DAG.getNode(ISD::MUL, PTy, Index, DAG.getConstant(4, PTy));
1204   SDValue Addr = DAG.getNode(ISD::ADD, PTy, Index, Table);
1205   bool isPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
1206   Addr = DAG.getLoad(isPIC ? (MVT)MVT::i32 : PTy,
1207                      Chain, Addr, NULL, 0);
1208   Chain = Addr.getValue(1);
1209   if (isPIC)
1210     Addr = DAG.getNode(ISD::ADD, PTy, Addr, Table);
1211   return DAG.getNode(ARMISD::BR_JT, MVT::Other, Chain, Addr, JTI, UId);
1212 }
1213
1214 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1215   unsigned Opc =
1216     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1217   Op = DAG.getNode(Opc, MVT::f32, Op.getOperand(0));
1218   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
1219 }
1220
1221 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1222   MVT VT = Op.getValueType();
1223   unsigned Opc =
1224     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1225
1226   Op = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Op.getOperand(0));
1227   return DAG.getNode(Opc, VT, Op);
1228 }
1229
1230 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1231   // Implement fcopysign with a fabs and a conditional fneg.
1232   SDValue Tmp0 = Op.getOperand(0);
1233   SDValue Tmp1 = Op.getOperand(1);
1234   MVT VT = Op.getValueType();
1235   MVT SrcVT = Tmp1.getValueType();
1236   SDValue AbsVal = DAG.getNode(ISD::FABS, VT, Tmp0);
1237   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG);
1238   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1239   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1240   return DAG.getNode(ARMISD::CNEG, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1241 }
1242
1243 SDValue
1244 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG,
1245                                            SDValue Chain,
1246                                            SDValue Dst, SDValue Src,
1247                                            SDValue Size, unsigned Align,
1248                                            bool AlwaysInline,
1249                                          const Value *DstSV, uint64_t DstSVOff,
1250                                          const Value *SrcSV, uint64_t SrcSVOff){
1251   // Do repeated 4-byte loads and stores. To be improved.
1252   // This requires 4-byte alignment.
1253   if ((Align & 3) != 0)
1254     return SDValue();
1255   // This requires the copy size to be a constant, preferrably
1256   // within a subtarget-specific limit.
1257   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1258   if (!ConstantSize)
1259     return SDValue();
1260   uint64_t SizeVal = ConstantSize->getZExtValue();
1261   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1262     return SDValue();
1263
1264   unsigned BytesLeft = SizeVal & 3;
1265   unsigned NumMemOps = SizeVal >> 2;
1266   unsigned EmittedNumMemOps = 0;
1267   MVT VT = MVT::i32;
1268   unsigned VTSize = 4;
1269   unsigned i = 0;
1270   const unsigned MAX_LOADS_IN_LDM = 6;
1271   SDValue TFOps[MAX_LOADS_IN_LDM];
1272   SDValue Loads[MAX_LOADS_IN_LDM];
1273   uint64_t SrcOff = 0, DstOff = 0;
1274
1275   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1276   // same number of stores.  The loads and stores will get combined into
1277   // ldm/stm later on.
1278   while (EmittedNumMemOps < NumMemOps) {
1279     for (i = 0;
1280          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1281       Loads[i] = DAG.getLoad(VT, Chain,
1282                              DAG.getNode(ISD::ADD, MVT::i32, Src,
1283                                          DAG.getConstant(SrcOff, MVT::i32)),
1284                              SrcSV, SrcSVOff + SrcOff);
1285       TFOps[i] = Loads[i].getValue(1);
1286       SrcOff += VTSize;
1287     }
1288     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1289
1290     for (i = 0;
1291          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1292       TFOps[i] = DAG.getStore(Chain, Loads[i],
1293                            DAG.getNode(ISD::ADD, MVT::i32, Dst,
1294                                        DAG.getConstant(DstOff, MVT::i32)),
1295                            DstSV, DstSVOff + DstOff);
1296       DstOff += VTSize;
1297     }
1298     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1299
1300     EmittedNumMemOps += i;
1301   }
1302
1303   if (BytesLeft == 0)
1304     return Chain;
1305
1306   // Issue loads / stores for the trailing (1 - 3) bytes.
1307   unsigned BytesLeftSave = BytesLeft;
1308   i = 0;
1309   while (BytesLeft) {
1310     if (BytesLeft >= 2) {
1311       VT = MVT::i16;
1312       VTSize = 2;
1313     } else {
1314       VT = MVT::i8;
1315       VTSize = 1;
1316     }
1317
1318     Loads[i] = DAG.getLoad(VT, Chain,
1319                            DAG.getNode(ISD::ADD, MVT::i32, Src,
1320                                        DAG.getConstant(SrcOff, MVT::i32)),
1321                            SrcSV, SrcSVOff + SrcOff);
1322     TFOps[i] = Loads[i].getValue(1);
1323     ++i;
1324     SrcOff += VTSize;
1325     BytesLeft -= VTSize;
1326   }
1327   Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1328
1329   i = 0;
1330   BytesLeft = BytesLeftSave;
1331   while (BytesLeft) {
1332     if (BytesLeft >= 2) {
1333       VT = MVT::i16;
1334       VTSize = 2;
1335     } else {
1336       VT = MVT::i8;
1337       VTSize = 1;
1338     }
1339
1340     TFOps[i] = DAG.getStore(Chain, Loads[i],
1341                             DAG.getNode(ISD::ADD, MVT::i32, Dst,
1342                                         DAG.getConstant(DstOff, MVT::i32)),
1343                             DstSV, DstSVOff + DstOff);
1344     ++i;
1345     DstOff += VTSize;
1346     BytesLeft -= VTSize;
1347   }
1348   return DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1349 }
1350
1351 static SDNode *ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
1352   // Turn f64->i64 into FMRRD.
1353   assert(N->getValueType(0) == MVT::i64 &&
1354          N->getOperand(0).getValueType() == MVT::f64);
1355
1356   SDValue Op = N->getOperand(0);
1357   SDValue Cvt = DAG.getNode(ARMISD::FMRRD, DAG.getVTList(MVT::i32, MVT::i32),
1358                               &Op, 1);
1359
1360   // Merge the pieces into a single i64 value.
1361   return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Cvt, Cvt.getValue(1)).getNode();
1362 }
1363
1364 static SDNode *ExpandSRx(SDNode *N, SelectionDAG &DAG, const ARMSubtarget *ST) {
1365   assert(N->getValueType(0) == MVT::i64 &&
1366          (N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
1367          "Unknown shift to lower!");
1368
1369   // We only lower SRA, SRL of 1 here, all others use generic lowering.
1370   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
1371       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
1372     return 0;
1373
1374   // If we are in thumb mode, we don't have RRX.
1375   if (ST->isThumb()) return 0;
1376
1377   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
1378   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
1379                              DAG.getConstant(0, MVT::i32));
1380   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
1381                              DAG.getConstant(1, MVT::i32));
1382
1383   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
1384   // captures the result into a carry flag.
1385   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
1386   Hi = DAG.getNode(Opc, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
1387
1388   // The low part is an ARMISD::RRX operand, which shifts the carry in.
1389   Lo = DAG.getNode(ARMISD::RRX, MVT::i32, Lo, Hi.getValue(1));
1390
1391   // Merge the pieces into a single i64 value.
1392  return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi).getNode();
1393 }
1394
1395
1396 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
1397   switch (Op.getOpcode()) {
1398   default: assert(0 && "Don't know how to custom lower this!"); abort();
1399   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
1400   case ISD::GlobalAddress:
1401     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
1402       LowerGlobalAddressELF(Op, DAG);
1403   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
1404   case ISD::CALL:          return LowerCALL(Op, DAG);
1405   case ISD::RET:           return LowerRET(Op, DAG);
1406   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
1407   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
1408   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
1409   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
1410   case ISD::SINT_TO_FP:
1411   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
1412   case ISD::FP_TO_SINT:
1413   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
1414   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
1415   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG);
1416   case ISD::RETURNADDR:    break;
1417   case ISD::FRAMEADDR:     break;
1418   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
1419   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
1420
1421
1422   // FIXME: Remove these when LegalizeDAGTypes lands.
1423   case ISD::BIT_CONVERT:   return SDValue(ExpandBIT_CONVERT(Op.getNode(), DAG), 0);
1424   case ISD::SRL:
1425   case ISD::SRA:           return SDValue(ExpandSRx(Op.getNode(), DAG,Subtarget),0);
1426   }
1427   return SDValue();
1428 }
1429
1430
1431 /// ReplaceNodeResults - Provide custom lowering hooks for nodes with illegal
1432 /// result types.
1433 SDNode *ARMTargetLowering::ReplaceNodeResults(SDNode *N, SelectionDAG &DAG) {
1434   switch (N->getOpcode()) {
1435   default: assert(0 && "Don't know how to custom expand this!"); abort();
1436   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(N, DAG);
1437   case ISD::SRL:
1438   case ISD::SRA:           return ExpandSRx(N, DAG, Subtarget);
1439   }
1440 }
1441
1442
1443 //===----------------------------------------------------------------------===//
1444 //                           ARM Scheduler Hooks
1445 //===----------------------------------------------------------------------===//
1446
1447 MachineBasicBlock *
1448 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1449                                            MachineBasicBlock *BB) {
1450   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1451   switch (MI->getOpcode()) {
1452   default: assert(false && "Unexpected instr type to insert");
1453   case ARM::tMOVCCr: {
1454     // To "insert" a SELECT_CC instruction, we actually have to insert the
1455     // diamond control-flow pattern.  The incoming instruction knows the
1456     // destination vreg to set, the condition code register to branch on, the
1457     // true/false values to select between, and a branch opcode to use.
1458     const BasicBlock *LLVM_BB = BB->getBasicBlock();
1459     MachineFunction::iterator It = BB;
1460     ++It;
1461
1462     //  thisMBB:
1463     //  ...
1464     //   TrueVal = ...
1465     //   cmpTY ccX, r1, r2
1466     //   bCC copy1MBB
1467     //   fallthrough --> copy0MBB
1468     MachineBasicBlock *thisMBB  = BB;
1469     MachineFunction *F = BB->getParent();
1470     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
1471     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
1472     BuildMI(BB, TII->get(ARM::tBcc)).addMBB(sinkMBB)
1473       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
1474     F->insert(It, copy0MBB);
1475     F->insert(It, sinkMBB);
1476     // Update machine-CFG edges by first adding all successors of the current
1477     // block to the new block which will contain the Phi node for the select.
1478     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
1479         e = BB->succ_end(); i != e; ++i)
1480       sinkMBB->addSuccessor(*i);
1481     // Next, remove all successors of the current block, and add the true
1482     // and fallthrough blocks as its successors.
1483     while(!BB->succ_empty())
1484       BB->removeSuccessor(BB->succ_begin());
1485     BB->addSuccessor(copy0MBB);
1486     BB->addSuccessor(sinkMBB);
1487
1488     //  copy0MBB:
1489     //   %FalseValue = ...
1490     //   # fallthrough to sinkMBB
1491     BB = copy0MBB;
1492
1493     // Update machine-CFG edges
1494     BB->addSuccessor(sinkMBB);
1495
1496     //  sinkMBB:
1497     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1498     //  ...
1499     BB = sinkMBB;
1500     BuildMI(BB, TII->get(ARM::PHI), MI->getOperand(0).getReg())
1501       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
1502       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
1503
1504     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
1505     return BB;
1506   }
1507   }
1508 }
1509
1510 //===----------------------------------------------------------------------===//
1511 //                           ARM Optimization Hooks
1512 //===----------------------------------------------------------------------===//
1513
1514 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
1515 static SDValue PerformFMRRDCombine(SDNode *N,
1516                                      TargetLowering::DAGCombinerInfo &DCI) {
1517   // fmrrd(fmdrr x, y) -> x,y
1518   SDValue InDouble = N->getOperand(0);
1519   if (InDouble.getOpcode() == ARMISD::FMDRR)
1520     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
1521   return SDValue();
1522 }
1523
1524 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
1525                                                DAGCombinerInfo &DCI) const {
1526   switch (N->getOpcode()) {
1527   default: break;
1528   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
1529   }
1530
1531   return SDValue();
1532 }
1533
1534
1535 /// isLegalAddressImmediate - Return true if the integer value can be used
1536 /// as the offset of the target addressing mode for load / store of the
1537 /// given type.
1538 static bool isLegalAddressImmediate(int64_t V, MVT VT,
1539                                     const ARMSubtarget *Subtarget) {
1540   if (V == 0)
1541     return true;
1542
1543   if (Subtarget->isThumb()) {
1544     if (V < 0)
1545       return false;
1546
1547     unsigned Scale = 1;
1548     switch (VT.getSimpleVT()) {
1549     default: return false;
1550     case MVT::i1:
1551     case MVT::i8:
1552       // Scale == 1;
1553       break;
1554     case MVT::i16:
1555       // Scale == 2;
1556       Scale = 2;
1557       break;
1558     case MVT::i32:
1559       // Scale == 4;
1560       Scale = 4;
1561       break;
1562     }
1563
1564     if ((V & (Scale - 1)) != 0)
1565       return false;
1566     V /= Scale;
1567     return V == (V & ((1LL << 5) - 1));
1568   }
1569
1570   if (V < 0)
1571     V = - V;
1572   switch (VT.getSimpleVT()) {
1573   default: return false;
1574   case MVT::i1:
1575   case MVT::i8:
1576   case MVT::i32:
1577     // +- imm12
1578     return V == (V & ((1LL << 12) - 1));
1579   case MVT::i16:
1580     // +- imm8
1581     return V == (V & ((1LL << 8) - 1));
1582   case MVT::f32:
1583   case MVT::f64:
1584     if (!Subtarget->hasVFP2())
1585       return false;
1586     if ((V & 3) != 0)
1587       return false;
1588     V >>= 2;
1589     return V == (V & ((1LL << 8) - 1));
1590   }
1591 }
1592
1593 /// isLegalAddressingMode - Return true if the addressing mode represented
1594 /// by AM is legal for this target, for a load/store of the specified type.
1595 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
1596                                               const Type *Ty) const {
1597   if (!isLegalAddressImmediate(AM.BaseOffs, getValueType(Ty, true), Subtarget))
1598     return false;
1599
1600   // Can never fold addr of global into load/store.
1601   if (AM.BaseGV)
1602     return false;
1603
1604   switch (AM.Scale) {
1605   case 0:  // no scale reg, must be "r+i" or "r", or "i".
1606     break;
1607   case 1:
1608     if (Subtarget->isThumb())
1609       return false;
1610     // FALL THROUGH.
1611   default:
1612     // ARM doesn't support any R+R*scale+imm addr modes.
1613     if (AM.BaseOffs)
1614       return false;
1615
1616     int Scale = AM.Scale;
1617     switch (getValueType(Ty).getSimpleVT()) {
1618     default: return false;
1619     case MVT::i1:
1620     case MVT::i8:
1621     case MVT::i32:
1622     case MVT::i64:
1623       // This assumes i64 is legalized to a pair of i32. If not (i.e.
1624       // ldrd / strd are used, then its address mode is same as i16.
1625       // r + r
1626       if (Scale < 0) Scale = -Scale;
1627       if (Scale == 1)
1628         return true;
1629       // r + r << imm
1630       return isPowerOf2_32(Scale & ~1);
1631     case MVT::i16:
1632       // r + r
1633       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
1634         return true;
1635       return false;
1636
1637     case MVT::isVoid:
1638       // Note, we allow "void" uses (basically, uses that aren't loads or
1639       // stores), because arm allows folding a scale into many arithmetic
1640       // operations.  This should be made more precise and revisited later.
1641
1642       // Allow r << imm, but the imm has to be a multiple of two.
1643       if (AM.Scale & 1) return false;
1644       return isPowerOf2_32(AM.Scale);
1645     }
1646     break;
1647   }
1648   return true;
1649 }
1650
1651
1652 static bool getIndexedAddressParts(SDNode *Ptr, MVT VT,
1653                                    bool isSEXTLoad, SDValue &Base,
1654                                    SDValue &Offset, bool &isInc,
1655                                    SelectionDAG &DAG) {
1656   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
1657     return false;
1658
1659   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
1660     // AddressingMode 3
1661     Base = Ptr->getOperand(0);
1662     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1663       int RHSC = (int)RHS->getZExtValue();
1664       if (RHSC < 0 && RHSC > -256) {
1665         isInc = false;
1666         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1667         return true;
1668       }
1669     }
1670     isInc = (Ptr->getOpcode() == ISD::ADD);
1671     Offset = Ptr->getOperand(1);
1672     return true;
1673   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
1674     // AddressingMode 2
1675     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1676       int RHSC = (int)RHS->getZExtValue();
1677       if (RHSC < 0 && RHSC > -0x1000) {
1678         isInc = false;
1679         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1680         Base = Ptr->getOperand(0);
1681         return true;
1682       }
1683     }
1684
1685     if (Ptr->getOpcode() == ISD::ADD) {
1686       isInc = true;
1687       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
1688       if (ShOpcVal != ARM_AM::no_shift) {
1689         Base = Ptr->getOperand(1);
1690         Offset = Ptr->getOperand(0);
1691       } else {
1692         Base = Ptr->getOperand(0);
1693         Offset = Ptr->getOperand(1);
1694       }
1695       return true;
1696     }
1697
1698     isInc = (Ptr->getOpcode() == ISD::ADD);
1699     Base = Ptr->getOperand(0);
1700     Offset = Ptr->getOperand(1);
1701     return true;
1702   }
1703
1704   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
1705   return false;
1706 }
1707
1708 /// getPreIndexedAddressParts - returns true by value, base pointer and
1709 /// offset pointer and addressing mode by reference if the node's address
1710 /// can be legally represented as pre-indexed load / store address.
1711 bool
1712 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1713                                              SDValue &Offset,
1714                                              ISD::MemIndexedMode &AM,
1715                                              SelectionDAG &DAG) {
1716   if (Subtarget->isThumb())
1717     return false;
1718
1719   MVT VT;
1720   SDValue Ptr;
1721   bool isSEXTLoad = false;
1722   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1723     Ptr = LD->getBasePtr();
1724     VT  = LD->getMemoryVT();
1725     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1726   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1727     Ptr = ST->getBasePtr();
1728     VT  = ST->getMemoryVT();
1729   } else
1730     return false;
1731
1732   bool isInc;
1733   bool isLegal = getIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base, Offset,
1734                                         isInc, DAG);
1735   if (isLegal) {
1736     AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
1737     return true;
1738   }
1739   return false;
1740 }
1741
1742 /// getPostIndexedAddressParts - returns true by value, base pointer and
1743 /// offset pointer and addressing mode by reference if this node can be
1744 /// combined with a load / store to form a post-indexed load / store.
1745 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
1746                                                    SDValue &Base,
1747                                                    SDValue &Offset,
1748                                                    ISD::MemIndexedMode &AM,
1749                                                    SelectionDAG &DAG) {
1750   if (Subtarget->isThumb())
1751     return false;
1752
1753   MVT VT;
1754   SDValue Ptr;
1755   bool isSEXTLoad = false;
1756   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1757     VT  = LD->getMemoryVT();
1758     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1759   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1760     VT  = ST->getMemoryVT();
1761   } else
1762     return false;
1763
1764   bool isInc;
1765   bool isLegal = getIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
1766                                         isInc, DAG);
1767   if (isLegal) {
1768     AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
1769     return true;
1770   }
1771   return false;
1772 }
1773
1774 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1775                                                        const APInt &Mask,
1776                                                        APInt &KnownZero,
1777                                                        APInt &KnownOne,
1778                                                        const SelectionDAG &DAG,
1779                                                        unsigned Depth) const {
1780   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1781   switch (Op.getOpcode()) {
1782   default: break;
1783   case ARMISD::CMOV: {
1784     // Bits are known zero/one if known on the LHS and RHS.
1785     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
1786     if (KnownZero == 0 && KnownOne == 0) return;
1787
1788     APInt KnownZeroRHS, KnownOneRHS;
1789     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
1790                           KnownZeroRHS, KnownOneRHS, Depth+1);
1791     KnownZero &= KnownZeroRHS;
1792     KnownOne  &= KnownOneRHS;
1793     return;
1794   }
1795   }
1796 }
1797
1798 //===----------------------------------------------------------------------===//
1799 //                           ARM Inline Assembly Support
1800 //===----------------------------------------------------------------------===//
1801
1802 /// getConstraintType - Given a constraint letter, return the type of
1803 /// constraint it is for this target.
1804 ARMTargetLowering::ConstraintType
1805 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
1806   if (Constraint.size() == 1) {
1807     switch (Constraint[0]) {
1808     default:  break;
1809     case 'l': return C_RegisterClass;
1810     case 'w': return C_RegisterClass;
1811     }
1812   }
1813   return TargetLowering::getConstraintType(Constraint);
1814 }
1815
1816 std::pair<unsigned, const TargetRegisterClass*>
1817 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
1818                                                 MVT VT) const {
1819   if (Constraint.size() == 1) {
1820     // GCC RS6000 Constraint Letters
1821     switch (Constraint[0]) {
1822     case 'l':
1823     // FIXME: in thumb mode, 'l' is only low-regs.
1824     // FALL THROUGH.
1825     case 'r':
1826       return std::make_pair(0U, ARM::GPRRegisterClass);
1827     case 'w':
1828       if (VT == MVT::f32)
1829         return std::make_pair(0U, ARM::SPRRegisterClass);
1830       if (VT == MVT::f64)
1831         return std::make_pair(0U, ARM::DPRRegisterClass);
1832       break;
1833     }
1834   }
1835   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
1836 }
1837
1838 std::vector<unsigned> ARMTargetLowering::
1839 getRegClassForInlineAsmConstraint(const std::string &Constraint,
1840                                   MVT VT) const {
1841   if (Constraint.size() != 1)
1842     return std::vector<unsigned>();
1843
1844   switch (Constraint[0]) {      // GCC ARM Constraint Letters
1845   default: break;
1846   case 'l':
1847   case 'r':
1848     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
1849                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
1850                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
1851                                  ARM::R12, ARM::LR, 0);
1852   case 'w':
1853     if (VT == MVT::f32)
1854       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
1855                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
1856                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
1857                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
1858                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
1859                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
1860                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
1861                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
1862     if (VT == MVT::f64)
1863       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
1864                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
1865                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
1866                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
1867       break;
1868   }
1869
1870   return std::vector<unsigned>();
1871 }