lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMISelLowering.h"
  16 #include "ARMCallingConv.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMPerfectShuffle.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/ADT/StringExtras.h"
  26 #include "llvm/CodeGen/CallingConvLower.h"
  27 #include "llvm/CodeGen/IntrinsicLowering.h"
  28 #include "llvm/CodeGen/MachineBasicBlock.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/SelectionDAG.h"
  35 #include "llvm/IR/CallingConv.h"
  36 #include "llvm/IR/Constants.h"
  37 #include "llvm/IR/Function.h"
  38 #include "llvm/IR/GlobalValue.h"
  39 #include "llvm/IR/IRBuilder.h"
  40 #include "llvm/IR/Instruction.h"
  41 #include "llvm/IR/Instructions.h"
  42 #include "llvm/IR/Intrinsics.h"
  43 #include "llvm/IR/Type.h"
  44 #include "llvm/MC/MCSectionMachO.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/Debug.h"
  47 #include "llvm/Support/ErrorHandling.h"
  48 #include "llvm/Support/MathExtras.h"
  49 #include "llvm/Target/TargetOptions.h"
  50 #include <utility>
  51 using namespace llvm;
  52
  53 #define DEBUG_TYPE "arm-isel"
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  57 STATISTIC(NumLoopByVals, "Number of loops generated for byval arguments");
  58
  59 cl::opt<bool>
  60 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  61   cl::desc("Generate calls via indirect call instructions"),
  62   cl::init(false));
  63
  64 static cl::opt<bool>
  65 ARMInterworking("arm-interworking", cl::Hidden,
  66   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  67   cl::init(true));
  68
  69 namespace {
  70   class ARMCCState : public CCState {
  71   public:
  72     ARMCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  73                const TargetMachine &TM, SmallVectorImpl<CCValAssign> &locs,
  74                LLVMContext &C, ParmContext PC)
  75         : CCState(CC, isVarArg, MF, TM, locs, C) {
  76       assert(((PC == Call) || (PC == Prologue)) &&
  77              "ARMCCState users must specify whether their context is call"
  78              "or prologue generation.");
  79       CallOrPrologue = PC;
  80     }
  81   };
  82 }
  83
  84 // The APCS parameter registers.
  85 static const MCPhysReg GPRArgRegs[] = {
  86   ARM::R0, ARM::R1, ARM::R2, ARM::R3
  87 };
  88
  89 void ARMTargetLowering::addTypeForNEON(MVT VT, MVT PromotedLdStVT,
  90                                        MVT PromotedBitwiseVT) {
  91   if (VT != PromotedLdStVT) {
  92     setOperationAction(ISD::LOAD, VT, Promote);
  93     AddPromotedToType (ISD::LOAD, VT, PromotedLdStVT);
  94
  95     setOperationAction(ISD::STORE, VT, Promote);
  96     AddPromotedToType (ISD::STORE, VT, PromotedLdStVT);
  97   }
  98
  99   MVT ElemTy = VT.getVectorElementType();
 100   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 101     setOperationAction(ISD::SETCC, VT, Custom);
 102   setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Custom);
 103   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 104   if (ElemTy == MVT::i32) {
 105     setOperationAction(ISD::SINT_TO_FP, VT, Custom);
 106     setOperationAction(ISD::UINT_TO_FP, VT, Custom);
 107     setOperationAction(ISD::FP_TO_SINT, VT, Custom);
 108     setOperationAction(ISD::FP_TO_UINT, VT, Custom);
 109   } else {
 110     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 111     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 112     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 113     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 114   }
 115   setOperationAction(ISD::BUILD_VECTOR,      VT, Custom);
 116   setOperationAction(ISD::VECTOR_SHUFFLE,    VT, Custom);
 117   setOperationAction(ISD::CONCAT_VECTORS,    VT, Legal);
 118   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
 119   setOperationAction(ISD::SELECT,            VT, Expand);
 120   setOperationAction(ISD::SELECT_CC,         VT, Expand);
 121   setOperationAction(ISD::VSELECT,           VT, Expand);
 122   setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 123   if (VT.isInteger()) {
 124     setOperationAction(ISD::SHL, VT, Custom);
 125     setOperationAction(ISD::SRA, VT, Custom);
 126     setOperationAction(ISD::SRL, VT, Custom);
 127   }
 128
 129   // Promote all bit-wise operations.
 130   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 131     setOperationAction(ISD::AND, VT, Promote);
 132     AddPromotedToType (ISD::AND, VT, PromotedBitwiseVT);
 133     setOperationAction(ISD::OR,  VT, Promote);
 134     AddPromotedToType (ISD::OR,  VT, PromotedBitwiseVT);
 135     setOperationAction(ISD::XOR, VT, Promote);
 136     AddPromotedToType (ISD::XOR, VT, PromotedBitwiseVT);
 137   }
 138
 139   // Neon does not support vector divide/remainder operations.
 140   setOperationAction(ISD::SDIV, VT, Expand);
 141   setOperationAction(ISD::UDIV, VT, Expand);
 142   setOperationAction(ISD::FDIV, VT, Expand);
 143   setOperationAction(ISD::SREM, VT, Expand);
 144   setOperationAction(ISD::UREM, VT, Expand);
 145   setOperationAction(ISD::FREM, VT, Expand);
 146 }
 147
 148 void ARMTargetLowering::addDRTypeForNEON(MVT VT) {
 149   addRegisterClass(VT, &ARM::DPRRegClass);
 150   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 151 }
 152
 153 void ARMTargetLowering::addQRTypeForNEON(MVT VT) {
 154   addRegisterClass(VT, &ARM::DPairRegClass);
 155   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 156 }
 157
 158 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 159   if (TM.getSubtarget<ARMSubtarget>().isTargetMachO())
 160     return new TargetLoweringObjectFileMachO();
 161
 162   return new ARMElfTargetObjectFile();
 163 }
 164
 165 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 166     : TargetLowering(TM, createTLOF(TM)) {
 167   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 168   RegInfo = TM.getRegisterInfo();
 169   Itins = TM.getInstrItineraryData();
 170
 171   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 172
 173   if (Subtarget->isTargetMachO()) {
 174     // Uses VFP for Thumb libfuncs if available.
 175     if (Subtarget->isThumb() && Subtarget->hasVFP2() &&
 176         Subtarget->hasARMOps() && !TM.Options.UseSoftFloat) {
 177       // Single-precision floating-point arithmetic.
 178       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 179       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 180       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 181       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 182
 183       // Double-precision floating-point arithmetic.
 184       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 185       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 186       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 187       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 188
 189       // Single-precision comparisons.
 190       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 191       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 192       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 193       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 194       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 195       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 196       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 197       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 198
 199       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 203       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 205       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 207
 208       // Double-precision comparisons.
 209       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 210       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 211       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 212       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 213       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 214       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 215       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 216       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 217
 218       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 222       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 223       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 224       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 225       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 226
 227       // Floating-point to integer conversions.
 228       // i64 conversions are done via library routines even when generating VFP
 229       // instructions, so use the same ones.
 230       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 231       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 232       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 233       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 234
 235       // Conversions between floating types.
 236       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 237       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 238
 239       // Integer to floating-point conversions.
 240       // i64 conversions are done via library routines even when generating VFP
 241       // instructions, so use the same ones.
 242       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 243       // e.g., __floatunsidf vs. __floatunssidfvfp.
 244       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 245       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 246       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 247       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 248     }
 249   }
 250
 251   // These libcalls are not available in 32-bit.
 252   setLibcallName(RTLIB::SHL_I128, nullptr);
 253   setLibcallName(RTLIB::SRL_I128, nullptr);
 254   setLibcallName(RTLIB::SRA_I128, nullptr);
 255
 256   if (Subtarget->isAAPCS_ABI() && !Subtarget->isTargetMachO() &&
 257       !Subtarget->isTargetWindows()) {
 258     // Double-precision floating-point arithmetic helper functions
 259     // RTABI chapter 4.1.2, Table 2
 260     setLibcallName(RTLIB::ADD_F64, "__aeabi_dadd");
 261     setLibcallName(RTLIB::DIV_F64, "__aeabi_ddiv");
 262     setLibcallName(RTLIB::MUL_F64, "__aeabi_dmul");
 263     setLibcallName(RTLIB::SUB_F64, "__aeabi_dsub");
 264     setLibcallCallingConv(RTLIB::ADD_F64, CallingConv::ARM_AAPCS);
 265     setLibcallCallingConv(RTLIB::DIV_F64, CallingConv::ARM_AAPCS);
 266     setLibcallCallingConv(RTLIB::MUL_F64, CallingConv::ARM_AAPCS);
 267     setLibcallCallingConv(RTLIB::SUB_F64, CallingConv::ARM_AAPCS);
 268
 269     // Double-precision floating-point comparison helper functions
 270     // RTABI chapter 4.1.2, Table 3
 271     setLibcallName(RTLIB::OEQ_F64, "__aeabi_dcmpeq");
 272     setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 273     setLibcallName(RTLIB::UNE_F64, "__aeabi_dcmpeq");
 274     setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETEQ);
 275     setLibcallName(RTLIB::OLT_F64, "__aeabi_dcmplt");
 276     setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 277     setLibcallName(RTLIB::OLE_F64, "__aeabi_dcmple");
 278     setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 279     setLibcallName(RTLIB::OGE_F64, "__aeabi_dcmpge");
 280     setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 281     setLibcallName(RTLIB::OGT_F64, "__aeabi_dcmpgt");
 282     setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 283     setLibcallName(RTLIB::UO_F64,  "__aeabi_dcmpun");
 284     setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 285     setLibcallName(RTLIB::O_F64,   "__aeabi_dcmpun");
 286     setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 287     setLibcallCallingConv(RTLIB::OEQ_F64, CallingConv::ARM_AAPCS);
 288     setLibcallCallingConv(RTLIB::UNE_F64, CallingConv::ARM_AAPCS);
 289     setLibcallCallingConv(RTLIB::OLT_F64, CallingConv::ARM_AAPCS);
 290     setLibcallCallingConv(RTLIB::OLE_F64, CallingConv::ARM_AAPCS);
 291     setLibcallCallingConv(RTLIB::OGE_F64, CallingConv::ARM_AAPCS);
 292     setLibcallCallingConv(RTLIB::OGT_F64, CallingConv::ARM_AAPCS);
 293     setLibcallCallingConv(RTLIB::UO_F64, CallingConv::ARM_AAPCS);
 294     setLibcallCallingConv(RTLIB::O_F64, CallingConv::ARM_AAPCS);
 295
 296     // Single-precision floating-point arithmetic helper functions
 297     // RTABI chapter 4.1.2, Table 4
 298     setLibcallName(RTLIB::ADD_F32, "__aeabi_fadd");
 299     setLibcallName(RTLIB::DIV_F32, "__aeabi_fdiv");
 300     setLibcallName(RTLIB::MUL_F32, "__aeabi_fmul");
 301     setLibcallName(RTLIB::SUB_F32, "__aeabi_fsub");
 302     setLibcallCallingConv(RTLIB::ADD_F32, CallingConv::ARM_AAPCS);
 303     setLibcallCallingConv(RTLIB::DIV_F32, CallingConv::ARM_AAPCS);
 304     setLibcallCallingConv(RTLIB::MUL_F32, CallingConv::ARM_AAPCS);
 305     setLibcallCallingConv(RTLIB::SUB_F32, CallingConv::ARM_AAPCS);
 306
 307     // Single-precision floating-point comparison helper functions
 308     // RTABI chapter 4.1.2, Table 5
 309     setLibcallName(RTLIB::OEQ_F32, "__aeabi_fcmpeq");
 310     setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 311     setLibcallName(RTLIB::UNE_F32, "__aeabi_fcmpeq");
 312     setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETEQ);
 313     setLibcallName(RTLIB::OLT_F32, "__aeabi_fcmplt");
 314     setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 315     setLibcallName(RTLIB::OLE_F32, "__aeabi_fcmple");
 316     setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 317     setLibcallName(RTLIB::OGE_F32, "__aeabi_fcmpge");
 318     setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 319     setLibcallName(RTLIB::OGT_F32, "__aeabi_fcmpgt");
 320     setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 321     setLibcallName(RTLIB::UO_F32,  "__aeabi_fcmpun");
 322     setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 323     setLibcallName(RTLIB::O_F32,   "__aeabi_fcmpun");
 324     setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 325     setLibcallCallingConv(RTLIB::OEQ_F32, CallingConv::ARM_AAPCS);
 326     setLibcallCallingConv(RTLIB::UNE_F32, CallingConv::ARM_AAPCS);
 327     setLibcallCallingConv(RTLIB::OLT_F32, CallingConv::ARM_AAPCS);
 328     setLibcallCallingConv(RTLIB::OLE_F32, CallingConv::ARM_AAPCS);
 329     setLibcallCallingConv(RTLIB::OGE_F32, CallingConv::ARM_AAPCS);
 330     setLibcallCallingConv(RTLIB::OGT_F32, CallingConv::ARM_AAPCS);
 331     setLibcallCallingConv(RTLIB::UO_F32, CallingConv::ARM_AAPCS);
 332     setLibcallCallingConv(RTLIB::O_F32, CallingConv::ARM_AAPCS);
 333
 334     // Floating-point to integer conversions.
 335     // RTABI chapter 4.1.2, Table 6
 336     setLibcallName(RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz");
 337     setLibcallName(RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz");
 338     setLibcallName(RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz");
 339     setLibcallName(RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz");
 340     setLibcallName(RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz");
 341     setLibcallName(RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz");
 342     setLibcallName(RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz");
 343     setLibcallName(RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz");
 344     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I32, CallingConv::ARM_AAPCS);
 345     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I32, CallingConv::ARM_AAPCS);
 346     setLibcallCallingConv(RTLIB::FPTOSINT_F64_I64, CallingConv::ARM_AAPCS);
 347     setLibcallCallingConv(RTLIB::FPTOUINT_F64_I64, CallingConv::ARM_AAPCS);
 348     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I32, CallingConv::ARM_AAPCS);
 349     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I32, CallingConv::ARM_AAPCS);
 350     setLibcallCallingConv(RTLIB::FPTOSINT_F32_I64, CallingConv::ARM_AAPCS);
 351     setLibcallCallingConv(RTLIB::FPTOUINT_F32_I64, CallingConv::ARM_AAPCS);
 352
 353     // Conversions between floating types.
 354     // RTABI chapter 4.1.2, Table 7
 355     setLibcallName(RTLIB::FPROUND_F64_F32, "__aeabi_d2f");
 356     setLibcallName(RTLIB::FPEXT_F32_F64,   "__aeabi_f2d");
 357     setLibcallCallingConv(RTLIB::FPROUND_F64_F32, CallingConv::ARM_AAPCS);
 358     setLibcallCallingConv(RTLIB::FPEXT_F32_F64, CallingConv::ARM_AAPCS);
 359
 360     // Integer to floating-point conversions.
 361     // RTABI chapter 4.1.2, Table 8
 362     setLibcallName(RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d");
 363     setLibcallName(RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d");
 364     setLibcallName(RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d");
 365     setLibcallName(RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d");
 366     setLibcallName(RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f");
 367     setLibcallName(RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f");
 368     setLibcallName(RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f");
 369     setLibcallName(RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f");
 370     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 371     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F64, CallingConv::ARM_AAPCS);
 372     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 373     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F64, CallingConv::ARM_AAPCS);
 374     setLibcallCallingConv(RTLIB::SINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 375     setLibcallCallingConv(RTLIB::UINTTOFP_I32_F32, CallingConv::ARM_AAPCS);
 376     setLibcallCallingConv(RTLIB::SINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 377     setLibcallCallingConv(RTLIB::UINTTOFP_I64_F32, CallingConv::ARM_AAPCS);
 378
 379     // Long long helper functions
 380     // RTABI chapter 4.2, Table 9
 381     setLibcallName(RTLIB::MUL_I64,  "__aeabi_lmul");
 382     setLibcallName(RTLIB::SHL_I64, "__aeabi_llsl");
 383     setLibcallName(RTLIB::SRL_I64, "__aeabi_llsr");
 384     setLibcallName(RTLIB::SRA_I64, "__aeabi_lasr");
 385     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::ARM_AAPCS);
 386     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 387     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 388     setLibcallCallingConv(RTLIB::SHL_I64, CallingConv::ARM_AAPCS);
 389     setLibcallCallingConv(RTLIB::SRL_I64, CallingConv::ARM_AAPCS);
 390     setLibcallCallingConv(RTLIB::SRA_I64, CallingConv::ARM_AAPCS);
 391
 392     // Integer division functions
 393     // RTABI chapter 4.3.1
 394     setLibcallName(RTLIB::SDIV_I8,  "__aeabi_idiv");
 395     setLibcallName(RTLIB::SDIV_I16, "__aeabi_idiv");
 396     setLibcallName(RTLIB::SDIV_I32, "__aeabi_idiv");
 397     setLibcallName(RTLIB::SDIV_I64, "__aeabi_ldivmod");
 398     setLibcallName(RTLIB::UDIV_I8,  "__aeabi_uidiv");
 399     setLibcallName(RTLIB::UDIV_I16, "__aeabi_uidiv");
 400     setLibcallName(RTLIB::UDIV_I32, "__aeabi_uidiv");
 401     setLibcallName(RTLIB::UDIV_I64, "__aeabi_uldivmod");
 402     setLibcallCallingConv(RTLIB::SDIV_I8, CallingConv::ARM_AAPCS);
 403     setLibcallCallingConv(RTLIB::SDIV_I16, CallingConv::ARM_AAPCS);
 404     setLibcallCallingConv(RTLIB::SDIV_I32, CallingConv::ARM_AAPCS);
 405     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::ARM_AAPCS);
 406     setLibcallCallingConv(RTLIB::UDIV_I8, CallingConv::ARM_AAPCS);
 407     setLibcallCallingConv(RTLIB::UDIV_I16, CallingConv::ARM_AAPCS);
 408     setLibcallCallingConv(RTLIB::UDIV_I32, CallingConv::ARM_AAPCS);
 409     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::ARM_AAPCS);
 410
 411     // Memory operations
 412     // RTABI chapter 4.3.4
 413     setLibcallName(RTLIB::MEMCPY,  "__aeabi_memcpy");
 414     setLibcallName(RTLIB::MEMMOVE, "__aeabi_memmove");
 415     setLibcallName(RTLIB::MEMSET,  "__aeabi_memset");
 416     setLibcallCallingConv(RTLIB::MEMCPY, CallingConv::ARM_AAPCS);
 417     setLibcallCallingConv(RTLIB::MEMMOVE, CallingConv::ARM_AAPCS);
 418     setLibcallCallingConv(RTLIB::MEMSET, CallingConv::ARM_AAPCS);
 419   }
 420
 421   // Use divmod compiler-rt calls for iOS 5.0 and later.
 422   if (Subtarget->getTargetTriple().isiOS() &&
 423       !Subtarget->getTargetTriple().isOSVersionLT(5, 0)) {
 424     setLibcallName(RTLIB::SDIVREM_I32, "__divmodsi4");
 425     setLibcallName(RTLIB::UDIVREM_I32, "__udivmodsi4");
 426   }
 427
 428   if (Subtarget->isThumb1Only())
 429     addRegisterClass(MVT::i32, &ARM::tGPRRegClass);
 430   else
 431     addRegisterClass(MVT::i32, &ARM::GPRRegClass);
 432   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 433       !Subtarget->isThumb1Only()) {
 434     addRegisterClass(MVT::f32, &ARM::SPRRegClass);
 435     if (!Subtarget->isFPOnlySP())
 436       addRegisterClass(MVT::f64, &ARM::DPRRegClass);
 437
 438     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 439   }
 440
 441   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 442        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 443     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 444          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 445       setTruncStoreAction((MVT::SimpleValueType)VT,
 446                           (MVT::SimpleValueType)InnerVT, Expand);
 447     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 448     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 449     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 450
 451     setOperationAction(ISD::MULHS, (MVT::SimpleValueType)VT, Expand);
 452     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 453     setOperationAction(ISD::MULHU, (MVT::SimpleValueType)VT, Expand);
 454     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 455   }
 456
 457   setOperationAction(ISD::ConstantFP, MVT::f32, Custom);
 458   setOperationAction(ISD::ConstantFP, MVT::f64, Custom);
 459
 460   if (Subtarget->hasNEON()) {
 461     addDRTypeForNEON(MVT::v2f32);
 462     addDRTypeForNEON(MVT::v8i8);
 463     addDRTypeForNEON(MVT::v4i16);
 464     addDRTypeForNEON(MVT::v2i32);
 465     addDRTypeForNEON(MVT::v1i64);
 466
 467     addQRTypeForNEON(MVT::v4f32);
 468     addQRTypeForNEON(MVT::v2f64);
 469     addQRTypeForNEON(MVT::v16i8);
 470     addQRTypeForNEON(MVT::v8i16);
 471     addQRTypeForNEON(MVT::v4i32);
 472     addQRTypeForNEON(MVT::v2i64);
 473
 474     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 475     // neither Neon nor VFP support any arithmetic operations on it.
 476     // The same with v4f32. But keep in mind that vadd, vsub, vmul are natively
 477     // supported for v4f32.
 478     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 479     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 480     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 481     // FIXME: Code duplication: FDIV and FREM are expanded always, see
 482     // ARMTargetLowering::addTypeForNEON method for details.
 483     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 484     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 485     // FIXME: Create unittest.
 486     // In another words, find a way when "copysign" appears in DAG with vector
 487     // operands.
 488     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 489     // FIXME: Code duplication: SETCC has custom operation action, see
 490     // ARMTargetLowering::addTypeForNEON method for details.
 491     setOperationAction(ISD::SETCC, MVT::v2f64, Expand);
 492     // FIXME: Create unittest for FNEG and for FABS.
 493     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 494     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 495     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 496     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 497     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 498     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 499     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 500     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 501     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 502     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 503     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 504     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 505     // FIXME: Create unittest for FCEIL, FTRUNC, FRINT, FNEARBYINT, FFLOOR.
 506     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 507     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 508     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 509     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 510     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 511     setOperationAction(ISD::FMA, MVT::v2f64, Expand);
 512
 513     setOperationAction(ISD::FSQRT, MVT::v4f32, Expand);
 514     setOperationAction(ISD::FSIN, MVT::v4f32, Expand);
 515     setOperationAction(ISD::FCOS, MVT::v4f32, Expand);
 516     setOperationAction(ISD::FPOWI, MVT::v4f32, Expand);
 517     setOperationAction(ISD::FPOW, MVT::v4f32, Expand);
 518     setOperationAction(ISD::FLOG, MVT::v4f32, Expand);
 519     setOperationAction(ISD::FLOG2, MVT::v4f32, Expand);
 520     setOperationAction(ISD::FLOG10, MVT::v4f32, Expand);
 521     setOperationAction(ISD::FEXP, MVT::v4f32, Expand);
 522     setOperationAction(ISD::FEXP2, MVT::v4f32, Expand);
 523     setOperationAction(ISD::FCEIL, MVT::v4f32, Expand);
 524     setOperationAction(ISD::FTRUNC, MVT::v4f32, Expand);
 525     setOperationAction(ISD::FRINT, MVT::v4f32, Expand);
 526     setOperationAction(ISD::FNEARBYINT, MVT::v4f32, Expand);
 527     setOperationAction(ISD::FFLOOR, MVT::v4f32, Expand);
 528
 529     // Mark v2f32 intrinsics.
 530     setOperationAction(ISD::FSQRT, MVT::v2f32, Expand);
 531     setOperationAction(ISD::FSIN, MVT::v2f32, Expand);
 532     setOperationAction(ISD::FCOS, MVT::v2f32, Expand);
 533     setOperationAction(ISD::FPOWI, MVT::v2f32, Expand);
 534     setOperationAction(ISD::FPOW, MVT::v2f32, Expand);
 535     setOperationAction(ISD::FLOG, MVT::v2f32, Expand);
 536     setOperationAction(ISD::FLOG2, MVT::v2f32, Expand);
 537     setOperationAction(ISD::FLOG10, MVT::v2f32, Expand);
 538     setOperationAction(ISD::FEXP, MVT::v2f32, Expand);
 539     setOperationAction(ISD::FEXP2, MVT::v2f32, Expand);
 540     setOperationAction(ISD::FCEIL, MVT::v2f32, Expand);
 541     setOperationAction(ISD::FTRUNC, MVT::v2f32, Expand);
 542     setOperationAction(ISD::FRINT, MVT::v2f32, Expand);
 543     setOperationAction(ISD::FNEARBYINT, MVT::v2f32, Expand);
 544     setOperationAction(ISD::FFLOOR, MVT::v2f32, Expand);
 545
 546     // Neon does not support some operations on v1i64 and v2i64 types.
 547     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 548     // Custom handling for some quad-vector types to detect VMULL.
 549     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 550     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 551     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 552     // Custom handling for some vector types to avoid expensive expansions
 553     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 554     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 555     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 556     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 557     setOperationAction(ISD::SETCC, MVT::v1i64, Expand);
 558     setOperationAction(ISD::SETCC, MVT::v2i64, Expand);
 559     // Neon does not have single instruction SINT_TO_FP and UINT_TO_FP with
 560     // a destination type that is wider than the source, and nor does
 561     // it have a FP_TO_[SU]INT instruction with a narrower destination than
 562     // source.
 563     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 564     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 565     setOperationAction(ISD::FP_TO_UINT, MVT::v4i16, Custom);
 566     setOperationAction(ISD::FP_TO_SINT, MVT::v4i16, Custom);
 567
 568     setOperationAction(ISD::FP_ROUND,   MVT::v2f32, Expand);
 569     setOperationAction(ISD::FP_EXTEND,  MVT::v2f64, Expand);
 570
 571     // NEON does not have single instruction CTPOP for vectors with element
 572     // types wider than 8-bits.  However, custom lowering can leverage the
 573     // v8i8/v16i8 vcnt instruction.
 574     setOperationAction(ISD::CTPOP,      MVT::v2i32, Custom);
 575     setOperationAction(ISD::CTPOP,      MVT::v4i32, Custom);
 576     setOperationAction(ISD::CTPOP,      MVT::v4i16, Custom);
 577     setOperationAction(ISD::CTPOP,      MVT::v8i16, Custom);
 578
 579     // NEON only has FMA instructions as of VFP4.
 580     if (!Subtarget->hasVFP4()) {
 581       setOperationAction(ISD::FMA, MVT::v2f32, Expand);
 582       setOperationAction(ISD::FMA, MVT::v4f32, Expand);
 583     }
 584
 585     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 586     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 587     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 588     setTargetDAGCombine(ISD::SHL);
 589     setTargetDAGCombine(ISD::SRL);
 590     setTargetDAGCombine(ISD::SRA);
 591     setTargetDAGCombine(ISD::SIGN_EXTEND);
 592     setTargetDAGCombine(ISD::ZERO_EXTEND);
 593     setTargetDAGCombine(ISD::ANY_EXTEND);
 594     setTargetDAGCombine(ISD::SELECT_CC);
 595     setTargetDAGCombine(ISD::BUILD_VECTOR);
 596     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 597     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 598     setTargetDAGCombine(ISD::STORE);
 599     setTargetDAGCombine(ISD::FP_TO_SINT);
 600     setTargetDAGCombine(ISD::FP_TO_UINT);
 601     setTargetDAGCombine(ISD::FDIV);
 602
 603     // It is legal to extload from v4i8 to v4i16 or v4i32.
 604     MVT Tys[6] = {MVT::v8i8, MVT::v4i8, MVT::v2i8,
 605                   MVT::v4i16, MVT::v2i16,
 606                   MVT::v2i32};
 607     for (unsigned i = 0; i < 6; ++i) {
 608       setLoadExtAction(ISD::EXTLOAD, Tys[i], Legal);
 609       setLoadExtAction(ISD::ZEXTLOAD, Tys[i], Legal);
 610       setLoadExtAction(ISD::SEXTLOAD, Tys[i], Legal);
 611     }
 612   }
 613
 614   // ARM and Thumb2 support UMLAL/SMLAL.
 615   if (!Subtarget->isThumb1Only())
 616     setTargetDAGCombine(ISD::ADDC);
 617
 618
 619   computeRegisterProperties();
 620
 621   // ARM does not have f32 extending load.
 622   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 623
 624   // ARM does not have i1 sign extending load.
 625   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 626
 627   // ARM supports all 4 flavors of integer indexed load / store.
 628   if (!Subtarget->isThumb1Only()) {
 629     for (unsigned im = (unsigned)ISD::PRE_INC;
 630          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 631       setIndexedLoadAction(im,  MVT::i1,  Legal);
 632       setIndexedLoadAction(im,  MVT::i8,  Legal);
 633       setIndexedLoadAction(im,  MVT::i16, Legal);
 634       setIndexedLoadAction(im,  MVT::i32, Legal);
 635       setIndexedStoreAction(im, MVT::i1,  Legal);
 636       setIndexedStoreAction(im, MVT::i8,  Legal);
 637       setIndexedStoreAction(im, MVT::i16, Legal);
 638       setIndexedStoreAction(im, MVT::i32, Legal);
 639     }
 640   }
 641
 642   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 643   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 644   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 645   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 646
 647   // i64 operation support.
 648   setOperationAction(ISD::MUL,     MVT::i64, Expand);
 649   setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 650   if (Subtarget->isThumb1Only()) {
 651     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 652     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 653   }
 654   if (Subtarget->isThumb1Only() || !Subtarget->hasV6Ops()
 655       || (Subtarget->isThumb2() && !Subtarget->hasThumb2DSP()))
 656     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 657
 658   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 659   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 660   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 661   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 662   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 663
 664   if (!Subtarget->isThumb1Only()) {
 665     // FIXME: We should do this for Thumb1 as well.
 666     setOperationAction(ISD::ADDC,    MVT::i32, Custom);
 667     setOperationAction(ISD::ADDE,    MVT::i32, Custom);
 668     setOperationAction(ISD::SUBC,    MVT::i32, Custom);
 669     setOperationAction(ISD::SUBE,    MVT::i32, Custom);
 670   }
 671
 672   // ARM does not have ROTL.
 673   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 674   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 675   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 676   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 677     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 678
 679   // These just redirect to CTTZ and CTLZ on ARM.
 680   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i32  , Expand);
 681   setOperationAction(ISD::CTLZ_ZERO_UNDEF  , MVT::i32  , Expand);
 682
 683   setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Custom);
 684
 685   // Only ARMv6 has BSWAP.
 686   if (!Subtarget->hasV6Ops())
 687     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 688
 689   if (!(Subtarget->hasDivide() && Subtarget->isThumb2()) &&
 690       !(Subtarget->hasDivideInARMMode() && !Subtarget->isThumb())) {
 691     // These are expanded into libcalls if the cpu doesn't have HW divider.
 692     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 693     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 694   }
 695
 696   // FIXME: Also set divmod for SREM on EABI
 697   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 698   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 699   // Register based DivRem for AEABI (RTABI 4.2)
 700   if (Subtarget->isTargetAEABI()) {
 701     setLibcallName(RTLIB::SDIVREM_I8,  "__aeabi_idivmod");
 702     setLibcallName(RTLIB::SDIVREM_I16, "__aeabi_idivmod");
 703     setLibcallName(RTLIB::SDIVREM_I32, "__aeabi_idivmod");
 704     setLibcallName(RTLIB::SDIVREM_I64, "__aeabi_ldivmod");
 705     setLibcallName(RTLIB::UDIVREM_I8,  "__aeabi_uidivmod");
 706     setLibcallName(RTLIB::UDIVREM_I16, "__aeabi_uidivmod");
 707     setLibcallName(RTLIB::UDIVREM_I32, "__aeabi_uidivmod");
 708     setLibcallName(RTLIB::UDIVREM_I64, "__aeabi_uldivmod");
 709
 710     setLibcallCallingConv(RTLIB::SDIVREM_I8, CallingConv::ARM_AAPCS);
 711     setLibcallCallingConv(RTLIB::SDIVREM_I16, CallingConv::ARM_AAPCS);
 712     setLibcallCallingConv(RTLIB::SDIVREM_I32, CallingConv::ARM_AAPCS);
 713     setLibcallCallingConv(RTLIB::SDIVREM_I64, CallingConv::ARM_AAPCS);
 714     setLibcallCallingConv(RTLIB::UDIVREM_I8, CallingConv::ARM_AAPCS);
 715     setLibcallCallingConv(RTLIB::UDIVREM_I16, CallingConv::ARM_AAPCS);
 716     setLibcallCallingConv(RTLIB::UDIVREM_I32, CallingConv::ARM_AAPCS);
 717     setLibcallCallingConv(RTLIB::UDIVREM_I64, CallingConv::ARM_AAPCS);
 718
 719     setOperationAction(ISD::SDIVREM, MVT::i32, Custom);
 720     setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
 721   } else {
 722     setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 723     setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 724   }
 725
 726   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 727   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 728   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 729   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 730   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 731
 732   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 733
 734   // Use the default implementation.
 735   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 736   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 737   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 738   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 739   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 740   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 741
 742   if (!Subtarget->isTargetMachO()) {
 743     // Non-MachO platforms may return values in these registers via the
 744     // personality function.
 745     setExceptionPointerRegister(ARM::R0);
 746     setExceptionSelectorRegister(ARM::R1);
 747   }
 748
 749   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 750   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 751   // the default expansion.
 752   if (Subtarget->hasAnyDataBarrier() && !Subtarget->isThumb1Only()) {
 753     // ATOMIC_FENCE needs custom lowering; the others should have been expanded
 754     // to ldrex/strex loops already.
 755     setOperationAction(ISD::ATOMIC_FENCE,     MVT::Other, Custom);
 756
 757     // On v8, we have particularly efficient implementations of atomic fences
 758     // if they can be combined with nearby atomic loads and stores.
 759     if (!Subtarget->hasV8Ops()) {
 760       // Automatically insert fences (dmb ist) around ATOMIC_SWAP etc.
 761       setInsertFencesForAtomic(true);
 762     }
 763   } else {
 764     // If there's anything we can use as a barrier, go through custom lowering
 765     // for ATOMIC_FENCE.
 766     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other,
 767                        Subtarget->hasAnyDataBarrier() ? Custom : Expand);
 768
 769     // Set them all for expansion, which will force libcalls.
 770     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 771     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 772     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 773     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 774     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 775     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 776     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 777     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 778     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i32, Expand);
 779     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i32, Expand);
 780     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Expand);
 781     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Expand);
 782     // Mark ATOMIC_LOAD and ATOMIC_STORE custom so we can handle the
 783     // Unordered/Monotonic case.
 784     setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
 785     setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
 786   }
 787
 788   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 789
 790   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 791   if (!Subtarget->hasV6Ops()) {
 792     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 793     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 794   }
 795   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 796
 797   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 798       !Subtarget->isThumb1Only()) {
 799     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 800     // iff target supports vfp2.
 801     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 802     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 803   }
 804
 805   // We want to custom lower some of our intrinsics.
 806   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 807   if (Subtarget->isTargetDarwin()) {
 808     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 809     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 810     setLibcallName(RTLIB::UNWIND_RESUME, "_Unwind_SjLj_Resume");
 811   }
 812
 813   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 814   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 815   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 816   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 817   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 818   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 819   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 820   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 821   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 822
 823   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 824   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 825   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 826   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 827   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 828
 829   // We don't support sin/cos/fmod/copysign/pow
 830   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 831   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 832   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 833   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 834   setOperationAction(ISD::FSINCOS,   MVT::f64, Expand);
 835   setOperationAction(ISD::FSINCOS,   MVT::f32, Expand);
 836   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 837   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 838   if (!TM.Options.UseSoftFloat && Subtarget->hasVFP2() &&
 839       !Subtarget->isThumb1Only()) {
 840     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 841     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 842   }
 843   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 844   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 845
 846   if (!Subtarget->hasVFP4()) {
 847     setOperationAction(ISD::FMA, MVT::f64, Expand);
 848     setOperationAction(ISD::FMA, MVT::f32, Expand);
 849   }
 850
 851   // Various VFP goodness
 852   if (!TM.Options.UseSoftFloat && !Subtarget->isThumb1Only()) {
 853     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 854     if (Subtarget->hasVFP2()) {
 855       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 856       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 857       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 858       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 859     }
 860     // Special handling for half-precision FP.
 861     if (!Subtarget->hasFP16()) {
 862       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 863       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 864     }
 865   }
 866
 867   // Combine sin / cos into one node or libcall if possible.
 868   if (Subtarget->hasSinCos()) {
 869     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
 870     setLibcallName(RTLIB::SINCOS_F64, "sincos");
 871     if (Subtarget->getTargetTriple().getOS() == Triple::IOS) {
 872       // For iOS, we don't want to the normal expansion of a libcall to
 873       // sincos. We want to issue a libcall to __sincos_stret.
 874       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 875       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 876     }
 877   }
 878
 879   // We have target-specific dag combine patterns for the following nodes:
 880   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 881   setTargetDAGCombine(ISD::ADD);
 882   setTargetDAGCombine(ISD::SUB);
 883   setTargetDAGCombine(ISD::MUL);
 884   setTargetDAGCombine(ISD::AND);
 885   setTargetDAGCombine(ISD::OR);
 886   setTargetDAGCombine(ISD::XOR);
 887
 888   if (Subtarget->hasV6Ops())
 889     setTargetDAGCombine(ISD::SRL);
 890
 891   setStackPointerRegisterToSaveRestore(ARM::SP);
 892
 893   if (TM.Options.UseSoftFloat || Subtarget->isThumb1Only() ||
 894       !Subtarget->hasVFP2())
 895     setSchedulingPreference(Sched::RegPressure);
 896   else
 897     setSchedulingPreference(Sched::Hybrid);
 898
 899   //// temporary - rewrite interface to use type
 900   MaxStoresPerMemset = 8;
 901   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
 902   MaxStoresPerMemcpy = 4; // For @llvm.memcpy -> sequence of stores
 903   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 904   MaxStoresPerMemmove = 4; // For @llvm.memmove -> sequence of stores
 905   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 906
 907   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 908   // are at least 4 bytes aligned.
 909   setMinStackArgumentAlignment(4);
 910
 911   // Prefer likely predicted branches to selects on out-of-order cores.
 912   PredictableSelectIsExpensive = Subtarget->isLikeA9();
 913
 914   setMinFunctionAlignment(Subtarget->isThumb() ? 1 : 2);
 915 }
 916
 917 // FIXME: It might make sense to define the representative register class as the
 918 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 919 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 920 // SPR's representative would be DPR_VFP2. This should work well if register
 921 // pressure tracking were modified such that a register use would increment the
 922 // pressure of the register class's representative and all of it's super
 923 // classes' representatives transitively. We have not implemented this because
 924 // of the difficulty prior to coalescing of modeling operand register classes
 925 // due to the common occurrence of cross class copies and subregister insertions
 926 // and extractions.
 927 std::pair<const TargetRegisterClass*, uint8_t>
 928 ARMTargetLowering::findRepresentativeClass(MVT VT) const{
 929   const TargetRegisterClass *RRC = nullptr;
 930   uint8_t Cost = 1;
 931   switch (VT.SimpleTy) {
 932   default:
 933     return TargetLowering::findRepresentativeClass(VT);
 934   // Use DPR as representative register class for all floating point
 935   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 936   // the cost is 1 for both f32 and f64.
 937   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 938   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 939     RRC = &ARM::DPRRegClass;
 940     // When NEON is used for SP, only half of the register file is available
 941     // because operations that define both SP and DP results will be constrained
 942     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 943     // coalescing by double-counting the SP regs. See the FIXME above.
 944     if (Subtarget->useNEONForSinglePrecisionFP())
 945       Cost = 2;
 946     break;
 947   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 948   case MVT::v4f32: case MVT::v2f64:
 949     RRC = &ARM::DPRRegClass;
 950     Cost = 2;
 951     break;
 952   case MVT::v4i64:
 953     RRC = &ARM::DPRRegClass;
 954     Cost = 4;
 955     break;
 956   case MVT::v8i64:
 957     RRC = &ARM::DPRRegClass;
 958     Cost = 8;
 959     break;
 960   }
 961   return std::make_pair(RRC, Cost);
 962 }
 963
 964 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 965   switch (Opcode) {
 966   default: return nullptr;
 967   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 968   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
 969   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 970   case ARMISD::CALL:          return "ARMISD::CALL";
 971   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 972   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 973   case ARMISD::tCALL:         return "ARMISD::tCALL";
 974   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 975   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 976   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 977   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 978   case ARMISD::INTRET_FLAG:   return "ARMISD::INTRET_FLAG";
 979   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 980   case ARMISD::CMP:           return "ARMISD::CMP";
 981   case ARMISD::CMN:           return "ARMISD::CMN";
 982   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 983   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 984   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 985   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 986   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 987
 988   case ARMISD::CMOV:          return "ARMISD::CMOV";
 989
 990   case ARMISD::RBIT:          return "ARMISD::RBIT";
 991
 992   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 993   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 994   case ARMISD::SITOF:         return "ARMISD::SITOF";
 995   case ARMISD::UITOF:         return "ARMISD::UITOF";
 996
 997   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 998   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 999   case ARMISD::RRX:           return "ARMISD::RRX";
1000
1001   case ARMISD::ADDC:          return "ARMISD::ADDC";
1002   case ARMISD::ADDE:          return "ARMISD::ADDE";
1003   case ARMISD::SUBC:          return "ARMISD::SUBC";
1004   case ARMISD::SUBE:          return "ARMISD::SUBE";
1005
1006   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
1007   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
1008
1009   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
1010   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
1011
1012   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
1013
1014   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
1015
1016   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
1017
1018   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
1019
1020   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
1021
1022   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
1023   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
1024   case ARMISD::VCGE:          return "ARMISD::VCGE";
1025   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
1026   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
1027   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
1028   case ARMISD::VCGT:          return "ARMISD::VCGT";
1029   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
1030   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
1031   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
1032   case ARMISD::VTST:          return "ARMISD::VTST";
1033
1034   case ARMISD::VSHL:          return "ARMISD::VSHL";
1035   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
1036   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
1037   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
1038   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
1039   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
1040   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
1041   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
1042   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
1043   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
1044   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
1045   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
1046   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
1047   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
1048   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
1049   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
1050   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
1051   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
1052   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
1053   case ARMISD::VMOVFPIMM:     return "ARMISD::VMOVFPIMM";
1054   case ARMISD::VDUP:          return "ARMISD::VDUP";
1055   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
1056   case ARMISD::VEXT:          return "ARMISD::VEXT";
1057   case ARMISD::VREV64:        return "ARMISD::VREV64";
1058   case ARMISD::VREV32:        return "ARMISD::VREV32";
1059   case ARMISD::VREV16:        return "ARMISD::VREV16";
1060   case ARMISD::VZIP:          return "ARMISD::VZIP";
1061   case ARMISD::VUZP:          return "ARMISD::VUZP";
1062   case ARMISD::VTRN:          return "ARMISD::VTRN";
1063   case ARMISD::VTBL1:         return "ARMISD::VTBL1";
1064   case ARMISD::VTBL2:         return "ARMISD::VTBL2";
1065   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
1066   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
1067   case ARMISD::UMLAL:         return "ARMISD::UMLAL";
1068   case ARMISD::SMLAL:         return "ARMISD::SMLAL";
1069   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
1070   case ARMISD::FMAX:          return "ARMISD::FMAX";
1071   case ARMISD::FMIN:          return "ARMISD::FMIN";
1072   case ARMISD::VMAXNM:        return "ARMISD::VMAX";
1073   case ARMISD::VMINNM:        return "ARMISD::VMIN";
1074   case ARMISD::BFI:           return "ARMISD::BFI";
1075   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
1076   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
1077   case ARMISD::VBSL:          return "ARMISD::VBSL";
1078   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
1079   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
1080   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
1081   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
1082   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
1083   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
1084   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
1085   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
1086   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
1087   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
1088   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
1089   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
1090   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
1091   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
1092   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
1093   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
1094   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
1095   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
1096   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
1097   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
1098   }
1099 }
1100
1101 EVT ARMTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1102   if (!VT.isVector()) return getPointerTy();
1103   return VT.changeVectorElementTypeToInteger();
1104 }
1105
1106 /// getRegClassFor - Return the register class that should be used for the
1107 /// specified value type.
1108 const TargetRegisterClass *ARMTargetLowering::getRegClassFor(MVT VT) const {
1109   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
1110   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
1111   // load / store 4 to 8 consecutive D registers.
1112   if (Subtarget->hasNEON()) {
1113     if (VT == MVT::v4i64)
1114       return &ARM::QQPRRegClass;
1115     if (VT == MVT::v8i64)
1116       return &ARM::QQQQPRRegClass;
1117   }
1118   return TargetLowering::getRegClassFor(VT);
1119 }
1120
1121 // Create a fast isel object.
1122 FastISel *
1123 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
1124                                   const TargetLibraryInfo *libInfo) const {
1125   return ARM::createFastISel(funcInfo, libInfo);
1126 }
1127
1128 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
1129 /// be used for loads / stores from the global.
1130 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
1131   return (Subtarget->isThumb1Only() ? 127 : 4095);
1132 }
1133
1134 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
1135   unsigned NumVals = N->getNumValues();
1136   if (!NumVals)
1137     return Sched::RegPressure;
1138
1139   for (unsigned i = 0; i != NumVals; ++i) {
1140     EVT VT = N->getValueType(i);
1141     if (VT == MVT::Glue || VT == MVT::Other)
1142       continue;
1143     if (VT.isFloatingPoint() || VT.isVector())
1144       return Sched::ILP;
1145   }
1146
1147   if (!N->isMachineOpcode())
1148     return Sched::RegPressure;
1149
1150   // Load are scheduled for latency even if there instruction itinerary
1151   // is not available.
1152   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1153   const MCInstrDesc &MCID = TII->get(N->getMachineOpcode());
1154
1155   if (MCID.getNumDefs() == 0)
1156     return Sched::RegPressure;
1157   if (!Itins->isEmpty() &&
1158       Itins->getOperandCycle(MCID.getSchedClass(), 0) > 2)
1159     return Sched::ILP;
1160
1161   return Sched::RegPressure;
1162 }
1163
1164 //===----------------------------------------------------------------------===//
1165 // Lowering Code
1166 //===----------------------------------------------------------------------===//
1167
1168 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
1169 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
1170   switch (CC) {
1171   default: llvm_unreachable("Unknown condition code!");
1172   case ISD::SETNE:  return ARMCC::NE;
1173   case ISD::SETEQ:  return ARMCC::EQ;
1174   case ISD::SETGT:  return ARMCC::GT;
1175   case ISD::SETGE:  return ARMCC::GE;
1176   case ISD::SETLT:  return ARMCC::LT;
1177   case ISD::SETLE:  return ARMCC::LE;
1178   case ISD::SETUGT: return ARMCC::HI;
1179   case ISD::SETUGE: return ARMCC::HS;
1180   case ISD::SETULT: return ARMCC::LO;
1181   case ISD::SETULE: return ARMCC::LS;
1182   }
1183 }
1184
1185 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
1186 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
1187                         ARMCC::CondCodes &CondCode2) {
1188   CondCode2 = ARMCC::AL;
1189   switch (CC) {
1190   default: llvm_unreachable("Unknown FP condition!");
1191   case ISD::SETEQ:
1192   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
1193   case ISD::SETGT:
1194   case ISD::SETOGT: CondCode = ARMCC::GT; break;
1195   case ISD::SETGE:
1196   case ISD::SETOGE: CondCode = ARMCC::GE; break;
1197   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1198   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1199   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1200   case ISD::SETO:   CondCode = ARMCC::VC; break;
1201   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1202   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1203   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1204   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1205   case ISD::SETLT:
1206   case ISD::SETULT: CondCode = ARMCC::LT; break;
1207   case ISD::SETLE:
1208   case ISD::SETULE: CondCode = ARMCC::LE; break;
1209   case ISD::SETNE:
1210   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1211   }
1212 }
1213
1214 //===----------------------------------------------------------------------===//
1215 //                      Calling Convention Implementation
1216 //===----------------------------------------------------------------------===//
1217
1218 #include "ARMGenCallingConv.inc"
1219
1220 /// getEffectiveCallingConv - Get the effective calling convention, taking into
1221 /// account presence of floating point hardware and calling convention
1222 /// limitations, such as support for variadic functions.
1223 CallingConv::ID
1224 ARMTargetLowering::getEffectiveCallingConv(CallingConv::ID CC,
1225                                            bool isVarArg) const {
1226   switch (CC) {
1227   default:
1228     llvm_unreachable("Unsupported calling convention");
1229   case CallingConv::ARM_AAPCS:
1230   case CallingConv::ARM_APCS:
1231   case CallingConv::GHC:
1232     return CC;
1233   case CallingConv::ARM_AAPCS_VFP:
1234     return isVarArg ? CallingConv::ARM_AAPCS : CallingConv::ARM_AAPCS_VFP;
1235   case CallingConv::C:
1236     if (!Subtarget->isAAPCS_ABI())
1237       return CallingConv::ARM_APCS;
1238     else if (Subtarget->hasVFP2() &&
1239              getTargetMachine().Options.FloatABIType == FloatABI::Hard &&
1240              !isVarArg)
1241       return CallingConv::ARM_AAPCS_VFP;
1242     else
1243       return CallingConv::ARM_AAPCS;
1244   case CallingConv::Fast:
1245     if (!Subtarget->isAAPCS_ABI()) {
1246       if (Subtarget->hasVFP2() && !isVarArg)
1247         return CallingConv::Fast;
1248       return CallingConv::ARM_APCS;
1249     } else if (Subtarget->hasVFP2() && !isVarArg)
1250       return CallingConv::ARM_AAPCS_VFP;
1251     else
1252       return CallingConv::ARM_AAPCS;
1253   }
1254 }
1255
1256 /// CCAssignFnForNode - Selects the correct CCAssignFn for the given
1257 /// CallingConvention.
1258 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1259                                                  bool Return,
1260                                                  bool isVarArg) const {
1261   switch (getEffectiveCallingConv(CC, isVarArg)) {
1262   default:
1263     llvm_unreachable("Unsupported calling convention");
1264   case CallingConv::ARM_APCS:
1265     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1266   case CallingConv::ARM_AAPCS:
1267     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1268   case CallingConv::ARM_AAPCS_VFP:
1269     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1270   case CallingConv::Fast:
1271     return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1272   case CallingConv::GHC:
1273     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS_GHC);
1274   }
1275 }
1276
1277 /// LowerCallResult - Lower the result values of a call into the
1278 /// appropriate copies out of appropriate physical registers.
1279 SDValue
1280 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1281                                    CallingConv::ID CallConv, bool isVarArg,
1282                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1283                                    SDLoc dl, SelectionDAG &DAG,
1284                                    SmallVectorImpl<SDValue> &InVals,
1285                                    bool isThisReturn, SDValue ThisVal) const {
1286
1287   // Assign locations to each value returned by this call.
1288   SmallVector<CCValAssign, 16> RVLocs;
1289   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1290                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
1291   CCInfo.AnalyzeCallResult(Ins,
1292                            CCAssignFnForNode(CallConv, /* Return*/ true,
1293                                              isVarArg));
1294
1295   // Copy all of the result registers out of their specified physreg.
1296   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1297     CCValAssign VA = RVLocs[i];
1298
1299     // Pass 'this' value directly from the argument to return value, to avoid
1300     // reg unit interference
1301     if (i == 0 && isThisReturn) {
1302       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i32 &&
1303              "unexpected return calling convention register assignment");
1304       InVals.push_back(ThisVal);
1305       continue;
1306     }
1307
1308     SDValue Val;
1309     if (VA.needsCustom()) {
1310       // Handle f64 or half of a v2f64.
1311       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1312                                       InFlag);
1313       Chain = Lo.getValue(1);
1314       InFlag = Lo.getValue(2);
1315       VA = RVLocs[++i]; // skip ahead to next loc
1316       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1317                                       InFlag);
1318       Chain = Hi.getValue(1);
1319       InFlag = Hi.getValue(2);
1320       if (!Subtarget->isLittle())
1321         std::swap (Lo, Hi);
1322       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1323
1324       if (VA.getLocVT() == MVT::v2f64) {
1325         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1326         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1327                           DAG.getConstant(0, MVT::i32));
1328
1329         VA = RVLocs[++i]; // skip ahead to next loc
1330         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1331         Chain = Lo.getValue(1);
1332         InFlag = Lo.getValue(2);
1333         VA = RVLocs[++i]; // skip ahead to next loc
1334         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1335         Chain = Hi.getValue(1);
1336         InFlag = Hi.getValue(2);
1337         if (!Subtarget->isLittle())
1338           std::swap (Lo, Hi);
1339         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1340         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1341                           DAG.getConstant(1, MVT::i32));
1342       }
1343     } else {
1344       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1345                                InFlag);
1346       Chain = Val.getValue(1);
1347       InFlag = Val.getValue(2);
1348     }
1349
1350     switch (VA.getLocInfo()) {
1351     default: llvm_unreachable("Unknown loc info!");
1352     case CCValAssign::Full: break;
1353     case CCValAssign::BCvt:
1354       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1355       break;
1356     }
1357
1358     InVals.push_back(Val);
1359   }
1360
1361   return Chain;
1362 }
1363
1364 /// LowerMemOpCallTo - Store the argument to the stack.
1365 SDValue
1366 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1367                                     SDValue StackPtr, SDValue Arg,
1368                                     SDLoc dl, SelectionDAG &DAG,
1369                                     const CCValAssign &VA,
1370                                     ISD::ArgFlagsTy Flags) const {
1371   unsigned LocMemOffset = VA.getLocMemOffset();
1372   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1373   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1374   return DAG.getStore(Chain, dl, Arg, PtrOff,
1375                       MachinePointerInfo::getStack(LocMemOffset),
1376                       false, false, 0);
1377 }
1378
1379 void ARMTargetLowering::PassF64ArgInRegs(SDLoc dl, SelectionDAG &DAG,
1380                                          SDValue Chain, SDValue &Arg,
1381                                          RegsToPassVector &RegsToPass,
1382                                          CCValAssign &VA, CCValAssign &NextVA,
1383                                          SDValue &StackPtr,
1384                                          SmallVectorImpl<SDValue> &MemOpChains,
1385                                          ISD::ArgFlagsTy Flags) const {
1386
1387   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1388                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1389   unsigned id = Subtarget->isLittle() ? 0 : 1;
1390   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd.getValue(id)));
1391
1392   if (NextVA.isRegLoc())
1393     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1-id)));
1394   else {
1395     assert(NextVA.isMemLoc());
1396     if (!StackPtr.getNode())
1397       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1398
1399     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1-id),
1400                                            dl, DAG, NextVA,
1401                                            Flags));
1402   }
1403 }
1404
1405 /// LowerCall - Lowering a call into a callseq_start <-
1406 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1407 /// nodes.
1408 SDValue
1409 ARMTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1410                              SmallVectorImpl<SDValue> &InVals) const {
1411   SelectionDAG &DAG                     = CLI.DAG;
1412   SDLoc &dl                          = CLI.DL;
1413   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1414   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
1415   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
1416   SDValue Chain                         = CLI.Chain;
1417   SDValue Callee                        = CLI.Callee;
1418   bool &isTailCall                      = CLI.IsTailCall;
1419   CallingConv::ID CallConv              = CLI.CallConv;
1420   bool doesNotRet                       = CLI.DoesNotReturn;
1421   bool isVarArg                         = CLI.IsVarArg;
1422
1423   MachineFunction &MF = DAG.getMachineFunction();
1424   bool isStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1425   bool isThisReturn   = false;
1426   bool isSibCall      = false;
1427
1428   // Disable tail calls if they're not supported.
1429   if (!Subtarget->supportsTailCall() || MF.getTarget().Options.DisableTailCalls)
1430     isTailCall = false;
1431
1432   if (isTailCall) {
1433     // Check if it's really possible to do a tail call.
1434     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1435                     isVarArg, isStructRet, MF.getFunction()->hasStructRetAttr(),
1436                                                    Outs, OutVals, Ins, DAG);
1437     if (!isTailCall && CLI.CS && CLI.CS->isMustTailCall())
1438       report_fatal_error("failed to perform tail call elimination on a call "
1439                          "site marked musttail");
1440     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1441     // detected sibcalls.
1442     if (isTailCall) {
1443       ++NumTailCalls;
1444       isSibCall = true;
1445     }
1446   }
1447
1448   // Analyze operands of the call, assigning locations to each operand.
1449   SmallVector<CCValAssign, 16> ArgLocs;
1450   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1451                  getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
1452   CCInfo.AnalyzeCallOperands(Outs,
1453                              CCAssignFnForNode(CallConv, /* Return*/ false,
1454                                                isVarArg));
1455
1456   // Get a count of how many bytes are to be pushed on the stack.
1457   unsigned NumBytes = CCInfo.getNextStackOffset();
1458
1459   // For tail calls, memory operands are available in our caller's stack.
1460   if (isSibCall)
1461     NumBytes = 0;
1462
1463   // Adjust the stack pointer for the new arguments...
1464   // These operations are automatically eliminated by the prolog/epilog pass
1465   if (!isSibCall)
1466     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true),
1467                                  dl);
1468
1469   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1470
1471   RegsToPassVector RegsToPass;
1472   SmallVector<SDValue, 8> MemOpChains;
1473
1474   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1475   // of tail call optimization, arguments are handled later.
1476   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1477        i != e;
1478        ++i, ++realArgIdx) {
1479     CCValAssign &VA = ArgLocs[i];
1480     SDValue Arg = OutVals[realArgIdx];
1481     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1482     bool isByVal = Flags.isByVal();
1483
1484     // Promote the value if needed.
1485     switch (VA.getLocInfo()) {
1486     default: llvm_unreachable("Unknown loc info!");
1487     case CCValAssign::Full: break;
1488     case CCValAssign::SExt:
1489       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1490       break;
1491     case CCValAssign::ZExt:
1492       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1493       break;
1494     case CCValAssign::AExt:
1495       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1496       break;
1497     case CCValAssign::BCvt:
1498       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1499       break;
1500     }
1501
1502     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1503     if (VA.needsCustom()) {
1504       if (VA.getLocVT() == MVT::v2f64) {
1505         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1506                                   DAG.getConstant(0, MVT::i32));
1507         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1508                                   DAG.getConstant(1, MVT::i32));
1509
1510         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1511                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1512
1513         VA = ArgLocs[++i]; // skip ahead to next loc
1514         if (VA.isRegLoc()) {
1515           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1516                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1517         } else {
1518           assert(VA.isMemLoc());
1519
1520           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1521                                                  dl, DAG, VA, Flags));
1522         }
1523       } else {
1524         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1525                          StackPtr, MemOpChains, Flags);
1526       }
1527     } else if (VA.isRegLoc()) {
1528       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i32) {
1529         assert(VA.getLocVT() == MVT::i32 &&
1530                "unexpected calling convention register assignment");
1531         assert(!Ins.empty() && Ins[0].VT == MVT::i32 &&
1532                "unexpected use of 'returned'");
1533         isThisReturn = true;
1534       }
1535       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1536     } else if (isByVal) {
1537       assert(VA.isMemLoc());
1538       unsigned offset = 0;
1539
1540       // True if this byval aggregate will be split between registers
1541       // and memory.
1542       unsigned ByValArgsCount = CCInfo.getInRegsParamsCount();
1543       unsigned CurByValIdx = CCInfo.getInRegsParamsProceed();
1544
1545       if (CurByValIdx < ByValArgsCount) {
1546
1547         unsigned RegBegin, RegEnd;
1548         CCInfo.getInRegsParamInfo(CurByValIdx, RegBegin, RegEnd);
1549
1550         EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1551         unsigned int i, j;
1552         for (i = 0, j = RegBegin; j < RegEnd; i++, j++) {
1553           SDValue Const = DAG.getConstant(4*i, MVT::i32);
1554           SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
1555           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
1556                                      MachinePointerInfo(),
1557                                      false, false, false,
1558                                      DAG.InferPtrAlignment(AddArg));
1559           MemOpChains.push_back(Load.getValue(1));
1560           RegsToPass.push_back(std::make_pair(j, Load));
1561         }
1562
1563         // If parameter size outsides register area, "offset" value
1564         // helps us to calculate stack slot for remained part properly.
1565         offset = RegEnd - RegBegin;
1566
1567         CCInfo.nextInRegsParam();
1568       }
1569
1570       if (Flags.getByValSize() > 4*offset) {
1571         unsigned LocMemOffset = VA.getLocMemOffset();
1572         SDValue StkPtrOff = DAG.getIntPtrConstant(LocMemOffset);
1573         SDValue Dst = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
1574                                   StkPtrOff);
1575         SDValue SrcOffset = DAG.getIntPtrConstant(4*offset);
1576         SDValue Src = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg, SrcOffset);
1577         SDValue SizeNode = DAG.getConstant(Flags.getByValSize() - 4*offset,
1578                                            MVT::i32);
1579         SDValue AlignNode = DAG.getConstant(Flags.getByValAlign(), MVT::i32);
1580
1581         SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
1582         SDValue Ops[] = { Chain, Dst, Src, SizeNode, AlignNode};
1583         MemOpChains.push_back(DAG.getNode(ARMISD::COPY_STRUCT_BYVAL, dl, VTs,
1584                                           Ops));
1585       }
1586     } else if (!isSibCall) {
1587       assert(VA.isMemLoc());
1588
1589       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1590                                              dl, DAG, VA, Flags));
1591     }
1592   }
1593
1594   if (!MemOpChains.empty())
1595     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
1596
1597   // Build a sequence of copy-to-reg nodes chained together with token chain
1598   // and flag operands which copy the outgoing args into the appropriate regs.
1599   SDValue InFlag;
1600   // Tail call byval lowering might overwrite argument registers so in case of
1601   // tail call optimization the copies to registers are lowered later.
1602   if (!isTailCall)
1603     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1604       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1605                                RegsToPass[i].second, InFlag);
1606       InFlag = Chain.getValue(1);
1607     }
1608
1609   // For tail calls lower the arguments to the 'real' stack slot.
1610   if (isTailCall) {
1611     // Force all the incoming stack arguments to be loaded from the stack
1612     // before any new outgoing arguments are stored to the stack, because the
1613     // outgoing stack slots may alias the incoming argument stack slots, and
1614     // the alias isn't otherwise explicit. This is slightly more conservative
1615     // than necessary, because it means that each store effectively depends
1616     // on every argument instead of just those arguments it would clobber.
1617
1618     // Do not flag preceding copytoreg stuff together with the following stuff.
1619     InFlag = SDValue();
1620     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1621       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1622                                RegsToPass[i].second, InFlag);
1623       InFlag = Chain.getValue(1);
1624     }
1625     InFlag = SDValue();
1626   }
1627
1628   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1629   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1630   // node so that legalize doesn't hack it.
1631   bool isDirect = false;
1632   bool isARMFunc = false;
1633   bool isLocalARMFunc = false;
1634   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1635
1636   if (EnableARMLongCalls) {
1637     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1638             && "long-calls with non-static relocation model!");
1639     // Handle a global address or an external symbol. If it's not one of
1640     // those, the target's already in a register, so we don't need to do
1641     // anything extra.
1642     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1643       const GlobalValue *GV = G->getGlobal();
1644       // Create a constant pool entry for the callee address
1645       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1646       ARMConstantPoolValue *CPV =
1647         ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue, 0);
1648
1649       // Get the address of the callee into a register
1650       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1651       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1652       Callee = DAG.getLoad(getPointerTy(), dl,
1653                            DAG.getEntryNode(), CPAddr,
1654                            MachinePointerInfo::getConstantPool(),
1655                            false, false, false, 0);
1656     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1657       const char *Sym = S->getSymbol();
1658
1659       // Create a constant pool entry for the callee address
1660       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1661       ARMConstantPoolValue *CPV =
1662         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1663                                       ARMPCLabelIndex, 0);
1664       // Get the address of the callee into a register
1665       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1666       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1667       Callee = DAG.getLoad(getPointerTy(), dl,
1668                            DAG.getEntryNode(), CPAddr,
1669                            MachinePointerInfo::getConstantPool(),
1670                            false, false, false, 0);
1671     }
1672   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1673     const GlobalValue *GV = G->getGlobal();
1674     isDirect = true;
1675     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1676     bool isStub = (isExt && Subtarget->isTargetMachO()) &&
1677                    getTargetMachine().getRelocationModel() != Reloc::Static;
1678     isARMFunc = !Subtarget->isThumb() || isStub;
1679     // ARM call to a local ARM function is predicable.
1680     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1681     // tBX takes a register source operand.
1682     if (isStub && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1683       assert(Subtarget->isTargetMachO() && "WrapperPIC use on non-MachO?");
1684       Callee = DAG.getNode(ARMISD::WrapperPIC, dl, getPointerTy(),
1685                            DAG.getTargetGlobalAddress(GV, dl, getPointerTy()));
1686     } else {
1687       // On ELF targets for PIC code, direct calls should go through the PLT
1688       unsigned OpFlags = 0;
1689       if (Subtarget->isTargetELF() &&
1690           getTargetMachine().getRelocationModel() == Reloc::PIC_)
1691         OpFlags = ARMII::MO_PLT;
1692       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1693     }
1694   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1695     isDirect = true;
1696     bool isStub = Subtarget->isTargetMachO() &&
1697                   getTargetMachine().getRelocationModel() != Reloc::Static;
1698     isARMFunc = !Subtarget->isThumb() || isStub;
1699     // tBX takes a register source operand.
1700     const char *Sym = S->getSymbol();
1701     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1702       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1703       ARMConstantPoolValue *CPV =
1704         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1705                                       ARMPCLabelIndex, 4);
1706       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1707       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1708       Callee = DAG.getLoad(getPointerTy(), dl,
1709                            DAG.getEntryNode(), CPAddr,
1710                            MachinePointerInfo::getConstantPool(),
1711                            false, false, false, 0);
1712       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1713       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1714                            getPointerTy(), Callee, PICLabel);
1715     } else {
1716       unsigned OpFlags = 0;
1717       // On ELF targets for PIC code, direct calls should go through the PLT
1718       if (Subtarget->isTargetELF() &&
1719                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1720         OpFlags = ARMII::MO_PLT;
1721       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1722     }
1723   }
1724
1725   // FIXME: handle tail calls differently.
1726   unsigned CallOpc;
1727   bool HasMinSizeAttr = Subtarget->isMinSize();
1728   if (Subtarget->isThumb()) {
1729     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1730       CallOpc = ARMISD::CALL_NOLINK;
1731     else
1732       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1733   } else {
1734     if (!isDirect && !Subtarget->hasV5TOps())
1735       CallOpc = ARMISD::CALL_NOLINK;
1736     else if (doesNotRet && isDirect && Subtarget->hasRAS() &&
1737                // Emit regular call when code size is the priority
1738                !HasMinSizeAttr)
1739       // "mov lr, pc; b _foo" to avoid confusing the RSP
1740       CallOpc = ARMISD::CALL_NOLINK;
1741     else
1742       CallOpc = isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL;
1743   }
1744
1745   std::vector<SDValue> Ops;
1746   Ops.push_back(Chain);
1747   Ops.push_back(Callee);
1748
1749   // Add argument registers to the end of the list so that they are known live
1750   // into the call.
1751   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1752     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1753                                   RegsToPass[i].second.getValueType()));
1754
1755   // Add a register mask operand representing the call-preserved registers.
1756   if (!isTailCall) {
1757     const uint32_t *Mask;
1758     const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
1759     const ARMBaseRegisterInfo *ARI = static_cast<const ARMBaseRegisterInfo*>(TRI);
1760     if (isThisReturn) {
1761       // For 'this' returns, use the R0-preserving mask if applicable
1762       Mask = ARI->getThisReturnPreservedMask(CallConv);
1763       if (!Mask) {
1764         // Set isThisReturn to false if the calling convention is not one that
1765         // allows 'returned' to be modeled in this way, so LowerCallResult does
1766         // not try to pass 'this' straight through
1767         isThisReturn = false;
1768         Mask = ARI->getCallPreservedMask(CallConv);
1769       }
1770     } else
1771       Mask = ARI->getCallPreservedMask(CallConv);
1772
1773     assert(Mask && "Missing call preserved mask for calling convention");
1774     Ops.push_back(DAG.getRegisterMask(Mask));
1775   }
1776
1777   if (InFlag.getNode())
1778     Ops.push_back(InFlag);
1779
1780   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1781   if (isTailCall)
1782     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, Ops);
1783
1784   // Returns a chain and a flag for retval copy to use.
1785   Chain = DAG.getNode(CallOpc, dl, NodeTys, Ops);
1786   InFlag = Chain.getValue(1);
1787
1788   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1789                              DAG.getIntPtrConstant(0, true), InFlag, dl);
1790   if (!Ins.empty())
1791     InFlag = Chain.getValue(1);
1792
1793   // Handle result values, copying them out of physregs into vregs that we
1794   // return.
1795   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl, DAG,
1796                          InVals, isThisReturn,
1797                          isThisReturn ? OutVals[0] : SDValue());
1798 }
1799
1800 /// HandleByVal - Every parameter *after* a byval parameter is passed
1801 /// on the stack.  Remember the next parameter register to allocate,
1802 /// and then confiscate the rest of the parameter registers to insure
1803 /// this.
1804 void
1805 ARMTargetLowering::HandleByVal(
1806     CCState *State, unsigned &size, unsigned Align) const {
1807   unsigned reg = State->AllocateReg(GPRArgRegs, 4);
1808   assert((State->getCallOrPrologue() == Prologue ||
1809           State->getCallOrPrologue() == Call) &&
1810          "unhandled ParmContext");
1811
1812   if ((ARM::R0 <= reg) && (reg <= ARM::R3)) {
1813     if (Subtarget->isAAPCS_ABI() && Align > 4) {
1814       unsigned AlignInRegs = Align / 4;
1815       unsigned Waste = (ARM::R4 - reg) % AlignInRegs;
1816       for (unsigned i = 0; i < Waste; ++i)
1817         reg = State->AllocateReg(GPRArgRegs, 4);
1818     }
1819     if (reg != 0) {
1820       unsigned excess = 4 * (ARM::R4 - reg);
1821
1822       // Special case when NSAA != SP and parameter size greater than size of
1823       // all remained GPR regs. In that case we can't split parameter, we must
1824       // send it to stack. We also must set NCRN to R4, so waste all
1825       // remained registers.
1826       const unsigned NSAAOffset = State->getNextStackOffset();
1827       if (Subtarget->isAAPCS_ABI() && NSAAOffset != 0 && size > excess) {
1828         while (State->AllocateReg(GPRArgRegs, 4))
1829           ;
1830         return;
1831       }
1832
1833       // First register for byval parameter is the first register that wasn't
1834       // allocated before this method call, so it would be "reg".
1835       // If parameter is small enough to be saved in range [reg, r4), then
1836       // the end (first after last) register would be reg + param-size-in-regs,
1837       // else parameter would be splitted between registers and stack,
1838       // end register would be r4 in this case.
1839       unsigned ByValRegBegin = reg;
1840       unsigned ByValRegEnd = (size < excess) ? reg + size/4 : (unsigned)ARM::R4;
1841       State->addInRegsParamInfo(ByValRegBegin, ByValRegEnd);
1842       // Note, first register is allocated in the beginning of function already,
1843       // allocate remained amount of registers we need.
1844       for (unsigned i = reg+1; i != ByValRegEnd; ++i)
1845         State->AllocateReg(GPRArgRegs, 4);
1846       // A byval parameter that is split between registers and memory needs its
1847       // size truncated here.
1848       // In the case where the entire structure fits in registers, we set the
1849       // size in memory to zero.
1850       if (size < excess)
1851         size = 0;
1852       else
1853         size -= excess;
1854     }
1855   }
1856 }
1857
1858 /// MatchingStackOffset - Return true if the given stack call argument is
1859 /// already available in the same position (relatively) of the caller's
1860 /// incoming argument stack.
1861 static
1862 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1863                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1864                          const TargetInstrInfo *TII) {
1865   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1866   int FI = INT_MAX;
1867   if (Arg.getOpcode() == ISD::CopyFromReg) {
1868     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1869     if (!TargetRegisterInfo::isVirtualRegister(VR))
1870       return false;
1871     MachineInstr *Def = MRI->getVRegDef(VR);
1872     if (!Def)
1873       return false;
1874     if (!Flags.isByVal()) {
1875       if (!TII->isLoadFromStackSlot(Def, FI))
1876         return false;
1877     } else {
1878       return false;
1879     }
1880   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1881     if (Flags.isByVal())
1882       // ByVal argument is passed in as a pointer but it's now being
1883       // dereferenced. e.g.
1884       // define @foo(%struct.X* %A) {
1885       //   tail call @bar(%struct.X* byval %A)
1886       // }
1887       return false;
1888     SDValue Ptr = Ld->getBasePtr();
1889     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1890     if (!FINode)
1891       return false;
1892     FI = FINode->getIndex();
1893   } else
1894     return false;
1895
1896   assert(FI != INT_MAX);
1897   if (!MFI->isFixedObjectIndex(FI))
1898     return false;
1899   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1900 }
1901
1902 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1903 /// for tail call optimization. Targets which want to do tail call
1904 /// optimization should implement this function.
1905 bool
1906 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1907                                                      CallingConv::ID CalleeCC,
1908                                                      bool isVarArg,
1909                                                      bool isCalleeStructRet,
1910                                                      bool isCallerStructRet,
1911                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1912                                     const SmallVectorImpl<SDValue> &OutVals,
1913                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1914                                                      SelectionDAG& DAG) const {
1915   const Function *CallerF = DAG.getMachineFunction().getFunction();
1916   CallingConv::ID CallerCC = CallerF->getCallingConv();
1917   bool CCMatch = CallerCC == CalleeCC;
1918
1919   // Look for obvious safe cases to perform tail call optimization that do not
1920   // require ABI changes. This is what gcc calls sibcall.
1921
1922   // Do not sibcall optimize vararg calls unless the call site is not passing
1923   // any arguments.
1924   if (isVarArg && !Outs.empty())
1925     return false;
1926
1927   // Exception-handling functions need a special set of instructions to indicate
1928   // a return to the hardware. Tail-calling another function would probably
1929   // break this.
1930   if (CallerF->hasFnAttribute("interrupt"))
1931     return false;
1932
1933   // Also avoid sibcall optimization if either caller or callee uses struct
1934   // return semantics.
1935   if (isCalleeStructRet || isCallerStructRet)
1936     return false;
1937
1938   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1939   // emitEpilogue is not ready for them. Thumb tail calls also use t2B, as
1940   // the Thumb1 16-bit unconditional branch doesn't have sufficient relocation
1941   // support in the assembler and linker to be used. This would need to be
1942   // fixed to fully support tail calls in Thumb1.
1943   //
1944   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1945   // LR.  This means if we need to reload LR, it takes an extra instructions,
1946   // which outweighs the value of the tail call; but here we don't know yet
1947   // whether LR is going to be used.  Probably the right approach is to
1948   // generate the tail call here and turn it back into CALL/RET in
1949   // emitEpilogue if LR is used.
1950
1951   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1952   // but we need to make sure there are enough registers; the only valid
1953   // registers are the 4 used for parameters.  We don't currently do this
1954   // case.
1955   if (Subtarget->isThumb1Only())
1956     return false;
1957
1958   // If the calling conventions do not match, then we'd better make sure the
1959   // results are returned in the same way as what the caller expects.
1960   if (!CCMatch) {
1961     SmallVector<CCValAssign, 16> RVLocs1;
1962     ARMCCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(),
1963                        getTargetMachine(), RVLocs1, *DAG.getContext(), Call);
1964     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1965
1966     SmallVector<CCValAssign, 16> RVLocs2;
1967     ARMCCState CCInfo2(CallerCC, false, DAG.getMachineFunction(),
1968                        getTargetMachine(), RVLocs2, *DAG.getContext(), Call);
1969     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1970
1971     if (RVLocs1.size() != RVLocs2.size())
1972       return false;
1973     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1974       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1975         return false;
1976       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1977         return false;
1978       if (RVLocs1[i].isRegLoc()) {
1979         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1980           return false;
1981       } else {
1982         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1983           return false;
1984       }
1985     }
1986   }
1987
1988   // If Caller's vararg or byval argument has been split between registers and
1989   // stack, do not perform tail call, since part of the argument is in caller's
1990   // local frame.
1991   const ARMFunctionInfo *AFI_Caller = DAG.getMachineFunction().
1992                                       getInfo<ARMFunctionInfo>();
1993   if (AFI_Caller->getArgRegsSaveSize())
1994     return false;
1995
1996   // If the callee takes no arguments then go on to check the results of the
1997   // call.
1998   if (!Outs.empty()) {
1999     // Check if stack adjustment is needed. For now, do not do this if any
2000     // argument is passed on the stack.
2001     SmallVector<CCValAssign, 16> ArgLocs;
2002     ARMCCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(),
2003                       getTargetMachine(), ArgLocs, *DAG.getContext(), Call);
2004     CCInfo.AnalyzeCallOperands(Outs,
2005                                CCAssignFnForNode(CalleeCC, false, isVarArg));
2006     if (CCInfo.getNextStackOffset()) {
2007       MachineFunction &MF = DAG.getMachineFunction();
2008
2009       // Check if the arguments are already laid out in the right way as
2010       // the caller's fixed stack objects.
2011       MachineFrameInfo *MFI = MF.getFrameInfo();
2012       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2013       const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2014       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
2015            i != e;
2016            ++i, ++realArgIdx) {
2017         CCValAssign &VA = ArgLocs[i];
2018         EVT RegVT = VA.getLocVT();
2019         SDValue Arg = OutVals[realArgIdx];
2020         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2021         if (VA.getLocInfo() == CCValAssign::Indirect)
2022           return false;
2023         if (VA.needsCustom()) {
2024           // f64 and vector types are split into multiple registers or
2025           // register/stack-slot combinations.  The types will not match
2026           // the registers; give up on memory f64 refs until we figure
2027           // out what to do about this.
2028           if (!VA.isRegLoc())
2029             return false;
2030           if (!ArgLocs[++i].isRegLoc())
2031             return false;
2032           if (RegVT == MVT::v2f64) {
2033             if (!ArgLocs[++i].isRegLoc())
2034               return false;
2035             if (!ArgLocs[++i].isRegLoc())
2036               return false;
2037           }
2038         } else if (!VA.isRegLoc()) {
2039           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2040                                    MFI, MRI, TII))
2041             return false;
2042         }
2043       }
2044     }
2045   }
2046
2047   return true;
2048 }
2049
2050 bool
2051 ARMTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
2052                                   MachineFunction &MF, bool isVarArg,
2053                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2054                                   LLVMContext &Context) const {
2055   SmallVector<CCValAssign, 16> RVLocs;
2056   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(), RVLocs, Context);
2057   return CCInfo.CheckReturn(Outs, CCAssignFnForNode(CallConv, /*Return=*/true,
2058                                                     isVarArg));
2059 }
2060
2061 static SDValue LowerInterruptReturn(SmallVectorImpl<SDValue> &RetOps,
2062                                     SDLoc DL, SelectionDAG &DAG) {
2063   const MachineFunction &MF = DAG.getMachineFunction();
2064   const Function *F = MF.getFunction();
2065
2066   StringRef IntKind = F->getFnAttribute("interrupt").getValueAsString();
2067
2068   // See ARM ARM v7 B1.8.3. On exception entry LR is set to a possibly offset
2069   // version of the "preferred return address". These offsets affect the return
2070   // instruction if this is a return from PL1 without hypervisor extensions.
2071   //    IRQ/FIQ: +4     "subs pc, lr, #4"
2072   //    SWI:     0      "subs pc, lr, #0"
2073   //    ABORT:   +4     "subs pc, lr, #4"
2074   //    UNDEF:   +4/+2  "subs pc, lr, #0"
2075   // UNDEF varies depending on where the exception came from ARM or Thumb
2076   // mode. Alongside GCC, we throw our hands up in disgust and pretend it's 0.
2077
2078   int64_t LROffset;
2079   if (IntKind == "" || IntKind == "IRQ" || IntKind == "FIQ" ||
2080       IntKind == "ABORT")
2081     LROffset = 4;
2082   else if (IntKind == "SWI" || IntKind == "UNDEF")
2083     LROffset = 0;
2084   else
2085     report_fatal_error("Unsupported interrupt attribute. If present, value "
2086                        "must be one of: IRQ, FIQ, SWI, ABORT or UNDEF");
2087
2088   RetOps.insert(RetOps.begin() + 1, DAG.getConstant(LROffset, MVT::i32, false));
2089
2090   return DAG.getNode(ARMISD::INTRET_FLAG, DL, MVT::Other, RetOps);
2091 }
2092
2093 SDValue
2094 ARMTargetLowering::LowerReturn(SDValue Chain,
2095                                CallingConv::ID CallConv, bool isVarArg,
2096                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2097                                const SmallVectorImpl<SDValue> &OutVals,
2098                                SDLoc dl, SelectionDAG &DAG) const {
2099
2100   // CCValAssign - represent the assignment of the return value to a location.
2101   SmallVector<CCValAssign, 16> RVLocs;
2102
2103   // CCState - Info about the registers and stack slots.
2104   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2105                     getTargetMachine(), RVLocs, *DAG.getContext(), Call);
2106
2107   // Analyze outgoing return values.
2108   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
2109                                                isVarArg));
2110
2111   SDValue Flag;
2112   SmallVector<SDValue, 4> RetOps;
2113   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2114   bool isLittleEndian = Subtarget->isLittle();
2115
2116   // Copy the result values into the output registers.
2117   for (unsigned i = 0, realRVLocIdx = 0;
2118        i != RVLocs.size();
2119        ++i, ++realRVLocIdx) {
2120     CCValAssign &VA = RVLocs[i];
2121     assert(VA.isRegLoc() && "Can only return in registers!");
2122
2123     SDValue Arg = OutVals[realRVLocIdx];
2124
2125     switch (VA.getLocInfo()) {
2126     default: llvm_unreachable("Unknown loc info!");
2127     case CCValAssign::Full: break;
2128     case CCValAssign::BCvt:
2129       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
2130       break;
2131     }
2132
2133     if (VA.needsCustom()) {
2134       if (VA.getLocVT() == MVT::v2f64) {
2135         // Extract the first half and return it in two registers.
2136         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2137                                    DAG.getConstant(0, MVT::i32));
2138         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
2139                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
2140
2141         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2142                                  HalfGPRs.getValue(isLittleEndian ? 0 : 1),
2143                                  Flag);
2144         Flag = Chain.getValue(1);
2145         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2146         VA = RVLocs[++i]; // skip ahead to next loc
2147         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2148                                  HalfGPRs.getValue(isLittleEndian ? 1 : 0),
2149                                  Flag);
2150         Flag = Chain.getValue(1);
2151         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2152         VA = RVLocs[++i]; // skip ahead to next loc
2153
2154         // Extract the 2nd half and fall through to handle it as an f64 value.
2155         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2156                           DAG.getConstant(1, MVT::i32));
2157       }
2158       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
2159       // available.
2160       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
2161                                   DAG.getVTList(MVT::i32, MVT::i32), Arg);
2162       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2163                                fmrrd.getValue(isLittleEndian ? 0 : 1),
2164                                Flag);
2165       Flag = Chain.getValue(1);
2166       RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2167       VA = RVLocs[++i]; // skip ahead to next loc
2168       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2169                                fmrrd.getValue(isLittleEndian ? 1 : 0),
2170                                Flag);
2171     } else
2172       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
2173
2174     // Guarantee that all emitted copies are
2175     // stuck together, avoiding something bad.
2176     Flag = Chain.getValue(1);
2177     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2178   }
2179
2180   // Update chain and glue.
2181   RetOps[0] = Chain;
2182   if (Flag.getNode())
2183     RetOps.push_back(Flag);
2184
2185   // CPUs which aren't M-class use a special sequence to return from
2186   // exceptions (roughly, any instruction setting pc and cpsr simultaneously,
2187   // though we use "subs pc, lr, #N").
2188   //
2189   // M-class CPUs actually use a normal return sequence with a special
2190   // (hardware-provided) value in LR, so the normal code path works.
2191   if (DAG.getMachineFunction().getFunction()->hasFnAttribute("interrupt") &&
2192       !Subtarget->isMClass()) {
2193     if (Subtarget->isThumb1Only())
2194       report_fatal_error("interrupt attribute is not supported in Thumb1");
2195     return LowerInterruptReturn(RetOps, dl, DAG);
2196   }
2197
2198   return DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, RetOps);
2199 }
2200
2201 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2202   if (N->getNumValues() != 1)
2203     return false;
2204   if (!N->hasNUsesOfValue(1, 0))
2205     return false;
2206
2207   SDValue TCChain = Chain;
2208   SDNode *Copy = *N->use_begin();
2209   if (Copy->getOpcode() == ISD::CopyToReg) {
2210     // If the copy has a glue operand, we conservatively assume it isn't safe to
2211     // perform a tail call.
2212     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2213       return false;
2214     TCChain = Copy->getOperand(0);
2215   } else if (Copy->getOpcode() == ARMISD::VMOVRRD) {
2216     SDNode *VMov = Copy;
2217     // f64 returned in a pair of GPRs.
2218     SmallPtrSet<SDNode*, 2> Copies;
2219     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2220          UI != UE; ++UI) {
2221       if (UI->getOpcode() != ISD::CopyToReg)
2222         return false;
2223       Copies.insert(*UI);
2224     }
2225     if (Copies.size() > 2)
2226       return false;
2227
2228     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2229          UI != UE; ++UI) {
2230       SDValue UseChain = UI->getOperand(0);
2231       if (Copies.count(UseChain.getNode()))
2232         // Second CopyToReg
2233         Copy = *UI;
2234       else
2235         // First CopyToReg
2236         TCChain = UseChain;
2237     }
2238   } else if (Copy->getOpcode() == ISD::BITCAST) {
2239     // f32 returned in a single GPR.
2240     if (!Copy->hasOneUse())
2241       return false;
2242     Copy = *Copy->use_begin();
2243     if (Copy->getOpcode() != ISD::CopyToReg || !Copy->hasNUsesOfValue(1, 0))
2244       return false;
2245     TCChain = Copy->getOperand(0);
2246   } else {
2247     return false;
2248   }
2249
2250   bool HasRet = false;
2251   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2252        UI != UE; ++UI) {
2253     if (UI->getOpcode() != ARMISD::RET_FLAG &&
2254         UI->getOpcode() != ARMISD::INTRET_FLAG)
2255       return false;
2256     HasRet = true;
2257   }
2258
2259   if (!HasRet)
2260     return false;
2261
2262   Chain = TCChain;
2263   return true;
2264 }
2265
2266 bool ARMTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2267   if (!Subtarget->supportsTailCall())
2268     return false;
2269
2270   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2271     return false;
2272
2273   return !Subtarget->isThumb1Only();
2274 }
2275
2276 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
2277 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
2278 // one of the above mentioned nodes. It has to be wrapped because otherwise
2279 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
2280 // be used to form addressing mode. These wrapped nodes will be selected
2281 // into MOVi.
2282 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
2283   EVT PtrVT = Op.getValueType();
2284   // FIXME there is no actual debug info here
2285   SDLoc dl(Op);
2286   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
2287   SDValue Res;
2288   if (CP->isMachineConstantPoolEntry())
2289     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
2290                                     CP->getAlignment());
2291   else
2292     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
2293                                     CP->getAlignment());
2294   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
2295 }
2296
2297 unsigned ARMTargetLowering::getJumpTableEncoding() const {
2298   return MachineJumpTableInfo::EK_Inline;
2299 }
2300
2301 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
2302                                              SelectionDAG &DAG) const {
2303   MachineFunction &MF = DAG.getMachineFunction();
2304   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2305   unsigned ARMPCLabelIndex = 0;
2306   SDLoc DL(Op);
2307   EVT PtrVT = getPointerTy();
2308   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
2309   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2310   SDValue CPAddr;
2311   if (RelocM == Reloc::Static) {
2312     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
2313   } else {
2314     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2315     ARMPCLabelIndex = AFI->createPICLabelUId();
2316     ARMConstantPoolValue *CPV =
2317       ARMConstantPoolConstant::Create(BA, ARMPCLabelIndex,
2318                                       ARMCP::CPBlockAddress, PCAdj);
2319     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2320   }
2321   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
2322   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
2323                                MachinePointerInfo::getConstantPool(),
2324                                false, false, false, 0);
2325   if (RelocM == Reloc::Static)
2326     return Result;
2327   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2328   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
2329 }
2330
2331 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
2332 SDValue
2333 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
2334                                                  SelectionDAG &DAG) const {
2335   SDLoc dl(GA);
2336   EVT PtrVT = getPointerTy();
2337   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2338   MachineFunction &MF = DAG.getMachineFunction();
2339   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2340   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2341   ARMConstantPoolValue *CPV =
2342     ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2343                                     ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
2344   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2345   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
2346   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
2347                          MachinePointerInfo::getConstantPool(),
2348                          false, false, false, 0);
2349   SDValue Chain = Argument.getValue(1);
2350
2351   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2352   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
2353
2354   // call __tls_get_addr.
2355   ArgListTy Args;
2356   ArgListEntry Entry;
2357   Entry.Node = Argument;
2358   Entry.Ty = (Type *) Type::getInt32Ty(*DAG.getContext());
2359   Args.push_back(Entry);
2360   // FIXME: is there useful debug info available here?
2361   TargetLowering::CallLoweringInfo CLI(Chain,
2362                 (Type *) Type::getInt32Ty(*DAG.getContext()),
2363                 false, false, false, false,
2364                 0, CallingConv::C, /*isTailCall=*/false,
2365                 /*doesNotRet=*/false, /*isReturnValueUsed=*/true,
2366                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
2367   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
2368   return CallResult.first;
2369 }
2370
2371 // Lower ISD::GlobalTLSAddress using the "initial exec" or
2372 // "local exec" model.
2373 SDValue
2374 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
2375                                         SelectionDAG &DAG,
2376                                         TLSModel::Model model) const {
2377   const GlobalValue *GV = GA->getGlobal();
2378   SDLoc dl(GA);
2379   SDValue Offset;
2380   SDValue Chain = DAG.getEntryNode();
2381   EVT PtrVT = getPointerTy();
2382   // Get the Thread Pointer
2383   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2384
2385   if (model == TLSModel::InitialExec) {
2386     MachineFunction &MF = DAG.getMachineFunction();
2387     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2388     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2389     // Initial exec model.
2390     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2391     ARMConstantPoolValue *CPV =
2392       ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2393                                       ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF,
2394                                       true);
2395     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2396     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2397     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2398                          MachinePointerInfo::getConstantPool(),
2399                          false, false, false, 0);
2400     Chain = Offset.getValue(1);
2401
2402     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2403     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
2404
2405     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2406                          MachinePointerInfo::getConstantPool(),
2407                          false, false, false, 0);
2408   } else {
2409     // local exec model
2410     assert(model == TLSModel::LocalExec);
2411     ARMConstantPoolValue *CPV =
2412       ARMConstantPoolConstant::Create(GV, ARMCP::TPOFF);
2413     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2414     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2415     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2416                          MachinePointerInfo::getConstantPool(),
2417                          false, false, false, 0);
2418   }
2419
2420   // The address of the thread local variable is the add of the thread
2421   // pointer with the offset of the variable.
2422   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
2423 }
2424
2425 SDValue
2426 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
2427   // TODO: implement the "local dynamic" model
2428   assert(Subtarget->isTargetELF() &&
2429          "TLS not implemented for non-ELF targets");
2430   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2431
2432   TLSModel::Model model = getTargetMachine().getTLSModel(GA->getGlobal());
2433
2434   switch (model) {
2435     case TLSModel::GeneralDynamic:
2436     case TLSModel::LocalDynamic:
2437       return LowerToTLSGeneralDynamicModel(GA, DAG);
2438     case TLSModel::InitialExec:
2439     case TLSModel::LocalExec:
2440       return LowerToTLSExecModels(GA, DAG, model);
2441   }
2442   llvm_unreachable("bogus TLS model");
2443 }
2444
2445 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
2446                                                  SelectionDAG &DAG) const {
2447   EVT PtrVT = getPointerTy();
2448   SDLoc dl(Op);
2449   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2450   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2451     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2452     ARMConstantPoolValue *CPV =
2453       ARMConstantPoolConstant::Create(GV,
2454                                       UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2455     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2456     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2457     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
2458                                  CPAddr,
2459                                  MachinePointerInfo::getConstantPool(),
2460                                  false, false, false, 0);
2461     SDValue Chain = Result.getValue(1);
2462     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2463     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
2464     if (!UseGOTOFF)
2465       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
2466                            MachinePointerInfo::getGOT(),
2467                            false, false, false, 0);
2468     return Result;
2469   }
2470
2471   // If we have T2 ops, we can materialize the address directly via movt/movw
2472   // pair. This is always cheaper.
2473   if (Subtarget->useMovt()) {
2474     ++NumMovwMovt;
2475     // FIXME: Once remat is capable of dealing with instructions with register
2476     // operands, expand this into two nodes.
2477     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2478                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2479   } else {
2480     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2481     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2482     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2483                        MachinePointerInfo::getConstantPool(),
2484                        false, false, false, 0);
2485   }
2486 }
2487
2488 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2489                                                     SelectionDAG &DAG) const {
2490   EVT PtrVT = getPointerTy();
2491   SDLoc dl(Op);
2492   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2493   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2494
2495   if (Subtarget->useMovt())
2496     ++NumMovwMovt;
2497
2498   // FIXME: Once remat is capable of dealing with instructions with register
2499   // operands, expand this into multiple nodes
2500   unsigned Wrapper =
2501       RelocM == Reloc::PIC_ ? ARMISD::WrapperPIC : ARMISD::Wrapper;
2502
2503   SDValue G = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, ARMII::MO_NONLAZY);
2504   SDValue Result = DAG.getNode(Wrapper, dl, PtrVT, G);
2505
2506   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2507     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2508                          MachinePointerInfo::getGOT(), false, false, false, 0);
2509   return Result;
2510 }
2511
2512 SDValue ARMTargetLowering::LowerGlobalAddressWindows(SDValue Op,
2513                                                      SelectionDAG &DAG) const {
2514   assert(Subtarget->isTargetWindows() && "non-Windows COFF is not supported");
2515   assert(Subtarget->useMovt() && "Windows on ARM expects to use movw/movt");
2516
2517   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2518   EVT PtrVT = getPointerTy();
2519   SDLoc DL(Op);
2520
2521   ++NumMovwMovt;
2522
2523   // FIXME: Once remat is capable of dealing with instructions with register
2524   // operands, expand this into two nodes.
2525   return DAG.getNode(ARMISD::Wrapper, DL, PtrVT,
2526                      DAG.getTargetGlobalAddress(GV, DL, PtrVT));
2527 }
2528
2529 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2530                                                     SelectionDAG &DAG) const {
2531   assert(Subtarget->isTargetELF() &&
2532          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2533   MachineFunction &MF = DAG.getMachineFunction();
2534   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2535   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2536   EVT PtrVT = getPointerTy();
2537   SDLoc dl(Op);
2538   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2539   ARMConstantPoolValue *CPV =
2540     ARMConstantPoolSymbol::Create(*DAG.getContext(), "_GLOBAL_OFFSET_TABLE_",
2541                                   ARMPCLabelIndex, PCAdj);
2542   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2543   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2544   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2545                                MachinePointerInfo::getConstantPool(),
2546                                false, false, false, 0);
2547   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2548   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2549 }
2550
2551 SDValue
2552 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2553   SDLoc dl(Op);
2554   SDValue Val = DAG.getConstant(0, MVT::i32);
2555   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl,
2556                      DAG.getVTList(MVT::i32, MVT::Other), Op.getOperand(0),
2557                      Op.getOperand(1), Val);
2558 }
2559
2560 SDValue
2561 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2562   SDLoc dl(Op);
2563   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2564                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
2565 }
2566
2567 SDValue
2568 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2569                                           const ARMSubtarget *Subtarget) const {
2570   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2571   SDLoc dl(Op);
2572   switch (IntNo) {
2573   default: return SDValue();    // Don't custom lower most intrinsics.
2574   case Intrinsic::arm_thread_pointer: {
2575     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2576     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2577   }
2578   case Intrinsic::eh_sjlj_lsda: {
2579     MachineFunction &MF = DAG.getMachineFunction();
2580     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2581     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2582     EVT PtrVT = getPointerTy();
2583     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2584     SDValue CPAddr;
2585     unsigned PCAdj = (RelocM != Reloc::PIC_)
2586       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2587     ARMConstantPoolValue *CPV =
2588       ARMConstantPoolConstant::Create(MF.getFunction(), ARMPCLabelIndex,
2589                                       ARMCP::CPLSDA, PCAdj);
2590     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2591     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2592     SDValue Result =
2593       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2594                   MachinePointerInfo::getConstantPool(),
2595                   false, false, false, 0);
2596
2597     if (RelocM == Reloc::PIC_) {
2598       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
2599       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2600     }
2601     return Result;
2602   }
2603   case Intrinsic::arm_neon_vmulls:
2604   case Intrinsic::arm_neon_vmullu: {
2605     unsigned NewOpc = (IntNo == Intrinsic::arm_neon_vmulls)
2606       ? ARMISD::VMULLs : ARMISD::VMULLu;
2607     return DAG.getNode(NewOpc, SDLoc(Op), Op.getValueType(),
2608                        Op.getOperand(1), Op.getOperand(2));
2609   }
2610   }
2611 }
2612
2613 static SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG,
2614                                  const ARMSubtarget *Subtarget) {
2615   // FIXME: handle "fence singlethread" more efficiently.
2616   SDLoc dl(Op);
2617   if (!Subtarget->hasDataBarrier()) {
2618     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2619     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2620     // here.
2621     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2622            "Unexpected ISD::ATOMIC_FENCE encountered. Should be libcall!");
2623     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2624                        DAG.getConstant(0, MVT::i32));
2625   }
2626
2627   ConstantSDNode *OrdN = cast<ConstantSDNode>(Op.getOperand(1));
2628   AtomicOrdering Ord = static_cast<AtomicOrdering>(OrdN->getZExtValue());
2629   unsigned Domain = ARM_MB::ISH;
2630   if (Subtarget->isMClass()) {
2631     // Only a full system barrier exists in the M-class architectures.
2632     Domain = ARM_MB::SY;
2633   } else if (Subtarget->isSwift() && Ord == Release) {
2634     // Swift happens to implement ISHST barriers in a way that's compatible with
2635     // Release semantics but weaker than ISH so we'd be fools not to use
2636     // it. Beware: other processors probably don't!
2637     Domain = ARM_MB::ISHST;
2638   }
2639
2640   return DAG.getNode(ISD::INTRINSIC_VOID, dl, MVT::Other, Op.getOperand(0),
2641                      DAG.getConstant(Intrinsic::arm_dmb, MVT::i32),
2642                      DAG.getConstant(Domain, MVT::i32));
2643 }
2644
2645 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2646                              const ARMSubtarget *Subtarget) {
2647   // ARM pre v5TE and Thumb1 does not have preload instructions.
2648   if (!(Subtarget->isThumb2() ||
2649         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2650     // Just preserve the chain.
2651     return Op.getOperand(0);
2652
2653   SDLoc dl(Op);
2654   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2655   if (!isRead &&
2656       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2657     // ARMv7 with MP extension has PLDW.
2658     return Op.getOperand(0);
2659
2660   unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2661   if (Subtarget->isThumb()) {
2662     // Invert the bits.
2663     isRead = ~isRead & 1;
2664     isData = ~isData & 1;
2665   }
2666
2667   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2668                      Op.getOperand(1), DAG.getConstant(isRead, MVT::i32),
2669                      DAG.getConstant(isData, MVT::i32));
2670 }
2671
2672 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2673   MachineFunction &MF = DAG.getMachineFunction();
2674   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2675
2676   // vastart just stores the address of the VarArgsFrameIndex slot into the
2677   // memory location argument.
2678   SDLoc dl(Op);
2679   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2680   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2681   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2682   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2683                       MachinePointerInfo(SV), false, false, 0);
2684 }
2685
2686 SDValue
2687 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2688                                         SDValue &Root, SelectionDAG &DAG,
2689                                         SDLoc dl) const {
2690   MachineFunction &MF = DAG.getMachineFunction();
2691   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2692
2693   const TargetRegisterClass *RC;
2694   if (AFI->isThumb1OnlyFunction())
2695     RC = &ARM::tGPRRegClass;
2696   else
2697     RC = &ARM::GPRRegClass;
2698
2699   // Transform the arguments stored in physical registers into virtual ones.
2700   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2701   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2702
2703   SDValue ArgValue2;
2704   if (NextVA.isMemLoc()) {
2705     MachineFrameInfo *MFI = MF.getFrameInfo();
2706     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2707
2708     // Create load node to retrieve arguments from the stack.
2709     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2710     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2711                             MachinePointerInfo::getFixedStack(FI),
2712                             false, false, false, 0);
2713   } else {
2714     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2715     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2716   }
2717   if (!Subtarget->isLittle())
2718     std::swap (ArgValue, ArgValue2);
2719   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2720 }
2721
2722 void
2723 ARMTargetLowering::computeRegArea(CCState &CCInfo, MachineFunction &MF,
2724                                   unsigned InRegsParamRecordIdx,
2725                                   unsigned ArgSize,
2726                                   unsigned &ArgRegsSize,
2727                                   unsigned &ArgRegsSaveSize)
2728   const {
2729   unsigned NumGPRs;
2730   if (InRegsParamRecordIdx < CCInfo.getInRegsParamsCount()) {
2731     unsigned RBegin, REnd;
2732     CCInfo.getInRegsParamInfo(InRegsParamRecordIdx, RBegin, REnd);
2733     NumGPRs = REnd - RBegin;
2734   } else {
2735     unsigned int firstUnalloced;
2736     firstUnalloced = CCInfo.getFirstUnallocated(GPRArgRegs,
2737                                                 sizeof(GPRArgRegs) /
2738                                                 sizeof(GPRArgRegs[0]));
2739     NumGPRs = (firstUnalloced <= 3) ? (4 - firstUnalloced) : 0;
2740   }
2741
2742   unsigned Align = MF.getTarget().getFrameLowering()->getStackAlignment();
2743   ArgRegsSize = NumGPRs * 4;
2744
2745   // If parameter is split between stack and GPRs...
2746   if (NumGPRs && Align > 4 &&
2747       (ArgRegsSize < ArgSize ||
2748         InRegsParamRecordIdx >= CCInfo.getInRegsParamsCount())) {
2749     // Add padding for part of param recovered from GPRs.  For example,
2750     // if Align == 8, its last byte must be at address K*8 - 1.
2751     // We need to do it, since remained (stack) part of parameter has
2752     // stack alignment, and we need to "attach" "GPRs head" without gaps
2753     // to it:
2754     // Stack:
2755     // |---- 8 bytes block ----| |---- 8 bytes block ----| |---- 8 bytes...
2756     // [ [padding] [GPRs head] ] [        Tail passed via stack       ....
2757     //
2758     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2759     unsigned Padding =
2760         OffsetToAlignment(ArgRegsSize + AFI->getArgRegsSaveSize(), Align);
2761     ArgRegsSaveSize = ArgRegsSize + Padding;
2762   } else
2763     // We don't need to extend regs save size for byval parameters if they
2764     // are passed via GPRs only.
2765     ArgRegsSaveSize = ArgRegsSize;
2766 }
2767
2768 // The remaining GPRs hold either the beginning of variable-argument
2769 // data, or the beginning of an aggregate passed by value (usually
2770 // byval).  Either way, we allocate stack slots adjacent to the data
2771 // provided by our caller, and store the unallocated registers there.
2772 // If this is a variadic function, the va_list pointer will begin with
2773 // these values; otherwise, this reassembles a (byval) structure that
2774 // was split between registers and memory.
2775 // Return: The frame index registers were stored into.
2776 int
2777 ARMTargetLowering::StoreByValRegs(CCState &CCInfo, SelectionDAG &DAG,
2778                                   SDLoc dl, SDValue &Chain,
2779                                   const Value *OrigArg,
2780                                   unsigned InRegsParamRecordIdx,
2781                                   unsigned OffsetFromOrigArg,
2782                                   unsigned ArgOffset,
2783                                   unsigned ArgSize,
2784                                   bool ForceMutable,
2785                                   unsigned ByValStoreOffset,
2786                                   unsigned TotalArgRegsSaveSize) const {
2787
2788   // Currently, two use-cases possible:
2789   // Case #1. Non-var-args function, and we meet first byval parameter.
2790   //          Setup first unallocated register as first byval register;
2791   //          eat all remained registers
2792   //          (these two actions are performed by HandleByVal method).
2793   //          Then, here, we initialize stack frame with
2794   //          "store-reg" instructions.
2795   // Case #2. Var-args function, that doesn't contain byval parameters.
2796   //          The same: eat all remained unallocated registers,
2797   //          initialize stack frame.
2798
2799   MachineFunction &MF = DAG.getMachineFunction();
2800   MachineFrameInfo *MFI = MF.getFrameInfo();
2801   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2802   unsigned firstRegToSaveIndex, lastRegToSaveIndex;
2803   unsigned RBegin, REnd;
2804   if (InRegsParamRecordIdx < CCInfo.getInRegsParamsCount()) {
2805     CCInfo.getInRegsParamInfo(InRegsParamRecordIdx, RBegin, REnd);
2806     firstRegToSaveIndex = RBegin - ARM::R0;
2807     lastRegToSaveIndex = REnd - ARM::R0;
2808   } else {
2809     firstRegToSaveIndex = CCInfo.getFirstUnallocated
2810       (GPRArgRegs, array_lengthof(GPRArgRegs));
2811     lastRegToSaveIndex = 4;
2812   }
2813
2814   unsigned ArgRegsSize, ArgRegsSaveSize;
2815   computeRegArea(CCInfo, MF, InRegsParamRecordIdx, ArgSize,
2816                  ArgRegsSize, ArgRegsSaveSize);
2817
2818   // Store any by-val regs to their spots on the stack so that they may be
2819   // loaded by deferencing the result of formal parameter pointer or va_next.
2820   // Note: once stack area for byval/varargs registers
2821   // was initialized, it can't be initialized again.
2822   if (ArgRegsSaveSize) {
2823     unsigned Padding = ArgRegsSaveSize - ArgRegsSize;
2824
2825     if (Padding) {
2826       assert(AFI->getStoredByValParamsPadding() == 0 &&
2827              "The only parameter may be padded.");
2828       AFI->setStoredByValParamsPadding(Padding);
2829     }
2830
2831     int FrameIndex = MFI->CreateFixedObject(ArgRegsSaveSize,
2832                                             Padding +
2833                                               ByValStoreOffset -
2834                                               (int64_t)TotalArgRegsSaveSize,
2835                                             false);
2836     SDValue FIN = DAG.getFrameIndex(FrameIndex, getPointerTy());
2837     if (Padding) {
2838        MFI->CreateFixedObject(Padding,
2839                               ArgOffset + ByValStoreOffset -
2840                                 (int64_t)ArgRegsSaveSize,
2841                               false);
2842     }
2843
2844     SmallVector<SDValue, 4> MemOps;
2845     for (unsigned i = 0; firstRegToSaveIndex < lastRegToSaveIndex;
2846          ++firstRegToSaveIndex, ++i) {
2847       const TargetRegisterClass *RC;
2848       if (AFI->isThumb1OnlyFunction())
2849         RC = &ARM::tGPRRegClass;
2850       else
2851         RC = &ARM::GPRRegClass;
2852
2853       unsigned VReg = MF.addLiveIn(GPRArgRegs[firstRegToSaveIndex], RC);
2854       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2855       SDValue Store =
2856         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2857                      MachinePointerInfo(OrigArg, OffsetFromOrigArg + 4*i),
2858                      false, false, 0);
2859       MemOps.push_back(Store);
2860       FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2861                         DAG.getConstant(4, getPointerTy()));
2862     }
2863
2864     AFI->setArgRegsSaveSize(ArgRegsSaveSize + AFI->getArgRegsSaveSize());
2865
2866     if (!MemOps.empty())
2867       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2868     return FrameIndex;
2869   } else {
2870     if (ArgSize == 0) {
2871       // We cannot allocate a zero-byte object for the first variadic argument,
2872       // so just make up a size.
2873       ArgSize = 4;
2874     }
2875     // This will point to the next argument passed via stack.
2876     return MFI->CreateFixedObject(
2877       ArgSize, ArgOffset, !ForceMutable);
2878   }
2879 }
2880
2881 // Setup stack frame, the va_list pointer will start from.
2882 void
2883 ARMTargetLowering::VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
2884                                         SDLoc dl, SDValue &Chain,
2885                                         unsigned ArgOffset,
2886                                         unsigned TotalArgRegsSaveSize,
2887                                         bool ForceMutable) const {
2888   MachineFunction &MF = DAG.getMachineFunction();
2889   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2890
2891   // Try to store any remaining integer argument regs
2892   // to their spots on the stack so that they may be loaded by deferencing
2893   // the result of va_next.
2894   // If there is no regs to be stored, just point address after last
2895   // argument passed via stack.
2896   int FrameIndex =
2897     StoreByValRegs(CCInfo, DAG, dl, Chain, nullptr,
2898                    CCInfo.getInRegsParamsCount(), 0, ArgOffset, 0, ForceMutable,
2899                    0, TotalArgRegsSaveSize);
2900
2901   AFI->setVarArgsFrameIndex(FrameIndex);
2902 }
2903
2904 SDValue
2905 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2906                                         CallingConv::ID CallConv, bool isVarArg,
2907                                         const SmallVectorImpl<ISD::InputArg>
2908                                           &Ins,
2909                                         SDLoc dl, SelectionDAG &DAG,
2910                                         SmallVectorImpl<SDValue> &InVals)
2911                                           const {
2912   MachineFunction &MF = DAG.getMachineFunction();
2913   MachineFrameInfo *MFI = MF.getFrameInfo();
2914
2915   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2916
2917   // Assign locations to all of the incoming arguments.
2918   SmallVector<CCValAssign, 16> ArgLocs;
2919   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2920                     getTargetMachine(), ArgLocs, *DAG.getContext(), Prologue);
2921   CCInfo.AnalyzeFormalArguments(Ins,
2922                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2923                                                   isVarArg));
2924
2925   SmallVector<SDValue, 16> ArgValues;
2926   int lastInsIndex = -1;
2927   SDValue ArgValue;
2928   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2929   unsigned CurArgIdx = 0;
2930
2931   // Initially ArgRegsSaveSize is zero.
2932   // Then we increase this value each time we meet byval parameter.
2933   // We also increase this value in case of varargs function.
2934   AFI->setArgRegsSaveSize(0);
2935
2936   unsigned ByValStoreOffset = 0;
2937   unsigned TotalArgRegsSaveSize = 0;
2938   unsigned ArgRegsSaveSizeMaxAlign = 4;
2939
2940   // Calculate the amount of stack space that we need to allocate to store
2941   // byval and variadic arguments that are passed in registers.
2942   // We need to know this before we allocate the first byval or variadic
2943   // argument, as they will be allocated a stack slot below the CFA (Canonical
2944   // Frame Address, the stack pointer at entry to the function).
2945   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2946     CCValAssign &VA = ArgLocs[i];
2947     if (VA.isMemLoc()) {
2948       int index = VA.getValNo();
2949       if (index != lastInsIndex) {
2950         ISD::ArgFlagsTy Flags = Ins[index].Flags;
2951         if (Flags.isByVal()) {
2952           unsigned ExtraArgRegsSize;
2953           unsigned ExtraArgRegsSaveSize;
2954           computeRegArea(CCInfo, MF, CCInfo.getInRegsParamsProceed(),
2955                          Flags.getByValSize(),
2956                          ExtraArgRegsSize, ExtraArgRegsSaveSize);
2957
2958           TotalArgRegsSaveSize += ExtraArgRegsSaveSize;
2959           if (Flags.getByValAlign() > ArgRegsSaveSizeMaxAlign)
2960               ArgRegsSaveSizeMaxAlign = Flags.getByValAlign();
2961           CCInfo.nextInRegsParam();
2962         }
2963         lastInsIndex = index;
2964       }
2965     }
2966   }
2967   CCInfo.rewindByValRegsInfo();
2968   lastInsIndex = -1;
2969   if (isVarArg) {
2970     unsigned ExtraArgRegsSize;
2971     unsigned ExtraArgRegsSaveSize;
2972     computeRegArea(CCInfo, MF, CCInfo.getInRegsParamsCount(), 0,
2973                    ExtraArgRegsSize, ExtraArgRegsSaveSize);
2974     TotalArgRegsSaveSize += ExtraArgRegsSaveSize;
2975   }
2976   // If the arg regs save area contains N-byte aligned values, the
2977   // bottom of it must be at least N-byte aligned.
2978   TotalArgRegsSaveSize = RoundUpToAlignment(TotalArgRegsSaveSize, ArgRegsSaveSizeMaxAlign);
2979   TotalArgRegsSaveSize = std::min(TotalArgRegsSaveSize, 16U);
2980
2981   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2982     CCValAssign &VA = ArgLocs[i];
2983     std::advance(CurOrigArg, Ins[VA.getValNo()].OrigArgIndex - CurArgIdx);
2984     CurArgIdx = Ins[VA.getValNo()].OrigArgIndex;
2985     // Arguments stored in registers.
2986     if (VA.isRegLoc()) {
2987       EVT RegVT = VA.getLocVT();
2988
2989       if (VA.needsCustom()) {
2990         // f64 and vector types are split up into multiple registers or
2991         // combinations of registers and stack slots.
2992         if (VA.getLocVT() == MVT::v2f64) {
2993           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2994                                                    Chain, DAG, dl);
2995           VA = ArgLocs[++i]; // skip ahead to next loc
2996           SDValue ArgValue2;
2997           if (VA.isMemLoc()) {
2998             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2999             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3000             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
3001                                     MachinePointerInfo::getFixedStack(FI),
3002                                     false, false, false, 0);
3003           } else {
3004             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
3005                                              Chain, DAG, dl);
3006           }
3007           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
3008           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
3009                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
3010           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
3011                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
3012         } else
3013           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
3014
3015       } else {
3016         const TargetRegisterClass *RC;
3017
3018         if (RegVT == MVT::f32)
3019           RC = &ARM::SPRRegClass;
3020         else if (RegVT == MVT::f64)
3021           RC = &ARM::DPRRegClass;
3022         else if (RegVT == MVT::v2f64)
3023           RC = &ARM::QPRRegClass;
3024         else if (RegVT == MVT::i32)
3025           RC = AFI->isThumb1OnlyFunction() ?
3026             (const TargetRegisterClass*)&ARM::tGPRRegClass :
3027             (const TargetRegisterClass*)&ARM::GPRRegClass;
3028         else
3029           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
3030
3031         // Transform the arguments in physical registers into virtual ones.
3032         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
3033         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
3034       }
3035
3036       // If this is an 8 or 16-bit value, it is really passed promoted
3037       // to 32 bits.  Insert an assert[sz]ext to capture this, then
3038       // truncate to the right size.
3039       switch (VA.getLocInfo()) {
3040       default: llvm_unreachable("Unknown loc info!");
3041       case CCValAssign::Full: break;
3042       case CCValAssign::BCvt:
3043         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
3044         break;
3045       case CCValAssign::SExt:
3046         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
3047                                DAG.getValueType(VA.getValVT()));
3048         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3049         break;
3050       case CCValAssign::ZExt:
3051         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
3052                                DAG.getValueType(VA.getValVT()));
3053         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3054         break;
3055       }
3056
3057       InVals.push_back(ArgValue);
3058
3059     } else { // VA.isRegLoc()
3060
3061       // sanity check
3062       assert(VA.isMemLoc());
3063       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
3064
3065       int index = ArgLocs[i].getValNo();
3066
3067       // Some Ins[] entries become multiple ArgLoc[] entries.
3068       // Process them only once.
3069       if (index != lastInsIndex)
3070         {
3071           ISD::ArgFlagsTy Flags = Ins[index].Flags;
3072           // FIXME: For now, all byval parameter objects are marked mutable.
3073           // This can be changed with more analysis.
3074           // In case of tail call optimization mark all arguments mutable.
3075           // Since they could be overwritten by lowering of arguments in case of
3076           // a tail call.
3077           if (Flags.isByVal()) {
3078             unsigned CurByValIndex = CCInfo.getInRegsParamsProceed();
3079
3080             ByValStoreOffset = RoundUpToAlignment(ByValStoreOffset, Flags.getByValAlign());
3081             int FrameIndex = StoreByValRegs(
3082                 CCInfo, DAG, dl, Chain, CurOrigArg,
3083                 CurByValIndex,
3084                 Ins[VA.getValNo()].PartOffset,
3085                 VA.getLocMemOffset(),
3086                 Flags.getByValSize(),
3087                 true /*force mutable frames*/,
3088                 ByValStoreOffset,
3089                 TotalArgRegsSaveSize);
3090             ByValStoreOffset += Flags.getByValSize();
3091             ByValStoreOffset = std::min(ByValStoreOffset, 16U);
3092             InVals.push_back(DAG.getFrameIndex(FrameIndex, getPointerTy()));
3093             CCInfo.nextInRegsParam();
3094           } else {
3095             unsigned FIOffset = VA.getLocMemOffset();
3096             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
3097                                             FIOffset, true);
3098
3099             // Create load nodes to retrieve arguments from the stack.
3100             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3101             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
3102                                          MachinePointerInfo::getFixedStack(FI),
3103                                          false, false, false, 0));
3104           }
3105           lastInsIndex = index;
3106         }
3107     }
3108   }
3109
3110   // varargs
3111   if (isVarArg)
3112     VarArgStyleRegisters(CCInfo, DAG, dl, Chain,
3113                          CCInfo.getNextStackOffset(),
3114                          TotalArgRegsSaveSize);
3115
3116   AFI->setArgumentStackSize(CCInfo.getNextStackOffset());
3117
3118   return Chain;
3119 }
3120
3121 /// isFloatingPointZero - Return true if this is +0.0.
3122 static bool isFloatingPointZero(SDValue Op) {
3123   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
3124     return CFP->getValueAPF().isPosZero();
3125   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
3126     // Maybe this has already been legalized into the constant pool?
3127     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
3128       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
3129       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
3130         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
3131           return CFP->getValueAPF().isPosZero();
3132     }
3133   }
3134   return false;
3135 }
3136
3137 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
3138 /// the given operands.
3139 SDValue
3140 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
3141                              SDValue &ARMcc, SelectionDAG &DAG,
3142                              SDLoc dl) const {
3143   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
3144     unsigned C = RHSC->getZExtValue();
3145     if (!isLegalICmpImmediate(C)) {
3146       // Constant does not fit, try adjusting it by one?
3147       switch (CC) {
3148       default: break;
3149       case ISD::SETLT:
3150       case ISD::SETGE:
3151         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
3152           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
3153           RHS = DAG.getConstant(C-1, MVT::i32);
3154         }
3155         break;
3156       case ISD::SETULT:
3157       case ISD::SETUGE:
3158         if (C != 0 && isLegalICmpImmediate(C-1)) {
3159           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
3160           RHS = DAG.getConstant(C-1, MVT::i32);
3161         }
3162         break;
3163       case ISD::SETLE:
3164       case ISD::SETGT:
3165         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
3166           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
3167           RHS = DAG.getConstant(C+1, MVT::i32);
3168         }
3169         break;
3170       case ISD::SETULE:
3171       case ISD::SETUGT:
3172         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
3173           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
3174           RHS = DAG.getConstant(C+1, MVT::i32);
3175         }
3176         break;
3177       }
3178     }
3179   }
3180
3181   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3182   ARMISD::NodeType CompareType;
3183   switch (CondCode) {
3184   default:
3185     CompareType = ARMISD::CMP;
3186     break;
3187   case ARMCC::EQ:
3188   case ARMCC::NE:
3189     // Uses only Z Flag
3190     CompareType = ARMISD::CMPZ;
3191     break;
3192   }
3193   ARMcc = DAG.getConstant(CondCode, MVT::i32);
3194   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
3195 }
3196
3197 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
3198 SDValue
3199 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
3200                              SDLoc dl) const {
3201   SDValue Cmp;
3202   if (!isFloatingPointZero(RHS))
3203     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
3204   else
3205     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
3206   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
3207 }
3208
3209 /// duplicateCmp - Glue values can have only one use, so this function
3210 /// duplicates a comparison node.
3211 SDValue
3212 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
3213   unsigned Opc = Cmp.getOpcode();
3214   SDLoc DL(Cmp);
3215   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
3216     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3217
3218   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
3219   Cmp = Cmp.getOperand(0);
3220   Opc = Cmp.getOpcode();
3221   if (Opc == ARMISD::CMPFP)
3222     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3223   else {
3224     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
3225     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
3226   }
3227   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
3228 }
3229
3230 std::pair<SDValue, SDValue>
3231 ARMTargetLowering::getARMXALUOOp(SDValue Op, SelectionDAG &DAG,
3232                                  SDValue &ARMcc) const {
3233   assert(Op.getValueType() == MVT::i32 &&  "Unsupported value type");
3234
3235   SDValue Value, OverflowCmp;
3236   SDValue LHS = Op.getOperand(0);
3237   SDValue RHS = Op.getOperand(1);
3238
3239
3240   // FIXME: We are currently always generating CMPs because we don't support
3241   // generating CMN through the backend. This is not as good as the natural
3242   // CMP case because it causes a register dependency and cannot be folded
3243   // later.
3244
3245   switch (Op.getOpcode()) {
3246   default:
3247     llvm_unreachable("Unknown overflow instruction!");
3248   case ISD::SADDO:
3249     ARMcc = DAG.getConstant(ARMCC::VC, MVT::i32);
3250     Value = DAG.getNode(ISD::ADD, SDLoc(Op), Op.getValueType(), LHS, RHS);
3251     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, Value, LHS);
3252     break;
3253   case ISD::UADDO:
3254     ARMcc = DAG.getConstant(ARMCC::HS, MVT::i32);
3255     Value = DAG.getNode(ISD::ADD, SDLoc(Op), Op.getValueType(), LHS, RHS);
3256     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, Value, LHS);
3257     break;
3258   case ISD::SSUBO:
3259     ARMcc = DAG.getConstant(ARMCC::VC, MVT::i32);
3260     Value = DAG.getNode(ISD::SUB, SDLoc(Op), Op.getValueType(), LHS, RHS);
3261     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, LHS, RHS);
3262     break;
3263   case ISD::USUBO:
3264     ARMcc = DAG.getConstant(ARMCC::HS, MVT::i32);
3265     Value = DAG.getNode(ISD::SUB, SDLoc(Op), Op.getValueType(), LHS, RHS);
3266     OverflowCmp = DAG.getNode(ARMISD::CMP, SDLoc(Op), MVT::Glue, LHS, RHS);
3267     break;
3268   } // switch (...)
3269
3270   return std::make_pair(Value, OverflowCmp);
3271 }
3272
3273
3274 SDValue
3275 ARMTargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
3276   // Let legalize expand this if it isn't a legal type yet.
3277   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
3278     return SDValue();
3279
3280   SDValue Value, OverflowCmp;
3281   SDValue ARMcc;
3282   std::tie(Value, OverflowCmp) = getARMXALUOOp(Op, DAG, ARMcc);
3283   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3284   // We use 0 and 1 as false and true values.
3285   SDValue TVal = DAG.getConstant(1, MVT::i32);
3286   SDValue FVal = DAG.getConstant(0, MVT::i32);
3287   EVT VT = Op.getValueType();
3288
3289   SDValue Overflow = DAG.getNode(ARMISD::CMOV, SDLoc(Op), VT, TVal, FVal,
3290                                  ARMcc, CCR, OverflowCmp);
3291
3292   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
3293   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
3294 }
3295
3296
3297 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
3298   SDValue Cond = Op.getOperand(0);
3299   SDValue SelectTrue = Op.getOperand(1);
3300   SDValue SelectFalse = Op.getOperand(2);
3301   SDLoc dl(Op);
3302   unsigned Opc = Cond.getOpcode();
3303
3304   if (Cond.getResNo() == 1 &&
3305       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3306        Opc == ISD::USUBO)) {
3307     if (!DAG.getTargetLoweringInfo().isTypeLegal(Cond->getValueType(0)))
3308       return SDValue();
3309
3310     SDValue Value, OverflowCmp;
3311     SDValue ARMcc;
3312     std::tie(Value, OverflowCmp) = getARMXALUOOp(Cond, DAG, ARMcc);
3313     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3314     EVT VT = Op.getValueType();
3315
3316     return DAG.getNode(ARMISD::CMOV, SDLoc(Op), VT, SelectTrue, SelectFalse,
3317                        ARMcc, CCR, OverflowCmp);
3318
3319   }
3320
3321   // Convert:
3322   //
3323   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
3324   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
3325   //
3326   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
3327     const ConstantSDNode *CMOVTrue =
3328       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
3329     const ConstantSDNode *CMOVFalse =
3330       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
3331
3332     if (CMOVTrue && CMOVFalse) {
3333       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
3334       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
3335
3336       SDValue True;
3337       SDValue False;
3338       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
3339         True = SelectTrue;
3340         False = SelectFalse;
3341       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
3342         True = SelectFalse;
3343         False = SelectTrue;
3344       }
3345
3346       if (True.getNode() && False.getNode()) {
3347         EVT VT = Op.getValueType();
3348         SDValue ARMcc = Cond.getOperand(2);
3349         SDValue CCR = Cond.getOperand(3);
3350         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
3351         assert(True.getValueType() == VT);
3352         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
3353       }
3354     }
3355   }
3356
3357   // ARM's BooleanContents value is UndefinedBooleanContent. Mask out the
3358   // undefined bits before doing a full-word comparison with zero.
3359   Cond = DAG.getNode(ISD::AND, dl, Cond.getValueType(), Cond,
3360                      DAG.getConstant(1, Cond.getValueType()));
3361
3362   return DAG.getSelectCC(dl, Cond,
3363                          DAG.getConstant(0, Cond.getValueType()),
3364                          SelectTrue, SelectFalse, ISD::SETNE);
3365 }
3366
3367 static ISD::CondCode getInverseCCForVSEL(ISD::CondCode CC) {
3368   if (CC == ISD::SETNE)
3369     return ISD::SETEQ;
3370   return ISD::getSetCCInverse(CC, true);
3371 }
3372
3373 static void checkVSELConstraints(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
3374                                  bool &swpCmpOps, bool &swpVselOps) {
3375   // Start by selecting the GE condition code for opcodes that return true for
3376   // 'equality'
3377   if (CC == ISD::SETUGE || CC == ISD::SETOGE || CC == ISD::SETOLE ||
3378       CC == ISD::SETULE)
3379     CondCode = ARMCC::GE;
3380
3381   // and GT for opcodes that return false for 'equality'.
3382   else if (CC == ISD::SETUGT || CC == ISD::SETOGT || CC == ISD::SETOLT ||
3383            CC == ISD::SETULT)
3384     CondCode = ARMCC::GT;
3385
3386   // Since we are constrained to GE/GT, if the opcode contains 'less', we need
3387   // to swap the compare operands.
3388   if (CC == ISD::SETOLE || CC == ISD::SETULE || CC == ISD::SETOLT ||
3389       CC == ISD::SETULT)
3390     swpCmpOps = true;
3391
3392   // Both GT and GE are ordered comparisons, and return false for 'unordered'.
3393   // If we have an unordered opcode, we need to swap the operands to the VSEL
3394   // instruction (effectively negating the condition).
3395   //
3396   // This also has the effect of swapping which one of 'less' or 'greater'
3397   // returns true, so we also swap the compare operands. It also switches
3398   // whether we return true for 'equality', so we compensate by picking the
3399   // opposite condition code to our original choice.
3400   if (CC == ISD::SETULE || CC == ISD::SETULT || CC == ISD::SETUGE ||
3401       CC == ISD::SETUGT) {
3402     swpCmpOps = !swpCmpOps;
3403     swpVselOps = !swpVselOps;
3404     CondCode = CondCode == ARMCC::GT ? ARMCC::GE : ARMCC::GT;
3405   }
3406
3407   // 'ordered' is 'anything but unordered', so use the VS condition code and
3408   // swap the VSEL operands.
3409   if (CC == ISD::SETO) {
3410     CondCode = ARMCC::VS;
3411     swpVselOps = true;
3412   }
3413
3414   // 'unordered or not equal' is 'anything but equal', so use the EQ condition
3415   // code and swap the VSEL operands.
3416   if (CC == ISD::SETUNE) {
3417     CondCode = ARMCC::EQ;
3418     swpVselOps = true;
3419   }
3420 }
3421
3422 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3423   EVT VT = Op.getValueType();
3424   SDValue LHS = Op.getOperand(0);
3425   SDValue RHS = Op.getOperand(1);
3426   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3427   SDValue TrueVal = Op.getOperand(2);
3428   SDValue FalseVal = Op.getOperand(3);
3429   SDLoc dl(Op);
3430
3431   if (LHS.getValueType() == MVT::i32) {
3432     // Try to generate VSEL on ARMv8.
3433     // The VSEL instruction can't use all the usual ARM condition
3434     // codes: it only has two bits to select the condition code, so it's
3435     // constrained to use only GE, GT, VS and EQ.
3436     //
3437     // To implement all the various ISD::SETXXX opcodes, we sometimes need to
3438     // swap the operands of the previous compare instruction (effectively
3439     // inverting the compare condition, swapping 'less' and 'greater') and
3440     // sometimes need to swap the operands to the VSEL (which inverts the
3441     // condition in the sense of firing whenever the previous condition didn't)
3442     if (getSubtarget()->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3443                                       TrueVal.getValueType() == MVT::f64)) {
3444       ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3445       if (CondCode == ARMCC::LT || CondCode == ARMCC::LE ||
3446           CondCode == ARMCC::VC || CondCode == ARMCC::NE) {
3447         CC = getInverseCCForVSEL(CC);
3448         std::swap(TrueVal, FalseVal);
3449       }
3450     }
3451
3452     SDValue ARMcc;
3453     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3454     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3455     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,
3456                        Cmp);
3457   }
3458
3459   ARMCC::CondCodes CondCode, CondCode2;
3460   FPCCToARMCC(CC, CondCode, CondCode2);
3461
3462   // Try to generate VSEL on ARMv8.
3463   if (getSubtarget()->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3464                                     TrueVal.getValueType() == MVT::f64)) {
3465     // We can select VMAXNM/VMINNM from a compare followed by a select with the
3466     // same operands, as follows:
3467     //   c = fcmp [ogt, olt, ugt, ult] a, b
3468     //   select c, a, b
3469     // We only do this in unsafe-fp-math, because signed zeros and NaNs are
3470     // handled differently than the original code sequence.
3471     if (getTargetMachine().Options.UnsafeFPMath && LHS == TrueVal &&
3472         RHS == FalseVal) {
3473       if (CC == ISD::SETOGT || CC == ISD::SETUGT)
3474         return DAG.getNode(ARMISD::VMAXNM, dl, VT, TrueVal, FalseVal);
3475       if (CC == ISD::SETOLT || CC == ISD::SETULT)
3476         return DAG.getNode(ARMISD::VMINNM, dl, VT, TrueVal, FalseVal);
3477     }
3478
3479     bool swpCmpOps = false;
3480     bool swpVselOps = false;
3481     checkVSELConstraints(CC, CondCode, swpCmpOps, swpVselOps);
3482
3483     if (CondCode == ARMCC::GT || CondCode == ARMCC::GE ||
3484         CondCode == ARMCC::VS || CondCode == ARMCC::EQ) {
3485       if (swpCmpOps)
3486         std::swap(LHS, RHS);
3487       if (swpVselOps)
3488         std::swap(TrueVal, FalseVal);
3489     }
3490   }
3491
3492   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
3493   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3494   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3495   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
3496                                ARMcc, CCR, Cmp);
3497   if (CondCode2 != ARMCC::AL) {
3498     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
3499     // FIXME: Needs another CMP because flag can have but one use.
3500     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
3501     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
3502                          Result, TrueVal, ARMcc2, CCR, Cmp2);
3503   }
3504   return Result;
3505 }
3506
3507 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
3508 /// to morph to an integer compare sequence.
3509 static bool canChangeToInt(SDValue Op, bool &SeenZero,
3510                            const ARMSubtarget *Subtarget) {
3511   SDNode *N = Op.getNode();
3512   if (!N->hasOneUse())
3513     // Otherwise it requires moving the value from fp to integer registers.
3514     return false;
3515   if (!N->getNumValues())
3516     return false;
3517   EVT VT = Op.getValueType();
3518   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
3519     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
3520     // vmrs are very slow, e.g. cortex-a8.
3521     return false;
3522
3523   if (isFloatingPointZero(Op)) {
3524     SeenZero = true;
3525     return true;
3526   }
3527   return ISD::isNormalLoad(N);
3528 }
3529
3530 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
3531   if (isFloatingPointZero(Op))
3532     return DAG.getConstant(0, MVT::i32);
3533
3534   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
3535     return DAG.getLoad(MVT::i32, SDLoc(Op),
3536                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
3537                        Ld->isVolatile(), Ld->isNonTemporal(),
3538                        Ld->isInvariant(), Ld->getAlignment());
3539
3540   llvm_unreachable("Unknown VFP cmp argument!");
3541 }
3542
3543 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
3544                            SDValue &RetVal1, SDValue &RetVal2) {
3545   if (isFloatingPointZero(Op)) {
3546     RetVal1 = DAG.getConstant(0, MVT::i32);
3547     RetVal2 = DAG.getConstant(0, MVT::i32);
3548     return;
3549   }
3550
3551   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
3552     SDValue Ptr = Ld->getBasePtr();
3553     RetVal1 = DAG.getLoad(MVT::i32, SDLoc(Op),
3554                           Ld->getChain(), Ptr,
3555                           Ld->getPointerInfo(),
3556                           Ld->isVolatile(), Ld->isNonTemporal(),
3557                           Ld->isInvariant(), Ld->getAlignment());
3558
3559     EVT PtrType = Ptr.getValueType();
3560     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
3561     SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(Op),
3562                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
3563     RetVal2 = DAG.getLoad(MVT::i32, SDLoc(Op),
3564                           Ld->getChain(), NewPtr,
3565                           Ld->getPointerInfo().getWithOffset(4),
3566                           Ld->isVolatile(), Ld->isNonTemporal(),
3567                           Ld->isInvariant(), NewAlign);
3568     return;
3569   }
3570
3571   llvm_unreachable("Unknown VFP cmp argument!");
3572 }
3573
3574 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
3575 /// f32 and even f64 comparisons to integer ones.
3576 SDValue
3577 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
3578   SDValue Chain = Op.getOperand(0);
3579   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3580   SDValue LHS = Op.getOperand(2);
3581   SDValue RHS = Op.getOperand(3);
3582   SDValue Dest = Op.getOperand(4);
3583   SDLoc dl(Op);
3584
3585   bool LHSSeenZero = false;
3586   bool LHSOk = canChangeToInt(LHS, LHSSeenZero, Subtarget);
3587   bool RHSSeenZero = false;
3588   bool RHSOk = canChangeToInt(RHS, RHSSeenZero, Subtarget);
3589   if (LHSOk && RHSOk && (LHSSeenZero || RHSSeenZero)) {
3590     // If unsafe fp math optimization is enabled and there are no other uses of
3591     // the CMP operands, and the condition code is EQ or NE, we can optimize it
3592     // to an integer comparison.
3593     if (CC == ISD::SETOEQ)
3594       CC = ISD::SETEQ;
3595     else if (CC == ISD::SETUNE)
3596       CC = ISD::SETNE;
3597
3598     SDValue Mask = DAG.getConstant(0x7fffffff, MVT::i32);
3599     SDValue ARMcc;
3600     if (LHS.getValueType() == MVT::f32) {
3601       LHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3602                         bitcastf32Toi32(LHS, DAG), Mask);
3603       RHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3604                         bitcastf32Toi32(RHS, DAG), Mask);
3605       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3606       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3607       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3608                          Chain, Dest, ARMcc, CCR, Cmp);
3609     }
3610
3611     SDValue LHS1, LHS2;
3612     SDValue RHS1, RHS2;
3613     expandf64Toi32(LHS, DAG, LHS1, LHS2);
3614     expandf64Toi32(RHS, DAG, RHS1, RHS2);
3615     LHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, LHS2, Mask);
3616     RHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, RHS2, Mask);
3617     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3618     ARMcc = DAG.getConstant(CondCode, MVT::i32);
3619     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3620     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
3621     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops);
3622   }
3623
3624   return SDValue();
3625 }
3626
3627 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3628   SDValue Chain = Op.getOperand(0);
3629   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3630   SDValue LHS = Op.getOperand(2);
3631   SDValue RHS = Op.getOperand(3);
3632   SDValue Dest = Op.getOperand(4);
3633   SDLoc dl(Op);
3634
3635   if (LHS.getValueType() == MVT::i32) {
3636     SDValue ARMcc;
3637     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3638     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3639     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3640                        Chain, Dest, ARMcc, CCR, Cmp);
3641   }
3642
3643   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3644
3645   if (getTargetMachine().Options.UnsafeFPMath &&
3646       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
3647        CC == ISD::SETNE || CC == ISD::SETUNE)) {
3648     SDValue Result = OptimizeVFPBrcond(Op, DAG);
3649     if (Result.getNode())
3650       return Result;
3651   }
3652
3653   ARMCC::CondCodes CondCode, CondCode2;
3654   FPCCToARMCC(CC, CondCode, CondCode2);
3655
3656   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
3657   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3658   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3659   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3660   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
3661   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3662   if (CondCode2 != ARMCC::AL) {
3663     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
3664     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
3665     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3666   }
3667   return Res;
3668 }
3669
3670 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
3671   SDValue Chain = Op.getOperand(0);
3672   SDValue Table = Op.getOperand(1);
3673   SDValue Index = Op.getOperand(2);
3674   SDLoc dl(Op);
3675
3676   EVT PTy = getPointerTy();
3677   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
3678   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
3679   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
3680   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
3681   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
3682   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
3683   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
3684   if (Subtarget->isThumb2()) {
3685     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
3686     // which does another jump to the destination. This also makes it easier
3687     // to translate it to TBB / TBH later.
3688     // FIXME: This might not work if the function is extremely large.
3689     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
3690                        Addr, Op.getOperand(2), JTI, UId);
3691   }
3692   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
3693     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
3694                        MachinePointerInfo::getJumpTable(),
3695                        false, false, false, 0);
3696     Chain = Addr.getValue(1);
3697     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
3698     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3699   } else {
3700     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
3701                        MachinePointerInfo::getJumpTable(),
3702                        false, false, false, 0);
3703     Chain = Addr.getValue(1);
3704     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
3705   }
3706 }
3707
3708 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3709   EVT VT = Op.getValueType();
3710   SDLoc dl(Op);
3711
3712   if (Op.getValueType().getVectorElementType() == MVT::i32) {
3713     if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::f32)
3714       return Op;
3715     return DAG.UnrollVectorOp(Op.getNode());
3716   }
3717
3718   assert(Op.getOperand(0).getValueType() == MVT::v4f32 &&
3719          "Invalid type for custom lowering!");
3720   if (VT != MVT::v4i16)
3721     return DAG.UnrollVectorOp(Op.getNode());
3722
3723   Op = DAG.getNode(Op.getOpcode(), dl, MVT::v4i32, Op.getOperand(0));
3724   return DAG.getNode(ISD::TRUNCATE, dl, VT, Op);
3725 }
3726
3727 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3728   EVT VT = Op.getValueType();
3729   if (VT.isVector())
3730     return LowerVectorFP_TO_INT(Op, DAG);
3731
3732   SDLoc dl(Op);
3733   unsigned Opc;
3734
3735   switch (Op.getOpcode()) {
3736   default: llvm_unreachable("Invalid opcode!");
3737   case ISD::FP_TO_SINT:
3738     Opc = ARMISD::FTOSI;
3739     break;
3740   case ISD::FP_TO_UINT:
3741     Opc = ARMISD::FTOUI;
3742     break;
3743   }
3744   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
3745   return DAG.getNode(ISD::BITCAST, dl, MVT::i32, Op);
3746 }
3747
3748 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3749   EVT VT = Op.getValueType();
3750   SDLoc dl(Op);
3751
3752   if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::i32) {
3753     if (VT.getVectorElementType() == MVT::f32)
3754       return Op;
3755     return DAG.UnrollVectorOp(Op.getNode());
3756   }
3757
3758   assert(Op.getOperand(0).getValueType() == MVT::v4i16 &&
3759          "Invalid type for custom lowering!");
3760   if (VT != MVT::v4f32)
3761     return DAG.UnrollVectorOp(Op.getNode());
3762
3763   unsigned CastOpc;
3764   unsigned Opc;
3765   switch (Op.getOpcode()) {
3766   default: llvm_unreachable("Invalid opcode!");
3767   case ISD::SINT_TO_FP:
3768     CastOpc = ISD::SIGN_EXTEND;
3769     Opc = ISD::SINT_TO_FP;
3770     break;
3771   case ISD::UINT_TO_FP:
3772     CastOpc = ISD::ZERO_EXTEND;
3773     Opc = ISD::UINT_TO_FP;
3774     break;
3775   }
3776
3777   Op = DAG.getNode(CastOpc, dl, MVT::v4i32, Op.getOperand(0));
3778   return DAG.getNode(Opc, dl, VT, Op);
3779 }
3780
3781 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3782   EVT VT = Op.getValueType();
3783   if (VT.isVector())
3784     return LowerVectorINT_TO_FP(Op, DAG);
3785
3786   SDLoc dl(Op);
3787   unsigned Opc;
3788
3789   switch (Op.getOpcode()) {
3790   default: llvm_unreachable("Invalid opcode!");
3791   case ISD::SINT_TO_FP:
3792     Opc = ARMISD::SITOF;
3793     break;
3794   case ISD::UINT_TO_FP:
3795     Opc = ARMISD::UITOF;
3796     break;
3797   }
3798
3799   Op = DAG.getNode(ISD::BITCAST, dl, MVT::f32, Op.getOperand(0));
3800   return DAG.getNode(Opc, dl, VT, Op);
3801 }
3802
3803 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
3804   // Implement fcopysign with a fabs and a conditional fneg.
3805   SDValue Tmp0 = Op.getOperand(0);
3806   SDValue Tmp1 = Op.getOperand(1);
3807   SDLoc dl(Op);
3808   EVT VT = Op.getValueType();
3809   EVT SrcVT = Tmp1.getValueType();
3810   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
3811     Tmp0.getOpcode() == ARMISD::VMOVDRR;
3812   bool UseNEON = !InGPR && Subtarget->hasNEON();
3813
3814   if (UseNEON) {
3815     // Use VBSL to copy the sign bit.
3816     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
3817     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
3818                                DAG.getTargetConstant(EncodedVal, MVT::i32));
3819     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
3820     if (VT == MVT::f64)
3821       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3822                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
3823                          DAG.getConstant(32, MVT::i32));
3824     else /*if (VT == MVT::f32)*/
3825       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
3826     if (SrcVT == MVT::f32) {
3827       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
3828       if (VT == MVT::f64)
3829         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3830                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
3831                            DAG.getConstant(32, MVT::i32));
3832     } else if (VT == MVT::f32)
3833       Tmp1 = DAG.getNode(ARMISD::VSHRu, dl, MVT::v1i64,
3834                          DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, Tmp1),
3835                          DAG.getConstant(32, MVT::i32));
3836     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
3837     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
3838
3839     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
3840                                             MVT::i32);
3841     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
3842     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
3843                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
3844
3845     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
3846                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
3847                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
3848     if (VT == MVT::f32) {
3849       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
3850       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
3851                         DAG.getConstant(0, MVT::i32));
3852     } else {
3853       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
3854     }
3855
3856     return Res;
3857   }
3858
3859   // Bitcast operand 1 to i32.
3860   if (SrcVT == MVT::f64)
3861     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3862                        Tmp1).getValue(1);
3863   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
3864
3865   // Or in the signbit with integer operations.
3866   SDValue Mask1 = DAG.getConstant(0x80000000, MVT::i32);
3867   SDValue Mask2 = DAG.getConstant(0x7fffffff, MVT::i32);
3868   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
3869   if (VT == MVT::f32) {
3870     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
3871                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
3872     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
3873                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
3874   }
3875
3876   // f64: Or the high part with signbit and then combine two parts.
3877   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
3878                      Tmp0);
3879   SDValue Lo = Tmp0.getValue(0);
3880   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
3881   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
3882   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
3883 }
3884
3885 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
3886   MachineFunction &MF = DAG.getMachineFunction();
3887   MachineFrameInfo *MFI = MF.getFrameInfo();
3888   MFI->setReturnAddressIsTaken(true);
3889
3890   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
3891     return SDValue();
3892
3893   EVT VT = Op.getValueType();
3894   SDLoc dl(Op);
3895   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3896   if (Depth) {
3897     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
3898     SDValue Offset = DAG.getConstant(4, MVT::i32);
3899     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
3900                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
3901                        MachinePointerInfo(), false, false, false, 0);
3902   }
3903
3904   // Return LR, which contains the return address. Mark it an implicit live-in.
3905   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
3906   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
3907 }
3908
3909 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
3910   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3911   MFI->setFrameAddressIsTaken(true);
3912
3913   EVT VT = Op.getValueType();
3914   SDLoc dl(Op);  // FIXME probably not meaningful
3915   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
3916   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetMachO())
3917     ? ARM::R7 : ARM::R11;
3918   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
3919   while (Depth--)
3920     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
3921                             MachinePointerInfo(),
3922                             false, false, false, 0);
3923   return FrameAddr;
3924 }
3925
3926 // FIXME? Maybe this could be a TableGen attribute on some registers and
3927 // this table could be generated automatically from RegInfo.
3928 unsigned ARMTargetLowering::getRegisterByName(const char* RegName,
3929                                               EVT VT) const {
3930   unsigned Reg = StringSwitch<unsigned>(RegName)
3931                        .Case("sp", ARM::SP)
3932                        .Default(0);
3933   if (Reg)
3934     return Reg;
3935   report_fatal_error("Invalid register name global variable");
3936 }
3937
3938 /// ExpandBITCAST - If the target supports VFP, this function is called to
3939 /// expand a bit convert where either the source or destination type is i64 to
3940 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
3941 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
3942 /// vectors), since the legalizer won't know what to do with that.
3943 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
3944   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3945   SDLoc dl(N);
3946   SDValue Op = N->getOperand(0);
3947
3948   // This function is only supposed to be called for i64 types, either as the
3949   // source or destination of the bit convert.
3950   EVT SrcVT = Op.getValueType();
3951   EVT DstVT = N->getValueType(0);
3952   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
3953          "ExpandBITCAST called for non-i64 type");
3954
3955   // Turn i64->f64 into VMOVDRR.
3956   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
3957     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3958                              DAG.getConstant(0, MVT::i32));
3959     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
3960                              DAG.getConstant(1, MVT::i32));
3961     return DAG.getNode(ISD::BITCAST, dl, DstVT,
3962                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
3963   }
3964
3965   // Turn f64->i64 into VMOVRRD.
3966   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
3967     SDValue Cvt;
3968     if (TLI.isBigEndian() && SrcVT.isVector())
3969       Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
3970                         DAG.getVTList(MVT::i32, MVT::i32),
3971                         DAG.getNode(ARMISD::VREV64, dl, SrcVT, Op));
3972     else
3973       Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
3974                         DAG.getVTList(MVT::i32, MVT::i32), Op);
3975     // Merge the pieces into a single i64 value.
3976     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
3977   }
3978
3979   return SDValue();
3980 }
3981
3982 /// getZeroVector - Returns a vector of specified type with all zero elements.
3983 /// Zero vectors are used to represent vector negation and in those cases
3984 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
3985 /// not support i64 elements, so sometimes the zero vectors will need to be
3986 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
3987 /// zero vector.
3988 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, SDLoc dl) {
3989   assert(VT.isVector() && "Expected a vector type");
3990   // The canonical modified immediate encoding of a zero vector is....0!
3991   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
3992   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
3993   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
3994   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
3995 }
3996
3997 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
3998 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
3999 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
4000                                                 SelectionDAG &DAG) const {
4001   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4002   EVT VT = Op.getValueType();
4003   unsigned VTBits = VT.getSizeInBits();
4004   SDLoc dl(Op);
4005   SDValue ShOpLo = Op.getOperand(0);
4006   SDValue ShOpHi = Op.getOperand(1);
4007   SDValue ShAmt  = Op.getOperand(2);
4008   SDValue ARMcc;
4009   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4010
4011   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4012
4013   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4014                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
4015   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4016   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4017                                    DAG.getConstant(VTBits, MVT::i32));
4018   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4019   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4020   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4021
4022   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4023   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
4024                           ARMcc, DAG, dl);
4025   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4026   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
4027                            CCR, Cmp);
4028
4029   SDValue Ops[2] = { Lo, Hi };
4030   return DAG.getMergeValues(Ops, dl);
4031 }
4032
4033 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4034 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
4035 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
4036                                                SelectionDAG &DAG) const {
4037   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4038   EVT VT = Op.getValueType();
4039   unsigned VTBits = VT.getSizeInBits();
4040   SDLoc dl(Op);
4041   SDValue ShOpLo = Op.getOperand(0);
4042   SDValue ShOpHi = Op.getOperand(1);
4043   SDValue ShAmt  = Op.getOperand(2);
4044   SDValue ARMcc;
4045
4046   assert(Op.getOpcode() == ISD::SHL_PARTS);
4047   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4048                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
4049   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4050   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4051                                    DAG.getConstant(VTBits, MVT::i32));
4052   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4053   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4054
4055   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4056   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4057   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
4058                           ARMcc, DAG, dl);
4059   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4060   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
4061                            CCR, Cmp);
4062
4063   SDValue Ops[2] = { Lo, Hi };
4064   return DAG.getMergeValues(Ops, dl);
4065 }
4066
4067 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4068                                             SelectionDAG &DAG) const {
4069   // The rounding mode is in bits 23:22 of the FPSCR.
4070   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
4071   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
4072   // so that the shift + and get folded into a bitfield extract.
4073   SDLoc dl(Op);
4074   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
4075                               DAG.getConstant(Intrinsic::arm_get_fpscr,
4076                                               MVT::i32));
4077   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
4078                                   DAG.getConstant(1U << 22, MVT::i32));
4079   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
4080                               DAG.getConstant(22, MVT::i32));
4081   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
4082                      DAG.getConstant(3, MVT::i32));
4083 }
4084
4085 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
4086                          const ARMSubtarget *ST) {
4087   EVT VT = N->getValueType(0);
4088   SDLoc dl(N);
4089
4090   if (!ST->hasV6T2Ops())
4091     return SDValue();
4092
4093   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
4094   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
4095 }
4096
4097 /// getCTPOP16BitCounts - Returns a v8i8/v16i8 vector containing the bit-count
4098 /// for each 16-bit element from operand, repeated.  The basic idea is to
4099 /// leverage vcnt to get the 8-bit counts, gather and add the results.
4100 ///
4101 /// Trace for v4i16:
4102 /// input    = [v0    v1    v2    v3   ] (vi 16-bit element)
4103 /// cast: N0 = [w0 w1 w2 w3 w4 w5 w6 w7] (v0 = [w0 w1], wi 8-bit element)
4104 /// vcnt: N1 = [b0 b1 b2 b3 b4 b5 b6 b7] (bi = bit-count of 8-bit element wi)
4105 /// vrev: N2 = [b1 b0 b3 b2 b5 b4 b7 b6]
4106 ///            [b0 b1 b2 b3 b4 b5 b6 b7]
4107 ///           +[b1 b0 b3 b2 b5 b4 b7 b6]
4108 /// N3=N1+N2 = [k0 k0 k1 k1 k2 k2 k3 k3] (k0 = b0+b1 = bit-count of 16-bit v0,
4109 /// vuzp:    = [k0 k1 k2 k3 k0 k1 k2 k3]  each ki is 8-bits)
4110 static SDValue getCTPOP16BitCounts(SDNode *N, SelectionDAG &DAG) {
4111   EVT VT = N->getValueType(0);
4112   SDLoc DL(N);
4113
4114   EVT VT8Bit = VT.is64BitVector() ? MVT::v8i8 : MVT::v16i8;
4115   SDValue N0 = DAG.getNode(ISD::BITCAST, DL, VT8Bit, N->getOperand(0));
4116   SDValue N1 = DAG.getNode(ISD::CTPOP, DL, VT8Bit, N0);
4117   SDValue N2 = DAG.getNode(ARMISD::VREV16, DL, VT8Bit, N1);
4118   SDValue N3 = DAG.getNode(ISD::ADD, DL, VT8Bit, N1, N2);
4119   return DAG.getNode(ARMISD::VUZP, DL, VT8Bit, N3, N3);
4120 }
4121
4122 /// lowerCTPOP16BitElements - Returns a v4i16/v8i16 vector containing the
4123 /// bit-count for each 16-bit element from the operand.  We need slightly
4124 /// different sequencing for v4i16 and v8i16 to stay within NEON's available
4125 /// 64/128-bit registers.
4126 ///
4127 /// Trace for v4i16:
4128 /// input           = [v0    v1    v2    v3    ] (vi 16-bit element)
4129 /// v8i8: BitCounts = [k0 k1 k2 k3 k0 k1 k2 k3 ] (ki is the bit-count of vi)
4130 /// v8i16:Extended  = [k0    k1    k2    k3    k0    k1    k2    k3    ]
4131 /// v4i16:Extracted = [k0    k1    k2    k3    ]
4132 static SDValue lowerCTPOP16BitElements(SDNode *N, SelectionDAG &DAG) {
4133   EVT VT = N->getValueType(0);
4134   SDLoc DL(N);
4135
4136   SDValue BitCounts = getCTPOP16BitCounts(N, DAG);
4137   if (VT.is64BitVector()) {
4138     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, BitCounts);
4139     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, Extended,
4140                        DAG.getIntPtrConstant(0));
4141   } else {
4142     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v8i8,
4143                                     BitCounts, DAG.getIntPtrConstant(0));
4144     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, Extracted);
4145   }
4146 }
4147
4148 /// lowerCTPOP32BitElements - Returns a v2i32/v4i32 vector containing the
4149 /// bit-count for each 32-bit element from the operand.  The idea here is
4150 /// to split the vector into 16-bit elements, leverage the 16-bit count
4151 /// routine, and then combine the results.
4152 ///
4153 /// Trace for v2i32 (v4i32 similar with Extracted/Extended exchanged):
4154 /// input    = [v0    v1    ] (vi: 32-bit elements)
4155 /// Bitcast  = [w0 w1 w2 w3 ] (wi: 16-bit elements, v0 = [w0 w1])
4156 /// Counts16 = [k0 k1 k2 k3 ] (ki: 16-bit elements, bit-count of wi)
4157 /// vrev: N0 = [k1 k0 k3 k2 ]
4158 ///            [k0 k1 k2 k3 ]
4159 ///       N1 =+[k1 k0 k3 k2 ]
4160 ///            [k0 k2 k1 k3 ]
4161 ///       N2 =+[k1 k3 k0 k2 ]
4162 ///            [k0    k2    k1    k3    ]
4163 /// Extended =+[k1    k3    k0    k2    ]
4164 ///            [k0    k2    ]
4165 /// Extracted=+[k1    k3    ]
4166 ///
4167 static SDValue lowerCTPOP32BitElements(SDNode *N, SelectionDAG &DAG) {
4168   EVT VT = N->getValueType(0);
4169   SDLoc DL(N);
4170
4171   EVT VT16Bit = VT.is64BitVector() ? MVT::v4i16 : MVT::v8i16;
4172
4173   SDValue Bitcast = DAG.getNode(ISD::BITCAST, DL, VT16Bit, N->getOperand(0));
4174   SDValue Counts16 = lowerCTPOP16BitElements(Bitcast.getNode(), DAG);
4175   SDValue N0 = DAG.getNode(ARMISD::VREV32, DL, VT16Bit, Counts16);
4176   SDValue N1 = DAG.getNode(ISD::ADD, DL, VT16Bit, Counts16, N0);
4177   SDValue N2 = DAG.getNode(ARMISD::VUZP, DL, VT16Bit, N1, N1);
4178
4179   if (VT.is64BitVector()) {
4180     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, N2);
4181     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i32, Extended,
4182                        DAG.getIntPtrConstant(0));
4183   } else {
4184     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, N2,
4185                                     DAG.getIntPtrConstant(0));
4186     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, Extracted);
4187   }
4188 }
4189
4190 static SDValue LowerCTPOP(SDNode *N, SelectionDAG &DAG,
4191                           const ARMSubtarget *ST) {
4192   EVT VT = N->getValueType(0);
4193
4194   assert(ST->hasNEON() && "Custom ctpop lowering requires NEON.");
4195   assert((VT == MVT::v2i32 || VT == MVT::v4i32 ||
4196           VT == MVT::v4i16 || VT == MVT::v8i16) &&
4197          "Unexpected type for custom ctpop lowering");
4198
4199   if (VT.getVectorElementType() == MVT::i32)
4200     return lowerCTPOP32BitElements(N, DAG);
4201   else
4202     return lowerCTPOP16BitElements(N, DAG);
4203 }
4204
4205 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
4206                           const ARMSubtarget *ST) {
4207   EVT VT = N->getValueType(0);
4208   SDLoc dl(N);
4209
4210   if (!VT.isVector())
4211     return SDValue();
4212
4213   // Lower vector shifts on NEON to use VSHL.
4214   assert(ST->hasNEON() && "unexpected vector shift");
4215
4216   // Left shifts translate directly to the vshiftu intrinsic.
4217   if (N->getOpcode() == ISD::SHL)
4218     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4219                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
4220                        N->getOperand(0), N->getOperand(1));
4221
4222   assert((N->getOpcode() == ISD::SRA ||
4223           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
4224
4225   // NEON uses the same intrinsics for both left and right shifts.  For
4226   // right shifts, the shift amounts are negative, so negate the vector of
4227   // shift amounts.
4228   EVT ShiftVT = N->getOperand(1).getValueType();
4229   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
4230                                      getZeroVector(ShiftVT, DAG, dl),
4231                                      N->getOperand(1));
4232   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
4233                              Intrinsic::arm_neon_vshifts :
4234                              Intrinsic::arm_neon_vshiftu);
4235   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4236                      DAG.getConstant(vshiftInt, MVT::i32),
4237                      N->getOperand(0), NegatedCount);
4238 }
4239
4240 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
4241                                 const ARMSubtarget *ST) {
4242   EVT VT = N->getValueType(0);
4243   SDLoc dl(N);
4244
4245   // We can get here for a node like i32 = ISD::SHL i32, i64
4246   if (VT != MVT::i64)
4247     return SDValue();
4248
4249   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
4250          "Unknown shift to lower!");
4251
4252   // We only lower SRA, SRL of 1 here, all others use generic lowering.
4253   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
4254       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
4255     return SDValue();
4256
4257   // If we are in thumb mode, we don't have RRX.
4258   if (ST->isThumb1Only()) return SDValue();
4259
4260   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
4261   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4262                            DAG.getConstant(0, MVT::i32));
4263   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4264                            DAG.getConstant(1, MVT::i32));
4265
4266   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
4267   // captures the result into a carry flag.
4268   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
4269   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), Hi);
4270
4271   // The low part is an ARMISD::RRX operand, which shifts the carry in.
4272   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
4273
4274   // Merge the pieces into a single i64 value.
4275  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
4276 }
4277
4278 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
4279   SDValue TmpOp0, TmpOp1;
4280   bool Invert = false;
4281   bool Swap = false;
4282   unsigned Opc = 0;
4283
4284   SDValue Op0 = Op.getOperand(0);
4285   SDValue Op1 = Op.getOperand(1);
4286   SDValue CC = Op.getOperand(2);
4287   EVT VT = Op.getValueType();
4288   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4289   SDLoc dl(Op);
4290
4291   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
4292     switch (SetCCOpcode) {
4293     default: llvm_unreachable("Illegal FP comparison");
4294     case ISD::SETUNE:
4295     case ISD::SETNE:  Invert = true; // Fallthrough
4296     case ISD::SETOEQ:
4297     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4298     case ISD::SETOLT:
4299     case ISD::SETLT: Swap = true; // Fallthrough
4300     case ISD::SETOGT:
4301     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4302     case ISD::SETOLE:
4303     case ISD::SETLE:  Swap = true; // Fallthrough
4304     case ISD::SETOGE:
4305     case ISD::SETGE: Opc = ARMISD::VCGE; break;
4306     case ISD::SETUGE: Swap = true; // Fallthrough
4307     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
4308     case ISD::SETUGT: Swap = true; // Fallthrough
4309     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
4310     case ISD::SETUEQ: Invert = true; // Fallthrough
4311     case ISD::SETONE:
4312       // Expand this to (OLT | OGT).
4313       TmpOp0 = Op0;
4314       TmpOp1 = Op1;
4315       Opc = ISD::OR;
4316       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
4317       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
4318       break;
4319     case ISD::SETUO: Invert = true; // Fallthrough
4320     case ISD::SETO:
4321       // Expand this to (OLT | OGE).
4322       TmpOp0 = Op0;
4323       TmpOp1 = Op1;
4324       Opc = ISD::OR;
4325       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
4326       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
4327       break;
4328     }
4329   } else {
4330     // Integer comparisons.
4331     switch (SetCCOpcode) {
4332     default: llvm_unreachable("Illegal integer comparison");
4333     case ISD::SETNE:  Invert = true;
4334     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4335     case ISD::SETLT:  Swap = true;
4336     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4337     case ISD::SETLE:  Swap = true;
4338     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
4339     case ISD::SETULT: Swap = true;
4340     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
4341     case ISD::SETULE: Swap = true;
4342     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
4343     }
4344
4345     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
4346     if (Opc == ARMISD::VCEQ) {
4347
4348       SDValue AndOp;
4349       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4350         AndOp = Op0;
4351       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
4352         AndOp = Op1;
4353
4354       // Ignore bitconvert.
4355       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
4356         AndOp = AndOp.getOperand(0);
4357
4358       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
4359         Opc = ARMISD::VTST;
4360         Op0 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(0));
4361         Op1 = DAG.getNode(ISD::BITCAST, dl, VT, AndOp.getOperand(1));
4362         Invert = !Invert;
4363       }
4364     }
4365   }
4366
4367   if (Swap)
4368     std::swap(Op0, Op1);
4369
4370   // If one of the operands is a constant vector zero, attempt to fold the
4371   // comparison to a specialized compare-against-zero form.
4372   SDValue SingleOp;
4373   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4374     SingleOp = Op0;
4375   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
4376     if (Opc == ARMISD::VCGE)
4377       Opc = ARMISD::VCLEZ;
4378     else if (Opc == ARMISD::VCGT)
4379       Opc = ARMISD::VCLTZ;
4380     SingleOp = Op1;
4381   }
4382
4383   SDValue Result;
4384   if (SingleOp.getNode()) {
4385     switch (Opc) {
4386     case ARMISD::VCEQ:
4387       Result = DAG.getNode(ARMISD::VCEQZ, dl, VT, SingleOp); break;
4388     case ARMISD::VCGE:
4389       Result = DAG.getNode(ARMISD::VCGEZ, dl, VT, SingleOp); break;
4390     case ARMISD::VCLEZ:
4391       Result = DAG.getNode(ARMISD::VCLEZ, dl, VT, SingleOp); break;
4392     case ARMISD::VCGT:
4393       Result = DAG.getNode(ARMISD::VCGTZ, dl, VT, SingleOp); break;
4394     case ARMISD::VCLTZ:
4395       Result = DAG.getNode(ARMISD::VCLTZ, dl, VT, SingleOp); break;
4396     default:
4397       Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
4398     }
4399   } else {
4400      Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
4401   }
4402
4403   if (Invert)
4404     Result = DAG.getNOT(dl, Result, VT);
4405
4406   return Result;
4407 }
4408
4409 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
4410 /// valid vector constant for a NEON instruction with a "modified immediate"
4411 /// operand (e.g., VMOV).  If so, return the encoded value.
4412 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
4413                                  unsigned SplatBitSize, SelectionDAG &DAG,
4414                                  EVT &VT, bool is128Bits, NEONModImmType type) {
4415   unsigned OpCmode, Imm;
4416
4417   // SplatBitSize is set to the smallest size that splats the vector, so a
4418   // zero vector will always have SplatBitSize == 8.  However, NEON modified
4419   // immediate instructions others than VMOV do not support the 8-bit encoding
4420   // of a zero vector, and the default encoding of zero is supposed to be the
4421   // 32-bit version.
4422   if (SplatBits == 0)
4423     SplatBitSize = 32;
4424
4425   switch (SplatBitSize) {
4426   case 8:
4427     if (type != VMOVModImm)
4428       return SDValue();
4429     // Any 1-byte value is OK.  Op=0, Cmode=1110.
4430     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
4431     OpCmode = 0xe;
4432     Imm = SplatBits;
4433     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
4434     break;
4435
4436   case 16:
4437     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
4438     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
4439     if ((SplatBits & ~0xff) == 0) {
4440       // Value = 0x00nn: Op=x, Cmode=100x.
4441       OpCmode = 0x8;
4442       Imm = SplatBits;
4443       break;
4444     }
4445     if ((SplatBits & ~0xff00) == 0) {
4446       // Value = 0xnn00: Op=x, Cmode=101x.
4447       OpCmode = 0xa;
4448       Imm = SplatBits >> 8;
4449       break;
4450     }
4451     return SDValue();
4452
4453   case 32:
4454     // NEON's 32-bit VMOV supports splat values where:
4455     // * only one byte is nonzero, or
4456     // * the least significant byte is 0xff and the second byte is nonzero, or
4457     // * the least significant 2 bytes are 0xff and the third is nonzero.
4458     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
4459     if ((SplatBits & ~0xff) == 0) {
4460       // Value = 0x000000nn: Op=x, Cmode=000x.
4461       OpCmode = 0;
4462       Imm = SplatBits;
4463       break;
4464     }
4465     if ((SplatBits & ~0xff00) == 0) {
4466       // Value = 0x0000nn00: Op=x, Cmode=001x.
4467       OpCmode = 0x2;
4468       Imm = SplatBits >> 8;
4469       break;
4470     }
4471     if ((SplatBits & ~0xff0000) == 0) {
4472       // Value = 0x00nn0000: Op=x, Cmode=010x.
4473       OpCmode = 0x4;
4474       Imm = SplatBits >> 16;
4475       break;
4476     }
4477     if ((SplatBits & ~0xff000000) == 0) {
4478       // Value = 0xnn000000: Op=x, Cmode=011x.
4479       OpCmode = 0x6;
4480       Imm = SplatBits >> 24;
4481       break;
4482     }
4483
4484     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
4485     if (type == OtherModImm) return SDValue();
4486
4487     if ((SplatBits & ~0xffff) == 0 &&
4488         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
4489       // Value = 0x0000nnff: Op=x, Cmode=1100.
4490       OpCmode = 0xc;
4491       Imm = SplatBits >> 8;
4492       break;
4493     }
4494
4495     if ((SplatBits & ~0xffffff) == 0 &&
4496         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
4497       // Value = 0x00nnffff: Op=x, Cmode=1101.
4498       OpCmode = 0xd;
4499       Imm = SplatBits >> 16;
4500       break;
4501     }
4502
4503     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
4504     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
4505     // VMOV.I32.  A (very) minor optimization would be to replicate the value
4506     // and fall through here to test for a valid 64-bit splat.  But, then the
4507     // caller would also need to check and handle the change in size.
4508     return SDValue();
4509
4510   case 64: {
4511     if (type != VMOVModImm)
4512       return SDValue();
4513     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
4514     uint64_t BitMask = 0xff;
4515     uint64_t Val = 0;
4516     unsigned ImmMask = 1;
4517     Imm = 0;
4518     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
4519       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
4520         Val |= BitMask;
4521         Imm |= ImmMask;
4522       } else if ((SplatBits & BitMask) != 0) {
4523         return SDValue();
4524       }
4525       BitMask <<= 8;
4526       ImmMask <<= 1;
4527     }
4528     // Op=1, Cmode=1110.
4529     OpCmode = 0x1e;
4530     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
4531     break;
4532   }
4533
4534   default:
4535     llvm_unreachable("unexpected size for isNEONModifiedImm");
4536   }
4537
4538   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
4539   return DAG.getTargetConstant(EncodedVal, MVT::i32);
4540 }
4541
4542 SDValue ARMTargetLowering::LowerConstantFP(SDValue Op, SelectionDAG &DAG,
4543                                            const ARMSubtarget *ST) const {
4544   if (!ST->hasVFP3())
4545     return SDValue();
4546
4547   bool IsDouble = Op.getValueType() == MVT::f64;
4548   ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Op);
4549
4550   // Try splatting with a VMOV.f32...
4551   APFloat FPVal = CFP->getValueAPF();
4552   int ImmVal = IsDouble ? ARM_AM::getFP64Imm(FPVal) : ARM_AM::getFP32Imm(FPVal);
4553
4554   if (ImmVal != -1) {
4555     if (IsDouble || !ST->useNEONForSinglePrecisionFP()) {
4556       // We have code in place to select a valid ConstantFP already, no need to
4557       // do any mangling.
4558       return Op;
4559     }
4560
4561     // It's a float and we are trying to use NEON operations where
4562     // possible. Lower it to a splat followed by an extract.
4563     SDLoc DL(Op);
4564     SDValue NewVal = DAG.getTargetConstant(ImmVal, MVT::i32);
4565     SDValue VecConstant = DAG.getNode(ARMISD::VMOVFPIMM, DL, MVT::v2f32,
4566                                       NewVal);
4567     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecConstant,
4568                        DAG.getConstant(0, MVT::i32));
4569   }
4570
4571   // The rest of our options are NEON only, make sure that's allowed before
4572   // proceeding..
4573   if (!ST->hasNEON() || (!IsDouble && !ST->useNEONForSinglePrecisionFP()))
4574     return SDValue();
4575
4576   EVT VMovVT;
4577   uint64_t iVal = FPVal.bitcastToAPInt().getZExtValue();
4578
4579   // It wouldn't really be worth bothering for doubles except for one very
4580   // important value, which does happen to match: 0.0. So make sure we don't do
4581   // anything stupid.
4582   if (IsDouble && (iVal & 0xffffffff) != (iVal >> 32))
4583     return SDValue();
4584
4585   // Try a VMOV.i32 (FIXME: i8, i16, or i64 could work too).
4586   SDValue NewVal = isNEONModifiedImm(iVal & 0xffffffffU, 0, 32, DAG, VMovVT,
4587                                      false, VMOVModImm);
4588   if (NewVal != SDValue()) {
4589     SDLoc DL(Op);
4590     SDValue VecConstant = DAG.getNode(ARMISD::VMOVIMM, DL, VMovVT,
4591                                       NewVal);
4592     if (IsDouble)
4593       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4594
4595     // It's a float: cast and extract a vector element.
4596     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4597                                        VecConstant);
4598     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4599                        DAG.getConstant(0, MVT::i32));
4600   }
4601
4602   // Finally, try a VMVN.i32
4603   NewVal = isNEONModifiedImm(~iVal & 0xffffffffU, 0, 32, DAG, VMovVT,
4604                              false, VMVNModImm);
4605   if (NewVal != SDValue()) {
4606     SDLoc DL(Op);
4607     SDValue VecConstant = DAG.getNode(ARMISD::VMVNIMM, DL, VMovVT, NewVal);
4608
4609     if (IsDouble)
4610       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4611
4612     // It's a float: cast and extract a vector element.
4613     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4614                                        VecConstant);
4615     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4616                        DAG.getConstant(0, MVT::i32));
4617   }
4618
4619   return SDValue();
4620 }
4621
4622 // check if an VEXT instruction can handle the shuffle mask when the
4623 // vector sources of the shuffle are the same.
4624 static bool isSingletonVEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4625   unsigned NumElts = VT.getVectorNumElements();
4626
4627   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4628   if (M[0] < 0)
4629     return false;
4630
4631   Imm = M[0];
4632
4633   // If this is a VEXT shuffle, the immediate value is the index of the first
4634   // element.  The other shuffle indices must be the successive elements after
4635   // the first one.
4636   unsigned ExpectedElt = Imm;
4637   for (unsigned i = 1; i < NumElts; ++i) {
4638     // Increment the expected index.  If it wraps around, just follow it
4639     // back to index zero and keep going.
4640     ++ExpectedElt;
4641     if (ExpectedElt == NumElts)
4642       ExpectedElt = 0;
4643
4644     if (M[i] < 0) continue; // ignore UNDEF indices
4645     if (ExpectedElt != static_cast<unsigned>(M[i]))
4646       return false;
4647   }
4648
4649   return true;
4650 }
4651
4652
4653 static bool isVEXTMask(ArrayRef<int> M, EVT VT,
4654                        bool &ReverseVEXT, unsigned &Imm) {
4655   unsigned NumElts = VT.getVectorNumElements();
4656   ReverseVEXT = false;
4657
4658   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4659   if (M[0] < 0)
4660     return false;
4661
4662   Imm = M[0];
4663
4664   // If this is a VEXT shuffle, the immediate value is the index of the first
4665   // element.  The other shuffle indices must be the successive elements after
4666   // the first one.
4667   unsigned ExpectedElt = Imm;
4668   for (unsigned i = 1; i < NumElts; ++i) {
4669     // Increment the expected index.  If it wraps around, it may still be
4670     // a VEXT but the source vectors must be swapped.
4671     ExpectedElt += 1;
4672     if (ExpectedElt == NumElts * 2) {
4673       ExpectedElt = 0;
4674       ReverseVEXT = true;
4675     }
4676
4677     if (M[i] < 0) continue; // ignore UNDEF indices
4678     if (ExpectedElt != static_cast<unsigned>(M[i]))
4679       return false;
4680   }
4681
4682   // Adjust the index value if the source operands will be swapped.
4683   if (ReverseVEXT)
4684     Imm -= NumElts;
4685
4686   return true;
4687 }
4688
4689 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
4690 /// instruction with the specified blocksize.  (The order of the elements
4691 /// within each block of the vector is reversed.)
4692 static bool isVREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4693   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
4694          "Only possible block sizes for VREV are: 16, 32, 64");
4695
4696   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4697   if (EltSz == 64)
4698     return false;
4699
4700   unsigned NumElts = VT.getVectorNumElements();
4701   unsigned BlockElts = M[0] + 1;
4702   // If the first shuffle index is UNDEF, be optimistic.
4703   if (M[0] < 0)
4704     BlockElts = BlockSize / EltSz;
4705
4706   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4707     return false;
4708
4709   for (unsigned i = 0; i < NumElts; ++i) {
4710     if (M[i] < 0) continue; // ignore UNDEF indices
4711     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
4712       return false;
4713   }
4714
4715   return true;
4716 }
4717
4718 static bool isVTBLMask(ArrayRef<int> M, EVT VT) {
4719   // We can handle <8 x i8> vector shuffles. If the index in the mask is out of
4720   // range, then 0 is placed into the resulting vector. So pretty much any mask
4721   // of 8 elements can work here.
4722   return VT == MVT::v8i8 && M.size() == 8;
4723 }
4724
4725 static bool isVTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4726   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4727   if (EltSz == 64)
4728     return false;
4729
4730   unsigned NumElts = VT.getVectorNumElements();
4731   WhichResult = (M[0] == 0 ? 0 : 1);
4732   for (unsigned i = 0; i < NumElts; i += 2) {
4733     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4734         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
4735       return false;
4736   }
4737   return true;
4738 }
4739
4740 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
4741 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4742 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4743 static bool isVTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4744   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4745   if (EltSz == 64)
4746     return false;
4747
4748   unsigned NumElts = VT.getVectorNumElements();
4749   WhichResult = (M[0] == 0 ? 0 : 1);
4750   for (unsigned i = 0; i < NumElts; i += 2) {
4751     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4752         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
4753       return false;
4754   }
4755   return true;
4756 }
4757
4758 static bool isVUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4759   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4760   if (EltSz == 64)
4761     return false;
4762
4763   unsigned NumElts = VT.getVectorNumElements();
4764   WhichResult = (M[0] == 0 ? 0 : 1);
4765   for (unsigned i = 0; i != NumElts; ++i) {
4766     if (M[i] < 0) continue; // ignore UNDEF indices
4767     if ((unsigned) M[i] != 2 * i + WhichResult)
4768       return false;
4769   }
4770
4771   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4772   if (VT.is64BitVector() && EltSz == 32)
4773     return false;
4774
4775   return true;
4776 }
4777
4778 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
4779 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4780 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4781 static bool isVUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4782   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4783   if (EltSz == 64)
4784     return false;
4785
4786   unsigned Half = VT.getVectorNumElements() / 2;
4787   WhichResult = (M[0] == 0 ? 0 : 1);
4788   for (unsigned j = 0; j != 2; ++j) {
4789     unsigned Idx = WhichResult;
4790     for (unsigned i = 0; i != Half; ++i) {
4791       int MIdx = M[i + j * Half];
4792       if (MIdx >= 0 && (unsigned) MIdx != Idx)
4793         return false;
4794       Idx += 2;
4795     }
4796   }
4797
4798   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4799   if (VT.is64BitVector() && EltSz == 32)
4800     return false;
4801
4802   return true;
4803 }
4804
4805 static bool isVZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4806   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4807   if (EltSz == 64)
4808     return false;
4809
4810   unsigned NumElts = VT.getVectorNumElements();
4811   WhichResult = (M[0] == 0 ? 0 : 1);
4812   unsigned Idx = WhichResult * NumElts / 2;
4813   for (unsigned i = 0; i != NumElts; i += 2) {
4814     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
4815         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
4816       return false;
4817     Idx += 1;
4818   }
4819
4820   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4821   if (VT.is64BitVector() && EltSz == 32)
4822     return false;
4823
4824   return true;
4825 }
4826
4827 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
4828 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4829 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4830 static bool isVZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4831   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4832   if (EltSz == 64)
4833     return false;
4834
4835   unsigned NumElts = VT.getVectorNumElements();
4836   WhichResult = (M[0] == 0 ? 0 : 1);
4837   unsigned Idx = WhichResult * NumElts / 2;
4838   for (unsigned i = 0; i != NumElts; i += 2) {
4839     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
4840         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
4841       return false;
4842     Idx += 1;
4843   }
4844
4845   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4846   if (VT.is64BitVector() && EltSz == 32)
4847     return false;
4848
4849   return true;
4850 }
4851
4852 /// \return true if this is a reverse operation on an vector.
4853 static bool isReverseMask(ArrayRef<int> M, EVT VT) {
4854   unsigned NumElts = VT.getVectorNumElements();
4855   // Make sure the mask has the right size.
4856   if (NumElts != M.size())
4857       return false;
4858
4859   // Look for <15, ..., 3, -1, 1, 0>.
4860   for (unsigned i = 0; i != NumElts; ++i)
4861     if (M[i] >= 0 && M[i] != (int) (NumElts - 1 - i))
4862       return false;
4863
4864   return true;
4865 }
4866
4867 // If N is an integer constant that can be moved into a register in one
4868 // instruction, return an SDValue of such a constant (will become a MOV
4869 // instruction).  Otherwise return null.
4870 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
4871                                      const ARMSubtarget *ST, SDLoc dl) {
4872   uint64_t Val;
4873   if (!isa<ConstantSDNode>(N))
4874     return SDValue();
4875   Val = cast<ConstantSDNode>(N)->getZExtValue();
4876
4877   if (ST->isThumb1Only()) {
4878     if (Val <= 255 || ~Val <= 255)
4879       return DAG.getConstant(Val, MVT::i32);
4880   } else {
4881     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
4882       return DAG.getConstant(Val, MVT::i32);
4883   }
4884   return SDValue();
4885 }
4886
4887 // If this is a case we can't handle, return null and let the default
4888 // expansion code take care of it.
4889 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
4890                                              const ARMSubtarget *ST) const {
4891   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
4892   SDLoc dl(Op);
4893   EVT VT = Op.getValueType();
4894
4895   APInt SplatBits, SplatUndef;
4896   unsigned SplatBitSize;
4897   bool HasAnyUndefs;
4898   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
4899     if (SplatBitSize <= 64) {
4900       // Check if an immediate VMOV works.
4901       EVT VmovVT;
4902       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
4903                                       SplatUndef.getZExtValue(), SplatBitSize,
4904                                       DAG, VmovVT, VT.is128BitVector(),
4905                                       VMOVModImm);
4906       if (Val.getNode()) {
4907         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
4908         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4909       }
4910
4911       // Try an immediate VMVN.
4912       uint64_t NegatedImm = (~SplatBits).getZExtValue();
4913       Val = isNEONModifiedImm(NegatedImm,
4914                                       SplatUndef.getZExtValue(), SplatBitSize,
4915                                       DAG, VmovVT, VT.is128BitVector(),
4916                                       VMVNModImm);
4917       if (Val.getNode()) {
4918         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
4919         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4920       }
4921
4922       // Use vmov.f32 to materialize other v2f32 and v4f32 splats.
4923       if ((VT == MVT::v2f32 || VT == MVT::v4f32) && SplatBitSize == 32) {
4924         int ImmVal = ARM_AM::getFP32Imm(SplatBits);
4925         if (ImmVal != -1) {
4926           SDValue Val = DAG.getTargetConstant(ImmVal, MVT::i32);
4927           return DAG.getNode(ARMISD::VMOVFPIMM, dl, VT, Val);
4928         }
4929       }
4930     }
4931   }
4932
4933   // Scan through the operands to see if only one value is used.
4934   //
4935   // As an optimisation, even if more than one value is used it may be more
4936   // profitable to splat with one value then change some lanes.
4937   //
4938   // Heuristically we decide to do this if the vector has a "dominant" value,
4939   // defined as splatted to more than half of the lanes.
4940   unsigned NumElts = VT.getVectorNumElements();
4941   bool isOnlyLowElement = true;
4942   bool usesOnlyOneValue = true;
4943   bool hasDominantValue = false;
4944   bool isConstant = true;
4945
4946   // Map of the number of times a particular SDValue appears in the
4947   // element list.
4948   DenseMap<SDValue, unsigned> ValueCounts;
4949   SDValue Value;
4950   for (unsigned i = 0; i < NumElts; ++i) {
4951     SDValue V = Op.getOperand(i);
4952     if (V.getOpcode() == ISD::UNDEF)
4953       continue;
4954     if (i > 0)
4955       isOnlyLowElement = false;
4956     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
4957       isConstant = false;
4958
4959     ValueCounts.insert(std::make_pair(V, 0));
4960     unsigned &Count = ValueCounts[V];
4961
4962     // Is this value dominant? (takes up more than half of the lanes)
4963     if (++Count > (NumElts / 2)) {
4964       hasDominantValue = true;
4965       Value = V;
4966     }
4967   }
4968   if (ValueCounts.size() != 1)
4969     usesOnlyOneValue = false;
4970   if (!Value.getNode() && ValueCounts.size() > 0)
4971     Value = ValueCounts.begin()->first;
4972
4973   if (ValueCounts.size() == 0)
4974     return DAG.getUNDEF(VT);
4975
4976   // Loads are better lowered with insert_vector_elt/ARMISD::BUILD_VECTOR.
4977   // Keep going if we are hitting this case.
4978   if (isOnlyLowElement && !ISD::isNormalLoad(Value.getNode()))
4979     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
4980
4981   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
4982
4983   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
4984   // i32 and try again.
4985   if (hasDominantValue && EltSize <= 32) {
4986     if (!isConstant) {
4987       SDValue N;
4988
4989       // If we are VDUPing a value that comes directly from a vector, that will
4990       // cause an unnecessary move to and from a GPR, where instead we could
4991       // just use VDUPLANE. We can only do this if the lane being extracted
4992       // is at a constant index, as the VDUP from lane instructions only have
4993       // constant-index forms.
4994       if (Value->getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
4995           isa<ConstantSDNode>(Value->getOperand(1))) {
4996         // We need to create a new undef vector to use for the VDUPLANE if the
4997         // size of the vector from which we get the value is different than the
4998         // size of the vector that we need to create. We will insert the element
4999         // such that the register coalescer will remove unnecessary copies.
5000         if (VT != Value->getOperand(0).getValueType()) {
5001           ConstantSDNode *constIndex;
5002           constIndex = dyn_cast<ConstantSDNode>(Value->getOperand(1));
5003           assert(constIndex && "The index is not a constant!");
5004           unsigned index = constIndex->getAPIntValue().getLimitedValue() %
5005                              VT.getVectorNumElements();
5006           N =  DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5007                  DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DAG.getUNDEF(VT),
5008                         Value, DAG.getConstant(index, MVT::i32)),
5009                            DAG.getConstant(index, MVT::i32));
5010         } else
5011           N = DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5012                         Value->getOperand(0), Value->getOperand(1));
5013       } else
5014         N = DAG.getNode(ARMISD::VDUP, dl, VT, Value);
5015
5016       if (!usesOnlyOneValue) {
5017         // The dominant value was splatted as 'N', but we now have to insert
5018         // all differing elements.
5019         for (unsigned I = 0; I < NumElts; ++I) {
5020           if (Op.getOperand(I) == Value)
5021             continue;
5022           SmallVector<SDValue, 3> Ops;
5023           Ops.push_back(N);
5024           Ops.push_back(Op.getOperand(I));
5025           Ops.push_back(DAG.getConstant(I, MVT::i32));
5026           N = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Ops);
5027         }
5028       }
5029       return N;
5030     }
5031     if (VT.getVectorElementType().isFloatingPoint()) {
5032       SmallVector<SDValue, 8> Ops;
5033       for (unsigned i = 0; i < NumElts; ++i)
5034         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
5035                                   Op.getOperand(i)));
5036       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
5037       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5038       Val = LowerBUILD_VECTOR(Val, DAG, ST);
5039       if (Val.getNode())
5040         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5041     }
5042     if (usesOnlyOneValue) {
5043       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
5044       if (isConstant && Val.getNode())
5045         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
5046     }
5047   }
5048
5049   // If all elements are constants and the case above didn't get hit, fall back
5050   // to the default expansion, which will generate a load from the constant
5051   // pool.
5052   if (isConstant)
5053     return SDValue();
5054
5055   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5056   if (NumElts >= 4) {
5057     SDValue shuffle = ReconstructShuffle(Op, DAG);
5058     if (shuffle != SDValue())
5059       return shuffle;
5060   }
5061
5062   // Vectors with 32- or 64-bit elements can be built by directly assigning
5063   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
5064   // will be legalized.
5065   if (EltSize >= 32) {
5066     // Do the expansion with floating-point types, since that is what the VFP
5067     // registers are defined to use, and since i64 is not legal.
5068     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5069     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5070     SmallVector<SDValue, 8> Ops;
5071     for (unsigned i = 0; i < NumElts; ++i)
5072       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
5073     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5074     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5075   }
5076
5077   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5078   // know the default expansion would otherwise fall back on something even
5079   // worse. For a vector with one or two non-undef values, that's
5080   // scalar_to_vector for the elements followed by a shuffle (provided the
5081   // shuffle is valid for the target) and materialization element by element
5082   // on the stack followed by a load for everything else.
5083   if (!isConstant && !usesOnlyOneValue) {
5084     SDValue Vec = DAG.getUNDEF(VT);
5085     for (unsigned i = 0 ; i < NumElts; ++i) {
5086       SDValue V = Op.getOperand(i);
5087       if (V.getOpcode() == ISD::UNDEF)
5088         continue;
5089       SDValue LaneIdx = DAG.getConstant(i, MVT::i32);
5090       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5091     }
5092     return Vec;
5093   }
5094
5095   return SDValue();
5096 }
5097
5098 // Gather data to see if the operation can be modelled as a
5099 // shuffle in combination with VEXTs.
5100 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
5101                                               SelectionDAG &DAG) const {
5102   SDLoc dl(Op);
5103   EVT VT = Op.getValueType();
5104   unsigned NumElts = VT.getVectorNumElements();
5105
5106   SmallVector<SDValue, 2> SourceVecs;
5107   SmallVector<unsigned, 2> MinElts;
5108   SmallVector<unsigned, 2> MaxElts;
5109
5110   for (unsigned i = 0; i < NumElts; ++i) {
5111     SDValue V = Op.getOperand(i);
5112     if (V.getOpcode() == ISD::UNDEF)
5113       continue;
5114     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
5115       // A shuffle can only come from building a vector from various
5116       // elements of other vectors.
5117       return SDValue();
5118     } else if (V.getOperand(0).getValueType().getVectorElementType() !=
5119                VT.getVectorElementType()) {
5120       // This code doesn't know how to handle shuffles where the vector
5121       // element types do not match (this happens because type legalization
5122       // promotes the return type of EXTRACT_VECTOR_ELT).
5123       // FIXME: It might be appropriate to extend this code to handle
5124       // mismatched types.
5125       return SDValue();
5126     }
5127
5128     // Record this extraction against the appropriate vector if possible...
5129     SDValue SourceVec = V.getOperand(0);
5130     // If the element number isn't a constant, we can't effectively
5131     // analyze what's going on.
5132     if (!isa<ConstantSDNode>(V.getOperand(1)))
5133       return SDValue();
5134     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
5135     bool FoundSource = false;
5136     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
5137       if (SourceVecs[j] == SourceVec) {
5138         if (MinElts[j] > EltNo)
5139           MinElts[j] = EltNo;
5140         if (MaxElts[j] < EltNo)
5141           MaxElts[j] = EltNo;
5142         FoundSource = true;
5143         break;
5144       }
5145     }
5146
5147     // Or record a new source if not...
5148     if (!FoundSource) {
5149       SourceVecs.push_back(SourceVec);
5150       MinElts.push_back(EltNo);
5151       MaxElts.push_back(EltNo);
5152     }
5153   }
5154
5155   // Currently only do something sane when at most two source vectors
5156   // involved.
5157   if (SourceVecs.size() > 2)
5158     return SDValue();
5159
5160   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
5161   int VEXTOffsets[2] = {0, 0};
5162
5163   // This loop extracts the usage patterns of the source vectors
5164   // and prepares appropriate SDValues for a shuffle if possible.
5165   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
5166     if (SourceVecs[i].getValueType() == VT) {
5167       // No VEXT necessary
5168       ShuffleSrcs[i] = SourceVecs[i];
5169       VEXTOffsets[i] = 0;
5170       continue;
5171     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
5172       // It probably isn't worth padding out a smaller vector just to
5173       // break it down again in a shuffle.
5174       return SDValue();
5175     }
5176
5177     // Since only 64-bit and 128-bit vectors are legal on ARM and
5178     // we've eliminated the other cases...
5179     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
5180            "unexpected vector sizes in ReconstructShuffle");
5181
5182     if (MaxElts[i] - MinElts[i] >= NumElts) {
5183       // Span too large for a VEXT to cope
5184       return SDValue();
5185     }
5186
5187     if (MinElts[i] >= NumElts) {
5188       // The extraction can just take the second half
5189       VEXTOffsets[i] = NumElts;
5190       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5191                                    SourceVecs[i],
5192                                    DAG.getIntPtrConstant(NumElts));
5193     } else if (MaxElts[i] < NumElts) {
5194       // The extraction can just take the first half
5195       VEXTOffsets[i] = 0;
5196       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5197                                    SourceVecs[i],
5198                                    DAG.getIntPtrConstant(0));
5199     } else {
5200       // An actual VEXT is needed
5201       VEXTOffsets[i] = MinElts[i];
5202       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5203                                      SourceVecs[i],
5204                                      DAG.getIntPtrConstant(0));
5205       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5206                                      SourceVecs[i],
5207                                      DAG.getIntPtrConstant(NumElts));
5208       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
5209                                    DAG.getConstant(VEXTOffsets[i], MVT::i32));
5210     }
5211   }
5212
5213   SmallVector<int, 8> Mask;
5214
5215   for (unsigned i = 0; i < NumElts; ++i) {
5216     SDValue Entry = Op.getOperand(i);
5217     if (Entry.getOpcode() == ISD::UNDEF) {
5218       Mask.push_back(-1);
5219       continue;
5220     }
5221
5222     SDValue ExtractVec = Entry.getOperand(0);
5223     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
5224                                           .getOperand(1))->getSExtValue();
5225     if (ExtractVec == SourceVecs[0]) {
5226       Mask.push_back(ExtractElt - VEXTOffsets[0]);
5227     } else {
5228       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
5229     }
5230   }
5231
5232   // Final check before we try to produce nonsense...
5233   if (isShuffleMaskLegal(Mask, VT))
5234     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
5235                                 &Mask[0]);
5236
5237   return SDValue();
5238 }
5239
5240 /// isShuffleMaskLegal - Targets can use this to indicate that they only
5241 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
5242 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
5243 /// are assumed to be legal.
5244 bool
5245 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5246                                       EVT VT) const {
5247   if (VT.getVectorNumElements() == 4 &&
5248       (VT.is128BitVector() || VT.is64BitVector())) {
5249     unsigned PFIndexes[4];
5250     for (unsigned i = 0; i != 4; ++i) {
5251       if (M[i] < 0)
5252         PFIndexes[i] = 8;
5253       else
5254         PFIndexes[i] = M[i];
5255     }
5256
5257     // Compute the index in the perfect shuffle table.
5258     unsigned PFTableIndex =
5259       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5260     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5261     unsigned Cost = (PFEntry >> 30);
5262
5263     if (Cost <= 4)
5264       return true;
5265   }
5266
5267   bool ReverseVEXT;
5268   unsigned Imm, WhichResult;
5269
5270   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5271   return (EltSize >= 32 ||
5272           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
5273           isVREVMask(M, VT, 64) ||
5274           isVREVMask(M, VT, 32) ||
5275           isVREVMask(M, VT, 16) ||
5276           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
5277           isVTBLMask(M, VT) ||
5278           isVTRNMask(M, VT, WhichResult) ||
5279           isVUZPMask(M, VT, WhichResult) ||
5280           isVZIPMask(M, VT, WhichResult) ||
5281           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
5282           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
5283           isVZIP_v_undef_Mask(M, VT, WhichResult) ||
5284           ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(M, VT)));
5285 }
5286
5287 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5288 /// the specified operations to build the shuffle.
5289 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5290                                       SDValue RHS, SelectionDAG &DAG,
5291                                       SDLoc dl) {
5292   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5293   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
5294   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
5295
5296   enum {
5297     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5298     OP_VREV,
5299     OP_VDUP0,
5300     OP_VDUP1,
5301     OP_VDUP2,
5302     OP_VDUP3,
5303     OP_VEXT1,
5304     OP_VEXT2,
5305     OP_VEXT3,
5306     OP_VUZPL, // VUZP, left result
5307     OP_VUZPR, // VUZP, right result
5308     OP_VZIPL, // VZIP, left result
5309     OP_VZIPR, // VZIP, right result
5310     OP_VTRNL, // VTRN, left result
5311     OP_VTRNR  // VTRN, right result
5312   };
5313
5314   if (OpNum == OP_COPY) {
5315     if (LHSID == (1*9+2)*9+3) return LHS;
5316     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
5317     return RHS;
5318   }
5319
5320   SDValue OpLHS, OpRHS;
5321   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5322   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5323   EVT VT = OpLHS.getValueType();
5324
5325   switch (OpNum) {
5326   default: llvm_unreachable("Unknown shuffle opcode!");
5327   case OP_VREV:
5328     // VREV divides the vector in half and swaps within the half.
5329     if (VT.getVectorElementType() == MVT::i32 ||
5330         VT.getVectorElementType() == MVT::f32)
5331       return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
5332     // vrev <4 x i16> -> VREV32
5333     if (VT.getVectorElementType() == MVT::i16)
5334       return DAG.getNode(ARMISD::VREV32, dl, VT, OpLHS);
5335     // vrev <4 x i8> -> VREV16
5336     assert(VT.getVectorElementType() == MVT::i8);
5337     return DAG.getNode(ARMISD::VREV16, dl, VT, OpLHS);
5338   case OP_VDUP0:
5339   case OP_VDUP1:
5340   case OP_VDUP2:
5341   case OP_VDUP3:
5342     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5343                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
5344   case OP_VEXT1:
5345   case OP_VEXT2:
5346   case OP_VEXT3:
5347     return DAG.getNode(ARMISD::VEXT, dl, VT,
5348                        OpLHS, OpRHS,
5349                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
5350   case OP_VUZPL:
5351   case OP_VUZPR:
5352     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5353                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
5354   case OP_VZIPL:
5355   case OP_VZIPR:
5356     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5357                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
5358   case OP_VTRNL:
5359   case OP_VTRNR:
5360     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5361                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
5362   }
5363 }
5364
5365 static SDValue LowerVECTOR_SHUFFLEv8i8(SDValue Op,
5366                                        ArrayRef<int> ShuffleMask,
5367                                        SelectionDAG &DAG) {
5368   // Check to see if we can use the VTBL instruction.
5369   SDValue V1 = Op.getOperand(0);
5370   SDValue V2 = Op.getOperand(1);
5371   SDLoc DL(Op);
5372
5373   SmallVector<SDValue, 8> VTBLMask;
5374   for (ArrayRef<int>::iterator
5375          I = ShuffleMask.begin(), E = ShuffleMask.end(); I != E; ++I)
5376     VTBLMask.push_back(DAG.getConstant(*I, MVT::i32));
5377
5378   if (V2.getNode()->getOpcode() == ISD::UNDEF)
5379     return DAG.getNode(ARMISD::VTBL1, DL, MVT::v8i8, V1,
5380                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5381
5382   return DAG.getNode(ARMISD::VTBL2, DL, MVT::v8i8, V1, V2,
5383                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5384 }
5385
5386 static SDValue LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(SDValue Op,
5387                                                       SelectionDAG &DAG) {
5388   SDLoc DL(Op);
5389   SDValue OpLHS = Op.getOperand(0);
5390   EVT VT = OpLHS.getValueType();
5391
5392   assert((VT == MVT::v8i16 || VT == MVT::v16i8) &&
5393          "Expect an v8i16/v16i8 type");
5394   OpLHS = DAG.getNode(ARMISD::VREV64, DL, VT, OpLHS);
5395   // For a v16i8 type: After the VREV, we have got <8, ...15, 8, ..., 0>. Now,
5396   // extract the first 8 bytes into the top double word and the last 8 bytes
5397   // into the bottom double word. The v8i16 case is similar.
5398   unsigned ExtractNum = (VT == MVT::v16i8) ? 8 : 4;
5399   return DAG.getNode(ARMISD::VEXT, DL, VT, OpLHS, OpLHS,
5400                      DAG.getConstant(ExtractNum, MVT::i32));
5401 }
5402
5403 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
5404   SDValue V1 = Op.getOperand(0);
5405   SDValue V2 = Op.getOperand(1);
5406   SDLoc dl(Op);
5407   EVT VT = Op.getValueType();
5408   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5409
5410   // Convert shuffles that are directly supported on NEON to target-specific
5411   // DAG nodes, instead of keeping them as shuffles and matching them again
5412   // during code selection.  This is more efficient and avoids the possibility
5413   // of inconsistencies between legalization and selection.
5414   // FIXME: floating-point vectors should be canonicalized to integer vectors
5415   // of the same time so that they get CSEd properly.
5416   ArrayRef<int> ShuffleMask = SVN->getMask();
5417
5418   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5419   if (EltSize <= 32) {
5420     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
5421       int Lane = SVN->getSplatIndex();
5422       // If this is undef splat, generate it via "just" vdup, if possible.
5423       if (Lane == -1) Lane = 0;
5424
5425       // Test if V1 is a SCALAR_TO_VECTOR.
5426       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5427         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5428       }
5429       // Test if V1 is a BUILD_VECTOR which is equivalent to a SCALAR_TO_VECTOR
5430       // (and probably will turn into a SCALAR_TO_VECTOR once legalization
5431       // reaches it).
5432       if (Lane == 0 && V1.getOpcode() == ISD::BUILD_VECTOR &&
5433           !isa<ConstantSDNode>(V1.getOperand(0))) {
5434         bool IsScalarToVector = true;
5435         for (unsigned i = 1, e = V1.getNumOperands(); i != e; ++i)
5436           if (V1.getOperand(i).getOpcode() != ISD::UNDEF) {
5437             IsScalarToVector = false;
5438             break;
5439           }
5440         if (IsScalarToVector)
5441           return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5442       }
5443       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
5444                          DAG.getConstant(Lane, MVT::i32));
5445     }
5446
5447     bool ReverseVEXT;
5448     unsigned Imm;
5449     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
5450       if (ReverseVEXT)
5451         std::swap(V1, V2);
5452       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
5453                          DAG.getConstant(Imm, MVT::i32));
5454     }
5455
5456     if (isVREVMask(ShuffleMask, VT, 64))
5457       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
5458     if (isVREVMask(ShuffleMask, VT, 32))
5459       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
5460     if (isVREVMask(ShuffleMask, VT, 16))
5461       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
5462
5463     if (V2->getOpcode() == ISD::UNDEF &&
5464         isSingletonVEXTMask(ShuffleMask, VT, Imm)) {
5465       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V1,
5466                          DAG.getConstant(Imm, MVT::i32));
5467     }
5468
5469     // Check for Neon shuffles that modify both input vectors in place.
5470     // If both results are used, i.e., if there are two shuffles with the same
5471     // source operands and with masks corresponding to both results of one of
5472     // these operations, DAG memoization will ensure that a single node is
5473     // used for both shuffles.
5474     unsigned WhichResult;
5475     if (isVTRNMask(ShuffleMask, VT, WhichResult))
5476       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5477                          V1, V2).getValue(WhichResult);
5478     if (isVUZPMask(ShuffleMask, VT, WhichResult))
5479       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5480                          V1, V2).getValue(WhichResult);
5481     if (isVZIPMask(ShuffleMask, VT, WhichResult))
5482       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5483                          V1, V2).getValue(WhichResult);
5484
5485     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
5486       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5487                          V1, V1).getValue(WhichResult);
5488     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5489       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5490                          V1, V1).getValue(WhichResult);
5491     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5492       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5493                          V1, V1).getValue(WhichResult);
5494   }
5495
5496   // If the shuffle is not directly supported and it has 4 elements, use
5497   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5498   unsigned NumElts = VT.getVectorNumElements();
5499   if (NumElts == 4) {
5500     unsigned PFIndexes[4];
5501     for (unsigned i = 0; i != 4; ++i) {
5502       if (ShuffleMask[i] < 0)
5503         PFIndexes[i] = 8;
5504       else
5505         PFIndexes[i] = ShuffleMask[i];
5506     }
5507
5508     // Compute the index in the perfect shuffle table.
5509     unsigned PFTableIndex =
5510       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5511     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5512     unsigned Cost = (PFEntry >> 30);
5513
5514     if (Cost <= 4)
5515       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5516   }
5517
5518   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
5519   if (EltSize >= 32) {
5520     // Do the expansion with floating-point types, since that is what the VFP
5521     // registers are defined to use, and since i64 is not legal.
5522     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5523     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5524     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
5525     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
5526     SmallVector<SDValue, 8> Ops;
5527     for (unsigned i = 0; i < NumElts; ++i) {
5528       if (ShuffleMask[i] < 0)
5529         Ops.push_back(DAG.getUNDEF(EltVT));
5530       else
5531         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
5532                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
5533                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
5534                                                   MVT::i32)));
5535     }
5536     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5537     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5538   }
5539
5540   if ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(ShuffleMask, VT))
5541     return LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(Op, DAG);
5542
5543   if (VT == MVT::v8i8) {
5544     SDValue NewOp = LowerVECTOR_SHUFFLEv8i8(Op, ShuffleMask, DAG);
5545     if (NewOp.getNode())
5546       return NewOp;
5547   }
5548
5549   return SDValue();
5550 }
5551
5552 static SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5553   // INSERT_VECTOR_ELT is legal only for immediate indexes.
5554   SDValue Lane = Op.getOperand(2);
5555   if (!isa<ConstantSDNode>(Lane))
5556     return SDValue();
5557
5558   return Op;
5559 }
5560
5561 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5562   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
5563   SDValue Lane = Op.getOperand(1);
5564   if (!isa<ConstantSDNode>(Lane))
5565     return SDValue();
5566
5567   SDValue Vec = Op.getOperand(0);
5568   if (Op.getValueType() == MVT::i32 &&
5569       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
5570     SDLoc dl(Op);
5571     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
5572   }
5573
5574   return Op;
5575 }
5576
5577 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5578   // The only time a CONCAT_VECTORS operation can have legal types is when
5579   // two 64-bit vectors are concatenated to a 128-bit vector.
5580   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
5581          "unexpected CONCAT_VECTORS");
5582   SDLoc dl(Op);
5583   SDValue Val = DAG.getUNDEF(MVT::v2f64);
5584   SDValue Op0 = Op.getOperand(0);
5585   SDValue Op1 = Op.getOperand(1);
5586   if (Op0.getOpcode() != ISD::UNDEF)
5587     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5588                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
5589                       DAG.getIntPtrConstant(0));
5590   if (Op1.getOpcode() != ISD::UNDEF)
5591     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5592                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
5593                       DAG.getIntPtrConstant(1));
5594   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
5595 }
5596
5597 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
5598 /// element has been zero/sign-extended, depending on the isSigned parameter,
5599 /// from an integer type half its size.
5600 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
5601                                    bool isSigned) {
5602   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
5603   EVT VT = N->getValueType(0);
5604   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
5605     SDNode *BVN = N->getOperand(0).getNode();
5606     if (BVN->getValueType(0) != MVT::v4i32 ||
5607         BVN->getOpcode() != ISD::BUILD_VECTOR)
5608       return false;
5609     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5610     unsigned HiElt = 1 - LoElt;
5611     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
5612     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
5613     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
5614     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
5615     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
5616       return false;
5617     if (isSigned) {
5618       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
5619           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
5620         return true;
5621     } else {
5622       if (Hi0->isNullValue() && Hi1->isNullValue())
5623         return true;
5624     }
5625     return false;
5626   }
5627
5628   if (N->getOpcode() != ISD::BUILD_VECTOR)
5629     return false;
5630
5631   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
5632     SDNode *Elt = N->getOperand(i).getNode();
5633     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
5634       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5635       unsigned HalfSize = EltSize / 2;
5636       if (isSigned) {
5637         if (!isIntN(HalfSize, C->getSExtValue()))
5638           return false;
5639       } else {
5640         if (!isUIntN(HalfSize, C->getZExtValue()))
5641           return false;
5642       }
5643       continue;
5644     }
5645     return false;
5646   }
5647
5648   return true;
5649 }
5650
5651 /// isSignExtended - Check if a node is a vector value that is sign-extended
5652 /// or a constant BUILD_VECTOR with sign-extended elements.
5653 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
5654   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
5655     return true;
5656   if (isExtendedBUILD_VECTOR(N, DAG, true))
5657     return true;
5658   return false;
5659 }
5660
5661 /// isZeroExtended - Check if a node is a vector value that is zero-extended
5662 /// or a constant BUILD_VECTOR with zero-extended elements.
5663 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
5664   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
5665     return true;
5666   if (isExtendedBUILD_VECTOR(N, DAG, false))
5667     return true;
5668   return false;
5669 }
5670
5671 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
5672   if (OrigVT.getSizeInBits() >= 64)
5673     return OrigVT;
5674
5675   assert(OrigVT.isSimple() && "Expecting a simple value type");
5676
5677   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
5678   switch (OrigSimpleTy) {
5679   default: llvm_unreachable("Unexpected Vector Type");
5680   case MVT::v2i8:
5681   case MVT::v2i16:
5682      return MVT::v2i32;
5683   case MVT::v4i8:
5684     return  MVT::v4i16;
5685   }
5686 }
5687
5688 /// AddRequiredExtensionForVMULL - Add a sign/zero extension to extend the total
5689 /// value size to 64 bits. We need a 64-bit D register as an operand to VMULL.
5690 /// We insert the required extension here to get the vector to fill a D register.
5691 static SDValue AddRequiredExtensionForVMULL(SDValue N, SelectionDAG &DAG,
5692                                             const EVT &OrigTy,
5693                                             const EVT &ExtTy,
5694                                             unsigned ExtOpcode) {
5695   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
5696   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
5697   // 64-bits we need to insert a new extension so that it will be 64-bits.
5698   assert(ExtTy.is128BitVector() && "Unexpected extension size");
5699   if (OrigTy.getSizeInBits() >= 64)
5700     return N;
5701
5702   // Must extend size to at least 64 bits to be used as an operand for VMULL.
5703   EVT NewVT = getExtensionTo64Bits(OrigTy);
5704
5705   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
5706 }
5707
5708 /// SkipLoadExtensionForVMULL - return a load of the original vector size that
5709 /// does not do any sign/zero extension. If the original vector is less
5710 /// than 64 bits, an appropriate extension will be added after the load to
5711 /// reach a total size of 64 bits. We have to add the extension separately
5712 /// because ARM does not have a sign/zero extending load for vectors.
5713 static SDValue SkipLoadExtensionForVMULL(LoadSDNode *LD, SelectionDAG& DAG) {
5714   EVT ExtendedTy = getExtensionTo64Bits(LD->getMemoryVT());
5715
5716   // The load already has the right type.
5717   if (ExtendedTy == LD->getMemoryVT())
5718     return DAG.getLoad(LD->getMemoryVT(), SDLoc(LD), LD->getChain(),
5719                 LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
5720                 LD->isNonTemporal(), LD->isInvariant(),
5721                 LD->getAlignment());
5722
5723   // We need to create a zextload/sextload. We cannot just create a load
5724   // followed by a zext/zext node because LowerMUL is also run during normal
5725   // operation legalization where we can't create illegal types.
5726   return DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD), ExtendedTy,
5727                         LD->getChain(), LD->getBasePtr(), LD->getPointerInfo(),
5728                         LD->getMemoryVT(), LD->isVolatile(),
5729                         LD->isNonTemporal(), LD->getAlignment());
5730 }
5731
5732 /// SkipExtensionForVMULL - For a node that is a SIGN_EXTEND, ZERO_EXTEND,
5733 /// extending load, or BUILD_VECTOR with extended elements, return the
5734 /// unextended value. The unextended vector should be 64 bits so that it can
5735 /// be used as an operand to a VMULL instruction. If the original vector size
5736 /// before extension is less than 64 bits we add a an extension to resize
5737 /// the vector to 64 bits.
5738 static SDValue SkipExtensionForVMULL(SDNode *N, SelectionDAG &DAG) {
5739   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
5740     return AddRequiredExtensionForVMULL(N->getOperand(0), DAG,
5741                                         N->getOperand(0)->getValueType(0),
5742                                         N->getValueType(0),
5743                                         N->getOpcode());
5744
5745   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
5746     return SkipLoadExtensionForVMULL(LD, DAG);
5747
5748   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
5749   // have been legalized as a BITCAST from v4i32.
5750   if (N->getOpcode() == ISD::BITCAST) {
5751     SDNode *BVN = N->getOperand(0).getNode();
5752     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
5753            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
5754     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5755     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), MVT::v2i32,
5756                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
5757   }
5758   // Construct a new BUILD_VECTOR with elements truncated to half the size.
5759   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
5760   EVT VT = N->getValueType(0);
5761   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
5762   unsigned NumElts = VT.getVectorNumElements();
5763   MVT TruncVT = MVT::getIntegerVT(EltSize);
5764   SmallVector<SDValue, 8> Ops;
5765   for (unsigned i = 0; i != NumElts; ++i) {
5766     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
5767     const APInt &CInt = C->getAPIntValue();
5768     // Element types smaller than 32 bits are not legal, so use i32 elements.
5769     // The values are implicitly truncated so sext vs. zext doesn't matter.
5770     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
5771   }
5772   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
5773                      MVT::getVectorVT(TruncVT, NumElts), Ops);
5774 }
5775
5776 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
5777   unsigned Opcode = N->getOpcode();
5778   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5779     SDNode *N0 = N->getOperand(0).getNode();
5780     SDNode *N1 = N->getOperand(1).getNode();
5781     return N0->hasOneUse() && N1->hasOneUse() &&
5782       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
5783   }
5784   return false;
5785 }
5786
5787 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
5788   unsigned Opcode = N->getOpcode();
5789   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5790     SDNode *N0 = N->getOperand(0).getNode();
5791     SDNode *N1 = N->getOperand(1).getNode();
5792     return N0->hasOneUse() && N1->hasOneUse() &&
5793       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
5794   }
5795   return false;
5796 }
5797
5798 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
5799   // Multiplications are only custom-lowered for 128-bit vectors so that
5800   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
5801   EVT VT = Op.getValueType();
5802   assert(VT.is128BitVector() && VT.isInteger() &&
5803          "unexpected type for custom-lowering ISD::MUL");
5804   SDNode *N0 = Op.getOperand(0).getNode();
5805   SDNode *N1 = Op.getOperand(1).getNode();
5806   unsigned NewOpc = 0;
5807   bool isMLA = false;
5808   bool isN0SExt = isSignExtended(N0, DAG);
5809   bool isN1SExt = isSignExtended(N1, DAG);
5810   if (isN0SExt && isN1SExt)
5811     NewOpc = ARMISD::VMULLs;
5812   else {
5813     bool isN0ZExt = isZeroExtended(N0, DAG);
5814     bool isN1ZExt = isZeroExtended(N1, DAG);
5815     if (isN0ZExt && isN1ZExt)
5816       NewOpc = ARMISD::VMULLu;
5817     else if (isN1SExt || isN1ZExt) {
5818       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
5819       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
5820       if (isN1SExt && isAddSubSExt(N0, DAG)) {
5821         NewOpc = ARMISD::VMULLs;
5822         isMLA = true;
5823       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
5824         NewOpc = ARMISD::VMULLu;
5825         isMLA = true;
5826       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
5827         std::swap(N0, N1);
5828         NewOpc = ARMISD::VMULLu;
5829         isMLA = true;
5830       }
5831     }
5832
5833     if (!NewOpc) {
5834       if (VT == MVT::v2i64)
5835         // Fall through to expand this.  It is not legal.
5836         return SDValue();
5837       else
5838         // Other vector multiplications are legal.
5839         return Op;
5840     }
5841   }
5842
5843   // Legalize to a VMULL instruction.
5844   SDLoc DL(Op);
5845   SDValue Op0;
5846   SDValue Op1 = SkipExtensionForVMULL(N1, DAG);
5847   if (!isMLA) {
5848     Op0 = SkipExtensionForVMULL(N0, DAG);
5849     assert(Op0.getValueType().is64BitVector() &&
5850            Op1.getValueType().is64BitVector() &&
5851            "unexpected types for extended operands to VMULL");
5852     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
5853   }
5854
5855   // Optimizing (zext A + zext B) * C, to (VMULL A, C) + (VMULL B, C) during
5856   // isel lowering to take advantage of no-stall back to back vmul + vmla.
5857   //   vmull q0, d4, d6
5858   //   vmlal q0, d5, d6
5859   // is faster than
5860   //   vaddl q0, d4, d5
5861   //   vmovl q1, d6
5862   //   vmul  q0, q0, q1
5863   SDValue N00 = SkipExtensionForVMULL(N0->getOperand(0).getNode(), DAG);
5864   SDValue N01 = SkipExtensionForVMULL(N0->getOperand(1).getNode(), DAG);
5865   EVT Op1VT = Op1.getValueType();
5866   return DAG.getNode(N0->getOpcode(), DL, VT,
5867                      DAG.getNode(NewOpc, DL, VT,
5868                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
5869                      DAG.getNode(NewOpc, DL, VT,
5870                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
5871 }
5872
5873 static SDValue
5874 LowerSDIV_v4i8(SDValue X, SDValue Y, SDLoc dl, SelectionDAG &DAG) {
5875   // Convert to float
5876   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
5877   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
5878   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
5879   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
5880   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
5881   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
5882   // Get reciprocal estimate.
5883   // float4 recip = vrecpeq_f32(yf);
5884   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5885                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), Y);
5886   // Because char has a smaller range than uchar, we can actually get away
5887   // without any newton steps.  This requires that we use a weird bias
5888   // of 0xb000, however (again, this has been exhaustively tested).
5889   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
5890   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
5891   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
5892   Y = DAG.getConstant(0xb000, MVT::i32);
5893   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
5894   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
5895   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
5896   // Convert back to short.
5897   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
5898   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
5899   return X;
5900 }
5901
5902 static SDValue
5903 LowerSDIV_v4i16(SDValue N0, SDValue N1, SDLoc dl, SelectionDAG &DAG) {
5904   SDValue N2;
5905   // Convert to float.
5906   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
5907   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
5908   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
5909   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
5910   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
5911   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
5912
5913   // Use reciprocal estimate and one refinement step.
5914   // float4 recip = vrecpeq_f32(yf);
5915   // recip *= vrecpsq_f32(yf, recip);
5916   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5917                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), N1);
5918   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
5919                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
5920                    N1, N2);
5921   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
5922   // Because short has a smaller range than ushort, we can actually get away
5923   // with only a single newton step.  This requires that we use a weird bias
5924   // of 89, however (again, this has been exhaustively tested).
5925   // float4 result = as_float4(as_int4(xf*recip) + 0x89);
5926   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
5927   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
5928   N1 = DAG.getConstant(0x89, MVT::i32);
5929   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
5930   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
5931   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
5932   // Convert back to integer and return.
5933   // return vmovn_s32(vcvt_s32_f32(result));
5934   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
5935   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
5936   return N0;
5937 }
5938
5939 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
5940   EVT VT = Op.getValueType();
5941   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
5942          "unexpected type for custom-lowering ISD::SDIV");
5943
5944   SDLoc dl(Op);
5945   SDValue N0 = Op.getOperand(0);
5946   SDValue N1 = Op.getOperand(1);
5947   SDValue N2, N3;
5948
5949   if (VT == MVT::v8i8) {
5950     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
5951     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
5952
5953     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5954                      DAG.getIntPtrConstant(4));
5955     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5956                      DAG.getIntPtrConstant(4));
5957     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5958                      DAG.getIntPtrConstant(0));
5959     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5960                      DAG.getIntPtrConstant(0));
5961
5962     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
5963     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
5964
5965     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
5966     N0 = LowerCONCAT_VECTORS(N0, DAG);
5967
5968     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
5969     return N0;
5970   }
5971   return LowerSDIV_v4i16(N0, N1, dl, DAG);
5972 }
5973
5974 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
5975   EVT VT = Op.getValueType();
5976   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
5977          "unexpected type for custom-lowering ISD::UDIV");
5978
5979   SDLoc dl(Op);
5980   SDValue N0 = Op.getOperand(0);
5981   SDValue N1 = Op.getOperand(1);
5982   SDValue N2, N3;
5983
5984   if (VT == MVT::v8i8) {
5985     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
5986     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
5987
5988     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5989                      DAG.getIntPtrConstant(4));
5990     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5991                      DAG.getIntPtrConstant(4));
5992     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
5993                      DAG.getIntPtrConstant(0));
5994     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
5995                      DAG.getIntPtrConstant(0));
5996
5997     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
5998     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
5999
6000     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
6001     N0 = LowerCONCAT_VECTORS(N0, DAG);
6002
6003     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
6004                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, MVT::i32),
6005                      N0);
6006     return N0;
6007   }
6008
6009   // v4i16 sdiv ... Convert to float.
6010   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
6011   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
6012   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
6013   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
6014   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
6015   SDValue BN1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
6016
6017   // Use reciprocal estimate and two refinement steps.
6018   // float4 recip = vrecpeq_f32(yf);
6019   // recip *= vrecpsq_f32(yf, recip);
6020   // recip *= vrecpsq_f32(yf, recip);
6021   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6022                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, MVT::i32), BN1);
6023   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6024                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
6025                    BN1, N2);
6026   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6027   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6028                    DAG.getConstant(Intrinsic::arm_neon_vrecps, MVT::i32),
6029                    BN1, N2);
6030   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6031   // Simply multiplying by the reciprocal estimate can leave us a few ulps
6032   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
6033   // and that it will never cause us to return an answer too large).
6034   // float4 result = as_float4(as_int4(xf*recip) + 2);
6035   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
6036   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
6037   N1 = DAG.getConstant(2, MVT::i32);
6038   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
6039   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
6040   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
6041   // Convert back to integer and return.
6042   // return vmovn_u32(vcvt_s32_f32(result));
6043   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
6044   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
6045   return N0;
6046 }
6047
6048 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
6049   EVT VT = Op.getNode()->getValueType(0);
6050   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
6051
6052   unsigned Opc;
6053   bool ExtraOp = false;
6054   switch (Op.getOpcode()) {
6055   default: llvm_unreachable("Invalid code");
6056   case ISD::ADDC: Opc = ARMISD::ADDC; break;
6057   case ISD::ADDE: Opc = ARMISD::ADDE; ExtraOp = true; break;
6058   case ISD::SUBC: Opc = ARMISD::SUBC; break;
6059   case ISD::SUBE: Opc = ARMISD::SUBE; ExtraOp = true; break;
6060   }
6061
6062   if (!ExtraOp)
6063     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6064                        Op.getOperand(1));
6065   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6066                      Op.getOperand(1), Op.getOperand(2));
6067 }
6068
6069 SDValue ARMTargetLowering::LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const {
6070   assert(Subtarget->isTargetDarwin());
6071
6072   // For iOS, we want to call an alternative entry point: __sincos_stret,
6073   // return values are passed via sret.
6074   SDLoc dl(Op);
6075   SDValue Arg = Op.getOperand(0);
6076   EVT ArgVT = Arg.getValueType();
6077   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
6078
6079   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
6080   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6081
6082   // Pair of floats / doubles used to pass the result.
6083   StructType *RetTy = StructType::get(ArgTy, ArgTy, NULL);
6084
6085   // Create stack object for sret.
6086   const uint64_t ByteSize = TLI.getDataLayout()->getTypeAllocSize(RetTy);
6087   const unsigned StackAlign = TLI.getDataLayout()->getPrefTypeAlignment(RetTy);
6088   int FrameIdx = FrameInfo->CreateStackObject(ByteSize, StackAlign, false);
6089   SDValue SRet = DAG.getFrameIndex(FrameIdx, TLI.getPointerTy());
6090
6091   ArgListTy Args;
6092   ArgListEntry Entry;
6093
6094   Entry.Node = SRet;
6095   Entry.Ty = RetTy->getPointerTo();
6096   Entry.isSExt = false;
6097   Entry.isZExt = false;
6098   Entry.isSRet = true;
6099   Args.push_back(Entry);
6100
6101   Entry.Node = Arg;
6102   Entry.Ty = ArgTy;
6103   Entry.isSExt = false;
6104   Entry.isZExt = false;
6105   Args.push_back(Entry);
6106
6107   const char *LibcallName  = (ArgVT == MVT::f64)
6108   ? "__sincos_stret" : "__sincosf_stret";
6109   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
6110
6111   TargetLowering::
6112   CallLoweringInfo CLI(DAG.getEntryNode(), Type::getVoidTy(*DAG.getContext()),
6113                        false, false, false, false, 0,
6114                        CallingConv::C, /*isTaillCall=*/false,
6115                        /*doesNotRet=*/false, /*isReturnValueUsed*/false,
6116                        Callee, Args, DAG, dl);
6117   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
6118
6119   SDValue LoadSin = DAG.getLoad(ArgVT, dl, CallResult.second, SRet,
6120                                 MachinePointerInfo(), false, false, false, 0);
6121
6122   // Address of cos field.
6123   SDValue Add = DAG.getNode(ISD::ADD, dl, getPointerTy(), SRet,
6124                             DAG.getIntPtrConstant(ArgVT.getStoreSize()));
6125   SDValue LoadCos = DAG.getLoad(ArgVT, dl, LoadSin.getValue(1), Add,
6126                                 MachinePointerInfo(), false, false, false, 0);
6127
6128   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
6129   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys,
6130                      LoadSin.getValue(0), LoadCos.getValue(0));
6131 }
6132
6133 static SDValue LowerAtomicLoadStore(SDValue Op, SelectionDAG &DAG) {
6134   // Monotonic load/store is legal for all targets
6135   if (cast<AtomicSDNode>(Op)->getOrdering() <= Monotonic)
6136     return Op;
6137
6138   // Acquire/Release load/store is not legal for targets without a
6139   // dmb or equivalent available.
6140   return SDValue();
6141 }
6142
6143 static void ReplaceREADCYCLECOUNTER(SDNode *N,
6144                                     SmallVectorImpl<SDValue> &Results,
6145                                     SelectionDAG &DAG,
6146                                     const ARMSubtarget *Subtarget) {
6147   SDLoc DL(N);
6148   SDValue Cycles32, OutChain;
6149
6150   if (Subtarget->hasPerfMon()) {
6151     // Under Power Management extensions, the cycle-count is:
6152     //    mrc p15, #0, <Rt>, c9, c13, #0
6153     SDValue Ops[] = { N->getOperand(0), // Chain
6154                       DAG.getConstant(Intrinsic::arm_mrc, MVT::i32),
6155                       DAG.getConstant(15, MVT::i32),
6156                       DAG.getConstant(0, MVT::i32),
6157                       DAG.getConstant(9, MVT::i32),
6158                       DAG.getConstant(13, MVT::i32),
6159                       DAG.getConstant(0, MVT::i32)
6160     };
6161
6162     Cycles32 = DAG.getNode(ISD::INTRINSIC_W_CHAIN, DL,
6163                            DAG.getVTList(MVT::i32, MVT::Other), Ops);
6164     OutChain = Cycles32.getValue(1);
6165   } else {
6166     // Intrinsic is defined to return 0 on unsupported platforms. Technically
6167     // there are older ARM CPUs that have implementation-specific ways of
6168     // obtaining this information (FIXME!).
6169     Cycles32 = DAG.getConstant(0, MVT::i32);
6170     OutChain = DAG.getEntryNode();
6171   }
6172
6173
6174   SDValue Cycles64 = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64,
6175                                  Cycles32, DAG.getConstant(0, MVT::i32));
6176   Results.push_back(Cycles64);
6177   Results.push_back(OutChain);
6178 }
6179
6180 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
6181   switch (Op.getOpcode()) {
6182   default: llvm_unreachable("Don't know how to custom lower this!");
6183   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
6184   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
6185   case ISD::GlobalAddress:
6186     switch (Subtarget->getTargetTriple().getObjectFormat()) {
6187     default: llvm_unreachable("unknown object format");
6188     case Triple::COFF:
6189       return LowerGlobalAddressWindows(Op, DAG);
6190     case Triple::ELF:
6191       return LowerGlobalAddressELF(Op, DAG);
6192     case Triple::MachO:
6193       return LowerGlobalAddressDarwin(Op, DAG);
6194     }
6195   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
6196   case ISD::SELECT:        return LowerSELECT(Op, DAG);
6197   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
6198   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
6199   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
6200   case ISD::VASTART:       return LowerVASTART(Op, DAG);
6201   case ISD::ATOMIC_FENCE:  return LowerATOMIC_FENCE(Op, DAG, Subtarget);
6202   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
6203   case ISD::SINT_TO_FP:
6204   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
6205   case ISD::FP_TO_SINT:
6206   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
6207   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
6208   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
6209   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
6210   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
6211   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
6212   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
6213   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
6214                                                                Subtarget);
6215   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
6216   case ISD::SHL:
6217   case ISD::SRL:
6218   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
6219   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
6220   case ISD::SRL_PARTS:
6221   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
6222   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
6223   case ISD::CTPOP:         return LowerCTPOP(Op.getNode(), DAG, Subtarget);
6224   case ISD::SETCC:         return LowerVSETCC(Op, DAG);
6225   case ISD::ConstantFP:    return LowerConstantFP(Op, DAG, Subtarget);
6226   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
6227   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
6228   case ISD::INSERT_VECTOR_ELT: return LowerINSERT_VECTOR_ELT(Op, DAG);
6229   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6230   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
6231   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
6232   case ISD::MUL:           return LowerMUL(Op, DAG);
6233   case ISD::SDIV:          return LowerSDIV(Op, DAG);
6234   case ISD::UDIV:          return LowerUDIV(Op, DAG);
6235   case ISD::ADDC:
6236   case ISD::ADDE:
6237   case ISD::SUBC:
6238   case ISD::SUBE:          return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
6239   case ISD::SADDO:
6240   case ISD::UADDO:
6241   case ISD::SSUBO:
6242   case ISD::USUBO:
6243     return LowerXALUO(Op, DAG);
6244   case ISD::ATOMIC_LOAD:
6245   case ISD::ATOMIC_STORE:  return LowerAtomicLoadStore(Op, DAG);
6246   case ISD::FSINCOS:       return LowerFSINCOS(Op, DAG);
6247   case ISD::SDIVREM:
6248   case ISD::UDIVREM:       return LowerDivRem(Op, DAG);
6249   }
6250 }
6251
6252 /// ReplaceNodeResults - Replace the results of node with an illegal result
6253 /// type with new values built out of custom code.
6254 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
6255                                            SmallVectorImpl<SDValue>&Results,
6256                                            SelectionDAG &DAG) const {
6257   SDValue Res;
6258   switch (N->getOpcode()) {
6259   default:
6260     llvm_unreachable("Don't know how to custom expand this!");
6261   case ISD::BITCAST:
6262     Res = ExpandBITCAST(N, DAG);
6263     break;
6264   case ISD::SRL:
6265   case ISD::SRA:
6266     Res = Expand64BitShift(N, DAG, Subtarget);
6267     break;
6268   case ISD::READCYCLECOUNTER:
6269     ReplaceREADCYCLECOUNTER(N, Results, DAG, Subtarget);
6270     return;
6271   }
6272   if (Res.getNode())
6273     Results.push_back(Res);
6274 }
6275
6276 //===----------------------------------------------------------------------===//
6277 //                           ARM Scheduler Hooks
6278 //===----------------------------------------------------------------------===//
6279
6280 /// SetupEntryBlockForSjLj - Insert code into the entry block that creates and
6281 /// registers the function context.
6282 void ARMTargetLowering::
6283 SetupEntryBlockForSjLj(MachineInstr *MI, MachineBasicBlock *MBB,
6284                        MachineBasicBlock *DispatchBB, int FI) const {
6285   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6286   DebugLoc dl = MI->getDebugLoc();
6287   MachineFunction *MF = MBB->getParent();
6288   MachineRegisterInfo *MRI = &MF->getRegInfo();
6289   MachineConstantPool *MCP = MF->getConstantPool();
6290   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6291   const Function *F = MF->getFunction();
6292
6293   bool isThumb = Subtarget->isThumb();
6294   bool isThumb2 = Subtarget->isThumb2();
6295
6296   unsigned PCLabelId = AFI->createPICLabelUId();
6297   unsigned PCAdj = (isThumb || isThumb2) ? 4 : 8;
6298   ARMConstantPoolValue *CPV =
6299     ARMConstantPoolMBB::Create(F->getContext(), DispatchBB, PCLabelId, PCAdj);
6300   unsigned CPI = MCP->getConstantPoolIndex(CPV, 4);
6301
6302   const TargetRegisterClass *TRC = isThumb ?
6303     (const TargetRegisterClass*)&ARM::tGPRRegClass :
6304     (const TargetRegisterClass*)&ARM::GPRRegClass;
6305
6306   // Grab constant pool and fixed stack memory operands.
6307   MachineMemOperand *CPMMO =
6308     MF->getMachineMemOperand(MachinePointerInfo::getConstantPool(),
6309                              MachineMemOperand::MOLoad, 4, 4);
6310
6311   MachineMemOperand *FIMMOSt =
6312     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6313                              MachineMemOperand::MOStore, 4, 4);
6314
6315   // Load the address of the dispatch MBB into the jump buffer.
6316   if (isThumb2) {
6317     // Incoming value: jbuf
6318     //   ldr.n  r5, LCPI1_1
6319     //   orr    r5, r5, #1
6320     //   add    r5, pc
6321     //   str    r5, [$jbuf, #+4] ; &jbuf[1]
6322     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6323     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2LDRpci), NewVReg1)
6324                    .addConstantPoolIndex(CPI)
6325                    .addMemOperand(CPMMO));
6326     // Set the low bit because of thumb mode.
6327     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6328     AddDefaultCC(
6329       AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2ORRri), NewVReg2)
6330                      .addReg(NewVReg1, RegState::Kill)
6331                      .addImm(0x01)));
6332     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6333     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg3)
6334       .addReg(NewVReg2, RegState::Kill)
6335       .addImm(PCLabelId);
6336     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2STRi12))
6337                    .addReg(NewVReg3, RegState::Kill)
6338                    .addFrameIndex(FI)
6339                    .addImm(36)  // &jbuf[1] :: pc
6340                    .addMemOperand(FIMMOSt));
6341   } else if (isThumb) {
6342     // Incoming value: jbuf
6343     //   ldr.n  r1, LCPI1_4
6344     //   add    r1, pc
6345     //   mov    r2, #1
6346     //   orrs   r1, r2
6347     //   add    r2, $jbuf, #+4 ; &jbuf[1]
6348     //   str    r1, [r2]
6349     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6350     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tLDRpci), NewVReg1)
6351                    .addConstantPoolIndex(CPI)
6352                    .addMemOperand(CPMMO));
6353     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6354     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg2)
6355       .addReg(NewVReg1, RegState::Kill)
6356       .addImm(PCLabelId);
6357     // Set the low bit because of thumb mode.
6358     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6359     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tMOVi8), NewVReg3)
6360                    .addReg(ARM::CPSR, RegState::Define)
6361                    .addImm(1));
6362     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6363     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tORR), NewVReg4)
6364                    .addReg(ARM::CPSR, RegState::Define)
6365                    .addReg(NewVReg2, RegState::Kill)
6366                    .addReg(NewVReg3, RegState::Kill));
6367     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6368     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tADDrSPi), NewVReg5)
6369                    .addFrameIndex(FI)
6370                    .addImm(36)); // &jbuf[1] :: pc
6371     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tSTRi))
6372                    .addReg(NewVReg4, RegState::Kill)
6373                    .addReg(NewVReg5, RegState::Kill)
6374                    .addImm(0)
6375                    .addMemOperand(FIMMOSt));
6376   } else {
6377     // Incoming value: jbuf
6378     //   ldr  r1, LCPI1_1
6379     //   add  r1, pc, r1
6380     //   str  r1, [$jbuf, #+4] ; &jbuf[1]
6381     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6382     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::LDRi12),  NewVReg1)
6383                    .addConstantPoolIndex(CPI)
6384                    .addImm(0)
6385                    .addMemOperand(CPMMO));
6386     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6387     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::PICADD), NewVReg2)
6388                    .addReg(NewVReg1, RegState::Kill)
6389                    .addImm(PCLabelId));
6390     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::STRi12))
6391                    .addReg(NewVReg2, RegState::Kill)
6392                    .addFrameIndex(FI)
6393                    .addImm(36)  // &jbuf[1] :: pc
6394                    .addMemOperand(FIMMOSt));
6395   }
6396 }
6397
6398 MachineBasicBlock *ARMTargetLowering::
6399 EmitSjLjDispatchBlock(MachineInstr *MI, MachineBasicBlock *MBB) const {
6400   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6401   DebugLoc dl = MI->getDebugLoc();
6402   MachineFunction *MF = MBB->getParent();
6403   MachineRegisterInfo *MRI = &MF->getRegInfo();
6404   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6405   MachineFrameInfo *MFI = MF->getFrameInfo();
6406   int FI = MFI->getFunctionContextIndex();
6407
6408   const TargetRegisterClass *TRC = Subtarget->isThumb() ?
6409     (const TargetRegisterClass*)&ARM::tGPRRegClass :
6410     (const TargetRegisterClass*)&ARM::GPRnopcRegClass;
6411
6412   // Get a mapping of the call site numbers to all of the landing pads they're
6413   // associated with.
6414   DenseMap<unsigned, SmallVector<MachineBasicBlock*, 2> > CallSiteNumToLPad;
6415   unsigned MaxCSNum = 0;
6416   MachineModuleInfo &MMI = MF->getMMI();
6417   for (MachineFunction::iterator BB = MF->begin(), E = MF->end(); BB != E;
6418        ++BB) {
6419     if (!BB->isLandingPad()) continue;
6420
6421     // FIXME: We should assert that the EH_LABEL is the first MI in the landing
6422     // pad.
6423     for (MachineBasicBlock::iterator
6424            II = BB->begin(), IE = BB->end(); II != IE; ++II) {
6425       if (!II->isEHLabel()) continue;
6426
6427       MCSymbol *Sym = II->getOperand(0).getMCSymbol();
6428       if (!MMI.hasCallSiteLandingPad(Sym)) continue;
6429
6430       SmallVectorImpl<unsigned> &CallSiteIdxs = MMI.getCallSiteLandingPad(Sym);
6431       for (SmallVectorImpl<unsigned>::iterator
6432              CSI = CallSiteIdxs.begin(), CSE = CallSiteIdxs.end();
6433            CSI != CSE; ++CSI) {
6434         CallSiteNumToLPad[*CSI].push_back(BB);
6435         MaxCSNum = std::max(MaxCSNum, *CSI);
6436       }
6437       break;
6438     }
6439   }
6440
6441   // Get an ordered list of the machine basic blocks for the jump table.
6442   std::vector<MachineBasicBlock*> LPadList;
6443   SmallPtrSet<MachineBasicBlock*, 64> InvokeBBs;
6444   LPadList.reserve(CallSiteNumToLPad.size());
6445   for (unsigned I = 1; I <= MaxCSNum; ++I) {
6446     SmallVectorImpl<MachineBasicBlock*> &MBBList = CallSiteNumToLPad[I];
6447     for (SmallVectorImpl<MachineBasicBlock*>::iterator
6448            II = MBBList.begin(), IE = MBBList.end(); II != IE; ++II) {
6449       LPadList.push_back(*II);
6450       InvokeBBs.insert((*II)->pred_begin(), (*II)->pred_end());
6451     }
6452   }
6453
6454   assert(!LPadList.empty() &&
6455          "No landing pad destinations for the dispatch jump table!");
6456
6457   // Create the jump table and associated information.
6458   MachineJumpTableInfo *JTI =
6459     MF->getOrCreateJumpTableInfo(MachineJumpTableInfo::EK_Inline);
6460   unsigned MJTI = JTI->createJumpTableIndex(LPadList);
6461   unsigned UId = AFI->createJumpTableUId();
6462   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
6463
6464   // Create the MBBs for the dispatch code.
6465
6466   // Shove the dispatch's address into the return slot in the function context.
6467   MachineBasicBlock *DispatchBB = MF->CreateMachineBasicBlock();
6468   DispatchBB->setIsLandingPad();
6469
6470   MachineBasicBlock *TrapBB = MF->CreateMachineBasicBlock();
6471   unsigned trap_opcode;
6472   if (Subtarget->isThumb())
6473     trap_opcode = ARM::tTRAP;
6474   else
6475     trap_opcode = Subtarget->useNaClTrap() ? ARM::TRAPNaCl : ARM::TRAP;
6476
6477   BuildMI(TrapBB, dl, TII->get(trap_opcode));
6478   DispatchBB->addSuccessor(TrapBB);
6479
6480   MachineBasicBlock *DispContBB = MF->CreateMachineBasicBlock();
6481   DispatchBB->addSuccessor(DispContBB);
6482
6483   // Insert and MBBs.
6484   MF->insert(MF->end(), DispatchBB);
6485   MF->insert(MF->end(), DispContBB);
6486   MF->insert(MF->end(), TrapBB);
6487
6488   // Insert code into the entry block that creates and registers the function
6489   // context.
6490   SetupEntryBlockForSjLj(MI, MBB, DispatchBB, FI);
6491
6492   MachineMemOperand *FIMMOLd =
6493     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6494                              MachineMemOperand::MOLoad |
6495                              MachineMemOperand::MOVolatile, 4, 4);
6496
6497   MachineInstrBuilder MIB;
6498   MIB = BuildMI(DispatchBB, dl, TII->get(ARM::Int_eh_sjlj_dispatchsetup));
6499
6500   const ARMBaseInstrInfo *AII = static_cast<const ARMBaseInstrInfo*>(TII);
6501   const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
6502
6503   // Add a register mask with no preserved registers.  This results in all
6504   // registers being marked as clobbered.
6505   MIB.addRegMask(RI.getNoPreservedMask());
6506
6507   unsigned NumLPads = LPadList.size();
6508   if (Subtarget->isThumb2()) {
6509     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6510     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2LDRi12), NewVReg1)
6511                    .addFrameIndex(FI)
6512                    .addImm(4)
6513                    .addMemOperand(FIMMOLd));
6514
6515     if (NumLPads < 256) {
6516       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPri))
6517                      .addReg(NewVReg1)
6518                      .addImm(LPadList.size()));
6519     } else {
6520       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6521       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVi16), VReg1)
6522                      .addImm(NumLPads & 0xFFFF));
6523
6524       unsigned VReg2 = VReg1;
6525       if ((NumLPads & 0xFFFF0000) != 0) {
6526         VReg2 = MRI->createVirtualRegister(TRC);
6527         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVTi16), VReg2)
6528                        .addReg(VReg1)
6529                        .addImm(NumLPads >> 16));
6530       }
6531
6532       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPrr))
6533                      .addReg(NewVReg1)
6534                      .addReg(VReg2));
6535     }
6536
6537     BuildMI(DispatchBB, dl, TII->get(ARM::t2Bcc))
6538       .addMBB(TrapBB)
6539       .addImm(ARMCC::HI)
6540       .addReg(ARM::CPSR);
6541
6542     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6543     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::t2LEApcrelJT),NewVReg3)
6544                    .addJumpTableIndex(MJTI)
6545                    .addImm(UId));
6546
6547     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6548     AddDefaultCC(
6549       AddDefaultPred(
6550         BuildMI(DispContBB, dl, TII->get(ARM::t2ADDrs), NewVReg4)
6551         .addReg(NewVReg3, RegState::Kill)
6552         .addReg(NewVReg1)
6553         .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6554
6555     BuildMI(DispContBB, dl, TII->get(ARM::t2BR_JT))
6556       .addReg(NewVReg4, RegState::Kill)
6557       .addReg(NewVReg1)
6558       .addJumpTableIndex(MJTI)
6559       .addImm(UId);
6560   } else if (Subtarget->isThumb()) {
6561     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6562     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRspi), NewVReg1)
6563                    .addFrameIndex(FI)
6564                    .addImm(1)
6565                    .addMemOperand(FIMMOLd));
6566
6567     if (NumLPads < 256) {
6568       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPi8))
6569                      .addReg(NewVReg1)
6570                      .addImm(NumLPads));
6571     } else {
6572       MachineConstantPool *ConstantPool = MF->getConstantPool();
6573       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6574       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6575
6576       // MachineConstantPool wants an explicit alignment.
6577       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6578       if (Align == 0)
6579         Align = getDataLayout()->getTypeAllocSize(C->getType());
6580       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6581
6582       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6583       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRpci))
6584                      .addReg(VReg1, RegState::Define)
6585                      .addConstantPoolIndex(Idx));
6586       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPr))
6587                      .addReg(NewVReg1)
6588                      .addReg(VReg1));
6589     }
6590
6591     BuildMI(DispatchBB, dl, TII->get(ARM::tBcc))
6592       .addMBB(TrapBB)
6593       .addImm(ARMCC::HI)
6594       .addReg(ARM::CPSR);
6595
6596     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6597     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLSLri), NewVReg2)
6598                    .addReg(ARM::CPSR, RegState::Define)
6599                    .addReg(NewVReg1)
6600                    .addImm(2));
6601
6602     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6603     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLEApcrelJT), NewVReg3)
6604                    .addJumpTableIndex(MJTI)
6605                    .addImm(UId));
6606
6607     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6608     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg4)
6609                    .addReg(ARM::CPSR, RegState::Define)
6610                    .addReg(NewVReg2, RegState::Kill)
6611                    .addReg(NewVReg3));
6612
6613     MachineMemOperand *JTMMOLd =
6614       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6615                                MachineMemOperand::MOLoad, 4, 4);
6616
6617     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6618     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLDRi), NewVReg5)
6619                    .addReg(NewVReg4, RegState::Kill)
6620                    .addImm(0)
6621                    .addMemOperand(JTMMOLd));
6622
6623     unsigned NewVReg6 = NewVReg5;
6624     if (RelocM == Reloc::PIC_) {
6625       NewVReg6 = MRI->createVirtualRegister(TRC);
6626       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg6)
6627                      .addReg(ARM::CPSR, RegState::Define)
6628                      .addReg(NewVReg5, RegState::Kill)
6629                      .addReg(NewVReg3));
6630     }
6631
6632     BuildMI(DispContBB, dl, TII->get(ARM::tBR_JTr))
6633       .addReg(NewVReg6, RegState::Kill)
6634       .addJumpTableIndex(MJTI)
6635       .addImm(UId);
6636   } else {
6637     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6638     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRi12), NewVReg1)
6639                    .addFrameIndex(FI)
6640                    .addImm(4)
6641                    .addMemOperand(FIMMOLd));
6642
6643     if (NumLPads < 256) {
6644       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPri))
6645                      .addReg(NewVReg1)
6646                      .addImm(NumLPads));
6647     } else if (Subtarget->hasV6T2Ops() && isUInt<16>(NumLPads)) {
6648       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6649       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVi16), VReg1)
6650                      .addImm(NumLPads & 0xFFFF));
6651
6652       unsigned VReg2 = VReg1;
6653       if ((NumLPads & 0xFFFF0000) != 0) {
6654         VReg2 = MRI->createVirtualRegister(TRC);
6655         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVTi16), VReg2)
6656                        .addReg(VReg1)
6657                        .addImm(NumLPads >> 16));
6658       }
6659
6660       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6661                      .addReg(NewVReg1)
6662                      .addReg(VReg2));
6663     } else {
6664       MachineConstantPool *ConstantPool = MF->getConstantPool();
6665       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6666       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6667
6668       // MachineConstantPool wants an explicit alignment.
6669       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6670       if (Align == 0)
6671         Align = getDataLayout()->getTypeAllocSize(C->getType());
6672       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6673
6674       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6675       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRcp))
6676                      .addReg(VReg1, RegState::Define)
6677                      .addConstantPoolIndex(Idx)
6678                      .addImm(0));
6679       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6680                      .addReg(NewVReg1)
6681                      .addReg(VReg1, RegState::Kill));
6682     }
6683
6684     BuildMI(DispatchBB, dl, TII->get(ARM::Bcc))
6685       .addMBB(TrapBB)
6686       .addImm(ARMCC::HI)
6687       .addReg(ARM::CPSR);
6688
6689     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6690     AddDefaultCC(
6691       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::MOVsi), NewVReg3)
6692                      .addReg(NewVReg1)
6693                      .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6694     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6695     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::LEApcrelJT), NewVReg4)
6696                    .addJumpTableIndex(MJTI)
6697                    .addImm(UId));
6698
6699     MachineMemOperand *JTMMOLd =
6700       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6701                                MachineMemOperand::MOLoad, 4, 4);
6702     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6703     AddDefaultPred(
6704       BuildMI(DispContBB, dl, TII->get(ARM::LDRrs), NewVReg5)
6705       .addReg(NewVReg3, RegState::Kill)
6706       .addReg(NewVReg4)
6707       .addImm(0)
6708       .addMemOperand(JTMMOLd));
6709
6710     if (RelocM == Reloc::PIC_) {
6711       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTadd))
6712         .addReg(NewVReg5, RegState::Kill)
6713         .addReg(NewVReg4)
6714         .addJumpTableIndex(MJTI)
6715         .addImm(UId);
6716     } else {
6717       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTr))
6718         .addReg(NewVReg5, RegState::Kill)
6719         .addJumpTableIndex(MJTI)
6720         .addImm(UId);
6721     }
6722   }
6723
6724   // Add the jump table entries as successors to the MBB.
6725   SmallPtrSet<MachineBasicBlock*, 8> SeenMBBs;
6726   for (std::vector<MachineBasicBlock*>::iterator
6727          I = LPadList.begin(), E = LPadList.end(); I != E; ++I) {
6728     MachineBasicBlock *CurMBB = *I;
6729     if (SeenMBBs.insert(CurMBB))
6730       DispContBB->addSuccessor(CurMBB);
6731   }
6732
6733   // N.B. the order the invoke BBs are processed in doesn't matter here.
6734   const MCPhysReg *SavedRegs = RI.getCalleeSavedRegs(MF);
6735   SmallVector<MachineBasicBlock*, 64> MBBLPads;
6736   for (SmallPtrSet<MachineBasicBlock*, 64>::iterator
6737          I = InvokeBBs.begin(), E = InvokeBBs.end(); I != E; ++I) {
6738     MachineBasicBlock *BB = *I;
6739
6740     // Remove the landing pad successor from the invoke block and replace it
6741     // with the new dispatch block.
6742     SmallVector<MachineBasicBlock*, 4> Successors(BB->succ_begin(),
6743                                                   BB->succ_end());
6744     while (!Successors.empty()) {
6745       MachineBasicBlock *SMBB = Successors.pop_back_val();
6746       if (SMBB->isLandingPad()) {
6747         BB->removeSuccessor(SMBB);
6748         MBBLPads.push_back(SMBB);
6749       }
6750     }
6751
6752     BB->addSuccessor(DispatchBB);
6753
6754     // Find the invoke call and mark all of the callee-saved registers as
6755     // 'implicit defined' so that they're spilled. This prevents code from
6756     // moving instructions to before the EH block, where they will never be
6757     // executed.
6758     for (MachineBasicBlock::reverse_iterator
6759            II = BB->rbegin(), IE = BB->rend(); II != IE; ++II) {
6760       if (!II->isCall()) continue;
6761
6762       DenseMap<unsigned, bool> DefRegs;
6763       for (MachineInstr::mop_iterator
6764              OI = II->operands_begin(), OE = II->operands_end();
6765            OI != OE; ++OI) {
6766         if (!OI->isReg()) continue;
6767         DefRegs[OI->getReg()] = true;
6768       }
6769
6770       MachineInstrBuilder MIB(*MF, &*II);
6771
6772       for (unsigned i = 0; SavedRegs[i] != 0; ++i) {
6773         unsigned Reg = SavedRegs[i];
6774         if (Subtarget->isThumb2() &&
6775             !ARM::tGPRRegClass.contains(Reg) &&
6776             !ARM::hGPRRegClass.contains(Reg))
6777           continue;
6778         if (Subtarget->isThumb1Only() && !ARM::tGPRRegClass.contains(Reg))
6779           continue;
6780         if (!Subtarget->isThumb() && !ARM::GPRRegClass.contains(Reg))
6781           continue;
6782         if (!DefRegs[Reg])
6783           MIB.addReg(Reg, RegState::ImplicitDefine | RegState::Dead);
6784       }
6785
6786       break;
6787     }
6788   }
6789
6790   // Mark all former landing pads as non-landing pads. The dispatch is the only
6791   // landing pad now.
6792   for (SmallVectorImpl<MachineBasicBlock*>::iterator
6793          I = MBBLPads.begin(), E = MBBLPads.end(); I != E; ++I)
6794     (*I)->setIsLandingPad(false);
6795
6796   // The instruction is gone now.
6797   MI->eraseFromParent();
6798
6799   return MBB;
6800 }
6801
6802 static
6803 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
6804   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
6805        E = MBB->succ_end(); I != E; ++I)
6806     if (*I != Succ)
6807       return *I;
6808   llvm_unreachable("Expecting a BB with two successors!");
6809 }
6810
6811 /// Return the load opcode for a given load size. If load size >= 8,
6812 /// neon opcode will be returned.
6813 static unsigned getLdOpcode(unsigned LdSize, bool IsThumb1, bool IsThumb2) {
6814   if (LdSize >= 8)
6815     return LdSize == 16 ? ARM::VLD1q32wb_fixed
6816                         : LdSize == 8 ? ARM::VLD1d32wb_fixed : 0;
6817   if (IsThumb1)
6818     return LdSize == 4 ? ARM::tLDRi
6819                        : LdSize == 2 ? ARM::tLDRHi
6820                                      : LdSize == 1 ? ARM::tLDRBi : 0;
6821   if (IsThumb2)
6822     return LdSize == 4 ? ARM::t2LDR_POST
6823                        : LdSize == 2 ? ARM::t2LDRH_POST
6824                                      : LdSize == 1 ? ARM::t2LDRB_POST : 0;
6825   return LdSize == 4 ? ARM::LDR_POST_IMM
6826                      : LdSize == 2 ? ARM::LDRH_POST
6827                                    : LdSize == 1 ? ARM::LDRB_POST_IMM : 0;
6828 }
6829
6830 /// Return the store opcode for a given store size. If store size >= 8,
6831 /// neon opcode will be returned.
6832 static unsigned getStOpcode(unsigned StSize, bool IsThumb1, bool IsThumb2) {
6833   if (StSize >= 8)
6834     return StSize == 16 ? ARM::VST1q32wb_fixed
6835                         : StSize == 8 ? ARM::VST1d32wb_fixed : 0;
6836   if (IsThumb1)
6837     return StSize == 4 ? ARM::tSTRi
6838                        : StSize == 2 ? ARM::tSTRHi
6839                                      : StSize == 1 ? ARM::tSTRBi : 0;
6840   if (IsThumb2)
6841     return StSize == 4 ? ARM::t2STR_POST
6842                        : StSize == 2 ? ARM::t2STRH_POST
6843                                      : StSize == 1 ? ARM::t2STRB_POST : 0;
6844   return StSize == 4 ? ARM::STR_POST_IMM
6845                      : StSize == 2 ? ARM::STRH_POST
6846                                    : StSize == 1 ? ARM::STRB_POST_IMM : 0;
6847 }
6848
6849 /// Emit a post-increment load operation with given size. The instructions
6850 /// will be added to BB at Pos.
6851 static void emitPostLd(MachineBasicBlock *BB, MachineInstr *Pos,
6852                        const TargetInstrInfo *TII, DebugLoc dl,
6853                        unsigned LdSize, unsigned Data, unsigned AddrIn,
6854                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
6855   unsigned LdOpc = getLdOpcode(LdSize, IsThumb1, IsThumb2);
6856   assert(LdOpc != 0 && "Should have a load opcode");
6857   if (LdSize >= 8) {
6858     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6859                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
6860                        .addImm(0));
6861   } else if (IsThumb1) {
6862     // load + update AddrIn
6863     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6864                        .addReg(AddrIn).addImm(0));
6865     MachineInstrBuilder MIB =
6866         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
6867     MIB = AddDefaultT1CC(MIB);
6868     MIB.addReg(AddrIn).addImm(LdSize);
6869     AddDefaultPred(MIB);
6870   } else if (IsThumb2) {
6871     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6872                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
6873                        .addImm(LdSize));
6874   } else { // arm
6875     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
6876                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
6877                        .addReg(0).addImm(LdSize));
6878   }
6879 }
6880
6881 /// Emit a post-increment store operation with given size. The instructions
6882 /// will be added to BB at Pos.
6883 static void emitPostSt(MachineBasicBlock *BB, MachineInstr *Pos,
6884                        const TargetInstrInfo *TII, DebugLoc dl,
6885                        unsigned StSize, unsigned Data, unsigned AddrIn,
6886                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
6887   unsigned StOpc = getStOpcode(StSize, IsThumb1, IsThumb2);
6888   assert(StOpc != 0 && "Should have a store opcode");
6889   if (StSize >= 8) {
6890     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
6891                        .addReg(AddrIn).addImm(0).addReg(Data));
6892   } else if (IsThumb1) {
6893     // store + update AddrIn
6894     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc)).addReg(Data)
6895                        .addReg(AddrIn).addImm(0));
6896     MachineInstrBuilder MIB =
6897         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
6898     MIB = AddDefaultT1CC(MIB);
6899     MIB.addReg(AddrIn).addImm(StSize);
6900     AddDefaultPred(MIB);
6901   } else if (IsThumb2) {
6902     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
6903                        .addReg(Data).addReg(AddrIn).addImm(StSize));
6904   } else { // arm
6905     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
6906                        .addReg(Data).addReg(AddrIn).addReg(0)
6907                        .addImm(StSize));
6908   }
6909 }
6910
6911 MachineBasicBlock *
6912 ARMTargetLowering::EmitStructByval(MachineInstr *MI,
6913                                    MachineBasicBlock *BB) const {
6914   // This pseudo instruction has 3 operands: dst, src, size
6915   // We expand it to a loop if size > Subtarget->getMaxInlineSizeThreshold().
6916   // Otherwise, we will generate unrolled scalar copies.
6917   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
6918   const BasicBlock *LLVM_BB = BB->getBasicBlock();
6919   MachineFunction::iterator It = BB;
6920   ++It;
6921
6922   unsigned dest = MI->getOperand(0).getReg();
6923   unsigned src = MI->getOperand(1).getReg();
6924   unsigned SizeVal = MI->getOperand(2).getImm();
6925   unsigned Align = MI->getOperand(3).getImm();
6926   DebugLoc dl = MI->getDebugLoc();
6927
6928   MachineFunction *MF = BB->getParent();
6929   MachineRegisterInfo &MRI = MF->getRegInfo();
6930   unsigned UnitSize = 0;
6931   const TargetRegisterClass *TRC = nullptr;
6932   const TargetRegisterClass *VecTRC = nullptr;
6933
6934   bool IsThumb1 = Subtarget->isThumb1Only();
6935   bool IsThumb2 = Subtarget->isThumb2();
6936
6937   if (Align & 1) {
6938     UnitSize = 1;
6939   } else if (Align & 2) {
6940     UnitSize = 2;
6941   } else {
6942     // Check whether we can use NEON instructions.
6943     if (!MF->getFunction()->getAttributes().
6944           hasAttribute(AttributeSet::FunctionIndex,
6945                        Attribute::NoImplicitFloat) &&
6946         Subtarget->hasNEON()) {
6947       if ((Align % 16 == 0) && SizeVal >= 16)
6948         UnitSize = 16;
6949       else if ((Align % 8 == 0) && SizeVal >= 8)
6950         UnitSize = 8;
6951     }
6952     // Can't use NEON instructions.
6953     if (UnitSize == 0)
6954       UnitSize = 4;
6955   }
6956
6957   // Select the correct opcode and register class for unit size load/store
6958   bool IsNeon = UnitSize >= 8;
6959   TRC = (IsThumb1 || IsThumb2) ? (const TargetRegisterClass *)&ARM::tGPRRegClass
6960                                : (const TargetRegisterClass *)&ARM::GPRRegClass;
6961   if (IsNeon)
6962     VecTRC = UnitSize == 16
6963                  ? (const TargetRegisterClass *)&ARM::DPairRegClass
6964                  : UnitSize == 8
6965                        ? (const TargetRegisterClass *)&ARM::DPRRegClass
6966                        : nullptr;
6967
6968   unsigned BytesLeft = SizeVal % UnitSize;
6969   unsigned LoopSize = SizeVal - BytesLeft;
6970
6971   if (SizeVal <= Subtarget->getMaxInlineSizeThreshold()) {
6972     // Use LDR and STR to copy.
6973     // [scratch, srcOut] = LDR_POST(srcIn, UnitSize)
6974     // [destOut] = STR_POST(scratch, destIn, UnitSize)
6975     unsigned srcIn = src;
6976     unsigned destIn = dest;
6977     for (unsigned i = 0; i < LoopSize; i+=UnitSize) {
6978       unsigned srcOut = MRI.createVirtualRegister(TRC);
6979       unsigned destOut = MRI.createVirtualRegister(TRC);
6980       unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
6981       emitPostLd(BB, MI, TII, dl, UnitSize, scratch, srcIn, srcOut,
6982                  IsThumb1, IsThumb2);
6983       emitPostSt(BB, MI, TII, dl, UnitSize, scratch, destIn, destOut,
6984                  IsThumb1, IsThumb2);
6985       srcIn = srcOut;
6986       destIn = destOut;
6987     }
6988
6989     // Handle the leftover bytes with LDRB and STRB.
6990     // [scratch, srcOut] = LDRB_POST(srcIn, 1)
6991     // [destOut] = STRB_POST(scratch, destIn, 1)
6992     for (unsigned i = 0; i < BytesLeft; i++) {
6993       unsigned srcOut = MRI.createVirtualRegister(TRC);
6994       unsigned destOut = MRI.createVirtualRegister(TRC);
6995       unsigned scratch = MRI.createVirtualRegister(TRC);
6996       emitPostLd(BB, MI, TII, dl, 1, scratch, srcIn, srcOut,
6997                  IsThumb1, IsThumb2);
6998       emitPostSt(BB, MI, TII, dl, 1, scratch, destIn, destOut,
6999                  IsThumb1, IsThumb2);
7000       srcIn = srcOut;
7001       destIn = destOut;
7002     }
7003     MI->eraseFromParent();   // The instruction is gone now.
7004     return BB;
7005   }
7006
7007   // Expand the pseudo op to a loop.
7008   // thisMBB:
7009   //   ...
7010   //   movw varEnd, # --> with thumb2
7011   //   movt varEnd, #
7012   //   ldrcp varEnd, idx --> without thumb2
7013   //   fallthrough --> loopMBB
7014   // loopMBB:
7015   //   PHI varPhi, varEnd, varLoop
7016   //   PHI srcPhi, src, srcLoop
7017   //   PHI destPhi, dst, destLoop
7018   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7019   //   [destLoop] = STR_POST(scratch, destPhi, UnitSize)
7020   //   subs varLoop, varPhi, #UnitSize
7021   //   bne loopMBB
7022   //   fallthrough --> exitMBB
7023   // exitMBB:
7024   //   epilogue to handle left-over bytes
7025   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7026   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7027   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7028   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7029   MF->insert(It, loopMBB);
7030   MF->insert(It, exitMBB);
7031
7032   // Transfer the remainder of BB and its successor edges to exitMBB.
7033   exitMBB->splice(exitMBB->begin(), BB,
7034                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
7035   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
7036
7037   // Load an immediate to varEnd.
7038   unsigned varEnd = MRI.createVirtualRegister(TRC);
7039   if (IsThumb2) {
7040     unsigned Vtmp = varEnd;
7041     if ((LoopSize & 0xFFFF0000) != 0)
7042       Vtmp = MRI.createVirtualRegister(TRC);
7043     AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2MOVi16), Vtmp)
7044                        .addImm(LoopSize & 0xFFFF));
7045
7046     if ((LoopSize & 0xFFFF0000) != 0)
7047       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2MOVTi16), varEnd)
7048                          .addReg(Vtmp).addImm(LoopSize >> 16));
7049   } else {
7050     MachineConstantPool *ConstantPool = MF->getConstantPool();
7051     Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
7052     const Constant *C = ConstantInt::get(Int32Ty, LoopSize);
7053
7054     // MachineConstantPool wants an explicit alignment.
7055     unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
7056     if (Align == 0)
7057       Align = getDataLayout()->getTypeAllocSize(C->getType());
7058     unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
7059
7060     if (IsThumb1)
7061       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::tLDRpci)).addReg(
7062           varEnd, RegState::Define).addConstantPoolIndex(Idx));
7063     else
7064       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::LDRcp)).addReg(
7065           varEnd, RegState::Define).addConstantPoolIndex(Idx).addImm(0));
7066   }
7067   BB->addSuccessor(loopMBB);
7068
7069   // Generate the loop body:
7070   //   varPhi = PHI(varLoop, varEnd)
7071   //   srcPhi = PHI(srcLoop, src)
7072   //   destPhi = PHI(destLoop, dst)
7073   MachineBasicBlock *entryBB = BB;
7074   BB = loopMBB;
7075   unsigned varLoop = MRI.createVirtualRegister(TRC);
7076   unsigned varPhi = MRI.createVirtualRegister(TRC);
7077   unsigned srcLoop = MRI.createVirtualRegister(TRC);
7078   unsigned srcPhi = MRI.createVirtualRegister(TRC);
7079   unsigned destLoop = MRI.createVirtualRegister(TRC);
7080   unsigned destPhi = MRI.createVirtualRegister(TRC);
7081
7082   BuildMI(*BB, BB->begin(), dl, TII->get(ARM::PHI), varPhi)
7083     .addReg(varLoop).addMBB(loopMBB)
7084     .addReg(varEnd).addMBB(entryBB);
7085   BuildMI(BB, dl, TII->get(ARM::PHI), srcPhi)
7086     .addReg(srcLoop).addMBB(loopMBB)
7087     .addReg(src).addMBB(entryBB);
7088   BuildMI(BB, dl, TII->get(ARM::PHI), destPhi)
7089     .addReg(destLoop).addMBB(loopMBB)
7090     .addReg(dest).addMBB(entryBB);
7091
7092   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7093   //   [destLoop] = STR_POST(scratch, destPhi, UnitSiz)
7094   unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
7095   emitPostLd(BB, BB->end(), TII, dl, UnitSize, scratch, srcPhi, srcLoop,
7096              IsThumb1, IsThumb2);
7097   emitPostSt(BB, BB->end(), TII, dl, UnitSize, scratch, destPhi, destLoop,
7098              IsThumb1, IsThumb2);
7099
7100   // Decrement loop variable by UnitSize.
7101   if (IsThumb1) {
7102     MachineInstrBuilder MIB =
7103         BuildMI(*BB, BB->end(), dl, TII->get(ARM::tSUBi8), varLoop);
7104     MIB = AddDefaultT1CC(MIB);
7105     MIB.addReg(varPhi).addImm(UnitSize);
7106     AddDefaultPred(MIB);
7107   } else {
7108     MachineInstrBuilder MIB =
7109         BuildMI(*BB, BB->end(), dl,
7110                 TII->get(IsThumb2 ? ARM::t2SUBri : ARM::SUBri), varLoop);
7111     AddDefaultCC(AddDefaultPred(MIB.addReg(varPhi).addImm(UnitSize)));
7112     MIB->getOperand(5).setReg(ARM::CPSR);
7113     MIB->getOperand(5).setIsDef(true);
7114   }
7115   BuildMI(*BB, BB->end(), dl,
7116           TII->get(IsThumb1 ? ARM::tBcc : IsThumb2 ? ARM::t2Bcc : ARM::Bcc))
7117       .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
7118
7119   // loopMBB can loop back to loopMBB or fall through to exitMBB.
7120   BB->addSuccessor(loopMBB);
7121   BB->addSuccessor(exitMBB);
7122
7123   // Add epilogue to handle BytesLeft.
7124   BB = exitMBB;
7125   MachineInstr *StartOfExit = exitMBB->begin();
7126
7127   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7128   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7129   unsigned srcIn = srcLoop;
7130   unsigned destIn = destLoop;
7131   for (unsigned i = 0; i < BytesLeft; i++) {
7132     unsigned srcOut = MRI.createVirtualRegister(TRC);
7133     unsigned destOut = MRI.createVirtualRegister(TRC);
7134     unsigned scratch = MRI.createVirtualRegister(TRC);
7135     emitPostLd(BB, StartOfExit, TII, dl, 1, scratch, srcIn, srcOut,
7136                IsThumb1, IsThumb2);
7137     emitPostSt(BB, StartOfExit, TII, dl, 1, scratch, destIn, destOut,
7138                IsThumb1, IsThumb2);
7139     srcIn = srcOut;
7140     destIn = destOut;
7141   }
7142
7143   MI->eraseFromParent();   // The instruction is gone now.
7144   return BB;
7145 }
7146
7147 MachineBasicBlock *
7148 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7149                                                MachineBasicBlock *BB) const {
7150   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7151   DebugLoc dl = MI->getDebugLoc();
7152   bool isThumb2 = Subtarget->isThumb2();
7153   switch (MI->getOpcode()) {
7154   default: {
7155     MI->dump();
7156     llvm_unreachable("Unexpected instr type to insert");
7157   }
7158   // The Thumb2 pre-indexed stores have the same MI operands, they just
7159   // define them differently in the .td files from the isel patterns, so
7160   // they need pseudos.
7161   case ARM::t2STR_preidx:
7162     MI->setDesc(TII->get(ARM::t2STR_PRE));
7163     return BB;
7164   case ARM::t2STRB_preidx:
7165     MI->setDesc(TII->get(ARM::t2STRB_PRE));
7166     return BB;
7167   case ARM::t2STRH_preidx:
7168     MI->setDesc(TII->get(ARM::t2STRH_PRE));
7169     return BB;
7170
7171   case ARM::STRi_preidx:
7172   case ARM::STRBi_preidx: {
7173     unsigned NewOpc = MI->getOpcode() == ARM::STRi_preidx ?
7174       ARM::STR_PRE_IMM : ARM::STRB_PRE_IMM;
7175     // Decode the offset.
7176     unsigned Offset = MI->getOperand(4).getImm();
7177     bool isSub = ARM_AM::getAM2Op(Offset) == ARM_AM::sub;
7178     Offset = ARM_AM::getAM2Offset(Offset);
7179     if (isSub)
7180       Offset = -Offset;
7181
7182     MachineMemOperand *MMO = *MI->memoperands_begin();
7183     BuildMI(*BB, MI, dl, TII->get(NewOpc))
7184       .addOperand(MI->getOperand(0))  // Rn_wb
7185       .addOperand(MI->getOperand(1))  // Rt
7186       .addOperand(MI->getOperand(2))  // Rn
7187       .addImm(Offset)                 // offset (skip GPR==zero_reg)
7188       .addOperand(MI->getOperand(5))  // pred
7189       .addOperand(MI->getOperand(6))
7190       .addMemOperand(MMO);
7191     MI->eraseFromParent();
7192     return BB;
7193   }
7194   case ARM::STRr_preidx:
7195   case ARM::STRBr_preidx:
7196   case ARM::STRH_preidx: {
7197     unsigned NewOpc;
7198     switch (MI->getOpcode()) {
7199     default: llvm_unreachable("unexpected opcode!");
7200     case ARM::STRr_preidx: NewOpc = ARM::STR_PRE_REG; break;
7201     case ARM::STRBr_preidx: NewOpc = ARM::STRB_PRE_REG; break;
7202     case ARM::STRH_preidx: NewOpc = ARM::STRH_PRE; break;
7203     }
7204     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
7205     for (unsigned i = 0; i < MI->getNumOperands(); ++i)
7206       MIB.addOperand(MI->getOperand(i));
7207     MI->eraseFromParent();
7208     return BB;
7209   }
7210
7211   case ARM::tMOVCCr_pseudo: {
7212     // To "insert" a SELECT_CC instruction, we actually have to insert the
7213     // diamond control-flow pattern.  The incoming instruction knows the
7214     // destination vreg to set, the condition code register to branch on, the
7215     // true/false values to select between, and a branch opcode to use.
7216     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7217     MachineFunction::iterator It = BB;
7218     ++It;
7219
7220     //  thisMBB:
7221     //  ...
7222     //   TrueVal = ...
7223     //   cmpTY ccX, r1, r2
7224     //   bCC copy1MBB
7225     //   fallthrough --> copy0MBB
7226     MachineBasicBlock *thisMBB  = BB;
7227     MachineFunction *F = BB->getParent();
7228     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7229     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
7230     F->insert(It, copy0MBB);
7231     F->insert(It, sinkMBB);
7232
7233     // Transfer the remainder of BB and its successor edges to sinkMBB.
7234     sinkMBB->splice(sinkMBB->begin(), BB,
7235                     std::next(MachineBasicBlock::iterator(MI)), BB->end());
7236     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
7237
7238     BB->addSuccessor(copy0MBB);
7239     BB->addSuccessor(sinkMBB);
7240
7241     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
7242       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
7243
7244     //  copy0MBB:
7245     //   %FalseValue = ...
7246     //   # fallthrough to sinkMBB
7247     BB = copy0MBB;
7248
7249     // Update machine-CFG edges
7250     BB->addSuccessor(sinkMBB);
7251
7252     //  sinkMBB:
7253     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7254     //  ...
7255     BB = sinkMBB;
7256     BuildMI(*BB, BB->begin(), dl,
7257             TII->get(ARM::PHI), MI->getOperand(0).getReg())
7258       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7259       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7260
7261     MI->eraseFromParent();   // The pseudo instruction is gone now.
7262     return BB;
7263   }
7264
7265   case ARM::BCCi64:
7266   case ARM::BCCZi64: {
7267     // If there is an unconditional branch to the other successor, remove it.
7268     BB->erase(std::next(MachineBasicBlock::iterator(MI)), BB->end());
7269
7270     // Compare both parts that make up the double comparison separately for
7271     // equality.
7272     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
7273
7274     unsigned LHS1 = MI->getOperand(1).getReg();
7275     unsigned LHS2 = MI->getOperand(2).getReg();
7276     if (RHSisZero) {
7277       AddDefaultPred(BuildMI(BB, dl,
7278                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7279                      .addReg(LHS1).addImm(0));
7280       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7281         .addReg(LHS2).addImm(0)
7282         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7283     } else {
7284       unsigned RHS1 = MI->getOperand(3).getReg();
7285       unsigned RHS2 = MI->getOperand(4).getReg();
7286       AddDefaultPred(BuildMI(BB, dl,
7287                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7288                      .addReg(LHS1).addReg(RHS1));
7289       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7290         .addReg(LHS2).addReg(RHS2)
7291         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7292     }
7293
7294     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
7295     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
7296     if (MI->getOperand(0).getImm() == ARMCC::NE)
7297       std::swap(destMBB, exitMBB);
7298
7299     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
7300       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
7301     if (isThumb2)
7302       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2B)).addMBB(exitMBB));
7303     else
7304       BuildMI(BB, dl, TII->get(ARM::B)) .addMBB(exitMBB);
7305
7306     MI->eraseFromParent();   // The pseudo instruction is gone now.
7307     return BB;
7308   }
7309
7310   case ARM::Int_eh_sjlj_setjmp:
7311   case ARM::Int_eh_sjlj_setjmp_nofp:
7312   case ARM::tInt_eh_sjlj_setjmp:
7313   case ARM::t2Int_eh_sjlj_setjmp:
7314   case ARM::t2Int_eh_sjlj_setjmp_nofp:
7315     EmitSjLjDispatchBlock(MI, BB);
7316     return BB;
7317
7318   case ARM::ABS:
7319   case ARM::t2ABS: {
7320     // To insert an ABS instruction, we have to insert the
7321     // diamond control-flow pattern.  The incoming instruction knows the
7322     // source vreg to test against 0, the destination vreg to set,
7323     // the condition code register to branch on, the
7324     // true/false values to select between, and a branch opcode to use.
7325     // It transforms
7326     //     V1 = ABS V0
7327     // into
7328     //     V2 = MOVS V0
7329     //     BCC                      (branch to SinkBB if V0 >= 0)
7330     //     RSBBB: V3 = RSBri V2, 0  (compute ABS if V2 < 0)
7331     //     SinkBB: V1 = PHI(V2, V3)
7332     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7333     MachineFunction::iterator BBI = BB;
7334     ++BBI;
7335     MachineFunction *Fn = BB->getParent();
7336     MachineBasicBlock *RSBBB = Fn->CreateMachineBasicBlock(LLVM_BB);
7337     MachineBasicBlock *SinkBB  = Fn->CreateMachineBasicBlock(LLVM_BB);
7338     Fn->insert(BBI, RSBBB);
7339     Fn->insert(BBI, SinkBB);
7340
7341     unsigned int ABSSrcReg = MI->getOperand(1).getReg();
7342     unsigned int ABSDstReg = MI->getOperand(0).getReg();
7343     bool isThumb2 = Subtarget->isThumb2();
7344     MachineRegisterInfo &MRI = Fn->getRegInfo();
7345     // In Thumb mode S must not be specified if source register is the SP or
7346     // PC and if destination register is the SP, so restrict register class
7347     unsigned NewRsbDstReg = MRI.createVirtualRegister(isThumb2 ?
7348       (const TargetRegisterClass*)&ARM::rGPRRegClass :
7349       (const TargetRegisterClass*)&ARM::GPRRegClass);
7350
7351     // Transfer the remainder of BB and its successor edges to sinkMBB.
7352     SinkBB->splice(SinkBB->begin(), BB,
7353                    std::next(MachineBasicBlock::iterator(MI)), BB->end());
7354     SinkBB->transferSuccessorsAndUpdatePHIs(BB);
7355
7356     BB->addSuccessor(RSBBB);
7357     BB->addSuccessor(SinkBB);
7358
7359     // fall through to SinkMBB
7360     RSBBB->addSuccessor(SinkBB);
7361
7362     // insert a cmp at the end of BB
7363     AddDefaultPred(BuildMI(BB, dl,
7364                            TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7365                    .addReg(ABSSrcReg).addImm(0));
7366
7367     // insert a bcc with opposite CC to ARMCC::MI at the end of BB
7368     BuildMI(BB, dl,
7369       TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc)).addMBB(SinkBB)
7370       .addImm(ARMCC::getOppositeCondition(ARMCC::MI)).addReg(ARM::CPSR);
7371
7372     // insert rsbri in RSBBB
7373     // Note: BCC and rsbri will be converted into predicated rsbmi
7374     // by if-conversion pass
7375     BuildMI(*RSBBB, RSBBB->begin(), dl,
7376       TII->get(isThumb2 ? ARM::t2RSBri : ARM::RSBri), NewRsbDstReg)
7377       .addReg(ABSSrcReg, RegState::Kill)
7378       .addImm(0).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
7379
7380     // insert PHI in SinkBB,
7381     // reuse ABSDstReg to not change uses of ABS instruction
7382     BuildMI(*SinkBB, SinkBB->begin(), dl,
7383       TII->get(ARM::PHI), ABSDstReg)
7384       .addReg(NewRsbDstReg).addMBB(RSBBB)
7385       .addReg(ABSSrcReg).addMBB(BB);
7386
7387     // remove ABS instruction
7388     MI->eraseFromParent();
7389
7390     // return last added BB
7391     return SinkBB;
7392   }
7393   case ARM::COPY_STRUCT_BYVAL_I32:
7394     ++NumLoopByVals;
7395     return EmitStructByval(MI, BB);
7396   }
7397 }
7398
7399 void ARMTargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
7400                                                       SDNode *Node) const {
7401   if (!MI->hasPostISelHook()) {
7402     assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
7403            "Pseudo flag-setting opcodes must be marked with 'hasPostISelHook'");
7404     return;
7405   }
7406
7407   const MCInstrDesc *MCID = &MI->getDesc();
7408   // Adjust potentially 's' setting instructions after isel, i.e. ADC, SBC, RSB,
7409   // RSC. Coming out of isel, they have an implicit CPSR def, but the optional
7410   // operand is still set to noreg. If needed, set the optional operand's
7411   // register to CPSR, and remove the redundant implicit def.
7412   //
7413   // e.g. ADCS (..., CPSR<imp-def>) -> ADC (... opt:CPSR<def>).
7414
7415   // Rename pseudo opcodes.
7416   unsigned NewOpc = convertAddSubFlagsOpcode(MI->getOpcode());
7417   if (NewOpc) {
7418     const ARMBaseInstrInfo *TII =
7419       static_cast<const ARMBaseInstrInfo*>(getTargetMachine().getInstrInfo());
7420     MCID = &TII->get(NewOpc);
7421
7422     assert(MCID->getNumOperands() == MI->getDesc().getNumOperands() + 1 &&
7423            "converted opcode should be the same except for cc_out");
7424
7425     MI->setDesc(*MCID);
7426
7427     // Add the optional cc_out operand
7428     MI->addOperand(MachineOperand::CreateReg(0, /*isDef=*/true));
7429   }
7430   unsigned ccOutIdx = MCID->getNumOperands() - 1;
7431
7432   // Any ARM instruction that sets the 's' bit should specify an optional
7433   // "cc_out" operand in the last operand position.
7434   if (!MI->hasOptionalDef() || !MCID->OpInfo[ccOutIdx].isOptionalDef()) {
7435     assert(!NewOpc && "Optional cc_out operand required");
7436     return;
7437   }
7438   // Look for an implicit def of CPSR added by MachineInstr ctor. Remove it
7439   // since we already have an optional CPSR def.
7440   bool definesCPSR = false;
7441   bool deadCPSR = false;
7442   for (unsigned i = MCID->getNumOperands(), e = MI->getNumOperands();
7443        i != e; ++i) {
7444     const MachineOperand &MO = MI->getOperand(i);
7445     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR) {
7446       definesCPSR = true;
7447       if (MO.isDead())
7448         deadCPSR = true;
7449       MI->RemoveOperand(i);
7450       break;
7451     }
7452   }
7453   if (!definesCPSR) {
7454     assert(!NewOpc && "Optional cc_out operand required");
7455     return;
7456   }
7457   assert(deadCPSR == !Node->hasAnyUseOfValue(1) && "inconsistent dead flag");
7458   if (deadCPSR) {
7459     assert(!MI->getOperand(ccOutIdx).getReg() &&
7460            "expect uninitialized optional cc_out operand");
7461     return;
7462   }
7463
7464   // If this instruction was defined with an optional CPSR def and its dag node
7465   // had a live implicit CPSR def, then activate the optional CPSR def.
7466   MachineOperand &MO = MI->getOperand(ccOutIdx);
7467   MO.setReg(ARM::CPSR);
7468   MO.setIsDef(true);
7469 }
7470
7471 //===----------------------------------------------------------------------===//
7472 //                           ARM Optimization Hooks
7473 //===----------------------------------------------------------------------===//
7474
7475 // Helper function that checks if N is a null or all ones constant.
7476 static inline bool isZeroOrAllOnes(SDValue N, bool AllOnes) {
7477   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N);
7478   if (!C)
7479     return false;
7480   return AllOnes ? C->isAllOnesValue() : C->isNullValue();
7481 }
7482
7483 // Return true if N is conditionally 0 or all ones.
7484 // Detects these expressions where cc is an i1 value:
7485 //
7486 //   (select cc 0, y)   [AllOnes=0]
7487 //   (select cc y, 0)   [AllOnes=0]
7488 //   (zext cc)          [AllOnes=0]
7489 //   (sext cc)          [AllOnes=0/1]
7490 //   (select cc -1, y)  [AllOnes=1]
7491 //   (select cc y, -1)  [AllOnes=1]
7492 //
7493 // Invert is set when N is the null/all ones constant when CC is false.
7494 // OtherOp is set to the alternative value of N.
7495 static bool isConditionalZeroOrAllOnes(SDNode *N, bool AllOnes,
7496                                        SDValue &CC, bool &Invert,
7497                                        SDValue &OtherOp,
7498                                        SelectionDAG &DAG) {
7499   switch (N->getOpcode()) {
7500   default: return false;
7501   case ISD::SELECT: {
7502     CC = N->getOperand(0);
7503     SDValue N1 = N->getOperand(1);
7504     SDValue N2 = N->getOperand(2);
7505     if (isZeroOrAllOnes(N1, AllOnes)) {
7506       Invert = false;
7507       OtherOp = N2;
7508       return true;
7509     }
7510     if (isZeroOrAllOnes(N2, AllOnes)) {
7511       Invert = true;
7512       OtherOp = N1;
7513       return true;
7514     }
7515     return false;
7516   }
7517   case ISD::ZERO_EXTEND:
7518     // (zext cc) can never be the all ones value.
7519     if (AllOnes)
7520       return false;
7521     // Fall through.
7522   case ISD::SIGN_EXTEND: {
7523     EVT VT = N->getValueType(0);
7524     CC = N->getOperand(0);
7525     if (CC.getValueType() != MVT::i1)
7526       return false;
7527     Invert = !AllOnes;
7528     if (AllOnes)
7529       // When looking for an AllOnes constant, N is an sext, and the 'other'
7530       // value is 0.
7531       OtherOp = DAG.getConstant(0, VT);
7532     else if (N->getOpcode() == ISD::ZERO_EXTEND)
7533       // When looking for a 0 constant, N can be zext or sext.
7534       OtherOp = DAG.getConstant(1, VT);
7535     else
7536       OtherOp = DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT);
7537     return true;
7538   }
7539   }
7540 }
7541
7542 // Combine a constant select operand into its use:
7543 //
7544 //   (add (select cc, 0, c), x)  -> (select cc, x, (add, x, c))
7545 //   (sub x, (select cc, 0, c))  -> (select cc, x, (sub, x, c))
7546 //   (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))  [AllOnes=1]
7547 //   (or  (select cc, 0, c), x)  -> (select cc, x, (or, x, c))
7548 //   (xor (select cc, 0, c), x)  -> (select cc, x, (xor, x, c))
7549 //
7550 // The transform is rejected if the select doesn't have a constant operand that
7551 // is null, or all ones when AllOnes is set.
7552 //
7553 // Also recognize sext/zext from i1:
7554 //
7555 //   (add (zext cc), x) -> (select cc (add x, 1), x)
7556 //   (add (sext cc), x) -> (select cc (add x, -1), x)
7557 //
7558 // These transformations eventually create predicated instructions.
7559 //
7560 // @param N       The node to transform.
7561 // @param Slct    The N operand that is a select.
7562 // @param OtherOp The other N operand (x above).
7563 // @param DCI     Context.
7564 // @param AllOnes Require the select constant to be all ones instead of null.
7565 // @returns The new node, or SDValue() on failure.
7566 static
7567 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
7568                             TargetLowering::DAGCombinerInfo &DCI,
7569                             bool AllOnes = false) {
7570   SelectionDAG &DAG = DCI.DAG;
7571   EVT VT = N->getValueType(0);
7572   SDValue NonConstantVal;
7573   SDValue CCOp;
7574   bool SwapSelectOps;
7575   if (!isConditionalZeroOrAllOnes(Slct.getNode(), AllOnes, CCOp, SwapSelectOps,
7576                                   NonConstantVal, DAG))
7577     return SDValue();
7578
7579   // Slct is now know to be the desired identity constant when CC is true.
7580   SDValue TrueVal = OtherOp;
7581   SDValue FalseVal = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
7582                                  OtherOp, NonConstantVal);
7583   // Unless SwapSelectOps says CC should be false.
7584   if (SwapSelectOps)
7585     std::swap(TrueVal, FalseVal);
7586
7587   return DAG.getNode(ISD::SELECT, SDLoc(N), VT,
7588                      CCOp, TrueVal, FalseVal);
7589 }
7590
7591 // Attempt combineSelectAndUse on each operand of a commutative operator N.
7592 static
7593 SDValue combineSelectAndUseCommutative(SDNode *N, bool AllOnes,
7594                                        TargetLowering::DAGCombinerInfo &DCI) {
7595   SDValue N0 = N->getOperand(0);
7596   SDValue N1 = N->getOperand(1);
7597   if (N0.getNode()->hasOneUse()) {
7598     SDValue Result = combineSelectAndUse(N, N0, N1, DCI, AllOnes);
7599     if (Result.getNode())
7600       return Result;
7601   }
7602   if (N1.getNode()->hasOneUse()) {
7603     SDValue Result = combineSelectAndUse(N, N1, N0, DCI, AllOnes);
7604     if (Result.getNode())
7605       return Result;
7606   }
7607   return SDValue();
7608 }
7609
7610 // AddCombineToVPADDL- For pair-wise add on neon, use the vpaddl instruction
7611 // (only after legalization).
7612 static SDValue AddCombineToVPADDL(SDNode *N, SDValue N0, SDValue N1,
7613                                  TargetLowering::DAGCombinerInfo &DCI,
7614                                  const ARMSubtarget *Subtarget) {
7615
7616   // Only perform optimization if after legalize, and if NEON is available. We
7617   // also expected both operands to be BUILD_VECTORs.
7618   if (DCI.isBeforeLegalize() || !Subtarget->hasNEON()
7619       || N0.getOpcode() != ISD::BUILD_VECTOR
7620       || N1.getOpcode() != ISD::BUILD_VECTOR)
7621     return SDValue();
7622
7623   // Check output type since VPADDL operand elements can only be 8, 16, or 32.
7624   EVT VT = N->getValueType(0);
7625   if (!VT.isInteger() || VT.getVectorElementType() == MVT::i64)
7626     return SDValue();
7627
7628   // Check that the vector operands are of the right form.
7629   // N0 and N1 are BUILD_VECTOR nodes with N number of EXTRACT_VECTOR
7630   // operands, where N is the size of the formed vector.
7631   // Each EXTRACT_VECTOR should have the same input vector and odd or even
7632   // index such that we have a pair wise add pattern.
7633
7634   // Grab the vector that all EXTRACT_VECTOR nodes should be referencing.
7635   if (N0->getOperand(0)->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
7636     return SDValue();
7637   SDValue Vec = N0->getOperand(0)->getOperand(0);
7638   SDNode *V = Vec.getNode();
7639   unsigned nextIndex = 0;
7640
7641   // For each operands to the ADD which are BUILD_VECTORs,
7642   // check to see if each of their operands are an EXTRACT_VECTOR with
7643   // the same vector and appropriate index.
7644   for (unsigned i = 0, e = N0->getNumOperands(); i != e; ++i) {
7645     if (N0->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT
7646         && N1->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7647
7648       SDValue ExtVec0 = N0->getOperand(i);
7649       SDValue ExtVec1 = N1->getOperand(i);
7650
7651       // First operand is the vector, verify its the same.
7652       if (V != ExtVec0->getOperand(0).getNode() ||
7653           V != ExtVec1->getOperand(0).getNode())
7654         return SDValue();
7655
7656       // Second is the constant, verify its correct.
7657       ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(ExtVec0->getOperand(1));
7658       ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(ExtVec1->getOperand(1));
7659
7660       // For the constant, we want to see all the even or all the odd.
7661       if (!C0 || !C1 || C0->getZExtValue() != nextIndex
7662           || C1->getZExtValue() != nextIndex+1)
7663         return SDValue();
7664
7665       // Increment index.
7666       nextIndex+=2;
7667     } else
7668       return SDValue();
7669   }
7670
7671   // Create VPADDL node.
7672   SelectionDAG &DAG = DCI.DAG;
7673   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7674
7675   // Build operand list.
7676   SmallVector<SDValue, 8> Ops;
7677   Ops.push_back(DAG.getConstant(Intrinsic::arm_neon_vpaddls,
7678                                 TLI.getPointerTy()));
7679
7680   // Input is the vector.
7681   Ops.push_back(Vec);
7682
7683   // Get widened type and narrowed type.
7684   MVT widenType;
7685   unsigned numElem = VT.getVectorNumElements();
7686
7687   EVT inputLaneType = Vec.getValueType().getVectorElementType();
7688   switch (inputLaneType.getSimpleVT().SimpleTy) {
7689     case MVT::i8: widenType = MVT::getVectorVT(MVT::i16, numElem); break;
7690     case MVT::i16: widenType = MVT::getVectorVT(MVT::i32, numElem); break;
7691     case MVT::i32: widenType = MVT::getVectorVT(MVT::i64, numElem); break;
7692     default:
7693       llvm_unreachable("Invalid vector element type for padd optimization.");
7694   }
7695
7696   SDValue tmp = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), widenType, Ops);
7697   unsigned ExtOp = VT.bitsGT(tmp.getValueType()) ? ISD::ANY_EXTEND : ISD::TRUNCATE;
7698   return DAG.getNode(ExtOp, SDLoc(N), VT, tmp);
7699 }
7700
7701 static SDValue findMUL_LOHI(SDValue V) {
7702   if (V->getOpcode() == ISD::UMUL_LOHI ||
7703       V->getOpcode() == ISD::SMUL_LOHI)
7704     return V;
7705   return SDValue();
7706 }
7707
7708 static SDValue AddCombineTo64bitMLAL(SDNode *AddcNode,
7709                                      TargetLowering::DAGCombinerInfo &DCI,
7710                                      const ARMSubtarget *Subtarget) {
7711
7712   if (Subtarget->isThumb1Only()) return SDValue();
7713
7714   // Only perform the checks after legalize when the pattern is available.
7715   if (DCI.isBeforeLegalize()) return SDValue();
7716
7717   // Look for multiply add opportunities.
7718   // The pattern is a ISD::UMUL_LOHI followed by two add nodes, where
7719   // each add nodes consumes a value from ISD::UMUL_LOHI and there is
7720   // a glue link from the first add to the second add.
7721   // If we find this pattern, we can replace the U/SMUL_LOHI, ADDC, and ADDE by
7722   // a S/UMLAL instruction.
7723   //          loAdd   UMUL_LOHI
7724   //            \    / :lo    \ :hi
7725   //             \  /          \          [no multiline comment]
7726   //              ADDC         |  hiAdd
7727   //                 \ :glue  /  /
7728   //                  \      /  /
7729   //                    ADDE
7730   //
7731   assert(AddcNode->getOpcode() == ISD::ADDC && "Expect an ADDC");
7732   SDValue AddcOp0 = AddcNode->getOperand(0);
7733   SDValue AddcOp1 = AddcNode->getOperand(1);
7734
7735   // Check if the two operands are from the same mul_lohi node.
7736   if (AddcOp0.getNode() == AddcOp1.getNode())
7737     return SDValue();
7738
7739   assert(AddcNode->getNumValues() == 2 &&
7740          AddcNode->getValueType(0) == MVT::i32 &&
7741          "Expect ADDC with two result values. First: i32");
7742
7743   // Check that we have a glued ADDC node.
7744   if (AddcNode->getValueType(1) != MVT::Glue)
7745     return SDValue();
7746
7747   // Check that the ADDC adds the low result of the S/UMUL_LOHI.
7748   if (AddcOp0->getOpcode() != ISD::UMUL_LOHI &&
7749       AddcOp0->getOpcode() != ISD::SMUL_LOHI &&
7750       AddcOp1->getOpcode() != ISD::UMUL_LOHI &&
7751       AddcOp1->getOpcode() != ISD::SMUL_LOHI)
7752     return SDValue();
7753
7754   // Look for the glued ADDE.
7755   SDNode* AddeNode = AddcNode->getGluedUser();
7756   if (!AddeNode)
7757     return SDValue();
7758
7759   // Make sure it is really an ADDE.
7760   if (AddeNode->getOpcode() != ISD::ADDE)
7761     return SDValue();
7762
7763   assert(AddeNode->getNumOperands() == 3 &&
7764          AddeNode->getOperand(2).getValueType() == MVT::Glue &&
7765          "ADDE node has the wrong inputs");
7766
7767   // Check for the triangle shape.
7768   SDValue AddeOp0 = AddeNode->getOperand(0);
7769   SDValue AddeOp1 = AddeNode->getOperand(1);
7770
7771   // Make sure that the ADDE operands are not coming from the same node.
7772   if (AddeOp0.getNode() == AddeOp1.getNode())
7773     return SDValue();
7774
7775   // Find the MUL_LOHI node walking up ADDE's operands.
7776   bool IsLeftOperandMUL = false;
7777   SDValue MULOp = findMUL_LOHI(AddeOp0);
7778   if (MULOp == SDValue())
7779    MULOp = findMUL_LOHI(AddeOp1);
7780   else
7781     IsLeftOperandMUL = true;
7782   if (MULOp == SDValue())
7783      return SDValue();
7784
7785   // Figure out the right opcode.
7786   unsigned Opc = MULOp->getOpcode();
7787   unsigned FinalOpc = (Opc == ISD::SMUL_LOHI) ? ARMISD::SMLAL : ARMISD::UMLAL;
7788
7789   // Figure out the high and low input values to the MLAL node.
7790   SDValue* HiMul = &MULOp;
7791   SDValue* HiAdd = nullptr;
7792   SDValue* LoMul = nullptr;
7793   SDValue* LowAdd = nullptr;
7794
7795   if (IsLeftOperandMUL)
7796     HiAdd = &AddeOp1;
7797   else
7798     HiAdd = &AddeOp0;
7799
7800
7801   if (AddcOp0->getOpcode() == Opc) {
7802     LoMul = &AddcOp0;
7803     LowAdd = &AddcOp1;
7804   }
7805   if (AddcOp1->getOpcode() == Opc) {
7806     LoMul = &AddcOp1;
7807     LowAdd = &AddcOp0;
7808   }
7809
7810   if (!LoMul)
7811     return SDValue();
7812
7813   if (LoMul->getNode() != HiMul->getNode())
7814     return SDValue();
7815
7816   // Create the merged node.
7817   SelectionDAG &DAG = DCI.DAG;
7818
7819   // Build operand list.
7820   SmallVector<SDValue, 8> Ops;
7821   Ops.push_back(LoMul->getOperand(0));
7822   Ops.push_back(LoMul->getOperand(1));
7823   Ops.push_back(*LowAdd);
7824   Ops.push_back(*HiAdd);
7825
7826   SDValue MLALNode =  DAG.getNode(FinalOpc, SDLoc(AddcNode),
7827                                  DAG.getVTList(MVT::i32, MVT::i32), Ops);
7828
7829   // Replace the ADDs' nodes uses by the MLA node's values.
7830   SDValue HiMLALResult(MLALNode.getNode(), 1);
7831   DAG.ReplaceAllUsesOfValueWith(SDValue(AddeNode, 0), HiMLALResult);
7832
7833   SDValue LoMLALResult(MLALNode.getNode(), 0);
7834   DAG.ReplaceAllUsesOfValueWith(SDValue(AddcNode, 0), LoMLALResult);
7835
7836   // Return original node to notify the driver to stop replacing.
7837   SDValue resNode(AddcNode, 0);
7838   return resNode;
7839 }
7840
7841 /// PerformADDCCombine - Target-specific dag combine transform from
7842 /// ISD::ADDC, ISD::ADDE, and ISD::MUL_LOHI to MLAL.
7843 static SDValue PerformADDCCombine(SDNode *N,
7844                                  TargetLowering::DAGCombinerInfo &DCI,
7845                                  const ARMSubtarget *Subtarget) {
7846
7847   return AddCombineTo64bitMLAL(N, DCI, Subtarget);
7848
7849 }
7850
7851 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
7852 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
7853 /// called with the default operands, and if that fails, with commuted
7854 /// operands.
7855 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
7856                                           TargetLowering::DAGCombinerInfo &DCI,
7857                                           const ARMSubtarget *Subtarget){
7858
7859   // Attempt to create vpaddl for this add.
7860   SDValue Result = AddCombineToVPADDL(N, N0, N1, DCI, Subtarget);
7861   if (Result.getNode())
7862     return Result;
7863
7864   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
7865   if (N0.getNode()->hasOneUse()) {
7866     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
7867     if (Result.getNode()) return Result;
7868   }
7869   return SDValue();
7870 }
7871
7872 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
7873 ///
7874 static SDValue PerformADDCombine(SDNode *N,
7875                                  TargetLowering::DAGCombinerInfo &DCI,
7876                                  const ARMSubtarget *Subtarget) {
7877   SDValue N0 = N->getOperand(0);
7878   SDValue N1 = N->getOperand(1);
7879
7880   // First try with the default operand order.
7881   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget);
7882   if (Result.getNode())
7883     return Result;
7884
7885   // If that didn't work, try again with the operands commuted.
7886   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget);
7887 }
7888
7889 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
7890 ///
7891 static SDValue PerformSUBCombine(SDNode *N,
7892                                  TargetLowering::DAGCombinerInfo &DCI) {
7893   SDValue N0 = N->getOperand(0);
7894   SDValue N1 = N->getOperand(1);
7895
7896   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
7897   if (N1.getNode()->hasOneUse()) {
7898     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
7899     if (Result.getNode()) return Result;
7900   }
7901
7902   return SDValue();
7903 }
7904
7905 /// PerformVMULCombine
7906 /// Distribute (A + B) * C to (A * C) + (B * C) to take advantage of the
7907 /// special multiplier accumulator forwarding.
7908 ///   vmul d3, d0, d2
7909 ///   vmla d3, d1, d2
7910 /// is faster than
7911 ///   vadd d3, d0, d1
7912 ///   vmul d3, d3, d2
7913 //  However, for (A + B) * (A + B),
7914 //    vadd d2, d0, d1
7915 //    vmul d3, d0, d2
7916 //    vmla d3, d1, d2
7917 //  is slower than
7918 //    vadd d2, d0, d1
7919 //    vmul d3, d2, d2
7920 static SDValue PerformVMULCombine(SDNode *N,
7921                                   TargetLowering::DAGCombinerInfo &DCI,
7922                                   const ARMSubtarget *Subtarget) {
7923   if (!Subtarget->hasVMLxForwarding())
7924     return SDValue();
7925
7926   SelectionDAG &DAG = DCI.DAG;
7927   SDValue N0 = N->getOperand(0);
7928   SDValue N1 = N->getOperand(1);
7929   unsigned Opcode = N0.getOpcode();
7930   if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
7931       Opcode != ISD::FADD && Opcode != ISD::FSUB) {
7932     Opcode = N1.getOpcode();
7933     if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
7934         Opcode != ISD::FADD && Opcode != ISD::FSUB)
7935       return SDValue();
7936     std::swap(N0, N1);
7937   }
7938
7939   if (N0 == N1)
7940     return SDValue();
7941
7942   EVT VT = N->getValueType(0);
7943   SDLoc DL(N);
7944   SDValue N00 = N0->getOperand(0);
7945   SDValue N01 = N0->getOperand(1);
7946   return DAG.getNode(Opcode, DL, VT,
7947                      DAG.getNode(ISD::MUL, DL, VT, N00, N1),
7948                      DAG.getNode(ISD::MUL, DL, VT, N01, N1));
7949 }
7950
7951 static SDValue PerformMULCombine(SDNode *N,
7952                                  TargetLowering::DAGCombinerInfo &DCI,
7953                                  const ARMSubtarget *Subtarget) {
7954   SelectionDAG &DAG = DCI.DAG;
7955
7956   if (Subtarget->isThumb1Only())
7957     return SDValue();
7958
7959   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
7960     return SDValue();
7961
7962   EVT VT = N->getValueType(0);
7963   if (VT.is64BitVector() || VT.is128BitVector())
7964     return PerformVMULCombine(N, DCI, Subtarget);
7965   if (VT != MVT::i32)
7966     return SDValue();
7967
7968   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
7969   if (!C)
7970     return SDValue();
7971
7972   int64_t MulAmt = C->getSExtValue();
7973   unsigned ShiftAmt = countTrailingZeros<uint64_t>(MulAmt);
7974
7975   ShiftAmt = ShiftAmt & (32 - 1);
7976   SDValue V = N->getOperand(0);
7977   SDLoc DL(N);
7978
7979   SDValue Res;
7980   MulAmt >>= ShiftAmt;
7981
7982   if (MulAmt >= 0) {
7983     if (isPowerOf2_32(MulAmt - 1)) {
7984       // (mul x, 2^N + 1) => (add (shl x, N), x)
7985       Res = DAG.getNode(ISD::ADD, DL, VT,
7986                         V,
7987                         DAG.getNode(ISD::SHL, DL, VT,
7988                                     V,
7989                                     DAG.getConstant(Log2_32(MulAmt - 1),
7990                                                     MVT::i32)));
7991     } else if (isPowerOf2_32(MulAmt + 1)) {
7992       // (mul x, 2^N - 1) => (sub (shl x, N), x)
7993       Res = DAG.getNode(ISD::SUB, DL, VT,
7994                         DAG.getNode(ISD::SHL, DL, VT,
7995                                     V,
7996                                     DAG.getConstant(Log2_32(MulAmt + 1),
7997                                                     MVT::i32)),
7998                         V);
7999     } else
8000       return SDValue();
8001   } else {
8002     uint64_t MulAmtAbs = -MulAmt;
8003     if (isPowerOf2_32(MulAmtAbs + 1)) {
8004       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
8005       Res = DAG.getNode(ISD::SUB, DL, VT,
8006                         V,
8007                         DAG.getNode(ISD::SHL, DL, VT,
8008                                     V,
8009                                     DAG.getConstant(Log2_32(MulAmtAbs + 1),
8010                                                     MVT::i32)));
8011     } else if (isPowerOf2_32(MulAmtAbs - 1)) {
8012       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
8013       Res = DAG.getNode(ISD::ADD, DL, VT,
8014                         V,
8015                         DAG.getNode(ISD::SHL, DL, VT,
8016                                     V,
8017                                     DAG.getConstant(Log2_32(MulAmtAbs-1),
8018                                                     MVT::i32)));
8019       Res = DAG.getNode(ISD::SUB, DL, VT,
8020                         DAG.getConstant(0, MVT::i32),Res);
8021
8022     } else
8023       return SDValue();
8024   }
8025
8026   if (ShiftAmt != 0)
8027     Res = DAG.getNode(ISD::SHL, DL, VT,
8028                       Res, DAG.getConstant(ShiftAmt, MVT::i32));
8029
8030   // Do not add new nodes to DAG combiner worklist.
8031   DCI.CombineTo(N, Res, false);
8032   return SDValue();
8033 }
8034
8035 static SDValue PerformANDCombine(SDNode *N,
8036                                  TargetLowering::DAGCombinerInfo &DCI,
8037                                  const ARMSubtarget *Subtarget) {
8038
8039   // Attempt to use immediate-form VBIC
8040   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8041   SDLoc dl(N);
8042   EVT VT = N->getValueType(0);
8043   SelectionDAG &DAG = DCI.DAG;
8044
8045   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8046     return SDValue();
8047
8048   APInt SplatBits, SplatUndef;
8049   unsigned SplatBitSize;
8050   bool HasAnyUndefs;
8051   if (BVN &&
8052       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8053     if (SplatBitSize <= 64) {
8054       EVT VbicVT;
8055       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
8056                                       SplatUndef.getZExtValue(), SplatBitSize,
8057                                       DAG, VbicVT, VT.is128BitVector(),
8058                                       OtherModImm);
8059       if (Val.getNode()) {
8060         SDValue Input =
8061           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
8062         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
8063         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
8064       }
8065     }
8066   }
8067
8068   if (!Subtarget->isThumb1Only()) {
8069     // fold (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))
8070     SDValue Result = combineSelectAndUseCommutative(N, true, DCI);
8071     if (Result.getNode())
8072       return Result;
8073   }
8074
8075   return SDValue();
8076 }
8077
8078 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
8079 static SDValue PerformORCombine(SDNode *N,
8080                                 TargetLowering::DAGCombinerInfo &DCI,
8081                                 const ARMSubtarget *Subtarget) {
8082   // Attempt to use immediate-form VORR
8083   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8084   SDLoc dl(N);
8085   EVT VT = N->getValueType(0);
8086   SelectionDAG &DAG = DCI.DAG;
8087
8088   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8089     return SDValue();
8090
8091   APInt SplatBits, SplatUndef;
8092   unsigned SplatBitSize;
8093   bool HasAnyUndefs;
8094   if (BVN && Subtarget->hasNEON() &&
8095       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8096     if (SplatBitSize <= 64) {
8097       EVT VorrVT;
8098       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
8099                                       SplatUndef.getZExtValue(), SplatBitSize,
8100                                       DAG, VorrVT, VT.is128BitVector(),
8101                                       OtherModImm);
8102       if (Val.getNode()) {
8103         SDValue Input =
8104           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
8105         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
8106         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
8107       }
8108     }
8109   }
8110
8111   if (!Subtarget->isThumb1Only()) {
8112     // fold (or (select cc, 0, c), x) -> (select cc, x, (or, x, c))
8113     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8114     if (Result.getNode())
8115       return Result;
8116   }
8117
8118   // The code below optimizes (or (and X, Y), Z).
8119   // The AND operand needs to have a single user to make these optimizations
8120   // profitable.
8121   SDValue N0 = N->getOperand(0);
8122   if (N0.getOpcode() != ISD::AND || !N0.hasOneUse())
8123     return SDValue();
8124   SDValue N1 = N->getOperand(1);
8125
8126   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
8127   if (Subtarget->hasNEON() && N1.getOpcode() == ISD::AND && VT.isVector() &&
8128       DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
8129     APInt SplatUndef;
8130     unsigned SplatBitSize;
8131     bool HasAnyUndefs;
8132
8133     APInt SplatBits0, SplatBits1;
8134     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
8135     BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
8136     // Ensure that the second operand of both ands are constants
8137     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
8138                                       HasAnyUndefs) && !HasAnyUndefs) {
8139         if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
8140                                           HasAnyUndefs) && !HasAnyUndefs) {
8141             // Ensure that the bit width of the constants are the same and that
8142             // the splat arguments are logical inverses as per the pattern we
8143             // are trying to simplify.
8144             if (SplatBits0.getBitWidth() == SplatBits1.getBitWidth() &&
8145                 SplatBits0 == ~SplatBits1) {
8146                 // Canonicalize the vector type to make instruction selection
8147                 // simpler.
8148                 EVT CanonicalVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
8149                 SDValue Result = DAG.getNode(ARMISD::VBSL, dl, CanonicalVT,
8150                                              N0->getOperand(1),
8151                                              N0->getOperand(0),
8152                                              N1->getOperand(0));
8153                 return DAG.getNode(ISD::BITCAST, dl, VT, Result);
8154             }
8155         }
8156     }
8157   }
8158
8159   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
8160   // reasonable.
8161
8162   // BFI is only available on V6T2+
8163   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
8164     return SDValue();
8165
8166   SDLoc DL(N);
8167   // 1) or (and A, mask), val => ARMbfi A, val, mask
8168   //      iff (val & mask) == val
8169   //
8170   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8171   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
8172   //          && mask == ~mask2
8173   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
8174   //          && ~mask == mask2
8175   //  (i.e., copy a bitfield value into another bitfield of the same width)
8176
8177   if (VT != MVT::i32)
8178     return SDValue();
8179
8180   SDValue N00 = N0.getOperand(0);
8181
8182   // The value and the mask need to be constants so we can verify this is
8183   // actually a bitfield set. If the mask is 0xffff, we can do better
8184   // via a movt instruction, so don't use BFI in that case.
8185   SDValue MaskOp = N0.getOperand(1);
8186   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
8187   if (!MaskC)
8188     return SDValue();
8189   unsigned Mask = MaskC->getZExtValue();
8190   if (Mask == 0xffff)
8191     return SDValue();
8192   SDValue Res;
8193   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
8194   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
8195   if (N1C) {
8196     unsigned Val = N1C->getZExtValue();
8197     if ((Val & ~Mask) != Val)
8198       return SDValue();
8199
8200     if (ARM::isBitFieldInvertedMask(Mask)) {
8201       Val >>= countTrailingZeros(~Mask);
8202
8203       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
8204                         DAG.getConstant(Val, MVT::i32),
8205                         DAG.getConstant(Mask, MVT::i32));
8206
8207       // Do not add new nodes to DAG combiner worklist.
8208       DCI.CombineTo(N, Res, false);
8209       return SDValue();
8210     }
8211   } else if (N1.getOpcode() == ISD::AND) {
8212     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8213     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8214     if (!N11C)
8215       return SDValue();
8216     unsigned Mask2 = N11C->getZExtValue();
8217
8218     // Mask and ~Mask2 (or reverse) must be equivalent for the BFI pattern
8219     // as is to match.
8220     if (ARM::isBitFieldInvertedMask(Mask) &&
8221         (Mask == ~Mask2)) {
8222       // The pack halfword instruction works better for masks that fit it,
8223       // so use that when it's available.
8224       if (Subtarget->hasT2ExtractPack() &&
8225           (Mask == 0xffff || Mask == 0xffff0000))
8226         return SDValue();
8227       // 2a
8228       unsigned amt = countTrailingZeros(Mask2);
8229       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
8230                         DAG.getConstant(amt, MVT::i32));
8231       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
8232                         DAG.getConstant(Mask, MVT::i32));
8233       // Do not add new nodes to DAG combiner worklist.
8234       DCI.CombineTo(N, Res, false);
8235       return SDValue();
8236     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
8237                (~Mask == Mask2)) {
8238       // The pack halfword instruction works better for masks that fit it,
8239       // so use that when it's available.
8240       if (Subtarget->hasT2ExtractPack() &&
8241           (Mask2 == 0xffff || Mask2 == 0xffff0000))
8242         return SDValue();
8243       // 2b
8244       unsigned lsb = countTrailingZeros(Mask);
8245       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
8246                         DAG.getConstant(lsb, MVT::i32));
8247       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
8248                         DAG.getConstant(Mask2, MVT::i32));
8249       // Do not add new nodes to DAG combiner worklist.
8250       DCI.CombineTo(N, Res, false);
8251       return SDValue();
8252     }
8253   }
8254
8255   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
8256       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
8257       ARM::isBitFieldInvertedMask(~Mask)) {
8258     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
8259     // where lsb(mask) == #shamt and masked bits of B are known zero.
8260     SDValue ShAmt = N00.getOperand(1);
8261     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
8262     unsigned LSB = countTrailingZeros(Mask);
8263     if (ShAmtC != LSB)
8264       return SDValue();
8265
8266     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
8267                       DAG.getConstant(~Mask, MVT::i32));
8268
8269     // Do not add new nodes to DAG combiner worklist.
8270     DCI.CombineTo(N, Res, false);
8271   }
8272
8273   return SDValue();
8274 }
8275
8276 static SDValue PerformXORCombine(SDNode *N,
8277                                  TargetLowering::DAGCombinerInfo &DCI,
8278                                  const ARMSubtarget *Subtarget) {
8279   EVT VT = N->getValueType(0);
8280   SelectionDAG &DAG = DCI.DAG;
8281
8282   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8283     return SDValue();
8284
8285   if (!Subtarget->isThumb1Only()) {
8286     // fold (xor (select cc, 0, c), x) -> (select cc, x, (xor, x, c))
8287     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8288     if (Result.getNode())
8289       return Result;
8290   }
8291
8292   return SDValue();
8293 }
8294
8295 /// PerformBFICombine - (bfi A, (and B, Mask1), Mask2) -> (bfi A, B, Mask2) iff
8296 /// the bits being cleared by the AND are not demanded by the BFI.
8297 static SDValue PerformBFICombine(SDNode *N,
8298                                  TargetLowering::DAGCombinerInfo &DCI) {
8299   SDValue N1 = N->getOperand(1);
8300   if (N1.getOpcode() == ISD::AND) {
8301     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8302     if (!N11C)
8303       return SDValue();
8304     unsigned InvMask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
8305     unsigned LSB = countTrailingZeros(~InvMask);
8306     unsigned Width = (32 - countLeadingZeros(~InvMask)) - LSB;
8307     unsigned Mask = (1 << Width)-1;
8308     unsigned Mask2 = N11C->getZExtValue();
8309     if ((Mask & (~Mask2)) == 0)
8310       return DCI.DAG.getNode(ARMISD::BFI, SDLoc(N), N->getValueType(0),
8311                              N->getOperand(0), N1.getOperand(0),
8312                              N->getOperand(2));
8313   }
8314   return SDValue();
8315 }
8316
8317 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
8318 /// ARMISD::VMOVRRD.
8319 static SDValue PerformVMOVRRDCombine(SDNode *N,
8320                                      TargetLowering::DAGCombinerInfo &DCI) {
8321   // vmovrrd(vmovdrr x, y) -> x,y
8322   SDValue InDouble = N->getOperand(0);
8323   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
8324     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
8325
8326   // vmovrrd(load f64) -> (load i32), (load i32)
8327   SDNode *InNode = InDouble.getNode();
8328   if (ISD::isNormalLoad(InNode) && InNode->hasOneUse() &&
8329       InNode->getValueType(0) == MVT::f64 &&
8330       InNode->getOperand(1).getOpcode() == ISD::FrameIndex &&
8331       !cast<LoadSDNode>(InNode)->isVolatile()) {
8332     // TODO: Should this be done for non-FrameIndex operands?
8333     LoadSDNode *LD = cast<LoadSDNode>(InNode);
8334
8335     SelectionDAG &DAG = DCI.DAG;
8336     SDLoc DL(LD);
8337     SDValue BasePtr = LD->getBasePtr();
8338     SDValue NewLD1 = DAG.getLoad(MVT::i32, DL, LD->getChain(), BasePtr,
8339                                  LD->getPointerInfo(), LD->isVolatile(),
8340                                  LD->isNonTemporal(), LD->isInvariant(),
8341                                  LD->getAlignment());
8342
8343     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
8344                                     DAG.getConstant(4, MVT::i32));
8345     SDValue NewLD2 = DAG.getLoad(MVT::i32, DL, NewLD1.getValue(1), OffsetPtr,
8346                                  LD->getPointerInfo(), LD->isVolatile(),
8347                                  LD->isNonTemporal(), LD->isInvariant(),
8348                                  std::min(4U, LD->getAlignment() / 2));
8349
8350     DAG.ReplaceAllUsesOfValueWith(SDValue(LD, 1), NewLD2.getValue(1));
8351     SDValue Result = DCI.CombineTo(N, NewLD1, NewLD2);
8352     DCI.RemoveFromWorklist(LD);
8353     DAG.DeleteNode(LD);
8354     return Result;
8355   }
8356
8357   return SDValue();
8358 }
8359
8360 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
8361 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
8362 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
8363   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
8364   SDValue Op0 = N->getOperand(0);
8365   SDValue Op1 = N->getOperand(1);
8366   if (Op0.getOpcode() == ISD::BITCAST)
8367     Op0 = Op0.getOperand(0);
8368   if (Op1.getOpcode() == ISD::BITCAST)
8369     Op1 = Op1.getOperand(0);
8370   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
8371       Op0.getNode() == Op1.getNode() &&
8372       Op0.getResNo() == 0 && Op1.getResNo() == 1)
8373     return DAG.getNode(ISD::BITCAST, SDLoc(N),
8374                        N->getValueType(0), Op0.getOperand(0));
8375   return SDValue();
8376 }
8377
8378 /// PerformSTORECombine - Target-specific dag combine xforms for
8379 /// ISD::STORE.
8380 static SDValue PerformSTORECombine(SDNode *N,
8381                                    TargetLowering::DAGCombinerInfo &DCI) {
8382   StoreSDNode *St = cast<StoreSDNode>(N);
8383   if (St->isVolatile())
8384     return SDValue();
8385
8386   // Optimize trunc store (of multiple scalars) to shuffle and store.  First,
8387   // pack all of the elements in one place.  Next, store to memory in fewer
8388   // chunks.
8389   SDValue StVal = St->getValue();
8390   EVT VT = StVal.getValueType();
8391   if (St->isTruncatingStore() && VT.isVector()) {
8392     SelectionDAG &DAG = DCI.DAG;
8393     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8394     EVT StVT = St->getMemoryVT();
8395     unsigned NumElems = VT.getVectorNumElements();
8396     assert(StVT != VT && "Cannot truncate to the same type");
8397     unsigned FromEltSz = VT.getVectorElementType().getSizeInBits();
8398     unsigned ToEltSz = StVT.getVectorElementType().getSizeInBits();
8399
8400     // From, To sizes and ElemCount must be pow of two
8401     if (!isPowerOf2_32(NumElems * FromEltSz * ToEltSz)) return SDValue();
8402
8403     // We are going to use the original vector elt for storing.
8404     // Accumulated smaller vector elements must be a multiple of the store size.
8405     if (0 != (NumElems * FromEltSz) % ToEltSz) return SDValue();
8406
8407     unsigned SizeRatio  = FromEltSz / ToEltSz;
8408     assert(SizeRatio * NumElems * ToEltSz == VT.getSizeInBits());
8409
8410     // Create a type on which we perform the shuffle.
8411     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(), StVT.getScalarType(),
8412                                      NumElems*SizeRatio);
8413     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
8414
8415     SDLoc DL(St);
8416     SDValue WideVec = DAG.getNode(ISD::BITCAST, DL, WideVecVT, StVal);
8417     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
8418     for (unsigned i = 0; i < NumElems; ++i) ShuffleVec[i] = i * SizeRatio;
8419
8420     // Can't shuffle using an illegal type.
8421     if (!TLI.isTypeLegal(WideVecVT)) return SDValue();
8422
8423     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, DL, WideVec,
8424                                 DAG.getUNDEF(WideVec.getValueType()),
8425                                 ShuffleVec.data());
8426     // At this point all of the data is stored at the bottom of the
8427     // register. We now need to save it to mem.
8428
8429     // Find the largest store unit
8430     MVT StoreType = MVT::i8;
8431     for (unsigned tp = MVT::FIRST_INTEGER_VALUETYPE;
8432          tp < MVT::LAST_INTEGER_VALUETYPE; ++tp) {
8433       MVT Tp = (MVT::SimpleValueType)tp;
8434       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToEltSz)
8435         StoreType = Tp;
8436     }
8437     // Didn't find a legal store type.
8438     if (!TLI.isTypeLegal(StoreType))
8439       return SDValue();
8440
8441     // Bitcast the original vector into a vector of store-size units
8442     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
8443             StoreType, VT.getSizeInBits()/EVT(StoreType).getSizeInBits());
8444     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
8445     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, DL, StoreVecVT, Shuff);
8446     SmallVector<SDValue, 8> Chains;
8447     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
8448                                         TLI.getPointerTy());
8449     SDValue BasePtr = St->getBasePtr();
8450
8451     // Perform one or more big stores into memory.
8452     unsigned E = (ToEltSz*NumElems)/StoreType.getSizeInBits();
8453     for (unsigned I = 0; I < E; I++) {
8454       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL,
8455                                    StoreType, ShuffWide,
8456                                    DAG.getIntPtrConstant(I));
8457       SDValue Ch = DAG.getStore(St->getChain(), DL, SubVec, BasePtr,
8458                                 St->getPointerInfo(), St->isVolatile(),
8459                                 St->isNonTemporal(), St->getAlignment());
8460       BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
8461                             Increment);
8462       Chains.push_back(Ch);
8463     }
8464     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
8465   }
8466
8467   if (!ISD::isNormalStore(St))
8468     return SDValue();
8469
8470   // Split a store of a VMOVDRR into two integer stores to avoid mixing NEON and
8471   // ARM stores of arguments in the same cache line.
8472   if (StVal.getNode()->getOpcode() == ARMISD::VMOVDRR &&
8473       StVal.getNode()->hasOneUse()) {
8474     SelectionDAG  &DAG = DCI.DAG;
8475     bool isBigEndian = DAG.getTargetLoweringInfo().isBigEndian();
8476     SDLoc DL(St);
8477     SDValue BasePtr = St->getBasePtr();
8478     SDValue NewST1 = DAG.getStore(St->getChain(), DL,
8479                                   StVal.getNode()->getOperand(isBigEndian ? 1 : 0 ),
8480                                   BasePtr, St->getPointerInfo(), St->isVolatile(),
8481                                   St->isNonTemporal(), St->getAlignment());
8482
8483     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
8484                                     DAG.getConstant(4, MVT::i32));
8485     return DAG.getStore(NewST1.getValue(0), DL,
8486                         StVal.getNode()->getOperand(isBigEndian ? 0 : 1),
8487                         OffsetPtr, St->getPointerInfo(), St->isVolatile(),
8488                         St->isNonTemporal(),
8489                         std::min(4U, St->getAlignment() / 2));
8490   }
8491
8492   if (StVal.getValueType() != MVT::i64 ||
8493       StVal.getNode()->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8494     return SDValue();
8495
8496   // Bitcast an i64 store extracted from a vector to f64.
8497   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8498   SelectionDAG &DAG = DCI.DAG;
8499   SDLoc dl(StVal);
8500   SDValue IntVec = StVal.getOperand(0);
8501   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8502                                  IntVec.getValueType().getVectorNumElements());
8503   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
8504   SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
8505                                Vec, StVal.getOperand(1));
8506   dl = SDLoc(N);
8507   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
8508   // Make the DAGCombiner fold the bitcasts.
8509   DCI.AddToWorklist(Vec.getNode());
8510   DCI.AddToWorklist(ExtElt.getNode());
8511   DCI.AddToWorklist(V.getNode());
8512   return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
8513                       St->getPointerInfo(), St->isVolatile(),
8514                       St->isNonTemporal(), St->getAlignment(),
8515                       St->getTBAAInfo());
8516 }
8517
8518 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
8519 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
8520 /// i64 vector to have f64 elements, since the value can then be loaded
8521 /// directly into a VFP register.
8522 static bool hasNormalLoadOperand(SDNode *N) {
8523   unsigned NumElts = N->getValueType(0).getVectorNumElements();
8524   for (unsigned i = 0; i < NumElts; ++i) {
8525     SDNode *Elt = N->getOperand(i).getNode();
8526     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
8527       return true;
8528   }
8529   return false;
8530 }
8531
8532 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
8533 /// ISD::BUILD_VECTOR.
8534 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
8535                                           TargetLowering::DAGCombinerInfo &DCI){
8536   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
8537   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
8538   // into a pair of GPRs, which is fine when the value is used as a scalar,
8539   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
8540   SelectionDAG &DAG = DCI.DAG;
8541   if (N->getNumOperands() == 2) {
8542     SDValue RV = PerformVMOVDRRCombine(N, DAG);
8543     if (RV.getNode())
8544       return RV;
8545   }
8546
8547   // Load i64 elements as f64 values so that type legalization does not split
8548   // them up into i32 values.
8549   EVT VT = N->getValueType(0);
8550   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
8551     return SDValue();
8552   SDLoc dl(N);
8553   SmallVector<SDValue, 8> Ops;
8554   unsigned NumElts = VT.getVectorNumElements();
8555   for (unsigned i = 0; i < NumElts; ++i) {
8556     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
8557     Ops.push_back(V);
8558     // Make the DAGCombiner fold the bitcast.
8559     DCI.AddToWorklist(V.getNode());
8560   }
8561   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
8562   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops);
8563   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
8564 }
8565
8566 /// \brief Target-specific dag combine xforms for ARMISD::BUILD_VECTOR.
8567 static SDValue
8568 PerformARMBUILD_VECTORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
8569   // ARMISD::BUILD_VECTOR is introduced when legalizing ISD::BUILD_VECTOR.
8570   // At that time, we may have inserted bitcasts from integer to float.
8571   // If these bitcasts have survived DAGCombine, change the lowering of this
8572   // BUILD_VECTOR in something more vector friendly, i.e., that does not
8573   // force to use floating point types.
8574
8575   // Make sure we can change the type of the vector.
8576   // This is possible iff:
8577   // 1. The vector is only used in a bitcast to a integer type. I.e.,
8578   //    1.1. Vector is used only once.
8579   //    1.2. Use is a bit convert to an integer type.
8580   // 2. The size of its operands are 32-bits (64-bits are not legal).
8581   EVT VT = N->getValueType(0);
8582   EVT EltVT = VT.getVectorElementType();
8583
8584   // Check 1.1. and 2.
8585   if (EltVT.getSizeInBits() != 32 || !N->hasOneUse())
8586     return SDValue();
8587
8588   // By construction, the input type must be float.
8589   assert(EltVT == MVT::f32 && "Unexpected type!");
8590
8591   // Check 1.2.
8592   SDNode *Use = *N->use_begin();
8593   if (Use->getOpcode() != ISD::BITCAST ||
8594       Use->getValueType(0).isFloatingPoint())
8595     return SDValue();
8596
8597   // Check profitability.
8598   // Model is, if more than half of the relevant operands are bitcast from
8599   // i32, turn the build_vector into a sequence of insert_vector_elt.
8600   // Relevant operands are everything that is not statically
8601   // (i.e., at compile time) bitcasted.
8602   unsigned NumOfBitCastedElts = 0;
8603   unsigned NumElts = VT.getVectorNumElements();
8604   unsigned NumOfRelevantElts = NumElts;
8605   for (unsigned Idx = 0; Idx < NumElts; ++Idx) {
8606     SDValue Elt = N->getOperand(Idx);
8607     if (Elt->getOpcode() == ISD::BITCAST) {
8608       // Assume only bit cast to i32 will go away.
8609       if (Elt->getOperand(0).getValueType() == MVT::i32)
8610         ++NumOfBitCastedElts;
8611     } else if (Elt.getOpcode() == ISD::UNDEF || isa<ConstantSDNode>(Elt))
8612       // Constants are statically casted, thus do not count them as
8613       // relevant operands.
8614       --NumOfRelevantElts;
8615   }
8616
8617   // Check if more than half of the elements require a non-free bitcast.
8618   if (NumOfBitCastedElts <= NumOfRelevantElts / 2)
8619     return SDValue();
8620
8621   SelectionDAG &DAG = DCI.DAG;
8622   // Create the new vector type.
8623   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
8624   // Check if the type is legal.
8625   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8626   if (!TLI.isTypeLegal(VecVT))
8627     return SDValue();
8628
8629   // Combine:
8630   // ARMISD::BUILD_VECTOR E1, E2, ..., EN.
8631   // => BITCAST INSERT_VECTOR_ELT
8632   //                      (INSERT_VECTOR_ELT (...), (BITCAST EN-1), N-1),
8633   //                      (BITCAST EN), N.
8634   SDValue Vec = DAG.getUNDEF(VecVT);
8635   SDLoc dl(N);
8636   for (unsigned Idx = 0 ; Idx < NumElts; ++Idx) {
8637     SDValue V = N->getOperand(Idx);
8638     if (V.getOpcode() == ISD::UNDEF)
8639       continue;
8640     if (V.getOpcode() == ISD::BITCAST &&
8641         V->getOperand(0).getValueType() == MVT::i32)
8642       // Fold obvious case.
8643       V = V.getOperand(0);
8644     else {
8645       V = DAG.getNode(ISD::BITCAST, SDLoc(V), MVT::i32, V);
8646       // Make the DAGCombiner fold the bitcasts.
8647       DCI.AddToWorklist(V.getNode());
8648     }
8649     SDValue LaneIdx = DAG.getConstant(Idx, MVT::i32);
8650     Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VecVT, Vec, V, LaneIdx);
8651   }
8652   Vec = DAG.getNode(ISD::BITCAST, dl, VT, Vec);
8653   // Make the DAGCombiner fold the bitcasts.
8654   DCI.AddToWorklist(Vec.getNode());
8655   return Vec;
8656 }
8657
8658 /// PerformInsertEltCombine - Target-specific dag combine xforms for
8659 /// ISD::INSERT_VECTOR_ELT.
8660 static SDValue PerformInsertEltCombine(SDNode *N,
8661                                        TargetLowering::DAGCombinerInfo &DCI) {
8662   // Bitcast an i64 load inserted into a vector to f64.
8663   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8664   EVT VT = N->getValueType(0);
8665   SDNode *Elt = N->getOperand(1).getNode();
8666   if (VT.getVectorElementType() != MVT::i64 ||
8667       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
8668     return SDValue();
8669
8670   SelectionDAG &DAG = DCI.DAG;
8671   SDLoc dl(N);
8672   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8673                                  VT.getVectorNumElements());
8674   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
8675   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
8676   // Make the DAGCombiner fold the bitcasts.
8677   DCI.AddToWorklist(Vec.getNode());
8678   DCI.AddToWorklist(V.getNode());
8679   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
8680                                Vec, V, N->getOperand(2));
8681   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
8682 }
8683
8684 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
8685 /// ISD::VECTOR_SHUFFLE.
8686 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
8687   // The LLVM shufflevector instruction does not require the shuffle mask
8688   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
8689   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
8690   // operands do not match the mask length, they are extended by concatenating
8691   // them with undef vectors.  That is probably the right thing for other
8692   // targets, but for NEON it is better to concatenate two double-register
8693   // size vector operands into a single quad-register size vector.  Do that
8694   // transformation here:
8695   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
8696   //   shuffle(concat(v1, v2), undef)
8697   SDValue Op0 = N->getOperand(0);
8698   SDValue Op1 = N->getOperand(1);
8699   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
8700       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
8701       Op0.getNumOperands() != 2 ||
8702       Op1.getNumOperands() != 2)
8703     return SDValue();
8704   SDValue Concat0Op1 = Op0.getOperand(1);
8705   SDValue Concat1Op1 = Op1.getOperand(1);
8706   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
8707       Concat1Op1.getOpcode() != ISD::UNDEF)
8708     return SDValue();
8709   // Skip the transformation if any of the types are illegal.
8710   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8711   EVT VT = N->getValueType(0);
8712   if (!TLI.isTypeLegal(VT) ||
8713       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
8714       !TLI.isTypeLegal(Concat1Op1.getValueType()))
8715     return SDValue();
8716
8717   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
8718                                   Op0.getOperand(0), Op1.getOperand(0));
8719   // Translate the shuffle mask.
8720   SmallVector<int, 16> NewMask;
8721   unsigned NumElts = VT.getVectorNumElements();
8722   unsigned HalfElts = NumElts/2;
8723   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8724   for (unsigned n = 0; n < NumElts; ++n) {
8725     int MaskElt = SVN->getMaskElt(n);
8726     int NewElt = -1;
8727     if (MaskElt < (int)HalfElts)
8728       NewElt = MaskElt;
8729     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
8730       NewElt = HalfElts + MaskElt - NumElts;
8731     NewMask.push_back(NewElt);
8732   }
8733   return DAG.getVectorShuffle(VT, SDLoc(N), NewConcat,
8734                               DAG.getUNDEF(VT), NewMask.data());
8735 }
8736
8737 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP and
8738 /// NEON load/store intrinsics to merge base address updates.
8739 static SDValue CombineBaseUpdate(SDNode *N,
8740                                  TargetLowering::DAGCombinerInfo &DCI) {
8741   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8742     return SDValue();
8743
8744   SelectionDAG &DAG = DCI.DAG;
8745   bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
8746                       N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
8747   unsigned AddrOpIdx = (isIntrinsic ? 2 : 1);
8748   SDValue Addr = N->getOperand(AddrOpIdx);
8749
8750   // Search for a use of the address operand that is an increment.
8751   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8752          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8753     SDNode *User = *UI;
8754     if (User->getOpcode() != ISD::ADD ||
8755         UI.getUse().getResNo() != Addr.getResNo())
8756       continue;
8757
8758     // Check that the add is independent of the load/store.  Otherwise, folding
8759     // it would create a cycle.
8760     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8761       continue;
8762
8763     // Find the new opcode for the updating load/store.
8764     bool isLoad = true;
8765     bool isLaneOp = false;
8766     unsigned NewOpc = 0;
8767     unsigned NumVecs = 0;
8768     if (isIntrinsic) {
8769       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8770       switch (IntNo) {
8771       default: llvm_unreachable("unexpected intrinsic for Neon base update");
8772       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
8773         NumVecs = 1; break;
8774       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
8775         NumVecs = 2; break;
8776       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
8777         NumVecs = 3; break;
8778       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
8779         NumVecs = 4; break;
8780       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
8781         NumVecs = 2; isLaneOp = true; break;
8782       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
8783         NumVecs = 3; isLaneOp = true; break;
8784       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
8785         NumVecs = 4; isLaneOp = true; break;
8786       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
8787         NumVecs = 1; isLoad = false; break;
8788       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
8789         NumVecs = 2; isLoad = false; break;
8790       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
8791         NumVecs = 3; isLoad = false; break;
8792       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
8793         NumVecs = 4; isLoad = false; break;
8794       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
8795         NumVecs = 2; isLoad = false; isLaneOp = true; break;
8796       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
8797         NumVecs = 3; isLoad = false; isLaneOp = true; break;
8798       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
8799         NumVecs = 4; isLoad = false; isLaneOp = true; break;
8800       }
8801     } else {
8802       isLaneOp = true;
8803       switch (N->getOpcode()) {
8804       default: llvm_unreachable("unexpected opcode for Neon base update");
8805       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
8806       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
8807       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
8808       }
8809     }
8810
8811     // Find the size of memory referenced by the load/store.
8812     EVT VecTy;
8813     if (isLoad)
8814       VecTy = N->getValueType(0);
8815     else
8816       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
8817     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8818     if (isLaneOp)
8819       NumBytes /= VecTy.getVectorNumElements();
8820
8821     // If the increment is a constant, it must match the memory ref size.
8822     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8823     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8824       uint64_t IncVal = CInc->getZExtValue();
8825       if (IncVal != NumBytes)
8826         continue;
8827     } else if (NumBytes >= 3 * 16) {
8828       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
8829       // separate instructions that make it harder to use a non-constant update.
8830       continue;
8831     }
8832
8833     // Create the new updating load/store node.
8834     EVT Tys[6];
8835     unsigned NumResultVecs = (isLoad ? NumVecs : 0);
8836     unsigned n;
8837     for (n = 0; n < NumResultVecs; ++n)
8838       Tys[n] = VecTy;
8839     Tys[n++] = MVT::i32;
8840     Tys[n] = MVT::Other;
8841     SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumResultVecs+2));
8842     SmallVector<SDValue, 8> Ops;
8843     Ops.push_back(N->getOperand(0)); // incoming chain
8844     Ops.push_back(N->getOperand(AddrOpIdx));
8845     Ops.push_back(Inc);
8846     for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands(); ++i) {
8847       Ops.push_back(N->getOperand(i));
8848     }
8849     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8850     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys,
8851                                            Ops, MemInt->getMemoryVT(),
8852                                            MemInt->getMemOperand());
8853
8854     // Update the uses.
8855     std::vector<SDValue> NewResults;
8856     for (unsigned i = 0; i < NumResultVecs; ++i) {
8857       NewResults.push_back(SDValue(UpdN.getNode(), i));
8858     }
8859     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
8860     DCI.CombineTo(N, NewResults);
8861     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8862
8863     break;
8864   }
8865   return SDValue();
8866 }
8867
8868 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
8869 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
8870 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
8871 /// return true.
8872 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
8873   SelectionDAG &DAG = DCI.DAG;
8874   EVT VT = N->getValueType(0);
8875   // vldN-dup instructions only support 64-bit vectors for N > 1.
8876   if (!VT.is64BitVector())
8877     return false;
8878
8879   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
8880   SDNode *VLD = N->getOperand(0).getNode();
8881   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
8882     return false;
8883   unsigned NumVecs = 0;
8884   unsigned NewOpc = 0;
8885   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
8886   if (IntNo == Intrinsic::arm_neon_vld2lane) {
8887     NumVecs = 2;
8888     NewOpc = ARMISD::VLD2DUP;
8889   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
8890     NumVecs = 3;
8891     NewOpc = ARMISD::VLD3DUP;
8892   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
8893     NumVecs = 4;
8894     NewOpc = ARMISD::VLD4DUP;
8895   } else {
8896     return false;
8897   }
8898
8899   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
8900   // numbers match the load.
8901   unsigned VLDLaneNo =
8902     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
8903   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
8904        UI != UE; ++UI) {
8905     // Ignore uses of the chain result.
8906     if (UI.getUse().getResNo() == NumVecs)
8907       continue;
8908     SDNode *User = *UI;
8909     if (User->getOpcode() != ARMISD::VDUPLANE ||
8910         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
8911       return false;
8912   }
8913
8914   // Create the vldN-dup node.
8915   EVT Tys[5];
8916   unsigned n;
8917   for (n = 0; n < NumVecs; ++n)
8918     Tys[n] = VT;
8919   Tys[n] = MVT::Other;
8920   SDVTList SDTys = DAG.getVTList(ArrayRef<EVT>(Tys, NumVecs+1));
8921   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
8922   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
8923   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, SDLoc(VLD), SDTys,
8924                                            Ops, VLDMemInt->getMemoryVT(),
8925                                            VLDMemInt->getMemOperand());
8926
8927   // Update the uses.
8928   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
8929        UI != UE; ++UI) {
8930     unsigned ResNo = UI.getUse().getResNo();
8931     // Ignore uses of the chain result.
8932     if (ResNo == NumVecs)
8933       continue;
8934     SDNode *User = *UI;
8935     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
8936   }
8937
8938   // Now the vldN-lane intrinsic is dead except for its chain result.
8939   // Update uses of the chain.
8940   std::vector<SDValue> VLDDupResults;
8941   for (unsigned n = 0; n < NumVecs; ++n)
8942     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
8943   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
8944   DCI.CombineTo(VLD, VLDDupResults);
8945
8946   return true;
8947 }
8948
8949 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
8950 /// ARMISD::VDUPLANE.
8951 static SDValue PerformVDUPLANECombine(SDNode *N,
8952                                       TargetLowering::DAGCombinerInfo &DCI) {
8953   SDValue Op = N->getOperand(0);
8954
8955   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
8956   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
8957   if (CombineVLDDUP(N, DCI))
8958     return SDValue(N, 0);
8959
8960   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
8961   // redundant.  Ignore bit_converts for now; element sizes are checked below.
8962   while (Op.getOpcode() == ISD::BITCAST)
8963     Op = Op.getOperand(0);
8964   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
8965     return SDValue();
8966
8967   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
8968   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
8969   // The canonical VMOV for a zero vector uses a 32-bit element size.
8970   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
8971   unsigned EltBits;
8972   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
8973     EltSize = 8;
8974   EVT VT = N->getValueType(0);
8975   if (EltSize > VT.getVectorElementType().getSizeInBits())
8976     return SDValue();
8977
8978   return DCI.DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
8979 }
8980
8981 // isConstVecPow2 - Return true if each vector element is a power of 2, all
8982 // elements are the same constant, C, and Log2(C) ranges from 1 to 32.
8983 static bool isConstVecPow2(SDValue ConstVec, bool isSigned, uint64_t &C)
8984 {
8985   integerPart cN;
8986   integerPart c0 = 0;
8987   for (unsigned I = 0, E = ConstVec.getValueType().getVectorNumElements();
8988        I != E; I++) {
8989     ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(ConstVec.getOperand(I));
8990     if (!C)
8991       return false;
8992
8993     bool isExact;
8994     APFloat APF = C->getValueAPF();
8995     if (APF.convertToInteger(&cN, 64, isSigned, APFloat::rmTowardZero, &isExact)
8996         != APFloat::opOK || !isExact)
8997       return false;
8998
8999     c0 = (I == 0) ? cN : c0;
9000     if (!isPowerOf2_64(cN) || c0 != cN || Log2_64(c0) < 1 || Log2_64(c0) > 32)
9001       return false;
9002   }
9003   C = c0;
9004   return true;
9005 }
9006
9007 /// PerformVCVTCombine - VCVT (floating-point to fixed-point, Advanced SIMD)
9008 /// can replace combinations of VMUL and VCVT (floating-point to integer)
9009 /// when the VMUL has a constant operand that is a power of 2.
9010 ///
9011 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9012 ///  vmul.f32        d16, d17, d16
9013 ///  vcvt.s32.f32    d16, d16
9014 /// becomes:
9015 ///  vcvt.s32.f32    d16, d16, #3
9016 static SDValue PerformVCVTCombine(SDNode *N,
9017                                   TargetLowering::DAGCombinerInfo &DCI,
9018                                   const ARMSubtarget *Subtarget) {
9019   SelectionDAG &DAG = DCI.DAG;
9020   SDValue Op = N->getOperand(0);
9021
9022   if (!Subtarget->hasNEON() || !Op.getValueType().isVector() ||
9023       Op.getOpcode() != ISD::FMUL)
9024     return SDValue();
9025
9026   uint64_t C;
9027   SDValue N0 = Op->getOperand(0);
9028   SDValue ConstVec = Op->getOperand(1);
9029   bool isSigned = N->getOpcode() == ISD::FP_TO_SINT;
9030
9031   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9032       !isConstVecPow2(ConstVec, isSigned, C))
9033     return SDValue();
9034
9035   MVT FloatTy = Op.getSimpleValueType().getVectorElementType();
9036   MVT IntTy = N->getSimpleValueType(0).getVectorElementType();
9037   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32) {
9038     // These instructions only exist converting from f32 to i32. We can handle
9039     // smaller integers by generating an extra truncate, but larger ones would
9040     // be lossy.
9041     return SDValue();
9042   }
9043
9044   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfp2fxs :
9045     Intrinsic::arm_neon_vcvtfp2fxu;
9046   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9047   SDValue FixConv =  DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N),
9048                                  NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9049                                  DAG.getConstant(IntrinsicOpcode, MVT::i32), N0,
9050                                  DAG.getConstant(Log2_64(C), MVT::i32));
9051
9052   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9053     FixConv = DAG.getNode(ISD::TRUNCATE, SDLoc(N), N->getValueType(0), FixConv);
9054
9055   return FixConv;
9056 }
9057
9058 /// PerformVDIVCombine - VCVT (fixed-point to floating-point, Advanced SIMD)
9059 /// can replace combinations of VCVT (integer to floating-point) and VDIV
9060 /// when the VDIV has a constant operand that is a power of 2.
9061 ///
9062 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9063 ///  vcvt.f32.s32    d16, d16
9064 ///  vdiv.f32        d16, d17, d16
9065 /// becomes:
9066 ///  vcvt.f32.s32    d16, d16, #3
9067 static SDValue PerformVDIVCombine(SDNode *N,
9068                                   TargetLowering::DAGCombinerInfo &DCI,
9069                                   const ARMSubtarget *Subtarget) {
9070   SelectionDAG &DAG = DCI.DAG;
9071   SDValue Op = N->getOperand(0);
9072   unsigned OpOpcode = Op.getNode()->getOpcode();
9073
9074   if (!Subtarget->hasNEON() || !N->getValueType(0).isVector() ||
9075       (OpOpcode != ISD::SINT_TO_FP && OpOpcode != ISD::UINT_TO_FP))
9076     return SDValue();
9077
9078   uint64_t C;
9079   SDValue ConstVec = N->getOperand(1);
9080   bool isSigned = OpOpcode == ISD::SINT_TO_FP;
9081
9082   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9083       !isConstVecPow2(ConstVec, isSigned, C))
9084     return SDValue();
9085
9086   MVT FloatTy = N->getSimpleValueType(0).getVectorElementType();
9087   MVT IntTy = Op.getOperand(0).getSimpleValueType().getVectorElementType();
9088   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32) {
9089     // These instructions only exist converting from i32 to f32. We can handle
9090     // smaller integers by generating an extra extend, but larger ones would
9091     // be lossy.
9092     return SDValue();
9093   }
9094
9095   SDValue ConvInput = Op.getOperand(0);
9096   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9097   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9098     ConvInput = DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
9099                             SDLoc(N), NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9100                             ConvInput);
9101
9102   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfxs2fp :
9103     Intrinsic::arm_neon_vcvtfxu2fp;
9104   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N),
9105                      Op.getValueType(),
9106                      DAG.getConstant(IntrinsicOpcode, MVT::i32),
9107                      ConvInput, DAG.getConstant(Log2_64(C), MVT::i32));
9108 }
9109
9110 /// Getvshiftimm - Check if this is a valid build_vector for the immediate
9111 /// operand of a vector shift operation, where all the elements of the
9112 /// build_vector must have the same constant integer value.
9113 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
9114   // Ignore bit_converts.
9115   while (Op.getOpcode() == ISD::BITCAST)
9116     Op = Op.getOperand(0);
9117   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
9118   APInt SplatBits, SplatUndef;
9119   unsigned SplatBitSize;
9120   bool HasAnyUndefs;
9121   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
9122                                       HasAnyUndefs, ElementBits) ||
9123       SplatBitSize > ElementBits)
9124     return false;
9125   Cnt = SplatBits.getSExtValue();
9126   return true;
9127 }
9128
9129 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
9130 /// operand of a vector shift left operation.  That value must be in the range:
9131 ///   0 <= Value < ElementBits for a left shift; or
9132 ///   0 <= Value <= ElementBits for a long left shift.
9133 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
9134   assert(VT.isVector() && "vector shift count is not a vector type");
9135   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9136   if (! getVShiftImm(Op, ElementBits, Cnt))
9137     return false;
9138   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
9139 }
9140
9141 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
9142 /// operand of a vector shift right operation.  For a shift opcode, the value
9143 /// is positive, but for an intrinsic the value count must be negative. The
9144 /// absolute value must be in the range:
9145 ///   1 <= |Value| <= ElementBits for a right shift; or
9146 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
9147 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
9148                          int64_t &Cnt) {
9149   assert(VT.isVector() && "vector shift count is not a vector type");
9150   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9151   if (! getVShiftImm(Op, ElementBits, Cnt))
9152     return false;
9153   if (isIntrinsic)
9154     Cnt = -Cnt;
9155   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
9156 }
9157
9158 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
9159 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
9160   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
9161   switch (IntNo) {
9162   default:
9163     // Don't do anything for most intrinsics.
9164     break;
9165
9166   // Vector shifts: check for immediate versions and lower them.
9167   // Note: This is done during DAG combining instead of DAG legalizing because
9168   // the build_vectors for 64-bit vector element shift counts are generally
9169   // not legal, and it is hard to see their values after they get legalized to
9170   // loads from a constant pool.
9171   case Intrinsic::arm_neon_vshifts:
9172   case Intrinsic::arm_neon_vshiftu:
9173   case Intrinsic::arm_neon_vrshifts:
9174   case Intrinsic::arm_neon_vrshiftu:
9175   case Intrinsic::arm_neon_vrshiftn:
9176   case Intrinsic::arm_neon_vqshifts:
9177   case Intrinsic::arm_neon_vqshiftu:
9178   case Intrinsic::arm_neon_vqshiftsu:
9179   case Intrinsic::arm_neon_vqshiftns:
9180   case Intrinsic::arm_neon_vqshiftnu:
9181   case Intrinsic::arm_neon_vqshiftnsu:
9182   case Intrinsic::arm_neon_vqrshiftns:
9183   case Intrinsic::arm_neon_vqrshiftnu:
9184   case Intrinsic::arm_neon_vqrshiftnsu: {
9185     EVT VT = N->getOperand(1).getValueType();
9186     int64_t Cnt;
9187     unsigned VShiftOpc = 0;
9188
9189     switch (IntNo) {
9190     case Intrinsic::arm_neon_vshifts:
9191     case Intrinsic::arm_neon_vshiftu:
9192       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
9193         VShiftOpc = ARMISD::VSHL;
9194         break;
9195       }
9196       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
9197         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
9198                      ARMISD::VSHRs : ARMISD::VSHRu);
9199         break;
9200       }
9201       return SDValue();
9202
9203     case Intrinsic::arm_neon_vrshifts:
9204     case Intrinsic::arm_neon_vrshiftu:
9205       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
9206         break;
9207       return SDValue();
9208
9209     case Intrinsic::arm_neon_vqshifts:
9210     case Intrinsic::arm_neon_vqshiftu:
9211       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9212         break;
9213       return SDValue();
9214
9215     case Intrinsic::arm_neon_vqshiftsu:
9216       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9217         break;
9218       llvm_unreachable("invalid shift count for vqshlu intrinsic");
9219
9220     case Intrinsic::arm_neon_vrshiftn:
9221     case Intrinsic::arm_neon_vqshiftns:
9222     case Intrinsic::arm_neon_vqshiftnu:
9223     case Intrinsic::arm_neon_vqshiftnsu:
9224     case Intrinsic::arm_neon_vqrshiftns:
9225     case Intrinsic::arm_neon_vqrshiftnu:
9226     case Intrinsic::arm_neon_vqrshiftnsu:
9227       // Narrowing shifts require an immediate right shift.
9228       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
9229         break;
9230       llvm_unreachable("invalid shift count for narrowing vector shift "
9231                        "intrinsic");
9232
9233     default:
9234       llvm_unreachable("unhandled vector shift");
9235     }
9236
9237     switch (IntNo) {
9238     case Intrinsic::arm_neon_vshifts:
9239     case Intrinsic::arm_neon_vshiftu:
9240       // Opcode already set above.
9241       break;
9242     case Intrinsic::arm_neon_vrshifts:
9243       VShiftOpc = ARMISD::VRSHRs; break;
9244     case Intrinsic::arm_neon_vrshiftu:
9245       VShiftOpc = ARMISD::VRSHRu; break;
9246     case Intrinsic::arm_neon_vrshiftn:
9247       VShiftOpc = ARMISD::VRSHRN; break;
9248     case Intrinsic::arm_neon_vqshifts:
9249       VShiftOpc = ARMISD::VQSHLs; break;
9250     case Intrinsic::arm_neon_vqshiftu:
9251       VShiftOpc = ARMISD::VQSHLu; break;
9252     case Intrinsic::arm_neon_vqshiftsu:
9253       VShiftOpc = ARMISD::VQSHLsu; break;
9254     case Intrinsic::arm_neon_vqshiftns:
9255       VShiftOpc = ARMISD::VQSHRNs; break;
9256     case Intrinsic::arm_neon_vqshiftnu:
9257       VShiftOpc = ARMISD::VQSHRNu; break;
9258     case Intrinsic::arm_neon_vqshiftnsu:
9259       VShiftOpc = ARMISD::VQSHRNsu; break;
9260     case Intrinsic::arm_neon_vqrshiftns:
9261       VShiftOpc = ARMISD::VQRSHRNs; break;
9262     case Intrinsic::arm_neon_vqrshiftnu:
9263       VShiftOpc = ARMISD::VQRSHRNu; break;
9264     case Intrinsic::arm_neon_vqrshiftnsu:
9265       VShiftOpc = ARMISD::VQRSHRNsu; break;
9266     }
9267
9268     return DAG.getNode(VShiftOpc, SDLoc(N), N->getValueType(0),
9269                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
9270   }
9271
9272   case Intrinsic::arm_neon_vshiftins: {
9273     EVT VT = N->getOperand(1).getValueType();
9274     int64_t Cnt;
9275     unsigned VShiftOpc = 0;
9276
9277     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
9278       VShiftOpc = ARMISD::VSLI;
9279     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
9280       VShiftOpc = ARMISD::VSRI;
9281     else {
9282       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
9283     }
9284
9285     return DAG.getNode(VShiftOpc, SDLoc(N), N->getValueType(0),
9286                        N->getOperand(1), N->getOperand(2),
9287                        DAG.getConstant(Cnt, MVT::i32));
9288   }
9289
9290   case Intrinsic::arm_neon_vqrshifts:
9291   case Intrinsic::arm_neon_vqrshiftu:
9292     // No immediate versions of these to check for.
9293     break;
9294   }
9295
9296   return SDValue();
9297 }
9298
9299 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
9300 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
9301 /// combining instead of DAG legalizing because the build_vectors for 64-bit
9302 /// vector element shift counts are generally not legal, and it is hard to see
9303 /// their values after they get legalized to loads from a constant pool.
9304 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
9305                                    const ARMSubtarget *ST) {
9306   EVT VT = N->getValueType(0);
9307   if (N->getOpcode() == ISD::SRL && VT == MVT::i32 && ST->hasV6Ops()) {
9308     // Canonicalize (srl (bswap x), 16) to (rotr (bswap x), 16) if the high
9309     // 16-bits of x is zero. This optimizes rev + lsr 16 to rev16.
9310     SDValue N1 = N->getOperand(1);
9311     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
9312       SDValue N0 = N->getOperand(0);
9313       if (C->getZExtValue() == 16 && N0.getOpcode() == ISD::BSWAP &&
9314           DAG.MaskedValueIsZero(N0.getOperand(0),
9315                                 APInt::getHighBitsSet(32, 16)))
9316         return DAG.getNode(ISD::ROTR, SDLoc(N), VT, N0, N1);
9317     }
9318   }
9319
9320   // Nothing to be done for scalar shifts.
9321   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9322   if (!VT.isVector() || !TLI.isTypeLegal(VT))
9323     return SDValue();
9324
9325   assert(ST->hasNEON() && "unexpected vector shift");
9326   int64_t Cnt;
9327
9328   switch (N->getOpcode()) {
9329   default: llvm_unreachable("unexpected shift opcode");
9330
9331   case ISD::SHL:
9332     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
9333       return DAG.getNode(ARMISD::VSHL, SDLoc(N), VT, N->getOperand(0),
9334                          DAG.getConstant(Cnt, MVT::i32));
9335     break;
9336
9337   case ISD::SRA:
9338   case ISD::SRL:
9339     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
9340       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
9341                             ARMISD::VSHRs : ARMISD::VSHRu);
9342       return DAG.getNode(VShiftOpc, SDLoc(N), VT, N->getOperand(0),
9343                          DAG.getConstant(Cnt, MVT::i32));
9344     }
9345   }
9346   return SDValue();
9347 }
9348
9349 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
9350 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
9351 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
9352                                     const ARMSubtarget *ST) {
9353   SDValue N0 = N->getOperand(0);
9354
9355   // Check for sign- and zero-extensions of vector extract operations of 8-
9356   // and 16-bit vector elements.  NEON supports these directly.  They are
9357   // handled during DAG combining because type legalization will promote them
9358   // to 32-bit types and it is messy to recognize the operations after that.
9359   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
9360     SDValue Vec = N0.getOperand(0);
9361     SDValue Lane = N0.getOperand(1);
9362     EVT VT = N->getValueType(0);
9363     EVT EltVT = N0.getValueType();
9364     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9365
9366     if (VT == MVT::i32 &&
9367         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
9368         TLI.isTypeLegal(Vec.getValueType()) &&
9369         isa<ConstantSDNode>(Lane)) {
9370
9371       unsigned Opc = 0;
9372       switch (N->getOpcode()) {
9373       default: llvm_unreachable("unexpected opcode");
9374       case ISD::SIGN_EXTEND:
9375         Opc = ARMISD::VGETLANEs;
9376         break;
9377       case ISD::ZERO_EXTEND:
9378       case ISD::ANY_EXTEND:
9379         Opc = ARMISD::VGETLANEu;
9380         break;
9381       }
9382       return DAG.getNode(Opc, SDLoc(N), VT, Vec, Lane);
9383     }
9384   }
9385
9386   return SDValue();
9387 }
9388
9389 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
9390 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
9391 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
9392                                        const ARMSubtarget *ST) {
9393   // If the target supports NEON, try to use vmax/vmin instructions for f32
9394   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
9395   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
9396   // a NaN; only do the transformation when it matches that behavior.
9397
9398   // For now only do this when using NEON for FP operations; if using VFP, it
9399   // is not obvious that the benefit outweighs the cost of switching to the
9400   // NEON pipeline.
9401   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
9402       N->getValueType(0) != MVT::f32)
9403     return SDValue();
9404
9405   SDValue CondLHS = N->getOperand(0);
9406   SDValue CondRHS = N->getOperand(1);
9407   SDValue LHS = N->getOperand(2);
9408   SDValue RHS = N->getOperand(3);
9409   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
9410
9411   unsigned Opcode = 0;
9412   bool IsReversed;
9413   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
9414     IsReversed = false; // x CC y ? x : y
9415   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
9416     IsReversed = true ; // x CC y ? y : x
9417   } else {
9418     return SDValue();
9419   }
9420
9421   bool IsUnordered;
9422   switch (CC) {
9423   default: break;
9424   case ISD::SETOLT:
9425   case ISD::SETOLE:
9426   case ISD::SETLT:
9427   case ISD::SETLE:
9428   case ISD::SETULT:
9429   case ISD::SETULE:
9430     // If LHS is NaN, an ordered comparison will be false and the result will
9431     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
9432     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9433     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
9434     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9435       break;
9436     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
9437     // will return -0, so vmin can only be used for unsafe math or if one of
9438     // the operands is known to be nonzero.
9439     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
9440         !DAG.getTarget().Options.UnsafeFPMath &&
9441         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9442       break;
9443     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
9444     break;
9445
9446   case ISD::SETOGT:
9447   case ISD::SETOGE:
9448   case ISD::SETGT:
9449   case ISD::SETGE:
9450   case ISD::SETUGT:
9451   case ISD::SETUGE:
9452     // If LHS is NaN, an ordered comparison will be false and the result will
9453     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
9454     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9455     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
9456     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9457       break;
9458     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
9459     // will return +0, so vmax can only be used for unsafe math or if one of
9460     // the operands is known to be nonzero.
9461     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
9462         !DAG.getTarget().Options.UnsafeFPMath &&
9463         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9464       break;
9465     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
9466     break;
9467   }
9468
9469   if (!Opcode)
9470     return SDValue();
9471   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
9472 }
9473
9474 /// PerformCMOVCombine - Target-specific DAG combining for ARMISD::CMOV.
9475 SDValue
9476 ARMTargetLowering::PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const {
9477   SDValue Cmp = N->getOperand(4);
9478   if (Cmp.getOpcode() != ARMISD::CMPZ)
9479     // Only looking at EQ and NE cases.
9480     return SDValue();
9481
9482   EVT VT = N->getValueType(0);
9483   SDLoc dl(N);
9484   SDValue LHS = Cmp.getOperand(0);
9485   SDValue RHS = Cmp.getOperand(1);
9486   SDValue FalseVal = N->getOperand(0);
9487   SDValue TrueVal = N->getOperand(1);
9488   SDValue ARMcc = N->getOperand(2);
9489   ARMCC::CondCodes CC =
9490     (ARMCC::CondCodes)cast<ConstantSDNode>(ARMcc)->getZExtValue();
9491
9492   // Simplify
9493   //   mov     r1, r0
9494   //   cmp     r1, x
9495   //   mov     r0, y
9496   //   moveq   r0, x
9497   // to
9498   //   cmp     r0, x
9499   //   movne   r0, y
9500   //
9501   //   mov     r1, r0
9502   //   cmp     r1, x
9503   //   mov     r0, x
9504   //   movne   r0, y
9505   // to
9506   //   cmp     r0, x
9507   //   movne   r0, y
9508   /// FIXME: Turn this into a target neutral optimization?
9509   SDValue Res;
9510   if (CC == ARMCC::NE && FalseVal == RHS && FalseVal != LHS) {
9511     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, TrueVal, ARMcc,
9512                       N->getOperand(3), Cmp);
9513   } else if (CC == ARMCC::EQ && TrueVal == RHS) {
9514     SDValue ARMcc;
9515     SDValue NewCmp = getARMCmp(LHS, RHS, ISD::SETNE, ARMcc, DAG, dl);
9516     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, FalseVal, ARMcc,
9517                       N->getOperand(3), NewCmp);
9518   }
9519
9520   if (Res.getNode()) {
9521     APInt KnownZero, KnownOne;
9522     DAG.ComputeMaskedBits(SDValue(N,0), KnownZero, KnownOne);
9523     // Capture demanded bits information that would be otherwise lost.
9524     if (KnownZero == 0xfffffffe)
9525       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9526                         DAG.getValueType(MVT::i1));
9527     else if (KnownZero == 0xffffff00)
9528       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9529                         DAG.getValueType(MVT::i8));
9530     else if (KnownZero == 0xffff0000)
9531       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9532                         DAG.getValueType(MVT::i16));
9533   }
9534
9535   return Res;
9536 }
9537
9538 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
9539                                              DAGCombinerInfo &DCI) const {
9540   switch (N->getOpcode()) {
9541   default: break;
9542   case ISD::ADDC:       return PerformADDCCombine(N, DCI, Subtarget);
9543   case ISD::ADD:        return PerformADDCombine(N, DCI, Subtarget);
9544   case ISD::SUB:        return PerformSUBCombine(N, DCI);
9545   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
9546   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
9547   case ISD::XOR:        return PerformXORCombine(N, DCI, Subtarget);
9548   case ISD::AND:        return PerformANDCombine(N, DCI, Subtarget);
9549   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
9550   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
9551   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
9552   case ISD::STORE:      return PerformSTORECombine(N, DCI);
9553   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI);
9554   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
9555   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
9556   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
9557   case ISD::FP_TO_SINT:
9558   case ISD::FP_TO_UINT: return PerformVCVTCombine(N, DCI, Subtarget);
9559   case ISD::FDIV:       return PerformVDIVCombine(N, DCI, Subtarget);
9560   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
9561   case ISD::SHL:
9562   case ISD::SRA:
9563   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
9564   case ISD::SIGN_EXTEND:
9565   case ISD::ZERO_EXTEND:
9566   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
9567   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
9568   case ARMISD::CMOV: return PerformCMOVCombine(N, DCI.DAG);
9569   case ARMISD::VLD2DUP:
9570   case ARMISD::VLD3DUP:
9571   case ARMISD::VLD4DUP:
9572     return CombineBaseUpdate(N, DCI);
9573   case ARMISD::BUILD_VECTOR:
9574     return PerformARMBUILD_VECTORCombine(N, DCI);
9575   case ISD::INTRINSIC_VOID:
9576   case ISD::INTRINSIC_W_CHAIN:
9577     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
9578     case Intrinsic::arm_neon_vld1:
9579     case Intrinsic::arm_neon_vld2:
9580     case Intrinsic::arm_neon_vld3:
9581     case Intrinsic::arm_neon_vld4:
9582     case Intrinsic::arm_neon_vld2lane:
9583     case Intrinsic::arm_neon_vld3lane:
9584     case Intrinsic::arm_neon_vld4lane:
9585     case Intrinsic::arm_neon_vst1:
9586     case Intrinsic::arm_neon_vst2:
9587     case Intrinsic::arm_neon_vst3:
9588     case Intrinsic::arm_neon_vst4:
9589     case Intrinsic::arm_neon_vst2lane:
9590     case Intrinsic::arm_neon_vst3lane:
9591     case Intrinsic::arm_neon_vst4lane:
9592       return CombineBaseUpdate(N, DCI);
9593     default: break;
9594     }
9595     break;
9596   }
9597   return SDValue();
9598 }
9599
9600 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
9601                                                           EVT VT) const {
9602   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
9603 }
9604
9605 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT, unsigned,
9606                                                       bool *Fast) const {
9607   // The AllowsUnaliged flag models the SCTLR.A setting in ARM cpus
9608   bool AllowsUnaligned = Subtarget->allowsUnalignedMem();
9609
9610   switch (VT.getSimpleVT().SimpleTy) {
9611   default:
9612     return false;
9613   case MVT::i8:
9614   case MVT::i16:
9615   case MVT::i32: {
9616     // Unaligned access can use (for example) LRDB, LRDH, LDR
9617     if (AllowsUnaligned) {
9618       if (Fast)
9619         *Fast = Subtarget->hasV7Ops();
9620       return true;
9621     }
9622     return false;
9623   }
9624   case MVT::f64:
9625   case MVT::v2f64: {
9626     // For any little-endian targets with neon, we can support unaligned ld/st
9627     // of D and Q (e.g. {D0,D1}) registers by using vld1.i8/vst1.i8.
9628     // A big-endian target may also explicitly support unaligned accesses
9629     if (Subtarget->hasNEON() && (AllowsUnaligned || isLittleEndian())) {
9630       if (Fast)
9631         *Fast = true;
9632       return true;
9633     }
9634     return false;
9635   }
9636   }
9637 }
9638
9639 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
9640                        unsigned AlignCheck) {
9641   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
9642           (DstAlign == 0 || DstAlign % AlignCheck == 0));
9643 }
9644
9645 EVT ARMTargetLowering::getOptimalMemOpType(uint64_t Size,
9646                                            unsigned DstAlign, unsigned SrcAlign,
9647                                            bool IsMemset, bool ZeroMemset,
9648                                            bool MemcpyStrSrc,
9649                                            MachineFunction &MF) const {
9650   const Function *F = MF.getFunction();
9651
9652   // See if we can use NEON instructions for this...
9653   if ((!IsMemset || ZeroMemset) &&
9654       Subtarget->hasNEON() &&
9655       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
9656                                        Attribute::NoImplicitFloat)) {
9657     bool Fast;
9658     if (Size >= 16 &&
9659         (memOpAlign(SrcAlign, DstAlign, 16) ||
9660          (allowsUnalignedMemoryAccesses(MVT::v2f64, 0, &Fast) && Fast))) {
9661       return MVT::v2f64;
9662     } else if (Size >= 8 &&
9663                (memOpAlign(SrcAlign, DstAlign, 8) ||
9664                 (allowsUnalignedMemoryAccesses(MVT::f64, 0, &Fast) && Fast))) {
9665       return MVT::f64;
9666     }
9667   }
9668
9669   // Lowering to i32/i16 if the size permits.
9670   if (Size >= 4)
9671     return MVT::i32;
9672   else if (Size >= 2)
9673     return MVT::i16;
9674
9675   // Let the target-independent logic figure it out.
9676   return MVT::Other;
9677 }
9678
9679 bool ARMTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
9680   if (Val.getOpcode() != ISD::LOAD)
9681     return false;
9682
9683   EVT VT1 = Val.getValueType();
9684   if (!VT1.isSimple() || !VT1.isInteger() ||
9685       !VT2.isSimple() || !VT2.isInteger())
9686     return false;
9687
9688   switch (VT1.getSimpleVT().SimpleTy) {
9689   default: break;
9690   case MVT::i1:
9691   case MVT::i8:
9692   case MVT::i16:
9693     // 8-bit and 16-bit loads implicitly zero-extend to 32-bits.
9694     return true;
9695   }
9696
9697   return false;
9698 }
9699
9700 bool ARMTargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
9701   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
9702     return false;
9703
9704   if (!isTypeLegal(EVT::getEVT(Ty1)))
9705     return false;
9706
9707   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
9708
9709   // Assuming the caller doesn't have a zeroext or signext return parameter,
9710   // truncation all the way down to i1 is valid.
9711   return true;
9712 }
9713
9714
9715 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
9716   if (V < 0)
9717     return false;
9718
9719   unsigned Scale = 1;
9720   switch (VT.getSimpleVT().SimpleTy) {
9721   default: return false;
9722   case MVT::i1:
9723   case MVT::i8:
9724     // Scale == 1;
9725     break;
9726   case MVT::i16:
9727     // Scale == 2;
9728     Scale = 2;
9729     break;
9730   case MVT::i32:
9731     // Scale == 4;
9732     Scale = 4;
9733     break;
9734   }
9735
9736   if ((V & (Scale - 1)) != 0)
9737     return false;
9738   V /= Scale;
9739   return V == (V & ((1LL << 5) - 1));
9740 }
9741
9742 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
9743                                       const ARMSubtarget *Subtarget) {
9744   bool isNeg = false;
9745   if (V < 0) {
9746     isNeg = true;
9747     V = - V;
9748   }
9749
9750   switch (VT.getSimpleVT().SimpleTy) {
9751   default: return false;
9752   case MVT::i1:
9753   case MVT::i8:
9754   case MVT::i16:
9755   case MVT::i32:
9756     // + imm12 or - imm8
9757     if (isNeg)
9758       return V == (V & ((1LL << 8) - 1));
9759     return V == (V & ((1LL << 12) - 1));
9760   case MVT::f32:
9761   case MVT::f64:
9762     // Same as ARM mode. FIXME: NEON?
9763     if (!Subtarget->hasVFP2())
9764       return false;
9765     if ((V & 3) != 0)
9766       return false;
9767     V >>= 2;
9768     return V == (V & ((1LL << 8) - 1));
9769   }
9770 }
9771
9772 /// isLegalAddressImmediate - Return true if the integer value can be used
9773 /// as the offset of the target addressing mode for load / store of the
9774 /// given type.
9775 static bool isLegalAddressImmediate(int64_t V, EVT VT,
9776                                     const ARMSubtarget *Subtarget) {
9777   if (V == 0)
9778     return true;
9779
9780   if (!VT.isSimple())
9781     return false;
9782
9783   if (Subtarget->isThumb1Only())
9784     return isLegalT1AddressImmediate(V, VT);
9785   else if (Subtarget->isThumb2())
9786     return isLegalT2AddressImmediate(V, VT, Subtarget);
9787
9788   // ARM mode.
9789   if (V < 0)
9790     V = - V;
9791   switch (VT.getSimpleVT().SimpleTy) {
9792   default: return false;
9793   case MVT::i1:
9794   case MVT::i8:
9795   case MVT::i32:
9796     // +- imm12
9797     return V == (V & ((1LL << 12) - 1));
9798   case MVT::i16:
9799     // +- imm8
9800     return V == (V & ((1LL << 8) - 1));
9801   case MVT::f32:
9802   case MVT::f64:
9803     if (!Subtarget->hasVFP2()) // FIXME: NEON?
9804       return false;
9805     if ((V & 3) != 0)
9806       return false;
9807     V >>= 2;
9808     return V == (V & ((1LL << 8) - 1));
9809   }
9810 }
9811
9812 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
9813                                                       EVT VT) const {
9814   int Scale = AM.Scale;
9815   if (Scale < 0)
9816     return false;
9817
9818   switch (VT.getSimpleVT().SimpleTy) {
9819   default: return false;
9820   case MVT::i1:
9821   case MVT::i8:
9822   case MVT::i16:
9823   case MVT::i32:
9824     if (Scale == 1)
9825       return true;
9826     // r + r << imm
9827     Scale = Scale & ~1;
9828     return Scale == 2 || Scale == 4 || Scale == 8;
9829   case MVT::i64:
9830     // r + r
9831     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
9832       return true;
9833     return false;
9834   case MVT::isVoid:
9835     // Note, we allow "void" uses (basically, uses that aren't loads or
9836     // stores), because arm allows folding a scale into many arithmetic
9837     // operations.  This should be made more precise and revisited later.
9838
9839     // Allow r << imm, but the imm has to be a multiple of two.
9840     if (Scale & 1) return false;
9841     return isPowerOf2_32(Scale);
9842   }
9843 }
9844
9845 /// isLegalAddressingMode - Return true if the addressing mode represented
9846 /// by AM is legal for this target, for a load/store of the specified type.
9847 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
9848                                               Type *Ty) const {
9849   EVT VT = getValueType(Ty, true);
9850   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
9851     return false;
9852
9853   // Can never fold addr of global into load/store.
9854   if (AM.BaseGV)
9855     return false;
9856
9857   switch (AM.Scale) {
9858   case 0:  // no scale reg, must be "r+i" or "r", or "i".
9859     break;
9860   case 1:
9861     if (Subtarget->isThumb1Only())
9862       return false;
9863     // FALL THROUGH.
9864   default:
9865     // ARM doesn't support any R+R*scale+imm addr modes.
9866     if (AM.BaseOffs)
9867       return false;
9868
9869     if (!VT.isSimple())
9870       return false;
9871
9872     if (Subtarget->isThumb2())
9873       return isLegalT2ScaledAddressingMode(AM, VT);
9874
9875     int Scale = AM.Scale;
9876     switch (VT.getSimpleVT().SimpleTy) {
9877     default: return false;
9878     case MVT::i1:
9879     case MVT::i8:
9880     case MVT::i32:
9881       if (Scale < 0) Scale = -Scale;
9882       if (Scale == 1)
9883         return true;
9884       // r + r << imm
9885       return isPowerOf2_32(Scale & ~1);
9886     case MVT::i16:
9887     case MVT::i64:
9888       // r + r
9889       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
9890         return true;
9891       return false;
9892
9893     case MVT::isVoid:
9894       // Note, we allow "void" uses (basically, uses that aren't loads or
9895       // stores), because arm allows folding a scale into many arithmetic
9896       // operations.  This should be made more precise and revisited later.
9897
9898       // Allow r << imm, but the imm has to be a multiple of two.
9899       if (Scale & 1) return false;
9900       return isPowerOf2_32(Scale);
9901     }
9902   }
9903   return true;
9904 }
9905
9906 /// isLegalICmpImmediate - Return true if the specified immediate is legal
9907 /// icmp immediate, that is the target has icmp instructions which can compare
9908 /// a register against the immediate without having to materialize the
9909 /// immediate into a register.
9910 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
9911   // Thumb2 and ARM modes can use cmn for negative immediates.
9912   if (!Subtarget->isThumb())
9913     return ARM_AM::getSOImmVal(llvm::abs64(Imm)) != -1;
9914   if (Subtarget->isThumb2())
9915     return ARM_AM::getT2SOImmVal(llvm::abs64(Imm)) != -1;
9916   // Thumb1 doesn't have cmn, and only 8-bit immediates.
9917   return Imm >= 0 && Imm <= 255;
9918 }
9919
9920 /// isLegalAddImmediate - Return true if the specified immediate is a legal add
9921 /// *or sub* immediate, that is the target has add or sub instructions which can
9922 /// add a register with the immediate without having to materialize the
9923 /// immediate into a register.
9924 bool ARMTargetLowering::isLegalAddImmediate(int64_t Imm) const {
9925   // Same encoding for add/sub, just flip the sign.
9926   int64_t AbsImm = llvm::abs64(Imm);
9927   if (!Subtarget->isThumb())
9928     return ARM_AM::getSOImmVal(AbsImm) != -1;
9929   if (Subtarget->isThumb2())
9930     return ARM_AM::getT2SOImmVal(AbsImm) != -1;
9931   // Thumb1 only has 8-bit unsigned immediate.
9932   return AbsImm >= 0 && AbsImm <= 255;
9933 }
9934
9935 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
9936                                       bool isSEXTLoad, SDValue &Base,
9937                                       SDValue &Offset, bool &isInc,
9938                                       SelectionDAG &DAG) {
9939   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
9940     return false;
9941
9942   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
9943     // AddressingMode 3
9944     Base = Ptr->getOperand(0);
9945     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
9946       int RHSC = (int)RHS->getZExtValue();
9947       if (RHSC < 0 && RHSC > -256) {
9948         assert(Ptr->getOpcode() == ISD::ADD);
9949         isInc = false;
9950         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
9951         return true;
9952       }
9953     }
9954     isInc = (Ptr->getOpcode() == ISD::ADD);
9955     Offset = Ptr->getOperand(1);
9956     return true;
9957   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
9958     // AddressingMode 2
9959     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
9960       int RHSC = (int)RHS->getZExtValue();
9961       if (RHSC < 0 && RHSC > -0x1000) {
9962         assert(Ptr->getOpcode() == ISD::ADD);
9963         isInc = false;
9964         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
9965         Base = Ptr->getOperand(0);
9966         return true;
9967       }
9968     }
9969
9970     if (Ptr->getOpcode() == ISD::ADD) {
9971       isInc = true;
9972       ARM_AM::ShiftOpc ShOpcVal=
9973         ARM_AM::getShiftOpcForNode(Ptr->getOperand(0).getOpcode());
9974       if (ShOpcVal != ARM_AM::no_shift) {
9975         Base = Ptr->getOperand(1);
9976         Offset = Ptr->getOperand(0);
9977       } else {
9978         Base = Ptr->getOperand(0);
9979         Offset = Ptr->getOperand(1);
9980       }
9981       return true;
9982     }
9983
9984     isInc = (Ptr->getOpcode() == ISD::ADD);
9985     Base = Ptr->getOperand(0);
9986     Offset = Ptr->getOperand(1);
9987     return true;
9988   }
9989
9990   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
9991   return false;
9992 }
9993
9994 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
9995                                      bool isSEXTLoad, SDValue &Base,
9996                                      SDValue &Offset, bool &isInc,
9997                                      SelectionDAG &DAG) {
9998   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
9999     return false;
10000
10001   Base = Ptr->getOperand(0);
10002   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10003     int RHSC = (int)RHS->getZExtValue();
10004     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
10005       assert(Ptr->getOpcode() == ISD::ADD);
10006       isInc = false;
10007       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
10008       return true;
10009     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
10010       isInc = Ptr->getOpcode() == ISD::ADD;
10011       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
10012       return true;
10013     }
10014   }
10015
10016   return false;
10017 }
10018
10019 /// getPreIndexedAddressParts - returns true by value, base pointer and
10020 /// offset pointer and addressing mode by reference if the node's address
10021 /// can be legally represented as pre-indexed load / store address.
10022 bool
10023 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
10024                                              SDValue &Offset,
10025                                              ISD::MemIndexedMode &AM,
10026                                              SelectionDAG &DAG) const {
10027   if (Subtarget->isThumb1Only())
10028     return false;
10029
10030   EVT VT;
10031   SDValue Ptr;
10032   bool isSEXTLoad = false;
10033   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10034     Ptr = LD->getBasePtr();
10035     VT  = LD->getMemoryVT();
10036     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10037   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10038     Ptr = ST->getBasePtr();
10039     VT  = ST->getMemoryVT();
10040   } else
10041     return false;
10042
10043   bool isInc;
10044   bool isLegal = false;
10045   if (Subtarget->isThumb2())
10046     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10047                                        Offset, isInc, DAG);
10048   else
10049     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10050                                         Offset, isInc, DAG);
10051   if (!isLegal)
10052     return false;
10053
10054   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
10055   return true;
10056 }
10057
10058 /// getPostIndexedAddressParts - returns true by value, base pointer and
10059 /// offset pointer and addressing mode by reference if this node can be
10060 /// combined with a load / store to form a post-indexed load / store.
10061 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
10062                                                    SDValue &Base,
10063                                                    SDValue &Offset,
10064                                                    ISD::MemIndexedMode &AM,
10065                                                    SelectionDAG &DAG) const {
10066   if (Subtarget->isThumb1Only())
10067     return false;
10068
10069   EVT VT;
10070   SDValue Ptr;
10071   bool isSEXTLoad = false;
10072   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10073     VT  = LD->getMemoryVT();
10074     Ptr = LD->getBasePtr();
10075     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10076   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10077     VT  = ST->getMemoryVT();
10078     Ptr = ST->getBasePtr();
10079   } else
10080     return false;
10081
10082   bool isInc;
10083   bool isLegal = false;
10084   if (Subtarget->isThumb2())
10085     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10086                                        isInc, DAG);
10087   else
10088     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10089                                         isInc, DAG);
10090   if (!isLegal)
10091     return false;
10092
10093   if (Ptr != Base) {
10094     // Swap base ptr and offset to catch more post-index load / store when
10095     // it's legal. In Thumb2 mode, offset must be an immediate.
10096     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
10097         !Subtarget->isThumb2())
10098       std::swap(Base, Offset);
10099
10100     // Post-indexed load / store update the base pointer.
10101     if (Ptr != Base)
10102       return false;
10103   }
10104
10105   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
10106   return true;
10107 }
10108
10109 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
10110                                                        APInt &KnownZero,
10111                                                        APInt &KnownOne,
10112                                                        const SelectionDAG &DAG,
10113                                                        unsigned Depth) const {
10114   unsigned BitWidth = KnownOne.getBitWidth();
10115   KnownZero = KnownOne = APInt(BitWidth, 0);
10116   switch (Op.getOpcode()) {
10117   default: break;
10118   case ARMISD::ADDC:
10119   case ARMISD::ADDE:
10120   case ARMISD::SUBC:
10121   case ARMISD::SUBE:
10122     // These nodes' second result is a boolean
10123     if (Op.getResNo() == 0)
10124       break;
10125     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
10126     break;
10127   case ARMISD::CMOV: {
10128     // Bits are known zero/one if known on the LHS and RHS.
10129     DAG.ComputeMaskedBits(Op.getOperand(0), KnownZero, KnownOne, Depth+1);
10130     if (KnownZero == 0 && KnownOne == 0) return;
10131
10132     APInt KnownZeroRHS, KnownOneRHS;
10133     DAG.ComputeMaskedBits(Op.getOperand(1), KnownZeroRHS, KnownOneRHS, Depth+1);
10134     KnownZero &= KnownZeroRHS;
10135     KnownOne  &= KnownOneRHS;
10136     return;
10137   }
10138   case ISD::INTRINSIC_W_CHAIN: {
10139     ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
10140     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
10141     switch (IntID) {
10142     default: return;
10143     case Intrinsic::arm_ldaex:
10144     case Intrinsic::arm_ldrex: {
10145       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
10146       unsigned MemBits = VT.getScalarType().getSizeInBits();
10147       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
10148       return;
10149     }
10150     }
10151   }
10152   }
10153 }
10154
10155 //===----------------------------------------------------------------------===//
10156 //                           ARM Inline Assembly Support
10157 //===----------------------------------------------------------------------===//
10158
10159 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
10160   // Looking for "rev" which is V6+.
10161   if (!Subtarget->hasV6Ops())
10162     return false;
10163
10164   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10165   std::string AsmStr = IA->getAsmString();
10166   SmallVector<StringRef, 4> AsmPieces;
10167   SplitString(AsmStr, AsmPieces, ";\n");
10168
10169   switch (AsmPieces.size()) {
10170   default: return false;
10171   case 1:
10172     AsmStr = AsmPieces[0];
10173     AsmPieces.clear();
10174     SplitString(AsmStr, AsmPieces, " \t,");
10175
10176     // rev $0, $1
10177     if (AsmPieces.size() == 3 &&
10178         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
10179         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
10180       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10181       if (Ty && Ty->getBitWidth() == 32)
10182         return IntrinsicLowering::LowerToByteSwap(CI);
10183     }
10184     break;
10185   }
10186
10187   return false;
10188 }
10189
10190 /// getConstraintType - Given a constraint letter, return the type of
10191 /// constraint it is for this target.
10192 ARMTargetLowering::ConstraintType
10193 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
10194   if (Constraint.size() == 1) {
10195     switch (Constraint[0]) {
10196     default:  break;
10197     case 'l': return C_RegisterClass;
10198     case 'w': return C_RegisterClass;
10199     case 'h': return C_RegisterClass;
10200     case 'x': return C_RegisterClass;
10201     case 't': return C_RegisterClass;
10202     case 'j': return C_Other; // Constant for movw.
10203       // An address with a single base register. Due to the way we
10204       // currently handle addresses it is the same as an 'r' memory constraint.
10205     case 'Q': return C_Memory;
10206     }
10207   } else if (Constraint.size() == 2) {
10208     switch (Constraint[0]) {
10209     default: break;
10210     // All 'U+' constraints are addresses.
10211     case 'U': return C_Memory;
10212     }
10213   }
10214   return TargetLowering::getConstraintType(Constraint);
10215 }
10216
10217 /// Examine constraint type and operand type and determine a weight value.
10218 /// This object must already have been set up with the operand type
10219 /// and the current alternative constraint selected.
10220 TargetLowering::ConstraintWeight
10221 ARMTargetLowering::getSingleConstraintMatchWeight(
10222     AsmOperandInfo &info, const char *constraint) const {
10223   ConstraintWeight weight = CW_Invalid;
10224   Value *CallOperandVal = info.CallOperandVal;
10225     // If we don't have a value, we can't do a match,
10226     // but allow it at the lowest weight.
10227   if (!CallOperandVal)
10228     return CW_Default;
10229   Type *type = CallOperandVal->getType();
10230   // Look at the constraint type.
10231   switch (*constraint) {
10232   default:
10233     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
10234     break;
10235   case 'l':
10236     if (type->isIntegerTy()) {
10237       if (Subtarget->isThumb())
10238         weight = CW_SpecificReg;
10239       else
10240         weight = CW_Register;
10241     }
10242     break;
10243   case 'w':
10244     if (type->isFloatingPointTy())
10245       weight = CW_Register;
10246     break;
10247   }
10248   return weight;
10249 }
10250
10251 typedef std::pair<unsigned, const TargetRegisterClass*> RCPair;
10252 RCPair
10253 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10254                                                 MVT VT) const {
10255   if (Constraint.size() == 1) {
10256     // GCC ARM Constraint Letters
10257     switch (Constraint[0]) {
10258     case 'l': // Low regs or general regs.
10259       if (Subtarget->isThumb())
10260         return RCPair(0U, &ARM::tGPRRegClass);
10261       return RCPair(0U, &ARM::GPRRegClass);
10262     case 'h': // High regs or no regs.
10263       if (Subtarget->isThumb())
10264         return RCPair(0U, &ARM::hGPRRegClass);
10265       break;
10266     case 'r':
10267       return RCPair(0U, &ARM::GPRRegClass);
10268     case 'w':
10269       if (VT == MVT::Other)
10270         break;
10271       if (VT == MVT::f32)
10272         return RCPair(0U, &ARM::SPRRegClass);
10273       if (VT.getSizeInBits() == 64)
10274         return RCPair(0U, &ARM::DPRRegClass);
10275       if (VT.getSizeInBits() == 128)
10276         return RCPair(0U, &ARM::QPRRegClass);
10277       break;
10278     case 'x':
10279       if (VT == MVT::Other)
10280         break;
10281       if (VT == MVT::f32)
10282         return RCPair(0U, &ARM::SPR_8RegClass);
10283       if (VT.getSizeInBits() == 64)
10284         return RCPair(0U, &ARM::DPR_8RegClass);
10285       if (VT.getSizeInBits() == 128)
10286         return RCPair(0U, &ARM::QPR_8RegClass);
10287       break;
10288     case 't':
10289       if (VT == MVT::f32)
10290         return RCPair(0U, &ARM::SPRRegClass);
10291       break;
10292     }
10293   }
10294   if (StringRef("{cc}").equals_lower(Constraint))
10295     return std::make_pair(unsigned(ARM::CPSR), &ARM::CCRRegClass);
10296
10297   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10298 }
10299
10300 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10301 /// vector.  If it is invalid, don't add anything to Ops.
10302 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10303                                                      std::string &Constraint,
10304                                                      std::vector<SDValue>&Ops,
10305                                                      SelectionDAG &DAG) const {
10306   SDValue Result;
10307
10308   // Currently only support length 1 constraints.
10309   if (Constraint.length() != 1) return;
10310
10311   char ConstraintLetter = Constraint[0];
10312   switch (ConstraintLetter) {
10313   default: break;
10314   case 'j':
10315   case 'I': case 'J': case 'K': case 'L':
10316   case 'M': case 'N': case 'O':
10317     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
10318     if (!C)
10319       return;
10320
10321     int64_t CVal64 = C->getSExtValue();
10322     int CVal = (int) CVal64;
10323     // None of these constraints allow values larger than 32 bits.  Check
10324     // that the value fits in an int.
10325     if (CVal != CVal64)
10326       return;
10327
10328     switch (ConstraintLetter) {
10329       case 'j':
10330         // Constant suitable for movw, must be between 0 and
10331         // 65535.
10332         if (Subtarget->hasV6T2Ops())
10333           if (CVal >= 0 && CVal <= 65535)
10334             break;
10335         return;
10336       case 'I':
10337         if (Subtarget->isThumb1Only()) {
10338           // This must be a constant between 0 and 255, for ADD
10339           // immediates.
10340           if (CVal >= 0 && CVal <= 255)
10341             break;
10342         } else if (Subtarget->isThumb2()) {
10343           // A constant that can be used as an immediate value in a
10344           // data-processing instruction.
10345           if (ARM_AM::getT2SOImmVal(CVal) != -1)
10346             break;
10347         } else {
10348           // A constant that can be used as an immediate value in a
10349           // data-processing instruction.
10350           if (ARM_AM::getSOImmVal(CVal) != -1)
10351             break;
10352         }
10353         return;
10354
10355       case 'J':
10356         if (Subtarget->isThumb()) {  // FIXME thumb2
10357           // This must be a constant between -255 and -1, for negated ADD
10358           // immediates. This can be used in GCC with an "n" modifier that
10359           // prints the negated value, for use with SUB instructions. It is
10360           // not useful otherwise but is implemented for compatibility.
10361           if (CVal >= -255 && CVal <= -1)
10362             break;
10363         } else {
10364           // This must be a constant between -4095 and 4095. It is not clear
10365           // what this constraint is intended for. Implemented for
10366           // compatibility with GCC.
10367           if (CVal >= -4095 && CVal <= 4095)
10368             break;
10369         }
10370         return;
10371
10372       case 'K':
10373         if (Subtarget->isThumb1Only()) {
10374           // A 32-bit value where only one byte has a nonzero value. Exclude
10375           // zero to match GCC. This constraint is used by GCC internally for
10376           // constants that can be loaded with a move/shift combination.
10377           // It is not useful otherwise but is implemented for compatibility.
10378           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
10379             break;
10380         } else if (Subtarget->isThumb2()) {
10381           // A constant whose bitwise inverse can be used as an immediate
10382           // value in a data-processing instruction. This can be used in GCC
10383           // with a "B" modifier that prints the inverted value, for use with
10384           // BIC and MVN instructions. It is not useful otherwise but is
10385           // implemented for compatibility.
10386           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
10387             break;
10388         } else {
10389           // A constant whose bitwise inverse can be used as an immediate
10390           // value in a data-processing instruction. This can be used in GCC
10391           // with a "B" modifier that prints the inverted value, for use with
10392           // BIC and MVN instructions. It is not useful otherwise but is
10393           // implemented for compatibility.
10394           if (ARM_AM::getSOImmVal(~CVal) != -1)
10395             break;
10396         }
10397         return;
10398
10399       case 'L':
10400         if (Subtarget->isThumb1Only()) {
10401           // This must be a constant between -7 and 7,
10402           // for 3-operand ADD/SUB immediate instructions.
10403           if (CVal >= -7 && CVal < 7)
10404             break;
10405         } else if (Subtarget->isThumb2()) {
10406           // A constant whose negation can be used as an immediate value in a
10407           // data-processing instruction. This can be used in GCC with an "n"
10408           // modifier that prints the negated value, for use with SUB
10409           // instructions. It is not useful otherwise but is implemented for
10410           // compatibility.
10411           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
10412             break;
10413         } else {
10414           // A constant whose negation can be used as an immediate value in a
10415           // data-processing instruction. This can be used in GCC with an "n"
10416           // modifier that prints the negated value, for use with SUB
10417           // instructions. It is not useful otherwise but is implemented for
10418           // compatibility.
10419           if (ARM_AM::getSOImmVal(-CVal) != -1)
10420             break;
10421         }
10422         return;
10423
10424       case 'M':
10425         if (Subtarget->isThumb()) { // FIXME thumb2
10426           // This must be a multiple of 4 between 0 and 1020, for
10427           // ADD sp + immediate.
10428           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
10429             break;
10430         } else {
10431           // A power of two or a constant between 0 and 32.  This is used in
10432           // GCC for the shift amount on shifted register operands, but it is
10433           // useful in general for any shift amounts.
10434           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
10435             break;
10436         }
10437         return;
10438
10439       case 'N':
10440         if (Subtarget->isThumb()) {  // FIXME thumb2
10441           // This must be a constant between 0 and 31, for shift amounts.
10442           if (CVal >= 0 && CVal <= 31)
10443             break;
10444         }
10445         return;
10446
10447       case 'O':
10448         if (Subtarget->isThumb()) {  // FIXME thumb2
10449           // This must be a multiple of 4 between -508 and 508, for
10450           // ADD/SUB sp = sp + immediate.
10451           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
10452             break;
10453         }
10454         return;
10455     }
10456     Result = DAG.getTargetConstant(CVal, Op.getValueType());
10457     break;
10458   }
10459
10460   if (Result.getNode()) {
10461     Ops.push_back(Result);
10462     return;
10463   }
10464   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10465 }
10466
10467 SDValue ARMTargetLowering::LowerDivRem(SDValue Op, SelectionDAG &DAG) const {
10468   assert(Subtarget->isTargetAEABI() && "Register-based DivRem lowering only");
10469   unsigned Opcode = Op->getOpcode();
10470   assert((Opcode == ISD::SDIVREM || Opcode == ISD::UDIVREM) &&
10471       "Invalid opcode for Div/Rem lowering");
10472   bool isSigned = (Opcode == ISD::SDIVREM);
10473   EVT VT = Op->getValueType(0);
10474   Type *Ty = VT.getTypeForEVT(*DAG.getContext());
10475
10476   RTLIB::Libcall LC;
10477   switch (VT.getSimpleVT().SimpleTy) {
10478   default: llvm_unreachable("Unexpected request for libcall!");
10479   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
10480   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
10481   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
10482   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
10483   }
10484
10485   SDValue InChain = DAG.getEntryNode();
10486
10487   TargetLowering::ArgListTy Args;
10488   TargetLowering::ArgListEntry Entry;
10489   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
10490     EVT ArgVT = Op->getOperand(i).getValueType();
10491     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
10492     Entry.Node = Op->getOperand(i);
10493     Entry.Ty = ArgTy;
10494     Entry.isSExt = isSigned;
10495     Entry.isZExt = !isSigned;
10496     Args.push_back(Entry);
10497   }
10498
10499   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
10500                                          getPointerTy());
10501
10502   Type *RetTy = (Type*)StructType::get(Ty, Ty, NULL);
10503
10504   SDLoc dl(Op);
10505   TargetLowering::
10506   CallLoweringInfo CLI(InChain, RetTy, isSigned, !isSigned, false, true,
10507                     0, getLibcallCallingConv(LC), /*isTailCall=*/false,
10508                     /*doesNotReturn=*/false, /*isReturnValueUsed=*/true,
10509                     Callee, Args, DAG, dl);
10510   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
10511
10512   return CallInfo.first;
10513 }
10514
10515 bool
10516 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
10517   // The ARM target isn't yet aware of offsets.
10518   return false;
10519 }
10520
10521 bool ARM::isBitFieldInvertedMask(unsigned v) {
10522   if (v == 0xffffffff)
10523     return false;
10524
10525   // there can be 1's on either or both "outsides", all the "inside"
10526   // bits must be 0's
10527   unsigned TO = CountTrailingOnes_32(v);
10528   unsigned LO = CountLeadingOnes_32(v);
10529   v = (v >> TO) << TO;
10530   v = (v << LO) >> LO;
10531   return v == 0;
10532 }
10533
10534 /// isFPImmLegal - Returns true if the target can instruction select the
10535 /// specified FP immediate natively. If false, the legalizer will
10536 /// materialize the FP immediate as a load from a constant pool.
10537 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
10538   if (!Subtarget->hasVFP3())
10539     return false;
10540   if (VT == MVT::f32)
10541     return ARM_AM::getFP32Imm(Imm) != -1;
10542   if (VT == MVT::f64)
10543     return ARM_AM::getFP64Imm(Imm) != -1;
10544   return false;
10545 }
10546
10547 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
10548 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
10549 /// specified in the intrinsic calls.
10550 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
10551                                            const CallInst &I,
10552                                            unsigned Intrinsic) const {
10553   switch (Intrinsic) {
10554   case Intrinsic::arm_neon_vld1:
10555   case Intrinsic::arm_neon_vld2:
10556   case Intrinsic::arm_neon_vld3:
10557   case Intrinsic::arm_neon_vld4:
10558   case Intrinsic::arm_neon_vld2lane:
10559   case Intrinsic::arm_neon_vld3lane:
10560   case Intrinsic::arm_neon_vld4lane: {
10561     Info.opc = ISD::INTRINSIC_W_CHAIN;
10562     // Conservatively set memVT to the entire set of vectors loaded.
10563     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
10564     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
10565     Info.ptrVal = I.getArgOperand(0);
10566     Info.offset = 0;
10567     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
10568     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
10569     Info.vol = false; // volatile loads with NEON intrinsics not supported
10570     Info.readMem = true;
10571     Info.writeMem = false;
10572     return true;
10573   }
10574   case Intrinsic::arm_neon_vst1:
10575   case Intrinsic::arm_neon_vst2:
10576   case Intrinsic::arm_neon_vst3:
10577   case Intrinsic::arm_neon_vst4:
10578   case Intrinsic::arm_neon_vst2lane:
10579   case Intrinsic::arm_neon_vst3lane:
10580   case Intrinsic::arm_neon_vst4lane: {
10581     Info.opc = ISD::INTRINSIC_VOID;
10582     // Conservatively set memVT to the entire set of vectors stored.
10583     unsigned NumElts = 0;
10584     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
10585       Type *ArgTy = I.getArgOperand(ArgI)->getType();
10586       if (!ArgTy->isVectorTy())
10587         break;
10588       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
10589     }
10590     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
10591     Info.ptrVal = I.getArgOperand(0);
10592     Info.offset = 0;
10593     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
10594     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
10595     Info.vol = false; // volatile stores with NEON intrinsics not supported
10596     Info.readMem = false;
10597     Info.writeMem = true;
10598     return true;
10599   }
10600   case Intrinsic::arm_ldaex:
10601   case Intrinsic::arm_ldrex: {
10602     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
10603     Info.opc = ISD::INTRINSIC_W_CHAIN;
10604     Info.memVT = MVT::getVT(PtrTy->getElementType());
10605     Info.ptrVal = I.getArgOperand(0);
10606     Info.offset = 0;
10607     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
10608     Info.vol = true;
10609     Info.readMem = true;
10610     Info.writeMem = false;
10611     return true;
10612   }
10613   case Intrinsic::arm_stlex:
10614   case Intrinsic::arm_strex: {
10615     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
10616     Info.opc = ISD::INTRINSIC_W_CHAIN;
10617     Info.memVT = MVT::getVT(PtrTy->getElementType());
10618     Info.ptrVal = I.getArgOperand(1);
10619     Info.offset = 0;
10620     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
10621     Info.vol = true;
10622     Info.readMem = false;
10623     Info.writeMem = true;
10624     return true;
10625   }
10626   case Intrinsic::arm_stlexd:
10627   case Intrinsic::arm_strexd: {
10628     Info.opc = ISD::INTRINSIC_W_CHAIN;
10629     Info.memVT = MVT::i64;
10630     Info.ptrVal = I.getArgOperand(2);
10631     Info.offset = 0;
10632     Info.align = 8;
10633     Info.vol = true;
10634     Info.readMem = false;
10635     Info.writeMem = true;
10636     return true;
10637   }
10638   case Intrinsic::arm_ldaexd:
10639   case Intrinsic::arm_ldrexd: {
10640     Info.opc = ISD::INTRINSIC_W_CHAIN;
10641     Info.memVT = MVT::i64;
10642     Info.ptrVal = I.getArgOperand(0);
10643     Info.offset = 0;
10644     Info.align = 8;
10645     Info.vol = true;
10646     Info.readMem = true;
10647     Info.writeMem = false;
10648     return true;
10649   }
10650   default:
10651     break;
10652   }
10653
10654   return false;
10655 }
10656
10657 /// \brief Returns true if it is beneficial to convert a load of a constant
10658 /// to just the constant itself.
10659 bool ARMTargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
10660                                                           Type *Ty) const {
10661   assert(Ty->isIntegerTy());
10662
10663   unsigned Bits = Ty->getPrimitiveSizeInBits();
10664   if (Bits == 0 || Bits > 32)
10665     return false;
10666   return true;
10667 }
10668
10669 bool ARMTargetLowering::shouldExpandAtomicInIR(Instruction *Inst) const {
10670   // Loads and stores less than 64-bits are already atomic; ones above that
10671   // are doomed anyway, so defer to the default libcall and blame the OS when
10672   // things go wrong:
10673   if (StoreInst *SI = dyn_cast<StoreInst>(Inst))
10674     return SI->getValueOperand()->getType()->getPrimitiveSizeInBits() == 64;
10675   else if (LoadInst *LI = dyn_cast<LoadInst>(Inst))
10676     return LI->getType()->getPrimitiveSizeInBits() == 64;
10677
10678   // For the real atomic operations, we have ldrex/strex up to 64 bits.
10679   return Inst->getType()->getPrimitiveSizeInBits() <= 64;
10680 }
10681
10682 Value *ARMTargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
10683                                          AtomicOrdering Ord) const {
10684   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
10685   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
10686   bool IsAcquire =
10687       Ord == Acquire || Ord == AcquireRelease || Ord == SequentiallyConsistent;
10688
10689   // Since i64 isn't legal and intrinsics don't get type-lowered, the ldrexd
10690   // intrinsic must return {i32, i32} and we have to recombine them into a
10691   // single i64 here.
10692   if (ValTy->getPrimitiveSizeInBits() == 64) {
10693     Intrinsic::ID Int =
10694         IsAcquire ? Intrinsic::arm_ldaexd : Intrinsic::arm_ldrexd;
10695     Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int);
10696
10697     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
10698     Value *LoHi = Builder.CreateCall(Ldrex, Addr, "lohi");
10699
10700     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
10701     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
10702     if (!Subtarget->isLittle())
10703       std::swap (Lo, Hi);
10704     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
10705     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
10706     return Builder.CreateOr(
10707         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 32)), "val64");
10708   }
10709
10710   Type *Tys[] = { Addr->getType() };
10711   Intrinsic::ID Int = IsAcquire ? Intrinsic::arm_ldaex : Intrinsic::arm_ldrex;
10712   Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int, Tys);
10713
10714   return Builder.CreateTruncOrBitCast(
10715       Builder.CreateCall(Ldrex, Addr),
10716       cast<PointerType>(Addr->getType())->getElementType());
10717 }
10718
10719 Value *ARMTargetLowering::emitStoreConditional(IRBuilder<> &Builder, Value *Val,
10720                                                Value *Addr,
10721                                                AtomicOrdering Ord) const {
10722   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
10723   bool IsRelease =
10724       Ord == Release || Ord == AcquireRelease || Ord == SequentiallyConsistent;
10725
10726   // Since the intrinsics must have legal type, the i64 intrinsics take two
10727   // parameters: "i32, i32". We must marshal Val into the appropriate form
10728   // before the call.
10729   if (Val->getType()->getPrimitiveSizeInBits() == 64) {
10730     Intrinsic::ID Int =
10731         IsRelease ? Intrinsic::arm_stlexd : Intrinsic::arm_strexd;
10732     Function *Strex = Intrinsic::getDeclaration(M, Int);
10733     Type *Int32Ty = Type::getInt32Ty(M->getContext());
10734
10735     Value *Lo = Builder.CreateTrunc(Val, Int32Ty, "lo");
10736     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 32), Int32Ty, "hi");
10737     if (!Subtarget->isLittle())
10738       std::swap (Lo, Hi);
10739     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
10740     return Builder.CreateCall3(Strex, Lo, Hi, Addr);
10741   }
10742
10743   Intrinsic::ID Int = IsRelease ? Intrinsic::arm_stlex : Intrinsic::arm_strex;
10744   Type *Tys[] = { Addr->getType() };
10745   Function *Strex = Intrinsic::getDeclaration(M, Int, Tys);
10746
10747   return Builder.CreateCall2(
10748       Strex, Builder.CreateZExtOrBitCast(
10749                  Val, Strex->getFunctionType()->getParamType(0)),
10750       Addr);
10751 }
10752
10753 enum HABaseType {
10754   HA_UNKNOWN = 0,
10755   HA_FLOAT,
10756   HA_DOUBLE,
10757   HA_VECT64,
10758   HA_VECT128
10759 };
10760
10761 static bool isHomogeneousAggregate(Type *Ty, HABaseType &Base,
10762                                    uint64_t &Members) {
10763   if (const StructType *ST = dyn_cast<StructType>(Ty)) {
10764     for (unsigned i = 0; i < ST->getNumElements(); ++i) {
10765       uint64_t SubMembers = 0;
10766       if (!isHomogeneousAggregate(ST->getElementType(i), Base, SubMembers))
10767         return false;
10768       Members += SubMembers;
10769     }
10770   } else if (const ArrayType *AT = dyn_cast<ArrayType>(Ty)) {
10771     uint64_t SubMembers = 0;
10772     if (!isHomogeneousAggregate(AT->getElementType(), Base, SubMembers))
10773       return false;
10774     Members += SubMembers * AT->getNumElements();
10775   } else if (Ty->isFloatTy()) {
10776     if (Base != HA_UNKNOWN && Base != HA_FLOAT)
10777       return false;
10778     Members = 1;
10779     Base = HA_FLOAT;
10780   } else if (Ty->isDoubleTy()) {
10781     if (Base != HA_UNKNOWN && Base != HA_DOUBLE)
10782       return false;
10783     Members = 1;
10784     Base = HA_DOUBLE;
10785   } else if (const VectorType *VT = dyn_cast<VectorType>(Ty)) {
10786     Members = 1;
10787     switch (Base) {
10788     case HA_FLOAT:
10789     case HA_DOUBLE:
10790       return false;
10791     case HA_VECT64:
10792       return VT->getBitWidth() == 64;
10793     case HA_VECT128:
10794       return VT->getBitWidth() == 128;
10795     case HA_UNKNOWN:
10796       switch (VT->getBitWidth()) {
10797       case 64:
10798         Base = HA_VECT64;
10799         return true;
10800       case 128:
10801         Base = HA_VECT128;
10802         return true;
10803       default:
10804         return false;
10805       }
10806     }
10807   }
10808
10809   return (Members > 0 && Members <= 4);
10810 }
10811
10812 /// \brief Return true if a type is an AAPCS-VFP homogeneous aggregate.
10813 bool ARMTargetLowering::functionArgumentNeedsConsecutiveRegisters(
10814     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
10815   if (getEffectiveCallingConv(CallConv, isVarArg) ==
10816       CallingConv::ARM_AAPCS_VFP) {
10817     HABaseType Base = HA_UNKNOWN;
10818     uint64_t Members = 0;
10819     bool result = isHomogeneousAggregate(Ty, Base, Members);
10820     DEBUG(dbgs() << "isHA: " << result << " "; Ty->dump(); dbgs() << "\n");
10821     return result;
10822   } else {
10823     return false;
10824   }
10825 }