lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMISelLowering.h"
  16 #include "ARMCallingConv.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMPerfectShuffle.h"
  20 #include "ARMSubtarget.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/ADT/StringExtras.h"
  26 #include "llvm/ADT/StringSwitch.h"
  27 #include "llvm/CodeGen/CallingConvLower.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineBasicBlock.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/SelectionDAG.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/Function.h"
  40 #include "llvm/IR/GlobalValue.h"
  41 #include "llvm/IR/IRBuilder.h"
  42 #include "llvm/IR/Instruction.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/IntrinsicInst.h"
  45 #include "llvm/IR/Intrinsics.h"
  46 #include "llvm/IR/Type.h"
  47 #include "llvm/MC/MCSectionMachO.h"
  48 #include "llvm/Support/CommandLine.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/ErrorHandling.h"
  51 #include "llvm/Support/MathExtras.h"
  52 #include "llvm/Support/raw_ostream.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include <utility>
  55 using namespace llvm;
  56
  57 #define DEBUG_TYPE "arm-isel"
  58
  59 STATISTIC(NumTailCalls, "Number of tail calls");
  60 STATISTIC(NumMovwMovt, "Number of GAs materialized with movw + movt");
  61 STATISTIC(NumLoopByVals, "Number of loops generated for byval arguments");
  62
  63 cl::opt<bool>
  64 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  65   cl::desc("Generate calls via indirect call instructions"),
  66   cl::init(false));
  67
  68 static cl::opt<bool>
  69 ARMInterworking("arm-interworking", cl::Hidden,
  70   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  71   cl::init(true));
  72
  73 namespace {
  74   class ARMCCState : public CCState {
  75   public:
  76     ARMCCState(CallingConv::ID CC, bool isVarArg, MachineFunction &MF,
  77                SmallVectorImpl<CCValAssign> &locs, LLVMContext &C,
  78                ParmContext PC)
  79         : CCState(CC, isVarArg, MF, locs, C) {
  80       assert(((PC == Call) || (PC == Prologue)) &&
  81              "ARMCCState users must specify whether their context is call"
  82              "or prologue generation.");
  83       CallOrPrologue = PC;
  84     }
  85   };
  86 }
  87
  88 // The APCS parameter registers.
  89 static const MCPhysReg GPRArgRegs[] = {
  90   ARM::R0, ARM::R1, ARM::R2, ARM::R3
  91 };
  92
  93 void ARMTargetLowering::addTypeForNEON(MVT VT, MVT PromotedLdStVT,
  94                                        MVT PromotedBitwiseVT) {
  95   if (VT != PromotedLdStVT) {
  96     setOperationAction(ISD::LOAD, VT, Promote);
  97     AddPromotedToType (ISD::LOAD, VT, PromotedLdStVT);
  98
  99     setOperationAction(ISD::STORE, VT, Promote);
 100     AddPromotedToType (ISD::STORE, VT, PromotedLdStVT);
 101   }
 102
 103   MVT ElemTy = VT.getVectorElementType();
 104   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 105     setOperationAction(ISD::SETCC, VT, Custom);
 106   setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Custom);
 107   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 108   if (ElemTy == MVT::i32) {
 109     setOperationAction(ISD::SINT_TO_FP, VT, Custom);
 110     setOperationAction(ISD::UINT_TO_FP, VT, Custom);
 111     setOperationAction(ISD::FP_TO_SINT, VT, Custom);
 112     setOperationAction(ISD::FP_TO_UINT, VT, Custom);
 113   } else {
 114     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 115     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 116     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 117     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 118   }
 119   setOperationAction(ISD::BUILD_VECTOR,      VT, Custom);
 120   setOperationAction(ISD::VECTOR_SHUFFLE,    VT, Custom);
 121   setOperationAction(ISD::CONCAT_VECTORS,    VT, Legal);
 122   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
 123   setOperationAction(ISD::SELECT,            VT, Expand);
 124   setOperationAction(ISD::SELECT_CC,         VT, Expand);
 125   setOperationAction(ISD::VSELECT,           VT, Expand);
 126   setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 127   if (VT.isInteger()) {
 128     setOperationAction(ISD::SHL, VT, Custom);
 129     setOperationAction(ISD::SRA, VT, Custom);
 130     setOperationAction(ISD::SRL, VT, Custom);
 131   }
 132
 133   // Promote all bit-wise operations.
 134   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 135     setOperationAction(ISD::AND, VT, Promote);
 136     AddPromotedToType (ISD::AND, VT, PromotedBitwiseVT);
 137     setOperationAction(ISD::OR,  VT, Promote);
 138     AddPromotedToType (ISD::OR,  VT, PromotedBitwiseVT);
 139     setOperationAction(ISD::XOR, VT, Promote);
 140     AddPromotedToType (ISD::XOR, VT, PromotedBitwiseVT);
 141   }
 142
 143   // Neon does not support vector divide/remainder operations.
 144   setOperationAction(ISD::SDIV, VT, Expand);
 145   setOperationAction(ISD::UDIV, VT, Expand);
 146   setOperationAction(ISD::FDIV, VT, Expand);
 147   setOperationAction(ISD::SREM, VT, Expand);
 148   setOperationAction(ISD::UREM, VT, Expand);
 149   setOperationAction(ISD::FREM, VT, Expand);
 150 }
 151
 152 void ARMTargetLowering::addDRTypeForNEON(MVT VT) {
 153   addRegisterClass(VT, &ARM::DPRRegClass);
 154   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 155 }
 156
 157 void ARMTargetLowering::addQRTypeForNEON(MVT VT) {
 158   addRegisterClass(VT, &ARM::DPairRegClass);
 159   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 160 }
 161
 162 ARMTargetLowering::ARMTargetLowering(const TargetMachine &TM,
 163                                      const ARMSubtarget &STI)
 164     : TargetLowering(TM), Subtarget(&STI) {
 165   RegInfo = Subtarget->getRegisterInfo();
 166   Itins = Subtarget->getInstrItineraryData();
 167
 168   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 169
 170   if (Subtarget->isTargetMachO()) {
 171     // Uses VFP for Thumb libfuncs if available.
 172     if (Subtarget->isThumb() && Subtarget->hasVFP2() &&
 173         Subtarget->hasARMOps() && !Subtarget->useSoftFloat()) {
 174       // Single-precision floating-point arithmetic.
 175       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 176       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 177       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 178       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 179
 180       // Double-precision floating-point arithmetic.
 181       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 182       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 183       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 184       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 185
 186       // Single-precision comparisons.
 187       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 188       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 189       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 190       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 191       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 192       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 193       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 194       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 195
 196       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 197       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 198       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 199       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 200       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 201       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 202       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 203       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 204
 205       // Double-precision comparisons.
 206       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 207       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 208       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 209       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 210       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 211       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 212       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 213       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 214
 215       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 216       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 217       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 218       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 219       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 220       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 221       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 222       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 223
 224       // Floating-point to integer conversions.
 225       // i64 conversions are done via library routines even when generating VFP
 226       // instructions, so use the same ones.
 227       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 228       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 229       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 230       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 231
 232       // Conversions between floating types.
 233       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 234       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 235
 236       // Integer to floating-point conversions.
 237       // i64 conversions are done via library routines even when generating VFP
 238       // instructions, so use the same ones.
 239       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 240       // e.g., __floatunsidf vs. __floatunssidfvfp.
 241       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 242       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 243       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 244       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 245     }
 246   }
 247
 248   // These libcalls are not available in 32-bit.
 249   setLibcallName(RTLIB::SHL_I128, nullptr);
 250   setLibcallName(RTLIB::SRL_I128, nullptr);
 251   setLibcallName(RTLIB::SRA_I128, nullptr);
 252
 253   if (Subtarget->isAAPCS_ABI() && !Subtarget->isTargetMachO() &&
 254       !Subtarget->isTargetWindows()) {
 255     static const struct {
 256       const RTLIB::Libcall Op;
 257       const char * const Name;
 258       const CallingConv::ID CC;
 259       const ISD::CondCode Cond;
 260     } LibraryCalls[] = {
 261       // Double-precision floating-point arithmetic helper functions
 262       // RTABI chapter 4.1.2, Table 2
 263       { RTLIB::ADD_F64, "__aeabi_dadd", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 264       { RTLIB::DIV_F64, "__aeabi_ddiv", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 265       { RTLIB::MUL_F64, "__aeabi_dmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 266       { RTLIB::SUB_F64, "__aeabi_dsub", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 267
 268       // Double-precision floating-point comparison helper functions
 269       // RTABI chapter 4.1.2, Table 3
 270       { RTLIB::OEQ_F64, "__aeabi_dcmpeq", CallingConv::ARM_AAPCS, ISD::SETNE },
 271       { RTLIB::UNE_F64, "__aeabi_dcmpeq", CallingConv::ARM_AAPCS, ISD::SETEQ },
 272       { RTLIB::OLT_F64, "__aeabi_dcmplt", CallingConv::ARM_AAPCS, ISD::SETNE },
 273       { RTLIB::OLE_F64, "__aeabi_dcmple", CallingConv::ARM_AAPCS, ISD::SETNE },
 274       { RTLIB::OGE_F64, "__aeabi_dcmpge", CallingConv::ARM_AAPCS, ISD::SETNE },
 275       { RTLIB::OGT_F64, "__aeabi_dcmpgt", CallingConv::ARM_AAPCS, ISD::SETNE },
 276       { RTLIB::UO_F64,  "__aeabi_dcmpun", CallingConv::ARM_AAPCS, ISD::SETNE },
 277       { RTLIB::O_F64,   "__aeabi_dcmpun", CallingConv::ARM_AAPCS, ISD::SETEQ },
 278
 279       // Single-precision floating-point arithmetic helper functions
 280       // RTABI chapter 4.1.2, Table 4
 281       { RTLIB::ADD_F32, "__aeabi_fadd", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 282       { RTLIB::DIV_F32, "__aeabi_fdiv", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 283       { RTLIB::MUL_F32, "__aeabi_fmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 284       { RTLIB::SUB_F32, "__aeabi_fsub", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 285
 286       // Single-precision floating-point comparison helper functions
 287       // RTABI chapter 4.1.2, Table 5
 288       { RTLIB::OEQ_F32, "__aeabi_fcmpeq", CallingConv::ARM_AAPCS, ISD::SETNE },
 289       { RTLIB::UNE_F32, "__aeabi_fcmpeq", CallingConv::ARM_AAPCS, ISD::SETEQ },
 290       { RTLIB::OLT_F32, "__aeabi_fcmplt", CallingConv::ARM_AAPCS, ISD::SETNE },
 291       { RTLIB::OLE_F32, "__aeabi_fcmple", CallingConv::ARM_AAPCS, ISD::SETNE },
 292       { RTLIB::OGE_F32, "__aeabi_fcmpge", CallingConv::ARM_AAPCS, ISD::SETNE },
 293       { RTLIB::OGT_F32, "__aeabi_fcmpgt", CallingConv::ARM_AAPCS, ISD::SETNE },
 294       { RTLIB::UO_F32,  "__aeabi_fcmpun", CallingConv::ARM_AAPCS, ISD::SETNE },
 295       { RTLIB::O_F32,   "__aeabi_fcmpun", CallingConv::ARM_AAPCS, ISD::SETEQ },
 296
 297       // Floating-point to integer conversions.
 298       // RTABI chapter 4.1.2, Table 6
 299       { RTLIB::FPTOSINT_F64_I32, "__aeabi_d2iz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 300       { RTLIB::FPTOUINT_F64_I32, "__aeabi_d2uiz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 301       { RTLIB::FPTOSINT_F64_I64, "__aeabi_d2lz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 302       { RTLIB::FPTOUINT_F64_I64, "__aeabi_d2ulz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 303       { RTLIB::FPTOSINT_F32_I32, "__aeabi_f2iz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 304       { RTLIB::FPTOUINT_F32_I32, "__aeabi_f2uiz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 305       { RTLIB::FPTOSINT_F32_I64, "__aeabi_f2lz",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 306       { RTLIB::FPTOUINT_F32_I64, "__aeabi_f2ulz", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 307
 308       // Conversions between floating types.
 309       // RTABI chapter 4.1.2, Table 7
 310       { RTLIB::FPROUND_F64_F32, "__aeabi_d2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 311       { RTLIB::FPROUND_F64_F16, "__aeabi_d2h", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 312       { RTLIB::FPEXT_F32_F64,   "__aeabi_f2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 313
 314       // Integer to floating-point conversions.
 315       // RTABI chapter 4.1.2, Table 8
 316       { RTLIB::SINTTOFP_I32_F64, "__aeabi_i2d",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 317       { RTLIB::UINTTOFP_I32_F64, "__aeabi_ui2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 318       { RTLIB::SINTTOFP_I64_F64, "__aeabi_l2d",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 319       { RTLIB::UINTTOFP_I64_F64, "__aeabi_ul2d", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 320       { RTLIB::SINTTOFP_I32_F32, "__aeabi_i2f",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 321       { RTLIB::UINTTOFP_I32_F32, "__aeabi_ui2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 322       { RTLIB::SINTTOFP_I64_F32, "__aeabi_l2f",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 323       { RTLIB::UINTTOFP_I64_F32, "__aeabi_ul2f", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 324
 325       // Long long helper functions
 326       // RTABI chapter 4.2, Table 9
 327       { RTLIB::MUL_I64, "__aeabi_lmul", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 328       { RTLIB::SHL_I64, "__aeabi_llsl", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 329       { RTLIB::SRL_I64, "__aeabi_llsr", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 330       { RTLIB::SRA_I64, "__aeabi_lasr", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 331
 332       // Integer division functions
 333       // RTABI chapter 4.3.1
 334       { RTLIB::SDIV_I8,  "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 335       { RTLIB::SDIV_I16, "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 336       { RTLIB::SDIV_I32, "__aeabi_idiv",     CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 337       { RTLIB::SDIV_I64, "__aeabi_ldivmod",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 338       { RTLIB::UDIV_I8,  "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 339       { RTLIB::UDIV_I16, "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 340       { RTLIB::UDIV_I32, "__aeabi_uidiv",    CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 341       { RTLIB::UDIV_I64, "__aeabi_uldivmod", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 342
 343       // Memory operations
 344       // RTABI chapter 4.3.4
 345       { RTLIB::MEMCPY,  "__aeabi_memcpy",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 346       { RTLIB::MEMMOVE, "__aeabi_memmove", CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 347       { RTLIB::MEMSET,  "__aeabi_memset",  CallingConv::ARM_AAPCS, ISD::SETCC_INVALID },
 348     };
 349
 350     for (const auto &LC : LibraryCalls) {
 351       setLibcallName(LC.Op, LC.Name);
 352       setLibcallCallingConv(LC.Op, LC.CC);
 353       if (LC.Cond != ISD::SETCC_INVALID)
 354         setCmpLibcallCC(LC.Op, LC.Cond);
 355     }
 356   }
 357
 358   if (Subtarget->isTargetWindows()) {
 359     static const struct {
 360       const RTLIB::Libcall Op;
 361       const char * const Name;
 362       const CallingConv::ID CC;
 363     } LibraryCalls[] = {
 364       { RTLIB::FPTOSINT_F32_I64, "__stoi64", CallingConv::ARM_AAPCS_VFP },
 365       { RTLIB::FPTOSINT_F64_I64, "__dtoi64", CallingConv::ARM_AAPCS_VFP },
 366       { RTLIB::FPTOUINT_F32_I64, "__stou64", CallingConv::ARM_AAPCS_VFP },
 367       { RTLIB::FPTOUINT_F64_I64, "__dtou64", CallingConv::ARM_AAPCS_VFP },
 368       { RTLIB::SINTTOFP_I64_F32, "__i64tos", CallingConv::ARM_AAPCS_VFP },
 369       { RTLIB::SINTTOFP_I64_F64, "__i64tod", CallingConv::ARM_AAPCS_VFP },
 370       { RTLIB::UINTTOFP_I64_F32, "__u64tos", CallingConv::ARM_AAPCS_VFP },
 371       { RTLIB::UINTTOFP_I64_F64, "__u64tod", CallingConv::ARM_AAPCS_VFP },
 372     };
 373
 374     for (const auto &LC : LibraryCalls) {
 375       setLibcallName(LC.Op, LC.Name);
 376       setLibcallCallingConv(LC.Op, LC.CC);
 377     }
 378   }
 379
 380   // Use divmod compiler-rt calls for iOS 5.0 and later.
 381   if (Subtarget->getTargetTriple().isiOS() &&
 382       !Subtarget->getTargetTriple().isOSVersionLT(5, 0)) {
 383     setLibcallName(RTLIB::SDIVREM_I32, "__divmodsi4");
 384     setLibcallName(RTLIB::UDIVREM_I32, "__udivmodsi4");
 385   }
 386
 387   // The half <-> float conversion functions are always soft-float, but are
 388   // needed for some targets which use a hard-float calling convention by
 389   // default.
 390   if (Subtarget->isAAPCS_ABI()) {
 391     setLibcallCallingConv(RTLIB::FPROUND_F32_F16, CallingConv::ARM_AAPCS);
 392     setLibcallCallingConv(RTLIB::FPROUND_F64_F16, CallingConv::ARM_AAPCS);
 393     setLibcallCallingConv(RTLIB::FPEXT_F16_F32, CallingConv::ARM_AAPCS);
 394   } else {
 395     setLibcallCallingConv(RTLIB::FPROUND_F32_F16, CallingConv::ARM_APCS);
 396     setLibcallCallingConv(RTLIB::FPROUND_F64_F16, CallingConv::ARM_APCS);
 397     setLibcallCallingConv(RTLIB::FPEXT_F16_F32, CallingConv::ARM_APCS);
 398   }
 399
 400   if (Subtarget->isThumb1Only())
 401     addRegisterClass(MVT::i32, &ARM::tGPRRegClass);
 402   else
 403     addRegisterClass(MVT::i32, &ARM::GPRRegClass);
 404   if (!Subtarget->useSoftFloat() && Subtarget->hasVFP2() &&
 405       !Subtarget->isThumb1Only()) {
 406     addRegisterClass(MVT::f32, &ARM::SPRRegClass);
 407     addRegisterClass(MVT::f64, &ARM::DPRRegClass);
 408   }
 409
 410   for (MVT VT : MVT::vector_valuetypes()) {
 411     for (MVT InnerVT : MVT::vector_valuetypes()) {
 412       setTruncStoreAction(VT, InnerVT, Expand);
 413       setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 414       setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 415       setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 416     }
 417
 418     setOperationAction(ISD::MULHS, VT, Expand);
 419     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 420     setOperationAction(ISD::MULHU, VT, Expand);
 421     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 422
 423     setOperationAction(ISD::BSWAP, VT, Expand);
 424   }
 425
 426   setOperationAction(ISD::ConstantFP, MVT::f32, Custom);
 427   setOperationAction(ISD::ConstantFP, MVT::f64, Custom);
 428
 429   if (Subtarget->hasNEON()) {
 430     addDRTypeForNEON(MVT::v2f32);
 431     addDRTypeForNEON(MVT::v8i8);
 432     addDRTypeForNEON(MVT::v4i16);
 433     addDRTypeForNEON(MVT::v2i32);
 434     addDRTypeForNEON(MVT::v1i64);
 435
 436     addQRTypeForNEON(MVT::v4f32);
 437     addQRTypeForNEON(MVT::v2f64);
 438     addQRTypeForNEON(MVT::v16i8);
 439     addQRTypeForNEON(MVT::v8i16);
 440     addQRTypeForNEON(MVT::v4i32);
 441     addQRTypeForNEON(MVT::v2i64);
 442
 443     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 444     // neither Neon nor VFP support any arithmetic operations on it.
 445     // The same with v4f32. But keep in mind that vadd, vsub, vmul are natively
 446     // supported for v4f32.
 447     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 448     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 449     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 450     // FIXME: Code duplication: FDIV and FREM are expanded always, see
 451     // ARMTargetLowering::addTypeForNEON method for details.
 452     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 453     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 454     // FIXME: Create unittest.
 455     // In another words, find a way when "copysign" appears in DAG with vector
 456     // operands.
 457     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 458     // FIXME: Code duplication: SETCC has custom operation action, see
 459     // ARMTargetLowering::addTypeForNEON method for details.
 460     setOperationAction(ISD::SETCC, MVT::v2f64, Expand);
 461     // FIXME: Create unittest for FNEG and for FABS.
 462     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 463     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 464     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 465     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 466     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 467     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 468     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 469     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 470     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 471     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 472     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 473     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 474     // FIXME: Create unittest for FCEIL, FTRUNC, FRINT, FNEARBYINT, FFLOOR.
 475     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 476     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 477     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 478     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 479     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 480     setOperationAction(ISD::FMA, MVT::v2f64, Expand);
 481
 482     setOperationAction(ISD::FSQRT, MVT::v4f32, Expand);
 483     setOperationAction(ISD::FSIN, MVT::v4f32, Expand);
 484     setOperationAction(ISD::FCOS, MVT::v4f32, Expand);
 485     setOperationAction(ISD::FPOWI, MVT::v4f32, Expand);
 486     setOperationAction(ISD::FPOW, MVT::v4f32, Expand);
 487     setOperationAction(ISD::FLOG, MVT::v4f32, Expand);
 488     setOperationAction(ISD::FLOG2, MVT::v4f32, Expand);
 489     setOperationAction(ISD::FLOG10, MVT::v4f32, Expand);
 490     setOperationAction(ISD::FEXP, MVT::v4f32, Expand);
 491     setOperationAction(ISD::FEXP2, MVT::v4f32, Expand);
 492     setOperationAction(ISD::FCEIL, MVT::v4f32, Expand);
 493     setOperationAction(ISD::FTRUNC, MVT::v4f32, Expand);
 494     setOperationAction(ISD::FRINT, MVT::v4f32, Expand);
 495     setOperationAction(ISD::FNEARBYINT, MVT::v4f32, Expand);
 496     setOperationAction(ISD::FFLOOR, MVT::v4f32, Expand);
 497
 498     // Mark v2f32 intrinsics.
 499     setOperationAction(ISD::FSQRT, MVT::v2f32, Expand);
 500     setOperationAction(ISD::FSIN, MVT::v2f32, Expand);
 501     setOperationAction(ISD::FCOS, MVT::v2f32, Expand);
 502     setOperationAction(ISD::FPOWI, MVT::v2f32, Expand);
 503     setOperationAction(ISD::FPOW, MVT::v2f32, Expand);
 504     setOperationAction(ISD::FLOG, MVT::v2f32, Expand);
 505     setOperationAction(ISD::FLOG2, MVT::v2f32, Expand);
 506     setOperationAction(ISD::FLOG10, MVT::v2f32, Expand);
 507     setOperationAction(ISD::FEXP, MVT::v2f32, Expand);
 508     setOperationAction(ISD::FEXP2, MVT::v2f32, Expand);
 509     setOperationAction(ISD::FCEIL, MVT::v2f32, Expand);
 510     setOperationAction(ISD::FTRUNC, MVT::v2f32, Expand);
 511     setOperationAction(ISD::FRINT, MVT::v2f32, Expand);
 512     setOperationAction(ISD::FNEARBYINT, MVT::v2f32, Expand);
 513     setOperationAction(ISD::FFLOOR, MVT::v2f32, Expand);
 514
 515     // Neon does not support some operations on v1i64 and v2i64 types.
 516     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 517     // Custom handling for some quad-vector types to detect VMULL.
 518     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 519     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 520     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 521     // Custom handling for some vector types to avoid expensive expansions
 522     setOperationAction(ISD::SDIV, MVT::v4i16, Custom);
 523     setOperationAction(ISD::SDIV, MVT::v8i8, Custom);
 524     setOperationAction(ISD::UDIV, MVT::v4i16, Custom);
 525     setOperationAction(ISD::UDIV, MVT::v8i8, Custom);
 526     setOperationAction(ISD::SETCC, MVT::v1i64, Expand);
 527     setOperationAction(ISD::SETCC, MVT::v2i64, Expand);
 528     // Neon does not have single instruction SINT_TO_FP and UINT_TO_FP with
 529     // a destination type that is wider than the source, and nor does
 530     // it have a FP_TO_[SU]INT instruction with a narrower destination than
 531     // source.
 532     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Custom);
 533     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Custom);
 534     setOperationAction(ISD::FP_TO_UINT, MVT::v4i16, Custom);
 535     setOperationAction(ISD::FP_TO_SINT, MVT::v4i16, Custom);
 536
 537     setOperationAction(ISD::FP_ROUND,   MVT::v2f32, Expand);
 538     setOperationAction(ISD::FP_EXTEND,  MVT::v2f64, Expand);
 539
 540     // NEON does not have single instruction CTPOP for vectors with element
 541     // types wider than 8-bits.  However, custom lowering can leverage the
 542     // v8i8/v16i8 vcnt instruction.
 543     setOperationAction(ISD::CTPOP,      MVT::v2i32, Custom);
 544     setOperationAction(ISD::CTPOP,      MVT::v4i32, Custom);
 545     setOperationAction(ISD::CTPOP,      MVT::v4i16, Custom);
 546     setOperationAction(ISD::CTPOP,      MVT::v8i16, Custom);
 547
 548     // NEON only has FMA instructions as of VFP4.
 549     if (!Subtarget->hasVFP4()) {
 550       setOperationAction(ISD::FMA, MVT::v2f32, Expand);
 551       setOperationAction(ISD::FMA, MVT::v4f32, Expand);
 552     }
 553
 554     setTargetDAGCombine(ISD::INTRINSIC_VOID);
 555     setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 556     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 557     setTargetDAGCombine(ISD::SHL);
 558     setTargetDAGCombine(ISD::SRL);
 559     setTargetDAGCombine(ISD::SRA);
 560     setTargetDAGCombine(ISD::SIGN_EXTEND);
 561     setTargetDAGCombine(ISD::ZERO_EXTEND);
 562     setTargetDAGCombine(ISD::ANY_EXTEND);
 563     setTargetDAGCombine(ISD::SELECT_CC);
 564     setTargetDAGCombine(ISD::BUILD_VECTOR);
 565     setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 566     setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 567     setTargetDAGCombine(ISD::STORE);
 568     setTargetDAGCombine(ISD::FP_TO_SINT);
 569     setTargetDAGCombine(ISD::FP_TO_UINT);
 570     setTargetDAGCombine(ISD::FDIV);
 571     setTargetDAGCombine(ISD::LOAD);
 572
 573     // It is legal to extload from v4i8 to v4i16 or v4i32.
 574     for (MVT Ty : {MVT::v8i8, MVT::v4i8, MVT::v2i8, MVT::v4i16, MVT::v2i16,
 575                    MVT::v2i32}) {
 576       for (MVT VT : MVT::integer_vector_valuetypes()) {
 577         setLoadExtAction(ISD::EXTLOAD, VT, Ty, Legal);
 578         setLoadExtAction(ISD::ZEXTLOAD, VT, Ty, Legal);
 579         setLoadExtAction(ISD::SEXTLOAD, VT, Ty, Legal);
 580       }
 581     }
 582   }
 583
 584   // ARM and Thumb2 support UMLAL/SMLAL.
 585   if (!Subtarget->isThumb1Only())
 586     setTargetDAGCombine(ISD::ADDC);
 587
 588   if (Subtarget->isFPOnlySP()) {
 589     // When targetting a floating-point unit with only single-precision
 590     // operations, f64 is legal for the few double-precision instructions which
 591     // are present However, no double-precision operations other than moves,
 592     // loads and stores are provided by the hardware.
 593     setOperationAction(ISD::FADD,       MVT::f64, Expand);
 594     setOperationAction(ISD::FSUB,       MVT::f64, Expand);
 595     setOperationAction(ISD::FMUL,       MVT::f64, Expand);
 596     setOperationAction(ISD::FMA,        MVT::f64, Expand);
 597     setOperationAction(ISD::FDIV,       MVT::f64, Expand);
 598     setOperationAction(ISD::FREM,       MVT::f64, Expand);
 599     setOperationAction(ISD::FCOPYSIGN,  MVT::f64, Expand);
 600     setOperationAction(ISD::FGETSIGN,   MVT::f64, Expand);
 601     setOperationAction(ISD::FNEG,       MVT::f64, Expand);
 602     setOperationAction(ISD::FABS,       MVT::f64, Expand);
 603     setOperationAction(ISD::FSQRT,      MVT::f64, Expand);
 604     setOperationAction(ISD::FSIN,       MVT::f64, Expand);
 605     setOperationAction(ISD::FCOS,       MVT::f64, Expand);
 606     setOperationAction(ISD::FPOWI,      MVT::f64, Expand);
 607     setOperationAction(ISD::FPOW,       MVT::f64, Expand);
 608     setOperationAction(ISD::FLOG,       MVT::f64, Expand);
 609     setOperationAction(ISD::FLOG2,      MVT::f64, Expand);
 610     setOperationAction(ISD::FLOG10,     MVT::f64, Expand);
 611     setOperationAction(ISD::FEXP,       MVT::f64, Expand);
 612     setOperationAction(ISD::FEXP2,      MVT::f64, Expand);
 613     setOperationAction(ISD::FCEIL,      MVT::f64, Expand);
 614     setOperationAction(ISD::FTRUNC,     MVT::f64, Expand);
 615     setOperationAction(ISD::FRINT,      MVT::f64, Expand);
 616     setOperationAction(ISD::FNEARBYINT, MVT::f64, Expand);
 617     setOperationAction(ISD::FFLOOR,     MVT::f64, Expand);
 618     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 619     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 620     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 621     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 622     setOperationAction(ISD::FP_TO_SINT, MVT::f64, Custom);
 623     setOperationAction(ISD::FP_TO_UINT, MVT::f64, Custom);
 624     setOperationAction(ISD::FP_ROUND,   MVT::f32, Custom);
 625     setOperationAction(ISD::FP_EXTEND,  MVT::f64, Custom);
 626   }
 627
 628   computeRegisterProperties(Subtarget->getRegisterInfo());
 629
 630   // ARM does not have floating-point extending loads.
 631   for (MVT VT : MVT::fp_valuetypes()) {
 632     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 633     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 634   }
 635
 636   // ... or truncating stores
 637   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 638   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 639   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 640
 641   // ARM does not have i1 sign extending load.
 642   for (MVT VT : MVT::integer_valuetypes())
 643     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 644
 645   // ARM supports all 4 flavors of integer indexed load / store.
 646   if (!Subtarget->isThumb1Only()) {
 647     for (unsigned im = (unsigned)ISD::PRE_INC;
 648          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 649       setIndexedLoadAction(im,  MVT::i1,  Legal);
 650       setIndexedLoadAction(im,  MVT::i8,  Legal);
 651       setIndexedLoadAction(im,  MVT::i16, Legal);
 652       setIndexedLoadAction(im,  MVT::i32, Legal);
 653       setIndexedStoreAction(im, MVT::i1,  Legal);
 654       setIndexedStoreAction(im, MVT::i8,  Legal);
 655       setIndexedStoreAction(im, MVT::i16, Legal);
 656       setIndexedStoreAction(im, MVT::i32, Legal);
 657     }
 658   }
 659
 660   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 661   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 662   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 663   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 664
 665   // i64 operation support.
 666   setOperationAction(ISD::MUL,     MVT::i64, Expand);
 667   setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 668   if (Subtarget->isThumb1Only()) {
 669     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 670     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 671   }
 672   if (Subtarget->isThumb1Only() || !Subtarget->hasV6Ops()
 673       || (Subtarget->isThumb2() && !Subtarget->hasThumb2DSP()))
 674     setOperationAction(ISD::MULHS, MVT::i32, Expand);
 675
 676   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 677   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 678   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 679   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 680   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 681
 682   if (!Subtarget->isThumb1Only()) {
 683     // FIXME: We should do this for Thumb1 as well.
 684     setOperationAction(ISD::ADDC,    MVT::i32, Custom);
 685     setOperationAction(ISD::ADDE,    MVT::i32, Custom);
 686     setOperationAction(ISD::SUBC,    MVT::i32, Custom);
 687     setOperationAction(ISD::SUBE,    MVT::i32, Custom);
 688   }
 689
 690   // ARM does not have ROTL.
 691   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 692   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 693   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 694   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 695     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 696
 697   // These just redirect to CTTZ and CTLZ on ARM.
 698   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i32  , Expand);
 699   setOperationAction(ISD::CTLZ_ZERO_UNDEF  , MVT::i32  , Expand);
 700
 701   setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Custom);
 702
 703   // Only ARMv6 has BSWAP.
 704   if (!Subtarget->hasV6Ops())
 705     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 706
 707   if (!(Subtarget->hasDivide() && Subtarget->isThumb2()) &&
 708       !(Subtarget->hasDivideInARMMode() && !Subtarget->isThumb())) {
 709     // These are expanded into libcalls if the cpu doesn't have HW divider.
 710     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 711     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 712   }
 713
 714   // FIXME: Also set divmod for SREM on EABI
 715   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 716   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 717   // Register based DivRem for AEABI (RTABI 4.2)
 718   if (Subtarget->isTargetAEABI()) {
 719     setLibcallName(RTLIB::SDIVREM_I8,  "__aeabi_idivmod");
 720     setLibcallName(RTLIB::SDIVREM_I16, "__aeabi_idivmod");
 721     setLibcallName(RTLIB::SDIVREM_I32, "__aeabi_idivmod");
 722     setLibcallName(RTLIB::SDIVREM_I64, "__aeabi_ldivmod");
 723     setLibcallName(RTLIB::UDIVREM_I8,  "__aeabi_uidivmod");
 724     setLibcallName(RTLIB::UDIVREM_I16, "__aeabi_uidivmod");
 725     setLibcallName(RTLIB::UDIVREM_I32, "__aeabi_uidivmod");
 726     setLibcallName(RTLIB::UDIVREM_I64, "__aeabi_uldivmod");
 727
 728     setLibcallCallingConv(RTLIB::SDIVREM_I8, CallingConv::ARM_AAPCS);
 729     setLibcallCallingConv(RTLIB::SDIVREM_I16, CallingConv::ARM_AAPCS);
 730     setLibcallCallingConv(RTLIB::SDIVREM_I32, CallingConv::ARM_AAPCS);
 731     setLibcallCallingConv(RTLIB::SDIVREM_I64, CallingConv::ARM_AAPCS);
 732     setLibcallCallingConv(RTLIB::UDIVREM_I8, CallingConv::ARM_AAPCS);
 733     setLibcallCallingConv(RTLIB::UDIVREM_I16, CallingConv::ARM_AAPCS);
 734     setLibcallCallingConv(RTLIB::UDIVREM_I32, CallingConv::ARM_AAPCS);
 735     setLibcallCallingConv(RTLIB::UDIVREM_I64, CallingConv::ARM_AAPCS);
 736
 737     setOperationAction(ISD::SDIVREM, MVT::i32, Custom);
 738     setOperationAction(ISD::UDIVREM, MVT::i32, Custom);
 739   } else {
 740     setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 741     setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 742   }
 743
 744   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 745   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 746   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 747   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 748   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 749
 750   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 751
 752   // Use the default implementation.
 753   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 754   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 755   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 756   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 757   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 758   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 759
 760   if (!Subtarget->isTargetMachO()) {
 761     // Non-MachO platforms may return values in these registers via the
 762     // personality function.
 763     setExceptionPointerRegister(ARM::R0);
 764     setExceptionSelectorRegister(ARM::R1);
 765   }
 766
 767   if (Subtarget->getTargetTriple().isWindowsItaniumEnvironment())
 768     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 769   else
 770     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 771
 772   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 773   // the default expansion. If we are targeting a single threaded system,
 774   // then set them all for expand so we can lower them later into their
 775   // non-atomic form.
 776   if (TM.Options.ThreadModel == ThreadModel::Single)
 777     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other, Expand);
 778   else if (Subtarget->hasAnyDataBarrier() && !Subtarget->isThumb1Only()) {
 779     // ATOMIC_FENCE needs custom lowering; the others should have been expanded
 780     // to ldrex/strex loops already.
 781     setOperationAction(ISD::ATOMIC_FENCE,     MVT::Other, Custom);
 782
 783     // On v8, we have particularly efficient implementations of atomic fences
 784     // if they can be combined with nearby atomic loads and stores.
 785     if (!Subtarget->hasV8Ops()) {
 786       // Automatically insert fences (dmb ish) around ATOMIC_SWAP etc.
 787       setInsertFencesForAtomic(true);
 788     }
 789   } else {
 790     // If there's anything we can use as a barrier, go through custom lowering
 791     // for ATOMIC_FENCE.
 792     setOperationAction(ISD::ATOMIC_FENCE,   MVT::Other,
 793                        Subtarget->hasAnyDataBarrier() ? Custom : Expand);
 794
 795     // Set them all for expansion, which will force libcalls.
 796     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 797     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 798     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 799     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 800     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 801     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 802     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 803     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 804     setOperationAction(ISD::ATOMIC_LOAD_MIN, MVT::i32, Expand);
 805     setOperationAction(ISD::ATOMIC_LOAD_MAX, MVT::i32, Expand);
 806     setOperationAction(ISD::ATOMIC_LOAD_UMIN, MVT::i32, Expand);
 807     setOperationAction(ISD::ATOMIC_LOAD_UMAX, MVT::i32, Expand);
 808     // Mark ATOMIC_LOAD and ATOMIC_STORE custom so we can handle the
 809     // Unordered/Monotonic case.
 810     setOperationAction(ISD::ATOMIC_LOAD, MVT::i32, Custom);
 811     setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Custom);
 812   }
 813
 814   setOperationAction(ISD::PREFETCH,         MVT::Other, Custom);
 815
 816   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 817   if (!Subtarget->hasV6Ops()) {
 818     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 819     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 820   }
 821   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 822
 823   if (!Subtarget->useSoftFloat() && Subtarget->hasVFP2() &&
 824       !Subtarget->isThumb1Only()) {
 825     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 826     // iff target supports vfp2.
 827     setOperationAction(ISD::BITCAST, MVT::i64, Custom);
 828     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 829   }
 830
 831   // We want to custom lower some of our intrinsics.
 832   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 833   if (Subtarget->isTargetDarwin()) {
 834     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 835     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 836     setLibcallName(RTLIB::UNWIND_RESUME, "_Unwind_SjLj_Resume");
 837   }
 838
 839   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 840   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 841   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 842   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 843   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 844   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 845   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 846   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 847   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 848
 849   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 850   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 851   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 852   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 853   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 854
 855   // We don't support sin/cos/fmod/copysign/pow
 856   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 857   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 858   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 859   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 860   setOperationAction(ISD::FSINCOS,   MVT::f64, Expand);
 861   setOperationAction(ISD::FSINCOS,   MVT::f32, Expand);
 862   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 863   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 864   if (!Subtarget->useSoftFloat() && Subtarget->hasVFP2() &&
 865       !Subtarget->isThumb1Only()) {
 866     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 867     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 868   }
 869   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 870   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 871
 872   if (!Subtarget->hasVFP4()) {
 873     setOperationAction(ISD::FMA, MVT::f64, Expand);
 874     setOperationAction(ISD::FMA, MVT::f32, Expand);
 875   }
 876
 877   // Various VFP goodness
 878   if (!Subtarget->useSoftFloat() && !Subtarget->isThumb1Only()) {
 879     // FP-ARMv8 adds f64 <-> f16 conversion. Before that it should be expanded.
 880     if (!Subtarget->hasFPARMv8() || Subtarget->isFPOnlySP()) {
 881       setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 882       setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 883     }
 884
 885     // fp16 is a special v7 extension that adds f16 <-> f32 conversions.
 886     if (!Subtarget->hasFP16()) {
 887       setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 888       setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 889     }
 890   }
 891
 892   // Combine sin / cos into one node or libcall if possible.
 893   if (Subtarget->hasSinCos()) {
 894     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
 895     setLibcallName(RTLIB::SINCOS_F64, "sincos");
 896     if (Subtarget->getTargetTriple().isiOS()) {
 897       // For iOS, we don't want to the normal expansion of a libcall to
 898       // sincos. We want to issue a libcall to __sincos_stret.
 899       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 900       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 901     }
 902   }
 903
 904   // FP-ARMv8 implements a lot of rounding-like FP operations.
 905   if (Subtarget->hasFPARMv8()) {
 906     setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 907     setOperationAction(ISD::FCEIL, MVT::f32, Legal);
 908     setOperationAction(ISD::FROUND, MVT::f32, Legal);
 909     setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 910     setOperationAction(ISD::FNEARBYINT, MVT::f32, Legal);
 911     setOperationAction(ISD::FRINT, MVT::f32, Legal);
 912     if (!Subtarget->isFPOnlySP()) {
 913       setOperationAction(ISD::FFLOOR, MVT::f64, Legal);
 914       setOperationAction(ISD::FCEIL, MVT::f64, Legal);
 915       setOperationAction(ISD::FROUND, MVT::f64, Legal);
 916       setOperationAction(ISD::FTRUNC, MVT::f64, Legal);
 917       setOperationAction(ISD::FNEARBYINT, MVT::f64, Legal);
 918       setOperationAction(ISD::FRINT, MVT::f64, Legal);
 919     }
 920   }
 921   // We have target-specific dag combine patterns for the following nodes:
 922   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 923   setTargetDAGCombine(ISD::ADD);
 924   setTargetDAGCombine(ISD::SUB);
 925   setTargetDAGCombine(ISD::MUL);
 926   setTargetDAGCombine(ISD::AND);
 927   setTargetDAGCombine(ISD::OR);
 928   setTargetDAGCombine(ISD::XOR);
 929
 930   if (Subtarget->hasV6Ops())
 931     setTargetDAGCombine(ISD::SRL);
 932
 933   setStackPointerRegisterToSaveRestore(ARM::SP);
 934
 935   if (Subtarget->useSoftFloat() || Subtarget->isThumb1Only() ||
 936       !Subtarget->hasVFP2())
 937     setSchedulingPreference(Sched::RegPressure);
 938   else
 939     setSchedulingPreference(Sched::Hybrid);
 940
 941   //// temporary - rewrite interface to use type
 942   MaxStoresPerMemset = 8;
 943   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
 944   MaxStoresPerMemcpy = 4; // For @llvm.memcpy -> sequence of stores
 945   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 946   MaxStoresPerMemmove = 4; // For @llvm.memmove -> sequence of stores
 947   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 4 : 2;
 948
 949   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 950   // are at least 4 bytes aligned.
 951   setMinStackArgumentAlignment(4);
 952
 953   // Prefer likely predicted branches to selects on out-of-order cores.
 954   PredictableSelectIsExpensive = Subtarget->isLikeA9();
 955
 956   setMinFunctionAlignment(Subtarget->isThumb() ? 1 : 2);
 957 }
 958
 959 bool ARMTargetLowering::useSoftFloat() const {
 960   return Subtarget->useSoftFloat();
 961 }
 962
 963 // FIXME: It might make sense to define the representative register class as the
 964 // nearest super-register that has a non-null superset. For example, DPR_VFP2 is
 965 // a super-register of SPR, and DPR is a superset if DPR_VFP2. Consequently,
 966 // SPR's representative would be DPR_VFP2. This should work well if register
 967 // pressure tracking were modified such that a register use would increment the
 968 // pressure of the register class's representative and all of it's super
 969 // classes' representatives transitively. We have not implemented this because
 970 // of the difficulty prior to coalescing of modeling operand register classes
 971 // due to the common occurrence of cross class copies and subregister insertions
 972 // and extractions.
 973 std::pair<const TargetRegisterClass *, uint8_t>
 974 ARMTargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
 975                                            MVT VT) const {
 976   const TargetRegisterClass *RRC = nullptr;
 977   uint8_t Cost = 1;
 978   switch (VT.SimpleTy) {
 979   default:
 980     return TargetLowering::findRepresentativeClass(TRI, VT);
 981   // Use DPR as representative register class for all floating point
 982   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 983   // the cost is 1 for both f32 and f64.
 984   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 985   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 986     RRC = &ARM::DPRRegClass;
 987     // When NEON is used for SP, only half of the register file is available
 988     // because operations that define both SP and DP results will be constrained
 989     // to the VFP2 class (D0-D15). We currently model this constraint prior to
 990     // coalescing by double-counting the SP regs. See the FIXME above.
 991     if (Subtarget->useNEONForSinglePrecisionFP())
 992       Cost = 2;
 993     break;
 994   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 995   case MVT::v4f32: case MVT::v2f64:
 996     RRC = &ARM::DPRRegClass;
 997     Cost = 2;
 998     break;
 999   case MVT::v4i64:
1000     RRC = &ARM::DPRRegClass;
1001     Cost = 4;
1002     break;
1003   case MVT::v8i64:
1004     RRC = &ARM::DPRRegClass;
1005     Cost = 8;
1006     break;
1007   }
1008   return std::make_pair(RRC, Cost);
1009 }
1010
1011 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
1012   switch ((ARMISD::NodeType)Opcode) {
1013   case ARMISD::FIRST_NUMBER:  break;
1014   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
1015   case ARMISD::WrapperPIC:    return "ARMISD::WrapperPIC";
1016   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
1017   case ARMISD::COPY_STRUCT_BYVAL: return "ARMISD::COPY_STRUCT_BYVAL";
1018   case ARMISD::CALL:          return "ARMISD::CALL";
1019   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
1020   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
1021   case ARMISD::tCALL:         return "ARMISD::tCALL";
1022   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
1023   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
1024   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
1025   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
1026   case ARMISD::INTRET_FLAG:   return "ARMISD::INTRET_FLAG";
1027   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
1028   case ARMISD::CMP:           return "ARMISD::CMP";
1029   case ARMISD::CMN:           return "ARMISD::CMN";
1030   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
1031   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
1032   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
1033   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
1034   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
1035
1036   case ARMISD::CMOV:          return "ARMISD::CMOV";
1037
1038   case ARMISD::RBIT:          return "ARMISD::RBIT";
1039
1040   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
1041   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
1042   case ARMISD::RRX:           return "ARMISD::RRX";
1043
1044   case ARMISD::ADDC:          return "ARMISD::ADDC";
1045   case ARMISD::ADDE:          return "ARMISD::ADDE";
1046   case ARMISD::SUBC:          return "ARMISD::SUBC";
1047   case ARMISD::SUBE:          return "ARMISD::SUBE";
1048
1049   case ARMISD::VMOVRRD:       return "ARMISD::VMOVRRD";
1050   case ARMISD::VMOVDRR:       return "ARMISD::VMOVDRR";
1051
1052   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
1053   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
1054
1055   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
1056
1057   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
1058
1059   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
1060
1061   case ARMISD::MEMBARRIER_MCR: return "ARMISD::MEMBARRIER_MCR";
1062
1063   case ARMISD::PRELOAD:       return "ARMISD::PRELOAD";
1064
1065   case ARMISD::WIN__CHKSTK:   return "ARMISD:::WIN__CHKSTK";
1066
1067   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
1068   case ARMISD::VCEQZ:         return "ARMISD::VCEQZ";
1069   case ARMISD::VCGE:          return "ARMISD::VCGE";
1070   case ARMISD::VCGEZ:         return "ARMISD::VCGEZ";
1071   case ARMISD::VCLEZ:         return "ARMISD::VCLEZ";
1072   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
1073   case ARMISD::VCGT:          return "ARMISD::VCGT";
1074   case ARMISD::VCGTZ:         return "ARMISD::VCGTZ";
1075   case ARMISD::VCLTZ:         return "ARMISD::VCLTZ";
1076   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
1077   case ARMISD::VTST:          return "ARMISD::VTST";
1078
1079   case ARMISD::VSHL:          return "ARMISD::VSHL";
1080   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
1081   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
1082   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
1083   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
1084   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
1085   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
1086   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
1087   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
1088   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
1089   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
1090   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
1091   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
1092   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
1093   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
1094   case ARMISD::VSLI:          return "ARMISD::VSLI";
1095   case ARMISD::VSRI:          return "ARMISD::VSRI";
1096   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
1097   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
1098   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
1099   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
1100   case ARMISD::VMOVFPIMM:     return "ARMISD::VMOVFPIMM";
1101   case ARMISD::VDUP:          return "ARMISD::VDUP";
1102   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
1103   case ARMISD::VEXT:          return "ARMISD::VEXT";
1104   case ARMISD::VREV64:        return "ARMISD::VREV64";
1105   case ARMISD::VREV32:        return "ARMISD::VREV32";
1106   case ARMISD::VREV16:        return "ARMISD::VREV16";
1107   case ARMISD::VZIP:          return "ARMISD::VZIP";
1108   case ARMISD::VUZP:          return "ARMISD::VUZP";
1109   case ARMISD::VTRN:          return "ARMISD::VTRN";
1110   case ARMISD::VTBL1:         return "ARMISD::VTBL1";
1111   case ARMISD::VTBL2:         return "ARMISD::VTBL2";
1112   case ARMISD::VMULLs:        return "ARMISD::VMULLs";
1113   case ARMISD::VMULLu:        return "ARMISD::VMULLu";
1114   case ARMISD::UMLAL:         return "ARMISD::UMLAL";
1115   case ARMISD::SMLAL:         return "ARMISD::SMLAL";
1116   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
1117   case ARMISD::FMAX:          return "ARMISD::FMAX";
1118   case ARMISD::FMIN:          return "ARMISD::FMIN";
1119   case ARMISD::VMAXNM:        return "ARMISD::VMAX";
1120   case ARMISD::VMINNM:        return "ARMISD::VMIN";
1121   case ARMISD::BFI:           return "ARMISD::BFI";
1122   case ARMISD::VORRIMM:       return "ARMISD::VORRIMM";
1123   case ARMISD::VBICIMM:       return "ARMISD::VBICIMM";
1124   case ARMISD::VBSL:          return "ARMISD::VBSL";
1125   case ARMISD::VLD2DUP:       return "ARMISD::VLD2DUP";
1126   case ARMISD::VLD3DUP:       return "ARMISD::VLD3DUP";
1127   case ARMISD::VLD4DUP:       return "ARMISD::VLD4DUP";
1128   case ARMISD::VLD1_UPD:      return "ARMISD::VLD1_UPD";
1129   case ARMISD::VLD2_UPD:      return "ARMISD::VLD2_UPD";
1130   case ARMISD::VLD3_UPD:      return "ARMISD::VLD3_UPD";
1131   case ARMISD::VLD4_UPD:      return "ARMISD::VLD4_UPD";
1132   case ARMISD::VLD2LN_UPD:    return "ARMISD::VLD2LN_UPD";
1133   case ARMISD::VLD3LN_UPD:    return "ARMISD::VLD3LN_UPD";
1134   case ARMISD::VLD4LN_UPD:    return "ARMISD::VLD4LN_UPD";
1135   case ARMISD::VLD2DUP_UPD:   return "ARMISD::VLD2DUP_UPD";
1136   case ARMISD::VLD3DUP_UPD:   return "ARMISD::VLD3DUP_UPD";
1137   case ARMISD::VLD4DUP_UPD:   return "ARMISD::VLD4DUP_UPD";
1138   case ARMISD::VST1_UPD:      return "ARMISD::VST1_UPD";
1139   case ARMISD::VST2_UPD:      return "ARMISD::VST2_UPD";
1140   case ARMISD::VST3_UPD:      return "ARMISD::VST3_UPD";
1141   case ARMISD::VST4_UPD:      return "ARMISD::VST4_UPD";
1142   case ARMISD::VST2LN_UPD:    return "ARMISD::VST2LN_UPD";
1143   case ARMISD::VST3LN_UPD:    return "ARMISD::VST3LN_UPD";
1144   case ARMISD::VST4LN_UPD:    return "ARMISD::VST4LN_UPD";
1145   }
1146   return nullptr;
1147 }
1148
1149 EVT ARMTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1150   if (!VT.isVector()) return getPointerTy();
1151   return VT.changeVectorElementTypeToInteger();
1152 }
1153
1154 /// getRegClassFor - Return the register class that should be used for the
1155 /// specified value type.
1156 const TargetRegisterClass *ARMTargetLowering::getRegClassFor(MVT VT) const {
1157   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
1158   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
1159   // load / store 4 to 8 consecutive D registers.
1160   if (Subtarget->hasNEON()) {
1161     if (VT == MVT::v4i64)
1162       return &ARM::QQPRRegClass;
1163     if (VT == MVT::v8i64)
1164       return &ARM::QQQQPRRegClass;
1165   }
1166   return TargetLowering::getRegClassFor(VT);
1167 }
1168
1169 // memcpy, and other memory intrinsics, typically tries to use LDM/STM if the
1170 // source/dest is aligned and the copy size is large enough. We therefore want
1171 // to align such objects passed to memory intrinsics.
1172 bool ARMTargetLowering::shouldAlignPointerArgs(CallInst *CI, unsigned &MinSize,
1173                                                unsigned &PrefAlign) const {
1174   if (!isa<MemIntrinsic>(CI))
1175     return false;
1176   MinSize = 8;
1177   // On ARM11 onwards (excluding M class) 8-byte aligned LDM is typically 1
1178   // cycle faster than 4-byte aligned LDM.
1179   PrefAlign = (Subtarget->hasV6Ops() && !Subtarget->isMClass() ? 8 : 4);
1180   return true;
1181 }
1182
1183 // Create a fast isel object.
1184 FastISel *
1185 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
1186                                   const TargetLibraryInfo *libInfo) const {
1187   return ARM::createFastISel(funcInfo, libInfo);
1188 }
1189
1190 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
1191   unsigned NumVals = N->getNumValues();
1192   if (!NumVals)
1193     return Sched::RegPressure;
1194
1195   for (unsigned i = 0; i != NumVals; ++i) {
1196     EVT VT = N->getValueType(i);
1197     if (VT == MVT::Glue || VT == MVT::Other)
1198       continue;
1199     if (VT.isFloatingPoint() || VT.isVector())
1200       return Sched::ILP;
1201   }
1202
1203   if (!N->isMachineOpcode())
1204     return Sched::RegPressure;
1205
1206   // Load are scheduled for latency even if there instruction itinerary
1207   // is not available.
1208   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
1209   const MCInstrDesc &MCID = TII->get(N->getMachineOpcode());
1210
1211   if (MCID.getNumDefs() == 0)
1212     return Sched::RegPressure;
1213   if (!Itins->isEmpty() &&
1214       Itins->getOperandCycle(MCID.getSchedClass(), 0) > 2)
1215     return Sched::ILP;
1216
1217   return Sched::RegPressure;
1218 }
1219
1220 //===----------------------------------------------------------------------===//
1221 // Lowering Code
1222 //===----------------------------------------------------------------------===//
1223
1224 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
1225 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
1226   switch (CC) {
1227   default: llvm_unreachable("Unknown condition code!");
1228   case ISD::SETNE:  return ARMCC::NE;
1229   case ISD::SETEQ:  return ARMCC::EQ;
1230   case ISD::SETGT:  return ARMCC::GT;
1231   case ISD::SETGE:  return ARMCC::GE;
1232   case ISD::SETLT:  return ARMCC::LT;
1233   case ISD::SETLE:  return ARMCC::LE;
1234   case ISD::SETUGT: return ARMCC::HI;
1235   case ISD::SETUGE: return ARMCC::HS;
1236   case ISD::SETULT: return ARMCC::LO;
1237   case ISD::SETULE: return ARMCC::LS;
1238   }
1239 }
1240
1241 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
1242 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
1243                         ARMCC::CondCodes &CondCode2) {
1244   CondCode2 = ARMCC::AL;
1245   switch (CC) {
1246   default: llvm_unreachable("Unknown FP condition!");
1247   case ISD::SETEQ:
1248   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
1249   case ISD::SETGT:
1250   case ISD::SETOGT: CondCode = ARMCC::GT; break;
1251   case ISD::SETGE:
1252   case ISD::SETOGE: CondCode = ARMCC::GE; break;
1253   case ISD::SETOLT: CondCode = ARMCC::MI; break;
1254   case ISD::SETOLE: CondCode = ARMCC::LS; break;
1255   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
1256   case ISD::SETO:   CondCode = ARMCC::VC; break;
1257   case ISD::SETUO:  CondCode = ARMCC::VS; break;
1258   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
1259   case ISD::SETUGT: CondCode = ARMCC::HI; break;
1260   case ISD::SETUGE: CondCode = ARMCC::PL; break;
1261   case ISD::SETLT:
1262   case ISD::SETULT: CondCode = ARMCC::LT; break;
1263   case ISD::SETLE:
1264   case ISD::SETULE: CondCode = ARMCC::LE; break;
1265   case ISD::SETNE:
1266   case ISD::SETUNE: CondCode = ARMCC::NE; break;
1267   }
1268 }
1269
1270 //===----------------------------------------------------------------------===//
1271 //                      Calling Convention Implementation
1272 //===----------------------------------------------------------------------===//
1273
1274 #include "ARMGenCallingConv.inc"
1275
1276 /// getEffectiveCallingConv - Get the effective calling convention, taking into
1277 /// account presence of floating point hardware and calling convention
1278 /// limitations, such as support for variadic functions.
1279 CallingConv::ID
1280 ARMTargetLowering::getEffectiveCallingConv(CallingConv::ID CC,
1281                                            bool isVarArg) const {
1282   switch (CC) {
1283   default:
1284     llvm_unreachable("Unsupported calling convention");
1285   case CallingConv::ARM_AAPCS:
1286   case CallingConv::ARM_APCS:
1287   case CallingConv::GHC:
1288     return CC;
1289   case CallingConv::ARM_AAPCS_VFP:
1290     return isVarArg ? CallingConv::ARM_AAPCS : CallingConv::ARM_AAPCS_VFP;
1291   case CallingConv::C:
1292     if (!Subtarget->isAAPCS_ABI())
1293       return CallingConv::ARM_APCS;
1294     else if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() &&
1295              getTargetMachine().Options.FloatABIType == FloatABI::Hard &&
1296              !isVarArg)
1297       return CallingConv::ARM_AAPCS_VFP;
1298     else
1299       return CallingConv::ARM_AAPCS;
1300   case CallingConv::Fast:
1301     if (!Subtarget->isAAPCS_ABI()) {
1302       if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() && !isVarArg)
1303         return CallingConv::Fast;
1304       return CallingConv::ARM_APCS;
1305     } else if (Subtarget->hasVFP2() && !Subtarget->isThumb1Only() && !isVarArg)
1306       return CallingConv::ARM_AAPCS_VFP;
1307     else
1308       return CallingConv::ARM_AAPCS;
1309   }
1310 }
1311
1312 /// CCAssignFnForNode - Selects the correct CCAssignFn for the given
1313 /// CallingConvention.
1314 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
1315                                                  bool Return,
1316                                                  bool isVarArg) const {
1317   switch (getEffectiveCallingConv(CC, isVarArg)) {
1318   default:
1319     llvm_unreachable("Unsupported calling convention");
1320   case CallingConv::ARM_APCS:
1321     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS);
1322   case CallingConv::ARM_AAPCS:
1323     return (Return ? RetCC_ARM_AAPCS : CC_ARM_AAPCS);
1324   case CallingConv::ARM_AAPCS_VFP:
1325     return (Return ? RetCC_ARM_AAPCS_VFP : CC_ARM_AAPCS_VFP);
1326   case CallingConv::Fast:
1327     return (Return ? RetFastCC_ARM_APCS : FastCC_ARM_APCS);
1328   case CallingConv::GHC:
1329     return (Return ? RetCC_ARM_APCS : CC_ARM_APCS_GHC);
1330   }
1331 }
1332
1333 /// LowerCallResult - Lower the result values of a call into the
1334 /// appropriate copies out of appropriate physical registers.
1335 SDValue
1336 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1337                                    CallingConv::ID CallConv, bool isVarArg,
1338                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1339                                    SDLoc dl, SelectionDAG &DAG,
1340                                    SmallVectorImpl<SDValue> &InVals,
1341                                    bool isThisReturn, SDValue ThisVal) const {
1342
1343   // Assign locations to each value returned by this call.
1344   SmallVector<CCValAssign, 16> RVLocs;
1345   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
1346                     *DAG.getContext(), Call);
1347   CCInfo.AnalyzeCallResult(Ins,
1348                            CCAssignFnForNode(CallConv, /* Return*/ true,
1349                                              isVarArg));
1350
1351   // Copy all of the result registers out of their specified physreg.
1352   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1353     CCValAssign VA = RVLocs[i];
1354
1355     // Pass 'this' value directly from the argument to return value, to avoid
1356     // reg unit interference
1357     if (i == 0 && isThisReturn) {
1358       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i32 &&
1359              "unexpected return calling convention register assignment");
1360       InVals.push_back(ThisVal);
1361       continue;
1362     }
1363
1364     SDValue Val;
1365     if (VA.needsCustom()) {
1366       // Handle f64 or half of a v2f64.
1367       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1368                                       InFlag);
1369       Chain = Lo.getValue(1);
1370       InFlag = Lo.getValue(2);
1371       VA = RVLocs[++i]; // skip ahead to next loc
1372       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1373                                       InFlag);
1374       Chain = Hi.getValue(1);
1375       InFlag = Hi.getValue(2);
1376       if (!Subtarget->isLittle())
1377         std::swap (Lo, Hi);
1378       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1379
1380       if (VA.getLocVT() == MVT::v2f64) {
1381         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1382         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1383                           DAG.getConstant(0, dl, MVT::i32));
1384
1385         VA = RVLocs[++i]; // skip ahead to next loc
1386         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1387         Chain = Lo.getValue(1);
1388         InFlag = Lo.getValue(2);
1389         VA = RVLocs[++i]; // skip ahead to next loc
1390         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1391         Chain = Hi.getValue(1);
1392         InFlag = Hi.getValue(2);
1393         if (!Subtarget->isLittle())
1394           std::swap (Lo, Hi);
1395         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1396         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1397                           DAG.getConstant(1, dl, MVT::i32));
1398       }
1399     } else {
1400       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1401                                InFlag);
1402       Chain = Val.getValue(1);
1403       InFlag = Val.getValue(2);
1404     }
1405
1406     switch (VA.getLocInfo()) {
1407     default: llvm_unreachable("Unknown loc info!");
1408     case CCValAssign::Full: break;
1409     case CCValAssign::BCvt:
1410       Val = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), Val);
1411       break;
1412     }
1413
1414     InVals.push_back(Val);
1415   }
1416
1417   return Chain;
1418 }
1419
1420 /// LowerMemOpCallTo - Store the argument to the stack.
1421 SDValue
1422 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1423                                     SDValue StackPtr, SDValue Arg,
1424                                     SDLoc dl, SelectionDAG &DAG,
1425                                     const CCValAssign &VA,
1426                                     ISD::ArgFlagsTy Flags) const {
1427   unsigned LocMemOffset = VA.getLocMemOffset();
1428   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
1429   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1430   return DAG.getStore(Chain, dl, Arg, PtrOff,
1431                       MachinePointerInfo::getStack(LocMemOffset),
1432                       false, false, 0);
1433 }
1434
1435 void ARMTargetLowering::PassF64ArgInRegs(SDLoc dl, SelectionDAG &DAG,
1436                                          SDValue Chain, SDValue &Arg,
1437                                          RegsToPassVector &RegsToPass,
1438                                          CCValAssign &VA, CCValAssign &NextVA,
1439                                          SDValue &StackPtr,
1440                                          SmallVectorImpl<SDValue> &MemOpChains,
1441                                          ISD::ArgFlagsTy Flags) const {
1442
1443   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1444                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1445   unsigned id = Subtarget->isLittle() ? 0 : 1;
1446   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd.getValue(id)));
1447
1448   if (NextVA.isRegLoc())
1449     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1-id)));
1450   else {
1451     assert(NextVA.isMemLoc());
1452     if (!StackPtr.getNode())
1453       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1454
1455     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1-id),
1456                                            dl, DAG, NextVA,
1457                                            Flags));
1458   }
1459 }
1460
1461 /// LowerCall - Lowering a call into a callseq_start <-
1462 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1463 /// nodes.
1464 SDValue
1465 ARMTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
1466                              SmallVectorImpl<SDValue> &InVals) const {
1467   SelectionDAG &DAG                     = CLI.DAG;
1468   SDLoc &dl                             = CLI.DL;
1469   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
1470   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
1471   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
1472   SDValue Chain                         = CLI.Chain;
1473   SDValue Callee                        = CLI.Callee;
1474   bool &isTailCall                      = CLI.IsTailCall;
1475   CallingConv::ID CallConv              = CLI.CallConv;
1476   bool doesNotRet                       = CLI.DoesNotReturn;
1477   bool isVarArg                         = CLI.IsVarArg;
1478
1479   MachineFunction &MF = DAG.getMachineFunction();
1480   bool isStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1481   bool isThisReturn   = false;
1482   bool isSibCall      = false;
1483
1484   // Disable tail calls if they're not supported.
1485   if (!Subtarget->supportsTailCall() || MF.getTarget().Options.DisableTailCalls)
1486     isTailCall = false;
1487
1488   if (isTailCall) {
1489     // Check if it's really possible to do a tail call.
1490     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1491                     isVarArg, isStructRet, MF.getFunction()->hasStructRetAttr(),
1492                                                    Outs, OutVals, Ins, DAG);
1493     if (!isTailCall && CLI.CS && CLI.CS->isMustTailCall())
1494       report_fatal_error("failed to perform tail call elimination on a call "
1495                          "site marked musttail");
1496     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1497     // detected sibcalls.
1498     if (isTailCall) {
1499       ++NumTailCalls;
1500       isSibCall = true;
1501     }
1502   }
1503
1504   // Analyze operands of the call, assigning locations to each operand.
1505   SmallVector<CCValAssign, 16> ArgLocs;
1506   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
1507                     *DAG.getContext(), Call);
1508   CCInfo.AnalyzeCallOperands(Outs,
1509                              CCAssignFnForNode(CallConv, /* Return*/ false,
1510                                                isVarArg));
1511
1512   // Get a count of how many bytes are to be pushed on the stack.
1513   unsigned NumBytes = CCInfo.getNextStackOffset();
1514
1515   // For tail calls, memory operands are available in our caller's stack.
1516   if (isSibCall)
1517     NumBytes = 0;
1518
1519   // Adjust the stack pointer for the new arguments...
1520   // These operations are automatically eliminated by the prolog/epilog pass
1521   if (!isSibCall)
1522     Chain = DAG.getCALLSEQ_START(Chain,
1523                                  DAG.getIntPtrConstant(NumBytes, dl, true), dl);
1524
1525   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1526
1527   RegsToPassVector RegsToPass;
1528   SmallVector<SDValue, 8> MemOpChains;
1529
1530   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1531   // of tail call optimization, arguments are handled later.
1532   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1533        i != e;
1534        ++i, ++realArgIdx) {
1535     CCValAssign &VA = ArgLocs[i];
1536     SDValue Arg = OutVals[realArgIdx];
1537     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1538     bool isByVal = Flags.isByVal();
1539
1540     // Promote the value if needed.
1541     switch (VA.getLocInfo()) {
1542     default: llvm_unreachable("Unknown loc info!");
1543     case CCValAssign::Full: break;
1544     case CCValAssign::SExt:
1545       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1546       break;
1547     case CCValAssign::ZExt:
1548       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1549       break;
1550     case CCValAssign::AExt:
1551       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1552       break;
1553     case CCValAssign::BCvt:
1554       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
1555       break;
1556     }
1557
1558     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1559     if (VA.needsCustom()) {
1560       if (VA.getLocVT() == MVT::v2f64) {
1561         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1562                                   DAG.getConstant(0, dl, MVT::i32));
1563         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1564                                   DAG.getConstant(1, dl, MVT::i32));
1565
1566         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1567                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1568
1569         VA = ArgLocs[++i]; // skip ahead to next loc
1570         if (VA.isRegLoc()) {
1571           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1572                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1573         } else {
1574           assert(VA.isMemLoc());
1575
1576           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1577                                                  dl, DAG, VA, Flags));
1578         }
1579       } else {
1580         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1581                          StackPtr, MemOpChains, Flags);
1582       }
1583     } else if (VA.isRegLoc()) {
1584       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i32) {
1585         assert(VA.getLocVT() == MVT::i32 &&
1586                "unexpected calling convention register assignment");
1587         assert(!Ins.empty() && Ins[0].VT == MVT::i32 &&
1588                "unexpected use of 'returned'");
1589         isThisReturn = true;
1590       }
1591       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1592     } else if (isByVal) {
1593       assert(VA.isMemLoc());
1594       unsigned offset = 0;
1595
1596       // True if this byval aggregate will be split between registers
1597       // and memory.
1598       unsigned ByValArgsCount = CCInfo.getInRegsParamsCount();
1599       unsigned CurByValIdx = CCInfo.getInRegsParamsProcessed();
1600
1601       if (CurByValIdx < ByValArgsCount) {
1602
1603         unsigned RegBegin, RegEnd;
1604         CCInfo.getInRegsParamInfo(CurByValIdx, RegBegin, RegEnd);
1605
1606         EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1607         unsigned int i, j;
1608         for (i = 0, j = RegBegin; j < RegEnd; i++, j++) {
1609           SDValue Const = DAG.getConstant(4*i, dl, MVT::i32);
1610           SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
1611           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
1612                                      MachinePointerInfo(),
1613                                      false, false, false,
1614                                      DAG.InferPtrAlignment(AddArg));
1615           MemOpChains.push_back(Load.getValue(1));
1616           RegsToPass.push_back(std::make_pair(j, Load));
1617         }
1618
1619         // If parameter size outsides register area, "offset" value
1620         // helps us to calculate stack slot for remained part properly.
1621         offset = RegEnd - RegBegin;
1622
1623         CCInfo.nextInRegsParam();
1624       }
1625
1626       if (Flags.getByValSize() > 4*offset) {
1627         unsigned LocMemOffset = VA.getLocMemOffset();
1628         SDValue StkPtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
1629         SDValue Dst = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr,
1630                                   StkPtrOff);
1631         SDValue SrcOffset = DAG.getIntPtrConstant(4*offset, dl);
1632         SDValue Src = DAG.getNode(ISD::ADD, dl, getPointerTy(), Arg, SrcOffset);
1633         SDValue SizeNode = DAG.getConstant(Flags.getByValSize() - 4*offset, dl,
1634                                            MVT::i32);
1635         SDValue AlignNode = DAG.getConstant(Flags.getByValAlign(), dl,
1636                                             MVT::i32);
1637
1638         SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
1639         SDValue Ops[] = { Chain, Dst, Src, SizeNode, AlignNode};
1640         MemOpChains.push_back(DAG.getNode(ARMISD::COPY_STRUCT_BYVAL, dl, VTs,
1641                                           Ops));
1642       }
1643     } else if (!isSibCall) {
1644       assert(VA.isMemLoc());
1645
1646       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1647                                              dl, DAG, VA, Flags));
1648     }
1649   }
1650
1651   if (!MemOpChains.empty())
1652     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
1653
1654   // Build a sequence of copy-to-reg nodes chained together with token chain
1655   // and flag operands which copy the outgoing args into the appropriate regs.
1656   SDValue InFlag;
1657   // Tail call byval lowering might overwrite argument registers so in case of
1658   // tail call optimization the copies to registers are lowered later.
1659   if (!isTailCall)
1660     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1661       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1662                                RegsToPass[i].second, InFlag);
1663       InFlag = Chain.getValue(1);
1664     }
1665
1666   // For tail calls lower the arguments to the 'real' stack slot.
1667   if (isTailCall) {
1668     // Force all the incoming stack arguments to be loaded from the stack
1669     // before any new outgoing arguments are stored to the stack, because the
1670     // outgoing stack slots may alias the incoming argument stack slots, and
1671     // the alias isn't otherwise explicit. This is slightly more conservative
1672     // than necessary, because it means that each store effectively depends
1673     // on every argument instead of just those arguments it would clobber.
1674
1675     // Do not flag preceding copytoreg stuff together with the following stuff.
1676     InFlag = SDValue();
1677     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1678       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1679                                RegsToPass[i].second, InFlag);
1680       InFlag = Chain.getValue(1);
1681     }
1682     InFlag = SDValue();
1683   }
1684
1685   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1686   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1687   // node so that legalize doesn't hack it.
1688   bool isDirect = false;
1689   bool isARMFunc = false;
1690   bool isLocalARMFunc = false;
1691   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1692
1693   if (EnableARMLongCalls) {
1694     assert((Subtarget->isTargetWindows() ||
1695             getTargetMachine().getRelocationModel() == Reloc::Static) &&
1696            "long-calls with non-static relocation model!");
1697     // Handle a global address or an external symbol. If it's not one of
1698     // those, the target's already in a register, so we don't need to do
1699     // anything extra.
1700     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1701       const GlobalValue *GV = G->getGlobal();
1702       // Create a constant pool entry for the callee address
1703       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1704       ARMConstantPoolValue *CPV =
1705         ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex, ARMCP::CPValue, 0);
1706
1707       // Get the address of the callee into a register
1708       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1709       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1710       Callee = DAG.getLoad(getPointerTy(), dl,
1711                            DAG.getEntryNode(), CPAddr,
1712                            MachinePointerInfo::getConstantPool(),
1713                            false, false, false, 0);
1714     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1715       const char *Sym = S->getSymbol();
1716
1717       // Create a constant pool entry for the callee address
1718       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1719       ARMConstantPoolValue *CPV =
1720         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1721                                       ARMPCLabelIndex, 0);
1722       // Get the address of the callee into a register
1723       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1724       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1725       Callee = DAG.getLoad(getPointerTy(), dl,
1726                            DAG.getEntryNode(), CPAddr,
1727                            MachinePointerInfo::getConstantPool(),
1728                            false, false, false, 0);
1729     }
1730   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1731     const GlobalValue *GV = G->getGlobal();
1732     isDirect = true;
1733     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1734     bool isStub = (isExt && Subtarget->isTargetMachO()) &&
1735                    getTargetMachine().getRelocationModel() != Reloc::Static;
1736     isARMFunc = !Subtarget->isThumb() || (isStub && !Subtarget->isMClass());
1737     // ARM call to a local ARM function is predicable.
1738     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1739     // tBX takes a register source operand.
1740     if (isStub && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1741       assert(Subtarget->isTargetMachO() && "WrapperPIC use on non-MachO?");
1742       Callee = DAG.getNode(ARMISD::WrapperPIC, dl, getPointerTy(),
1743                            DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
1744                                                       0, ARMII::MO_NONLAZY));
1745       Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
1746                            MachinePointerInfo::getGOT(), false, false, true, 0);
1747     } else if (Subtarget->isTargetCOFF()) {
1748       assert(Subtarget->isTargetWindows() &&
1749              "Windows is the only supported COFF target");
1750       unsigned TargetFlags = GV->hasDLLImportStorageClass()
1751                                  ? ARMII::MO_DLLIMPORT
1752                                  : ARMII::MO_NO_FLAG;
1753       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), /*Offset=*/0,
1754                                           TargetFlags);
1755       if (GV->hasDLLImportStorageClass())
1756         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
1757                              DAG.getNode(ARMISD::Wrapper, dl, getPointerTy(),
1758                                          Callee), MachinePointerInfo::getGOT(),
1759                              false, false, false, 0);
1760     } else {
1761       // On ELF targets for PIC code, direct calls should go through the PLT
1762       unsigned OpFlags = 0;
1763       if (Subtarget->isTargetELF() &&
1764           getTargetMachine().getRelocationModel() == Reloc::PIC_)
1765         OpFlags = ARMII::MO_PLT;
1766       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
1767     }
1768   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1769     isDirect = true;
1770     bool isStub = Subtarget->isTargetMachO() &&
1771                   getTargetMachine().getRelocationModel() != Reloc::Static;
1772     isARMFunc = !Subtarget->isThumb() || (isStub && !Subtarget->isMClass());
1773     // tBX takes a register source operand.
1774     const char *Sym = S->getSymbol();
1775     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1776       unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
1777       ARMConstantPoolValue *CPV =
1778         ARMConstantPoolSymbol::Create(*DAG.getContext(), Sym,
1779                                       ARMPCLabelIndex, 4);
1780       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1781       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1782       Callee = DAG.getLoad(getPointerTy(), dl,
1783                            DAG.getEntryNode(), CPAddr,
1784                            MachinePointerInfo::getConstantPool(),
1785                            false, false, false, 0);
1786       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, dl, MVT::i32);
1787       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1788                            getPointerTy(), Callee, PICLabel);
1789     } else {
1790       unsigned OpFlags = 0;
1791       // On ELF targets for PIC code, direct calls should go through the PLT
1792       if (Subtarget->isTargetELF() &&
1793                   getTargetMachine().getRelocationModel() == Reloc::PIC_)
1794         OpFlags = ARMII::MO_PLT;
1795       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlags);
1796     }
1797   }
1798
1799   // FIXME: handle tail calls differently.
1800   unsigned CallOpc;
1801   bool HasMinSizeAttr = MF.getFunction()->hasFnAttribute(Attribute::MinSize);
1802   if (Subtarget->isThumb()) {
1803     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1804       CallOpc = ARMISD::CALL_NOLINK;
1805     else
1806       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1807   } else {
1808     if (!isDirect && !Subtarget->hasV5TOps())
1809       CallOpc = ARMISD::CALL_NOLINK;
1810     else if (doesNotRet && isDirect && Subtarget->hasRAS() &&
1811                // Emit regular call when code size is the priority
1812                !HasMinSizeAttr)
1813       // "mov lr, pc; b _foo" to avoid confusing the RSP
1814       CallOpc = ARMISD::CALL_NOLINK;
1815     else
1816       CallOpc = isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL;
1817   }
1818
1819   std::vector<SDValue> Ops;
1820   Ops.push_back(Chain);
1821   Ops.push_back(Callee);
1822
1823   // Add argument registers to the end of the list so that they are known live
1824   // into the call.
1825   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1826     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1827                                   RegsToPass[i].second.getValueType()));
1828
1829   // Add a register mask operand representing the call-preserved registers.
1830   if (!isTailCall) {
1831     const uint32_t *Mask;
1832     const ARMBaseRegisterInfo *ARI = Subtarget->getRegisterInfo();
1833     if (isThisReturn) {
1834       // For 'this' returns, use the R0-preserving mask if applicable
1835       Mask = ARI->getThisReturnPreservedMask(MF, CallConv);
1836       if (!Mask) {
1837         // Set isThisReturn to false if the calling convention is not one that
1838         // allows 'returned' to be modeled in this way, so LowerCallResult does
1839         // not try to pass 'this' straight through
1840         isThisReturn = false;
1841         Mask = ARI->getCallPreservedMask(MF, CallConv);
1842       }
1843     } else
1844       Mask = ARI->getCallPreservedMask(MF, CallConv);
1845
1846     assert(Mask && "Missing call preserved mask for calling convention");
1847     Ops.push_back(DAG.getRegisterMask(Mask));
1848   }
1849
1850   if (InFlag.getNode())
1851     Ops.push_back(InFlag);
1852
1853   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
1854   if (isTailCall) {
1855     MF.getFrameInfo()->setHasTailCall();
1856     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, Ops);
1857   }
1858
1859   // Returns a chain and a flag for retval copy to use.
1860   Chain = DAG.getNode(CallOpc, dl, NodeTys, Ops);
1861   InFlag = Chain.getValue(1);
1862
1863   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, dl, true),
1864                              DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
1865   if (!Ins.empty())
1866     InFlag = Chain.getValue(1);
1867
1868   // Handle result values, copying them out of physregs into vregs that we
1869   // return.
1870   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins, dl, DAG,
1871                          InVals, isThisReturn,
1872                          isThisReturn ? OutVals[0] : SDValue());
1873 }
1874
1875 /// HandleByVal - Every parameter *after* a byval parameter is passed
1876 /// on the stack.  Remember the next parameter register to allocate,
1877 /// and then confiscate the rest of the parameter registers to insure
1878 /// this.
1879 void ARMTargetLowering::HandleByVal(CCState *State, unsigned &Size,
1880                                     unsigned Align) const {
1881   assert((State->getCallOrPrologue() == Prologue ||
1882           State->getCallOrPrologue() == Call) &&
1883          "unhandled ParmContext");
1884
1885   // Byval (as with any stack) slots are always at least 4 byte aligned.
1886   Align = std::max(Align, 4U);
1887
1888   unsigned Reg = State->AllocateReg(GPRArgRegs);
1889   if (!Reg)
1890     return;
1891
1892   unsigned AlignInRegs = Align / 4;
1893   unsigned Waste = (ARM::R4 - Reg) % AlignInRegs;
1894   for (unsigned i = 0; i < Waste; ++i)
1895     Reg = State->AllocateReg(GPRArgRegs);
1896
1897   if (!Reg)
1898     return;
1899
1900   unsigned Excess = 4 * (ARM::R4 - Reg);
1901
1902   // Special case when NSAA != SP and parameter size greater than size of
1903   // all remained GPR regs. In that case we can't split parameter, we must
1904   // send it to stack. We also must set NCRN to R4, so waste all
1905   // remained registers.
1906   const unsigned NSAAOffset = State->getNextStackOffset();
1907   if (NSAAOffset != 0 && Size > Excess) {
1908     while (State->AllocateReg(GPRArgRegs))
1909       ;
1910     return;
1911   }
1912
1913   // First register for byval parameter is the first register that wasn't
1914   // allocated before this method call, so it would be "reg".
1915   // If parameter is small enough to be saved in range [reg, r4), then
1916   // the end (first after last) register would be reg + param-size-in-regs,
1917   // else parameter would be splitted between registers and stack,
1918   // end register would be r4 in this case.
1919   unsigned ByValRegBegin = Reg;
1920   unsigned ByValRegEnd = std::min<unsigned>(Reg + Size / 4, ARM::R4);
1921   State->addInRegsParamInfo(ByValRegBegin, ByValRegEnd);
1922   // Note, first register is allocated in the beginning of function already,
1923   // allocate remained amount of registers we need.
1924   for (unsigned i = Reg + 1; i != ByValRegEnd; ++i)
1925     State->AllocateReg(GPRArgRegs);
1926   // A byval parameter that is split between registers and memory needs its
1927   // size truncated here.
1928   // In the case where the entire structure fits in registers, we set the
1929   // size in memory to zero.
1930   Size = std::max<int>(Size - Excess, 0);
1931 }
1932
1933
1934 /// MatchingStackOffset - Return true if the given stack call argument is
1935 /// already available in the same position (relatively) of the caller's
1936 /// incoming argument stack.
1937 static
1938 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1939                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1940                          const TargetInstrInfo *TII) {
1941   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1942   int FI = INT_MAX;
1943   if (Arg.getOpcode() == ISD::CopyFromReg) {
1944     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1945     if (!TargetRegisterInfo::isVirtualRegister(VR))
1946       return false;
1947     MachineInstr *Def = MRI->getVRegDef(VR);
1948     if (!Def)
1949       return false;
1950     if (!Flags.isByVal()) {
1951       if (!TII->isLoadFromStackSlot(Def, FI))
1952         return false;
1953     } else {
1954       return false;
1955     }
1956   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1957     if (Flags.isByVal())
1958       // ByVal argument is passed in as a pointer but it's now being
1959       // dereferenced. e.g.
1960       // define @foo(%struct.X* %A) {
1961       //   tail call @bar(%struct.X* byval %A)
1962       // }
1963       return false;
1964     SDValue Ptr = Ld->getBasePtr();
1965     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1966     if (!FINode)
1967       return false;
1968     FI = FINode->getIndex();
1969   } else
1970     return false;
1971
1972   assert(FI != INT_MAX);
1973   if (!MFI->isFixedObjectIndex(FI))
1974     return false;
1975   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1976 }
1977
1978 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1979 /// for tail call optimization. Targets which want to do tail call
1980 /// optimization should implement this function.
1981 bool
1982 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1983                                                      CallingConv::ID CalleeCC,
1984                                                      bool isVarArg,
1985                                                      bool isCalleeStructRet,
1986                                                      bool isCallerStructRet,
1987                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1988                                     const SmallVectorImpl<SDValue> &OutVals,
1989                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1990                                                      SelectionDAG& DAG) const {
1991   const Function *CallerF = DAG.getMachineFunction().getFunction();
1992   CallingConv::ID CallerCC = CallerF->getCallingConv();
1993   bool CCMatch = CallerCC == CalleeCC;
1994
1995   // Look for obvious safe cases to perform tail call optimization that do not
1996   // require ABI changes. This is what gcc calls sibcall.
1997
1998   // Do not sibcall optimize vararg calls unless the call site is not passing
1999   // any arguments.
2000   if (isVarArg && !Outs.empty())
2001     return false;
2002
2003   // Exception-handling functions need a special set of instructions to indicate
2004   // a return to the hardware. Tail-calling another function would probably
2005   // break this.
2006   if (CallerF->hasFnAttribute("interrupt"))
2007     return false;
2008
2009   // Also avoid sibcall optimization if either caller or callee uses struct
2010   // return semantics.
2011   if (isCalleeStructRet || isCallerStructRet)
2012     return false;
2013
2014   // FIXME: Completely disable sibcall for Thumb1 since ThumbRegisterInfo::
2015   // emitEpilogue is not ready for them. Thumb tail calls also use t2B, as
2016   // the Thumb1 16-bit unconditional branch doesn't have sufficient relocation
2017   // support in the assembler and linker to be used. This would need to be
2018   // fixed to fully support tail calls in Thumb1.
2019   //
2020   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
2021   // LR.  This means if we need to reload LR, it takes an extra instructions,
2022   // which outweighs the value of the tail call; but here we don't know yet
2023   // whether LR is going to be used.  Probably the right approach is to
2024   // generate the tail call here and turn it back into CALL/RET in
2025   // emitEpilogue if LR is used.
2026
2027   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
2028   // but we need to make sure there are enough registers; the only valid
2029   // registers are the 4 used for parameters.  We don't currently do this
2030   // case.
2031   if (Subtarget->isThumb1Only())
2032     return false;
2033
2034   // Externally-defined functions with weak linkage should not be
2035   // tail-called on ARM when the OS does not support dynamic
2036   // pre-emption of symbols, as the AAELF spec requires normal calls
2037   // to undefined weak functions to be replaced with a NOP or jump to the
2038   // next instruction. The behaviour of branch instructions in this
2039   // situation (as used for tail calls) is implementation-defined, so we
2040   // cannot rely on the linker replacing the tail call with a return.
2041   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2042     const GlobalValue *GV = G->getGlobal();
2043     const Triple TT(getTargetMachine().getTargetTriple());
2044     if (GV->hasExternalWeakLinkage() &&
2045         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2046       return false;
2047   }
2048
2049   // If the calling conventions do not match, then we'd better make sure the
2050   // results are returned in the same way as what the caller expects.
2051   if (!CCMatch) {
2052     SmallVector<CCValAssign, 16> RVLocs1;
2053     ARMCCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2054                        *DAG.getContext(), Call);
2055     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
2056
2057     SmallVector<CCValAssign, 16> RVLocs2;
2058     ARMCCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2059                        *DAG.getContext(), Call);
2060     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
2061
2062     if (RVLocs1.size() != RVLocs2.size())
2063       return false;
2064     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2065       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2066         return false;
2067       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2068         return false;
2069       if (RVLocs1[i].isRegLoc()) {
2070         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2071           return false;
2072       } else {
2073         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2074           return false;
2075       }
2076     }
2077   }
2078
2079   // If Caller's vararg or byval argument has been split between registers and
2080   // stack, do not perform tail call, since part of the argument is in caller's
2081   // local frame.
2082   const ARMFunctionInfo *AFI_Caller = DAG.getMachineFunction().
2083                                       getInfo<ARMFunctionInfo>();
2084   if (AFI_Caller->getArgRegsSaveSize())
2085     return false;
2086
2087   // If the callee takes no arguments then go on to check the results of the
2088   // call.
2089   if (!Outs.empty()) {
2090     // Check if stack adjustment is needed. For now, do not do this if any
2091     // argument is passed on the stack.
2092     SmallVector<CCValAssign, 16> ArgLocs;
2093     ARMCCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2094                       *DAG.getContext(), Call);
2095     CCInfo.AnalyzeCallOperands(Outs,
2096                                CCAssignFnForNode(CalleeCC, false, isVarArg));
2097     if (CCInfo.getNextStackOffset()) {
2098       MachineFunction &MF = DAG.getMachineFunction();
2099
2100       // Check if the arguments are already laid out in the right way as
2101       // the caller's fixed stack objects.
2102       MachineFrameInfo *MFI = MF.getFrameInfo();
2103       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2104       const TargetInstrInfo *TII = Subtarget->getInstrInfo();
2105       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
2106            i != e;
2107            ++i, ++realArgIdx) {
2108         CCValAssign &VA = ArgLocs[i];
2109         EVT RegVT = VA.getLocVT();
2110         SDValue Arg = OutVals[realArgIdx];
2111         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2112         if (VA.getLocInfo() == CCValAssign::Indirect)
2113           return false;
2114         if (VA.needsCustom()) {
2115           // f64 and vector types are split into multiple registers or
2116           // register/stack-slot combinations.  The types will not match
2117           // the registers; give up on memory f64 refs until we figure
2118           // out what to do about this.
2119           if (!VA.isRegLoc())
2120             return false;
2121           if (!ArgLocs[++i].isRegLoc())
2122             return false;
2123           if (RegVT == MVT::v2f64) {
2124             if (!ArgLocs[++i].isRegLoc())
2125               return false;
2126             if (!ArgLocs[++i].isRegLoc())
2127               return false;
2128           }
2129         } else if (!VA.isRegLoc()) {
2130           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2131                                    MFI, MRI, TII))
2132             return false;
2133         }
2134       }
2135     }
2136   }
2137
2138   return true;
2139 }
2140
2141 bool
2142 ARMTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
2143                                   MachineFunction &MF, bool isVarArg,
2144                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2145                                   LLVMContext &Context) const {
2146   SmallVector<CCValAssign, 16> RVLocs;
2147   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2148   return CCInfo.CheckReturn(Outs, CCAssignFnForNode(CallConv, /*Return=*/true,
2149                                                     isVarArg));
2150 }
2151
2152 static SDValue LowerInterruptReturn(SmallVectorImpl<SDValue> &RetOps,
2153                                     SDLoc DL, SelectionDAG &DAG) {
2154   const MachineFunction &MF = DAG.getMachineFunction();
2155   const Function *F = MF.getFunction();
2156
2157   StringRef IntKind = F->getFnAttribute("interrupt").getValueAsString();
2158
2159   // See ARM ARM v7 B1.8.3. On exception entry LR is set to a possibly offset
2160   // version of the "preferred return address". These offsets affect the return
2161   // instruction if this is a return from PL1 without hypervisor extensions.
2162   //    IRQ/FIQ: +4     "subs pc, lr, #4"
2163   //    SWI:     0      "subs pc, lr, #0"
2164   //    ABORT:   +4     "subs pc, lr, #4"
2165   //    UNDEF:   +4/+2  "subs pc, lr, #0"
2166   // UNDEF varies depending on where the exception came from ARM or Thumb
2167   // mode. Alongside GCC, we throw our hands up in disgust and pretend it's 0.
2168
2169   int64_t LROffset;
2170   if (IntKind == "" || IntKind == "IRQ" || IntKind == "FIQ" ||
2171       IntKind == "ABORT")
2172     LROffset = 4;
2173   else if (IntKind == "SWI" || IntKind == "UNDEF")
2174     LROffset = 0;
2175   else
2176     report_fatal_error("Unsupported interrupt attribute. If present, value "
2177                        "must be one of: IRQ, FIQ, SWI, ABORT or UNDEF");
2178
2179   RetOps.insert(RetOps.begin() + 1,
2180                 DAG.getConstant(LROffset, DL, MVT::i32, false));
2181
2182   return DAG.getNode(ARMISD::INTRET_FLAG, DL, MVT::Other, RetOps);
2183 }
2184
2185 SDValue
2186 ARMTargetLowering::LowerReturn(SDValue Chain,
2187                                CallingConv::ID CallConv, bool isVarArg,
2188                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2189                                const SmallVectorImpl<SDValue> &OutVals,
2190                                SDLoc dl, SelectionDAG &DAG) const {
2191
2192   // CCValAssign - represent the assignment of the return value to a location.
2193   SmallVector<CCValAssign, 16> RVLocs;
2194
2195   // CCState - Info about the registers and stack slots.
2196   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2197                     *DAG.getContext(), Call);
2198
2199   // Analyze outgoing return values.
2200   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
2201                                                isVarArg));
2202
2203   SDValue Flag;
2204   SmallVector<SDValue, 4> RetOps;
2205   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2206   bool isLittleEndian = Subtarget->isLittle();
2207
2208   MachineFunction &MF = DAG.getMachineFunction();
2209   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2210   AFI->setReturnRegsCount(RVLocs.size());
2211
2212   // Copy the result values into the output registers.
2213   for (unsigned i = 0, realRVLocIdx = 0;
2214        i != RVLocs.size();
2215        ++i, ++realRVLocIdx) {
2216     CCValAssign &VA = RVLocs[i];
2217     assert(VA.isRegLoc() && "Can only return in registers!");
2218
2219     SDValue Arg = OutVals[realRVLocIdx];
2220
2221     switch (VA.getLocInfo()) {
2222     default: llvm_unreachable("Unknown loc info!");
2223     case CCValAssign::Full: break;
2224     case CCValAssign::BCvt:
2225       Arg = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), Arg);
2226       break;
2227     }
2228
2229     if (VA.needsCustom()) {
2230       if (VA.getLocVT() == MVT::v2f64) {
2231         // Extract the first half and return it in two registers.
2232         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2233                                    DAG.getConstant(0, dl, MVT::i32));
2234         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
2235                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
2236
2237         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2238                                  HalfGPRs.getValue(isLittleEndian ? 0 : 1),
2239                                  Flag);
2240         Flag = Chain.getValue(1);
2241         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2242         VA = RVLocs[++i]; // skip ahead to next loc
2243         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2244                                  HalfGPRs.getValue(isLittleEndian ? 1 : 0),
2245                                  Flag);
2246         Flag = Chain.getValue(1);
2247         RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2248         VA = RVLocs[++i]; // skip ahead to next loc
2249
2250         // Extract the 2nd half and fall through to handle it as an f64 value.
2251         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
2252                           DAG.getConstant(1, dl, MVT::i32));
2253       }
2254       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
2255       // available.
2256       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
2257                                   DAG.getVTList(MVT::i32, MVT::i32), Arg);
2258       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2259                                fmrrd.getValue(isLittleEndian ? 0 : 1),
2260                                Flag);
2261       Flag = Chain.getValue(1);
2262       RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2263       VA = RVLocs[++i]; // skip ahead to next loc
2264       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
2265                                fmrrd.getValue(isLittleEndian ? 1 : 0),
2266                                Flag);
2267     } else
2268       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
2269
2270     // Guarantee that all emitted copies are
2271     // stuck together, avoiding something bad.
2272     Flag = Chain.getValue(1);
2273     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2274   }
2275
2276   // Update chain and glue.
2277   RetOps[0] = Chain;
2278   if (Flag.getNode())
2279     RetOps.push_back(Flag);
2280
2281   // CPUs which aren't M-class use a special sequence to return from
2282   // exceptions (roughly, any instruction setting pc and cpsr simultaneously,
2283   // though we use "subs pc, lr, #N").
2284   //
2285   // M-class CPUs actually use a normal return sequence with a special
2286   // (hardware-provided) value in LR, so the normal code path works.
2287   if (DAG.getMachineFunction().getFunction()->hasFnAttribute("interrupt") &&
2288       !Subtarget->isMClass()) {
2289     if (Subtarget->isThumb1Only())
2290       report_fatal_error("interrupt attribute is not supported in Thumb1");
2291     return LowerInterruptReturn(RetOps, dl, DAG);
2292   }
2293
2294   return DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, RetOps);
2295 }
2296
2297 bool ARMTargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2298   if (N->getNumValues() != 1)
2299     return false;
2300   if (!N->hasNUsesOfValue(1, 0))
2301     return false;
2302
2303   SDValue TCChain = Chain;
2304   SDNode *Copy = *N->use_begin();
2305   if (Copy->getOpcode() == ISD::CopyToReg) {
2306     // If the copy has a glue operand, we conservatively assume it isn't safe to
2307     // perform a tail call.
2308     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2309       return false;
2310     TCChain = Copy->getOperand(0);
2311   } else if (Copy->getOpcode() == ARMISD::VMOVRRD) {
2312     SDNode *VMov = Copy;
2313     // f64 returned in a pair of GPRs.
2314     SmallPtrSet<SDNode*, 2> Copies;
2315     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2316          UI != UE; ++UI) {
2317       if (UI->getOpcode() != ISD::CopyToReg)
2318         return false;
2319       Copies.insert(*UI);
2320     }
2321     if (Copies.size() > 2)
2322       return false;
2323
2324     for (SDNode::use_iterator UI = VMov->use_begin(), UE = VMov->use_end();
2325          UI != UE; ++UI) {
2326       SDValue UseChain = UI->getOperand(0);
2327       if (Copies.count(UseChain.getNode()))
2328         // Second CopyToReg
2329         Copy = *UI;
2330       else {
2331         // We are at the top of this chain.
2332         // If the copy has a glue operand, we conservatively assume it
2333         // isn't safe to perform a tail call.
2334         if (UI->getOperand(UI->getNumOperands()-1).getValueType() == MVT::Glue)
2335           return false;
2336         // First CopyToReg
2337         TCChain = UseChain;
2338       }
2339     }
2340   } else if (Copy->getOpcode() == ISD::BITCAST) {
2341     // f32 returned in a single GPR.
2342     if (!Copy->hasOneUse())
2343       return false;
2344     Copy = *Copy->use_begin();
2345     if (Copy->getOpcode() != ISD::CopyToReg || !Copy->hasNUsesOfValue(1, 0))
2346       return false;
2347     // If the copy has a glue operand, we conservatively assume it isn't safe to
2348     // perform a tail call.
2349     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2350       return false;
2351     TCChain = Copy->getOperand(0);
2352   } else {
2353     return false;
2354   }
2355
2356   bool HasRet = false;
2357   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2358        UI != UE; ++UI) {
2359     if (UI->getOpcode() != ARMISD::RET_FLAG &&
2360         UI->getOpcode() != ARMISD::INTRET_FLAG)
2361       return false;
2362     HasRet = true;
2363   }
2364
2365   if (!HasRet)
2366     return false;
2367
2368   Chain = TCChain;
2369   return true;
2370 }
2371
2372 bool ARMTargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2373   if (!Subtarget->supportsTailCall())
2374     return false;
2375
2376   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2377     return false;
2378
2379   return !Subtarget->isThumb1Only();
2380 }
2381
2382 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
2383 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
2384 // one of the above mentioned nodes. It has to be wrapped because otherwise
2385 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
2386 // be used to form addressing mode. These wrapped nodes will be selected
2387 // into MOVi.
2388 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
2389   EVT PtrVT = Op.getValueType();
2390   // FIXME there is no actual debug info here
2391   SDLoc dl(Op);
2392   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
2393   SDValue Res;
2394   if (CP->isMachineConstantPoolEntry())
2395     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
2396                                     CP->getAlignment());
2397   else
2398     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
2399                                     CP->getAlignment());
2400   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
2401 }
2402
2403 unsigned ARMTargetLowering::getJumpTableEncoding() const {
2404   return MachineJumpTableInfo::EK_Inline;
2405 }
2406
2407 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
2408                                              SelectionDAG &DAG) const {
2409   MachineFunction &MF = DAG.getMachineFunction();
2410   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2411   unsigned ARMPCLabelIndex = 0;
2412   SDLoc DL(Op);
2413   EVT PtrVT = getPointerTy();
2414   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
2415   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2416   SDValue CPAddr;
2417   if (RelocM == Reloc::Static) {
2418     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
2419   } else {
2420     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2421     ARMPCLabelIndex = AFI->createPICLabelUId();
2422     ARMConstantPoolValue *CPV =
2423       ARMConstantPoolConstant::Create(BA, ARMPCLabelIndex,
2424                                       ARMCP::CPBlockAddress, PCAdj);
2425     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2426   }
2427   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
2428   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
2429                                MachinePointerInfo::getConstantPool(),
2430                                false, false, false, 0);
2431   if (RelocM == Reloc::Static)
2432     return Result;
2433   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, DL, MVT::i32);
2434   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
2435 }
2436
2437 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
2438 SDValue
2439 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
2440                                                  SelectionDAG &DAG) const {
2441   SDLoc dl(GA);
2442   EVT PtrVT = getPointerTy();
2443   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2444   MachineFunction &MF = DAG.getMachineFunction();
2445   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2446   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2447   ARMConstantPoolValue *CPV =
2448     ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2449                                     ARMCP::CPValue, PCAdj, ARMCP::TLSGD, true);
2450   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2451   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
2452   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
2453                          MachinePointerInfo::getConstantPool(),
2454                          false, false, false, 0);
2455   SDValue Chain = Argument.getValue(1);
2456
2457   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, dl, MVT::i32);
2458   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
2459
2460   // call __tls_get_addr.
2461   ArgListTy Args;
2462   ArgListEntry Entry;
2463   Entry.Node = Argument;
2464   Entry.Ty = (Type *) Type::getInt32Ty(*DAG.getContext());
2465   Args.push_back(Entry);
2466
2467   // FIXME: is there useful debug info available here?
2468   TargetLowering::CallLoweringInfo CLI(DAG);
2469   CLI.setDebugLoc(dl).setChain(Chain)
2470     .setCallee(CallingConv::C, Type::getInt32Ty(*DAG.getContext()),
2471                DAG.getExternalSymbol("__tls_get_addr", PtrVT), std::move(Args),
2472                0);
2473
2474   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
2475   return CallResult.first;
2476 }
2477
2478 // Lower ISD::GlobalTLSAddress using the "initial exec" or
2479 // "local exec" model.
2480 SDValue
2481 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
2482                                         SelectionDAG &DAG,
2483                                         TLSModel::Model model) const {
2484   const GlobalValue *GV = GA->getGlobal();
2485   SDLoc dl(GA);
2486   SDValue Offset;
2487   SDValue Chain = DAG.getEntryNode();
2488   EVT PtrVT = getPointerTy();
2489   // Get the Thread Pointer
2490   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2491
2492   if (model == TLSModel::InitialExec) {
2493     MachineFunction &MF = DAG.getMachineFunction();
2494     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2495     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2496     // Initial exec model.
2497     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
2498     ARMConstantPoolValue *CPV =
2499       ARMConstantPoolConstant::Create(GA->getGlobal(), ARMPCLabelIndex,
2500                                       ARMCP::CPValue, PCAdj, ARMCP::GOTTPOFF,
2501                                       true);
2502     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2503     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2504     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2505                          MachinePointerInfo::getConstantPool(),
2506                          false, false, false, 0);
2507     Chain = Offset.getValue(1);
2508
2509     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, dl, MVT::i32);
2510     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
2511
2512     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2513                          MachinePointerInfo::getConstantPool(),
2514                          false, false, false, 0);
2515   } else {
2516     // local exec model
2517     assert(model == TLSModel::LocalExec);
2518     ARMConstantPoolValue *CPV =
2519       ARMConstantPoolConstant::Create(GV, ARMCP::TPOFF);
2520     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2521     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
2522     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
2523                          MachinePointerInfo::getConstantPool(),
2524                          false, false, false, 0);
2525   }
2526
2527   // The address of the thread local variable is the add of the thread
2528   // pointer with the offset of the variable.
2529   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
2530 }
2531
2532 SDValue
2533 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
2534   // TODO: implement the "local dynamic" model
2535   assert(Subtarget->isTargetELF() &&
2536          "TLS not implemented for non-ELF targets");
2537   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
2538
2539   TLSModel::Model model = getTargetMachine().getTLSModel(GA->getGlobal());
2540
2541   switch (model) {
2542     case TLSModel::GeneralDynamic:
2543     case TLSModel::LocalDynamic:
2544       return LowerToTLSGeneralDynamicModel(GA, DAG);
2545     case TLSModel::InitialExec:
2546     case TLSModel::LocalExec:
2547       return LowerToTLSExecModels(GA, DAG, model);
2548   }
2549   llvm_unreachable("bogus TLS model");
2550 }
2551
2552 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
2553                                                  SelectionDAG &DAG) const {
2554   EVT PtrVT = getPointerTy();
2555   SDLoc dl(Op);
2556   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2557   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2558     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
2559     ARMConstantPoolValue *CPV =
2560       ARMConstantPoolConstant::Create(GV,
2561                                       UseGOTOFF ? ARMCP::GOTOFF : ARMCP::GOT);
2562     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2563     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2564     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
2565                                  CPAddr,
2566                                  MachinePointerInfo::getConstantPool(),
2567                                  false, false, false, 0);
2568     SDValue Chain = Result.getValue(1);
2569     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
2570     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
2571     if (!UseGOTOFF)
2572       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
2573                            MachinePointerInfo::getGOT(),
2574                            false, false, false, 0);
2575     return Result;
2576   }
2577
2578   // If we have T2 ops, we can materialize the address directly via movt/movw
2579   // pair. This is always cheaper.
2580   if (Subtarget->useMovt(DAG.getMachineFunction())) {
2581     ++NumMovwMovt;
2582     // FIXME: Once remat is capable of dealing with instructions with register
2583     // operands, expand this into two nodes.
2584     return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
2585                        DAG.getTargetGlobalAddress(GV, dl, PtrVT));
2586   } else {
2587     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
2588     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2589     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2590                        MachinePointerInfo::getConstantPool(),
2591                        false, false, false, 0);
2592   }
2593 }
2594
2595 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
2596                                                     SelectionDAG &DAG) const {
2597   EVT PtrVT = getPointerTy();
2598   SDLoc dl(Op);
2599   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2600   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2601
2602   if (Subtarget->useMovt(DAG.getMachineFunction()))
2603     ++NumMovwMovt;
2604
2605   // FIXME: Once remat is capable of dealing with instructions with register
2606   // operands, expand this into multiple nodes
2607   unsigned Wrapper =
2608       RelocM == Reloc::PIC_ ? ARMISD::WrapperPIC : ARMISD::Wrapper;
2609
2610   SDValue G = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, ARMII::MO_NONLAZY);
2611   SDValue Result = DAG.getNode(Wrapper, dl, PtrVT, G);
2612
2613   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
2614     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
2615                          MachinePointerInfo::getGOT(), false, false, false, 0);
2616   return Result;
2617 }
2618
2619 SDValue ARMTargetLowering::LowerGlobalAddressWindows(SDValue Op,
2620                                                      SelectionDAG &DAG) const {
2621   assert(Subtarget->isTargetWindows() && "non-Windows COFF is not supported");
2622   assert(Subtarget->useMovt(DAG.getMachineFunction()) &&
2623          "Windows on ARM expects to use movw/movt");
2624
2625   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
2626   const ARMII::TOF TargetFlags =
2627     (GV->hasDLLImportStorageClass() ? ARMII::MO_DLLIMPORT : ARMII::MO_NO_FLAG);
2628   EVT PtrVT = getPointerTy();
2629   SDValue Result;
2630   SDLoc DL(Op);
2631
2632   ++NumMovwMovt;
2633
2634   // FIXME: Once remat is capable of dealing with instructions with register
2635   // operands, expand this into two nodes.
2636   Result = DAG.getNode(ARMISD::Wrapper, DL, PtrVT,
2637                        DAG.getTargetGlobalAddress(GV, DL, PtrVT, /*Offset=*/0,
2638                                                   TargetFlags));
2639   if (GV->hasDLLImportStorageClass())
2640     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
2641                          MachinePointerInfo::getGOT(), false, false, false, 0);
2642   return Result;
2643 }
2644
2645 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
2646                                                     SelectionDAG &DAG) const {
2647   assert(Subtarget->isTargetELF() &&
2648          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
2649   MachineFunction &MF = DAG.getMachineFunction();
2650   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2651   unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2652   EVT PtrVT = getPointerTy();
2653   SDLoc dl(Op);
2654   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
2655   ARMConstantPoolValue *CPV =
2656     ARMConstantPoolSymbol::Create(*DAG.getContext(), "_GLOBAL_OFFSET_TABLE_",
2657                                   ARMPCLabelIndex, PCAdj);
2658   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2659   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2660   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2661                                MachinePointerInfo::getConstantPool(),
2662                                false, false, false, 0);
2663   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, dl, MVT::i32);
2664   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2665 }
2666
2667 SDValue
2668 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
2669   SDLoc dl(Op);
2670   SDValue Val = DAG.getConstant(0, dl, MVT::i32);
2671   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl,
2672                      DAG.getVTList(MVT::i32, MVT::Other), Op.getOperand(0),
2673                      Op.getOperand(1), Val);
2674 }
2675
2676 SDValue
2677 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
2678   SDLoc dl(Op);
2679   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
2680                      Op.getOperand(1), DAG.getConstant(0, dl, MVT::i32));
2681 }
2682
2683 SDValue
2684 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
2685                                           const ARMSubtarget *Subtarget) const {
2686   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2687   SDLoc dl(Op);
2688   switch (IntNo) {
2689   default: return SDValue();    // Don't custom lower most intrinsics.
2690   case Intrinsic::arm_rbit: {
2691     assert(Op.getOperand(1).getValueType() == MVT::i32 &&
2692            "RBIT intrinsic must have i32 type!");
2693     return DAG.getNode(ARMISD::RBIT, dl, MVT::i32, Op.getOperand(1));
2694   }
2695   case Intrinsic::arm_thread_pointer: {
2696     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2697     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
2698   }
2699   case Intrinsic::eh_sjlj_lsda: {
2700     MachineFunction &MF = DAG.getMachineFunction();
2701     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2702     unsigned ARMPCLabelIndex = AFI->createPICLabelUId();
2703     EVT PtrVT = getPointerTy();
2704     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
2705     SDValue CPAddr;
2706     unsigned PCAdj = (RelocM != Reloc::PIC_)
2707       ? 0 : (Subtarget->isThumb() ? 4 : 8);
2708     ARMConstantPoolValue *CPV =
2709       ARMConstantPoolConstant::Create(MF.getFunction(), ARMPCLabelIndex,
2710                                       ARMCP::CPLSDA, PCAdj);
2711     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
2712     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
2713     SDValue Result =
2714       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
2715                   MachinePointerInfo::getConstantPool(),
2716                   false, false, false, 0);
2717
2718     if (RelocM == Reloc::PIC_) {
2719       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, dl, MVT::i32);
2720       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
2721     }
2722     return Result;
2723   }
2724   case Intrinsic::arm_neon_vmulls:
2725   case Intrinsic::arm_neon_vmullu: {
2726     unsigned NewOpc = (IntNo == Intrinsic::arm_neon_vmulls)
2727       ? ARMISD::VMULLs : ARMISD::VMULLu;
2728     return DAG.getNode(NewOpc, SDLoc(Op), Op.getValueType(),
2729                        Op.getOperand(1), Op.getOperand(2));
2730   }
2731   }
2732 }
2733
2734 static SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG,
2735                                  const ARMSubtarget *Subtarget) {
2736   // FIXME: handle "fence singlethread" more efficiently.
2737   SDLoc dl(Op);
2738   if (!Subtarget->hasDataBarrier()) {
2739     // Some ARMv6 cpus can support data barriers with an mcr instruction.
2740     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
2741     // here.
2742     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb() &&
2743            "Unexpected ISD::ATOMIC_FENCE encountered. Should be libcall!");
2744     return DAG.getNode(ARMISD::MEMBARRIER_MCR, dl, MVT::Other, Op.getOperand(0),
2745                        DAG.getConstant(0, dl, MVT::i32));
2746   }
2747
2748   ConstantSDNode *OrdN = cast<ConstantSDNode>(Op.getOperand(1));
2749   AtomicOrdering Ord = static_cast<AtomicOrdering>(OrdN->getZExtValue());
2750   ARM_MB::MemBOpt Domain = ARM_MB::ISH;
2751   if (Subtarget->isMClass()) {
2752     // Only a full system barrier exists in the M-class architectures.
2753     Domain = ARM_MB::SY;
2754   } else if (Subtarget->isSwift() && Ord == Release) {
2755     // Swift happens to implement ISHST barriers in a way that's compatible with
2756     // Release semantics but weaker than ISH so we'd be fools not to use
2757     // it. Beware: other processors probably don't!
2758     Domain = ARM_MB::ISHST;
2759   }
2760
2761   return DAG.getNode(ISD::INTRINSIC_VOID, dl, MVT::Other, Op.getOperand(0),
2762                      DAG.getConstant(Intrinsic::arm_dmb, dl, MVT::i32),
2763                      DAG.getConstant(Domain, dl, MVT::i32));
2764 }
2765
2766 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG,
2767                              const ARMSubtarget *Subtarget) {
2768   // ARM pre v5TE and Thumb1 does not have preload instructions.
2769   if (!(Subtarget->isThumb2() ||
2770         (!Subtarget->isThumb1Only() && Subtarget->hasV5TEOps())))
2771     // Just preserve the chain.
2772     return Op.getOperand(0);
2773
2774   SDLoc dl(Op);
2775   unsigned isRead = ~cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() & 1;
2776   if (!isRead &&
2777       (!Subtarget->hasV7Ops() || !Subtarget->hasMPExtension()))
2778     // ARMv7 with MP extension has PLDW.
2779     return Op.getOperand(0);
2780
2781   unsigned isData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
2782   if (Subtarget->isThumb()) {
2783     // Invert the bits.
2784     isRead = ~isRead & 1;
2785     isData = ~isData & 1;
2786   }
2787
2788   return DAG.getNode(ARMISD::PRELOAD, dl, MVT::Other, Op.getOperand(0),
2789                      Op.getOperand(1), DAG.getConstant(isRead, dl, MVT::i32),
2790                      DAG.getConstant(isData, dl, MVT::i32));
2791 }
2792
2793 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2794   MachineFunction &MF = DAG.getMachineFunction();
2795   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2796
2797   // vastart just stores the address of the VarArgsFrameIndex slot into the
2798   // memory location argument.
2799   SDLoc dl(Op);
2800   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2801   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2802   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2803   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
2804                       MachinePointerInfo(SV), false, false, 0);
2805 }
2806
2807 SDValue
2808 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2809                                         SDValue &Root, SelectionDAG &DAG,
2810                                         SDLoc dl) const {
2811   MachineFunction &MF = DAG.getMachineFunction();
2812   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2813
2814   const TargetRegisterClass *RC;
2815   if (AFI->isThumb1OnlyFunction())
2816     RC = &ARM::tGPRRegClass;
2817   else
2818     RC = &ARM::GPRRegClass;
2819
2820   // Transform the arguments stored in physical registers into virtual ones.
2821   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2822   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2823
2824   SDValue ArgValue2;
2825   if (NextVA.isMemLoc()) {
2826     MachineFrameInfo *MFI = MF.getFrameInfo();
2827     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2828
2829     // Create load node to retrieve arguments from the stack.
2830     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2831     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2832                             MachinePointerInfo::getFixedStack(FI),
2833                             false, false, false, 0);
2834   } else {
2835     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2836     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2837   }
2838   if (!Subtarget->isLittle())
2839     std::swap (ArgValue, ArgValue2);
2840   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2841 }
2842
2843 // The remaining GPRs hold either the beginning of variable-argument
2844 // data, or the beginning of an aggregate passed by value (usually
2845 // byval).  Either way, we allocate stack slots adjacent to the data
2846 // provided by our caller, and store the unallocated registers there.
2847 // If this is a variadic function, the va_list pointer will begin with
2848 // these values; otherwise, this reassembles a (byval) structure that
2849 // was split between registers and memory.
2850 // Return: The frame index registers were stored into.
2851 int
2852 ARMTargetLowering::StoreByValRegs(CCState &CCInfo, SelectionDAG &DAG,
2853                                   SDLoc dl, SDValue &Chain,
2854                                   const Value *OrigArg,
2855                                   unsigned InRegsParamRecordIdx,
2856                                   int ArgOffset,
2857                                   unsigned ArgSize) const {
2858   // Currently, two use-cases possible:
2859   // Case #1. Non-var-args function, and we meet first byval parameter.
2860   //          Setup first unallocated register as first byval register;
2861   //          eat all remained registers
2862   //          (these two actions are performed by HandleByVal method).
2863   //          Then, here, we initialize stack frame with
2864   //          "store-reg" instructions.
2865   // Case #2. Var-args function, that doesn't contain byval parameters.
2866   //          The same: eat all remained unallocated registers,
2867   //          initialize stack frame.
2868
2869   MachineFunction &MF = DAG.getMachineFunction();
2870   MachineFrameInfo *MFI = MF.getFrameInfo();
2871   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2872   unsigned RBegin, REnd;
2873   if (InRegsParamRecordIdx < CCInfo.getInRegsParamsCount()) {
2874     CCInfo.getInRegsParamInfo(InRegsParamRecordIdx, RBegin, REnd);
2875   } else {
2876     unsigned RBeginIdx = CCInfo.getFirstUnallocated(GPRArgRegs);
2877     RBegin = RBeginIdx == 4 ? (unsigned)ARM::R4 : GPRArgRegs[RBeginIdx];
2878     REnd = ARM::R4;
2879   }
2880
2881   if (REnd != RBegin)
2882     ArgOffset = -4 * (ARM::R4 - RBegin);
2883
2884   int FrameIndex = MFI->CreateFixedObject(ArgSize, ArgOffset, false);
2885   SDValue FIN = DAG.getFrameIndex(FrameIndex, getPointerTy());
2886
2887   SmallVector<SDValue, 4> MemOps;
2888   const TargetRegisterClass *RC =
2889       AFI->isThumb1OnlyFunction() ? &ARM::tGPRRegClass : &ARM::GPRRegClass;
2890
2891   for (unsigned Reg = RBegin, i = 0; Reg < REnd; ++Reg, ++i) {
2892     unsigned VReg = MF.addLiveIn(Reg, RC);
2893     SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2894     SDValue Store =
2895         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2896                      MachinePointerInfo(OrigArg, 4 * i), false, false, 0);
2897     MemOps.push_back(Store);
2898     FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2899                       DAG.getConstant(4, dl, getPointerTy()));
2900   }
2901
2902   if (!MemOps.empty())
2903     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2904   return FrameIndex;
2905 }
2906
2907 // Setup stack frame, the va_list pointer will start from.
2908 void
2909 ARMTargetLowering::VarArgStyleRegisters(CCState &CCInfo, SelectionDAG &DAG,
2910                                         SDLoc dl, SDValue &Chain,
2911                                         unsigned ArgOffset,
2912                                         unsigned TotalArgRegsSaveSize,
2913                                         bool ForceMutable) const {
2914   MachineFunction &MF = DAG.getMachineFunction();
2915   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2916
2917   // Try to store any remaining integer argument regs
2918   // to their spots on the stack so that they may be loaded by deferencing
2919   // the result of va_next.
2920   // If there is no regs to be stored, just point address after last
2921   // argument passed via stack.
2922   int FrameIndex = StoreByValRegs(CCInfo, DAG, dl, Chain, nullptr,
2923                                   CCInfo.getInRegsParamsCount(),
2924                                   CCInfo.getNextStackOffset(), 4);
2925   AFI->setVarArgsFrameIndex(FrameIndex);
2926 }
2927
2928 SDValue
2929 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2930                                         CallingConv::ID CallConv, bool isVarArg,
2931                                         const SmallVectorImpl<ISD::InputArg>
2932                                           &Ins,
2933                                         SDLoc dl, SelectionDAG &DAG,
2934                                         SmallVectorImpl<SDValue> &InVals)
2935                                           const {
2936   MachineFunction &MF = DAG.getMachineFunction();
2937   MachineFrameInfo *MFI = MF.getFrameInfo();
2938
2939   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2940
2941   // Assign locations to all of the incoming arguments.
2942   SmallVector<CCValAssign, 16> ArgLocs;
2943   ARMCCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2944                     *DAG.getContext(), Prologue);
2945   CCInfo.AnalyzeFormalArguments(Ins,
2946                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2947                                                   isVarArg));
2948
2949   SmallVector<SDValue, 16> ArgValues;
2950   SDValue ArgValue;
2951   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2952   unsigned CurArgIdx = 0;
2953
2954   // Initially ArgRegsSaveSize is zero.
2955   // Then we increase this value each time we meet byval parameter.
2956   // We also increase this value in case of varargs function.
2957   AFI->setArgRegsSaveSize(0);
2958
2959   // Calculate the amount of stack space that we need to allocate to store
2960   // byval and variadic arguments that are passed in registers.
2961   // We need to know this before we allocate the first byval or variadic
2962   // argument, as they will be allocated a stack slot below the CFA (Canonical
2963   // Frame Address, the stack pointer at entry to the function).
2964   unsigned ArgRegBegin = ARM::R4;
2965   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2966     if (CCInfo.getInRegsParamsProcessed() >= CCInfo.getInRegsParamsCount())
2967       break;
2968
2969     CCValAssign &VA = ArgLocs[i];
2970     unsigned Index = VA.getValNo();
2971     ISD::ArgFlagsTy Flags = Ins[Index].Flags;
2972     if (!Flags.isByVal())
2973       continue;
2974
2975     assert(VA.isMemLoc() && "unexpected byval pointer in reg");
2976     unsigned RBegin, REnd;
2977     CCInfo.getInRegsParamInfo(CCInfo.getInRegsParamsProcessed(), RBegin, REnd);
2978     ArgRegBegin = std::min(ArgRegBegin, RBegin);
2979
2980     CCInfo.nextInRegsParam();
2981   }
2982   CCInfo.rewindByValRegsInfo();
2983
2984   int lastInsIndex = -1;
2985   if (isVarArg && MFI->hasVAStart()) {
2986     unsigned RegIdx = CCInfo.getFirstUnallocated(GPRArgRegs);
2987     if (RegIdx != array_lengthof(GPRArgRegs))
2988       ArgRegBegin = std::min(ArgRegBegin, (unsigned)GPRArgRegs[RegIdx]);
2989   }
2990
2991   unsigned TotalArgRegsSaveSize = 4 * (ARM::R4 - ArgRegBegin);
2992   AFI->setArgRegsSaveSize(TotalArgRegsSaveSize);
2993
2994   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2995     CCValAssign &VA = ArgLocs[i];
2996     if (Ins[VA.getValNo()].isOrigArg()) {
2997       std::advance(CurOrigArg,
2998                    Ins[VA.getValNo()].getOrigArgIndex() - CurArgIdx);
2999       CurArgIdx = Ins[VA.getValNo()].getOrigArgIndex();
3000     }
3001     // Arguments stored in registers.
3002     if (VA.isRegLoc()) {
3003       EVT RegVT = VA.getLocVT();
3004
3005       if (VA.needsCustom()) {
3006         // f64 and vector types are split up into multiple registers or
3007         // combinations of registers and stack slots.
3008         if (VA.getLocVT() == MVT::v2f64) {
3009           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
3010                                                    Chain, DAG, dl);
3011           VA = ArgLocs[++i]; // skip ahead to next loc
3012           SDValue ArgValue2;
3013           if (VA.isMemLoc()) {
3014             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
3015             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3016             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
3017                                     MachinePointerInfo::getFixedStack(FI),
3018                                     false, false, false, 0);
3019           } else {
3020             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
3021                                              Chain, DAG, dl);
3022           }
3023           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
3024           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
3025                                  ArgValue, ArgValue1,
3026                                  DAG.getIntPtrConstant(0, dl));
3027           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
3028                                  ArgValue, ArgValue2,
3029                                  DAG.getIntPtrConstant(1, dl));
3030         } else
3031           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
3032
3033       } else {
3034         const TargetRegisterClass *RC;
3035
3036         if (RegVT == MVT::f32)
3037           RC = &ARM::SPRRegClass;
3038         else if (RegVT == MVT::f64)
3039           RC = &ARM::DPRRegClass;
3040         else if (RegVT == MVT::v2f64)
3041           RC = &ARM::QPRRegClass;
3042         else if (RegVT == MVT::i32)
3043           RC = AFI->isThumb1OnlyFunction() ? &ARM::tGPRRegClass
3044                                            : &ARM::GPRRegClass;
3045         else
3046           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
3047
3048         // Transform the arguments in physical registers into virtual ones.
3049         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
3050         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
3051       }
3052
3053       // If this is an 8 or 16-bit value, it is really passed promoted
3054       // to 32 bits.  Insert an assert[sz]ext to capture this, then
3055       // truncate to the right size.
3056       switch (VA.getLocInfo()) {
3057       default: llvm_unreachable("Unknown loc info!");
3058       case CCValAssign::Full: break;
3059       case CCValAssign::BCvt:
3060         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
3061         break;
3062       case CCValAssign::SExt:
3063         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
3064                                DAG.getValueType(VA.getValVT()));
3065         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3066         break;
3067       case CCValAssign::ZExt:
3068         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
3069                                DAG.getValueType(VA.getValVT()));
3070         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
3071         break;
3072       }
3073
3074       InVals.push_back(ArgValue);
3075
3076     } else { // VA.isRegLoc()
3077
3078       // sanity check
3079       assert(VA.isMemLoc());
3080       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
3081
3082       int index = VA.getValNo();
3083
3084       // Some Ins[] entries become multiple ArgLoc[] entries.
3085       // Process them only once.
3086       if (index != lastInsIndex)
3087         {
3088           ISD::ArgFlagsTy Flags = Ins[index].Flags;
3089           // FIXME: For now, all byval parameter objects are marked mutable.
3090           // This can be changed with more analysis.
3091           // In case of tail call optimization mark all arguments mutable.
3092           // Since they could be overwritten by lowering of arguments in case of
3093           // a tail call.
3094           if (Flags.isByVal()) {
3095             assert(Ins[index].isOrigArg() &&
3096                    "Byval arguments cannot be implicit");
3097             unsigned CurByValIndex = CCInfo.getInRegsParamsProcessed();
3098
3099             int FrameIndex = StoreByValRegs(CCInfo, DAG, dl, Chain, CurOrigArg,
3100                                             CurByValIndex, VA.getLocMemOffset(),
3101                                             Flags.getByValSize());
3102             InVals.push_back(DAG.getFrameIndex(FrameIndex, getPointerTy()));
3103             CCInfo.nextInRegsParam();
3104           } else {
3105             unsigned FIOffset = VA.getLocMemOffset();
3106             int FI = MFI->CreateFixedObject(VA.getLocVT().getSizeInBits()/8,
3107                                             FIOffset, true);
3108
3109             // Create load nodes to retrieve arguments from the stack.
3110             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
3111             InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
3112                                          MachinePointerInfo::getFixedStack(FI),
3113                                          false, false, false, 0));
3114           }
3115           lastInsIndex = index;
3116         }
3117     }
3118   }
3119
3120   // varargs
3121   if (isVarArg && MFI->hasVAStart())
3122     VarArgStyleRegisters(CCInfo, DAG, dl, Chain,
3123                          CCInfo.getNextStackOffset(),
3124                          TotalArgRegsSaveSize);
3125
3126   AFI->setArgumentStackSize(CCInfo.getNextStackOffset());
3127
3128   return Chain;
3129 }
3130
3131 /// isFloatingPointZero - Return true if this is +0.0.
3132 static bool isFloatingPointZero(SDValue Op) {
3133   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
3134     return CFP->getValueAPF().isPosZero();
3135   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
3136     // Maybe this has already been legalized into the constant pool?
3137     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
3138       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
3139       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
3140         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
3141           return CFP->getValueAPF().isPosZero();
3142     }
3143   } else if (Op->getOpcode() == ISD::BITCAST &&
3144              Op->getValueType(0) == MVT::f64) {
3145     // Handle (ISD::BITCAST (ARMISD::VMOVIMM (ISD::TargetConstant 0)) MVT::f64)
3146     // created by LowerConstantFP().
3147     SDValue BitcastOp = Op->getOperand(0);
3148     if (BitcastOp->getOpcode() == ARMISD::VMOVIMM) {
3149       SDValue MoveOp = BitcastOp->getOperand(0);
3150       if (MoveOp->getOpcode() == ISD::TargetConstant &&
3151           cast<ConstantSDNode>(MoveOp)->getZExtValue() == 0) {
3152         return true;
3153       }
3154     }
3155   }
3156   return false;
3157 }
3158
3159 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
3160 /// the given operands.
3161 SDValue
3162 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
3163                              SDValue &ARMcc, SelectionDAG &DAG,
3164                              SDLoc dl) const {
3165   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
3166     unsigned C = RHSC->getZExtValue();
3167     if (!isLegalICmpImmediate(C)) {
3168       // Constant does not fit, try adjusting it by one?
3169       switch (CC) {
3170       default: break;
3171       case ISD::SETLT:
3172       case ISD::SETGE:
3173         if (C != 0x80000000 && isLegalICmpImmediate(C-1)) {
3174           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
3175           RHS = DAG.getConstant(C - 1, dl, MVT::i32);
3176         }
3177         break;
3178       case ISD::SETULT:
3179       case ISD::SETUGE:
3180         if (C != 0 && isLegalICmpImmediate(C-1)) {
3181           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
3182           RHS = DAG.getConstant(C - 1, dl, MVT::i32);
3183         }
3184         break;
3185       case ISD::SETLE:
3186       case ISD::SETGT:
3187         if (C != 0x7fffffff && isLegalICmpImmediate(C+1)) {
3188           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
3189           RHS = DAG.getConstant(C + 1, dl, MVT::i32);
3190         }
3191         break;
3192       case ISD::SETULE:
3193       case ISD::SETUGT:
3194         if (C != 0xffffffff && isLegalICmpImmediate(C+1)) {
3195           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
3196           RHS = DAG.getConstant(C + 1, dl, MVT::i32);
3197         }
3198         break;
3199       }
3200     }
3201   }
3202
3203   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3204   ARMISD::NodeType CompareType;
3205   switch (CondCode) {
3206   default:
3207     CompareType = ARMISD::CMP;
3208     break;
3209   case ARMCC::EQ:
3210   case ARMCC::NE:
3211     // Uses only Z Flag
3212     CompareType = ARMISD::CMPZ;
3213     break;
3214   }
3215   ARMcc = DAG.getConstant(CondCode, dl, MVT::i32);
3216   return DAG.getNode(CompareType, dl, MVT::Glue, LHS, RHS);
3217 }
3218
3219 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
3220 SDValue
3221 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
3222                              SDLoc dl) const {
3223   assert(!Subtarget->isFPOnlySP() || RHS.getValueType() != MVT::f64);
3224   SDValue Cmp;
3225   if (!isFloatingPointZero(RHS))
3226     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Glue, LHS, RHS);
3227   else
3228     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Glue, LHS);
3229   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Glue, Cmp);
3230 }
3231
3232 /// duplicateCmp - Glue values can have only one use, so this function
3233 /// duplicates a comparison node.
3234 SDValue
3235 ARMTargetLowering::duplicateCmp(SDValue Cmp, SelectionDAG &DAG) const {
3236   unsigned Opc = Cmp.getOpcode();
3237   SDLoc DL(Cmp);
3238   if (Opc == ARMISD::CMP || Opc == ARMISD::CMPZ)
3239     return DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3240
3241   assert(Opc == ARMISD::FMSTAT && "unexpected comparison operation");
3242   Cmp = Cmp.getOperand(0);
3243   Opc = Cmp.getOpcode();
3244   if (Opc == ARMISD::CMPFP)
3245     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0),Cmp.getOperand(1));
3246   else {
3247     assert(Opc == ARMISD::CMPFPw0 && "unexpected operand of FMSTAT");
3248     Cmp = DAG.getNode(Opc, DL, MVT::Glue, Cmp.getOperand(0));
3249   }
3250   return DAG.getNode(ARMISD::FMSTAT, DL, MVT::Glue, Cmp);
3251 }
3252
3253 std::pair<SDValue, SDValue>
3254 ARMTargetLowering::getARMXALUOOp(SDValue Op, SelectionDAG &DAG,
3255                                  SDValue &ARMcc) const {
3256   assert(Op.getValueType() == MVT::i32 &&  "Unsupported value type");
3257
3258   SDValue Value, OverflowCmp;
3259   SDValue LHS = Op.getOperand(0);
3260   SDValue RHS = Op.getOperand(1);
3261   SDLoc dl(Op);
3262
3263   // FIXME: We are currently always generating CMPs because we don't support
3264   // generating CMN through the backend. This is not as good as the natural
3265   // CMP case because it causes a register dependency and cannot be folded
3266   // later.
3267
3268   switch (Op.getOpcode()) {
3269   default:
3270     llvm_unreachable("Unknown overflow instruction!");
3271   case ISD::SADDO:
3272     ARMcc = DAG.getConstant(ARMCC::VC, dl, MVT::i32);
3273     Value = DAG.getNode(ISD::ADD, dl, Op.getValueType(), LHS, RHS);
3274     OverflowCmp = DAG.getNode(ARMISD::CMP, dl, MVT::Glue, Value, LHS);
3275     break;
3276   case ISD::UADDO:
3277     ARMcc = DAG.getConstant(ARMCC::HS, dl, MVT::i32);
3278     Value = DAG.getNode(ISD::ADD, dl, Op.getValueType(), LHS, RHS);
3279     OverflowCmp = DAG.getNode(ARMISD::CMP, dl, MVT::Glue, Value, LHS);
3280     break;
3281   case ISD::SSUBO:
3282     ARMcc = DAG.getConstant(ARMCC::VC, dl, MVT::i32);
3283     Value = DAG.getNode(ISD::SUB, dl, Op.getValueType(), LHS, RHS);
3284     OverflowCmp = DAG.getNode(ARMISD::CMP, dl, MVT::Glue, LHS, RHS);
3285     break;
3286   case ISD::USUBO:
3287     ARMcc = DAG.getConstant(ARMCC::HS, dl, MVT::i32);
3288     Value = DAG.getNode(ISD::SUB, dl, Op.getValueType(), LHS, RHS);
3289     OverflowCmp = DAG.getNode(ARMISD::CMP, dl, MVT::Glue, LHS, RHS);
3290     break;
3291   } // switch (...)
3292
3293   return std::make_pair(Value, OverflowCmp);
3294 }
3295
3296
3297 SDValue
3298 ARMTargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
3299   // Let legalize expand this if it isn't a legal type yet.
3300   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
3301     return SDValue();
3302
3303   SDValue Value, OverflowCmp;
3304   SDValue ARMcc;
3305   std::tie(Value, OverflowCmp) = getARMXALUOOp(Op, DAG, ARMcc);
3306   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3307   SDLoc dl(Op);
3308   // We use 0 and 1 as false and true values.
3309   SDValue TVal = DAG.getConstant(1, dl, MVT::i32);
3310   SDValue FVal = DAG.getConstant(0, dl, MVT::i32);
3311   EVT VT = Op.getValueType();
3312
3313   SDValue Overflow = DAG.getNode(ARMISD::CMOV, dl, VT, TVal, FVal,
3314                                  ARMcc, CCR, OverflowCmp);
3315
3316   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
3317   return DAG.getNode(ISD::MERGE_VALUES, dl, VTs, Value, Overflow);
3318 }
3319
3320
3321 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
3322   SDValue Cond = Op.getOperand(0);
3323   SDValue SelectTrue = Op.getOperand(1);
3324   SDValue SelectFalse = Op.getOperand(2);
3325   SDLoc dl(Op);
3326   unsigned Opc = Cond.getOpcode();
3327
3328   if (Cond.getResNo() == 1 &&
3329       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3330        Opc == ISD::USUBO)) {
3331     if (!DAG.getTargetLoweringInfo().isTypeLegal(Cond->getValueType(0)))
3332       return SDValue();
3333
3334     SDValue Value, OverflowCmp;
3335     SDValue ARMcc;
3336     std::tie(Value, OverflowCmp) = getARMXALUOOp(Cond, DAG, ARMcc);
3337     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3338     EVT VT = Op.getValueType();
3339
3340     return getCMOV(dl, VT, SelectTrue, SelectFalse, ARMcc, CCR,
3341                    OverflowCmp, DAG);
3342   }
3343
3344   // Convert:
3345   //
3346   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
3347   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
3348   //
3349   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
3350     const ConstantSDNode *CMOVTrue =
3351       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
3352     const ConstantSDNode *CMOVFalse =
3353       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
3354
3355     if (CMOVTrue && CMOVFalse) {
3356       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
3357       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
3358
3359       SDValue True;
3360       SDValue False;
3361       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
3362         True = SelectTrue;
3363         False = SelectFalse;
3364       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
3365         True = SelectFalse;
3366         False = SelectTrue;
3367       }
3368
3369       if (True.getNode() && False.getNode()) {
3370         EVT VT = Op.getValueType();
3371         SDValue ARMcc = Cond.getOperand(2);
3372         SDValue CCR = Cond.getOperand(3);
3373         SDValue Cmp = duplicateCmp(Cond.getOperand(4), DAG);
3374         assert(True.getValueType() == VT);
3375         return getCMOV(dl, VT, True, False, ARMcc, CCR, Cmp, DAG);
3376       }
3377     }
3378   }
3379
3380   // ARM's BooleanContents value is UndefinedBooleanContent. Mask out the
3381   // undefined bits before doing a full-word comparison with zero.
3382   Cond = DAG.getNode(ISD::AND, dl, Cond.getValueType(), Cond,
3383                      DAG.getConstant(1, dl, Cond.getValueType()));
3384
3385   return DAG.getSelectCC(dl, Cond,
3386                          DAG.getConstant(0, dl, Cond.getValueType()),
3387                          SelectTrue, SelectFalse, ISD::SETNE);
3388 }
3389
3390 static void checkVSELConstraints(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
3391                                  bool &swpCmpOps, bool &swpVselOps) {
3392   // Start by selecting the GE condition code for opcodes that return true for
3393   // 'equality'
3394   if (CC == ISD::SETUGE || CC == ISD::SETOGE || CC == ISD::SETOLE ||
3395       CC == ISD::SETULE)
3396     CondCode = ARMCC::GE;
3397
3398   // and GT for opcodes that return false for 'equality'.
3399   else if (CC == ISD::SETUGT || CC == ISD::SETOGT || CC == ISD::SETOLT ||
3400            CC == ISD::SETULT)
3401     CondCode = ARMCC::GT;
3402
3403   // Since we are constrained to GE/GT, if the opcode contains 'less', we need
3404   // to swap the compare operands.
3405   if (CC == ISD::SETOLE || CC == ISD::SETULE || CC == ISD::SETOLT ||
3406       CC == ISD::SETULT)
3407     swpCmpOps = true;
3408
3409   // Both GT and GE are ordered comparisons, and return false for 'unordered'.
3410   // If we have an unordered opcode, we need to swap the operands to the VSEL
3411   // instruction (effectively negating the condition).
3412   //
3413   // This also has the effect of swapping which one of 'less' or 'greater'
3414   // returns true, so we also swap the compare operands. It also switches
3415   // whether we return true for 'equality', so we compensate by picking the
3416   // opposite condition code to our original choice.
3417   if (CC == ISD::SETULE || CC == ISD::SETULT || CC == ISD::SETUGE ||
3418       CC == ISD::SETUGT) {
3419     swpCmpOps = !swpCmpOps;
3420     swpVselOps = !swpVselOps;
3421     CondCode = CondCode == ARMCC::GT ? ARMCC::GE : ARMCC::GT;
3422   }
3423
3424   // 'ordered' is 'anything but unordered', so use the VS condition code and
3425   // swap the VSEL operands.
3426   if (CC == ISD::SETO) {
3427     CondCode = ARMCC::VS;
3428     swpVselOps = true;
3429   }
3430
3431   // 'unordered or not equal' is 'anything but equal', so use the EQ condition
3432   // code and swap the VSEL operands.
3433   if (CC == ISD::SETUNE) {
3434     CondCode = ARMCC::EQ;
3435     swpVselOps = true;
3436   }
3437 }
3438
3439 SDValue ARMTargetLowering::getCMOV(SDLoc dl, EVT VT, SDValue FalseVal,
3440                                    SDValue TrueVal, SDValue ARMcc, SDValue CCR,
3441                                    SDValue Cmp, SelectionDAG &DAG) const {
3442   if (Subtarget->isFPOnlySP() && VT == MVT::f64) {
3443     FalseVal = DAG.getNode(ARMISD::VMOVRRD, dl,
3444                            DAG.getVTList(MVT::i32, MVT::i32), FalseVal);
3445     TrueVal = DAG.getNode(ARMISD::VMOVRRD, dl,
3446                           DAG.getVTList(MVT::i32, MVT::i32), TrueVal);
3447
3448     SDValue TrueLow = TrueVal.getValue(0);
3449     SDValue TrueHigh = TrueVal.getValue(1);
3450     SDValue FalseLow = FalseVal.getValue(0);
3451     SDValue FalseHigh = FalseVal.getValue(1);
3452
3453     SDValue Low = DAG.getNode(ARMISD::CMOV, dl, MVT::i32, FalseLow, TrueLow,
3454                               ARMcc, CCR, Cmp);
3455     SDValue High = DAG.getNode(ARMISD::CMOV, dl, MVT::i32, FalseHigh, TrueHigh,
3456                                ARMcc, CCR, duplicateCmp(Cmp, DAG));
3457
3458     return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Low, High);
3459   } else {
3460     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,
3461                        Cmp);
3462   }
3463 }
3464
3465 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3466   EVT VT = Op.getValueType();
3467   SDValue LHS = Op.getOperand(0);
3468   SDValue RHS = Op.getOperand(1);
3469   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3470   SDValue TrueVal = Op.getOperand(2);
3471   SDValue FalseVal = Op.getOperand(3);
3472   SDLoc dl(Op);
3473
3474   if (Subtarget->isFPOnlySP() && LHS.getValueType() == MVT::f64) {
3475     DAG.getTargetLoweringInfo().softenSetCCOperands(DAG, MVT::f64, LHS, RHS, CC,
3476                                                     dl);
3477
3478     // If softenSetCCOperands only returned one value, we should compare it to
3479     // zero.
3480     if (!RHS.getNode()) {
3481       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3482       CC = ISD::SETNE;
3483     }
3484   }
3485
3486   if (LHS.getValueType() == MVT::i32) {
3487     // Try to generate VSEL on ARMv8.
3488     // The VSEL instruction can't use all the usual ARM condition
3489     // codes: it only has two bits to select the condition code, so it's
3490     // constrained to use only GE, GT, VS and EQ.
3491     //
3492     // To implement all the various ISD::SETXXX opcodes, we sometimes need to
3493     // swap the operands of the previous compare instruction (effectively
3494     // inverting the compare condition, swapping 'less' and 'greater') and
3495     // sometimes need to swap the operands to the VSEL (which inverts the
3496     // condition in the sense of firing whenever the previous condition didn't)
3497     if (Subtarget->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3498                                     TrueVal.getValueType() == MVT::f64)) {
3499       ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3500       if (CondCode == ARMCC::LT || CondCode == ARMCC::LE ||
3501           CondCode == ARMCC::VC || CondCode == ARMCC::NE) {
3502         CC = ISD::getSetCCInverse(CC, true);
3503         std::swap(TrueVal, FalseVal);
3504       }
3505     }
3506
3507     SDValue ARMcc;
3508     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3509     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3510     return getCMOV(dl, VT, FalseVal, TrueVal, ARMcc, CCR, Cmp, DAG);
3511   }
3512
3513   ARMCC::CondCodes CondCode, CondCode2;
3514   FPCCToARMCC(CC, CondCode, CondCode2);
3515
3516   // Try to generate VMAXNM/VMINNM on ARMv8.
3517   if (Subtarget->hasFPARMv8() && (TrueVal.getValueType() == MVT::f32 ||
3518                                   TrueVal.getValueType() == MVT::f64)) {
3519     // We can use VMAXNM/VMINNM for a compare followed by a select with the
3520     // same operands, as follows:
3521     //   c = fcmp [?gt, ?ge, ?lt, ?le] a, b
3522     //   select c, a, b
3523     // In NoNaNsFPMath the CC will have been changed from, e.g., 'ogt' to 'gt'.
3524     // FIXME: There is similar code that allows some extensions in
3525     // AArch64TargetLowering::LowerSELECT_CC that should be shared with this
3526     // code.
3527     bool swapSides = false;
3528     if (!getTargetMachine().Options.NoNaNsFPMath) {
3529       // transformability may depend on which way around we compare
3530       switch (CC) {
3531       default:
3532         break;
3533       case ISD::SETOGT:
3534       case ISD::SETOGE:
3535       case ISD::SETOLT:
3536       case ISD::SETOLE:
3537         // the non-NaN should be RHS
3538         swapSides = DAG.isKnownNeverNaN(LHS) && !DAG.isKnownNeverNaN(RHS);
3539         break;
3540       case ISD::SETUGT:
3541       case ISD::SETUGE:
3542       case ISD::SETULT:
3543       case ISD::SETULE:
3544         // the non-NaN should be LHS
3545         swapSides = DAG.isKnownNeverNaN(RHS) && !DAG.isKnownNeverNaN(LHS);
3546         break;
3547       }
3548     }
3549     swapSides = swapSides || (LHS == FalseVal && RHS == TrueVal);
3550     if (swapSides) {
3551       CC = ISD::getSetCCSwappedOperands(CC);
3552       std::swap(LHS, RHS);
3553     }
3554     if (LHS == TrueVal && RHS == FalseVal) {
3555       bool canTransform = true;
3556       // FIXME: FastMathFlags::noSignedZeros() doesn't appear reachable from here
3557       if (!getTargetMachine().Options.UnsafeFPMath &&
3558           !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
3559         const ConstantFPSDNode *Zero;
3560         switch (CC) {
3561         default:
3562           break;
3563         case ISD::SETOGT:
3564         case ISD::SETUGT:
3565         case ISD::SETGT:
3566           // RHS must not be -0
3567           canTransform = (Zero = dyn_cast<ConstantFPSDNode>(RHS)) &&
3568                          !Zero->isNegative();
3569           break;
3570         case ISD::SETOGE:
3571         case ISD::SETUGE:
3572         case ISD::SETGE:
3573           // LHS must not be -0
3574           canTransform = (Zero = dyn_cast<ConstantFPSDNode>(LHS)) &&
3575                          !Zero->isNegative();
3576           break;
3577         case ISD::SETOLT:
3578         case ISD::SETULT:
3579         case ISD::SETLT:
3580           // RHS must not be +0
3581           canTransform = (Zero = dyn_cast<ConstantFPSDNode>(RHS)) &&
3582                           Zero->isNegative();
3583           break;
3584         case ISD::SETOLE:
3585         case ISD::SETULE:
3586         case ISD::SETLE:
3587           // LHS must not be +0
3588           canTransform = (Zero = dyn_cast<ConstantFPSDNode>(LHS)) &&
3589                           Zero->isNegative();
3590           break;
3591         }
3592       }
3593       if (canTransform) {
3594         // Note: If one of the elements in a pair is a number and the other
3595         // element is NaN, the corresponding result element is the number.
3596         // This is consistent with the IEEE 754-2008 standard.
3597         // Therefore, a > b ? a : b <=> vmax(a,b), if b is constant and a is NaN
3598         switch (CC) {
3599         default:
3600           break;
3601         case ISD::SETOGT:
3602         case ISD::SETOGE:
3603           if (!DAG.isKnownNeverNaN(RHS))
3604             break;
3605           return DAG.getNode(ARMISD::VMAXNM, dl, VT, LHS, RHS);
3606         case ISD::SETUGT:
3607         case ISD::SETUGE:
3608           if (!DAG.isKnownNeverNaN(LHS))
3609             break;
3610         case ISD::SETGT:
3611         case ISD::SETGE:
3612           return DAG.getNode(ARMISD::VMAXNM, dl, VT, LHS, RHS);
3613         case ISD::SETOLT:
3614         case ISD::SETOLE:
3615           if (!DAG.isKnownNeverNaN(RHS))
3616             break;
3617           return DAG.getNode(ARMISD::VMINNM, dl, VT, LHS, RHS);
3618         case ISD::SETULT:
3619         case ISD::SETULE:
3620           if (!DAG.isKnownNeverNaN(LHS))
3621             break;
3622         case ISD::SETLT:
3623         case ISD::SETLE:
3624           return DAG.getNode(ARMISD::VMINNM, dl, VT, LHS, RHS);
3625         }
3626       }
3627     }
3628
3629     bool swpCmpOps = false;
3630     bool swpVselOps = false;
3631     checkVSELConstraints(CC, CondCode, swpCmpOps, swpVselOps);
3632
3633     if (CondCode == ARMCC::GT || CondCode == ARMCC::GE ||
3634         CondCode == ARMCC::VS || CondCode == ARMCC::EQ) {
3635       if (swpCmpOps)
3636         std::swap(LHS, RHS);
3637       if (swpVselOps)
3638         std::swap(TrueVal, FalseVal);
3639     }
3640   }
3641
3642   SDValue ARMcc = DAG.getConstant(CondCode, dl, MVT::i32);
3643   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3644   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3645   SDValue Result = getCMOV(dl, VT, FalseVal, TrueVal, ARMcc, CCR, Cmp, DAG);
3646   if (CondCode2 != ARMCC::AL) {
3647     SDValue ARMcc2 = DAG.getConstant(CondCode2, dl, MVT::i32);
3648     // FIXME: Needs another CMP because flag can have but one use.
3649     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
3650     Result = getCMOV(dl, VT, Result, TrueVal, ARMcc2, CCR, Cmp2, DAG);
3651   }
3652   return Result;
3653 }
3654
3655 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
3656 /// to morph to an integer compare sequence.
3657 static bool canChangeToInt(SDValue Op, bool &SeenZero,
3658                            const ARMSubtarget *Subtarget) {
3659   SDNode *N = Op.getNode();
3660   if (!N->hasOneUse())
3661     // Otherwise it requires moving the value from fp to integer registers.
3662     return false;
3663   if (!N->getNumValues())
3664     return false;
3665   EVT VT = Op.getValueType();
3666   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
3667     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
3668     // vmrs are very slow, e.g. cortex-a8.
3669     return false;
3670
3671   if (isFloatingPointZero(Op)) {
3672     SeenZero = true;
3673     return true;
3674   }
3675   return ISD::isNormalLoad(N);
3676 }
3677
3678 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
3679   if (isFloatingPointZero(Op))
3680     return DAG.getConstant(0, SDLoc(Op), MVT::i32);
3681
3682   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
3683     return DAG.getLoad(MVT::i32, SDLoc(Op),
3684                        Ld->getChain(), Ld->getBasePtr(), Ld->getPointerInfo(),
3685                        Ld->isVolatile(), Ld->isNonTemporal(),
3686                        Ld->isInvariant(), Ld->getAlignment());
3687
3688   llvm_unreachable("Unknown VFP cmp argument!");
3689 }
3690
3691 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
3692                            SDValue &RetVal1, SDValue &RetVal2) {
3693   SDLoc dl(Op);
3694
3695   if (isFloatingPointZero(Op)) {
3696     RetVal1 = DAG.getConstant(0, dl, MVT::i32);
3697     RetVal2 = DAG.getConstant(0, dl, MVT::i32);
3698     return;
3699   }
3700
3701   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
3702     SDValue Ptr = Ld->getBasePtr();
3703     RetVal1 = DAG.getLoad(MVT::i32, dl,
3704                           Ld->getChain(), Ptr,
3705                           Ld->getPointerInfo(),
3706                           Ld->isVolatile(), Ld->isNonTemporal(),
3707                           Ld->isInvariant(), Ld->getAlignment());
3708
3709     EVT PtrType = Ptr.getValueType();
3710     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
3711     SDValue NewPtr = DAG.getNode(ISD::ADD, dl,
3712                                  PtrType, Ptr, DAG.getConstant(4, dl, PtrType));
3713     RetVal2 = DAG.getLoad(MVT::i32, dl,
3714                           Ld->getChain(), NewPtr,
3715                           Ld->getPointerInfo().getWithOffset(4),
3716                           Ld->isVolatile(), Ld->isNonTemporal(),
3717                           Ld->isInvariant(), NewAlign);
3718     return;
3719   }
3720
3721   llvm_unreachable("Unknown VFP cmp argument!");
3722 }
3723
3724 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
3725 /// f32 and even f64 comparisons to integer ones.
3726 SDValue
3727 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
3728   SDValue Chain = Op.getOperand(0);
3729   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3730   SDValue LHS = Op.getOperand(2);
3731   SDValue RHS = Op.getOperand(3);
3732   SDValue Dest = Op.getOperand(4);
3733   SDLoc dl(Op);
3734
3735   bool LHSSeenZero = false;
3736   bool LHSOk = canChangeToInt(LHS, LHSSeenZero, Subtarget);
3737   bool RHSSeenZero = false;
3738   bool RHSOk = canChangeToInt(RHS, RHSSeenZero, Subtarget);
3739   if (LHSOk && RHSOk && (LHSSeenZero || RHSSeenZero)) {
3740     // If unsafe fp math optimization is enabled and there are no other uses of
3741     // the CMP operands, and the condition code is EQ or NE, we can optimize it
3742     // to an integer comparison.
3743     if (CC == ISD::SETOEQ)
3744       CC = ISD::SETEQ;
3745     else if (CC == ISD::SETUNE)
3746       CC = ISD::SETNE;
3747
3748     SDValue Mask = DAG.getConstant(0x7fffffff, dl, MVT::i32);
3749     SDValue ARMcc;
3750     if (LHS.getValueType() == MVT::f32) {
3751       LHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3752                         bitcastf32Toi32(LHS, DAG), Mask);
3753       RHS = DAG.getNode(ISD::AND, dl, MVT::i32,
3754                         bitcastf32Toi32(RHS, DAG), Mask);
3755       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3756       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3757       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3758                          Chain, Dest, ARMcc, CCR, Cmp);
3759     }
3760
3761     SDValue LHS1, LHS2;
3762     SDValue RHS1, RHS2;
3763     expandf64Toi32(LHS, DAG, LHS1, LHS2);
3764     expandf64Toi32(RHS, DAG, RHS1, RHS2);
3765     LHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, LHS2, Mask);
3766     RHS2 = DAG.getNode(ISD::AND, dl, MVT::i32, RHS2, Mask);
3767     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
3768     ARMcc = DAG.getConstant(CondCode, dl, MVT::i32);
3769     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3770     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
3771     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops);
3772   }
3773
3774   return SDValue();
3775 }
3776
3777 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3778   SDValue Chain = Op.getOperand(0);
3779   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3780   SDValue LHS = Op.getOperand(2);
3781   SDValue RHS = Op.getOperand(3);
3782   SDValue Dest = Op.getOperand(4);
3783   SDLoc dl(Op);
3784
3785   if (Subtarget->isFPOnlySP() && LHS.getValueType() == MVT::f64) {
3786     DAG.getTargetLoweringInfo().softenSetCCOperands(DAG, MVT::f64, LHS, RHS, CC,
3787                                                     dl);
3788
3789     // If softenSetCCOperands only returned one value, we should compare it to
3790     // zero.
3791     if (!RHS.getNode()) {
3792       RHS = DAG.getConstant(0, dl, LHS.getValueType());
3793       CC = ISD::SETNE;
3794     }
3795   }
3796
3797   if (LHS.getValueType() == MVT::i32) {
3798     SDValue ARMcc;
3799     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
3800     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3801     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
3802                        Chain, Dest, ARMcc, CCR, Cmp);
3803   }
3804
3805   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3806
3807   if (getTargetMachine().Options.UnsafeFPMath &&
3808       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
3809        CC == ISD::SETNE || CC == ISD::SETUNE)) {
3810     SDValue Result = OptimizeVFPBrcond(Op, DAG);
3811     if (Result.getNode())
3812       return Result;
3813   }
3814
3815   ARMCC::CondCodes CondCode, CondCode2;
3816   FPCCToARMCC(CC, CondCode, CondCode2);
3817
3818   SDValue ARMcc = DAG.getConstant(CondCode, dl, MVT::i32);
3819   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
3820   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
3821   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Glue);
3822   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
3823   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3824   if (CondCode2 != ARMCC::AL) {
3825     ARMcc = DAG.getConstant(CondCode2, dl, MVT::i32);
3826     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
3827     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops);
3828   }
3829   return Res;
3830 }
3831
3832 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
3833   SDValue Chain = Op.getOperand(0);
3834   SDValue Table = Op.getOperand(1);
3835   SDValue Index = Op.getOperand(2);
3836   SDLoc dl(Op);
3837
3838   EVT PTy = getPointerTy();
3839   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
3840   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
3841   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI);
3842   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, dl, PTy));
3843   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
3844   if (Subtarget->isThumb2()) {
3845     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
3846     // which does another jump to the destination. This also makes it easier
3847     // to translate it to TBB / TBH later.
3848     // FIXME: This might not work if the function is extremely large.
3849     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
3850                        Addr, Op.getOperand(2), JTI);
3851   }
3852   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
3853     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
3854                        MachinePointerInfo::getJumpTable(),
3855                        false, false, false, 0);
3856     Chain = Addr.getValue(1);
3857     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
3858     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI);
3859   } else {
3860     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
3861                        MachinePointerInfo::getJumpTable(),
3862                        false, false, false, 0);
3863     Chain = Addr.getValue(1);
3864     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI);
3865   }
3866 }
3867
3868 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
3869   EVT VT = Op.getValueType();
3870   SDLoc dl(Op);
3871
3872   if (Op.getValueType().getVectorElementType() == MVT::i32) {
3873     if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::f32)
3874       return Op;
3875     return DAG.UnrollVectorOp(Op.getNode());
3876   }
3877
3878   assert(Op.getOperand(0).getValueType() == MVT::v4f32 &&
3879          "Invalid type for custom lowering!");
3880   if (VT != MVT::v4i16)
3881     return DAG.UnrollVectorOp(Op.getNode());
3882
3883   Op = DAG.getNode(Op.getOpcode(), dl, MVT::v4i32, Op.getOperand(0));
3884   return DAG.getNode(ISD::TRUNCATE, dl, VT, Op);
3885 }
3886
3887 SDValue ARMTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) const {
3888   EVT VT = Op.getValueType();
3889   if (VT.isVector())
3890     return LowerVectorFP_TO_INT(Op, DAG);
3891   if (Subtarget->isFPOnlySP() && Op.getOperand(0).getValueType() == MVT::f64) {
3892     RTLIB::Libcall LC;
3893     if (Op.getOpcode() == ISD::FP_TO_SINT)
3894       LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(),
3895                               Op.getValueType());
3896     else
3897       LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(),
3898                               Op.getValueType());
3899     return makeLibCall(DAG, LC, Op.getValueType(), &Op.getOperand(0), 1,
3900                        /*isSigned*/ false, SDLoc(Op)).first;
3901   }
3902
3903   return Op;
3904 }
3905
3906 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
3907   EVT VT = Op.getValueType();
3908   SDLoc dl(Op);
3909
3910   if (Op.getOperand(0).getValueType().getVectorElementType() == MVT::i32) {
3911     if (VT.getVectorElementType() == MVT::f32)
3912       return Op;
3913     return DAG.UnrollVectorOp(Op.getNode());
3914   }
3915
3916   assert(Op.getOperand(0).getValueType() == MVT::v4i16 &&
3917          "Invalid type for custom lowering!");
3918   if (VT != MVT::v4f32)
3919     return DAG.UnrollVectorOp(Op.getNode());
3920
3921   unsigned CastOpc;
3922   unsigned Opc;
3923   switch (Op.getOpcode()) {
3924   default: llvm_unreachable("Invalid opcode!");
3925   case ISD::SINT_TO_FP:
3926     CastOpc = ISD::SIGN_EXTEND;
3927     Opc = ISD::SINT_TO_FP;
3928     break;
3929   case ISD::UINT_TO_FP:
3930     CastOpc = ISD::ZERO_EXTEND;
3931     Opc = ISD::UINT_TO_FP;
3932     break;
3933   }
3934
3935   Op = DAG.getNode(CastOpc, dl, MVT::v4i32, Op.getOperand(0));
3936   return DAG.getNode(Opc, dl, VT, Op);
3937 }
3938
3939 SDValue ARMTargetLowering::LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const {
3940   EVT VT = Op.getValueType();
3941   if (VT.isVector())
3942     return LowerVectorINT_TO_FP(Op, DAG);
3943   if (Subtarget->isFPOnlySP() && Op.getValueType() == MVT::f64) {
3944     RTLIB::Libcall LC;
3945     if (Op.getOpcode() == ISD::SINT_TO_FP)
3946       LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(),
3947                               Op.getValueType());
3948     else
3949       LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(),
3950                               Op.getValueType());
3951     return makeLibCall(DAG, LC, Op.getValueType(), &Op.getOperand(0), 1,
3952                        /*isSigned*/ false, SDLoc(Op)).first;
3953   }
3954
3955   return Op;
3956 }
3957
3958 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
3959   // Implement fcopysign with a fabs and a conditional fneg.
3960   SDValue Tmp0 = Op.getOperand(0);
3961   SDValue Tmp1 = Op.getOperand(1);
3962   SDLoc dl(Op);
3963   EVT VT = Op.getValueType();
3964   EVT SrcVT = Tmp1.getValueType();
3965   bool InGPR = Tmp0.getOpcode() == ISD::BITCAST ||
3966     Tmp0.getOpcode() == ARMISD::VMOVDRR;
3967   bool UseNEON = !InGPR && Subtarget->hasNEON();
3968
3969   if (UseNEON) {
3970     // Use VBSL to copy the sign bit.
3971     unsigned EncodedVal = ARM_AM::createNEONModImm(0x6, 0x80);
3972     SDValue Mask = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v2i32,
3973                                DAG.getTargetConstant(EncodedVal, dl, MVT::i32));
3974     EVT OpVT = (VT == MVT::f32) ? MVT::v2i32 : MVT::v1i64;
3975     if (VT == MVT::f64)
3976       Mask = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3977                          DAG.getNode(ISD::BITCAST, dl, OpVT, Mask),
3978                          DAG.getConstant(32, dl, MVT::i32));
3979     else /*if (VT == MVT::f32)*/
3980       Tmp0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp0);
3981     if (SrcVT == MVT::f32) {
3982       Tmp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f32, Tmp1);
3983       if (VT == MVT::f64)
3984         Tmp1 = DAG.getNode(ARMISD::VSHL, dl, OpVT,
3985                            DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1),
3986                            DAG.getConstant(32, dl, MVT::i32));
3987     } else if (VT == MVT::f32)
3988       Tmp1 = DAG.getNode(ARMISD::VSHRu, dl, MVT::v1i64,
3989                          DAG.getNode(ISD::BITCAST, dl, MVT::v1i64, Tmp1),
3990                          DAG.getConstant(32, dl, MVT::i32));
3991     Tmp0 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp0);
3992     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OpVT, Tmp1);
3993
3994     SDValue AllOnes = DAG.getTargetConstant(ARM_AM::createNEONModImm(0xe, 0xff),
3995                                             dl, MVT::i32);
3996     AllOnes = DAG.getNode(ARMISD::VMOVIMM, dl, MVT::v8i8, AllOnes);
3997     SDValue MaskNot = DAG.getNode(ISD::XOR, dl, OpVT, Mask,
3998                                   DAG.getNode(ISD::BITCAST, dl, OpVT, AllOnes));
3999
4000     SDValue Res = DAG.getNode(ISD::OR, dl, OpVT,
4001                               DAG.getNode(ISD::AND, dl, OpVT, Tmp1, Mask),
4002                               DAG.getNode(ISD::AND, dl, OpVT, Tmp0, MaskNot));
4003     if (VT == MVT::f32) {
4004       Res = DAG.getNode(ISD::BITCAST, dl, MVT::v2f32, Res);
4005       Res = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, Res,
4006                         DAG.getConstant(0, dl, MVT::i32));
4007     } else {
4008       Res = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Res);
4009     }
4010
4011     return Res;
4012   }
4013
4014   // Bitcast operand 1 to i32.
4015   if (SrcVT == MVT::f64)
4016     Tmp1 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
4017                        Tmp1).getValue(1);
4018   Tmp1 = DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp1);
4019
4020   // Or in the signbit with integer operations.
4021   SDValue Mask1 = DAG.getConstant(0x80000000, dl, MVT::i32);
4022   SDValue Mask2 = DAG.getConstant(0x7fffffff, dl, MVT::i32);
4023   Tmp1 = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp1, Mask1);
4024   if (VT == MVT::f32) {
4025     Tmp0 = DAG.getNode(ISD::AND, dl, MVT::i32,
4026                        DAG.getNode(ISD::BITCAST, dl, MVT::i32, Tmp0), Mask2);
4027     return DAG.getNode(ISD::BITCAST, dl, MVT::f32,
4028                        DAG.getNode(ISD::OR, dl, MVT::i32, Tmp0, Tmp1));
4029   }
4030
4031   // f64: Or the high part with signbit and then combine two parts.
4032   Tmp0 = DAG.getNode(ARMISD::VMOVRRD, dl, DAG.getVTList(MVT::i32, MVT::i32),
4033                      Tmp0);
4034   SDValue Lo = Tmp0.getValue(0);
4035   SDValue Hi = DAG.getNode(ISD::AND, dl, MVT::i32, Tmp0.getValue(1), Mask2);
4036   Hi = DAG.getNode(ISD::OR, dl, MVT::i32, Hi, Tmp1);
4037   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
4038 }
4039
4040 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
4041   MachineFunction &MF = DAG.getMachineFunction();
4042   MachineFrameInfo *MFI = MF.getFrameInfo();
4043   MFI->setReturnAddressIsTaken(true);
4044
4045   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
4046     return SDValue();
4047
4048   EVT VT = Op.getValueType();
4049   SDLoc dl(Op);
4050   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4051   if (Depth) {
4052     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4053     SDValue Offset = DAG.getConstant(4, dl, MVT::i32);
4054     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
4055                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
4056                        MachinePointerInfo(), false, false, false, 0);
4057   }
4058
4059   // Return LR, which contains the return address. Mark it an implicit live-in.
4060   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
4061   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
4062 }
4063
4064 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
4065   const ARMBaseRegisterInfo &ARI =
4066     *static_cast<const ARMBaseRegisterInfo*>(RegInfo);
4067   MachineFunction &MF = DAG.getMachineFunction();
4068   MachineFrameInfo *MFI = MF.getFrameInfo();
4069   MFI->setFrameAddressIsTaken(true);
4070
4071   EVT VT = Op.getValueType();
4072   SDLoc dl(Op);  // FIXME probably not meaningful
4073   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4074   unsigned FrameReg = ARI.getFrameRegister(MF);
4075   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
4076   while (Depth--)
4077     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
4078                             MachinePointerInfo(),
4079                             false, false, false, 0);
4080   return FrameAddr;
4081 }
4082
4083 // FIXME? Maybe this could be a TableGen attribute on some registers and
4084 // this table could be generated automatically from RegInfo.
4085 unsigned ARMTargetLowering::getRegisterByName(const char* RegName,
4086                                               EVT VT) const {
4087   unsigned Reg = StringSwitch<unsigned>(RegName)
4088                        .Case("sp", ARM::SP)
4089                        .Default(0);
4090   if (Reg)
4091     return Reg;
4092   report_fatal_error("Invalid register name global variable");
4093 }
4094
4095 /// ExpandBITCAST - If the target supports VFP, this function is called to
4096 /// expand a bit convert where either the source or destination type is i64 to
4097 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
4098 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
4099 /// vectors), since the legalizer won't know what to do with that.
4100 static SDValue ExpandBITCAST(SDNode *N, SelectionDAG &DAG) {
4101   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4102   SDLoc dl(N);
4103   SDValue Op = N->getOperand(0);
4104
4105   // This function is only supposed to be called for i64 types, either as the
4106   // source or destination of the bit convert.
4107   EVT SrcVT = Op.getValueType();
4108   EVT DstVT = N->getValueType(0);
4109   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
4110          "ExpandBITCAST called for non-i64 type");
4111
4112   // Turn i64->f64 into VMOVDRR.
4113   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
4114     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
4115                              DAG.getConstant(0, dl, MVT::i32));
4116     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
4117                              DAG.getConstant(1, dl, MVT::i32));
4118     return DAG.getNode(ISD::BITCAST, dl, DstVT,
4119                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
4120   }
4121
4122   // Turn f64->i64 into VMOVRRD.
4123   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
4124     SDValue Cvt;
4125     if (TLI.isBigEndian() && SrcVT.isVector() &&
4126         SrcVT.getVectorNumElements() > 1)
4127       Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
4128                         DAG.getVTList(MVT::i32, MVT::i32),
4129                         DAG.getNode(ARMISD::VREV64, dl, SrcVT, Op));
4130     else
4131       Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
4132                         DAG.getVTList(MVT::i32, MVT::i32), Op);
4133     // Merge the pieces into a single i64 value.
4134     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
4135   }
4136
4137   return SDValue();
4138 }
4139
4140 /// getZeroVector - Returns a vector of specified type with all zero elements.
4141 /// Zero vectors are used to represent vector negation and in those cases
4142 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
4143 /// not support i64 elements, so sometimes the zero vectors will need to be
4144 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
4145 /// zero vector.
4146 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, SDLoc dl) {
4147   assert(VT.isVector() && "Expected a vector type");
4148   // The canonical modified immediate encoding of a zero vector is....0!
4149   SDValue EncodedVal = DAG.getTargetConstant(0, dl, MVT::i32);
4150   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
4151   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
4152   return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
4153 }
4154
4155 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4156 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
4157 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
4158                                                 SelectionDAG &DAG) const {
4159   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4160   EVT VT = Op.getValueType();
4161   unsigned VTBits = VT.getSizeInBits();
4162   SDLoc dl(Op);
4163   SDValue ShOpLo = Op.getOperand(0);
4164   SDValue ShOpHi = Op.getOperand(1);
4165   SDValue ShAmt  = Op.getOperand(2);
4166   SDValue ARMcc;
4167   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4168
4169   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4170
4171   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4172                                  DAG.getConstant(VTBits, dl, MVT::i32), ShAmt);
4173   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4174   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4175                                    DAG.getConstant(VTBits, dl, MVT::i32));
4176   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4177   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4178   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4179
4180   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4181   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, dl, MVT::i32),
4182                           ISD::SETGE, ARMcc, DAG, dl);
4183   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4184   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
4185                            CCR, Cmp);
4186
4187   SDValue Ops[2] = { Lo, Hi };
4188   return DAG.getMergeValues(Ops, dl);
4189 }
4190
4191 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4192 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
4193 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
4194                                                SelectionDAG &DAG) const {
4195   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4196   EVT VT = Op.getValueType();
4197   unsigned VTBits = VT.getSizeInBits();
4198   SDLoc dl(Op);
4199   SDValue ShOpLo = Op.getOperand(0);
4200   SDValue ShOpHi = Op.getOperand(1);
4201   SDValue ShAmt  = Op.getOperand(2);
4202   SDValue ARMcc;
4203
4204   assert(Op.getOpcode() == ISD::SHL_PARTS);
4205   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
4206                                  DAG.getConstant(VTBits, dl, MVT::i32), ShAmt);
4207   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4208   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
4209                                    DAG.getConstant(VTBits, dl, MVT::i32));
4210   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4211   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4212
4213   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4214   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
4215   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, dl, MVT::i32),
4216                           ISD::SETGE, ARMcc, DAG, dl);
4217   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4218   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
4219                            CCR, Cmp);
4220
4221   SDValue Ops[2] = { Lo, Hi };
4222   return DAG.getMergeValues(Ops, dl);
4223 }
4224
4225 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4226                                             SelectionDAG &DAG) const {
4227   // The rounding mode is in bits 23:22 of the FPSCR.
4228   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
4229   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
4230   // so that the shift + and get folded into a bitfield extract.
4231   SDLoc dl(Op);
4232   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
4233                               DAG.getConstant(Intrinsic::arm_get_fpscr, dl,
4234                                               MVT::i32));
4235   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
4236                                   DAG.getConstant(1U << 22, dl, MVT::i32));
4237   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
4238                               DAG.getConstant(22, dl, MVT::i32));
4239   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
4240                      DAG.getConstant(3, dl, MVT::i32));
4241 }
4242
4243 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
4244                          const ARMSubtarget *ST) {
4245   EVT VT = N->getValueType(0);
4246   SDLoc dl(N);
4247
4248   if (!ST->hasV6T2Ops())
4249     return SDValue();
4250
4251   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
4252   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
4253 }
4254
4255 /// getCTPOP16BitCounts - Returns a v8i8/v16i8 vector containing the bit-count
4256 /// for each 16-bit element from operand, repeated.  The basic idea is to
4257 /// leverage vcnt to get the 8-bit counts, gather and add the results.
4258 ///
4259 /// Trace for v4i16:
4260 /// input    = [v0    v1    v2    v3   ] (vi 16-bit element)
4261 /// cast: N0 = [w0 w1 w2 w3 w4 w5 w6 w7] (v0 = [w0 w1], wi 8-bit element)
4262 /// vcnt: N1 = [b0 b1 b2 b3 b4 b5 b6 b7] (bi = bit-count of 8-bit element wi)
4263 /// vrev: N2 = [b1 b0 b3 b2 b5 b4 b7 b6]
4264 ///            [b0 b1 b2 b3 b4 b5 b6 b7]
4265 ///           +[b1 b0 b3 b2 b5 b4 b7 b6]
4266 /// N3=N1+N2 = [k0 k0 k1 k1 k2 k2 k3 k3] (k0 = b0+b1 = bit-count of 16-bit v0,
4267 /// vuzp:    = [k0 k1 k2 k3 k0 k1 k2 k3]  each ki is 8-bits)
4268 static SDValue getCTPOP16BitCounts(SDNode *N, SelectionDAG &DAG) {
4269   EVT VT = N->getValueType(0);
4270   SDLoc DL(N);
4271
4272   EVT VT8Bit = VT.is64BitVector() ? MVT::v8i8 : MVT::v16i8;
4273   SDValue N0 = DAG.getNode(ISD::BITCAST, DL, VT8Bit, N->getOperand(0));
4274   SDValue N1 = DAG.getNode(ISD::CTPOP, DL, VT8Bit, N0);
4275   SDValue N2 = DAG.getNode(ARMISD::VREV16, DL, VT8Bit, N1);
4276   SDValue N3 = DAG.getNode(ISD::ADD, DL, VT8Bit, N1, N2);
4277   return DAG.getNode(ARMISD::VUZP, DL, VT8Bit, N3, N3);
4278 }
4279
4280 /// lowerCTPOP16BitElements - Returns a v4i16/v8i16 vector containing the
4281 /// bit-count for each 16-bit element from the operand.  We need slightly
4282 /// different sequencing for v4i16 and v8i16 to stay within NEON's available
4283 /// 64/128-bit registers.
4284 ///
4285 /// Trace for v4i16:
4286 /// input           = [v0    v1    v2    v3    ] (vi 16-bit element)
4287 /// v8i8: BitCounts = [k0 k1 k2 k3 k0 k1 k2 k3 ] (ki is the bit-count of vi)
4288 /// v8i16:Extended  = [k0    k1    k2    k3    k0    k1    k2    k3    ]
4289 /// v4i16:Extracted = [k0    k1    k2    k3    ]
4290 static SDValue lowerCTPOP16BitElements(SDNode *N, SelectionDAG &DAG) {
4291   EVT VT = N->getValueType(0);
4292   SDLoc DL(N);
4293
4294   SDValue BitCounts = getCTPOP16BitCounts(N, DAG);
4295   if (VT.is64BitVector()) {
4296     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, BitCounts);
4297     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, Extended,
4298                        DAG.getIntPtrConstant(0, DL));
4299   } else {
4300     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v8i8,
4301                                     BitCounts, DAG.getIntPtrConstant(0, DL));
4302     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v8i16, Extracted);
4303   }
4304 }
4305
4306 /// lowerCTPOP32BitElements - Returns a v2i32/v4i32 vector containing the
4307 /// bit-count for each 32-bit element from the operand.  The idea here is
4308 /// to split the vector into 16-bit elements, leverage the 16-bit count
4309 /// routine, and then combine the results.
4310 ///
4311 /// Trace for v2i32 (v4i32 similar with Extracted/Extended exchanged):
4312 /// input    = [v0    v1    ] (vi: 32-bit elements)
4313 /// Bitcast  = [w0 w1 w2 w3 ] (wi: 16-bit elements, v0 = [w0 w1])
4314 /// Counts16 = [k0 k1 k2 k3 ] (ki: 16-bit elements, bit-count of wi)
4315 /// vrev: N0 = [k1 k0 k3 k2 ]
4316 ///            [k0 k1 k2 k3 ]
4317 ///       N1 =+[k1 k0 k3 k2 ]
4318 ///            [k0 k2 k1 k3 ]
4319 ///       N2 =+[k1 k3 k0 k2 ]
4320 ///            [k0    k2    k1    k3    ]
4321 /// Extended =+[k1    k3    k0    k2    ]
4322 ///            [k0    k2    ]
4323 /// Extracted=+[k1    k3    ]
4324 ///
4325 static SDValue lowerCTPOP32BitElements(SDNode *N, SelectionDAG &DAG) {
4326   EVT VT = N->getValueType(0);
4327   SDLoc DL(N);
4328
4329   EVT VT16Bit = VT.is64BitVector() ? MVT::v4i16 : MVT::v8i16;
4330
4331   SDValue Bitcast = DAG.getNode(ISD::BITCAST, DL, VT16Bit, N->getOperand(0));
4332   SDValue Counts16 = lowerCTPOP16BitElements(Bitcast.getNode(), DAG);
4333   SDValue N0 = DAG.getNode(ARMISD::VREV32, DL, VT16Bit, Counts16);
4334   SDValue N1 = DAG.getNode(ISD::ADD, DL, VT16Bit, Counts16, N0);
4335   SDValue N2 = DAG.getNode(ARMISD::VUZP, DL, VT16Bit, N1, N1);
4336
4337   if (VT.is64BitVector()) {
4338     SDValue Extended = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, N2);
4339     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i32, Extended,
4340                        DAG.getIntPtrConstant(0, DL));
4341   } else {
4342     SDValue Extracted = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i16, N2,
4343                                     DAG.getIntPtrConstant(0, DL));
4344     return DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::v4i32, Extracted);
4345   }
4346 }
4347
4348 static SDValue LowerCTPOP(SDNode *N, SelectionDAG &DAG,
4349                           const ARMSubtarget *ST) {
4350   EVT VT = N->getValueType(0);
4351
4352   assert(ST->hasNEON() && "Custom ctpop lowering requires NEON.");
4353   assert((VT == MVT::v2i32 || VT == MVT::v4i32 ||
4354           VT == MVT::v4i16 || VT == MVT::v8i16) &&
4355          "Unexpected type for custom ctpop lowering");
4356
4357   if (VT.getVectorElementType() == MVT::i32)
4358     return lowerCTPOP32BitElements(N, DAG);
4359   else
4360     return lowerCTPOP16BitElements(N, DAG);
4361 }
4362
4363 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
4364                           const ARMSubtarget *ST) {
4365   EVT VT = N->getValueType(0);
4366   SDLoc dl(N);
4367
4368   if (!VT.isVector())
4369     return SDValue();
4370
4371   // Lower vector shifts on NEON to use VSHL.
4372   assert(ST->hasNEON() && "unexpected vector shift");
4373
4374   // Left shifts translate directly to the vshiftu intrinsic.
4375   if (N->getOpcode() == ISD::SHL)
4376     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4377                        DAG.getConstant(Intrinsic::arm_neon_vshiftu, dl,
4378                                        MVT::i32),
4379                        N->getOperand(0), N->getOperand(1));
4380
4381   assert((N->getOpcode() == ISD::SRA ||
4382           N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
4383
4384   // NEON uses the same intrinsics for both left and right shifts.  For
4385   // right shifts, the shift amounts are negative, so negate the vector of
4386   // shift amounts.
4387   EVT ShiftVT = N->getOperand(1).getValueType();
4388   SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
4389                                      getZeroVector(ShiftVT, DAG, dl),
4390                                      N->getOperand(1));
4391   Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
4392                              Intrinsic::arm_neon_vshifts :
4393                              Intrinsic::arm_neon_vshiftu);
4394   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
4395                      DAG.getConstant(vshiftInt, dl, MVT::i32),
4396                      N->getOperand(0), NegatedCount);
4397 }
4398
4399 static SDValue Expand64BitShift(SDNode *N, SelectionDAG &DAG,
4400                                 const ARMSubtarget *ST) {
4401   EVT VT = N->getValueType(0);
4402   SDLoc dl(N);
4403
4404   // We can get here for a node like i32 = ISD::SHL i32, i64
4405   if (VT != MVT::i64)
4406     return SDValue();
4407
4408   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
4409          "Unknown shift to lower!");
4410
4411   // We only lower SRA, SRL of 1 here, all others use generic lowering.
4412   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
4413       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
4414     return SDValue();
4415
4416   // If we are in thumb mode, we don't have RRX.
4417   if (ST->isThumb1Only()) return SDValue();
4418
4419   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
4420   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4421                            DAG.getConstant(0, dl, MVT::i32));
4422   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
4423                            DAG.getConstant(1, dl, MVT::i32));
4424
4425   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
4426   // captures the result into a carry flag.
4427   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
4428   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Glue), Hi);
4429
4430   // The low part is an ARMISD::RRX operand, which shifts the carry in.
4431   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
4432
4433   // Merge the pieces into a single i64 value.
4434  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
4435 }
4436
4437 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
4438   SDValue TmpOp0, TmpOp1;
4439   bool Invert = false;
4440   bool Swap = false;
4441   unsigned Opc = 0;
4442
4443   SDValue Op0 = Op.getOperand(0);
4444   SDValue Op1 = Op.getOperand(1);
4445   SDValue CC = Op.getOperand(2);
4446   EVT CmpVT = Op0.getValueType().changeVectorElementTypeToInteger();
4447   EVT VT = Op.getValueType();
4448   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4449   SDLoc dl(Op);
4450
4451   if (Op1.getValueType().isFloatingPoint()) {
4452     switch (SetCCOpcode) {
4453     default: llvm_unreachable("Illegal FP comparison");
4454     case ISD::SETUNE:
4455     case ISD::SETNE:  Invert = true; // Fallthrough
4456     case ISD::SETOEQ:
4457     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4458     case ISD::SETOLT:
4459     case ISD::SETLT: Swap = true; // Fallthrough
4460     case ISD::SETOGT:
4461     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4462     case ISD::SETOLE:
4463     case ISD::SETLE:  Swap = true; // Fallthrough
4464     case ISD::SETOGE:
4465     case ISD::SETGE: Opc = ARMISD::VCGE; break;
4466     case ISD::SETUGE: Swap = true; // Fallthrough
4467     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
4468     case ISD::SETUGT: Swap = true; // Fallthrough
4469     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
4470     case ISD::SETUEQ: Invert = true; // Fallthrough
4471     case ISD::SETONE:
4472       // Expand this to (OLT | OGT).
4473       TmpOp0 = Op0;
4474       TmpOp1 = Op1;
4475       Opc = ISD::OR;
4476       Op0 = DAG.getNode(ARMISD::VCGT, dl, CmpVT, TmpOp1, TmpOp0);
4477       Op1 = DAG.getNode(ARMISD::VCGT, dl, CmpVT, TmpOp0, TmpOp1);
4478       break;
4479     case ISD::SETUO: Invert = true; // Fallthrough
4480     case ISD::SETO:
4481       // Expand this to (OLT | OGE).
4482       TmpOp0 = Op0;
4483       TmpOp1 = Op1;
4484       Opc = ISD::OR;
4485       Op0 = DAG.getNode(ARMISD::VCGT, dl, CmpVT, TmpOp1, TmpOp0);
4486       Op1 = DAG.getNode(ARMISD::VCGE, dl, CmpVT, TmpOp0, TmpOp1);
4487       break;
4488     }
4489   } else {
4490     // Integer comparisons.
4491     switch (SetCCOpcode) {
4492     default: llvm_unreachable("Illegal integer comparison");
4493     case ISD::SETNE:  Invert = true;
4494     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
4495     case ISD::SETLT:  Swap = true;
4496     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
4497     case ISD::SETLE:  Swap = true;
4498     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
4499     case ISD::SETULT: Swap = true;
4500     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
4501     case ISD::SETULE: Swap = true;
4502     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
4503     }
4504
4505     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
4506     if (Opc == ARMISD::VCEQ) {
4507
4508       SDValue AndOp;
4509       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4510         AndOp = Op0;
4511       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
4512         AndOp = Op1;
4513
4514       // Ignore bitconvert.
4515       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BITCAST)
4516         AndOp = AndOp.getOperand(0);
4517
4518       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
4519         Opc = ARMISD::VTST;
4520         Op0 = DAG.getNode(ISD::BITCAST, dl, CmpVT, AndOp.getOperand(0));
4521         Op1 = DAG.getNode(ISD::BITCAST, dl, CmpVT, AndOp.getOperand(1));
4522         Invert = !Invert;
4523       }
4524     }
4525   }
4526
4527   if (Swap)
4528     std::swap(Op0, Op1);
4529
4530   // If one of the operands is a constant vector zero, attempt to fold the
4531   // comparison to a specialized compare-against-zero form.
4532   SDValue SingleOp;
4533   if (ISD::isBuildVectorAllZeros(Op1.getNode()))
4534     SingleOp = Op0;
4535   else if (ISD::isBuildVectorAllZeros(Op0.getNode())) {
4536     if (Opc == ARMISD::VCGE)
4537       Opc = ARMISD::VCLEZ;
4538     else if (Opc == ARMISD::VCGT)
4539       Opc = ARMISD::VCLTZ;
4540     SingleOp = Op1;
4541   }
4542
4543   SDValue Result;
4544   if (SingleOp.getNode()) {
4545     switch (Opc) {
4546     case ARMISD::VCEQ:
4547       Result = DAG.getNode(ARMISD::VCEQZ, dl, CmpVT, SingleOp); break;
4548     case ARMISD::VCGE:
4549       Result = DAG.getNode(ARMISD::VCGEZ, dl, CmpVT, SingleOp); break;
4550     case ARMISD::VCLEZ:
4551       Result = DAG.getNode(ARMISD::VCLEZ, dl, CmpVT, SingleOp); break;
4552     case ARMISD::VCGT:
4553       Result = DAG.getNode(ARMISD::VCGTZ, dl, CmpVT, SingleOp); break;
4554     case ARMISD::VCLTZ:
4555       Result = DAG.getNode(ARMISD::VCLTZ, dl, CmpVT, SingleOp); break;
4556     default:
4557       Result = DAG.getNode(Opc, dl, CmpVT, Op0, Op1);
4558     }
4559   } else {
4560      Result = DAG.getNode(Opc, dl, CmpVT, Op0, Op1);
4561   }
4562
4563   Result = DAG.getSExtOrTrunc(Result, dl, VT);
4564
4565   if (Invert)
4566     Result = DAG.getNOT(dl, Result, VT);
4567
4568   return Result;
4569 }
4570
4571 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
4572 /// valid vector constant for a NEON instruction with a "modified immediate"
4573 /// operand (e.g., VMOV).  If so, return the encoded value.
4574 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
4575                                  unsigned SplatBitSize, SelectionDAG &DAG,
4576                                  SDLoc dl, EVT &VT, bool is128Bits,
4577                                  NEONModImmType type) {
4578   unsigned OpCmode, Imm;
4579
4580   // SplatBitSize is set to the smallest size that splats the vector, so a
4581   // zero vector will always have SplatBitSize == 8.  However, NEON modified
4582   // immediate instructions others than VMOV do not support the 8-bit encoding
4583   // of a zero vector, and the default encoding of zero is supposed to be the
4584   // 32-bit version.
4585   if (SplatBits == 0)
4586     SplatBitSize = 32;
4587
4588   switch (SplatBitSize) {
4589   case 8:
4590     if (type != VMOVModImm)
4591       return SDValue();
4592     // Any 1-byte value is OK.  Op=0, Cmode=1110.
4593     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
4594     OpCmode = 0xe;
4595     Imm = SplatBits;
4596     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
4597     break;
4598
4599   case 16:
4600     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
4601     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
4602     if ((SplatBits & ~0xff) == 0) {
4603       // Value = 0x00nn: Op=x, Cmode=100x.
4604       OpCmode = 0x8;
4605       Imm = SplatBits;
4606       break;
4607     }
4608     if ((SplatBits & ~0xff00) == 0) {
4609       // Value = 0xnn00: Op=x, Cmode=101x.
4610       OpCmode = 0xa;
4611       Imm = SplatBits >> 8;
4612       break;
4613     }
4614     return SDValue();
4615
4616   case 32:
4617     // NEON's 32-bit VMOV supports splat values where:
4618     // * only one byte is nonzero, or
4619     // * the least significant byte is 0xff and the second byte is nonzero, or
4620     // * the least significant 2 bytes are 0xff and the third is nonzero.
4621     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
4622     if ((SplatBits & ~0xff) == 0) {
4623       // Value = 0x000000nn: Op=x, Cmode=000x.
4624       OpCmode = 0;
4625       Imm = SplatBits;
4626       break;
4627     }
4628     if ((SplatBits & ~0xff00) == 0) {
4629       // Value = 0x0000nn00: Op=x, Cmode=001x.
4630       OpCmode = 0x2;
4631       Imm = SplatBits >> 8;
4632       break;
4633     }
4634     if ((SplatBits & ~0xff0000) == 0) {
4635       // Value = 0x00nn0000: Op=x, Cmode=010x.
4636       OpCmode = 0x4;
4637       Imm = SplatBits >> 16;
4638       break;
4639     }
4640     if ((SplatBits & ~0xff000000) == 0) {
4641       // Value = 0xnn000000: Op=x, Cmode=011x.
4642       OpCmode = 0x6;
4643       Imm = SplatBits >> 24;
4644       break;
4645     }
4646
4647     // cmode == 0b1100 and cmode == 0b1101 are not supported for VORR or VBIC
4648     if (type == OtherModImm) return SDValue();
4649
4650     if ((SplatBits & ~0xffff) == 0 &&
4651         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
4652       // Value = 0x0000nnff: Op=x, Cmode=1100.
4653       OpCmode = 0xc;
4654       Imm = SplatBits >> 8;
4655       break;
4656     }
4657
4658     if ((SplatBits & ~0xffffff) == 0 &&
4659         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
4660       // Value = 0x00nnffff: Op=x, Cmode=1101.
4661       OpCmode = 0xd;
4662       Imm = SplatBits >> 16;
4663       break;
4664     }
4665
4666     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
4667     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
4668     // VMOV.I32.  A (very) minor optimization would be to replicate the value
4669     // and fall through here to test for a valid 64-bit splat.  But, then the
4670     // caller would also need to check and handle the change in size.
4671     return SDValue();
4672
4673   case 64: {
4674     if (type != VMOVModImm)
4675       return SDValue();
4676     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
4677     uint64_t BitMask = 0xff;
4678     uint64_t Val = 0;
4679     unsigned ImmMask = 1;
4680     Imm = 0;
4681     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
4682       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
4683         Val |= BitMask;
4684         Imm |= ImmMask;
4685       } else if ((SplatBits & BitMask) != 0) {
4686         return SDValue();
4687       }
4688       BitMask <<= 8;
4689       ImmMask <<= 1;
4690     }
4691
4692     if (DAG.getTargetLoweringInfo().isBigEndian())
4693       // swap higher and lower 32 bit word
4694       Imm = ((Imm & 0xf) << 4) | ((Imm & 0xf0) >> 4);
4695
4696     // Op=1, Cmode=1110.
4697     OpCmode = 0x1e;
4698     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
4699     break;
4700   }
4701
4702   default:
4703     llvm_unreachable("unexpected size for isNEONModifiedImm");
4704   }
4705
4706   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
4707   return DAG.getTargetConstant(EncodedVal, dl, MVT::i32);
4708 }
4709
4710 SDValue ARMTargetLowering::LowerConstantFP(SDValue Op, SelectionDAG &DAG,
4711                                            const ARMSubtarget *ST) const {
4712   if (!ST->hasVFP3())
4713     return SDValue();
4714
4715   bool IsDouble = Op.getValueType() == MVT::f64;
4716   ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Op);
4717
4718   // Use the default (constant pool) lowering for double constants when we have
4719   // an SP-only FPU
4720   if (IsDouble && Subtarget->isFPOnlySP())
4721     return SDValue();
4722
4723   // Try splatting with a VMOV.f32...
4724   APFloat FPVal = CFP->getValueAPF();
4725   int ImmVal = IsDouble ? ARM_AM::getFP64Imm(FPVal) : ARM_AM::getFP32Imm(FPVal);
4726
4727   if (ImmVal != -1) {
4728     if (IsDouble || !ST->useNEONForSinglePrecisionFP()) {
4729       // We have code in place to select a valid ConstantFP already, no need to
4730       // do any mangling.
4731       return Op;
4732     }
4733
4734     // It's a float and we are trying to use NEON operations where
4735     // possible. Lower it to a splat followed by an extract.
4736     SDLoc DL(Op);
4737     SDValue NewVal = DAG.getTargetConstant(ImmVal, DL, MVT::i32);
4738     SDValue VecConstant = DAG.getNode(ARMISD::VMOVFPIMM, DL, MVT::v2f32,
4739                                       NewVal);
4740     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecConstant,
4741                        DAG.getConstant(0, DL, MVT::i32));
4742   }
4743
4744   // The rest of our options are NEON only, make sure that's allowed before
4745   // proceeding..
4746   if (!ST->hasNEON() || (!IsDouble && !ST->useNEONForSinglePrecisionFP()))
4747     return SDValue();
4748
4749   EVT VMovVT;
4750   uint64_t iVal = FPVal.bitcastToAPInt().getZExtValue();
4751
4752   // It wouldn't really be worth bothering for doubles except for one very
4753   // important value, which does happen to match: 0.0. So make sure we don't do
4754   // anything stupid.
4755   if (IsDouble && (iVal & 0xffffffff) != (iVal >> 32))
4756     return SDValue();
4757
4758   // Try a VMOV.i32 (FIXME: i8, i16, or i64 could work too).
4759   SDValue NewVal = isNEONModifiedImm(iVal & 0xffffffffU, 0, 32, DAG, SDLoc(Op),
4760                                      VMovVT, false, VMOVModImm);
4761   if (NewVal != SDValue()) {
4762     SDLoc DL(Op);
4763     SDValue VecConstant = DAG.getNode(ARMISD::VMOVIMM, DL, VMovVT,
4764                                       NewVal);
4765     if (IsDouble)
4766       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4767
4768     // It's a float: cast and extract a vector element.
4769     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4770                                        VecConstant);
4771     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4772                        DAG.getConstant(0, DL, MVT::i32));
4773   }
4774
4775   // Finally, try a VMVN.i32
4776   NewVal = isNEONModifiedImm(~iVal & 0xffffffffU, 0, 32, DAG, SDLoc(Op), VMovVT,
4777                              false, VMVNModImm);
4778   if (NewVal != SDValue()) {
4779     SDLoc DL(Op);
4780     SDValue VecConstant = DAG.getNode(ARMISD::VMVNIMM, DL, VMovVT, NewVal);
4781
4782     if (IsDouble)
4783       return DAG.getNode(ISD::BITCAST, DL, MVT::f64, VecConstant);
4784
4785     // It's a float: cast and extract a vector element.
4786     SDValue VecFConstant = DAG.getNode(ISD::BITCAST, DL, MVT::v2f32,
4787                                        VecConstant);
4788     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32, VecFConstant,
4789                        DAG.getConstant(0, DL, MVT::i32));
4790   }
4791
4792   return SDValue();
4793 }
4794
4795 // check if an VEXT instruction can handle the shuffle mask when the
4796 // vector sources of the shuffle are the same.
4797 static bool isSingletonVEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4798   unsigned NumElts = VT.getVectorNumElements();
4799
4800   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4801   if (M[0] < 0)
4802     return false;
4803
4804   Imm = M[0];
4805
4806   // If this is a VEXT shuffle, the immediate value is the index of the first
4807   // element.  The other shuffle indices must be the successive elements after
4808   // the first one.
4809   unsigned ExpectedElt = Imm;
4810   for (unsigned i = 1; i < NumElts; ++i) {
4811     // Increment the expected index.  If it wraps around, just follow it
4812     // back to index zero and keep going.
4813     ++ExpectedElt;
4814     if (ExpectedElt == NumElts)
4815       ExpectedElt = 0;
4816
4817     if (M[i] < 0) continue; // ignore UNDEF indices
4818     if (ExpectedElt != static_cast<unsigned>(M[i]))
4819       return false;
4820   }
4821
4822   return true;
4823 }
4824
4825
4826 static bool isVEXTMask(ArrayRef<int> M, EVT VT,
4827                        bool &ReverseVEXT, unsigned &Imm) {
4828   unsigned NumElts = VT.getVectorNumElements();
4829   ReverseVEXT = false;
4830
4831   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4832   if (M[0] < 0)
4833     return false;
4834
4835   Imm = M[0];
4836
4837   // If this is a VEXT shuffle, the immediate value is the index of the first
4838   // element.  The other shuffle indices must be the successive elements after
4839   // the first one.
4840   unsigned ExpectedElt = Imm;
4841   for (unsigned i = 1; i < NumElts; ++i) {
4842     // Increment the expected index.  If it wraps around, it may still be
4843     // a VEXT but the source vectors must be swapped.
4844     ExpectedElt += 1;
4845     if (ExpectedElt == NumElts * 2) {
4846       ExpectedElt = 0;
4847       ReverseVEXT = true;
4848     }
4849
4850     if (M[i] < 0) continue; // ignore UNDEF indices
4851     if (ExpectedElt != static_cast<unsigned>(M[i]))
4852       return false;
4853   }
4854
4855   // Adjust the index value if the source operands will be swapped.
4856   if (ReverseVEXT)
4857     Imm -= NumElts;
4858
4859   return true;
4860 }
4861
4862 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
4863 /// instruction with the specified blocksize.  (The order of the elements
4864 /// within each block of the vector is reversed.)
4865 static bool isVREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4866   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
4867          "Only possible block sizes for VREV are: 16, 32, 64");
4868
4869   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4870   if (EltSz == 64)
4871     return false;
4872
4873   unsigned NumElts = VT.getVectorNumElements();
4874   unsigned BlockElts = M[0] + 1;
4875   // If the first shuffle index is UNDEF, be optimistic.
4876   if (M[0] < 0)
4877     BlockElts = BlockSize / EltSz;
4878
4879   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4880     return false;
4881
4882   for (unsigned i = 0; i < NumElts; ++i) {
4883     if (M[i] < 0) continue; // ignore UNDEF indices
4884     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
4885       return false;
4886   }
4887
4888   return true;
4889 }
4890
4891 static bool isVTBLMask(ArrayRef<int> M, EVT VT) {
4892   // We can handle <8 x i8> vector shuffles. If the index in the mask is out of
4893   // range, then 0 is placed into the resulting vector. So pretty much any mask
4894   // of 8 elements can work here.
4895   return VT == MVT::v8i8 && M.size() == 8;
4896 }
4897
4898 static bool isVTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4899   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4900   if (EltSz == 64)
4901     return false;
4902
4903   unsigned NumElts = VT.getVectorNumElements();
4904   WhichResult = (M[0] == 0 ? 0 : 1);
4905   for (unsigned i = 0; i < NumElts; i += 2) {
4906     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4907         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
4908       return false;
4909   }
4910   return true;
4911 }
4912
4913 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
4914 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4915 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4916 static bool isVTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4917   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4918   if (EltSz == 64)
4919     return false;
4920
4921   unsigned NumElts = VT.getVectorNumElements();
4922   WhichResult = (M[0] == 0 ? 0 : 1);
4923   for (unsigned i = 0; i < NumElts; i += 2) {
4924     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
4925         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
4926       return false;
4927   }
4928   return true;
4929 }
4930
4931 static bool isVUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4932   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4933   if (EltSz == 64)
4934     return false;
4935
4936   unsigned NumElts = VT.getVectorNumElements();
4937   WhichResult = (M[0] == 0 ? 0 : 1);
4938   for (unsigned i = 0; i != NumElts; ++i) {
4939     if (M[i] < 0) continue; // ignore UNDEF indices
4940     if ((unsigned) M[i] != 2 * i + WhichResult)
4941       return false;
4942   }
4943
4944   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4945   if (VT.is64BitVector() && EltSz == 32)
4946     return false;
4947
4948   return true;
4949 }
4950
4951 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
4952 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4953 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4954 static bool isVUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
4955   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4956   if (EltSz == 64)
4957     return false;
4958
4959   unsigned Half = VT.getVectorNumElements() / 2;
4960   WhichResult = (M[0] == 0 ? 0 : 1);
4961   for (unsigned j = 0; j != 2; ++j) {
4962     unsigned Idx = WhichResult;
4963     for (unsigned i = 0; i != Half; ++i) {
4964       int MIdx = M[i + j * Half];
4965       if (MIdx >= 0 && (unsigned) MIdx != Idx)
4966         return false;
4967       Idx += 2;
4968     }
4969   }
4970
4971   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4972   if (VT.is64BitVector() && EltSz == 32)
4973     return false;
4974
4975   return true;
4976 }
4977
4978 static bool isVZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4979   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4980   if (EltSz == 64)
4981     return false;
4982
4983   unsigned NumElts = VT.getVectorNumElements();
4984   WhichResult = (M[0] == 0 ? 0 : 1);
4985   unsigned Idx = WhichResult * NumElts / 2;
4986   for (unsigned i = 0; i != NumElts; i += 2) {
4987     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
4988         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
4989       return false;
4990     Idx += 1;
4991   }
4992
4993   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
4994   if (VT.is64BitVector() && EltSz == 32)
4995     return false;
4996
4997   return true;
4998 }
4999
5000 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
5001 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
5002 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
5003 static bool isVZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult){
5004   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
5005   if (EltSz == 64)
5006     return false;
5007
5008   unsigned NumElts = VT.getVectorNumElements();
5009   WhichResult = (M[0] == 0 ? 0 : 1);
5010   unsigned Idx = WhichResult * NumElts / 2;
5011   for (unsigned i = 0; i != NumElts; i += 2) {
5012     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
5013         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
5014       return false;
5015     Idx += 1;
5016   }
5017
5018   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
5019   if (VT.is64BitVector() && EltSz == 32)
5020     return false;
5021
5022   return true;
5023 }
5024
5025 /// \return true if this is a reverse operation on an vector.
5026 static bool isReverseMask(ArrayRef<int> M, EVT VT) {
5027   unsigned NumElts = VT.getVectorNumElements();
5028   // Make sure the mask has the right size.
5029   if (NumElts != M.size())
5030       return false;
5031
5032   // Look for <15, ..., 3, -1, 1, 0>.
5033   for (unsigned i = 0; i != NumElts; ++i)
5034     if (M[i] >= 0 && M[i] != (int) (NumElts - 1 - i))
5035       return false;
5036
5037   return true;
5038 }
5039
5040 // If N is an integer constant that can be moved into a register in one
5041 // instruction, return an SDValue of such a constant (will become a MOV
5042 // instruction).  Otherwise return null.
5043 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
5044                                      const ARMSubtarget *ST, SDLoc dl) {
5045   uint64_t Val;
5046   if (!isa<ConstantSDNode>(N))
5047     return SDValue();
5048   Val = cast<ConstantSDNode>(N)->getZExtValue();
5049
5050   if (ST->isThumb1Only()) {
5051     if (Val <= 255 || ~Val <= 255)
5052       return DAG.getConstant(Val, dl, MVT::i32);
5053   } else {
5054     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
5055       return DAG.getConstant(Val, dl, MVT::i32);
5056   }
5057   return SDValue();
5058 }
5059
5060 // If this is a case we can't handle, return null and let the default
5061 // expansion code take care of it.
5062 SDValue ARMTargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
5063                                              const ARMSubtarget *ST) const {
5064   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5065   SDLoc dl(Op);
5066   EVT VT = Op.getValueType();
5067
5068   APInt SplatBits, SplatUndef;
5069   unsigned SplatBitSize;
5070   bool HasAnyUndefs;
5071   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5072     if (SplatBitSize <= 64) {
5073       // Check if an immediate VMOV works.
5074       EVT VmovVT;
5075       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
5076                                       SplatUndef.getZExtValue(), SplatBitSize,
5077                                       DAG, dl, VmovVT, VT.is128BitVector(),
5078                                       VMOVModImm);
5079       if (Val.getNode()) {
5080         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
5081         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
5082       }
5083
5084       // Try an immediate VMVN.
5085       uint64_t NegatedImm = (~SplatBits).getZExtValue();
5086       Val = isNEONModifiedImm(NegatedImm,
5087                                       SplatUndef.getZExtValue(), SplatBitSize,
5088                                       DAG, dl, VmovVT, VT.is128BitVector(),
5089                                       VMVNModImm);
5090       if (Val.getNode()) {
5091         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
5092         return DAG.getNode(ISD::BITCAST, dl, VT, Vmov);
5093       }
5094
5095       // Use vmov.f32 to materialize other v2f32 and v4f32 splats.
5096       if ((VT == MVT::v2f32 || VT == MVT::v4f32) && SplatBitSize == 32) {
5097         int ImmVal = ARM_AM::getFP32Imm(SplatBits);
5098         if (ImmVal != -1) {
5099           SDValue Val = DAG.getTargetConstant(ImmVal, dl, MVT::i32);
5100           return DAG.getNode(ARMISD::VMOVFPIMM, dl, VT, Val);
5101         }
5102       }
5103     }
5104   }
5105
5106   // Scan through the operands to see if only one value is used.
5107   //
5108   // As an optimisation, even if more than one value is used it may be more
5109   // profitable to splat with one value then change some lanes.
5110   //
5111   // Heuristically we decide to do this if the vector has a "dominant" value,
5112   // defined as splatted to more than half of the lanes.
5113   unsigned NumElts = VT.getVectorNumElements();
5114   bool isOnlyLowElement = true;
5115   bool usesOnlyOneValue = true;
5116   bool hasDominantValue = false;
5117   bool isConstant = true;
5118
5119   // Map of the number of times a particular SDValue appears in the
5120   // element list.
5121   DenseMap<SDValue, unsigned> ValueCounts;
5122   SDValue Value;
5123   for (unsigned i = 0; i < NumElts; ++i) {
5124     SDValue V = Op.getOperand(i);
5125     if (V.getOpcode() == ISD::UNDEF)
5126       continue;
5127     if (i > 0)
5128       isOnlyLowElement = false;
5129     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5130       isConstant = false;
5131
5132     ValueCounts.insert(std::make_pair(V, 0));
5133     unsigned &Count = ValueCounts[V];
5134
5135     // Is this value dominant? (takes up more than half of the lanes)
5136     if (++Count > (NumElts / 2)) {
5137       hasDominantValue = true;
5138       Value = V;
5139     }
5140   }
5141   if (ValueCounts.size() != 1)
5142     usesOnlyOneValue = false;
5143   if (!Value.getNode() && ValueCounts.size() > 0)
5144     Value = ValueCounts.begin()->first;
5145
5146   if (ValueCounts.size() == 0)
5147     return DAG.getUNDEF(VT);
5148
5149   // Loads are better lowered with insert_vector_elt/ARMISD::BUILD_VECTOR.
5150   // Keep going if we are hitting this case.
5151   if (isOnlyLowElement && !ISD::isNormalLoad(Value.getNode()))
5152     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5153
5154   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5155
5156   // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
5157   // i32 and try again.
5158   if (hasDominantValue && EltSize <= 32) {
5159     if (!isConstant) {
5160       SDValue N;
5161
5162       // If we are VDUPing a value that comes directly from a vector, that will
5163       // cause an unnecessary move to and from a GPR, where instead we could
5164       // just use VDUPLANE. We can only do this if the lane being extracted
5165       // is at a constant index, as the VDUP from lane instructions only have
5166       // constant-index forms.
5167       if (Value->getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5168           isa<ConstantSDNode>(Value->getOperand(1))) {
5169         // We need to create a new undef vector to use for the VDUPLANE if the
5170         // size of the vector from which we get the value is different than the
5171         // size of the vector that we need to create. We will insert the element
5172         // such that the register coalescer will remove unnecessary copies.
5173         if (VT != Value->getOperand(0).getValueType()) {
5174           ConstantSDNode *constIndex;
5175           constIndex = dyn_cast<ConstantSDNode>(Value->getOperand(1));
5176           assert(constIndex && "The index is not a constant!");
5177           unsigned index = constIndex->getAPIntValue().getLimitedValue() %
5178                              VT.getVectorNumElements();
5179           N =  DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5180                  DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DAG.getUNDEF(VT),
5181                         Value, DAG.getConstant(index, dl, MVT::i32)),
5182                            DAG.getConstant(index, dl, MVT::i32));
5183         } else
5184           N = DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5185                         Value->getOperand(0), Value->getOperand(1));
5186       } else
5187         N = DAG.getNode(ARMISD::VDUP, dl, VT, Value);
5188
5189       if (!usesOnlyOneValue) {
5190         // The dominant value was splatted as 'N', but we now have to insert
5191         // all differing elements.
5192         for (unsigned I = 0; I < NumElts; ++I) {
5193           if (Op.getOperand(I) == Value)
5194             continue;
5195           SmallVector<SDValue, 3> Ops;
5196           Ops.push_back(N);
5197           Ops.push_back(Op.getOperand(I));
5198           Ops.push_back(DAG.getConstant(I, dl, MVT::i32));
5199           N = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Ops);
5200         }
5201       }
5202       return N;
5203     }
5204     if (VT.getVectorElementType().isFloatingPoint()) {
5205       SmallVector<SDValue, 8> Ops;
5206       for (unsigned i = 0; i < NumElts; ++i)
5207         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, MVT::i32,
5208                                   Op.getOperand(i)));
5209       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
5210       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5211       Val = LowerBUILD_VECTOR(Val, DAG, ST);
5212       if (Val.getNode())
5213         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5214     }
5215     if (usesOnlyOneValue) {
5216       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
5217       if (isConstant && Val.getNode())
5218         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
5219     }
5220   }
5221
5222   // If all elements are constants and the case above didn't get hit, fall back
5223   // to the default expansion, which will generate a load from the constant
5224   // pool.
5225   if (isConstant)
5226     return SDValue();
5227
5228   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5229   if (NumElts >= 4) {
5230     SDValue shuffle = ReconstructShuffle(Op, DAG);
5231     if (shuffle != SDValue())
5232       return shuffle;
5233   }
5234
5235   // Vectors with 32- or 64-bit elements can be built by directly assigning
5236   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
5237   // will be legalized.
5238   if (EltSize >= 32) {
5239     // Do the expansion with floating-point types, since that is what the VFP
5240     // registers are defined to use, and since i64 is not legal.
5241     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5242     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5243     SmallVector<SDValue, 8> Ops;
5244     for (unsigned i = 0; i < NumElts; ++i)
5245       Ops.push_back(DAG.getNode(ISD::BITCAST, dl, EltVT, Op.getOperand(i)));
5246     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5247     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5248   }
5249
5250   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
5251   // know the default expansion would otherwise fall back on something even
5252   // worse. For a vector with one or two non-undef values, that's
5253   // scalar_to_vector for the elements followed by a shuffle (provided the
5254   // shuffle is valid for the target) and materialization element by element
5255   // on the stack followed by a load for everything else.
5256   if (!isConstant && !usesOnlyOneValue) {
5257     SDValue Vec = DAG.getUNDEF(VT);
5258     for (unsigned i = 0 ; i < NumElts; ++i) {
5259       SDValue V = Op.getOperand(i);
5260       if (V.getOpcode() == ISD::UNDEF)
5261         continue;
5262       SDValue LaneIdx = DAG.getConstant(i, dl, MVT::i32);
5263       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
5264     }
5265     return Vec;
5266   }
5267
5268   return SDValue();
5269 }
5270
5271 // Gather data to see if the operation can be modelled as a
5272 // shuffle in combination with VEXTs.
5273 SDValue ARMTargetLowering::ReconstructShuffle(SDValue Op,
5274                                               SelectionDAG &DAG) const {
5275   SDLoc dl(Op);
5276   EVT VT = Op.getValueType();
5277   unsigned NumElts = VT.getVectorNumElements();
5278
5279   SmallVector<SDValue, 2> SourceVecs;
5280   SmallVector<unsigned, 2> MinElts;
5281   SmallVector<unsigned, 2> MaxElts;
5282
5283   for (unsigned i = 0; i < NumElts; ++i) {
5284     SDValue V = Op.getOperand(i);
5285     if (V.getOpcode() == ISD::UNDEF)
5286       continue;
5287     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
5288       // A shuffle can only come from building a vector from various
5289       // elements of other vectors.
5290       return SDValue();
5291     } else if (V.getOperand(0).getValueType().getVectorElementType() !=
5292                VT.getVectorElementType()) {
5293       // This code doesn't know how to handle shuffles where the vector
5294       // element types do not match (this happens because type legalization
5295       // promotes the return type of EXTRACT_VECTOR_ELT).
5296       // FIXME: It might be appropriate to extend this code to handle
5297       // mismatched types.
5298       return SDValue();
5299     }
5300
5301     // Record this extraction against the appropriate vector if possible...
5302     SDValue SourceVec = V.getOperand(0);
5303     // If the element number isn't a constant, we can't effectively
5304     // analyze what's going on.
5305     if (!isa<ConstantSDNode>(V.getOperand(1)))
5306       return SDValue();
5307     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
5308     bool FoundSource = false;
5309     for (unsigned j = 0; j < SourceVecs.size(); ++j) {
5310       if (SourceVecs[j] == SourceVec) {
5311         if (MinElts[j] > EltNo)
5312           MinElts[j] = EltNo;
5313         if (MaxElts[j] < EltNo)
5314           MaxElts[j] = EltNo;
5315         FoundSource = true;
5316         break;
5317       }
5318     }
5319
5320     // Or record a new source if not...
5321     if (!FoundSource) {
5322       SourceVecs.push_back(SourceVec);
5323       MinElts.push_back(EltNo);
5324       MaxElts.push_back(EltNo);
5325     }
5326   }
5327
5328   // Currently only do something sane when at most two source vectors
5329   // involved.
5330   if (SourceVecs.size() > 2)
5331     return SDValue();
5332
5333   SDValue ShuffleSrcs[2] = {DAG.getUNDEF(VT), DAG.getUNDEF(VT) };
5334   int VEXTOffsets[2] = {0, 0};
5335
5336   // This loop extracts the usage patterns of the source vectors
5337   // and prepares appropriate SDValues for a shuffle if possible.
5338   for (unsigned i = 0; i < SourceVecs.size(); ++i) {
5339     if (SourceVecs[i].getValueType() == VT) {
5340       // No VEXT necessary
5341       ShuffleSrcs[i] = SourceVecs[i];
5342       VEXTOffsets[i] = 0;
5343       continue;
5344     } else if (SourceVecs[i].getValueType().getVectorNumElements() < NumElts) {
5345       // It probably isn't worth padding out a smaller vector just to
5346       // break it down again in a shuffle.
5347       return SDValue();
5348     }
5349
5350     // Since only 64-bit and 128-bit vectors are legal on ARM and
5351     // we've eliminated the other cases...
5352     assert(SourceVecs[i].getValueType().getVectorNumElements() == 2*NumElts &&
5353            "unexpected vector sizes in ReconstructShuffle");
5354
5355     if (MaxElts[i] - MinElts[i] >= NumElts) {
5356       // Span too large for a VEXT to cope
5357       return SDValue();
5358     }
5359
5360     if (MinElts[i] >= NumElts) {
5361       // The extraction can just take the second half
5362       VEXTOffsets[i] = NumElts;
5363       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5364                                    SourceVecs[i],
5365                                    DAG.getIntPtrConstant(NumElts, dl));
5366     } else if (MaxElts[i] < NumElts) {
5367       // The extraction can just take the first half
5368       VEXTOffsets[i] = 0;
5369       ShuffleSrcs[i] = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5370                                    SourceVecs[i],
5371                                    DAG.getIntPtrConstant(0, dl));
5372     } else {
5373       // An actual VEXT is needed
5374       VEXTOffsets[i] = MinElts[i];
5375       SDValue VEXTSrc1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5376                                      SourceVecs[i],
5377                                      DAG.getIntPtrConstant(0, dl));
5378       SDValue VEXTSrc2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT,
5379                                      SourceVecs[i],
5380                                      DAG.getIntPtrConstant(NumElts, dl));
5381       ShuffleSrcs[i] = DAG.getNode(ARMISD::VEXT, dl, VT, VEXTSrc1, VEXTSrc2,
5382                                    DAG.getConstant(VEXTOffsets[i], dl,
5383                                                    MVT::i32));
5384     }
5385   }
5386
5387   SmallVector<int, 8> Mask;
5388
5389   for (unsigned i = 0; i < NumElts; ++i) {
5390     SDValue Entry = Op.getOperand(i);
5391     if (Entry.getOpcode() == ISD::UNDEF) {
5392       Mask.push_back(-1);
5393       continue;
5394     }
5395
5396     SDValue ExtractVec = Entry.getOperand(0);
5397     int ExtractElt = cast<ConstantSDNode>(Op.getOperand(i)
5398                                           .getOperand(1))->getSExtValue();
5399     if (ExtractVec == SourceVecs[0]) {
5400       Mask.push_back(ExtractElt - VEXTOffsets[0]);
5401     } else {
5402       Mask.push_back(ExtractElt + NumElts - VEXTOffsets[1]);
5403     }
5404   }
5405
5406   // Final check before we try to produce nonsense...
5407   if (isShuffleMaskLegal(Mask, VT))
5408     return DAG.getVectorShuffle(VT, dl, ShuffleSrcs[0], ShuffleSrcs[1],
5409                                 &Mask[0]);
5410
5411   return SDValue();
5412 }
5413
5414 /// isShuffleMaskLegal - Targets can use this to indicate that they only
5415 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
5416 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
5417 /// are assumed to be legal.
5418 bool
5419 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
5420                                       EVT VT) const {
5421   if (VT.getVectorNumElements() == 4 &&
5422       (VT.is128BitVector() || VT.is64BitVector())) {
5423     unsigned PFIndexes[4];
5424     for (unsigned i = 0; i != 4; ++i) {
5425       if (M[i] < 0)
5426         PFIndexes[i] = 8;
5427       else
5428         PFIndexes[i] = M[i];
5429     }
5430
5431     // Compute the index in the perfect shuffle table.
5432     unsigned PFTableIndex =
5433       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5434     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5435     unsigned Cost = (PFEntry >> 30);
5436
5437     if (Cost <= 4)
5438       return true;
5439   }
5440
5441   bool ReverseVEXT;
5442   unsigned Imm, WhichResult;
5443
5444   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5445   return (EltSize >= 32 ||
5446           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
5447           isVREVMask(M, VT, 64) ||
5448           isVREVMask(M, VT, 32) ||
5449           isVREVMask(M, VT, 16) ||
5450           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
5451           isVTBLMask(M, VT) ||
5452           isVTRNMask(M, VT, WhichResult) ||
5453           isVUZPMask(M, VT, WhichResult) ||
5454           isVZIPMask(M, VT, WhichResult) ||
5455           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
5456           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
5457           isVZIP_v_undef_Mask(M, VT, WhichResult) ||
5458           ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(M, VT)));
5459 }
5460
5461 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5462 /// the specified operations to build the shuffle.
5463 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5464                                       SDValue RHS, SelectionDAG &DAG,
5465                                       SDLoc dl) {
5466   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5467   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
5468   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
5469
5470   enum {
5471     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5472     OP_VREV,
5473     OP_VDUP0,
5474     OP_VDUP1,
5475     OP_VDUP2,
5476     OP_VDUP3,
5477     OP_VEXT1,
5478     OP_VEXT2,
5479     OP_VEXT3,
5480     OP_VUZPL, // VUZP, left result
5481     OP_VUZPR, // VUZP, right result
5482     OP_VZIPL, // VZIP, left result
5483     OP_VZIPR, // VZIP, right result
5484     OP_VTRNL, // VTRN, left result
5485     OP_VTRNR  // VTRN, right result
5486   };
5487
5488   if (OpNum == OP_COPY) {
5489     if (LHSID == (1*9+2)*9+3) return LHS;
5490     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
5491     return RHS;
5492   }
5493
5494   SDValue OpLHS, OpRHS;
5495   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5496   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5497   EVT VT = OpLHS.getValueType();
5498
5499   switch (OpNum) {
5500   default: llvm_unreachable("Unknown shuffle opcode!");
5501   case OP_VREV:
5502     // VREV divides the vector in half and swaps within the half.
5503     if (VT.getVectorElementType() == MVT::i32 ||
5504         VT.getVectorElementType() == MVT::f32)
5505       return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
5506     // vrev <4 x i16> -> VREV32
5507     if (VT.getVectorElementType() == MVT::i16)
5508       return DAG.getNode(ARMISD::VREV32, dl, VT, OpLHS);
5509     // vrev <4 x i8> -> VREV16
5510     assert(VT.getVectorElementType() == MVT::i8);
5511     return DAG.getNode(ARMISD::VREV16, dl, VT, OpLHS);
5512   case OP_VDUP0:
5513   case OP_VDUP1:
5514   case OP_VDUP2:
5515   case OP_VDUP3:
5516     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
5517                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, dl, MVT::i32));
5518   case OP_VEXT1:
5519   case OP_VEXT2:
5520   case OP_VEXT3:
5521     return DAG.getNode(ARMISD::VEXT, dl, VT,
5522                        OpLHS, OpRHS,
5523                        DAG.getConstant(OpNum - OP_VEXT1 + 1, dl, MVT::i32));
5524   case OP_VUZPL:
5525   case OP_VUZPR:
5526     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5527                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
5528   case OP_VZIPL:
5529   case OP_VZIPR:
5530     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5531                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
5532   case OP_VTRNL:
5533   case OP_VTRNR:
5534     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5535                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
5536   }
5537 }
5538
5539 static SDValue LowerVECTOR_SHUFFLEv8i8(SDValue Op,
5540                                        ArrayRef<int> ShuffleMask,
5541                                        SelectionDAG &DAG) {
5542   // Check to see if we can use the VTBL instruction.
5543   SDValue V1 = Op.getOperand(0);
5544   SDValue V2 = Op.getOperand(1);
5545   SDLoc DL(Op);
5546
5547   SmallVector<SDValue, 8> VTBLMask;
5548   for (ArrayRef<int>::iterator
5549          I = ShuffleMask.begin(), E = ShuffleMask.end(); I != E; ++I)
5550     VTBLMask.push_back(DAG.getConstant(*I, DL, MVT::i32));
5551
5552   if (V2.getNode()->getOpcode() == ISD::UNDEF)
5553     return DAG.getNode(ARMISD::VTBL1, DL, MVT::v8i8, V1,
5554                        DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5555
5556   return DAG.getNode(ARMISD::VTBL2, DL, MVT::v8i8, V1, V2,
5557                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i8, VTBLMask));
5558 }
5559
5560 static SDValue LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(SDValue Op,
5561                                                       SelectionDAG &DAG) {
5562   SDLoc DL(Op);
5563   SDValue OpLHS = Op.getOperand(0);
5564   EVT VT = OpLHS.getValueType();
5565
5566   assert((VT == MVT::v8i16 || VT == MVT::v16i8) &&
5567          "Expect an v8i16/v16i8 type");
5568   OpLHS = DAG.getNode(ARMISD::VREV64, DL, VT, OpLHS);
5569   // For a v16i8 type: After the VREV, we have got <8, ...15, 8, ..., 0>. Now,
5570   // extract the first 8 bytes into the top double word and the last 8 bytes
5571   // into the bottom double word. The v8i16 case is similar.
5572   unsigned ExtractNum = (VT == MVT::v16i8) ? 8 : 4;
5573   return DAG.getNode(ARMISD::VEXT, DL, VT, OpLHS, OpLHS,
5574                      DAG.getConstant(ExtractNum, DL, MVT::i32));
5575 }
5576
5577 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
5578   SDValue V1 = Op.getOperand(0);
5579   SDValue V2 = Op.getOperand(1);
5580   SDLoc dl(Op);
5581   EVT VT = Op.getValueType();
5582   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5583
5584   // Convert shuffles that are directly supported on NEON to target-specific
5585   // DAG nodes, instead of keeping them as shuffles and matching them again
5586   // during code selection.  This is more efficient and avoids the possibility
5587   // of inconsistencies between legalization and selection.
5588   // FIXME: floating-point vectors should be canonicalized to integer vectors
5589   // of the same time so that they get CSEd properly.
5590   ArrayRef<int> ShuffleMask = SVN->getMask();
5591
5592   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5593   if (EltSize <= 32) {
5594     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
5595       int Lane = SVN->getSplatIndex();
5596       // If this is undef splat, generate it via "just" vdup, if possible.
5597       if (Lane == -1) Lane = 0;
5598
5599       // Test if V1 is a SCALAR_TO_VECTOR.
5600       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5601         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5602       }
5603       // Test if V1 is a BUILD_VECTOR which is equivalent to a SCALAR_TO_VECTOR
5604       // (and probably will turn into a SCALAR_TO_VECTOR once legalization
5605       // reaches it).
5606       if (Lane == 0 && V1.getOpcode() == ISD::BUILD_VECTOR &&
5607           !isa<ConstantSDNode>(V1.getOperand(0))) {
5608         bool IsScalarToVector = true;
5609         for (unsigned i = 1, e = V1.getNumOperands(); i != e; ++i)
5610           if (V1.getOperand(i).getOpcode() != ISD::UNDEF) {
5611             IsScalarToVector = false;
5612             break;
5613           }
5614         if (IsScalarToVector)
5615           return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
5616       }
5617       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
5618                          DAG.getConstant(Lane, dl, MVT::i32));
5619     }
5620
5621     bool ReverseVEXT;
5622     unsigned Imm;
5623     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
5624       if (ReverseVEXT)
5625         std::swap(V1, V2);
5626       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
5627                          DAG.getConstant(Imm, dl, MVT::i32));
5628     }
5629
5630     if (isVREVMask(ShuffleMask, VT, 64))
5631       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
5632     if (isVREVMask(ShuffleMask, VT, 32))
5633       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
5634     if (isVREVMask(ShuffleMask, VT, 16))
5635       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
5636
5637     if (V2->getOpcode() == ISD::UNDEF &&
5638         isSingletonVEXTMask(ShuffleMask, VT, Imm)) {
5639       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V1,
5640                          DAG.getConstant(Imm, dl, MVT::i32));
5641     }
5642
5643     // Check for Neon shuffles that modify both input vectors in place.
5644     // If both results are used, i.e., if there are two shuffles with the same
5645     // source operands and with masks corresponding to both results of one of
5646     // these operations, DAG memoization will ensure that a single node is
5647     // used for both shuffles.
5648     unsigned WhichResult;
5649     if (isVTRNMask(ShuffleMask, VT, WhichResult))
5650       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5651                          V1, V2).getValue(WhichResult);
5652     if (isVUZPMask(ShuffleMask, VT, WhichResult))
5653       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5654                          V1, V2).getValue(WhichResult);
5655     if (isVZIPMask(ShuffleMask, VT, WhichResult))
5656       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5657                          V1, V2).getValue(WhichResult);
5658
5659     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
5660       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
5661                          V1, V1).getValue(WhichResult);
5662     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5663       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
5664                          V1, V1).getValue(WhichResult);
5665     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
5666       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
5667                          V1, V1).getValue(WhichResult);
5668   }
5669
5670   // If the shuffle is not directly supported and it has 4 elements, use
5671   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5672   unsigned NumElts = VT.getVectorNumElements();
5673   if (NumElts == 4) {
5674     unsigned PFIndexes[4];
5675     for (unsigned i = 0; i != 4; ++i) {
5676       if (ShuffleMask[i] < 0)
5677         PFIndexes[i] = 8;
5678       else
5679         PFIndexes[i] = ShuffleMask[i];
5680     }
5681
5682     // Compute the index in the perfect shuffle table.
5683     unsigned PFTableIndex =
5684       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5685     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5686     unsigned Cost = (PFEntry >> 30);
5687
5688     if (Cost <= 4)
5689       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5690   }
5691
5692   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
5693   if (EltSize >= 32) {
5694     // Do the expansion with floating-point types, since that is what the VFP
5695     // registers are defined to use, and since i64 is not legal.
5696     EVT EltVT = EVT::getFloatingPointVT(EltSize);
5697     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
5698     V1 = DAG.getNode(ISD::BITCAST, dl, VecVT, V1);
5699     V2 = DAG.getNode(ISD::BITCAST, dl, VecVT, V2);
5700     SmallVector<SDValue, 8> Ops;
5701     for (unsigned i = 0; i < NumElts; ++i) {
5702       if (ShuffleMask[i] < 0)
5703         Ops.push_back(DAG.getUNDEF(EltVT));
5704       else
5705         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
5706                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
5707                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
5708                                                   dl, MVT::i32)));
5709     }
5710     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, Ops);
5711     return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5712   }
5713
5714   if ((VT == MVT::v8i16 || VT == MVT::v16i8) && isReverseMask(ShuffleMask, VT))
5715     return LowerReverse_VECTOR_SHUFFLEv16i8_v8i16(Op, DAG);
5716
5717   if (VT == MVT::v8i8) {
5718     SDValue NewOp = LowerVECTOR_SHUFFLEv8i8(Op, ShuffleMask, DAG);
5719     if (NewOp.getNode())
5720       return NewOp;
5721   }
5722
5723   return SDValue();
5724 }
5725
5726 static SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5727   // INSERT_VECTOR_ELT is legal only for immediate indexes.
5728   SDValue Lane = Op.getOperand(2);
5729   if (!isa<ConstantSDNode>(Lane))
5730     return SDValue();
5731
5732   return Op;
5733 }
5734
5735 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
5736   // EXTRACT_VECTOR_ELT is legal only for immediate indexes.
5737   SDValue Lane = Op.getOperand(1);
5738   if (!isa<ConstantSDNode>(Lane))
5739     return SDValue();
5740
5741   SDValue Vec = Op.getOperand(0);
5742   if (Op.getValueType() == MVT::i32 &&
5743       Vec.getValueType().getVectorElementType().getSizeInBits() < 32) {
5744     SDLoc dl(Op);
5745     return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
5746   }
5747
5748   return Op;
5749 }
5750
5751 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5752   // The only time a CONCAT_VECTORS operation can have legal types is when
5753   // two 64-bit vectors are concatenated to a 128-bit vector.
5754   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
5755          "unexpected CONCAT_VECTORS");
5756   SDLoc dl(Op);
5757   SDValue Val = DAG.getUNDEF(MVT::v2f64);
5758   SDValue Op0 = Op.getOperand(0);
5759   SDValue Op1 = Op.getOperand(1);
5760   if (Op0.getOpcode() != ISD::UNDEF)
5761     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5762                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op0),
5763                       DAG.getIntPtrConstant(0, dl));
5764   if (Op1.getOpcode() != ISD::UNDEF)
5765     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
5766                       DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op1),
5767                       DAG.getIntPtrConstant(1, dl));
5768   return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Val);
5769 }
5770
5771 /// isExtendedBUILD_VECTOR - Check if N is a constant BUILD_VECTOR where each
5772 /// element has been zero/sign-extended, depending on the isSigned parameter,
5773 /// from an integer type half its size.
5774 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
5775                                    bool isSigned) {
5776   // A v2i64 BUILD_VECTOR will have been legalized to a BITCAST from v4i32.
5777   EVT VT = N->getValueType(0);
5778   if (VT == MVT::v2i64 && N->getOpcode() == ISD::BITCAST) {
5779     SDNode *BVN = N->getOperand(0).getNode();
5780     if (BVN->getValueType(0) != MVT::v4i32 ||
5781         BVN->getOpcode() != ISD::BUILD_VECTOR)
5782       return false;
5783     unsigned LoElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5784     unsigned HiElt = 1 - LoElt;
5785     ConstantSDNode *Lo0 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt));
5786     ConstantSDNode *Hi0 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt));
5787     ConstantSDNode *Lo1 = dyn_cast<ConstantSDNode>(BVN->getOperand(LoElt+2));
5788     ConstantSDNode *Hi1 = dyn_cast<ConstantSDNode>(BVN->getOperand(HiElt+2));
5789     if (!Lo0 || !Hi0 || !Lo1 || !Hi1)
5790       return false;
5791     if (isSigned) {
5792       if (Hi0->getSExtValue() == Lo0->getSExtValue() >> 32 &&
5793           Hi1->getSExtValue() == Lo1->getSExtValue() >> 32)
5794         return true;
5795     } else {
5796       if (Hi0->isNullValue() && Hi1->isNullValue())
5797         return true;
5798     }
5799     return false;
5800   }
5801
5802   if (N->getOpcode() != ISD::BUILD_VECTOR)
5803     return false;
5804
5805   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
5806     SDNode *Elt = N->getOperand(i).getNode();
5807     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
5808       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
5809       unsigned HalfSize = EltSize / 2;
5810       if (isSigned) {
5811         if (!isIntN(HalfSize, C->getSExtValue()))
5812           return false;
5813       } else {
5814         if (!isUIntN(HalfSize, C->getZExtValue()))
5815           return false;
5816       }
5817       continue;
5818     }
5819     return false;
5820   }
5821
5822   return true;
5823 }
5824
5825 /// isSignExtended - Check if a node is a vector value that is sign-extended
5826 /// or a constant BUILD_VECTOR with sign-extended elements.
5827 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
5828   if (N->getOpcode() == ISD::SIGN_EXTEND || ISD::isSEXTLoad(N))
5829     return true;
5830   if (isExtendedBUILD_VECTOR(N, DAG, true))
5831     return true;
5832   return false;
5833 }
5834
5835 /// isZeroExtended - Check if a node is a vector value that is zero-extended
5836 /// or a constant BUILD_VECTOR with zero-extended elements.
5837 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
5838   if (N->getOpcode() == ISD::ZERO_EXTEND || ISD::isZEXTLoad(N))
5839     return true;
5840   if (isExtendedBUILD_VECTOR(N, DAG, false))
5841     return true;
5842   return false;
5843 }
5844
5845 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
5846   if (OrigVT.getSizeInBits() >= 64)
5847     return OrigVT;
5848
5849   assert(OrigVT.isSimple() && "Expecting a simple value type");
5850
5851   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
5852   switch (OrigSimpleTy) {
5853   default: llvm_unreachable("Unexpected Vector Type");
5854   case MVT::v2i8:
5855   case MVT::v2i16:
5856      return MVT::v2i32;
5857   case MVT::v4i8:
5858     return  MVT::v4i16;
5859   }
5860 }
5861
5862 /// AddRequiredExtensionForVMULL - Add a sign/zero extension to extend the total
5863 /// value size to 64 bits. We need a 64-bit D register as an operand to VMULL.
5864 /// We insert the required extension here to get the vector to fill a D register.
5865 static SDValue AddRequiredExtensionForVMULL(SDValue N, SelectionDAG &DAG,
5866                                             const EVT &OrigTy,
5867                                             const EVT &ExtTy,
5868                                             unsigned ExtOpcode) {
5869   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
5870   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
5871   // 64-bits we need to insert a new extension so that it will be 64-bits.
5872   assert(ExtTy.is128BitVector() && "Unexpected extension size");
5873   if (OrigTy.getSizeInBits() >= 64)
5874     return N;
5875
5876   // Must extend size to at least 64 bits to be used as an operand for VMULL.
5877   EVT NewVT = getExtensionTo64Bits(OrigTy);
5878
5879   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
5880 }
5881
5882 /// SkipLoadExtensionForVMULL - return a load of the original vector size that
5883 /// does not do any sign/zero extension. If the original vector is less
5884 /// than 64 bits, an appropriate extension will be added after the load to
5885 /// reach a total size of 64 bits. We have to add the extension separately
5886 /// because ARM does not have a sign/zero extending load for vectors.
5887 static SDValue SkipLoadExtensionForVMULL(LoadSDNode *LD, SelectionDAG& DAG) {
5888   EVT ExtendedTy = getExtensionTo64Bits(LD->getMemoryVT());
5889
5890   // The load already has the right type.
5891   if (ExtendedTy == LD->getMemoryVT())
5892     return DAG.getLoad(LD->getMemoryVT(), SDLoc(LD), LD->getChain(),
5893                 LD->getBasePtr(), LD->getPointerInfo(), LD->isVolatile(),
5894                 LD->isNonTemporal(), LD->isInvariant(),
5895                 LD->getAlignment());
5896
5897   // We need to create a zextload/sextload. We cannot just create a load
5898   // followed by a zext/zext node because LowerMUL is also run during normal
5899   // operation legalization where we can't create illegal types.
5900   return DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD), ExtendedTy,
5901                         LD->getChain(), LD->getBasePtr(), LD->getPointerInfo(),
5902                         LD->getMemoryVT(), LD->isVolatile(), LD->isInvariant(),
5903                         LD->isNonTemporal(), LD->getAlignment());
5904 }
5905
5906 /// SkipExtensionForVMULL - For a node that is a SIGN_EXTEND, ZERO_EXTEND,
5907 /// extending load, or BUILD_VECTOR with extended elements, return the
5908 /// unextended value. The unextended vector should be 64 bits so that it can
5909 /// be used as an operand to a VMULL instruction. If the original vector size
5910 /// before extension is less than 64 bits we add a an extension to resize
5911 /// the vector to 64 bits.
5912 static SDValue SkipExtensionForVMULL(SDNode *N, SelectionDAG &DAG) {
5913   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
5914     return AddRequiredExtensionForVMULL(N->getOperand(0), DAG,
5915                                         N->getOperand(0)->getValueType(0),
5916                                         N->getValueType(0),
5917                                         N->getOpcode());
5918
5919   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
5920     return SkipLoadExtensionForVMULL(LD, DAG);
5921
5922   // Otherwise, the value must be a BUILD_VECTOR.  For v2i64, it will
5923   // have been legalized as a BITCAST from v4i32.
5924   if (N->getOpcode() == ISD::BITCAST) {
5925     SDNode *BVN = N->getOperand(0).getNode();
5926     assert(BVN->getOpcode() == ISD::BUILD_VECTOR &&
5927            BVN->getValueType(0) == MVT::v4i32 && "expected v4i32 BUILD_VECTOR");
5928     unsigned LowElt = DAG.getTargetLoweringInfo().isBigEndian() ? 1 : 0;
5929     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), MVT::v2i32,
5930                        BVN->getOperand(LowElt), BVN->getOperand(LowElt+2));
5931   }
5932   // Construct a new BUILD_VECTOR with elements truncated to half the size.
5933   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
5934   EVT VT = N->getValueType(0);
5935   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
5936   unsigned NumElts = VT.getVectorNumElements();
5937   MVT TruncVT = MVT::getIntegerVT(EltSize);
5938   SmallVector<SDValue, 8> Ops;
5939   SDLoc dl(N);
5940   for (unsigned i = 0; i != NumElts; ++i) {
5941     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
5942     const APInt &CInt = C->getAPIntValue();
5943     // Element types smaller than 32 bits are not legal, so use i32 elements.
5944     // The values are implicitly truncated so sext vs. zext doesn't matter.
5945     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), dl, MVT::i32));
5946   }
5947   return DAG.getNode(ISD::BUILD_VECTOR, dl,
5948                      MVT::getVectorVT(TruncVT, NumElts), Ops);
5949 }
5950
5951 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
5952   unsigned Opcode = N->getOpcode();
5953   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5954     SDNode *N0 = N->getOperand(0).getNode();
5955     SDNode *N1 = N->getOperand(1).getNode();
5956     return N0->hasOneUse() && N1->hasOneUse() &&
5957       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
5958   }
5959   return false;
5960 }
5961
5962 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
5963   unsigned Opcode = N->getOpcode();
5964   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
5965     SDNode *N0 = N->getOperand(0).getNode();
5966     SDNode *N1 = N->getOperand(1).getNode();
5967     return N0->hasOneUse() && N1->hasOneUse() &&
5968       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
5969   }
5970   return false;
5971 }
5972
5973 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
5974   // Multiplications are only custom-lowered for 128-bit vectors so that
5975   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
5976   EVT VT = Op.getValueType();
5977   assert(VT.is128BitVector() && VT.isInteger() &&
5978          "unexpected type for custom-lowering ISD::MUL");
5979   SDNode *N0 = Op.getOperand(0).getNode();
5980   SDNode *N1 = Op.getOperand(1).getNode();
5981   unsigned NewOpc = 0;
5982   bool isMLA = false;
5983   bool isN0SExt = isSignExtended(N0, DAG);
5984   bool isN1SExt = isSignExtended(N1, DAG);
5985   if (isN0SExt && isN1SExt)
5986     NewOpc = ARMISD::VMULLs;
5987   else {
5988     bool isN0ZExt = isZeroExtended(N0, DAG);
5989     bool isN1ZExt = isZeroExtended(N1, DAG);
5990     if (isN0ZExt && isN1ZExt)
5991       NewOpc = ARMISD::VMULLu;
5992     else if (isN1SExt || isN1ZExt) {
5993       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
5994       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
5995       if (isN1SExt && isAddSubSExt(N0, DAG)) {
5996         NewOpc = ARMISD::VMULLs;
5997         isMLA = true;
5998       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
5999         NewOpc = ARMISD::VMULLu;
6000         isMLA = true;
6001       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
6002         std::swap(N0, N1);
6003         NewOpc = ARMISD::VMULLu;
6004         isMLA = true;
6005       }
6006     }
6007
6008     if (!NewOpc) {
6009       if (VT == MVT::v2i64)
6010         // Fall through to expand this.  It is not legal.
6011         return SDValue();
6012       else
6013         // Other vector multiplications are legal.
6014         return Op;
6015     }
6016   }
6017
6018   // Legalize to a VMULL instruction.
6019   SDLoc DL(Op);
6020   SDValue Op0;
6021   SDValue Op1 = SkipExtensionForVMULL(N1, DAG);
6022   if (!isMLA) {
6023     Op0 = SkipExtensionForVMULL(N0, DAG);
6024     assert(Op0.getValueType().is64BitVector() &&
6025            Op1.getValueType().is64BitVector() &&
6026            "unexpected types for extended operands to VMULL");
6027     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
6028   }
6029
6030   // Optimizing (zext A + zext B) * C, to (VMULL A, C) + (VMULL B, C) during
6031   // isel lowering to take advantage of no-stall back to back vmul + vmla.
6032   //   vmull q0, d4, d6
6033   //   vmlal q0, d5, d6
6034   // is faster than
6035   //   vaddl q0, d4, d5
6036   //   vmovl q1, d6
6037   //   vmul  q0, q0, q1
6038   SDValue N00 = SkipExtensionForVMULL(N0->getOperand(0).getNode(), DAG);
6039   SDValue N01 = SkipExtensionForVMULL(N0->getOperand(1).getNode(), DAG);
6040   EVT Op1VT = Op1.getValueType();
6041   return DAG.getNode(N0->getOpcode(), DL, VT,
6042                      DAG.getNode(NewOpc, DL, VT,
6043                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
6044                      DAG.getNode(NewOpc, DL, VT,
6045                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
6046 }
6047
6048 static SDValue
6049 LowerSDIV_v4i8(SDValue X, SDValue Y, SDLoc dl, SelectionDAG &DAG) {
6050   // Convert to float
6051   // float4 xf = vcvt_f32_s32(vmovl_s16(a.lo));
6052   // float4 yf = vcvt_f32_s32(vmovl_s16(b.lo));
6053   X = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, X);
6054   Y = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, Y);
6055   X = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, X);
6056   Y = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, Y);
6057   // Get reciprocal estimate.
6058   // float4 recip = vrecpeq_f32(yf);
6059   Y = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6060                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, dl, MVT::i32),
6061                    Y);
6062   // Because char has a smaller range than uchar, we can actually get away
6063   // without any newton steps.  This requires that we use a weird bias
6064   // of 0xb000, however (again, this has been exhaustively tested).
6065   // float4 result = as_float4(as_int4(xf*recip) + 0xb000);
6066   X = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, X, Y);
6067   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, X);
6068   Y = DAG.getConstant(0xb000, dl, MVT::i32);
6069   Y = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Y, Y, Y, Y);
6070   X = DAG.getNode(ISD::ADD, dl, MVT::v4i32, X, Y);
6071   X = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, X);
6072   // Convert back to short.
6073   X = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, X);
6074   X = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, X);
6075   return X;
6076 }
6077
6078 static SDValue
6079 LowerSDIV_v4i16(SDValue N0, SDValue N1, SDLoc dl, SelectionDAG &DAG) {
6080   SDValue N2;
6081   // Convert to float.
6082   // float4 yf = vcvt_f32_s32(vmovl_s16(y));
6083   // float4 xf = vcvt_f32_s32(vmovl_s16(x));
6084   N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N0);
6085   N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i32, N1);
6086   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
6087   N1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
6088
6089   // Use reciprocal estimate and one refinement step.
6090   // float4 recip = vrecpeq_f32(yf);
6091   // recip *= vrecpsq_f32(yf, recip);
6092   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6093                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, dl, MVT::i32),
6094                    N1);
6095   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6096                    DAG.getConstant(Intrinsic::arm_neon_vrecps, dl, MVT::i32),
6097                    N1, N2);
6098   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6099   // Because short has a smaller range than ushort, we can actually get away
6100   // with only a single newton step.  This requires that we use a weird bias
6101   // of 89, however (again, this has been exhaustively tested).
6102   // float4 result = as_float4(as_int4(xf*recip) + 0x89);
6103   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
6104   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
6105   N1 = DAG.getConstant(0x89, dl, MVT::i32);
6106   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
6107   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
6108   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
6109   // Convert back to integer and return.
6110   // return vmovn_s32(vcvt_s32_f32(result));
6111   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
6112   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
6113   return N0;
6114 }
6115
6116 static SDValue LowerSDIV(SDValue Op, SelectionDAG &DAG) {
6117   EVT VT = Op.getValueType();
6118   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
6119          "unexpected type for custom-lowering ISD::SDIV");
6120
6121   SDLoc dl(Op);
6122   SDValue N0 = Op.getOperand(0);
6123   SDValue N1 = Op.getOperand(1);
6124   SDValue N2, N3;
6125
6126   if (VT == MVT::v8i8) {
6127     N0 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N0);
6128     N1 = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i16, N1);
6129
6130     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6131                      DAG.getIntPtrConstant(4, dl));
6132     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6133                      DAG.getIntPtrConstant(4, dl));
6134     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6135                      DAG.getIntPtrConstant(0, dl));
6136     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6137                      DAG.getIntPtrConstant(0, dl));
6138
6139     N0 = LowerSDIV_v4i8(N0, N1, dl, DAG); // v4i16
6140     N2 = LowerSDIV_v4i8(N2, N3, dl, DAG); // v4i16
6141
6142     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
6143     N0 = LowerCONCAT_VECTORS(N0, DAG);
6144
6145     N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v8i8, N0);
6146     return N0;
6147   }
6148   return LowerSDIV_v4i16(N0, N1, dl, DAG);
6149 }
6150
6151 static SDValue LowerUDIV(SDValue Op, SelectionDAG &DAG) {
6152   EVT VT = Op.getValueType();
6153   assert((VT == MVT::v4i16 || VT == MVT::v8i8) &&
6154          "unexpected type for custom-lowering ISD::UDIV");
6155
6156   SDLoc dl(Op);
6157   SDValue N0 = Op.getOperand(0);
6158   SDValue N1 = Op.getOperand(1);
6159   SDValue N2, N3;
6160
6161   if (VT == MVT::v8i8) {
6162     N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N0);
6163     N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v8i16, N1);
6164
6165     N2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6166                      DAG.getIntPtrConstant(4, dl));
6167     N3 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6168                      DAG.getIntPtrConstant(4, dl));
6169     N0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N0,
6170                      DAG.getIntPtrConstant(0, dl));
6171     N1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MVT::v4i16, N1,
6172                      DAG.getIntPtrConstant(0, dl));
6173
6174     N0 = LowerSDIV_v4i16(N0, N1, dl, DAG); // v4i16
6175     N2 = LowerSDIV_v4i16(N2, N3, dl, DAG); // v4i16
6176
6177     N0 = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v8i16, N0, N2);
6178     N0 = LowerCONCAT_VECTORS(N0, DAG);
6179
6180     N0 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v8i8,
6181                      DAG.getConstant(Intrinsic::arm_neon_vqmovnsu, dl,
6182                                      MVT::i32),
6183                      N0);
6184     return N0;
6185   }
6186
6187   // v4i16 sdiv ... Convert to float.
6188   // float4 yf = vcvt_f32_s32(vmovl_u16(y));
6189   // float4 xf = vcvt_f32_s32(vmovl_u16(x));
6190   N0 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N0);
6191   N1 = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v4i32, N1);
6192   N0 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N0);
6193   SDValue BN1 = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::v4f32, N1);
6194
6195   // Use reciprocal estimate and two refinement steps.
6196   // float4 recip = vrecpeq_f32(yf);
6197   // recip *= vrecpsq_f32(yf, recip);
6198   // recip *= vrecpsq_f32(yf, recip);
6199   N2 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6200                    DAG.getConstant(Intrinsic::arm_neon_vrecpe, dl, MVT::i32),
6201                    BN1);
6202   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6203                    DAG.getConstant(Intrinsic::arm_neon_vrecps, dl, MVT::i32),
6204                    BN1, N2);
6205   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6206   N1 = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::v4f32,
6207                    DAG.getConstant(Intrinsic::arm_neon_vrecps, dl, MVT::i32),
6208                    BN1, N2);
6209   N2 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N1, N2);
6210   // Simply multiplying by the reciprocal estimate can leave us a few ulps
6211   // too low, so we add 2 ulps (exhaustive testing shows that this is enough,
6212   // and that it will never cause us to return an answer too large).
6213   // float4 result = as_float4(as_int4(xf*recip) + 2);
6214   N0 = DAG.getNode(ISD::FMUL, dl, MVT::v4f32, N0, N2);
6215   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, N0);
6216   N1 = DAG.getConstant(2, dl, MVT::i32);
6217   N1 = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, N1, N1, N1, N1);
6218   N0 = DAG.getNode(ISD::ADD, dl, MVT::v4i32, N0, N1);
6219   N0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, N0);
6220   // Convert back to integer and return.
6221   // return vmovn_u32(vcvt_s32_f32(result));
6222   N0 = DAG.getNode(ISD::FP_TO_SINT, dl, MVT::v4i32, N0);
6223   N0 = DAG.getNode(ISD::TRUNCATE, dl, MVT::v4i16, N0);
6224   return N0;
6225 }
6226
6227 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
6228   EVT VT = Op.getNode()->getValueType(0);
6229   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
6230
6231   unsigned Opc;
6232   bool ExtraOp = false;
6233   switch (Op.getOpcode()) {
6234   default: llvm_unreachable("Invalid code");
6235   case ISD::ADDC: Opc = ARMISD::ADDC; break;
6236   case ISD::ADDE: Opc = ARMISD::ADDE; ExtraOp = true; break;
6237   case ISD::SUBC: Opc = ARMISD::SUBC; break;
6238   case ISD::SUBE: Opc = ARMISD::SUBE; ExtraOp = true; break;
6239   }
6240
6241   if (!ExtraOp)
6242     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6243                        Op.getOperand(1));
6244   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
6245                      Op.getOperand(1), Op.getOperand(2));
6246 }
6247
6248 SDValue ARMTargetLowering::LowerFSINCOS(SDValue Op, SelectionDAG &DAG) const {
6249   assert(Subtarget->isTargetDarwin());
6250
6251   // For iOS, we want to call an alternative entry point: __sincos_stret,
6252   // return values are passed via sret.
6253   SDLoc dl(Op);
6254   SDValue Arg = Op.getOperand(0);
6255   EVT ArgVT = Arg.getValueType();
6256   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
6257
6258   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
6259   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6260
6261   // Pair of floats / doubles used to pass the result.
6262   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
6263
6264   // Create stack object for sret.
6265   const uint64_t ByteSize = TLI.getDataLayout()->getTypeAllocSize(RetTy);
6266   const unsigned StackAlign = TLI.getDataLayout()->getPrefTypeAlignment(RetTy);
6267   int FrameIdx = FrameInfo->CreateStackObject(ByteSize, StackAlign, false);
6268   SDValue SRet = DAG.getFrameIndex(FrameIdx, TLI.getPointerTy());
6269
6270   ArgListTy Args;
6271   ArgListEntry Entry;
6272
6273   Entry.Node = SRet;
6274   Entry.Ty = RetTy->getPointerTo();
6275   Entry.isSExt = false;
6276   Entry.isZExt = false;
6277   Entry.isSRet = true;
6278   Args.push_back(Entry);
6279
6280   Entry.Node = Arg;
6281   Entry.Ty = ArgTy;
6282   Entry.isSExt = false;
6283   Entry.isZExt = false;
6284   Args.push_back(Entry);
6285
6286   const char *LibcallName  = (ArgVT == MVT::f64)
6287   ? "__sincos_stret" : "__sincosf_stret";
6288   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
6289
6290   TargetLowering::CallLoweringInfo CLI(DAG);
6291   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
6292     .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()), Callee,
6293                std::move(Args), 0)
6294     .setDiscardResult();
6295
6296   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
6297
6298   SDValue LoadSin = DAG.getLoad(ArgVT, dl, CallResult.second, SRet,
6299                                 MachinePointerInfo(), false, false, false, 0);
6300
6301   // Address of cos field.
6302   SDValue Add = DAG.getNode(ISD::ADD, dl, getPointerTy(), SRet,
6303                             DAG.getIntPtrConstant(ArgVT.getStoreSize(), dl));
6304   SDValue LoadCos = DAG.getLoad(ArgVT, dl, LoadSin.getValue(1), Add,
6305                                 MachinePointerInfo(), false, false, false, 0);
6306
6307   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
6308   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys,
6309                      LoadSin.getValue(0), LoadCos.getValue(0));
6310 }
6311
6312 static SDValue LowerAtomicLoadStore(SDValue Op, SelectionDAG &DAG) {
6313   // Monotonic load/store is legal for all targets
6314   if (cast<AtomicSDNode>(Op)->getOrdering() <= Monotonic)
6315     return Op;
6316
6317   // Acquire/Release load/store is not legal for targets without a
6318   // dmb or equivalent available.
6319   return SDValue();
6320 }
6321
6322 static void ReplaceREADCYCLECOUNTER(SDNode *N,
6323                                     SmallVectorImpl<SDValue> &Results,
6324                                     SelectionDAG &DAG,
6325                                     const ARMSubtarget *Subtarget) {
6326   SDLoc DL(N);
6327   SDValue Cycles32, OutChain;
6328
6329   if (Subtarget->hasPerfMon()) {
6330     // Under Power Management extensions, the cycle-count is:
6331     //    mrc p15, #0, <Rt>, c9, c13, #0
6332     SDValue Ops[] = { N->getOperand(0), // Chain
6333                       DAG.getConstant(Intrinsic::arm_mrc, DL, MVT::i32),
6334                       DAG.getConstant(15, DL, MVT::i32),
6335                       DAG.getConstant(0, DL, MVT::i32),
6336                       DAG.getConstant(9, DL, MVT::i32),
6337                       DAG.getConstant(13, DL, MVT::i32),
6338                       DAG.getConstant(0, DL, MVT::i32)
6339     };
6340
6341     Cycles32 = DAG.getNode(ISD::INTRINSIC_W_CHAIN, DL,
6342                            DAG.getVTList(MVT::i32, MVT::Other), Ops);
6343     OutChain = Cycles32.getValue(1);
6344   } else {
6345     // Intrinsic is defined to return 0 on unsupported platforms. Technically
6346     // there are older ARM CPUs that have implementation-specific ways of
6347     // obtaining this information (FIXME!).
6348     Cycles32 = DAG.getConstant(0, DL, MVT::i32);
6349     OutChain = DAG.getEntryNode();
6350   }
6351
6352
6353   SDValue Cycles64 = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64,
6354                                  Cycles32, DAG.getConstant(0, DL, MVT::i32));
6355   Results.push_back(Cycles64);
6356   Results.push_back(OutChain);
6357 }
6358
6359 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
6360   switch (Op.getOpcode()) {
6361   default: llvm_unreachable("Don't know how to custom lower this!");
6362   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
6363   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
6364   case ISD::GlobalAddress:
6365     switch (Subtarget->getTargetTriple().getObjectFormat()) {
6366     default: llvm_unreachable("unknown object format");
6367     case Triple::COFF:
6368       return LowerGlobalAddressWindows(Op, DAG);
6369     case Triple::ELF:
6370       return LowerGlobalAddressELF(Op, DAG);
6371     case Triple::MachO:
6372       return LowerGlobalAddressDarwin(Op, DAG);
6373     }
6374   case ISD::GlobalTLSAddress: return LowerGlobalTLSAddress(Op, DAG);
6375   case ISD::SELECT:        return LowerSELECT(Op, DAG);
6376   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
6377   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
6378   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
6379   case ISD::VASTART:       return LowerVASTART(Op, DAG);
6380   case ISD::ATOMIC_FENCE:  return LowerATOMIC_FENCE(Op, DAG, Subtarget);
6381   case ISD::PREFETCH:      return LowerPREFETCH(Op, DAG, Subtarget);
6382   case ISD::SINT_TO_FP:
6383   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
6384   case ISD::FP_TO_SINT:
6385   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
6386   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
6387   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
6388   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
6389   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
6390   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
6391   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
6392   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
6393                                                                Subtarget);
6394   case ISD::BITCAST:       return ExpandBITCAST(Op.getNode(), DAG);
6395   case ISD::SHL:
6396   case ISD::SRL:
6397   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
6398   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
6399   case ISD::SRL_PARTS:
6400   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
6401   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
6402   case ISD::CTPOP:         return LowerCTPOP(Op.getNode(), DAG, Subtarget);
6403   case ISD::SETCC:         return LowerVSETCC(Op, DAG);
6404   case ISD::ConstantFP:    return LowerConstantFP(Op, DAG, Subtarget);
6405   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
6406   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
6407   case ISD::INSERT_VECTOR_ELT: return LowerINSERT_VECTOR_ELT(Op, DAG);
6408   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
6409   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
6410   case ISD::FLT_ROUNDS_:   return LowerFLT_ROUNDS_(Op, DAG);
6411   case ISD::MUL:           return LowerMUL(Op, DAG);
6412   case ISD::SDIV:          return LowerSDIV(Op, DAG);
6413   case ISD::UDIV:          return LowerUDIV(Op, DAG);
6414   case ISD::ADDC:
6415   case ISD::ADDE:
6416   case ISD::SUBC:
6417   case ISD::SUBE:          return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
6418   case ISD::SADDO:
6419   case ISD::UADDO:
6420   case ISD::SSUBO:
6421   case ISD::USUBO:
6422     return LowerXALUO(Op, DAG);
6423   case ISD::ATOMIC_LOAD:
6424   case ISD::ATOMIC_STORE:  return LowerAtomicLoadStore(Op, DAG);
6425   case ISD::FSINCOS:       return LowerFSINCOS(Op, DAG);
6426   case ISD::SDIVREM:
6427   case ISD::UDIVREM:       return LowerDivRem(Op, DAG);
6428   case ISD::DYNAMIC_STACKALLOC:
6429     if (Subtarget->getTargetTriple().isWindowsItaniumEnvironment())
6430       return LowerDYNAMIC_STACKALLOC(Op, DAG);
6431     llvm_unreachable("Don't know how to custom lower this!");
6432   case ISD::FP_ROUND: return LowerFP_ROUND(Op, DAG);
6433   case ISD::FP_EXTEND: return LowerFP_EXTEND(Op, DAG);
6434   }
6435 }
6436
6437 /// ReplaceNodeResults - Replace the results of node with an illegal result
6438 /// type with new values built out of custom code.
6439 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
6440                                            SmallVectorImpl<SDValue>&Results,
6441                                            SelectionDAG &DAG) const {
6442   SDValue Res;
6443   switch (N->getOpcode()) {
6444   default:
6445     llvm_unreachable("Don't know how to custom expand this!");
6446   case ISD::BITCAST:
6447     Res = ExpandBITCAST(N, DAG);
6448     break;
6449   case ISD::SRL:
6450   case ISD::SRA:
6451     Res = Expand64BitShift(N, DAG, Subtarget);
6452     break;
6453   case ISD::READCYCLECOUNTER:
6454     ReplaceREADCYCLECOUNTER(N, Results, DAG, Subtarget);
6455     return;
6456   }
6457   if (Res.getNode())
6458     Results.push_back(Res);
6459 }
6460
6461 //===----------------------------------------------------------------------===//
6462 //                           ARM Scheduler Hooks
6463 //===----------------------------------------------------------------------===//
6464
6465 /// SetupEntryBlockForSjLj - Insert code into the entry block that creates and
6466 /// registers the function context.
6467 void ARMTargetLowering::
6468 SetupEntryBlockForSjLj(MachineInstr *MI, MachineBasicBlock *MBB,
6469                        MachineBasicBlock *DispatchBB, int FI) const {
6470   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
6471   DebugLoc dl = MI->getDebugLoc();
6472   MachineFunction *MF = MBB->getParent();
6473   MachineRegisterInfo *MRI = &MF->getRegInfo();
6474   MachineConstantPool *MCP = MF->getConstantPool();
6475   ARMFunctionInfo *AFI = MF->getInfo<ARMFunctionInfo>();
6476   const Function *F = MF->getFunction();
6477
6478   bool isThumb = Subtarget->isThumb();
6479   bool isThumb2 = Subtarget->isThumb2();
6480
6481   unsigned PCLabelId = AFI->createPICLabelUId();
6482   unsigned PCAdj = (isThumb || isThumb2) ? 4 : 8;
6483   ARMConstantPoolValue *CPV =
6484     ARMConstantPoolMBB::Create(F->getContext(), DispatchBB, PCLabelId, PCAdj);
6485   unsigned CPI = MCP->getConstantPoolIndex(CPV, 4);
6486
6487   const TargetRegisterClass *TRC = isThumb ? &ARM::tGPRRegClass
6488                                            : &ARM::GPRRegClass;
6489
6490   // Grab constant pool and fixed stack memory operands.
6491   MachineMemOperand *CPMMO =
6492     MF->getMachineMemOperand(MachinePointerInfo::getConstantPool(),
6493                              MachineMemOperand::MOLoad, 4, 4);
6494
6495   MachineMemOperand *FIMMOSt =
6496     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6497                              MachineMemOperand::MOStore, 4, 4);
6498
6499   // Load the address of the dispatch MBB into the jump buffer.
6500   if (isThumb2) {
6501     // Incoming value: jbuf
6502     //   ldr.n  r5, LCPI1_1
6503     //   orr    r5, r5, #1
6504     //   add    r5, pc
6505     //   str    r5, [$jbuf, #+4] ; &jbuf[1]
6506     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6507     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2LDRpci), NewVReg1)
6508                    .addConstantPoolIndex(CPI)
6509                    .addMemOperand(CPMMO));
6510     // Set the low bit because of thumb mode.
6511     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6512     AddDefaultCC(
6513       AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2ORRri), NewVReg2)
6514                      .addReg(NewVReg1, RegState::Kill)
6515                      .addImm(0x01)));
6516     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6517     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg3)
6518       .addReg(NewVReg2, RegState::Kill)
6519       .addImm(PCLabelId);
6520     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::t2STRi12))
6521                    .addReg(NewVReg3, RegState::Kill)
6522                    .addFrameIndex(FI)
6523                    .addImm(36)  // &jbuf[1] :: pc
6524                    .addMemOperand(FIMMOSt));
6525   } else if (isThumb) {
6526     // Incoming value: jbuf
6527     //   ldr.n  r1, LCPI1_4
6528     //   add    r1, pc
6529     //   mov    r2, #1
6530     //   orrs   r1, r2
6531     //   add    r2, $jbuf, #+4 ; &jbuf[1]
6532     //   str    r1, [r2]
6533     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6534     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tLDRpci), NewVReg1)
6535                    .addConstantPoolIndex(CPI)
6536                    .addMemOperand(CPMMO));
6537     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6538     BuildMI(*MBB, MI, dl, TII->get(ARM::tPICADD), NewVReg2)
6539       .addReg(NewVReg1, RegState::Kill)
6540       .addImm(PCLabelId);
6541     // Set the low bit because of thumb mode.
6542     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6543     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tMOVi8), NewVReg3)
6544                    .addReg(ARM::CPSR, RegState::Define)
6545                    .addImm(1));
6546     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6547     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tORR), NewVReg4)
6548                    .addReg(ARM::CPSR, RegState::Define)
6549                    .addReg(NewVReg2, RegState::Kill)
6550                    .addReg(NewVReg3, RegState::Kill));
6551     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6552     BuildMI(*MBB, MI, dl, TII->get(ARM::tADDframe), NewVReg5)
6553             .addFrameIndex(FI)
6554             .addImm(36); // &jbuf[1] :: pc
6555     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::tSTRi))
6556                    .addReg(NewVReg4, RegState::Kill)
6557                    .addReg(NewVReg5, RegState::Kill)
6558                    .addImm(0)
6559                    .addMemOperand(FIMMOSt));
6560   } else {
6561     // Incoming value: jbuf
6562     //   ldr  r1, LCPI1_1
6563     //   add  r1, pc, r1
6564     //   str  r1, [$jbuf, #+4] ; &jbuf[1]
6565     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6566     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::LDRi12),  NewVReg1)
6567                    .addConstantPoolIndex(CPI)
6568                    .addImm(0)
6569                    .addMemOperand(CPMMO));
6570     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6571     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::PICADD), NewVReg2)
6572                    .addReg(NewVReg1, RegState::Kill)
6573                    .addImm(PCLabelId));
6574     AddDefaultPred(BuildMI(*MBB, MI, dl, TII->get(ARM::STRi12))
6575                    .addReg(NewVReg2, RegState::Kill)
6576                    .addFrameIndex(FI)
6577                    .addImm(36)  // &jbuf[1] :: pc
6578                    .addMemOperand(FIMMOSt));
6579   }
6580 }
6581
6582 void ARMTargetLowering::EmitSjLjDispatchBlock(MachineInstr *MI,
6583                                               MachineBasicBlock *MBB) const {
6584   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
6585   DebugLoc dl = MI->getDebugLoc();
6586   MachineFunction *MF = MBB->getParent();
6587   MachineRegisterInfo *MRI = &MF->getRegInfo();
6588   MachineFrameInfo *MFI = MF->getFrameInfo();
6589   int FI = MFI->getFunctionContextIndex();
6590
6591   const TargetRegisterClass *TRC = Subtarget->isThumb() ? &ARM::tGPRRegClass
6592                                                         : &ARM::GPRnopcRegClass;
6593
6594   // Get a mapping of the call site numbers to all of the landing pads they're
6595   // associated with.
6596   DenseMap<unsigned, SmallVector<MachineBasicBlock*, 2> > CallSiteNumToLPad;
6597   unsigned MaxCSNum = 0;
6598   MachineModuleInfo &MMI = MF->getMMI();
6599   for (MachineFunction::iterator BB = MF->begin(), E = MF->end(); BB != E;
6600        ++BB) {
6601     if (!BB->isLandingPad()) continue;
6602
6603     // FIXME: We should assert that the EH_LABEL is the first MI in the landing
6604     // pad.
6605     for (MachineBasicBlock::iterator
6606            II = BB->begin(), IE = BB->end(); II != IE; ++II) {
6607       if (!II->isEHLabel()) continue;
6608
6609       MCSymbol *Sym = II->getOperand(0).getMCSymbol();
6610       if (!MMI.hasCallSiteLandingPad(Sym)) continue;
6611
6612       SmallVectorImpl<unsigned> &CallSiteIdxs = MMI.getCallSiteLandingPad(Sym);
6613       for (SmallVectorImpl<unsigned>::iterator
6614              CSI = CallSiteIdxs.begin(), CSE = CallSiteIdxs.end();
6615            CSI != CSE; ++CSI) {
6616         CallSiteNumToLPad[*CSI].push_back(BB);
6617         MaxCSNum = std::max(MaxCSNum, *CSI);
6618       }
6619       break;
6620     }
6621   }
6622
6623   // Get an ordered list of the machine basic blocks for the jump table.
6624   std::vector<MachineBasicBlock*> LPadList;
6625   SmallPtrSet<MachineBasicBlock*, 64> InvokeBBs;
6626   LPadList.reserve(CallSiteNumToLPad.size());
6627   for (unsigned I = 1; I <= MaxCSNum; ++I) {
6628     SmallVectorImpl<MachineBasicBlock*> &MBBList = CallSiteNumToLPad[I];
6629     for (SmallVectorImpl<MachineBasicBlock*>::iterator
6630            II = MBBList.begin(), IE = MBBList.end(); II != IE; ++II) {
6631       LPadList.push_back(*II);
6632       InvokeBBs.insert((*II)->pred_begin(), (*II)->pred_end());
6633     }
6634   }
6635
6636   assert(!LPadList.empty() &&
6637          "No landing pad destinations for the dispatch jump table!");
6638
6639   // Create the jump table and associated information.
6640   MachineJumpTableInfo *JTI =
6641     MF->getOrCreateJumpTableInfo(MachineJumpTableInfo::EK_Inline);
6642   unsigned MJTI = JTI->createJumpTableIndex(LPadList);
6643   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
6644
6645   // Create the MBBs for the dispatch code.
6646
6647   // Shove the dispatch's address into the return slot in the function context.
6648   MachineBasicBlock *DispatchBB = MF->CreateMachineBasicBlock();
6649   DispatchBB->setIsLandingPad();
6650
6651   MachineBasicBlock *TrapBB = MF->CreateMachineBasicBlock();
6652   unsigned trap_opcode;
6653   if (Subtarget->isThumb())
6654     trap_opcode = ARM::tTRAP;
6655   else
6656     trap_opcode = Subtarget->useNaClTrap() ? ARM::TRAPNaCl : ARM::TRAP;
6657
6658   BuildMI(TrapBB, dl, TII->get(trap_opcode));
6659   DispatchBB->addSuccessor(TrapBB);
6660
6661   MachineBasicBlock *DispContBB = MF->CreateMachineBasicBlock();
6662   DispatchBB->addSuccessor(DispContBB);
6663
6664   // Insert and MBBs.
6665   MF->insert(MF->end(), DispatchBB);
6666   MF->insert(MF->end(), DispContBB);
6667   MF->insert(MF->end(), TrapBB);
6668
6669   // Insert code into the entry block that creates and registers the function
6670   // context.
6671   SetupEntryBlockForSjLj(MI, MBB, DispatchBB, FI);
6672
6673   MachineMemOperand *FIMMOLd =
6674     MF->getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
6675                              MachineMemOperand::MOLoad |
6676                              MachineMemOperand::MOVolatile, 4, 4);
6677
6678   MachineInstrBuilder MIB;
6679   MIB = BuildMI(DispatchBB, dl, TII->get(ARM::Int_eh_sjlj_dispatchsetup));
6680
6681   const ARMBaseInstrInfo *AII = static_cast<const ARMBaseInstrInfo*>(TII);
6682   const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
6683
6684   // Add a register mask with no preserved registers.  This results in all
6685   // registers being marked as clobbered.
6686   MIB.addRegMask(RI.getNoPreservedMask());
6687
6688   unsigned NumLPads = LPadList.size();
6689   if (Subtarget->isThumb2()) {
6690     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6691     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2LDRi12), NewVReg1)
6692                    .addFrameIndex(FI)
6693                    .addImm(4)
6694                    .addMemOperand(FIMMOLd));
6695
6696     if (NumLPads < 256) {
6697       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPri))
6698                      .addReg(NewVReg1)
6699                      .addImm(LPadList.size()));
6700     } else {
6701       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6702       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVi16), VReg1)
6703                      .addImm(NumLPads & 0xFFFF));
6704
6705       unsigned VReg2 = VReg1;
6706       if ((NumLPads & 0xFFFF0000) != 0) {
6707         VReg2 = MRI->createVirtualRegister(TRC);
6708         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2MOVTi16), VReg2)
6709                        .addReg(VReg1)
6710                        .addImm(NumLPads >> 16));
6711       }
6712
6713       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::t2CMPrr))
6714                      .addReg(NewVReg1)
6715                      .addReg(VReg2));
6716     }
6717
6718     BuildMI(DispatchBB, dl, TII->get(ARM::t2Bcc))
6719       .addMBB(TrapBB)
6720       .addImm(ARMCC::HI)
6721       .addReg(ARM::CPSR);
6722
6723     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6724     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::t2LEApcrelJT),NewVReg3)
6725                    .addJumpTableIndex(MJTI));
6726
6727     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6728     AddDefaultCC(
6729       AddDefaultPred(
6730         BuildMI(DispContBB, dl, TII->get(ARM::t2ADDrs), NewVReg4)
6731         .addReg(NewVReg3, RegState::Kill)
6732         .addReg(NewVReg1)
6733         .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6734
6735     BuildMI(DispContBB, dl, TII->get(ARM::t2BR_JT))
6736       .addReg(NewVReg4, RegState::Kill)
6737       .addReg(NewVReg1)
6738       .addJumpTableIndex(MJTI);
6739   } else if (Subtarget->isThumb()) {
6740     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6741     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRspi), NewVReg1)
6742                    .addFrameIndex(FI)
6743                    .addImm(1)
6744                    .addMemOperand(FIMMOLd));
6745
6746     if (NumLPads < 256) {
6747       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPi8))
6748                      .addReg(NewVReg1)
6749                      .addImm(NumLPads));
6750     } else {
6751       MachineConstantPool *ConstantPool = MF->getConstantPool();
6752       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6753       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6754
6755       // MachineConstantPool wants an explicit alignment.
6756       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6757       if (Align == 0)
6758         Align = getDataLayout()->getTypeAllocSize(C->getType());
6759       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6760
6761       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6762       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tLDRpci))
6763                      .addReg(VReg1, RegState::Define)
6764                      .addConstantPoolIndex(Idx));
6765       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::tCMPr))
6766                      .addReg(NewVReg1)
6767                      .addReg(VReg1));
6768     }
6769
6770     BuildMI(DispatchBB, dl, TII->get(ARM::tBcc))
6771       .addMBB(TrapBB)
6772       .addImm(ARMCC::HI)
6773       .addReg(ARM::CPSR);
6774
6775     unsigned NewVReg2 = MRI->createVirtualRegister(TRC);
6776     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLSLri), NewVReg2)
6777                    .addReg(ARM::CPSR, RegState::Define)
6778                    .addReg(NewVReg1)
6779                    .addImm(2));
6780
6781     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6782     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLEApcrelJT), NewVReg3)
6783                    .addJumpTableIndex(MJTI));
6784
6785     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6786     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg4)
6787                    .addReg(ARM::CPSR, RegState::Define)
6788                    .addReg(NewVReg2, RegState::Kill)
6789                    .addReg(NewVReg3));
6790
6791     MachineMemOperand *JTMMOLd =
6792       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6793                                MachineMemOperand::MOLoad, 4, 4);
6794
6795     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6796     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tLDRi), NewVReg5)
6797                    .addReg(NewVReg4, RegState::Kill)
6798                    .addImm(0)
6799                    .addMemOperand(JTMMOLd));
6800
6801     unsigned NewVReg6 = NewVReg5;
6802     if (RelocM == Reloc::PIC_) {
6803       NewVReg6 = MRI->createVirtualRegister(TRC);
6804       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::tADDrr), NewVReg6)
6805                      .addReg(ARM::CPSR, RegState::Define)
6806                      .addReg(NewVReg5, RegState::Kill)
6807                      .addReg(NewVReg3));
6808     }
6809
6810     BuildMI(DispContBB, dl, TII->get(ARM::tBR_JTr))
6811       .addReg(NewVReg6, RegState::Kill)
6812       .addJumpTableIndex(MJTI);
6813   } else {
6814     unsigned NewVReg1 = MRI->createVirtualRegister(TRC);
6815     AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRi12), NewVReg1)
6816                    .addFrameIndex(FI)
6817                    .addImm(4)
6818                    .addMemOperand(FIMMOLd));
6819
6820     if (NumLPads < 256) {
6821       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPri))
6822                      .addReg(NewVReg1)
6823                      .addImm(NumLPads));
6824     } else if (Subtarget->hasV6T2Ops() && isUInt<16>(NumLPads)) {
6825       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6826       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVi16), VReg1)
6827                      .addImm(NumLPads & 0xFFFF));
6828
6829       unsigned VReg2 = VReg1;
6830       if ((NumLPads & 0xFFFF0000) != 0) {
6831         VReg2 = MRI->createVirtualRegister(TRC);
6832         AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::MOVTi16), VReg2)
6833                        .addReg(VReg1)
6834                        .addImm(NumLPads >> 16));
6835       }
6836
6837       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6838                      .addReg(NewVReg1)
6839                      .addReg(VReg2));
6840     } else {
6841       MachineConstantPool *ConstantPool = MF->getConstantPool();
6842       Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
6843       const Constant *C = ConstantInt::get(Int32Ty, NumLPads);
6844
6845       // MachineConstantPool wants an explicit alignment.
6846       unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
6847       if (Align == 0)
6848         Align = getDataLayout()->getTypeAllocSize(C->getType());
6849       unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
6850
6851       unsigned VReg1 = MRI->createVirtualRegister(TRC);
6852       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::LDRcp))
6853                      .addReg(VReg1, RegState::Define)
6854                      .addConstantPoolIndex(Idx)
6855                      .addImm(0));
6856       AddDefaultPred(BuildMI(DispatchBB, dl, TII->get(ARM::CMPrr))
6857                      .addReg(NewVReg1)
6858                      .addReg(VReg1, RegState::Kill));
6859     }
6860
6861     BuildMI(DispatchBB, dl, TII->get(ARM::Bcc))
6862       .addMBB(TrapBB)
6863       .addImm(ARMCC::HI)
6864       .addReg(ARM::CPSR);
6865
6866     unsigned NewVReg3 = MRI->createVirtualRegister(TRC);
6867     AddDefaultCC(
6868       AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::MOVsi), NewVReg3)
6869                      .addReg(NewVReg1)
6870                      .addImm(ARM_AM::getSORegOpc(ARM_AM::lsl, 2))));
6871     unsigned NewVReg4 = MRI->createVirtualRegister(TRC);
6872     AddDefaultPred(BuildMI(DispContBB, dl, TII->get(ARM::LEApcrelJT), NewVReg4)
6873                    .addJumpTableIndex(MJTI));
6874
6875     MachineMemOperand *JTMMOLd =
6876       MF->getMachineMemOperand(MachinePointerInfo::getJumpTable(),
6877                                MachineMemOperand::MOLoad, 4, 4);
6878     unsigned NewVReg5 = MRI->createVirtualRegister(TRC);
6879     AddDefaultPred(
6880       BuildMI(DispContBB, dl, TII->get(ARM::LDRrs), NewVReg5)
6881       .addReg(NewVReg3, RegState::Kill)
6882       .addReg(NewVReg4)
6883       .addImm(0)
6884       .addMemOperand(JTMMOLd));
6885
6886     if (RelocM == Reloc::PIC_) {
6887       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTadd))
6888         .addReg(NewVReg5, RegState::Kill)
6889         .addReg(NewVReg4)
6890         .addJumpTableIndex(MJTI);
6891     } else {
6892       BuildMI(DispContBB, dl, TII->get(ARM::BR_JTr))
6893         .addReg(NewVReg5, RegState::Kill)
6894         .addJumpTableIndex(MJTI);
6895     }
6896   }
6897
6898   // Add the jump table entries as successors to the MBB.
6899   SmallPtrSet<MachineBasicBlock*, 8> SeenMBBs;
6900   for (std::vector<MachineBasicBlock*>::iterator
6901          I = LPadList.begin(), E = LPadList.end(); I != E; ++I) {
6902     MachineBasicBlock *CurMBB = *I;
6903     if (SeenMBBs.insert(CurMBB).second)
6904       DispContBB->addSuccessor(CurMBB);
6905   }
6906
6907   // N.B. the order the invoke BBs are processed in doesn't matter here.
6908   const MCPhysReg *SavedRegs = RI.getCalleeSavedRegs(MF);
6909   SmallVector<MachineBasicBlock*, 64> MBBLPads;
6910   for (MachineBasicBlock *BB : InvokeBBs) {
6911
6912     // Remove the landing pad successor from the invoke block and replace it
6913     // with the new dispatch block.
6914     SmallVector<MachineBasicBlock*, 4> Successors(BB->succ_begin(),
6915                                                   BB->succ_end());
6916     while (!Successors.empty()) {
6917       MachineBasicBlock *SMBB = Successors.pop_back_val();
6918       if (SMBB->isLandingPad()) {
6919         BB->removeSuccessor(SMBB);
6920         MBBLPads.push_back(SMBB);
6921       }
6922     }
6923
6924     BB->addSuccessor(DispatchBB);
6925
6926     // Find the invoke call and mark all of the callee-saved registers as
6927     // 'implicit defined' so that they're spilled. This prevents code from
6928     // moving instructions to before the EH block, where they will never be
6929     // executed.
6930     for (MachineBasicBlock::reverse_iterator
6931            II = BB->rbegin(), IE = BB->rend(); II != IE; ++II) {
6932       if (!II->isCall()) continue;
6933
6934       DenseMap<unsigned, bool> DefRegs;
6935       for (MachineInstr::mop_iterator
6936              OI = II->operands_begin(), OE = II->operands_end();
6937            OI != OE; ++OI) {
6938         if (!OI->isReg()) continue;
6939         DefRegs[OI->getReg()] = true;
6940       }
6941
6942       MachineInstrBuilder MIB(*MF, &*II);
6943
6944       for (unsigned i = 0; SavedRegs[i] != 0; ++i) {
6945         unsigned Reg = SavedRegs[i];
6946         if (Subtarget->isThumb2() &&
6947             !ARM::tGPRRegClass.contains(Reg) &&
6948             !ARM::hGPRRegClass.contains(Reg))
6949           continue;
6950         if (Subtarget->isThumb1Only() && !ARM::tGPRRegClass.contains(Reg))
6951           continue;
6952         if (!Subtarget->isThumb() && !ARM::GPRRegClass.contains(Reg))
6953           continue;
6954         if (!DefRegs[Reg])
6955           MIB.addReg(Reg, RegState::ImplicitDefine | RegState::Dead);
6956       }
6957
6958       break;
6959     }
6960   }
6961
6962   // Mark all former landing pads as non-landing pads. The dispatch is the only
6963   // landing pad now.
6964   for (SmallVectorImpl<MachineBasicBlock*>::iterator
6965          I = MBBLPads.begin(), E = MBBLPads.end(); I != E; ++I)
6966     (*I)->setIsLandingPad(false);
6967
6968   // The instruction is gone now.
6969   MI->eraseFromParent();
6970 }
6971
6972 static
6973 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
6974   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
6975        E = MBB->succ_end(); I != E; ++I)
6976     if (*I != Succ)
6977       return *I;
6978   llvm_unreachable("Expecting a BB with two successors!");
6979 }
6980
6981 /// Return the load opcode for a given load size. If load size >= 8,
6982 /// neon opcode will be returned.
6983 static unsigned getLdOpcode(unsigned LdSize, bool IsThumb1, bool IsThumb2) {
6984   if (LdSize >= 8)
6985     return LdSize == 16 ? ARM::VLD1q32wb_fixed
6986                         : LdSize == 8 ? ARM::VLD1d32wb_fixed : 0;
6987   if (IsThumb1)
6988     return LdSize == 4 ? ARM::tLDRi
6989                        : LdSize == 2 ? ARM::tLDRHi
6990                                      : LdSize == 1 ? ARM::tLDRBi : 0;
6991   if (IsThumb2)
6992     return LdSize == 4 ? ARM::t2LDR_POST
6993                        : LdSize == 2 ? ARM::t2LDRH_POST
6994                                      : LdSize == 1 ? ARM::t2LDRB_POST : 0;
6995   return LdSize == 4 ? ARM::LDR_POST_IMM
6996                      : LdSize == 2 ? ARM::LDRH_POST
6997                                    : LdSize == 1 ? ARM::LDRB_POST_IMM : 0;
6998 }
6999
7000 /// Return the store opcode for a given store size. If store size >= 8,
7001 /// neon opcode will be returned.
7002 static unsigned getStOpcode(unsigned StSize, bool IsThumb1, bool IsThumb2) {
7003   if (StSize >= 8)
7004     return StSize == 16 ? ARM::VST1q32wb_fixed
7005                         : StSize == 8 ? ARM::VST1d32wb_fixed : 0;
7006   if (IsThumb1)
7007     return StSize == 4 ? ARM::tSTRi
7008                        : StSize == 2 ? ARM::tSTRHi
7009                                      : StSize == 1 ? ARM::tSTRBi : 0;
7010   if (IsThumb2)
7011     return StSize == 4 ? ARM::t2STR_POST
7012                        : StSize == 2 ? ARM::t2STRH_POST
7013                                      : StSize == 1 ? ARM::t2STRB_POST : 0;
7014   return StSize == 4 ? ARM::STR_POST_IMM
7015                      : StSize == 2 ? ARM::STRH_POST
7016                                    : StSize == 1 ? ARM::STRB_POST_IMM : 0;
7017 }
7018
7019 /// Emit a post-increment load operation with given size. The instructions
7020 /// will be added to BB at Pos.
7021 static void emitPostLd(MachineBasicBlock *BB, MachineInstr *Pos,
7022                        const TargetInstrInfo *TII, DebugLoc dl,
7023                        unsigned LdSize, unsigned Data, unsigned AddrIn,
7024                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
7025   unsigned LdOpc = getLdOpcode(LdSize, IsThumb1, IsThumb2);
7026   assert(LdOpc != 0 && "Should have a load opcode");
7027   if (LdSize >= 8) {
7028     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7029                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
7030                        .addImm(0));
7031   } else if (IsThumb1) {
7032     // load + update AddrIn
7033     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7034                        .addReg(AddrIn).addImm(0));
7035     MachineInstrBuilder MIB =
7036         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
7037     MIB = AddDefaultT1CC(MIB);
7038     MIB.addReg(AddrIn).addImm(LdSize);
7039     AddDefaultPred(MIB);
7040   } else if (IsThumb2) {
7041     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7042                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
7043                        .addImm(LdSize));
7044   } else { // arm
7045     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(LdOpc), Data)
7046                        .addReg(AddrOut, RegState::Define).addReg(AddrIn)
7047                        .addReg(0).addImm(LdSize));
7048   }
7049 }
7050
7051 /// Emit a post-increment store operation with given size. The instructions
7052 /// will be added to BB at Pos.
7053 static void emitPostSt(MachineBasicBlock *BB, MachineInstr *Pos,
7054                        const TargetInstrInfo *TII, DebugLoc dl,
7055                        unsigned StSize, unsigned Data, unsigned AddrIn,
7056                        unsigned AddrOut, bool IsThumb1, bool IsThumb2) {
7057   unsigned StOpc = getStOpcode(StSize, IsThumb1, IsThumb2);
7058   assert(StOpc != 0 && "Should have a store opcode");
7059   if (StSize >= 8) {
7060     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
7061                        .addReg(AddrIn).addImm(0).addReg(Data));
7062   } else if (IsThumb1) {
7063     // store + update AddrIn
7064     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc)).addReg(Data)
7065                        .addReg(AddrIn).addImm(0));
7066     MachineInstrBuilder MIB =
7067         BuildMI(*BB, Pos, dl, TII->get(ARM::tADDi8), AddrOut);
7068     MIB = AddDefaultT1CC(MIB);
7069     MIB.addReg(AddrIn).addImm(StSize);
7070     AddDefaultPred(MIB);
7071   } else if (IsThumb2) {
7072     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
7073                        .addReg(Data).addReg(AddrIn).addImm(StSize));
7074   } else { // arm
7075     AddDefaultPred(BuildMI(*BB, Pos, dl, TII->get(StOpc), AddrOut)
7076                        .addReg(Data).addReg(AddrIn).addReg(0)
7077                        .addImm(StSize));
7078   }
7079 }
7080
7081 MachineBasicBlock *
7082 ARMTargetLowering::EmitStructByval(MachineInstr *MI,
7083                                    MachineBasicBlock *BB) const {
7084   // This pseudo instruction has 3 operands: dst, src, size
7085   // We expand it to a loop if size > Subtarget->getMaxInlineSizeThreshold().
7086   // Otherwise, we will generate unrolled scalar copies.
7087   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
7088   const BasicBlock *LLVM_BB = BB->getBasicBlock();
7089   MachineFunction::iterator It = BB;
7090   ++It;
7091
7092   unsigned dest = MI->getOperand(0).getReg();
7093   unsigned src = MI->getOperand(1).getReg();
7094   unsigned SizeVal = MI->getOperand(2).getImm();
7095   unsigned Align = MI->getOperand(3).getImm();
7096   DebugLoc dl = MI->getDebugLoc();
7097
7098   MachineFunction *MF = BB->getParent();
7099   MachineRegisterInfo &MRI = MF->getRegInfo();
7100   unsigned UnitSize = 0;
7101   const TargetRegisterClass *TRC = nullptr;
7102   const TargetRegisterClass *VecTRC = nullptr;
7103
7104   bool IsThumb1 = Subtarget->isThumb1Only();
7105   bool IsThumb2 = Subtarget->isThumb2();
7106
7107   if (Align & 1) {
7108     UnitSize = 1;
7109   } else if (Align & 2) {
7110     UnitSize = 2;
7111   } else {
7112     // Check whether we can use NEON instructions.
7113     if (!MF->getFunction()->hasFnAttribute(Attribute::NoImplicitFloat) &&
7114         Subtarget->hasNEON()) {
7115       if ((Align % 16 == 0) && SizeVal >= 16)
7116         UnitSize = 16;
7117       else if ((Align % 8 == 0) && SizeVal >= 8)
7118         UnitSize = 8;
7119     }
7120     // Can't use NEON instructions.
7121     if (UnitSize == 0)
7122       UnitSize = 4;
7123   }
7124
7125   // Select the correct opcode and register class for unit size load/store
7126   bool IsNeon = UnitSize >= 8;
7127   TRC = (IsThumb1 || IsThumb2) ? &ARM::tGPRRegClass : &ARM::GPRRegClass;
7128   if (IsNeon)
7129     VecTRC = UnitSize == 16 ? &ARM::DPairRegClass
7130                             : UnitSize == 8 ? &ARM::DPRRegClass
7131                                             : nullptr;
7132
7133   unsigned BytesLeft = SizeVal % UnitSize;
7134   unsigned LoopSize = SizeVal - BytesLeft;
7135
7136   if (SizeVal <= Subtarget->getMaxInlineSizeThreshold()) {
7137     // Use LDR and STR to copy.
7138     // [scratch, srcOut] = LDR_POST(srcIn, UnitSize)
7139     // [destOut] = STR_POST(scratch, destIn, UnitSize)
7140     unsigned srcIn = src;
7141     unsigned destIn = dest;
7142     for (unsigned i = 0; i < LoopSize; i+=UnitSize) {
7143       unsigned srcOut = MRI.createVirtualRegister(TRC);
7144       unsigned destOut = MRI.createVirtualRegister(TRC);
7145       unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
7146       emitPostLd(BB, MI, TII, dl, UnitSize, scratch, srcIn, srcOut,
7147                  IsThumb1, IsThumb2);
7148       emitPostSt(BB, MI, TII, dl, UnitSize, scratch, destIn, destOut,
7149                  IsThumb1, IsThumb2);
7150       srcIn = srcOut;
7151       destIn = destOut;
7152     }
7153
7154     // Handle the leftover bytes with LDRB and STRB.
7155     // [scratch, srcOut] = LDRB_POST(srcIn, 1)
7156     // [destOut] = STRB_POST(scratch, destIn, 1)
7157     for (unsigned i = 0; i < BytesLeft; i++) {
7158       unsigned srcOut = MRI.createVirtualRegister(TRC);
7159       unsigned destOut = MRI.createVirtualRegister(TRC);
7160       unsigned scratch = MRI.createVirtualRegister(TRC);
7161       emitPostLd(BB, MI, TII, dl, 1, scratch, srcIn, srcOut,
7162                  IsThumb1, IsThumb2);
7163       emitPostSt(BB, MI, TII, dl, 1, scratch, destIn, destOut,
7164                  IsThumb1, IsThumb2);
7165       srcIn = srcOut;
7166       destIn = destOut;
7167     }
7168     MI->eraseFromParent();   // The instruction is gone now.
7169     return BB;
7170   }
7171
7172   // Expand the pseudo op to a loop.
7173   // thisMBB:
7174   //   ...
7175   //   movw varEnd, # --> with thumb2
7176   //   movt varEnd, #
7177   //   ldrcp varEnd, idx --> without thumb2
7178   //   fallthrough --> loopMBB
7179   // loopMBB:
7180   //   PHI varPhi, varEnd, varLoop
7181   //   PHI srcPhi, src, srcLoop
7182   //   PHI destPhi, dst, destLoop
7183   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7184   //   [destLoop] = STR_POST(scratch, destPhi, UnitSize)
7185   //   subs varLoop, varPhi, #UnitSize
7186   //   bne loopMBB
7187   //   fallthrough --> exitMBB
7188   // exitMBB:
7189   //   epilogue to handle left-over bytes
7190   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7191   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7192   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7193   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
7194   MF->insert(It, loopMBB);
7195   MF->insert(It, exitMBB);
7196
7197   // Transfer the remainder of BB and its successor edges to exitMBB.
7198   exitMBB->splice(exitMBB->begin(), BB,
7199                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
7200   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
7201
7202   // Load an immediate to varEnd.
7203   unsigned varEnd = MRI.createVirtualRegister(TRC);
7204   if (Subtarget->useMovt(*MF)) {
7205     unsigned Vtmp = varEnd;
7206     if ((LoopSize & 0xFFFF0000) != 0)
7207       Vtmp = MRI.createVirtualRegister(TRC);
7208     AddDefaultPred(BuildMI(BB, dl,
7209                            TII->get(IsThumb2 ? ARM::t2MOVi16 : ARM::MOVi16),
7210                            Vtmp).addImm(LoopSize & 0xFFFF));
7211
7212     if ((LoopSize & 0xFFFF0000) != 0)
7213       AddDefaultPred(BuildMI(BB, dl,
7214                              TII->get(IsThumb2 ? ARM::t2MOVTi16 : ARM::MOVTi16),
7215                              varEnd)
7216                          .addReg(Vtmp)
7217                          .addImm(LoopSize >> 16));
7218   } else {
7219     MachineConstantPool *ConstantPool = MF->getConstantPool();
7220     Type *Int32Ty = Type::getInt32Ty(MF->getFunction()->getContext());
7221     const Constant *C = ConstantInt::get(Int32Ty, LoopSize);
7222
7223     // MachineConstantPool wants an explicit alignment.
7224     unsigned Align = getDataLayout()->getPrefTypeAlignment(Int32Ty);
7225     if (Align == 0)
7226       Align = getDataLayout()->getTypeAllocSize(C->getType());
7227     unsigned Idx = ConstantPool->getConstantPoolIndex(C, Align);
7228
7229     if (IsThumb1)
7230       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::tLDRpci)).addReg(
7231           varEnd, RegState::Define).addConstantPoolIndex(Idx));
7232     else
7233       AddDefaultPred(BuildMI(*BB, MI, dl, TII->get(ARM::LDRcp)).addReg(
7234           varEnd, RegState::Define).addConstantPoolIndex(Idx).addImm(0));
7235   }
7236   BB->addSuccessor(loopMBB);
7237
7238   // Generate the loop body:
7239   //   varPhi = PHI(varLoop, varEnd)
7240   //   srcPhi = PHI(srcLoop, src)
7241   //   destPhi = PHI(destLoop, dst)
7242   MachineBasicBlock *entryBB = BB;
7243   BB = loopMBB;
7244   unsigned varLoop = MRI.createVirtualRegister(TRC);
7245   unsigned varPhi = MRI.createVirtualRegister(TRC);
7246   unsigned srcLoop = MRI.createVirtualRegister(TRC);
7247   unsigned srcPhi = MRI.createVirtualRegister(TRC);
7248   unsigned destLoop = MRI.createVirtualRegister(TRC);
7249   unsigned destPhi = MRI.createVirtualRegister(TRC);
7250
7251   BuildMI(*BB, BB->begin(), dl, TII->get(ARM::PHI), varPhi)
7252     .addReg(varLoop).addMBB(loopMBB)
7253     .addReg(varEnd).addMBB(entryBB);
7254   BuildMI(BB, dl, TII->get(ARM::PHI), srcPhi)
7255     .addReg(srcLoop).addMBB(loopMBB)
7256     .addReg(src).addMBB(entryBB);
7257   BuildMI(BB, dl, TII->get(ARM::PHI), destPhi)
7258     .addReg(destLoop).addMBB(loopMBB)
7259     .addReg(dest).addMBB(entryBB);
7260
7261   //   [scratch, srcLoop] = LDR_POST(srcPhi, UnitSize)
7262   //   [destLoop] = STR_POST(scratch, destPhi, UnitSiz)
7263   unsigned scratch = MRI.createVirtualRegister(IsNeon ? VecTRC : TRC);
7264   emitPostLd(BB, BB->end(), TII, dl, UnitSize, scratch, srcPhi, srcLoop,
7265              IsThumb1, IsThumb2);
7266   emitPostSt(BB, BB->end(), TII, dl, UnitSize, scratch, destPhi, destLoop,
7267              IsThumb1, IsThumb2);
7268
7269   // Decrement loop variable by UnitSize.
7270   if (IsThumb1) {
7271     MachineInstrBuilder MIB =
7272         BuildMI(*BB, BB->end(), dl, TII->get(ARM::tSUBi8), varLoop);
7273     MIB = AddDefaultT1CC(MIB);
7274     MIB.addReg(varPhi).addImm(UnitSize);
7275     AddDefaultPred(MIB);
7276   } else {
7277     MachineInstrBuilder MIB =
7278         BuildMI(*BB, BB->end(), dl,
7279                 TII->get(IsThumb2 ? ARM::t2SUBri : ARM::SUBri), varLoop);
7280     AddDefaultCC(AddDefaultPred(MIB.addReg(varPhi).addImm(UnitSize)));
7281     MIB->getOperand(5).setReg(ARM::CPSR);
7282     MIB->getOperand(5).setIsDef(true);
7283   }
7284   BuildMI(*BB, BB->end(), dl,
7285           TII->get(IsThumb1 ? ARM::tBcc : IsThumb2 ? ARM::t2Bcc : ARM::Bcc))
7286       .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
7287
7288   // loopMBB can loop back to loopMBB or fall through to exitMBB.
7289   BB->addSuccessor(loopMBB);
7290   BB->addSuccessor(exitMBB);
7291
7292   // Add epilogue to handle BytesLeft.
7293   BB = exitMBB;
7294   MachineInstr *StartOfExit = exitMBB->begin();
7295
7296   //   [scratch, srcOut] = LDRB_POST(srcLoop, 1)
7297   //   [destOut] = STRB_POST(scratch, destLoop, 1)
7298   unsigned srcIn = srcLoop;
7299   unsigned destIn = destLoop;
7300   for (unsigned i = 0; i < BytesLeft; i++) {
7301     unsigned srcOut = MRI.createVirtualRegister(TRC);
7302     unsigned destOut = MRI.createVirtualRegister(TRC);
7303     unsigned scratch = MRI.createVirtualRegister(TRC);
7304     emitPostLd(BB, StartOfExit, TII, dl, 1, scratch, srcIn, srcOut,
7305                IsThumb1, IsThumb2);
7306     emitPostSt(BB, StartOfExit, TII, dl, 1, scratch, destIn, destOut,
7307                IsThumb1, IsThumb2);
7308     srcIn = srcOut;
7309     destIn = destOut;
7310   }
7311
7312   MI->eraseFromParent();   // The instruction is gone now.
7313   return BB;
7314 }
7315
7316 MachineBasicBlock *
7317 ARMTargetLowering::EmitLowered__chkstk(MachineInstr *MI,
7318                                        MachineBasicBlock *MBB) const {
7319   const TargetMachine &TM = getTargetMachine();
7320   const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
7321   DebugLoc DL = MI->getDebugLoc();
7322
7323   assert(Subtarget->isTargetWindows() &&
7324          "__chkstk is only supported on Windows");
7325   assert(Subtarget->isThumb2() && "Windows on ARM requires Thumb-2 mode");
7326
7327   // __chkstk takes the number of words to allocate on the stack in R4, and
7328   // returns the stack adjustment in number of bytes in R4.  This will not
7329   // clober any other registers (other than the obvious lr).
7330   //
7331   // Although, technically, IP should be considered a register which may be
7332   // clobbered, the call itself will not touch it.  Windows on ARM is a pure
7333   // thumb-2 environment, so there is no interworking required.  As a result, we
7334   // do not expect a veneer to be emitted by the linker, clobbering IP.
7335   //
7336   // Each module receives its own copy of __chkstk, so no import thunk is
7337   // required, again, ensuring that IP is not clobbered.
7338   //
7339   // Finally, although some linkers may theoretically provide a trampoline for
7340   // out of range calls (which is quite common due to a 32M range limitation of
7341   // branches for Thumb), we can generate the long-call version via
7342   // -mcmodel=large, alleviating the need for the trampoline which may clobber
7343   // IP.
7344
7345   switch (TM.getCodeModel()) {
7346   case CodeModel::Small:
7347   case CodeModel::Medium:
7348   case CodeModel::Default:
7349   case CodeModel::Kernel:
7350     BuildMI(*MBB, MI, DL, TII.get(ARM::tBL))
7351       .addImm((unsigned)ARMCC::AL).addReg(0)
7352       .addExternalSymbol("__chkstk")
7353       .addReg(ARM::R4, RegState::Implicit | RegState::Kill)
7354       .addReg(ARM::R4, RegState::Implicit | RegState::Define)
7355       .addReg(ARM::R12, RegState::Implicit | RegState::Define | RegState::Dead);
7356     break;
7357   case CodeModel::Large:
7358   case CodeModel::JITDefault: {
7359     MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
7360     unsigned Reg = MRI.createVirtualRegister(&ARM::rGPRRegClass);
7361
7362     BuildMI(*MBB, MI, DL, TII.get(ARM::t2MOVi32imm), Reg)
7363       .addExternalSymbol("__chkstk");
7364     BuildMI(*MBB, MI, DL, TII.get(ARM::tBLXr))
7365       .addImm((unsigned)ARMCC::AL).addReg(0)
7366       .addReg(Reg, RegState::Kill)
7367       .addReg(ARM::R4, RegState::Implicit | RegState::Kill)
7368       .addReg(ARM::R4, RegState::Implicit | RegState::Define)
7369       .addReg(ARM::R12, RegState::Implicit | RegState::Define | RegState::Dead);
7370     break;
7371   }
7372   }
7373
7374   AddDefaultCC(AddDefaultPred(BuildMI(*MBB, MI, DL, TII.get(ARM::t2SUBrr),
7375                                       ARM::SP)
7376                               .addReg(ARM::SP).addReg(ARM::R4)));
7377
7378   MI->eraseFromParent();
7379   return MBB;
7380 }
7381
7382 MachineBasicBlock *
7383 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
7384                                                MachineBasicBlock *BB) const {
7385   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
7386   DebugLoc dl = MI->getDebugLoc();
7387   bool isThumb2 = Subtarget->isThumb2();
7388   switch (MI->getOpcode()) {
7389   default: {
7390     MI->dump();
7391     llvm_unreachable("Unexpected instr type to insert");
7392   }
7393   // The Thumb2 pre-indexed stores have the same MI operands, they just
7394   // define them differently in the .td files from the isel patterns, so
7395   // they need pseudos.
7396   case ARM::t2STR_preidx:
7397     MI->setDesc(TII->get(ARM::t2STR_PRE));
7398     return BB;
7399   case ARM::t2STRB_preidx:
7400     MI->setDesc(TII->get(ARM::t2STRB_PRE));
7401     return BB;
7402   case ARM::t2STRH_preidx:
7403     MI->setDesc(TII->get(ARM::t2STRH_PRE));
7404     return BB;
7405
7406   case ARM::STRi_preidx:
7407   case ARM::STRBi_preidx: {
7408     unsigned NewOpc = MI->getOpcode() == ARM::STRi_preidx ?
7409       ARM::STR_PRE_IMM : ARM::STRB_PRE_IMM;
7410     // Decode the offset.
7411     unsigned Offset = MI->getOperand(4).getImm();
7412     bool isSub = ARM_AM::getAM2Op(Offset) == ARM_AM::sub;
7413     Offset = ARM_AM::getAM2Offset(Offset);
7414     if (isSub)
7415       Offset = -Offset;
7416
7417     MachineMemOperand *MMO = *MI->memoperands_begin();
7418     BuildMI(*BB, MI, dl, TII->get(NewOpc))
7419       .addOperand(MI->getOperand(0))  // Rn_wb
7420       .addOperand(MI->getOperand(1))  // Rt
7421       .addOperand(MI->getOperand(2))  // Rn
7422       .addImm(Offset)                 // offset (skip GPR==zero_reg)
7423       .addOperand(MI->getOperand(5))  // pred
7424       .addOperand(MI->getOperand(6))
7425       .addMemOperand(MMO);
7426     MI->eraseFromParent();
7427     return BB;
7428   }
7429   case ARM::STRr_preidx:
7430   case ARM::STRBr_preidx:
7431   case ARM::STRH_preidx: {
7432     unsigned NewOpc;
7433     switch (MI->getOpcode()) {
7434     default: llvm_unreachable("unexpected opcode!");
7435     case ARM::STRr_preidx: NewOpc = ARM::STR_PRE_REG; break;
7436     case ARM::STRBr_preidx: NewOpc = ARM::STRB_PRE_REG; break;
7437     case ARM::STRH_preidx: NewOpc = ARM::STRH_PRE; break;
7438     }
7439     MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(NewOpc));
7440     for (unsigned i = 0; i < MI->getNumOperands(); ++i)
7441       MIB.addOperand(MI->getOperand(i));
7442     MI->eraseFromParent();
7443     return BB;
7444   }
7445
7446   case ARM::tMOVCCr_pseudo: {
7447     // To "insert" a SELECT_CC instruction, we actually have to insert the
7448     // diamond control-flow pattern.  The incoming instruction knows the
7449     // destination vreg to set, the condition code register to branch on, the
7450     // true/false values to select between, and a branch opcode to use.
7451     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7452     MachineFunction::iterator It = BB;
7453     ++It;
7454
7455     //  thisMBB:
7456     //  ...
7457     //   TrueVal = ...
7458     //   cmpTY ccX, r1, r2
7459     //   bCC copy1MBB
7460     //   fallthrough --> copy0MBB
7461     MachineBasicBlock *thisMBB  = BB;
7462     MachineFunction *F = BB->getParent();
7463     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
7464     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
7465     F->insert(It, copy0MBB);
7466     F->insert(It, sinkMBB);
7467
7468     // Transfer the remainder of BB and its successor edges to sinkMBB.
7469     sinkMBB->splice(sinkMBB->begin(), BB,
7470                     std::next(MachineBasicBlock::iterator(MI)), BB->end());
7471     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
7472
7473     BB->addSuccessor(copy0MBB);
7474     BB->addSuccessor(sinkMBB);
7475
7476     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
7477       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
7478
7479     //  copy0MBB:
7480     //   %FalseValue = ...
7481     //   # fallthrough to sinkMBB
7482     BB = copy0MBB;
7483
7484     // Update machine-CFG edges
7485     BB->addSuccessor(sinkMBB);
7486
7487     //  sinkMBB:
7488     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
7489     //  ...
7490     BB = sinkMBB;
7491     BuildMI(*BB, BB->begin(), dl,
7492             TII->get(ARM::PHI), MI->getOperand(0).getReg())
7493       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
7494       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
7495
7496     MI->eraseFromParent();   // The pseudo instruction is gone now.
7497     return BB;
7498   }
7499
7500   case ARM::BCCi64:
7501   case ARM::BCCZi64: {
7502     // If there is an unconditional branch to the other successor, remove it.
7503     BB->erase(std::next(MachineBasicBlock::iterator(MI)), BB->end());
7504
7505     // Compare both parts that make up the double comparison separately for
7506     // equality.
7507     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
7508
7509     unsigned LHS1 = MI->getOperand(1).getReg();
7510     unsigned LHS2 = MI->getOperand(2).getReg();
7511     if (RHSisZero) {
7512       AddDefaultPred(BuildMI(BB, dl,
7513                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7514                      .addReg(LHS1).addImm(0));
7515       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7516         .addReg(LHS2).addImm(0)
7517         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7518     } else {
7519       unsigned RHS1 = MI->getOperand(3).getReg();
7520       unsigned RHS2 = MI->getOperand(4).getReg();
7521       AddDefaultPred(BuildMI(BB, dl,
7522                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7523                      .addReg(LHS1).addReg(RHS1));
7524       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
7525         .addReg(LHS2).addReg(RHS2)
7526         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
7527     }
7528
7529     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
7530     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
7531     if (MI->getOperand(0).getImm() == ARMCC::NE)
7532       std::swap(destMBB, exitMBB);
7533
7534     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
7535       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
7536     if (isThumb2)
7537       AddDefaultPred(BuildMI(BB, dl, TII->get(ARM::t2B)).addMBB(exitMBB));
7538     else
7539       BuildMI(BB, dl, TII->get(ARM::B)) .addMBB(exitMBB);
7540
7541     MI->eraseFromParent();   // The pseudo instruction is gone now.
7542     return BB;
7543   }
7544
7545   case ARM::Int_eh_sjlj_setjmp:
7546   case ARM::Int_eh_sjlj_setjmp_nofp:
7547   case ARM::tInt_eh_sjlj_setjmp:
7548   case ARM::t2Int_eh_sjlj_setjmp:
7549   case ARM::t2Int_eh_sjlj_setjmp_nofp:
7550     EmitSjLjDispatchBlock(MI, BB);
7551     return BB;
7552
7553   case ARM::ABS:
7554   case ARM::t2ABS: {
7555     // To insert an ABS instruction, we have to insert the
7556     // diamond control-flow pattern.  The incoming instruction knows the
7557     // source vreg to test against 0, the destination vreg to set,
7558     // the condition code register to branch on, the
7559     // true/false values to select between, and a branch opcode to use.
7560     // It transforms
7561     //     V1 = ABS V0
7562     // into
7563     //     V2 = MOVS V0
7564     //     BCC                      (branch to SinkBB if V0 >= 0)
7565     //     RSBBB: V3 = RSBri V2, 0  (compute ABS if V2 < 0)
7566     //     SinkBB: V1 = PHI(V2, V3)
7567     const BasicBlock *LLVM_BB = BB->getBasicBlock();
7568     MachineFunction::iterator BBI = BB;
7569     ++BBI;
7570     MachineFunction *Fn = BB->getParent();
7571     MachineBasicBlock *RSBBB = Fn->CreateMachineBasicBlock(LLVM_BB);
7572     MachineBasicBlock *SinkBB  = Fn->CreateMachineBasicBlock(LLVM_BB);
7573     Fn->insert(BBI, RSBBB);
7574     Fn->insert(BBI, SinkBB);
7575
7576     unsigned int ABSSrcReg = MI->getOperand(1).getReg();
7577     unsigned int ABSDstReg = MI->getOperand(0).getReg();
7578     bool ABSSrcKIll = MI->getOperand(1).isKill();
7579     bool isThumb2 = Subtarget->isThumb2();
7580     MachineRegisterInfo &MRI = Fn->getRegInfo();
7581     // In Thumb mode S must not be specified if source register is the SP or
7582     // PC and if destination register is the SP, so restrict register class
7583     unsigned NewRsbDstReg =
7584       MRI.createVirtualRegister(isThumb2 ? &ARM::rGPRRegClass : &ARM::GPRRegClass);
7585
7586     // Transfer the remainder of BB and its successor edges to sinkMBB.
7587     SinkBB->splice(SinkBB->begin(), BB,
7588                    std::next(MachineBasicBlock::iterator(MI)), BB->end());
7589     SinkBB->transferSuccessorsAndUpdatePHIs(BB);
7590
7591     BB->addSuccessor(RSBBB);
7592     BB->addSuccessor(SinkBB);
7593
7594     // fall through to SinkMBB
7595     RSBBB->addSuccessor(SinkBB);
7596
7597     // insert a cmp at the end of BB
7598     AddDefaultPred(BuildMI(BB, dl,
7599                            TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
7600                    .addReg(ABSSrcReg).addImm(0));
7601
7602     // insert a bcc with opposite CC to ARMCC::MI at the end of BB
7603     BuildMI(BB, dl,
7604       TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc)).addMBB(SinkBB)
7605       .addImm(ARMCC::getOppositeCondition(ARMCC::MI)).addReg(ARM::CPSR);
7606
7607     // insert rsbri in RSBBB
7608     // Note: BCC and rsbri will be converted into predicated rsbmi
7609     // by if-conversion pass
7610     BuildMI(*RSBBB, RSBBB->begin(), dl,
7611       TII->get(isThumb2 ? ARM::t2RSBri : ARM::RSBri), NewRsbDstReg)
7612       .addReg(ABSSrcReg, ABSSrcKIll ? RegState::Kill : 0)
7613       .addImm(0).addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
7614
7615     // insert PHI in SinkBB,
7616     // reuse ABSDstReg to not change uses of ABS instruction
7617     BuildMI(*SinkBB, SinkBB->begin(), dl,
7618       TII->get(ARM::PHI), ABSDstReg)
7619       .addReg(NewRsbDstReg).addMBB(RSBBB)
7620       .addReg(ABSSrcReg).addMBB(BB);
7621
7622     // remove ABS instruction
7623     MI->eraseFromParent();
7624
7625     // return last added BB
7626     return SinkBB;
7627   }
7628   case ARM::COPY_STRUCT_BYVAL_I32:
7629     ++NumLoopByVals;
7630     return EmitStructByval(MI, BB);
7631   case ARM::WIN__CHKSTK:
7632     return EmitLowered__chkstk(MI, BB);
7633   }
7634 }
7635
7636 void ARMTargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
7637                                                       SDNode *Node) const {
7638   const MCInstrDesc *MCID = &MI->getDesc();
7639   // Adjust potentially 's' setting instructions after isel, i.e. ADC, SBC, RSB,
7640   // RSC. Coming out of isel, they have an implicit CPSR def, but the optional
7641   // operand is still set to noreg. If needed, set the optional operand's
7642   // register to CPSR, and remove the redundant implicit def.
7643   //
7644   // e.g. ADCS (..., CPSR<imp-def>) -> ADC (... opt:CPSR<def>).
7645
7646   // Rename pseudo opcodes.
7647   unsigned NewOpc = convertAddSubFlagsOpcode(MI->getOpcode());
7648   if (NewOpc) {
7649     const ARMBaseInstrInfo *TII = Subtarget->getInstrInfo();
7650     MCID = &TII->get(NewOpc);
7651
7652     assert(MCID->getNumOperands() == MI->getDesc().getNumOperands() + 1 &&
7653            "converted opcode should be the same except for cc_out");
7654
7655     MI->setDesc(*MCID);
7656
7657     // Add the optional cc_out operand
7658     MI->addOperand(MachineOperand::CreateReg(0, /*isDef=*/true));
7659   }
7660   unsigned ccOutIdx = MCID->getNumOperands() - 1;
7661
7662   // Any ARM instruction that sets the 's' bit should specify an optional
7663   // "cc_out" operand in the last operand position.
7664   if (!MI->hasOptionalDef() || !MCID->OpInfo[ccOutIdx].isOptionalDef()) {
7665     assert(!NewOpc && "Optional cc_out operand required");
7666     return;
7667   }
7668   // Look for an implicit def of CPSR added by MachineInstr ctor. Remove it
7669   // since we already have an optional CPSR def.
7670   bool definesCPSR = false;
7671   bool deadCPSR = false;
7672   for (unsigned i = MCID->getNumOperands(), e = MI->getNumOperands();
7673        i != e; ++i) {
7674     const MachineOperand &MO = MI->getOperand(i);
7675     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR) {
7676       definesCPSR = true;
7677       if (MO.isDead())
7678         deadCPSR = true;
7679       MI->RemoveOperand(i);
7680       break;
7681     }
7682   }
7683   if (!definesCPSR) {
7684     assert(!NewOpc && "Optional cc_out operand required");
7685     return;
7686   }
7687   assert(deadCPSR == !Node->hasAnyUseOfValue(1) && "inconsistent dead flag");
7688   if (deadCPSR) {
7689     assert(!MI->getOperand(ccOutIdx).getReg() &&
7690            "expect uninitialized optional cc_out operand");
7691     return;
7692   }
7693
7694   // If this instruction was defined with an optional CPSR def and its dag node
7695   // had a live implicit CPSR def, then activate the optional CPSR def.
7696   MachineOperand &MO = MI->getOperand(ccOutIdx);
7697   MO.setReg(ARM::CPSR);
7698   MO.setIsDef(true);
7699 }
7700
7701 //===----------------------------------------------------------------------===//
7702 //                           ARM Optimization Hooks
7703 //===----------------------------------------------------------------------===//
7704
7705 // Helper function that checks if N is a null or all ones constant.
7706 static inline bool isZeroOrAllOnes(SDValue N, bool AllOnes) {
7707   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N);
7708   if (!C)
7709     return false;
7710   return AllOnes ? C->isAllOnesValue() : C->isNullValue();
7711 }
7712
7713 // Return true if N is conditionally 0 or all ones.
7714 // Detects these expressions where cc is an i1 value:
7715 //
7716 //   (select cc 0, y)   [AllOnes=0]
7717 //   (select cc y, 0)   [AllOnes=0]
7718 //   (zext cc)          [AllOnes=0]
7719 //   (sext cc)          [AllOnes=0/1]
7720 //   (select cc -1, y)  [AllOnes=1]
7721 //   (select cc y, -1)  [AllOnes=1]
7722 //
7723 // Invert is set when N is the null/all ones constant when CC is false.
7724 // OtherOp is set to the alternative value of N.
7725 static bool isConditionalZeroOrAllOnes(SDNode *N, bool AllOnes,
7726                                        SDValue &CC, bool &Invert,
7727                                        SDValue &OtherOp,
7728                                        SelectionDAG &DAG) {
7729   switch (N->getOpcode()) {
7730   default: return false;
7731   case ISD::SELECT: {
7732     CC = N->getOperand(0);
7733     SDValue N1 = N->getOperand(1);
7734     SDValue N2 = N->getOperand(2);
7735     if (isZeroOrAllOnes(N1, AllOnes)) {
7736       Invert = false;
7737       OtherOp = N2;
7738       return true;
7739     }
7740     if (isZeroOrAllOnes(N2, AllOnes)) {
7741       Invert = true;
7742       OtherOp = N1;
7743       return true;
7744     }
7745     return false;
7746   }
7747   case ISD::ZERO_EXTEND:
7748     // (zext cc) can never be the all ones value.
7749     if (AllOnes)
7750       return false;
7751     // Fall through.
7752   case ISD::SIGN_EXTEND: {
7753     SDLoc dl(N);
7754     EVT VT = N->getValueType(0);
7755     CC = N->getOperand(0);
7756     if (CC.getValueType() != MVT::i1)
7757       return false;
7758     Invert = !AllOnes;
7759     if (AllOnes)
7760       // When looking for an AllOnes constant, N is an sext, and the 'other'
7761       // value is 0.
7762       OtherOp = DAG.getConstant(0, dl, VT);
7763     else if (N->getOpcode() == ISD::ZERO_EXTEND)
7764       // When looking for a 0 constant, N can be zext or sext.
7765       OtherOp = DAG.getConstant(1, dl, VT);
7766     else
7767       OtherOp = DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), dl,
7768                                 VT);
7769     return true;
7770   }
7771   }
7772 }
7773
7774 // Combine a constant select operand into its use:
7775 //
7776 //   (add (select cc, 0, c), x)  -> (select cc, x, (add, x, c))
7777 //   (sub x, (select cc, 0, c))  -> (select cc, x, (sub, x, c))
7778 //   (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))  [AllOnes=1]
7779 //   (or  (select cc, 0, c), x)  -> (select cc, x, (or, x, c))
7780 //   (xor (select cc, 0, c), x)  -> (select cc, x, (xor, x, c))
7781 //
7782 // The transform is rejected if the select doesn't have a constant operand that
7783 // is null, or all ones when AllOnes is set.
7784 //
7785 // Also recognize sext/zext from i1:
7786 //
7787 //   (add (zext cc), x) -> (select cc (add x, 1), x)
7788 //   (add (sext cc), x) -> (select cc (add x, -1), x)
7789 //
7790 // These transformations eventually create predicated instructions.
7791 //
7792 // @param N       The node to transform.
7793 // @param Slct    The N operand that is a select.
7794 // @param OtherOp The other N operand (x above).
7795 // @param DCI     Context.
7796 // @param AllOnes Require the select constant to be all ones instead of null.
7797 // @returns The new node, or SDValue() on failure.
7798 static
7799 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
7800                             TargetLowering::DAGCombinerInfo &DCI,
7801                             bool AllOnes = false) {
7802   SelectionDAG &DAG = DCI.DAG;
7803   EVT VT = N->getValueType(0);
7804   SDValue NonConstantVal;
7805   SDValue CCOp;
7806   bool SwapSelectOps;
7807   if (!isConditionalZeroOrAllOnes(Slct.getNode(), AllOnes, CCOp, SwapSelectOps,
7808                                   NonConstantVal, DAG))
7809     return SDValue();
7810
7811   // Slct is now know to be the desired identity constant when CC is true.
7812   SDValue TrueVal = OtherOp;
7813   SDValue FalseVal = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
7814                                  OtherOp, NonConstantVal);
7815   // Unless SwapSelectOps says CC should be false.
7816   if (SwapSelectOps)
7817     std::swap(TrueVal, FalseVal);
7818
7819   return DAG.getNode(ISD::SELECT, SDLoc(N), VT,
7820                      CCOp, TrueVal, FalseVal);
7821 }
7822
7823 // Attempt combineSelectAndUse on each operand of a commutative operator N.
7824 static
7825 SDValue combineSelectAndUseCommutative(SDNode *N, bool AllOnes,
7826                                        TargetLowering::DAGCombinerInfo &DCI) {
7827   SDValue N0 = N->getOperand(0);
7828   SDValue N1 = N->getOperand(1);
7829   if (N0.getNode()->hasOneUse()) {
7830     SDValue Result = combineSelectAndUse(N, N0, N1, DCI, AllOnes);
7831     if (Result.getNode())
7832       return Result;
7833   }
7834   if (N1.getNode()->hasOneUse()) {
7835     SDValue Result = combineSelectAndUse(N, N1, N0, DCI, AllOnes);
7836     if (Result.getNode())
7837       return Result;
7838   }
7839   return SDValue();
7840 }
7841
7842 // AddCombineToVPADDL- For pair-wise add on neon, use the vpaddl instruction
7843 // (only after legalization).
7844 static SDValue AddCombineToVPADDL(SDNode *N, SDValue N0, SDValue N1,
7845                                  TargetLowering::DAGCombinerInfo &DCI,
7846                                  const ARMSubtarget *Subtarget) {
7847
7848   // Only perform optimization if after legalize, and if NEON is available. We
7849   // also expected both operands to be BUILD_VECTORs.
7850   if (DCI.isBeforeLegalize() || !Subtarget->hasNEON()
7851       || N0.getOpcode() != ISD::BUILD_VECTOR
7852       || N1.getOpcode() != ISD::BUILD_VECTOR)
7853     return SDValue();
7854
7855   // Check output type since VPADDL operand elements can only be 8, 16, or 32.
7856   EVT VT = N->getValueType(0);
7857   if (!VT.isInteger() || VT.getVectorElementType() == MVT::i64)
7858     return SDValue();
7859
7860   // Check that the vector operands are of the right form.
7861   // N0 and N1 are BUILD_VECTOR nodes with N number of EXTRACT_VECTOR
7862   // operands, where N is the size of the formed vector.
7863   // Each EXTRACT_VECTOR should have the same input vector and odd or even
7864   // index such that we have a pair wise add pattern.
7865
7866   // Grab the vector that all EXTRACT_VECTOR nodes should be referencing.
7867   if (N0->getOperand(0)->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
7868     return SDValue();
7869   SDValue Vec = N0->getOperand(0)->getOperand(0);
7870   SDNode *V = Vec.getNode();
7871   unsigned nextIndex = 0;
7872
7873   // For each operands to the ADD which are BUILD_VECTORs,
7874   // check to see if each of their operands are an EXTRACT_VECTOR with
7875   // the same vector and appropriate index.
7876   for (unsigned i = 0, e = N0->getNumOperands(); i != e; ++i) {
7877     if (N0->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT
7878         && N1->getOperand(i)->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7879
7880       SDValue ExtVec0 = N0->getOperand(i);
7881       SDValue ExtVec1 = N1->getOperand(i);
7882
7883       // First operand is the vector, verify its the same.
7884       if (V != ExtVec0->getOperand(0).getNode() ||
7885           V != ExtVec1->getOperand(0).getNode())
7886         return SDValue();
7887
7888       // Second is the constant, verify its correct.
7889       ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(ExtVec0->getOperand(1));
7890       ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(ExtVec1->getOperand(1));
7891
7892       // For the constant, we want to see all the even or all the odd.
7893       if (!C0 || !C1 || C0->getZExtValue() != nextIndex
7894           || C1->getZExtValue() != nextIndex+1)
7895         return SDValue();
7896
7897       // Increment index.
7898       nextIndex+=2;
7899     } else
7900       return SDValue();
7901   }
7902
7903   // Create VPADDL node.
7904   SelectionDAG &DAG = DCI.DAG;
7905   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7906
7907   SDLoc dl(N);
7908
7909   // Build operand list.
7910   SmallVector<SDValue, 8> Ops;
7911   Ops.push_back(DAG.getConstant(Intrinsic::arm_neon_vpaddls, dl,
7912                                 TLI.getPointerTy()));
7913
7914   // Input is the vector.
7915   Ops.push_back(Vec);
7916
7917   // Get widened type and narrowed type.
7918   MVT widenType;
7919   unsigned numElem = VT.getVectorNumElements();
7920
7921   EVT inputLaneType = Vec.getValueType().getVectorElementType();
7922   switch (inputLaneType.getSimpleVT().SimpleTy) {
7923     case MVT::i8: widenType = MVT::getVectorVT(MVT::i16, numElem); break;
7924     case MVT::i16: widenType = MVT::getVectorVT(MVT::i32, numElem); break;
7925     case MVT::i32: widenType = MVT::getVectorVT(MVT::i64, numElem); break;
7926     default:
7927       llvm_unreachable("Invalid vector element type for padd optimization.");
7928   }
7929
7930   SDValue tmp = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, widenType, Ops);
7931   unsigned ExtOp = VT.bitsGT(tmp.getValueType()) ? ISD::ANY_EXTEND : ISD::TRUNCATE;
7932   return DAG.getNode(ExtOp, dl, VT, tmp);
7933 }
7934
7935 static SDValue findMUL_LOHI(SDValue V) {
7936   if (V->getOpcode() == ISD::UMUL_LOHI ||
7937       V->getOpcode() == ISD::SMUL_LOHI)
7938     return V;
7939   return SDValue();
7940 }
7941
7942 static SDValue AddCombineTo64bitMLAL(SDNode *AddcNode,
7943                                      TargetLowering::DAGCombinerInfo &DCI,
7944                                      const ARMSubtarget *Subtarget) {
7945
7946   if (Subtarget->isThumb1Only()) return SDValue();
7947
7948   // Only perform the checks after legalize when the pattern is available.
7949   if (DCI.isBeforeLegalize()) return SDValue();
7950
7951   // Look for multiply add opportunities.
7952   // The pattern is a ISD::UMUL_LOHI followed by two add nodes, where
7953   // each add nodes consumes a value from ISD::UMUL_LOHI and there is
7954   // a glue link from the first add to the second add.
7955   // If we find this pattern, we can replace the U/SMUL_LOHI, ADDC, and ADDE by
7956   // a S/UMLAL instruction.
7957   //          loAdd   UMUL_LOHI
7958   //            \    / :lo    \ :hi
7959   //             \  /          \          [no multiline comment]
7960   //              ADDC         |  hiAdd
7961   //                 \ :glue  /  /
7962   //                  \      /  /
7963   //                    ADDE
7964   //
7965   assert(AddcNode->getOpcode() == ISD::ADDC && "Expect an ADDC");
7966   SDValue AddcOp0 = AddcNode->getOperand(0);
7967   SDValue AddcOp1 = AddcNode->getOperand(1);
7968
7969   // Check if the two operands are from the same mul_lohi node.
7970   if (AddcOp0.getNode() == AddcOp1.getNode())
7971     return SDValue();
7972
7973   assert(AddcNode->getNumValues() == 2 &&
7974          AddcNode->getValueType(0) == MVT::i32 &&
7975          "Expect ADDC with two result values. First: i32");
7976
7977   // Check that we have a glued ADDC node.
7978   if (AddcNode->getValueType(1) != MVT::Glue)
7979     return SDValue();
7980
7981   // Check that the ADDC adds the low result of the S/UMUL_LOHI.
7982   if (AddcOp0->getOpcode() != ISD::UMUL_LOHI &&
7983       AddcOp0->getOpcode() != ISD::SMUL_LOHI &&
7984       AddcOp1->getOpcode() != ISD::UMUL_LOHI &&
7985       AddcOp1->getOpcode() != ISD::SMUL_LOHI)
7986     return SDValue();
7987
7988   // Look for the glued ADDE.
7989   SDNode* AddeNode = AddcNode->getGluedUser();
7990   if (!AddeNode)
7991     return SDValue();
7992
7993   // Make sure it is really an ADDE.
7994   if (AddeNode->getOpcode() != ISD::ADDE)
7995     return SDValue();
7996
7997   assert(AddeNode->getNumOperands() == 3 &&
7998          AddeNode->getOperand(2).getValueType() == MVT::Glue &&
7999          "ADDE node has the wrong inputs");
8000
8001   // Check for the triangle shape.
8002   SDValue AddeOp0 = AddeNode->getOperand(0);
8003   SDValue AddeOp1 = AddeNode->getOperand(1);
8004
8005   // Make sure that the ADDE operands are not coming from the same node.
8006   if (AddeOp0.getNode() == AddeOp1.getNode())
8007     return SDValue();
8008
8009   // Find the MUL_LOHI node walking up ADDE's operands.
8010   bool IsLeftOperandMUL = false;
8011   SDValue MULOp = findMUL_LOHI(AddeOp0);
8012   if (MULOp == SDValue())
8013    MULOp = findMUL_LOHI(AddeOp1);
8014   else
8015     IsLeftOperandMUL = true;
8016   if (MULOp == SDValue())
8017     return SDValue();
8018
8019   // Figure out the right opcode.
8020   unsigned Opc = MULOp->getOpcode();
8021   unsigned FinalOpc = (Opc == ISD::SMUL_LOHI) ? ARMISD::SMLAL : ARMISD::UMLAL;
8022
8023   // Figure out the high and low input values to the MLAL node.
8024   SDValue* HiAdd = nullptr;
8025   SDValue* LoMul = nullptr;
8026   SDValue* LowAdd = nullptr;
8027
8028   // Ensure that ADDE is from high result of ISD::SMUL_LOHI.
8029   if ((AddeOp0 != MULOp.getValue(1)) && (AddeOp1 != MULOp.getValue(1)))
8030     return SDValue();
8031
8032   if (IsLeftOperandMUL)
8033     HiAdd = &AddeOp1;
8034   else
8035     HiAdd = &AddeOp0;
8036
8037
8038   // Ensure that LoMul and LowAdd are taken from correct ISD::SMUL_LOHI node
8039   // whose low result is fed to the ADDC we are checking.
8040
8041   if (AddcOp0 == MULOp.getValue(0)) {
8042     LoMul = &AddcOp0;
8043     LowAdd = &AddcOp1;
8044   }
8045   if (AddcOp1 == MULOp.getValue(0)) {
8046     LoMul = &AddcOp1;
8047     LowAdd = &AddcOp0;
8048   }
8049
8050   if (!LoMul)
8051     return SDValue();
8052
8053   // Create the merged node.
8054   SelectionDAG &DAG = DCI.DAG;
8055
8056   // Build operand list.
8057   SmallVector<SDValue, 8> Ops;
8058   Ops.push_back(LoMul->getOperand(0));
8059   Ops.push_back(LoMul->getOperand(1));
8060   Ops.push_back(*LowAdd);
8061   Ops.push_back(*HiAdd);
8062
8063   SDValue MLALNode =  DAG.getNode(FinalOpc, SDLoc(AddcNode),
8064                                  DAG.getVTList(MVT::i32, MVT::i32), Ops);
8065
8066   // Replace the ADDs' nodes uses by the MLA node's values.
8067   SDValue HiMLALResult(MLALNode.getNode(), 1);
8068   DAG.ReplaceAllUsesOfValueWith(SDValue(AddeNode, 0), HiMLALResult);
8069
8070   SDValue LoMLALResult(MLALNode.getNode(), 0);
8071   DAG.ReplaceAllUsesOfValueWith(SDValue(AddcNode, 0), LoMLALResult);
8072
8073   // Return original node to notify the driver to stop replacing.
8074   SDValue resNode(AddcNode, 0);
8075   return resNode;
8076 }
8077
8078 /// PerformADDCCombine - Target-specific dag combine transform from
8079 /// ISD::ADDC, ISD::ADDE, and ISD::MUL_LOHI to MLAL.
8080 static SDValue PerformADDCCombine(SDNode *N,
8081                                  TargetLowering::DAGCombinerInfo &DCI,
8082                                  const ARMSubtarget *Subtarget) {
8083
8084   return AddCombineTo64bitMLAL(N, DCI, Subtarget);
8085
8086 }
8087
8088 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
8089 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
8090 /// called with the default operands, and if that fails, with commuted
8091 /// operands.
8092 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
8093                                           TargetLowering::DAGCombinerInfo &DCI,
8094                                           const ARMSubtarget *Subtarget){
8095
8096   // Attempt to create vpaddl for this add.
8097   SDValue Result = AddCombineToVPADDL(N, N0, N1, DCI, Subtarget);
8098   if (Result.getNode())
8099     return Result;
8100
8101   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
8102   if (N0.getNode()->hasOneUse()) {
8103     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
8104     if (Result.getNode()) return Result;
8105   }
8106   return SDValue();
8107 }
8108
8109 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
8110 ///
8111 static SDValue PerformADDCombine(SDNode *N,
8112                                  TargetLowering::DAGCombinerInfo &DCI,
8113                                  const ARMSubtarget *Subtarget) {
8114   SDValue N0 = N->getOperand(0);
8115   SDValue N1 = N->getOperand(1);
8116
8117   // First try with the default operand order.
8118   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI, Subtarget);
8119   if (Result.getNode())
8120     return Result;
8121
8122   // If that didn't work, try again with the operands commuted.
8123   return PerformADDCombineWithOperands(N, N1, N0, DCI, Subtarget);
8124 }
8125
8126 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
8127 ///
8128 static SDValue PerformSUBCombine(SDNode *N,
8129                                  TargetLowering::DAGCombinerInfo &DCI) {
8130   SDValue N0 = N->getOperand(0);
8131   SDValue N1 = N->getOperand(1);
8132
8133   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
8134   if (N1.getNode()->hasOneUse()) {
8135     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
8136     if (Result.getNode()) return Result;
8137   }
8138
8139   return SDValue();
8140 }
8141
8142 /// PerformVMULCombine
8143 /// Distribute (A + B) * C to (A * C) + (B * C) to take advantage of the
8144 /// special multiplier accumulator forwarding.
8145 ///   vmul d3, d0, d2
8146 ///   vmla d3, d1, d2
8147 /// is faster than
8148 ///   vadd d3, d0, d1
8149 ///   vmul d3, d3, d2
8150 //  However, for (A + B) * (A + B),
8151 //    vadd d2, d0, d1
8152 //    vmul d3, d0, d2
8153 //    vmla d3, d1, d2
8154 //  is slower than
8155 //    vadd d2, d0, d1
8156 //    vmul d3, d2, d2
8157 static SDValue PerformVMULCombine(SDNode *N,
8158                                   TargetLowering::DAGCombinerInfo &DCI,
8159                                   const ARMSubtarget *Subtarget) {
8160   if (!Subtarget->hasVMLxForwarding())
8161     return SDValue();
8162
8163   SelectionDAG &DAG = DCI.DAG;
8164   SDValue N0 = N->getOperand(0);
8165   SDValue N1 = N->getOperand(1);
8166   unsigned Opcode = N0.getOpcode();
8167   if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
8168       Opcode != ISD::FADD && Opcode != ISD::FSUB) {
8169     Opcode = N1.getOpcode();
8170     if (Opcode != ISD::ADD && Opcode != ISD::SUB &&
8171         Opcode != ISD::FADD && Opcode != ISD::FSUB)
8172       return SDValue();
8173     std::swap(N0, N1);
8174   }
8175
8176   if (N0 == N1)
8177     return SDValue();
8178
8179   EVT VT = N->getValueType(0);
8180   SDLoc DL(N);
8181   SDValue N00 = N0->getOperand(0);
8182   SDValue N01 = N0->getOperand(1);
8183   return DAG.getNode(Opcode, DL, VT,
8184                      DAG.getNode(ISD::MUL, DL, VT, N00, N1),
8185                      DAG.getNode(ISD::MUL, DL, VT, N01, N1));
8186 }
8187
8188 static SDValue PerformMULCombine(SDNode *N,
8189                                  TargetLowering::DAGCombinerInfo &DCI,
8190                                  const ARMSubtarget *Subtarget) {
8191   SelectionDAG &DAG = DCI.DAG;
8192
8193   if (Subtarget->isThumb1Only())
8194     return SDValue();
8195
8196   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8197     return SDValue();
8198
8199   EVT VT = N->getValueType(0);
8200   if (VT.is64BitVector() || VT.is128BitVector())
8201     return PerformVMULCombine(N, DCI, Subtarget);
8202   if (VT != MVT::i32)
8203     return SDValue();
8204
8205   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
8206   if (!C)
8207     return SDValue();
8208
8209   int64_t MulAmt = C->getSExtValue();
8210   unsigned ShiftAmt = countTrailingZeros<uint64_t>(MulAmt);
8211
8212   ShiftAmt = ShiftAmt & (32 - 1);
8213   SDValue V = N->getOperand(0);
8214   SDLoc DL(N);
8215
8216   SDValue Res;
8217   MulAmt >>= ShiftAmt;
8218
8219   if (MulAmt >= 0) {
8220     if (isPowerOf2_32(MulAmt - 1)) {
8221       // (mul x, 2^N + 1) => (add (shl x, N), x)
8222       Res = DAG.getNode(ISD::ADD, DL, VT,
8223                         V,
8224                         DAG.getNode(ISD::SHL, DL, VT,
8225                                     V,
8226                                     DAG.getConstant(Log2_32(MulAmt - 1), DL,
8227                                                     MVT::i32)));
8228     } else if (isPowerOf2_32(MulAmt + 1)) {
8229       // (mul x, 2^N - 1) => (sub (shl x, N), x)
8230       Res = DAG.getNode(ISD::SUB, DL, VT,
8231                         DAG.getNode(ISD::SHL, DL, VT,
8232                                     V,
8233                                     DAG.getConstant(Log2_32(MulAmt + 1), DL,
8234                                                     MVT::i32)),
8235                         V);
8236     } else
8237       return SDValue();
8238   } else {
8239     uint64_t MulAmtAbs = -MulAmt;
8240     if (isPowerOf2_32(MulAmtAbs + 1)) {
8241       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
8242       Res = DAG.getNode(ISD::SUB, DL, VT,
8243                         V,
8244                         DAG.getNode(ISD::SHL, DL, VT,
8245                                     V,
8246                                     DAG.getConstant(Log2_32(MulAmtAbs + 1), DL,
8247                                                     MVT::i32)));
8248     } else if (isPowerOf2_32(MulAmtAbs - 1)) {
8249       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
8250       Res = DAG.getNode(ISD::ADD, DL, VT,
8251                         V,
8252                         DAG.getNode(ISD::SHL, DL, VT,
8253                                     V,
8254                                     DAG.getConstant(Log2_32(MulAmtAbs - 1), DL,
8255                                                     MVT::i32)));
8256       Res = DAG.getNode(ISD::SUB, DL, VT,
8257                         DAG.getConstant(0, DL, MVT::i32), Res);
8258
8259     } else
8260       return SDValue();
8261   }
8262
8263   if (ShiftAmt != 0)
8264     Res = DAG.getNode(ISD::SHL, DL, VT,
8265                       Res, DAG.getConstant(ShiftAmt, DL, MVT::i32));
8266
8267   // Do not add new nodes to DAG combiner worklist.
8268   DCI.CombineTo(N, Res, false);
8269   return SDValue();
8270 }
8271
8272 static SDValue PerformANDCombine(SDNode *N,
8273                                  TargetLowering::DAGCombinerInfo &DCI,
8274                                  const ARMSubtarget *Subtarget) {
8275
8276   // Attempt to use immediate-form VBIC
8277   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8278   SDLoc dl(N);
8279   EVT VT = N->getValueType(0);
8280   SelectionDAG &DAG = DCI.DAG;
8281
8282   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8283     return SDValue();
8284
8285   APInt SplatBits, SplatUndef;
8286   unsigned SplatBitSize;
8287   bool HasAnyUndefs;
8288   if (BVN &&
8289       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8290     if (SplatBitSize <= 64) {
8291       EVT VbicVT;
8292       SDValue Val = isNEONModifiedImm((~SplatBits).getZExtValue(),
8293                                       SplatUndef.getZExtValue(), SplatBitSize,
8294                                       DAG, dl, VbicVT, VT.is128BitVector(),
8295                                       OtherModImm);
8296       if (Val.getNode()) {
8297         SDValue Input =
8298           DAG.getNode(ISD::BITCAST, dl, VbicVT, N->getOperand(0));
8299         SDValue Vbic = DAG.getNode(ARMISD::VBICIMM, dl, VbicVT, Input, Val);
8300         return DAG.getNode(ISD::BITCAST, dl, VT, Vbic);
8301       }
8302     }
8303   }
8304
8305   if (!Subtarget->isThumb1Only()) {
8306     // fold (and (select cc, -1, c), x) -> (select cc, x, (and, x, c))
8307     SDValue Result = combineSelectAndUseCommutative(N, true, DCI);
8308     if (Result.getNode())
8309       return Result;
8310   }
8311
8312   return SDValue();
8313 }
8314
8315 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
8316 static SDValue PerformORCombine(SDNode *N,
8317                                 TargetLowering::DAGCombinerInfo &DCI,
8318                                 const ARMSubtarget *Subtarget) {
8319   // Attempt to use immediate-form VORR
8320   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(1));
8321   SDLoc dl(N);
8322   EVT VT = N->getValueType(0);
8323   SelectionDAG &DAG = DCI.DAG;
8324
8325   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8326     return SDValue();
8327
8328   APInt SplatBits, SplatUndef;
8329   unsigned SplatBitSize;
8330   bool HasAnyUndefs;
8331   if (BVN && Subtarget->hasNEON() &&
8332       BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
8333     if (SplatBitSize <= 64) {
8334       EVT VorrVT;
8335       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
8336                                       SplatUndef.getZExtValue(), SplatBitSize,
8337                                       DAG, dl, VorrVT, VT.is128BitVector(),
8338                                       OtherModImm);
8339       if (Val.getNode()) {
8340         SDValue Input =
8341           DAG.getNode(ISD::BITCAST, dl, VorrVT, N->getOperand(0));
8342         SDValue Vorr = DAG.getNode(ARMISD::VORRIMM, dl, VorrVT, Input, Val);
8343         return DAG.getNode(ISD::BITCAST, dl, VT, Vorr);
8344       }
8345     }
8346   }
8347
8348   if (!Subtarget->isThumb1Only()) {
8349     // fold (or (select cc, 0, c), x) -> (select cc, x, (or, x, c))
8350     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8351     if (Result.getNode())
8352       return Result;
8353   }
8354
8355   // The code below optimizes (or (and X, Y), Z).
8356   // The AND operand needs to have a single user to make these optimizations
8357   // profitable.
8358   SDValue N0 = N->getOperand(0);
8359   if (N0.getOpcode() != ISD::AND || !N0.hasOneUse())
8360     return SDValue();
8361   SDValue N1 = N->getOperand(1);
8362
8363   // (or (and B, A), (and C, ~A)) => (VBSL A, B, C) when A is a constant.
8364   if (Subtarget->hasNEON() && N1.getOpcode() == ISD::AND && VT.isVector() &&
8365       DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
8366     APInt SplatUndef;
8367     unsigned SplatBitSize;
8368     bool HasAnyUndefs;
8369
8370     APInt SplatBits0, SplatBits1;
8371     BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(1));
8372     BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(1));
8373     // Ensure that the second operand of both ands are constants
8374     if (BVN0 && BVN0->isConstantSplat(SplatBits0, SplatUndef, SplatBitSize,
8375                                       HasAnyUndefs) && !HasAnyUndefs) {
8376         if (BVN1 && BVN1->isConstantSplat(SplatBits1, SplatUndef, SplatBitSize,
8377                                           HasAnyUndefs) && !HasAnyUndefs) {
8378             // Ensure that the bit width of the constants are the same and that
8379             // the splat arguments are logical inverses as per the pattern we
8380             // are trying to simplify.
8381             if (SplatBits0.getBitWidth() == SplatBits1.getBitWidth() &&
8382                 SplatBits0 == ~SplatBits1) {
8383                 // Canonicalize the vector type to make instruction selection
8384                 // simpler.
8385                 EVT CanonicalVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
8386                 SDValue Result = DAG.getNode(ARMISD::VBSL, dl, CanonicalVT,
8387                                              N0->getOperand(1),
8388                                              N0->getOperand(0),
8389                                              N1->getOperand(0));
8390                 return DAG.getNode(ISD::BITCAST, dl, VT, Result);
8391             }
8392         }
8393     }
8394   }
8395
8396   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
8397   // reasonable.
8398
8399   // BFI is only available on V6T2+
8400   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
8401     return SDValue();
8402
8403   SDLoc DL(N);
8404   // 1) or (and A, mask), val => ARMbfi A, val, mask
8405   //      iff (val & mask) == val
8406   //
8407   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8408   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
8409   //          && mask == ~mask2
8410   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
8411   //          && ~mask == mask2
8412   //  (i.e., copy a bitfield value into another bitfield of the same width)
8413
8414   if (VT != MVT::i32)
8415     return SDValue();
8416
8417   SDValue N00 = N0.getOperand(0);
8418
8419   // The value and the mask need to be constants so we can verify this is
8420   // actually a bitfield set. If the mask is 0xffff, we can do better
8421   // via a movt instruction, so don't use BFI in that case.
8422   SDValue MaskOp = N0.getOperand(1);
8423   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(MaskOp);
8424   if (!MaskC)
8425     return SDValue();
8426   unsigned Mask = MaskC->getZExtValue();
8427   if (Mask == 0xffff)
8428     return SDValue();
8429   SDValue Res;
8430   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
8431   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
8432   if (N1C) {
8433     unsigned Val = N1C->getZExtValue();
8434     if ((Val & ~Mask) != Val)
8435       return SDValue();
8436
8437     if (ARM::isBitFieldInvertedMask(Mask)) {
8438       Val >>= countTrailingZeros(~Mask);
8439
8440       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00,
8441                         DAG.getConstant(Val, DL, MVT::i32),
8442                         DAG.getConstant(Mask, DL, MVT::i32));
8443
8444       // Do not add new nodes to DAG combiner worklist.
8445       DCI.CombineTo(N, Res, false);
8446       return SDValue();
8447     }
8448   } else if (N1.getOpcode() == ISD::AND) {
8449     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
8450     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8451     if (!N11C)
8452       return SDValue();
8453     unsigned Mask2 = N11C->getZExtValue();
8454
8455     // Mask and ~Mask2 (or reverse) must be equivalent for the BFI pattern
8456     // as is to match.
8457     if (ARM::isBitFieldInvertedMask(Mask) &&
8458         (Mask == ~Mask2)) {
8459       // The pack halfword instruction works better for masks that fit it,
8460       // so use that when it's available.
8461       if (Subtarget->hasT2ExtractPack() &&
8462           (Mask == 0xffff || Mask == 0xffff0000))
8463         return SDValue();
8464       // 2a
8465       unsigned amt = countTrailingZeros(Mask2);
8466       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
8467                         DAG.getConstant(amt, DL, MVT::i32));
8468       Res = DAG.getNode(ARMISD::BFI, DL, VT, N00, Res,
8469                         DAG.getConstant(Mask, DL, MVT::i32));
8470       // Do not add new nodes to DAG combiner worklist.
8471       DCI.CombineTo(N, Res, false);
8472       return SDValue();
8473     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
8474                (~Mask == Mask2)) {
8475       // The pack halfword instruction works better for masks that fit it,
8476       // so use that when it's available.
8477       if (Subtarget->hasT2ExtractPack() &&
8478           (Mask2 == 0xffff || Mask2 == 0xffff0000))
8479         return SDValue();
8480       // 2b
8481       unsigned lsb = countTrailingZeros(Mask);
8482       Res = DAG.getNode(ISD::SRL, DL, VT, N00,
8483                         DAG.getConstant(lsb, DL, MVT::i32));
8484       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
8485                         DAG.getConstant(Mask2, DL, MVT::i32));
8486       // Do not add new nodes to DAG combiner worklist.
8487       DCI.CombineTo(N, Res, false);
8488       return SDValue();
8489     }
8490   }
8491
8492   if (DAG.MaskedValueIsZero(N1, MaskC->getAPIntValue()) &&
8493       N00.getOpcode() == ISD::SHL && isa<ConstantSDNode>(N00.getOperand(1)) &&
8494       ARM::isBitFieldInvertedMask(~Mask)) {
8495     // Case (3): or (and (shl A, #shamt), mask), B => ARMbfi B, A, ~mask
8496     // where lsb(mask) == #shamt and masked bits of B are known zero.
8497     SDValue ShAmt = N00.getOperand(1);
8498     unsigned ShAmtC = cast<ConstantSDNode>(ShAmt)->getZExtValue();
8499     unsigned LSB = countTrailingZeros(Mask);
8500     if (ShAmtC != LSB)
8501       return SDValue();
8502
8503     Res = DAG.getNode(ARMISD::BFI, DL, VT, N1, N00.getOperand(0),
8504                       DAG.getConstant(~Mask, DL, MVT::i32));
8505
8506     // Do not add new nodes to DAG combiner worklist.
8507     DCI.CombineTo(N, Res, false);
8508   }
8509
8510   return SDValue();
8511 }
8512
8513 static SDValue PerformXORCombine(SDNode *N,
8514                                  TargetLowering::DAGCombinerInfo &DCI,
8515                                  const ARMSubtarget *Subtarget) {
8516   EVT VT = N->getValueType(0);
8517   SelectionDAG &DAG = DCI.DAG;
8518
8519   if(!DAG.getTargetLoweringInfo().isTypeLegal(VT))
8520     return SDValue();
8521
8522   if (!Subtarget->isThumb1Only()) {
8523     // fold (xor (select cc, 0, c), x) -> (select cc, x, (xor, x, c))
8524     SDValue Result = combineSelectAndUseCommutative(N, false, DCI);
8525     if (Result.getNode())
8526       return Result;
8527   }
8528
8529   return SDValue();
8530 }
8531
8532 /// PerformBFICombine - (bfi A, (and B, Mask1), Mask2) -> (bfi A, B, Mask2) iff
8533 /// the bits being cleared by the AND are not demanded by the BFI.
8534 static SDValue PerformBFICombine(SDNode *N,
8535                                  TargetLowering::DAGCombinerInfo &DCI) {
8536   SDValue N1 = N->getOperand(1);
8537   if (N1.getOpcode() == ISD::AND) {
8538     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
8539     if (!N11C)
8540       return SDValue();
8541     unsigned InvMask = cast<ConstantSDNode>(N->getOperand(2))->getZExtValue();
8542     unsigned LSB = countTrailingZeros(~InvMask);
8543     unsigned Width = (32 - countLeadingZeros(~InvMask)) - LSB;
8544     assert(Width <
8545                static_cast<unsigned>(std::numeric_limits<unsigned>::digits) &&
8546            "undefined behavior");
8547     unsigned Mask = (1u << Width) - 1;
8548     unsigned Mask2 = N11C->getZExtValue();
8549     if ((Mask & (~Mask2)) == 0)
8550       return DCI.DAG.getNode(ARMISD::BFI, SDLoc(N), N->getValueType(0),
8551                              N->getOperand(0), N1.getOperand(0),
8552                              N->getOperand(2));
8553   }
8554   return SDValue();
8555 }
8556
8557 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
8558 /// ARMISD::VMOVRRD.
8559 static SDValue PerformVMOVRRDCombine(SDNode *N,
8560                                      TargetLowering::DAGCombinerInfo &DCI,
8561                                      const ARMSubtarget *Subtarget) {
8562   // vmovrrd(vmovdrr x, y) -> x,y
8563   SDValue InDouble = N->getOperand(0);
8564   if (InDouble.getOpcode() == ARMISD::VMOVDRR && !Subtarget->isFPOnlySP())
8565     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
8566
8567   // vmovrrd(load f64) -> (load i32), (load i32)
8568   SDNode *InNode = InDouble.getNode();
8569   if (ISD::isNormalLoad(InNode) && InNode->hasOneUse() &&
8570       InNode->getValueType(0) == MVT::f64 &&
8571       InNode->getOperand(1).getOpcode() == ISD::FrameIndex &&
8572       !cast<LoadSDNode>(InNode)->isVolatile()) {
8573     // TODO: Should this be done for non-FrameIndex operands?
8574     LoadSDNode *LD = cast<LoadSDNode>(InNode);
8575
8576     SelectionDAG &DAG = DCI.DAG;
8577     SDLoc DL(LD);
8578     SDValue BasePtr = LD->getBasePtr();
8579     SDValue NewLD1 = DAG.getLoad(MVT::i32, DL, LD->getChain(), BasePtr,
8580                                  LD->getPointerInfo(), LD->isVolatile(),
8581                                  LD->isNonTemporal(), LD->isInvariant(),
8582                                  LD->getAlignment());
8583
8584     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
8585                                     DAG.getConstant(4, DL, MVT::i32));
8586     SDValue NewLD2 = DAG.getLoad(MVT::i32, DL, NewLD1.getValue(1), OffsetPtr,
8587                                  LD->getPointerInfo(), LD->isVolatile(),
8588                                  LD->isNonTemporal(), LD->isInvariant(),
8589                                  std::min(4U, LD->getAlignment() / 2));
8590
8591     DAG.ReplaceAllUsesOfValueWith(SDValue(LD, 1), NewLD2.getValue(1));
8592     if (DCI.DAG.getTargetLoweringInfo().isBigEndian())
8593       std::swap (NewLD1, NewLD2);
8594     SDValue Result = DCI.CombineTo(N, NewLD1, NewLD2);
8595     return Result;
8596   }
8597
8598   return SDValue();
8599 }
8600
8601 /// PerformVMOVDRRCombine - Target-specific dag combine xforms for
8602 /// ARMISD::VMOVDRR.  This is also used for BUILD_VECTORs with 2 operands.
8603 static SDValue PerformVMOVDRRCombine(SDNode *N, SelectionDAG &DAG) {
8604   // N=vmovrrd(X); vmovdrr(N:0, N:1) -> bit_convert(X)
8605   SDValue Op0 = N->getOperand(0);
8606   SDValue Op1 = N->getOperand(1);
8607   if (Op0.getOpcode() == ISD::BITCAST)
8608     Op0 = Op0.getOperand(0);
8609   if (Op1.getOpcode() == ISD::BITCAST)
8610     Op1 = Op1.getOperand(0);
8611   if (Op0.getOpcode() == ARMISD::VMOVRRD &&
8612       Op0.getNode() == Op1.getNode() &&
8613       Op0.getResNo() == 0 && Op1.getResNo() == 1)
8614     return DAG.getNode(ISD::BITCAST, SDLoc(N),
8615                        N->getValueType(0), Op0.getOperand(0));
8616   return SDValue();
8617 }
8618
8619 /// hasNormalLoadOperand - Check if any of the operands of a BUILD_VECTOR node
8620 /// are normal, non-volatile loads.  If so, it is profitable to bitcast an
8621 /// i64 vector to have f64 elements, since the value can then be loaded
8622 /// directly into a VFP register.
8623 static bool hasNormalLoadOperand(SDNode *N) {
8624   unsigned NumElts = N->getValueType(0).getVectorNumElements();
8625   for (unsigned i = 0; i < NumElts; ++i) {
8626     SDNode *Elt = N->getOperand(i).getNode();
8627     if (ISD::isNormalLoad(Elt) && !cast<LoadSDNode>(Elt)->isVolatile())
8628       return true;
8629   }
8630   return false;
8631 }
8632
8633 /// PerformBUILD_VECTORCombine - Target-specific dag combine xforms for
8634 /// ISD::BUILD_VECTOR.
8635 static SDValue PerformBUILD_VECTORCombine(SDNode *N,
8636                                           TargetLowering::DAGCombinerInfo &DCI,
8637                                           const ARMSubtarget *Subtarget) {
8638   // build_vector(N=ARMISD::VMOVRRD(X), N:1) -> bit_convert(X):
8639   // VMOVRRD is introduced when legalizing i64 types.  It forces the i64 value
8640   // into a pair of GPRs, which is fine when the value is used as a scalar,
8641   // but if the i64 value is converted to a vector, we need to undo the VMOVRRD.
8642   SelectionDAG &DAG = DCI.DAG;
8643   if (N->getNumOperands() == 2) {
8644     SDValue RV = PerformVMOVDRRCombine(N, DAG);
8645     if (RV.getNode())
8646       return RV;
8647   }
8648
8649   // Load i64 elements as f64 values so that type legalization does not split
8650   // them up into i32 values.
8651   EVT VT = N->getValueType(0);
8652   if (VT.getVectorElementType() != MVT::i64 || !hasNormalLoadOperand(N))
8653     return SDValue();
8654   SDLoc dl(N);
8655   SmallVector<SDValue, 8> Ops;
8656   unsigned NumElts = VT.getVectorNumElements();
8657   for (unsigned i = 0; i < NumElts; ++i) {
8658     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(i));
8659     Ops.push_back(V);
8660     // Make the DAGCombiner fold the bitcast.
8661     DCI.AddToWorklist(V.getNode());
8662   }
8663   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, NumElts);
8664   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, FloatVT, Ops);
8665   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
8666 }
8667
8668 /// \brief Target-specific dag combine xforms for ARMISD::BUILD_VECTOR.
8669 static SDValue
8670 PerformARMBUILD_VECTORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
8671   // ARMISD::BUILD_VECTOR is introduced when legalizing ISD::BUILD_VECTOR.
8672   // At that time, we may have inserted bitcasts from integer to float.
8673   // If these bitcasts have survived DAGCombine, change the lowering of this
8674   // BUILD_VECTOR in something more vector friendly, i.e., that does not
8675   // force to use floating point types.
8676
8677   // Make sure we can change the type of the vector.
8678   // This is possible iff:
8679   // 1. The vector is only used in a bitcast to a integer type. I.e.,
8680   //    1.1. Vector is used only once.
8681   //    1.2. Use is a bit convert to an integer type.
8682   // 2. The size of its operands are 32-bits (64-bits are not legal).
8683   EVT VT = N->getValueType(0);
8684   EVT EltVT = VT.getVectorElementType();
8685
8686   // Check 1.1. and 2.
8687   if (EltVT.getSizeInBits() != 32 || !N->hasOneUse())
8688     return SDValue();
8689
8690   // By construction, the input type must be float.
8691   assert(EltVT == MVT::f32 && "Unexpected type!");
8692
8693   // Check 1.2.
8694   SDNode *Use = *N->use_begin();
8695   if (Use->getOpcode() != ISD::BITCAST ||
8696       Use->getValueType(0).isFloatingPoint())
8697     return SDValue();
8698
8699   // Check profitability.
8700   // Model is, if more than half of the relevant operands are bitcast from
8701   // i32, turn the build_vector into a sequence of insert_vector_elt.
8702   // Relevant operands are everything that is not statically
8703   // (i.e., at compile time) bitcasted.
8704   unsigned NumOfBitCastedElts = 0;
8705   unsigned NumElts = VT.getVectorNumElements();
8706   unsigned NumOfRelevantElts = NumElts;
8707   for (unsigned Idx = 0; Idx < NumElts; ++Idx) {
8708     SDValue Elt = N->getOperand(Idx);
8709     if (Elt->getOpcode() == ISD::BITCAST) {
8710       // Assume only bit cast to i32 will go away.
8711       if (Elt->getOperand(0).getValueType() == MVT::i32)
8712         ++NumOfBitCastedElts;
8713     } else if (Elt.getOpcode() == ISD::UNDEF || isa<ConstantSDNode>(Elt))
8714       // Constants are statically casted, thus do not count them as
8715       // relevant operands.
8716       --NumOfRelevantElts;
8717   }
8718
8719   // Check if more than half of the elements require a non-free bitcast.
8720   if (NumOfBitCastedElts <= NumOfRelevantElts / 2)
8721     return SDValue();
8722
8723   SelectionDAG &DAG = DCI.DAG;
8724   // Create the new vector type.
8725   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32, NumElts);
8726   // Check if the type is legal.
8727   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8728   if (!TLI.isTypeLegal(VecVT))
8729     return SDValue();
8730
8731   // Combine:
8732   // ARMISD::BUILD_VECTOR E1, E2, ..., EN.
8733   // => BITCAST INSERT_VECTOR_ELT
8734   //                      (INSERT_VECTOR_ELT (...), (BITCAST EN-1), N-1),
8735   //                      (BITCAST EN), N.
8736   SDValue Vec = DAG.getUNDEF(VecVT);
8737   SDLoc dl(N);
8738   for (unsigned Idx = 0 ; Idx < NumElts; ++Idx) {
8739     SDValue V = N->getOperand(Idx);
8740     if (V.getOpcode() == ISD::UNDEF)
8741       continue;
8742     if (V.getOpcode() == ISD::BITCAST &&
8743         V->getOperand(0).getValueType() == MVT::i32)
8744       // Fold obvious case.
8745       V = V.getOperand(0);
8746     else {
8747       V = DAG.getNode(ISD::BITCAST, SDLoc(V), MVT::i32, V);
8748       // Make the DAGCombiner fold the bitcasts.
8749       DCI.AddToWorklist(V.getNode());
8750     }
8751     SDValue LaneIdx = DAG.getConstant(Idx, dl, MVT::i32);
8752     Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VecVT, Vec, V, LaneIdx);
8753   }
8754   Vec = DAG.getNode(ISD::BITCAST, dl, VT, Vec);
8755   // Make the DAGCombiner fold the bitcasts.
8756   DCI.AddToWorklist(Vec.getNode());
8757   return Vec;
8758 }
8759
8760 /// PerformInsertEltCombine - Target-specific dag combine xforms for
8761 /// ISD::INSERT_VECTOR_ELT.
8762 static SDValue PerformInsertEltCombine(SDNode *N,
8763                                        TargetLowering::DAGCombinerInfo &DCI) {
8764   // Bitcast an i64 load inserted into a vector to f64.
8765   // Otherwise, the i64 value will be legalized to a pair of i32 values.
8766   EVT VT = N->getValueType(0);
8767   SDNode *Elt = N->getOperand(1).getNode();
8768   if (VT.getVectorElementType() != MVT::i64 ||
8769       !ISD::isNormalLoad(Elt) || cast<LoadSDNode>(Elt)->isVolatile())
8770     return SDValue();
8771
8772   SelectionDAG &DAG = DCI.DAG;
8773   SDLoc dl(N);
8774   EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
8775                                  VT.getVectorNumElements());
8776   SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, N->getOperand(0));
8777   SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::f64, N->getOperand(1));
8778   // Make the DAGCombiner fold the bitcasts.
8779   DCI.AddToWorklist(Vec.getNode());
8780   DCI.AddToWorklist(V.getNode());
8781   SDValue InsElt = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, FloatVT,
8782                                Vec, V, N->getOperand(2));
8783   return DAG.getNode(ISD::BITCAST, dl, VT, InsElt);
8784 }
8785
8786 /// PerformVECTOR_SHUFFLECombine - Target-specific dag combine xforms for
8787 /// ISD::VECTOR_SHUFFLE.
8788 static SDValue PerformVECTOR_SHUFFLECombine(SDNode *N, SelectionDAG &DAG) {
8789   // The LLVM shufflevector instruction does not require the shuffle mask
8790   // length to match the operand vector length, but ISD::VECTOR_SHUFFLE does
8791   // have that requirement.  When translating to ISD::VECTOR_SHUFFLE, if the
8792   // operands do not match the mask length, they are extended by concatenating
8793   // them with undef vectors.  That is probably the right thing for other
8794   // targets, but for NEON it is better to concatenate two double-register
8795   // size vector operands into a single quad-register size vector.  Do that
8796   // transformation here:
8797   //   shuffle(concat(v1, undef), concat(v2, undef)) ->
8798   //   shuffle(concat(v1, v2), undef)
8799   SDValue Op0 = N->getOperand(0);
8800   SDValue Op1 = N->getOperand(1);
8801   if (Op0.getOpcode() != ISD::CONCAT_VECTORS ||
8802       Op1.getOpcode() != ISD::CONCAT_VECTORS ||
8803       Op0.getNumOperands() != 2 ||
8804       Op1.getNumOperands() != 2)
8805     return SDValue();
8806   SDValue Concat0Op1 = Op0.getOperand(1);
8807   SDValue Concat1Op1 = Op1.getOperand(1);
8808   if (Concat0Op1.getOpcode() != ISD::UNDEF ||
8809       Concat1Op1.getOpcode() != ISD::UNDEF)
8810     return SDValue();
8811   // Skip the transformation if any of the types are illegal.
8812   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
8813   EVT VT = N->getValueType(0);
8814   if (!TLI.isTypeLegal(VT) ||
8815       !TLI.isTypeLegal(Concat0Op1.getValueType()) ||
8816       !TLI.isTypeLegal(Concat1Op1.getValueType()))
8817     return SDValue();
8818
8819   SDValue NewConcat = DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
8820                                   Op0.getOperand(0), Op1.getOperand(0));
8821   // Translate the shuffle mask.
8822   SmallVector<int, 16> NewMask;
8823   unsigned NumElts = VT.getVectorNumElements();
8824   unsigned HalfElts = NumElts/2;
8825   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8826   for (unsigned n = 0; n < NumElts; ++n) {
8827     int MaskElt = SVN->getMaskElt(n);
8828     int NewElt = -1;
8829     if (MaskElt < (int)HalfElts)
8830       NewElt = MaskElt;
8831     else if (MaskElt >= (int)NumElts && MaskElt < (int)(NumElts + HalfElts))
8832       NewElt = HalfElts + MaskElt - NumElts;
8833     NewMask.push_back(NewElt);
8834   }
8835   return DAG.getVectorShuffle(VT, SDLoc(N), NewConcat,
8836                               DAG.getUNDEF(VT), NewMask.data());
8837 }
8838
8839 /// CombineBaseUpdate - Target-specific DAG combine function for VLDDUP,
8840 /// NEON load/store intrinsics, and generic vector load/stores, to merge
8841 /// base address updates.
8842 /// For generic load/stores, the memory type is assumed to be a vector.
8843 /// The caller is assumed to have checked legality.
8844 static SDValue CombineBaseUpdate(SDNode *N,
8845                                  TargetLowering::DAGCombinerInfo &DCI) {
8846   SelectionDAG &DAG = DCI.DAG;
8847   const bool isIntrinsic = (N->getOpcode() == ISD::INTRINSIC_VOID ||
8848                             N->getOpcode() == ISD::INTRINSIC_W_CHAIN);
8849   const bool isStore = N->getOpcode() == ISD::STORE;
8850   const unsigned AddrOpIdx = ((isIntrinsic || isStore) ? 2 : 1);
8851   SDValue Addr = N->getOperand(AddrOpIdx);
8852   MemSDNode *MemN = cast<MemSDNode>(N);
8853   SDLoc dl(N);
8854
8855   // Search for a use of the address operand that is an increment.
8856   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8857          UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8858     SDNode *User = *UI;
8859     if (User->getOpcode() != ISD::ADD ||
8860         UI.getUse().getResNo() != Addr.getResNo())
8861       continue;
8862
8863     // Check that the add is independent of the load/store.  Otherwise, folding
8864     // it would create a cycle.
8865     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8866       continue;
8867
8868     // Find the new opcode for the updating load/store.
8869     bool isLoadOp = true;
8870     bool isLaneOp = false;
8871     unsigned NewOpc = 0;
8872     unsigned NumVecs = 0;
8873     if (isIntrinsic) {
8874       unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8875       switch (IntNo) {
8876       default: llvm_unreachable("unexpected intrinsic for Neon base update");
8877       case Intrinsic::arm_neon_vld1:     NewOpc = ARMISD::VLD1_UPD;
8878         NumVecs = 1; break;
8879       case Intrinsic::arm_neon_vld2:     NewOpc = ARMISD::VLD2_UPD;
8880         NumVecs = 2; break;
8881       case Intrinsic::arm_neon_vld3:     NewOpc = ARMISD::VLD3_UPD;
8882         NumVecs = 3; break;
8883       case Intrinsic::arm_neon_vld4:     NewOpc = ARMISD::VLD4_UPD;
8884         NumVecs = 4; break;
8885       case Intrinsic::arm_neon_vld2lane: NewOpc = ARMISD::VLD2LN_UPD;
8886         NumVecs = 2; isLaneOp = true; break;
8887       case Intrinsic::arm_neon_vld3lane: NewOpc = ARMISD::VLD3LN_UPD;
8888         NumVecs = 3; isLaneOp = true; break;
8889       case Intrinsic::arm_neon_vld4lane: NewOpc = ARMISD::VLD4LN_UPD;
8890         NumVecs = 4; isLaneOp = true; break;
8891       case Intrinsic::arm_neon_vst1:     NewOpc = ARMISD::VST1_UPD;
8892         NumVecs = 1; isLoadOp = false; break;
8893       case Intrinsic::arm_neon_vst2:     NewOpc = ARMISD::VST2_UPD;
8894         NumVecs = 2; isLoadOp = false; break;
8895       case Intrinsic::arm_neon_vst3:     NewOpc = ARMISD::VST3_UPD;
8896         NumVecs = 3; isLoadOp = false; break;
8897       case Intrinsic::arm_neon_vst4:     NewOpc = ARMISD::VST4_UPD;
8898         NumVecs = 4; isLoadOp = false; break;
8899       case Intrinsic::arm_neon_vst2lane: NewOpc = ARMISD::VST2LN_UPD;
8900         NumVecs = 2; isLoadOp = false; isLaneOp = true; break;
8901       case Intrinsic::arm_neon_vst3lane: NewOpc = ARMISD::VST3LN_UPD;
8902         NumVecs = 3; isLoadOp = false; isLaneOp = true; break;
8903       case Intrinsic::arm_neon_vst4lane: NewOpc = ARMISD::VST4LN_UPD;
8904         NumVecs = 4; isLoadOp = false; isLaneOp = true; break;
8905       }
8906     } else {
8907       isLaneOp = true;
8908       switch (N->getOpcode()) {
8909       default: llvm_unreachable("unexpected opcode for Neon base update");
8910       case ARMISD::VLD2DUP: NewOpc = ARMISD::VLD2DUP_UPD; NumVecs = 2; break;
8911       case ARMISD::VLD3DUP: NewOpc = ARMISD::VLD3DUP_UPD; NumVecs = 3; break;
8912       case ARMISD::VLD4DUP: NewOpc = ARMISD::VLD4DUP_UPD; NumVecs = 4; break;
8913       case ISD::LOAD:       NewOpc = ARMISD::VLD1_UPD;
8914         NumVecs = 1; isLaneOp = false; break;
8915       case ISD::STORE:      NewOpc = ARMISD::VST1_UPD;
8916         NumVecs = 1; isLaneOp = false; isLoadOp = false; break;
8917       }
8918     }
8919
8920     // Find the size of memory referenced by the load/store.
8921     EVT VecTy;
8922     if (isLoadOp) {
8923       VecTy = N->getValueType(0);
8924     } else if (isIntrinsic) {
8925       VecTy = N->getOperand(AddrOpIdx+1).getValueType();
8926     } else {
8927       assert(isStore && "Node has to be a load, a store, or an intrinsic!");
8928       VecTy = N->getOperand(1).getValueType();
8929     }
8930
8931     unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8932     if (isLaneOp)
8933       NumBytes /= VecTy.getVectorNumElements();
8934
8935     // If the increment is a constant, it must match the memory ref size.
8936     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8937     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8938       uint64_t IncVal = CInc->getZExtValue();
8939       if (IncVal != NumBytes)
8940         continue;
8941     } else if (NumBytes >= 3 * 16) {
8942       // VLD3/4 and VST3/4 for 128-bit vectors are implemented with two
8943       // separate instructions that make it harder to use a non-constant update.
8944       continue;
8945     }
8946
8947     // OK, we found an ADD we can fold into the base update.
8948     // Now, create a _UPD node, taking care of not breaking alignment.
8949
8950     EVT AlignedVecTy = VecTy;
8951     unsigned Alignment = MemN->getAlignment();
8952
8953     // If this is a less-than-standard-aligned load/store, change the type to
8954     // match the standard alignment.
8955     // The alignment is overlooked when selecting _UPD variants; and it's
8956     // easier to introduce bitcasts here than fix that.
8957     // There are 3 ways to get to this base-update combine:
8958     // - intrinsics: they are assumed to be properly aligned (to the standard
8959     //   alignment of the memory type), so we don't need to do anything.
8960     // - ARMISD::VLDx nodes: they are only generated from the aforementioned
8961     //   intrinsics, so, likewise, there's nothing to do.
8962     // - generic load/store instructions: the alignment is specified as an
8963     //   explicit operand, rather than implicitly as the standard alignment
8964     //   of the memory type (like the intrisics).  We need to change the
8965     //   memory type to match the explicit alignment.  That way, we don't
8966     //   generate non-standard-aligned ARMISD::VLDx nodes.
8967     if (isa<LSBaseSDNode>(N)) {
8968       if (Alignment == 0)
8969         Alignment = 1;
8970       if (Alignment < VecTy.getScalarSizeInBits() / 8) {
8971         MVT EltTy = MVT::getIntegerVT(Alignment * 8);
8972         assert(NumVecs == 1 && "Unexpected multi-element generic load/store.");
8973         assert(!isLaneOp && "Unexpected generic load/store lane.");
8974         unsigned NumElts = NumBytes / (EltTy.getSizeInBits() / 8);
8975         AlignedVecTy = MVT::getVectorVT(EltTy, NumElts);
8976       }
8977       // Don't set an explicit alignment on regular load/stores that we want
8978       // to transform to VLD/VST 1_UPD nodes.
8979       // This matches the behavior of regular load/stores, which only get an
8980       // explicit alignment if the MMO alignment is larger than the standard
8981       // alignment of the memory type.
8982       // Intrinsics, however, always get an explicit alignment, set to the
8983       // alignment of the MMO.
8984       Alignment = 1;
8985     }
8986
8987     // Create the new updating load/store node.
8988     // First, create an SDVTList for the new updating node's results.
8989     EVT Tys[6];
8990     unsigned NumResultVecs = (isLoadOp ? NumVecs : 0);
8991     unsigned n;
8992     for (n = 0; n < NumResultVecs; ++n)
8993       Tys[n] = AlignedVecTy;
8994     Tys[n++] = MVT::i32;
8995     Tys[n] = MVT::Other;
8996     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs+2));
8997
8998     // Then, gather the new node's operands.
8999     SmallVector<SDValue, 8> Ops;
9000     Ops.push_back(N->getOperand(0)); // incoming chain
9001     Ops.push_back(N->getOperand(AddrOpIdx));
9002     Ops.push_back(Inc);
9003
9004     if (StoreSDNode *StN = dyn_cast<StoreSDNode>(N)) {
9005       // Try to match the intrinsic's signature
9006       Ops.push_back(StN->getValue());
9007     } else {
9008       // Loads (and of course intrinsics) match the intrinsics' signature,
9009       // so just add all but the alignment operand.
9010       for (unsigned i = AddrOpIdx + 1; i < N->getNumOperands() - 1; ++i)
9011         Ops.push_back(N->getOperand(i));
9012     }
9013
9014     // For all node types, the alignment operand is always the last one.
9015     Ops.push_back(DAG.getConstant(Alignment, dl, MVT::i32));
9016
9017     // If this is a non-standard-aligned STORE, the penultimate operand is the
9018     // stored value.  Bitcast it to the aligned type.
9019     if (AlignedVecTy != VecTy && N->getOpcode() == ISD::STORE) {
9020       SDValue &StVal = Ops[Ops.size()-2];
9021       StVal = DAG.getNode(ISD::BITCAST, dl, AlignedVecTy, StVal);
9022     }
9023
9024     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, dl, SDTys,
9025                                            Ops, AlignedVecTy,
9026                                            MemN->getMemOperand());
9027
9028     // Update the uses.
9029     SmallVector<SDValue, 5> NewResults;
9030     for (unsigned i = 0; i < NumResultVecs; ++i)
9031       NewResults.push_back(SDValue(UpdN.getNode(), i));
9032
9033     // If this is an non-standard-aligned LOAD, the first result is the loaded
9034     // value.  Bitcast it to the expected result type.
9035     if (AlignedVecTy != VecTy && N->getOpcode() == ISD::LOAD) {
9036       SDValue &LdVal = NewResults[0];
9037       LdVal = DAG.getNode(ISD::BITCAST, dl, VecTy, LdVal);
9038     }
9039
9040     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs+1)); // chain
9041     DCI.CombineTo(N, NewResults);
9042     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
9043
9044     break;
9045   }
9046   return SDValue();
9047 }
9048
9049 static SDValue PerformVLDCombine(SDNode *N,
9050                                  TargetLowering::DAGCombinerInfo &DCI) {
9051   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9052     return SDValue();
9053
9054   return CombineBaseUpdate(N, DCI);
9055 }
9056
9057 /// CombineVLDDUP - For a VDUPLANE node N, check if its source operand is a
9058 /// vldN-lane (N > 1) intrinsic, and if all the other uses of that intrinsic
9059 /// are also VDUPLANEs.  If so, combine them to a vldN-dup operation and
9060 /// return true.
9061 static bool CombineVLDDUP(SDNode *N, TargetLowering::DAGCombinerInfo &DCI) {
9062   SelectionDAG &DAG = DCI.DAG;
9063   EVT VT = N->getValueType(0);
9064   // vldN-dup instructions only support 64-bit vectors for N > 1.
9065   if (!VT.is64BitVector())
9066     return false;
9067
9068   // Check if the VDUPLANE operand is a vldN-dup intrinsic.
9069   SDNode *VLD = N->getOperand(0).getNode();
9070   if (VLD->getOpcode() != ISD::INTRINSIC_W_CHAIN)
9071     return false;
9072   unsigned NumVecs = 0;
9073   unsigned NewOpc = 0;
9074   unsigned IntNo = cast<ConstantSDNode>(VLD->getOperand(1))->getZExtValue();
9075   if (IntNo == Intrinsic::arm_neon_vld2lane) {
9076     NumVecs = 2;
9077     NewOpc = ARMISD::VLD2DUP;
9078   } else if (IntNo == Intrinsic::arm_neon_vld3lane) {
9079     NumVecs = 3;
9080     NewOpc = ARMISD::VLD3DUP;
9081   } else if (IntNo == Intrinsic::arm_neon_vld4lane) {
9082     NumVecs = 4;
9083     NewOpc = ARMISD::VLD4DUP;
9084   } else {
9085     return false;
9086   }
9087
9088   // First check that all the vldN-lane uses are VDUPLANEs and that the lane
9089   // numbers match the load.
9090   unsigned VLDLaneNo =
9091     cast<ConstantSDNode>(VLD->getOperand(NumVecs+3))->getZExtValue();
9092   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
9093        UI != UE; ++UI) {
9094     // Ignore uses of the chain result.
9095     if (UI.getUse().getResNo() == NumVecs)
9096       continue;
9097     SDNode *User = *UI;
9098     if (User->getOpcode() != ARMISD::VDUPLANE ||
9099         VLDLaneNo != cast<ConstantSDNode>(User->getOperand(1))->getZExtValue())
9100       return false;
9101   }
9102
9103   // Create the vldN-dup node.
9104   EVT Tys[5];
9105   unsigned n;
9106   for (n = 0; n < NumVecs; ++n)
9107     Tys[n] = VT;
9108   Tys[n] = MVT::Other;
9109   SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumVecs+1));
9110   SDValue Ops[] = { VLD->getOperand(0), VLD->getOperand(2) };
9111   MemIntrinsicSDNode *VLDMemInt = cast<MemIntrinsicSDNode>(VLD);
9112   SDValue VLDDup = DAG.getMemIntrinsicNode(NewOpc, SDLoc(VLD), SDTys,
9113                                            Ops, VLDMemInt->getMemoryVT(),
9114                                            VLDMemInt->getMemOperand());
9115
9116   // Update the uses.
9117   for (SDNode::use_iterator UI = VLD->use_begin(), UE = VLD->use_end();
9118        UI != UE; ++UI) {
9119     unsigned ResNo = UI.getUse().getResNo();
9120     // Ignore uses of the chain result.
9121     if (ResNo == NumVecs)
9122       continue;
9123     SDNode *User = *UI;
9124     DCI.CombineTo(User, SDValue(VLDDup.getNode(), ResNo));
9125   }
9126
9127   // Now the vldN-lane intrinsic is dead except for its chain result.
9128   // Update uses of the chain.
9129   std::vector<SDValue> VLDDupResults;
9130   for (unsigned n = 0; n < NumVecs; ++n)
9131     VLDDupResults.push_back(SDValue(VLDDup.getNode(), n));
9132   VLDDupResults.push_back(SDValue(VLDDup.getNode(), NumVecs));
9133   DCI.CombineTo(VLD, VLDDupResults);
9134
9135   return true;
9136 }
9137
9138 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
9139 /// ARMISD::VDUPLANE.
9140 static SDValue PerformVDUPLANECombine(SDNode *N,
9141                                       TargetLowering::DAGCombinerInfo &DCI) {
9142   SDValue Op = N->getOperand(0);
9143
9144   // If the source is a vldN-lane (N > 1) intrinsic, and all the other uses
9145   // of that intrinsic are also VDUPLANEs, combine them to a vldN-dup operation.
9146   if (CombineVLDDUP(N, DCI))
9147     return SDValue(N, 0);
9148
9149   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
9150   // redundant.  Ignore bit_converts for now; element sizes are checked below.
9151   while (Op.getOpcode() == ISD::BITCAST)
9152     Op = Op.getOperand(0);
9153   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
9154     return SDValue();
9155
9156   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
9157   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
9158   // The canonical VMOV for a zero vector uses a 32-bit element size.
9159   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
9160   unsigned EltBits;
9161   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
9162     EltSize = 8;
9163   EVT VT = N->getValueType(0);
9164   if (EltSize > VT.getVectorElementType().getSizeInBits())
9165     return SDValue();
9166
9167   return DCI.DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
9168 }
9169
9170 static SDValue PerformLOADCombine(SDNode *N,
9171                                   TargetLowering::DAGCombinerInfo &DCI) {
9172   EVT VT = N->getValueType(0);
9173
9174   // If this is a legal vector load, try to combine it into a VLD1_UPD.
9175   if (ISD::isNormalLoad(N) && VT.isVector() &&
9176       DCI.DAG.getTargetLoweringInfo().isTypeLegal(VT))
9177     return CombineBaseUpdate(N, DCI);
9178
9179   return SDValue();
9180 }
9181
9182 /// PerformSTORECombine - Target-specific dag combine xforms for
9183 /// ISD::STORE.
9184 static SDValue PerformSTORECombine(SDNode *N,
9185                                    TargetLowering::DAGCombinerInfo &DCI) {
9186   StoreSDNode *St = cast<StoreSDNode>(N);
9187   if (St->isVolatile())
9188     return SDValue();
9189
9190   // Optimize trunc store (of multiple scalars) to shuffle and store.  First,
9191   // pack all of the elements in one place.  Next, store to memory in fewer
9192   // chunks.
9193   SDValue StVal = St->getValue();
9194   EVT VT = StVal.getValueType();
9195   if (St->isTruncatingStore() && VT.isVector()) {
9196     SelectionDAG &DAG = DCI.DAG;
9197     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9198     EVT StVT = St->getMemoryVT();
9199     unsigned NumElems = VT.getVectorNumElements();
9200     assert(StVT != VT && "Cannot truncate to the same type");
9201     unsigned FromEltSz = VT.getVectorElementType().getSizeInBits();
9202     unsigned ToEltSz = StVT.getVectorElementType().getSizeInBits();
9203
9204     // From, To sizes and ElemCount must be pow of two
9205     if (!isPowerOf2_32(NumElems * FromEltSz * ToEltSz)) return SDValue();
9206
9207     // We are going to use the original vector elt for storing.
9208     // Accumulated smaller vector elements must be a multiple of the store size.
9209     if (0 != (NumElems * FromEltSz) % ToEltSz) return SDValue();
9210
9211     unsigned SizeRatio  = FromEltSz / ToEltSz;
9212     assert(SizeRatio * NumElems * ToEltSz == VT.getSizeInBits());
9213
9214     // Create a type on which we perform the shuffle.
9215     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(), StVT.getScalarType(),
9216                                      NumElems*SizeRatio);
9217     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
9218
9219     SDLoc DL(St);
9220     SDValue WideVec = DAG.getNode(ISD::BITCAST, DL, WideVecVT, StVal);
9221     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
9222     for (unsigned i = 0; i < NumElems; ++i)
9223       ShuffleVec[i] = TLI.isBigEndian() ? (i+1) * SizeRatio - 1 : i * SizeRatio;
9224
9225     // Can't shuffle using an illegal type.
9226     if (!TLI.isTypeLegal(WideVecVT)) return SDValue();
9227
9228     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, DL, WideVec,
9229                                 DAG.getUNDEF(WideVec.getValueType()),
9230                                 ShuffleVec.data());
9231     // At this point all of the data is stored at the bottom of the
9232     // register. We now need to save it to mem.
9233
9234     // Find the largest store unit
9235     MVT StoreType = MVT::i8;
9236     for (MVT Tp : MVT::integer_valuetypes()) {
9237       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToEltSz)
9238         StoreType = Tp;
9239     }
9240     // Didn't find a legal store type.
9241     if (!TLI.isTypeLegal(StoreType))
9242       return SDValue();
9243
9244     // Bitcast the original vector into a vector of store-size units
9245     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
9246             StoreType, VT.getSizeInBits()/EVT(StoreType).getSizeInBits());
9247     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
9248     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, DL, StoreVecVT, Shuff);
9249     SmallVector<SDValue, 8> Chains;
9250     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8, DL,
9251                                         TLI.getPointerTy());
9252     SDValue BasePtr = St->getBasePtr();
9253
9254     // Perform one or more big stores into memory.
9255     unsigned E = (ToEltSz*NumElems)/StoreType.getSizeInBits();
9256     for (unsigned I = 0; I < E; I++) {
9257       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL,
9258                                    StoreType, ShuffWide,
9259                                    DAG.getIntPtrConstant(I, DL));
9260       SDValue Ch = DAG.getStore(St->getChain(), DL, SubVec, BasePtr,
9261                                 St->getPointerInfo(), St->isVolatile(),
9262                                 St->isNonTemporal(), St->getAlignment());
9263       BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
9264                             Increment);
9265       Chains.push_back(Ch);
9266     }
9267     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
9268   }
9269
9270   if (!ISD::isNormalStore(St))
9271     return SDValue();
9272
9273   // Split a store of a VMOVDRR into two integer stores to avoid mixing NEON and
9274   // ARM stores of arguments in the same cache line.
9275   if (StVal.getNode()->getOpcode() == ARMISD::VMOVDRR &&
9276       StVal.getNode()->hasOneUse()) {
9277     SelectionDAG  &DAG = DCI.DAG;
9278     bool isBigEndian = DAG.getTargetLoweringInfo().isBigEndian();
9279     SDLoc DL(St);
9280     SDValue BasePtr = St->getBasePtr();
9281     SDValue NewST1 = DAG.getStore(St->getChain(), DL,
9282                                   StVal.getNode()->getOperand(isBigEndian ? 1 : 0 ),
9283                                   BasePtr, St->getPointerInfo(), St->isVolatile(),
9284                                   St->isNonTemporal(), St->getAlignment());
9285
9286     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i32, BasePtr,
9287                                     DAG.getConstant(4, DL, MVT::i32));
9288     return DAG.getStore(NewST1.getValue(0), DL,
9289                         StVal.getNode()->getOperand(isBigEndian ? 0 : 1),
9290                         OffsetPtr, St->getPointerInfo(), St->isVolatile(),
9291                         St->isNonTemporal(),
9292                         std::min(4U, St->getAlignment() / 2));
9293   }
9294
9295   if (StVal.getValueType() == MVT::i64 &&
9296       StVal.getNode()->getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
9297
9298     // Bitcast an i64 store extracted from a vector to f64.
9299     // Otherwise, the i64 value will be legalized to a pair of i32 values.
9300     SelectionDAG &DAG = DCI.DAG;
9301     SDLoc dl(StVal);
9302     SDValue IntVec = StVal.getOperand(0);
9303     EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64,
9304                                    IntVec.getValueType().getVectorNumElements());
9305     SDValue Vec = DAG.getNode(ISD::BITCAST, dl, FloatVT, IntVec);
9306     SDValue ExtElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
9307                                  Vec, StVal.getOperand(1));
9308     dl = SDLoc(N);
9309     SDValue V = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ExtElt);
9310     // Make the DAGCombiner fold the bitcasts.
9311     DCI.AddToWorklist(Vec.getNode());
9312     DCI.AddToWorklist(ExtElt.getNode());
9313     DCI.AddToWorklist(V.getNode());
9314     return DAG.getStore(St->getChain(), dl, V, St->getBasePtr(),
9315                         St->getPointerInfo(), St->isVolatile(),
9316                         St->isNonTemporal(), St->getAlignment(),
9317                         St->getAAInfo());
9318   }
9319
9320   // If this is a legal vector store, try to combine it into a VST1_UPD.
9321   if (ISD::isNormalStore(N) && VT.isVector() &&
9322       DCI.DAG.getTargetLoweringInfo().isTypeLegal(VT))
9323     return CombineBaseUpdate(N, DCI);
9324
9325   return SDValue();
9326 }
9327
9328 // isConstVecPow2 - Return true if each vector element is a power of 2, all
9329 // elements are the same constant, C, and Log2(C) ranges from 1 to 32.
9330 static bool isConstVecPow2(SDValue ConstVec, bool isSigned, uint64_t &C)
9331 {
9332   integerPart cN;
9333   integerPart c0 = 0;
9334   for (unsigned I = 0, E = ConstVec.getValueType().getVectorNumElements();
9335        I != E; I++) {
9336     ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(ConstVec.getOperand(I));
9337     if (!C)
9338       return false;
9339
9340     bool isExact;
9341     APFloat APF = C->getValueAPF();
9342     if (APF.convertToInteger(&cN, 64, isSigned, APFloat::rmTowardZero, &isExact)
9343         != APFloat::opOK || !isExact)
9344       return false;
9345
9346     c0 = (I == 0) ? cN : c0;
9347     if (!isPowerOf2_64(cN) || c0 != cN || Log2_64(c0) < 1 || Log2_64(c0) > 32)
9348       return false;
9349   }
9350   C = c0;
9351   return true;
9352 }
9353
9354 /// PerformVCVTCombine - VCVT (floating-point to fixed-point, Advanced SIMD)
9355 /// can replace combinations of VMUL and VCVT (floating-point to integer)
9356 /// when the VMUL has a constant operand that is a power of 2.
9357 ///
9358 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9359 ///  vmul.f32        d16, d17, d16
9360 ///  vcvt.s32.f32    d16, d16
9361 /// becomes:
9362 ///  vcvt.s32.f32    d16, d16, #3
9363 static SDValue PerformVCVTCombine(SDNode *N,
9364                                   TargetLowering::DAGCombinerInfo &DCI,
9365                                   const ARMSubtarget *Subtarget) {
9366   SelectionDAG &DAG = DCI.DAG;
9367   SDValue Op = N->getOperand(0);
9368
9369   if (!Subtarget->hasNEON() || !Op.getValueType().isVector() ||
9370       Op.getOpcode() != ISD::FMUL)
9371     return SDValue();
9372
9373   uint64_t C;
9374   SDValue N0 = Op->getOperand(0);
9375   SDValue ConstVec = Op->getOperand(1);
9376   bool isSigned = N->getOpcode() == ISD::FP_TO_SINT;
9377
9378   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9379       !isConstVecPow2(ConstVec, isSigned, C))
9380     return SDValue();
9381
9382   MVT FloatTy = Op.getSimpleValueType().getVectorElementType();
9383   MVT IntTy = N->getSimpleValueType(0).getVectorElementType();
9384   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9385   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32 ||
9386       NumLanes > 4) {
9387     // These instructions only exist converting from f32 to i32. We can handle
9388     // smaller integers by generating an extra truncate, but larger ones would
9389     // be lossy. We also can't handle more then 4 lanes, since these intructions
9390     // only support v2i32/v4i32 types.
9391     return SDValue();
9392   }
9393
9394   SDLoc dl(N);
9395   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfp2fxs :
9396     Intrinsic::arm_neon_vcvtfp2fxu;
9397   SDValue FixConv =  DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl,
9398                                  NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9399                                  DAG.getConstant(IntrinsicOpcode, dl, MVT::i32),
9400                                  N0,
9401                                  DAG.getConstant(Log2_64(C), dl, MVT::i32));
9402
9403   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9404     FixConv = DAG.getNode(ISD::TRUNCATE, dl, N->getValueType(0), FixConv);
9405
9406   return FixConv;
9407 }
9408
9409 /// PerformVDIVCombine - VCVT (fixed-point to floating-point, Advanced SIMD)
9410 /// can replace combinations of VCVT (integer to floating-point) and VDIV
9411 /// when the VDIV has a constant operand that is a power of 2.
9412 ///
9413 /// Example (assume d17 = <float 8.000000e+00, float 8.000000e+00>):
9414 ///  vcvt.f32.s32    d16, d16
9415 ///  vdiv.f32        d16, d17, d16
9416 /// becomes:
9417 ///  vcvt.f32.s32    d16, d16, #3
9418 static SDValue PerformVDIVCombine(SDNode *N,
9419                                   TargetLowering::DAGCombinerInfo &DCI,
9420                                   const ARMSubtarget *Subtarget) {
9421   SelectionDAG &DAG = DCI.DAG;
9422   SDValue Op = N->getOperand(0);
9423   unsigned OpOpcode = Op.getNode()->getOpcode();
9424
9425   if (!Subtarget->hasNEON() || !N->getValueType(0).isVector() ||
9426       (OpOpcode != ISD::SINT_TO_FP && OpOpcode != ISD::UINT_TO_FP))
9427     return SDValue();
9428
9429   uint64_t C;
9430   SDValue ConstVec = N->getOperand(1);
9431   bool isSigned = OpOpcode == ISD::SINT_TO_FP;
9432
9433   if (ConstVec.getOpcode() != ISD::BUILD_VECTOR ||
9434       !isConstVecPow2(ConstVec, isSigned, C))
9435     return SDValue();
9436
9437   MVT FloatTy = N->getSimpleValueType(0).getVectorElementType();
9438   MVT IntTy = Op.getOperand(0).getSimpleValueType().getVectorElementType();
9439   if (FloatTy.getSizeInBits() != 32 || IntTy.getSizeInBits() > 32) {
9440     // These instructions only exist converting from i32 to f32. We can handle
9441     // smaller integers by generating an extra extend, but larger ones would
9442     // be lossy.
9443     return SDValue();
9444   }
9445
9446   SDLoc dl(N);
9447   SDValue ConvInput = Op.getOperand(0);
9448   unsigned NumLanes = Op.getValueType().getVectorNumElements();
9449   if (IntTy.getSizeInBits() < FloatTy.getSizeInBits())
9450     ConvInput = DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
9451                             dl, NumLanes == 2 ? MVT::v2i32 : MVT::v4i32,
9452                             ConvInput);
9453
9454   unsigned IntrinsicOpcode = isSigned ? Intrinsic::arm_neon_vcvtfxs2fp :
9455     Intrinsic::arm_neon_vcvtfxu2fp;
9456   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl,
9457                      Op.getValueType(),
9458                      DAG.getConstant(IntrinsicOpcode, dl, MVT::i32),
9459                      ConvInput, DAG.getConstant(Log2_64(C), dl, MVT::i32));
9460 }
9461
9462 /// Getvshiftimm - Check if this is a valid build_vector for the immediate
9463 /// operand of a vector shift operation, where all the elements of the
9464 /// build_vector must have the same constant integer value.
9465 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
9466   // Ignore bit_converts.
9467   while (Op.getOpcode() == ISD::BITCAST)
9468     Op = Op.getOperand(0);
9469   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
9470   APInt SplatBits, SplatUndef;
9471   unsigned SplatBitSize;
9472   bool HasAnyUndefs;
9473   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
9474                                       HasAnyUndefs, ElementBits) ||
9475       SplatBitSize > ElementBits)
9476     return false;
9477   Cnt = SplatBits.getSExtValue();
9478   return true;
9479 }
9480
9481 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
9482 /// operand of a vector shift left operation.  That value must be in the range:
9483 ///   0 <= Value < ElementBits for a left shift; or
9484 ///   0 <= Value <= ElementBits for a long left shift.
9485 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
9486   assert(VT.isVector() && "vector shift count is not a vector type");
9487   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9488   if (! getVShiftImm(Op, ElementBits, Cnt))
9489     return false;
9490   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
9491 }
9492
9493 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
9494 /// operand of a vector shift right operation.  For a shift opcode, the value
9495 /// is positive, but for an intrinsic the value count must be negative. The
9496 /// absolute value must be in the range:
9497 ///   1 <= |Value| <= ElementBits for a right shift; or
9498 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
9499 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
9500                          int64_t &Cnt) {
9501   assert(VT.isVector() && "vector shift count is not a vector type");
9502   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
9503   if (! getVShiftImm(Op, ElementBits, Cnt))
9504     return false;
9505   if (isIntrinsic)
9506     Cnt = -Cnt;
9507   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
9508 }
9509
9510 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
9511 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
9512   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
9513   switch (IntNo) {
9514   default:
9515     // Don't do anything for most intrinsics.
9516     break;
9517
9518   // Vector shifts: check for immediate versions and lower them.
9519   // Note: This is done during DAG combining instead of DAG legalizing because
9520   // the build_vectors for 64-bit vector element shift counts are generally
9521   // not legal, and it is hard to see their values after they get legalized to
9522   // loads from a constant pool.
9523   case Intrinsic::arm_neon_vshifts:
9524   case Intrinsic::arm_neon_vshiftu:
9525   case Intrinsic::arm_neon_vrshifts:
9526   case Intrinsic::arm_neon_vrshiftu:
9527   case Intrinsic::arm_neon_vrshiftn:
9528   case Intrinsic::arm_neon_vqshifts:
9529   case Intrinsic::arm_neon_vqshiftu:
9530   case Intrinsic::arm_neon_vqshiftsu:
9531   case Intrinsic::arm_neon_vqshiftns:
9532   case Intrinsic::arm_neon_vqshiftnu:
9533   case Intrinsic::arm_neon_vqshiftnsu:
9534   case Intrinsic::arm_neon_vqrshiftns:
9535   case Intrinsic::arm_neon_vqrshiftnu:
9536   case Intrinsic::arm_neon_vqrshiftnsu: {
9537     EVT VT = N->getOperand(1).getValueType();
9538     int64_t Cnt;
9539     unsigned VShiftOpc = 0;
9540
9541     switch (IntNo) {
9542     case Intrinsic::arm_neon_vshifts:
9543     case Intrinsic::arm_neon_vshiftu:
9544       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
9545         VShiftOpc = ARMISD::VSHL;
9546         break;
9547       }
9548       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
9549         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
9550                      ARMISD::VSHRs : ARMISD::VSHRu);
9551         break;
9552       }
9553       return SDValue();
9554
9555     case Intrinsic::arm_neon_vrshifts:
9556     case Intrinsic::arm_neon_vrshiftu:
9557       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
9558         break;
9559       return SDValue();
9560
9561     case Intrinsic::arm_neon_vqshifts:
9562     case Intrinsic::arm_neon_vqshiftu:
9563       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9564         break;
9565       return SDValue();
9566
9567     case Intrinsic::arm_neon_vqshiftsu:
9568       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
9569         break;
9570       llvm_unreachable("invalid shift count for vqshlu intrinsic");
9571
9572     case Intrinsic::arm_neon_vrshiftn:
9573     case Intrinsic::arm_neon_vqshiftns:
9574     case Intrinsic::arm_neon_vqshiftnu:
9575     case Intrinsic::arm_neon_vqshiftnsu:
9576     case Intrinsic::arm_neon_vqrshiftns:
9577     case Intrinsic::arm_neon_vqrshiftnu:
9578     case Intrinsic::arm_neon_vqrshiftnsu:
9579       // Narrowing shifts require an immediate right shift.
9580       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
9581         break;
9582       llvm_unreachable("invalid shift count for narrowing vector shift "
9583                        "intrinsic");
9584
9585     default:
9586       llvm_unreachable("unhandled vector shift");
9587     }
9588
9589     switch (IntNo) {
9590     case Intrinsic::arm_neon_vshifts:
9591     case Intrinsic::arm_neon_vshiftu:
9592       // Opcode already set above.
9593       break;
9594     case Intrinsic::arm_neon_vrshifts:
9595       VShiftOpc = ARMISD::VRSHRs; break;
9596     case Intrinsic::arm_neon_vrshiftu:
9597       VShiftOpc = ARMISD::VRSHRu; break;
9598     case Intrinsic::arm_neon_vrshiftn:
9599       VShiftOpc = ARMISD::VRSHRN; break;
9600     case Intrinsic::arm_neon_vqshifts:
9601       VShiftOpc = ARMISD::VQSHLs; break;
9602     case Intrinsic::arm_neon_vqshiftu:
9603       VShiftOpc = ARMISD::VQSHLu; break;
9604     case Intrinsic::arm_neon_vqshiftsu:
9605       VShiftOpc = ARMISD::VQSHLsu; break;
9606     case Intrinsic::arm_neon_vqshiftns:
9607       VShiftOpc = ARMISD::VQSHRNs; break;
9608     case Intrinsic::arm_neon_vqshiftnu:
9609       VShiftOpc = ARMISD::VQSHRNu; break;
9610     case Intrinsic::arm_neon_vqshiftnsu:
9611       VShiftOpc = ARMISD::VQSHRNsu; break;
9612     case Intrinsic::arm_neon_vqrshiftns:
9613       VShiftOpc = ARMISD::VQRSHRNs; break;
9614     case Intrinsic::arm_neon_vqrshiftnu:
9615       VShiftOpc = ARMISD::VQRSHRNu; break;
9616     case Intrinsic::arm_neon_vqrshiftnsu:
9617       VShiftOpc = ARMISD::VQRSHRNsu; break;
9618     }
9619
9620     SDLoc dl(N);
9621     return DAG.getNode(VShiftOpc, dl, N->getValueType(0),
9622                        N->getOperand(1), DAG.getConstant(Cnt, dl, MVT::i32));
9623   }
9624
9625   case Intrinsic::arm_neon_vshiftins: {
9626     EVT VT = N->getOperand(1).getValueType();
9627     int64_t Cnt;
9628     unsigned VShiftOpc = 0;
9629
9630     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
9631       VShiftOpc = ARMISD::VSLI;
9632     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
9633       VShiftOpc = ARMISD::VSRI;
9634     else {
9635       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
9636     }
9637
9638     SDLoc dl(N);
9639     return DAG.getNode(VShiftOpc, dl, N->getValueType(0),
9640                        N->getOperand(1), N->getOperand(2),
9641                        DAG.getConstant(Cnt, dl, MVT::i32));
9642   }
9643
9644   case Intrinsic::arm_neon_vqrshifts:
9645   case Intrinsic::arm_neon_vqrshiftu:
9646     // No immediate versions of these to check for.
9647     break;
9648   }
9649
9650   return SDValue();
9651 }
9652
9653 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
9654 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
9655 /// combining instead of DAG legalizing because the build_vectors for 64-bit
9656 /// vector element shift counts are generally not legal, and it is hard to see
9657 /// their values after they get legalized to loads from a constant pool.
9658 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
9659                                    const ARMSubtarget *ST) {
9660   EVT VT = N->getValueType(0);
9661   if (N->getOpcode() == ISD::SRL && VT == MVT::i32 && ST->hasV6Ops()) {
9662     // Canonicalize (srl (bswap x), 16) to (rotr (bswap x), 16) if the high
9663     // 16-bits of x is zero. This optimizes rev + lsr 16 to rev16.
9664     SDValue N1 = N->getOperand(1);
9665     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
9666       SDValue N0 = N->getOperand(0);
9667       if (C->getZExtValue() == 16 && N0.getOpcode() == ISD::BSWAP &&
9668           DAG.MaskedValueIsZero(N0.getOperand(0),
9669                                 APInt::getHighBitsSet(32, 16)))
9670         return DAG.getNode(ISD::ROTR, SDLoc(N), VT, N0, N1);
9671     }
9672   }
9673
9674   // Nothing to be done for scalar shifts.
9675   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9676   if (!VT.isVector() || !TLI.isTypeLegal(VT))
9677     return SDValue();
9678
9679   assert(ST->hasNEON() && "unexpected vector shift");
9680   int64_t Cnt;
9681
9682   switch (N->getOpcode()) {
9683   default: llvm_unreachable("unexpected shift opcode");
9684
9685   case ISD::SHL:
9686     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt)) {
9687       SDLoc dl(N);
9688       return DAG.getNode(ARMISD::VSHL, dl, VT, N->getOperand(0),
9689                          DAG.getConstant(Cnt, dl, MVT::i32));
9690     }
9691     break;
9692
9693   case ISD::SRA:
9694   case ISD::SRL:
9695     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
9696       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
9697                             ARMISD::VSHRs : ARMISD::VSHRu);
9698       SDLoc dl(N);
9699       return DAG.getNode(VShiftOpc, dl, VT, N->getOperand(0),
9700                          DAG.getConstant(Cnt, dl, MVT::i32));
9701     }
9702   }
9703   return SDValue();
9704 }
9705
9706 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
9707 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
9708 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
9709                                     const ARMSubtarget *ST) {
9710   SDValue N0 = N->getOperand(0);
9711
9712   // Check for sign- and zero-extensions of vector extract operations of 8-
9713   // and 16-bit vector elements.  NEON supports these directly.  They are
9714   // handled during DAG combining because type legalization will promote them
9715   // to 32-bit types and it is messy to recognize the operations after that.
9716   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
9717     SDValue Vec = N0.getOperand(0);
9718     SDValue Lane = N0.getOperand(1);
9719     EVT VT = N->getValueType(0);
9720     EVT EltVT = N0.getValueType();
9721     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9722
9723     if (VT == MVT::i32 &&
9724         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
9725         TLI.isTypeLegal(Vec.getValueType()) &&
9726         isa<ConstantSDNode>(Lane)) {
9727
9728       unsigned Opc = 0;
9729       switch (N->getOpcode()) {
9730       default: llvm_unreachable("unexpected opcode");
9731       case ISD::SIGN_EXTEND:
9732         Opc = ARMISD::VGETLANEs;
9733         break;
9734       case ISD::ZERO_EXTEND:
9735       case ISD::ANY_EXTEND:
9736         Opc = ARMISD::VGETLANEu;
9737         break;
9738       }
9739       return DAG.getNode(Opc, SDLoc(N), VT, Vec, Lane);
9740     }
9741   }
9742
9743   return SDValue();
9744 }
9745
9746 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
9747 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
9748 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
9749                                        const ARMSubtarget *ST) {
9750   // If the target supports NEON, try to use vmax/vmin instructions for f32
9751   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
9752   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
9753   // a NaN; only do the transformation when it matches that behavior.
9754
9755   // For now only do this when using NEON for FP operations; if using VFP, it
9756   // is not obvious that the benefit outweighs the cost of switching to the
9757   // NEON pipeline.
9758   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
9759       N->getValueType(0) != MVT::f32)
9760     return SDValue();
9761
9762   SDValue CondLHS = N->getOperand(0);
9763   SDValue CondRHS = N->getOperand(1);
9764   SDValue LHS = N->getOperand(2);
9765   SDValue RHS = N->getOperand(3);
9766   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
9767
9768   unsigned Opcode = 0;
9769   bool IsReversed;
9770   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
9771     IsReversed = false; // x CC y ? x : y
9772   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
9773     IsReversed = true ; // x CC y ? y : x
9774   } else {
9775     return SDValue();
9776   }
9777
9778   bool IsUnordered;
9779   switch (CC) {
9780   default: break;
9781   case ISD::SETOLT:
9782   case ISD::SETOLE:
9783   case ISD::SETLT:
9784   case ISD::SETLE:
9785   case ISD::SETULT:
9786   case ISD::SETULE:
9787     // If LHS is NaN, an ordered comparison will be false and the result will
9788     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
9789     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9790     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
9791     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9792       break;
9793     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
9794     // will return -0, so vmin can only be used for unsafe math or if one of
9795     // the operands is known to be nonzero.
9796     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
9797         !DAG.getTarget().Options.UnsafeFPMath &&
9798         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9799       break;
9800     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
9801     break;
9802
9803   case ISD::SETOGT:
9804   case ISD::SETOGE:
9805   case ISD::SETGT:
9806   case ISD::SETGE:
9807   case ISD::SETUGT:
9808   case ISD::SETUGE:
9809     // If LHS is NaN, an ordered comparison will be false and the result will
9810     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
9811     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
9812     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
9813     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
9814       break;
9815     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
9816     // will return +0, so vmax can only be used for unsafe math or if one of
9817     // the operands is known to be nonzero.
9818     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
9819         !DAG.getTarget().Options.UnsafeFPMath &&
9820         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9821       break;
9822     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
9823     break;
9824   }
9825
9826   if (!Opcode)
9827     return SDValue();
9828   return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), LHS, RHS);
9829 }
9830
9831 /// PerformCMOVCombine - Target-specific DAG combining for ARMISD::CMOV.
9832 SDValue
9833 ARMTargetLowering::PerformCMOVCombine(SDNode *N, SelectionDAG &DAG) const {
9834   SDValue Cmp = N->getOperand(4);
9835   if (Cmp.getOpcode() != ARMISD::CMPZ)
9836     // Only looking at EQ and NE cases.
9837     return SDValue();
9838
9839   EVT VT = N->getValueType(0);
9840   SDLoc dl(N);
9841   SDValue LHS = Cmp.getOperand(0);
9842   SDValue RHS = Cmp.getOperand(1);
9843   SDValue FalseVal = N->getOperand(0);
9844   SDValue TrueVal = N->getOperand(1);
9845   SDValue ARMcc = N->getOperand(2);
9846   ARMCC::CondCodes CC =
9847     (ARMCC::CondCodes)cast<ConstantSDNode>(ARMcc)->getZExtValue();
9848
9849   // Simplify
9850   //   mov     r1, r0
9851   //   cmp     r1, x
9852   //   mov     r0, y
9853   //   moveq   r0, x
9854   // to
9855   //   cmp     r0, x
9856   //   movne   r0, y
9857   //
9858   //   mov     r1, r0
9859   //   cmp     r1, x
9860   //   mov     r0, x
9861   //   movne   r0, y
9862   // to
9863   //   cmp     r0, x
9864   //   movne   r0, y
9865   /// FIXME: Turn this into a target neutral optimization?
9866   SDValue Res;
9867   if (CC == ARMCC::NE && FalseVal == RHS && FalseVal != LHS) {
9868     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, TrueVal, ARMcc,
9869                       N->getOperand(3), Cmp);
9870   } else if (CC == ARMCC::EQ && TrueVal == RHS) {
9871     SDValue ARMcc;
9872     SDValue NewCmp = getARMCmp(LHS, RHS, ISD::SETNE, ARMcc, DAG, dl);
9873     Res = DAG.getNode(ARMISD::CMOV, dl, VT, LHS, FalseVal, ARMcc,
9874                       N->getOperand(3), NewCmp);
9875   }
9876
9877   if (Res.getNode()) {
9878     APInt KnownZero, KnownOne;
9879     DAG.computeKnownBits(SDValue(N,0), KnownZero, KnownOne);
9880     // Capture demanded bits information that would be otherwise lost.
9881     if (KnownZero == 0xfffffffe)
9882       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9883                         DAG.getValueType(MVT::i1));
9884     else if (KnownZero == 0xffffff00)
9885       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9886                         DAG.getValueType(MVT::i8));
9887     else if (KnownZero == 0xffff0000)
9888       Res = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Res,
9889                         DAG.getValueType(MVT::i16));
9890   }
9891
9892   return Res;
9893 }
9894
9895 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
9896                                              DAGCombinerInfo &DCI) const {
9897   switch (N->getOpcode()) {
9898   default: break;
9899   case ISD::ADDC:       return PerformADDCCombine(N, DCI, Subtarget);
9900   case ISD::ADD:        return PerformADDCombine(N, DCI, Subtarget);
9901   case ISD::SUB:        return PerformSUBCombine(N, DCI);
9902   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
9903   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
9904   case ISD::XOR:        return PerformXORCombine(N, DCI, Subtarget);
9905   case ISD::AND:        return PerformANDCombine(N, DCI, Subtarget);
9906   case ARMISD::BFI:     return PerformBFICombine(N, DCI);
9907   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI, Subtarget);
9908   case ARMISD::VMOVDRR: return PerformVMOVDRRCombine(N, DCI.DAG);
9909   case ISD::STORE:      return PerformSTORECombine(N, DCI);
9910   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DCI, Subtarget);
9911   case ISD::INSERT_VECTOR_ELT: return PerformInsertEltCombine(N, DCI);
9912   case ISD::VECTOR_SHUFFLE: return PerformVECTOR_SHUFFLECombine(N, DCI.DAG);
9913   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
9914   case ISD::FP_TO_SINT:
9915   case ISD::FP_TO_UINT: return PerformVCVTCombine(N, DCI, Subtarget);
9916   case ISD::FDIV:       return PerformVDIVCombine(N, DCI, Subtarget);
9917   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
9918   case ISD::SHL:
9919   case ISD::SRA:
9920   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
9921   case ISD::SIGN_EXTEND:
9922   case ISD::ZERO_EXTEND:
9923   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
9924   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
9925   case ARMISD::CMOV: return PerformCMOVCombine(N, DCI.DAG);
9926   case ISD::LOAD:       return PerformLOADCombine(N, DCI);
9927   case ARMISD::VLD2DUP:
9928   case ARMISD::VLD3DUP:
9929   case ARMISD::VLD4DUP:
9930     return PerformVLDCombine(N, DCI);
9931   case ARMISD::BUILD_VECTOR:
9932     return PerformARMBUILD_VECTORCombine(N, DCI);
9933   case ISD::INTRINSIC_VOID:
9934   case ISD::INTRINSIC_W_CHAIN:
9935     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
9936     case Intrinsic::arm_neon_vld1:
9937     case Intrinsic::arm_neon_vld2:
9938     case Intrinsic::arm_neon_vld3:
9939     case Intrinsic::arm_neon_vld4:
9940     case Intrinsic::arm_neon_vld2lane:
9941     case Intrinsic::arm_neon_vld3lane:
9942     case Intrinsic::arm_neon_vld4lane:
9943     case Intrinsic::arm_neon_vst1:
9944     case Intrinsic::arm_neon_vst2:
9945     case Intrinsic::arm_neon_vst3:
9946     case Intrinsic::arm_neon_vst4:
9947     case Intrinsic::arm_neon_vst2lane:
9948     case Intrinsic::arm_neon_vst3lane:
9949     case Intrinsic::arm_neon_vst4lane:
9950       return PerformVLDCombine(N, DCI);
9951     default: break;
9952     }
9953     break;
9954   }
9955   return SDValue();
9956 }
9957
9958 bool ARMTargetLowering::isDesirableToTransformToIntegerOp(unsigned Opc,
9959                                                           EVT VT) const {
9960   return (VT == MVT::f32) && (Opc == ISD::LOAD || Opc == ISD::STORE);
9961 }
9962
9963 bool ARMTargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
9964                                                        unsigned,
9965                                                        unsigned,
9966                                                        bool *Fast) const {
9967   // The AllowsUnaliged flag models the SCTLR.A setting in ARM cpus
9968   bool AllowsUnaligned = Subtarget->allowsUnalignedMem();
9969
9970   switch (VT.getSimpleVT().SimpleTy) {
9971   default:
9972     return false;
9973   case MVT::i8:
9974   case MVT::i16:
9975   case MVT::i32: {
9976     // Unaligned access can use (for example) LRDB, LRDH, LDR
9977     if (AllowsUnaligned) {
9978       if (Fast)
9979         *Fast = Subtarget->hasV7Ops();
9980       return true;
9981     }
9982     return false;
9983   }
9984   case MVT::f64:
9985   case MVT::v2f64: {
9986     // For any little-endian targets with neon, we can support unaligned ld/st
9987     // of D and Q (e.g. {D0,D1}) registers by using vld1.i8/vst1.i8.
9988     // A big-endian target may also explicitly support unaligned accesses
9989     if (Subtarget->hasNEON() && (AllowsUnaligned || isLittleEndian())) {
9990       if (Fast)
9991         *Fast = true;
9992       return true;
9993     }
9994     return false;
9995   }
9996   }
9997 }
9998
9999 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
10000                        unsigned AlignCheck) {
10001   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
10002           (DstAlign == 0 || DstAlign % AlignCheck == 0));
10003 }
10004
10005 EVT ARMTargetLowering::getOptimalMemOpType(uint64_t Size,
10006                                            unsigned DstAlign, unsigned SrcAlign,
10007                                            bool IsMemset, bool ZeroMemset,
10008                                            bool MemcpyStrSrc,
10009                                            MachineFunction &MF) const {
10010   const Function *F = MF.getFunction();
10011
10012   // See if we can use NEON instructions for this...
10013   if ((!IsMemset || ZeroMemset) && Subtarget->hasNEON() &&
10014       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
10015     bool Fast;
10016     if (Size >= 16 &&
10017         (memOpAlign(SrcAlign, DstAlign, 16) ||
10018          (allowsMisalignedMemoryAccesses(MVT::v2f64, 0, 1, &Fast) && Fast))) {
10019       return MVT::v2f64;
10020     } else if (Size >= 8 &&
10021                (memOpAlign(SrcAlign, DstAlign, 8) ||
10022                 (allowsMisalignedMemoryAccesses(MVT::f64, 0, 1, &Fast) &&
10023                  Fast))) {
10024       return MVT::f64;
10025     }
10026   }
10027
10028   // Lowering to i32/i16 if the size permits.
10029   if (Size >= 4)
10030     return MVT::i32;
10031   else if (Size >= 2)
10032     return MVT::i16;
10033
10034   // Let the target-independent logic figure it out.
10035   return MVT::Other;
10036 }
10037
10038 bool ARMTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
10039   if (Val.getOpcode() != ISD::LOAD)
10040     return false;
10041
10042   EVT VT1 = Val.getValueType();
10043   if (!VT1.isSimple() || !VT1.isInteger() ||
10044       !VT2.isSimple() || !VT2.isInteger())
10045     return false;
10046
10047   switch (VT1.getSimpleVT().SimpleTy) {
10048   default: break;
10049   case MVT::i1:
10050   case MVT::i8:
10051   case MVT::i16:
10052     // 8-bit and 16-bit loads implicitly zero-extend to 32-bits.
10053     return true;
10054   }
10055
10056   return false;
10057 }
10058
10059 bool ARMTargetLowering::isVectorLoadExtDesirable(SDValue ExtVal) const {
10060   EVT VT = ExtVal.getValueType();
10061
10062   if (!isTypeLegal(VT))
10063     return false;
10064
10065   // Don't create a loadext if we can fold the extension into a wide/long
10066   // instruction.
10067   // If there's more than one user instruction, the loadext is desirable no
10068   // matter what.  There can be two uses by the same instruction.
10069   if (ExtVal->use_empty() ||
10070       !ExtVal->use_begin()->isOnlyUserOf(ExtVal.getNode()))
10071     return true;
10072
10073   SDNode *U = *ExtVal->use_begin();
10074   if ((U->getOpcode() == ISD::ADD || U->getOpcode() == ISD::SUB ||
10075        U->getOpcode() == ISD::SHL || U->getOpcode() == ARMISD::VSHL))
10076     return false;
10077
10078   return true;
10079 }
10080
10081 bool ARMTargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
10082   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
10083     return false;
10084
10085   if (!isTypeLegal(EVT::getEVT(Ty1)))
10086     return false;
10087
10088   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
10089
10090   // Assuming the caller doesn't have a zeroext or signext return parameter,
10091   // truncation all the way down to i1 is valid.
10092   return true;
10093 }
10094
10095
10096 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
10097   if (V < 0)
10098     return false;
10099
10100   unsigned Scale = 1;
10101   switch (VT.getSimpleVT().SimpleTy) {
10102   default: return false;
10103   case MVT::i1:
10104   case MVT::i8:
10105     // Scale == 1;
10106     break;
10107   case MVT::i16:
10108     // Scale == 2;
10109     Scale = 2;
10110     break;
10111   case MVT::i32:
10112     // Scale == 4;
10113     Scale = 4;
10114     break;
10115   }
10116
10117   if ((V & (Scale - 1)) != 0)
10118     return false;
10119   V /= Scale;
10120   return V == (V & ((1LL << 5) - 1));
10121 }
10122
10123 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
10124                                       const ARMSubtarget *Subtarget) {
10125   bool isNeg = false;
10126   if (V < 0) {
10127     isNeg = true;
10128     V = - V;
10129   }
10130
10131   switch (VT.getSimpleVT().SimpleTy) {
10132   default: return false;
10133   case MVT::i1:
10134   case MVT::i8:
10135   case MVT::i16:
10136   case MVT::i32:
10137     // + imm12 or - imm8
10138     if (isNeg)
10139       return V == (V & ((1LL << 8) - 1));
10140     return V == (V & ((1LL << 12) - 1));
10141   case MVT::f32:
10142   case MVT::f64:
10143     // Same as ARM mode. FIXME: NEON?
10144     if (!Subtarget->hasVFP2())
10145       return false;
10146     if ((V & 3) != 0)
10147       return false;
10148     V >>= 2;
10149     return V == (V & ((1LL << 8) - 1));
10150   }
10151 }
10152
10153 /// isLegalAddressImmediate - Return true if the integer value can be used
10154 /// as the offset of the target addressing mode for load / store of the
10155 /// given type.
10156 static bool isLegalAddressImmediate(int64_t V, EVT VT,
10157                                     const ARMSubtarget *Subtarget) {
10158   if (V == 0)
10159     return true;
10160
10161   if (!VT.isSimple())
10162     return false;
10163
10164   if (Subtarget->isThumb1Only())
10165     return isLegalT1AddressImmediate(V, VT);
10166   else if (Subtarget->isThumb2())
10167     return isLegalT2AddressImmediate(V, VT, Subtarget);
10168
10169   // ARM mode.
10170   if (V < 0)
10171     V = - V;
10172   switch (VT.getSimpleVT().SimpleTy) {
10173   default: return false;
10174   case MVT::i1:
10175   case MVT::i8:
10176   case MVT::i32:
10177     // +- imm12
10178     return V == (V & ((1LL << 12) - 1));
10179   case MVT::i16:
10180     // +- imm8
10181     return V == (V & ((1LL << 8) - 1));
10182   case MVT::f32:
10183   case MVT::f64:
10184     if (!Subtarget->hasVFP2()) // FIXME: NEON?
10185       return false;
10186     if ((V & 3) != 0)
10187       return false;
10188     V >>= 2;
10189     return V == (V & ((1LL << 8) - 1));
10190   }
10191 }
10192
10193 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
10194                                                       EVT VT) const {
10195   int Scale = AM.Scale;
10196   if (Scale < 0)
10197     return false;
10198
10199   switch (VT.getSimpleVT().SimpleTy) {
10200   default: return false;
10201   case MVT::i1:
10202   case MVT::i8:
10203   case MVT::i16:
10204   case MVT::i32:
10205     if (Scale == 1)
10206       return true;
10207     // r + r << imm
10208     Scale = Scale & ~1;
10209     return Scale == 2 || Scale == 4 || Scale == 8;
10210   case MVT::i64:
10211     // r + r
10212     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
10213       return true;
10214     return false;
10215   case MVT::isVoid:
10216     // Note, we allow "void" uses (basically, uses that aren't loads or
10217     // stores), because arm allows folding a scale into many arithmetic
10218     // operations.  This should be made more precise and revisited later.
10219
10220     // Allow r << imm, but the imm has to be a multiple of two.
10221     if (Scale & 1) return false;
10222     return isPowerOf2_32(Scale);
10223   }
10224 }
10225
10226 /// isLegalAddressingMode - Return true if the addressing mode represented
10227 /// by AM is legal for this target, for a load/store of the specified type.
10228 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
10229                                               Type *Ty) const {
10230   EVT VT = getValueType(Ty, true);
10231   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
10232     return false;
10233
10234   // Can never fold addr of global into load/store.
10235   if (AM.BaseGV)
10236     return false;
10237
10238   switch (AM.Scale) {
10239   case 0:  // no scale reg, must be "r+i" or "r", or "i".
10240     break;
10241   case 1:
10242     if (Subtarget->isThumb1Only())
10243       return false;
10244     // FALL THROUGH.
10245   default:
10246     // ARM doesn't support any R+R*scale+imm addr modes.
10247     if (AM.BaseOffs)
10248       return false;
10249
10250     if (!VT.isSimple())
10251       return false;
10252
10253     if (Subtarget->isThumb2())
10254       return isLegalT2ScaledAddressingMode(AM, VT);
10255
10256     int Scale = AM.Scale;
10257     switch (VT.getSimpleVT().SimpleTy) {
10258     default: return false;
10259     case MVT::i1:
10260     case MVT::i8:
10261     case MVT::i32:
10262       if (Scale < 0) Scale = -Scale;
10263       if (Scale == 1)
10264         return true;
10265       // r + r << imm
10266       return isPowerOf2_32(Scale & ~1);
10267     case MVT::i16:
10268     case MVT::i64:
10269       // r + r
10270       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
10271         return true;
10272       return false;
10273
10274     case MVT::isVoid:
10275       // Note, we allow "void" uses (basically, uses that aren't loads or
10276       // stores), because arm allows folding a scale into many arithmetic
10277       // operations.  This should be made more precise and revisited later.
10278
10279       // Allow r << imm, but the imm has to be a multiple of two.
10280       if (Scale & 1) return false;
10281       return isPowerOf2_32(Scale);
10282     }
10283   }
10284   return true;
10285 }
10286
10287 /// isLegalICmpImmediate - Return true if the specified immediate is legal
10288 /// icmp immediate, that is the target has icmp instructions which can compare
10289 /// a register against the immediate without having to materialize the
10290 /// immediate into a register.
10291 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
10292   // Thumb2 and ARM modes can use cmn for negative immediates.
10293   if (!Subtarget->isThumb())
10294     return ARM_AM::getSOImmVal(std::abs(Imm)) != -1;
10295   if (Subtarget->isThumb2())
10296     return ARM_AM::getT2SOImmVal(std::abs(Imm)) != -1;
10297   // Thumb1 doesn't have cmn, and only 8-bit immediates.
10298   return Imm >= 0 && Imm <= 255;
10299 }
10300
10301 /// isLegalAddImmediate - Return true if the specified immediate is a legal add
10302 /// *or sub* immediate, that is the target has add or sub instructions which can
10303 /// add a register with the immediate without having to materialize the
10304 /// immediate into a register.
10305 bool ARMTargetLowering::isLegalAddImmediate(int64_t Imm) const {
10306   // Same encoding for add/sub, just flip the sign.
10307   int64_t AbsImm = std::abs(Imm);
10308   if (!Subtarget->isThumb())
10309     return ARM_AM::getSOImmVal(AbsImm) != -1;
10310   if (Subtarget->isThumb2())
10311     return ARM_AM::getT2SOImmVal(AbsImm) != -1;
10312   // Thumb1 only has 8-bit unsigned immediate.
10313   return AbsImm >= 0 && AbsImm <= 255;
10314 }
10315
10316 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
10317                                       bool isSEXTLoad, SDValue &Base,
10318                                       SDValue &Offset, bool &isInc,
10319                                       SelectionDAG &DAG) {
10320   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
10321     return false;
10322
10323   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
10324     // AddressingMode 3
10325     Base = Ptr->getOperand(0);
10326     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10327       int RHSC = (int)RHS->getZExtValue();
10328       if (RHSC < 0 && RHSC > -256) {
10329         assert(Ptr->getOpcode() == ISD::ADD);
10330         isInc = false;
10331         Offset = DAG.getConstant(-RHSC, SDLoc(Ptr), RHS->getValueType(0));
10332         return true;
10333       }
10334     }
10335     isInc = (Ptr->getOpcode() == ISD::ADD);
10336     Offset = Ptr->getOperand(1);
10337     return true;
10338   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
10339     // AddressingMode 2
10340     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10341       int RHSC = (int)RHS->getZExtValue();
10342       if (RHSC < 0 && RHSC > -0x1000) {
10343         assert(Ptr->getOpcode() == ISD::ADD);
10344         isInc = false;
10345         Offset = DAG.getConstant(-RHSC, SDLoc(Ptr), RHS->getValueType(0));
10346         Base = Ptr->getOperand(0);
10347         return true;
10348       }
10349     }
10350
10351     if (Ptr->getOpcode() == ISD::ADD) {
10352       isInc = true;
10353       ARM_AM::ShiftOpc ShOpcVal=
10354         ARM_AM::getShiftOpcForNode(Ptr->getOperand(0).getOpcode());
10355       if (ShOpcVal != ARM_AM::no_shift) {
10356         Base = Ptr->getOperand(1);
10357         Offset = Ptr->getOperand(0);
10358       } else {
10359         Base = Ptr->getOperand(0);
10360         Offset = Ptr->getOperand(1);
10361       }
10362       return true;
10363     }
10364
10365     isInc = (Ptr->getOpcode() == ISD::ADD);
10366     Base = Ptr->getOperand(0);
10367     Offset = Ptr->getOperand(1);
10368     return true;
10369   }
10370
10371   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
10372   return false;
10373 }
10374
10375 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
10376                                      bool isSEXTLoad, SDValue &Base,
10377                                      SDValue &Offset, bool &isInc,
10378                                      SelectionDAG &DAG) {
10379   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
10380     return false;
10381
10382   Base = Ptr->getOperand(0);
10383   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
10384     int RHSC = (int)RHS->getZExtValue();
10385     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
10386       assert(Ptr->getOpcode() == ISD::ADD);
10387       isInc = false;
10388       Offset = DAG.getConstant(-RHSC, SDLoc(Ptr), RHS->getValueType(0));
10389       return true;
10390     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
10391       isInc = Ptr->getOpcode() == ISD::ADD;
10392       Offset = DAG.getConstant(RHSC, SDLoc(Ptr), RHS->getValueType(0));
10393       return true;
10394     }
10395   }
10396
10397   return false;
10398 }
10399
10400 /// getPreIndexedAddressParts - returns true by value, base pointer and
10401 /// offset pointer and addressing mode by reference if the node's address
10402 /// can be legally represented as pre-indexed load / store address.
10403 bool
10404 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
10405                                              SDValue &Offset,
10406                                              ISD::MemIndexedMode &AM,
10407                                              SelectionDAG &DAG) const {
10408   if (Subtarget->isThumb1Only())
10409     return false;
10410
10411   EVT VT;
10412   SDValue Ptr;
10413   bool isSEXTLoad = false;
10414   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10415     Ptr = LD->getBasePtr();
10416     VT  = LD->getMemoryVT();
10417     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10418   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10419     Ptr = ST->getBasePtr();
10420     VT  = ST->getMemoryVT();
10421   } else
10422     return false;
10423
10424   bool isInc;
10425   bool isLegal = false;
10426   if (Subtarget->isThumb2())
10427     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10428                                        Offset, isInc, DAG);
10429   else
10430     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
10431                                         Offset, isInc, DAG);
10432   if (!isLegal)
10433     return false;
10434
10435   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
10436   return true;
10437 }
10438
10439 /// getPostIndexedAddressParts - returns true by value, base pointer and
10440 /// offset pointer and addressing mode by reference if this node can be
10441 /// combined with a load / store to form a post-indexed load / store.
10442 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
10443                                                    SDValue &Base,
10444                                                    SDValue &Offset,
10445                                                    ISD::MemIndexedMode &AM,
10446                                                    SelectionDAG &DAG) const {
10447   if (Subtarget->isThumb1Only())
10448     return false;
10449
10450   EVT VT;
10451   SDValue Ptr;
10452   bool isSEXTLoad = false;
10453   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
10454     VT  = LD->getMemoryVT();
10455     Ptr = LD->getBasePtr();
10456     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
10457   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
10458     VT  = ST->getMemoryVT();
10459     Ptr = ST->getBasePtr();
10460   } else
10461     return false;
10462
10463   bool isInc;
10464   bool isLegal = false;
10465   if (Subtarget->isThumb2())
10466     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10467                                        isInc, DAG);
10468   else
10469     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
10470                                         isInc, DAG);
10471   if (!isLegal)
10472     return false;
10473
10474   if (Ptr != Base) {
10475     // Swap base ptr and offset to catch more post-index load / store when
10476     // it's legal. In Thumb2 mode, offset must be an immediate.
10477     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
10478         !Subtarget->isThumb2())
10479       std::swap(Base, Offset);
10480
10481     // Post-indexed load / store update the base pointer.
10482     if (Ptr != Base)
10483       return false;
10484   }
10485
10486   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
10487   return true;
10488 }
10489
10490 void ARMTargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
10491                                                       APInt &KnownZero,
10492                                                       APInt &KnownOne,
10493                                                       const SelectionDAG &DAG,
10494                                                       unsigned Depth) const {
10495   unsigned BitWidth = KnownOne.getBitWidth();
10496   KnownZero = KnownOne = APInt(BitWidth, 0);
10497   switch (Op.getOpcode()) {
10498   default: break;
10499   case ARMISD::ADDC:
10500   case ARMISD::ADDE:
10501   case ARMISD::SUBC:
10502   case ARMISD::SUBE:
10503     // These nodes' second result is a boolean
10504     if (Op.getResNo() == 0)
10505       break;
10506     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
10507     break;
10508   case ARMISD::CMOV: {
10509     // Bits are known zero/one if known on the LHS and RHS.
10510     DAG.computeKnownBits(Op.getOperand(0), KnownZero, KnownOne, Depth+1);
10511     if (KnownZero == 0 && KnownOne == 0) return;
10512
10513     APInt KnownZeroRHS, KnownOneRHS;
10514     DAG.computeKnownBits(Op.getOperand(1), KnownZeroRHS, KnownOneRHS, Depth+1);
10515     KnownZero &= KnownZeroRHS;
10516     KnownOne  &= KnownOneRHS;
10517     return;
10518   }
10519   case ISD::INTRINSIC_W_CHAIN: {
10520     ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
10521     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
10522     switch (IntID) {
10523     default: return;
10524     case Intrinsic::arm_ldaex:
10525     case Intrinsic::arm_ldrex: {
10526       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
10527       unsigned MemBits = VT.getScalarType().getSizeInBits();
10528       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
10529       return;
10530     }
10531     }
10532   }
10533   }
10534 }
10535
10536 //===----------------------------------------------------------------------===//
10537 //                           ARM Inline Assembly Support
10538 //===----------------------------------------------------------------------===//
10539
10540 bool ARMTargetLowering::ExpandInlineAsm(CallInst *CI) const {
10541   // Looking for "rev" which is V6+.
10542   if (!Subtarget->hasV6Ops())
10543     return false;
10544
10545   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10546   std::string AsmStr = IA->getAsmString();
10547   SmallVector<StringRef, 4> AsmPieces;
10548   SplitString(AsmStr, AsmPieces, ";\n");
10549
10550   switch (AsmPieces.size()) {
10551   default: return false;
10552   case 1:
10553     AsmStr = AsmPieces[0];
10554     AsmPieces.clear();
10555     SplitString(AsmStr, AsmPieces, " \t,");
10556
10557     // rev $0, $1
10558     if (AsmPieces.size() == 3 &&
10559         AsmPieces[0] == "rev" && AsmPieces[1] == "$0" && AsmPieces[2] == "$1" &&
10560         IA->getConstraintString().compare(0, 4, "=l,l") == 0) {
10561       IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10562       if (Ty && Ty->getBitWidth() == 32)
10563         return IntrinsicLowering::LowerToByteSwap(CI);
10564     }
10565     break;
10566   }
10567
10568   return false;
10569 }
10570
10571 /// getConstraintType - Given a constraint letter, return the type of
10572 /// constraint it is for this target.
10573 ARMTargetLowering::ConstraintType
10574 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
10575   if (Constraint.size() == 1) {
10576     switch (Constraint[0]) {
10577     default:  break;
10578     case 'l': return C_RegisterClass;
10579     case 'w': return C_RegisterClass;
10580     case 'h': return C_RegisterClass;
10581     case 'x': return C_RegisterClass;
10582     case 't': return C_RegisterClass;
10583     case 'j': return C_Other; // Constant for movw.
10584       // An address with a single base register. Due to the way we
10585       // currently handle addresses it is the same as an 'r' memory constraint.
10586     case 'Q': return C_Memory;
10587     }
10588   } else if (Constraint.size() == 2) {
10589     switch (Constraint[0]) {
10590     default: break;
10591     // All 'U+' constraints are addresses.
10592     case 'U': return C_Memory;
10593     }
10594   }
10595   return TargetLowering::getConstraintType(Constraint);
10596 }
10597
10598 /// Examine constraint type and operand type and determine a weight value.
10599 /// This object must already have been set up with the operand type
10600 /// and the current alternative constraint selected.
10601 TargetLowering::ConstraintWeight
10602 ARMTargetLowering::getSingleConstraintMatchWeight(
10603     AsmOperandInfo &info, const char *constraint) const {
10604   ConstraintWeight weight = CW_Invalid;
10605   Value *CallOperandVal = info.CallOperandVal;
10606     // If we don't have a value, we can't do a match,
10607     // but allow it at the lowest weight.
10608   if (!CallOperandVal)
10609     return CW_Default;
10610   Type *type = CallOperandVal->getType();
10611   // Look at the constraint type.
10612   switch (*constraint) {
10613   default:
10614     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
10615     break;
10616   case 'l':
10617     if (type->isIntegerTy()) {
10618       if (Subtarget->isThumb())
10619         weight = CW_SpecificReg;
10620       else
10621         weight = CW_Register;
10622     }
10623     break;
10624   case 'w':
10625     if (type->isFloatingPointTy())
10626       weight = CW_Register;
10627     break;
10628   }
10629   return weight;
10630 }
10631
10632 typedef std::pair<unsigned, const TargetRegisterClass*> RCPair;
10633 RCPair
10634 ARMTargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
10635                                                 const std::string &Constraint,
10636                                                 MVT VT) const {
10637   if (Constraint.size() == 1) {
10638     // GCC ARM Constraint Letters
10639     switch (Constraint[0]) {
10640     case 'l': // Low regs or general regs.
10641       if (Subtarget->isThumb())
10642         return RCPair(0U, &ARM::tGPRRegClass);
10643       return RCPair(0U, &ARM::GPRRegClass);
10644     case 'h': // High regs or no regs.
10645       if (Subtarget->isThumb())
10646         return RCPair(0U, &ARM::hGPRRegClass);
10647       break;
10648     case 'r':
10649       if (Subtarget->isThumb1Only())
10650         return RCPair(0U, &ARM::tGPRRegClass);
10651       return RCPair(0U, &ARM::GPRRegClass);
10652     case 'w':
10653       if (VT == MVT::Other)
10654         break;
10655       if (VT == MVT::f32)
10656         return RCPair(0U, &ARM::SPRRegClass);
10657       if (VT.getSizeInBits() == 64)
10658         return RCPair(0U, &ARM::DPRRegClass);
10659       if (VT.getSizeInBits() == 128)
10660         return RCPair(0U, &ARM::QPRRegClass);
10661       break;
10662     case 'x':
10663       if (VT == MVT::Other)
10664         break;
10665       if (VT == MVT::f32)
10666         return RCPair(0U, &ARM::SPR_8RegClass);
10667       if (VT.getSizeInBits() == 64)
10668         return RCPair(0U, &ARM::DPR_8RegClass);
10669       if (VT.getSizeInBits() == 128)
10670         return RCPair(0U, &ARM::QPR_8RegClass);
10671       break;
10672     case 't':
10673       if (VT == MVT::f32)
10674         return RCPair(0U, &ARM::SPRRegClass);
10675       break;
10676     }
10677   }
10678   if (StringRef("{cc}").equals_lower(Constraint))
10679     return std::make_pair(unsigned(ARM::CPSR), &ARM::CCRRegClass);
10680
10681   return TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
10682 }
10683
10684 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10685 /// vector.  If it is invalid, don't add anything to Ops.
10686 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10687                                                      std::string &Constraint,
10688                                                      std::vector<SDValue>&Ops,
10689                                                      SelectionDAG &DAG) const {
10690   SDValue Result;
10691
10692   // Currently only support length 1 constraints.
10693   if (Constraint.length() != 1) return;
10694
10695   char ConstraintLetter = Constraint[0];
10696   switch (ConstraintLetter) {
10697   default: break;
10698   case 'j':
10699   case 'I': case 'J': case 'K': case 'L':
10700   case 'M': case 'N': case 'O':
10701     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
10702     if (!C)
10703       return;
10704
10705     int64_t CVal64 = C->getSExtValue();
10706     int CVal = (int) CVal64;
10707     // None of these constraints allow values larger than 32 bits.  Check
10708     // that the value fits in an int.
10709     if (CVal != CVal64)
10710       return;
10711
10712     switch (ConstraintLetter) {
10713       case 'j':
10714         // Constant suitable for movw, must be between 0 and
10715         // 65535.
10716         if (Subtarget->hasV6T2Ops())
10717           if (CVal >= 0 && CVal <= 65535)
10718             break;
10719         return;
10720       case 'I':
10721         if (Subtarget->isThumb1Only()) {
10722           // This must be a constant between 0 and 255, for ADD
10723           // immediates.
10724           if (CVal >= 0 && CVal <= 255)
10725             break;
10726         } else if (Subtarget->isThumb2()) {
10727           // A constant that can be used as an immediate value in a
10728           // data-processing instruction.
10729           if (ARM_AM::getT2SOImmVal(CVal) != -1)
10730             break;
10731         } else {
10732           // A constant that can be used as an immediate value in a
10733           // data-processing instruction.
10734           if (ARM_AM::getSOImmVal(CVal) != -1)
10735             break;
10736         }
10737         return;
10738
10739       case 'J':
10740         if (Subtarget->isThumb()) {  // FIXME thumb2
10741           // This must be a constant between -255 and -1, for negated ADD
10742           // immediates. This can be used in GCC with an "n" modifier that
10743           // prints the negated value, for use with SUB instructions. It is
10744           // not useful otherwise but is implemented for compatibility.
10745           if (CVal >= -255 && CVal <= -1)
10746             break;
10747         } else {
10748           // This must be a constant between -4095 and 4095. It is not clear
10749           // what this constraint is intended for. Implemented for
10750           // compatibility with GCC.
10751           if (CVal >= -4095 && CVal <= 4095)
10752             break;
10753         }
10754         return;
10755
10756       case 'K':
10757         if (Subtarget->isThumb1Only()) {
10758           // A 32-bit value where only one byte has a nonzero value. Exclude
10759           // zero to match GCC. This constraint is used by GCC internally for
10760           // constants that can be loaded with a move/shift combination.
10761           // It is not useful otherwise but is implemented for compatibility.
10762           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
10763             break;
10764         } else if (Subtarget->isThumb2()) {
10765           // A constant whose bitwise inverse can be used as an immediate
10766           // value in a data-processing instruction. This can be used in GCC
10767           // with a "B" modifier that prints the inverted value, for use with
10768           // BIC and MVN instructions. It is not useful otherwise but is
10769           // implemented for compatibility.
10770           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
10771             break;
10772         } else {
10773           // A constant whose bitwise inverse can be used as an immediate
10774           // value in a data-processing instruction. This can be used in GCC
10775           // with a "B" modifier that prints the inverted value, for use with
10776           // BIC and MVN instructions. It is not useful otherwise but is
10777           // implemented for compatibility.
10778           if (ARM_AM::getSOImmVal(~CVal) != -1)
10779             break;
10780         }
10781         return;
10782
10783       case 'L':
10784         if (Subtarget->isThumb1Only()) {
10785           // This must be a constant between -7 and 7,
10786           // for 3-operand ADD/SUB immediate instructions.
10787           if (CVal >= -7 && CVal < 7)
10788             break;
10789         } else if (Subtarget->isThumb2()) {
10790           // A constant whose negation can be used as an immediate value in a
10791           // data-processing instruction. This can be used in GCC with an "n"
10792           // modifier that prints the negated value, for use with SUB
10793           // instructions. It is not useful otherwise but is implemented for
10794           // compatibility.
10795           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
10796             break;
10797         } else {
10798           // A constant whose negation can be used as an immediate value in a
10799           // data-processing instruction. This can be used in GCC with an "n"
10800           // modifier that prints the negated value, for use with SUB
10801           // instructions. It is not useful otherwise but is implemented for
10802           // compatibility.
10803           if (ARM_AM::getSOImmVal(-CVal) != -1)
10804             break;
10805         }
10806         return;
10807
10808       case 'M':
10809         if (Subtarget->isThumb()) { // FIXME thumb2
10810           // This must be a multiple of 4 between 0 and 1020, for
10811           // ADD sp + immediate.
10812           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
10813             break;
10814         } else {
10815           // A power of two or a constant between 0 and 32.  This is used in
10816           // GCC for the shift amount on shifted register operands, but it is
10817           // useful in general for any shift amounts.
10818           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
10819             break;
10820         }
10821         return;
10822
10823       case 'N':
10824         if (Subtarget->isThumb()) {  // FIXME thumb2
10825           // This must be a constant between 0 and 31, for shift amounts.
10826           if (CVal >= 0 && CVal <= 31)
10827             break;
10828         }
10829         return;
10830
10831       case 'O':
10832         if (Subtarget->isThumb()) {  // FIXME thumb2
10833           // This must be a multiple of 4 between -508 and 508, for
10834           // ADD/SUB sp = sp + immediate.
10835           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
10836             break;
10837         }
10838         return;
10839     }
10840     Result = DAG.getTargetConstant(CVal, SDLoc(Op), Op.getValueType());
10841     break;
10842   }
10843
10844   if (Result.getNode()) {
10845     Ops.push_back(Result);
10846     return;
10847   }
10848   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10849 }
10850
10851 SDValue ARMTargetLowering::LowerDivRem(SDValue Op, SelectionDAG &DAG) const {
10852   assert(Subtarget->isTargetAEABI() && "Register-based DivRem lowering only");
10853   unsigned Opcode = Op->getOpcode();
10854   assert((Opcode == ISD::SDIVREM || Opcode == ISD::UDIVREM) &&
10855          "Invalid opcode for Div/Rem lowering");
10856   bool isSigned = (Opcode == ISD::SDIVREM);
10857   EVT VT = Op->getValueType(0);
10858   Type *Ty = VT.getTypeForEVT(*DAG.getContext());
10859
10860   RTLIB::Libcall LC;
10861   switch (VT.getSimpleVT().SimpleTy) {
10862   default: llvm_unreachable("Unexpected request for libcall!");
10863   case MVT::i8:  LC = isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
10864   case MVT::i16: LC = isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
10865   case MVT::i32: LC = isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
10866   case MVT::i64: LC = isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
10867   }
10868
10869   SDValue InChain = DAG.getEntryNode();
10870
10871   TargetLowering::ArgListTy Args;
10872   TargetLowering::ArgListEntry Entry;
10873   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
10874     EVT ArgVT = Op->getOperand(i).getValueType();
10875     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
10876     Entry.Node = Op->getOperand(i);
10877     Entry.Ty = ArgTy;
10878     Entry.isSExt = isSigned;
10879     Entry.isZExt = !isSigned;
10880     Args.push_back(Entry);
10881   }
10882
10883   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
10884                                          getPointerTy());
10885
10886   Type *RetTy = (Type*)StructType::get(Ty, Ty, nullptr);
10887
10888   SDLoc dl(Op);
10889   TargetLowering::CallLoweringInfo CLI(DAG);
10890   CLI.setDebugLoc(dl).setChain(InChain)
10891     .setCallee(getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
10892     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
10893
10894   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
10895   return CallInfo.first;
10896 }
10897
10898 SDValue
10899 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const {
10900   assert(Subtarget->isTargetWindows() && "unsupported target platform");
10901   SDLoc DL(Op);
10902
10903   // Get the inputs.
10904   SDValue Chain = Op.getOperand(0);
10905   SDValue Size  = Op.getOperand(1);
10906
10907   SDValue Words = DAG.getNode(ISD::SRL, DL, MVT::i32, Size,
10908                               DAG.getConstant(2, DL, MVT::i32));
10909
10910   SDValue Flag;
10911   Chain = DAG.getCopyToReg(Chain, DL, ARM::R4, Words, Flag);
10912   Flag = Chain.getValue(1);
10913
10914   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10915   Chain = DAG.getNode(ARMISD::WIN__CHKSTK, DL, NodeTys, Chain, Flag);
10916
10917   SDValue NewSP = DAG.getCopyFromReg(Chain, DL, ARM::SP, MVT::i32);
10918   Chain = NewSP.getValue(1);
10919
10920   SDValue Ops[2] = { NewSP, Chain };
10921   return DAG.getMergeValues(Ops, DL);
10922 }
10923
10924 SDValue ARMTargetLowering::LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const {
10925   assert(Op.getValueType() == MVT::f64 && Subtarget->isFPOnlySP() &&
10926          "Unexpected type for custom-lowering FP_EXTEND");
10927
10928   RTLIB::Libcall LC;
10929   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
10930
10931   SDValue SrcVal = Op.getOperand(0);
10932   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
10933                      /*isSigned*/ false, SDLoc(Op)).first;
10934 }
10935
10936 SDValue ARMTargetLowering::LowerFP_ROUND(SDValue Op, SelectionDAG &DAG) const {
10937   assert(Op.getOperand(0).getValueType() == MVT::f64 &&
10938          Subtarget->isFPOnlySP() &&
10939          "Unexpected type for custom-lowering FP_ROUND");
10940
10941   RTLIB::Libcall LC;
10942   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
10943
10944   SDValue SrcVal = Op.getOperand(0);
10945   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
10946                      /*isSigned*/ false, SDLoc(Op)).first;
10947 }
10948
10949 bool
10950 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
10951   // The ARM target isn't yet aware of offsets.
10952   return false;
10953 }
10954
10955 bool ARM::isBitFieldInvertedMask(unsigned v) {
10956   if (v == 0xffffffff)
10957     return false;
10958
10959   // there can be 1's on either or both "outsides", all the "inside"
10960   // bits must be 0's
10961   return isShiftedMask_32(~v);
10962 }
10963
10964 /// isFPImmLegal - Returns true if the target can instruction select the
10965 /// specified FP immediate natively. If false, the legalizer will
10966 /// materialize the FP immediate as a load from a constant pool.
10967 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
10968   if (!Subtarget->hasVFP3())
10969     return false;
10970   if (VT == MVT::f32)
10971     return ARM_AM::getFP32Imm(Imm) != -1;
10972   if (VT == MVT::f64 && !Subtarget->isFPOnlySP())
10973     return ARM_AM::getFP64Imm(Imm) != -1;
10974   return false;
10975 }
10976
10977 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
10978 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
10979 /// specified in the intrinsic calls.
10980 bool ARMTargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
10981                                            const CallInst &I,
10982                                            unsigned Intrinsic) const {
10983   switch (Intrinsic) {
10984   case Intrinsic::arm_neon_vld1:
10985   case Intrinsic::arm_neon_vld2:
10986   case Intrinsic::arm_neon_vld3:
10987   case Intrinsic::arm_neon_vld4:
10988   case Intrinsic::arm_neon_vld2lane:
10989   case Intrinsic::arm_neon_vld3lane:
10990   case Intrinsic::arm_neon_vld4lane: {
10991     Info.opc = ISD::INTRINSIC_W_CHAIN;
10992     // Conservatively set memVT to the entire set of vectors loaded.
10993     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
10994     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
10995     Info.ptrVal = I.getArgOperand(0);
10996     Info.offset = 0;
10997     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
10998     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
10999     Info.vol = false; // volatile loads with NEON intrinsics not supported
11000     Info.readMem = true;
11001     Info.writeMem = false;
11002     return true;
11003   }
11004   case Intrinsic::arm_neon_vst1:
11005   case Intrinsic::arm_neon_vst2:
11006   case Intrinsic::arm_neon_vst3:
11007   case Intrinsic::arm_neon_vst4:
11008   case Intrinsic::arm_neon_vst2lane:
11009   case Intrinsic::arm_neon_vst3lane:
11010   case Intrinsic::arm_neon_vst4lane: {
11011     Info.opc = ISD::INTRINSIC_VOID;
11012     // Conservatively set memVT to the entire set of vectors stored.
11013     unsigned NumElts = 0;
11014     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
11015       Type *ArgTy = I.getArgOperand(ArgI)->getType();
11016       if (!ArgTy->isVectorTy())
11017         break;
11018       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
11019     }
11020     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
11021     Info.ptrVal = I.getArgOperand(0);
11022     Info.offset = 0;
11023     Value *AlignArg = I.getArgOperand(I.getNumArgOperands() - 1);
11024     Info.align = cast<ConstantInt>(AlignArg)->getZExtValue();
11025     Info.vol = false; // volatile stores with NEON intrinsics not supported
11026     Info.readMem = false;
11027     Info.writeMem = true;
11028     return true;
11029   }
11030   case Intrinsic::arm_ldaex:
11031   case Intrinsic::arm_ldrex: {
11032     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
11033     Info.opc = ISD::INTRINSIC_W_CHAIN;
11034     Info.memVT = MVT::getVT(PtrTy->getElementType());
11035     Info.ptrVal = I.getArgOperand(0);
11036     Info.offset = 0;
11037     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
11038     Info.vol = true;
11039     Info.readMem = true;
11040     Info.writeMem = false;
11041     return true;
11042   }
11043   case Intrinsic::arm_stlex:
11044   case Intrinsic::arm_strex: {
11045     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
11046     Info.opc = ISD::INTRINSIC_W_CHAIN;
11047     Info.memVT = MVT::getVT(PtrTy->getElementType());
11048     Info.ptrVal = I.getArgOperand(1);
11049     Info.offset = 0;
11050     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
11051     Info.vol = true;
11052     Info.readMem = false;
11053     Info.writeMem = true;
11054     return true;
11055   }
11056   case Intrinsic::arm_stlexd:
11057   case Intrinsic::arm_strexd: {
11058     Info.opc = ISD::INTRINSIC_W_CHAIN;
11059     Info.memVT = MVT::i64;
11060     Info.ptrVal = I.getArgOperand(2);
11061     Info.offset = 0;
11062     Info.align = 8;
11063     Info.vol = true;
11064     Info.readMem = false;
11065     Info.writeMem = true;
11066     return true;
11067   }
11068   case Intrinsic::arm_ldaexd:
11069   case Intrinsic::arm_ldrexd: {
11070     Info.opc = ISD::INTRINSIC_W_CHAIN;
11071     Info.memVT = MVT::i64;
11072     Info.ptrVal = I.getArgOperand(0);
11073     Info.offset = 0;
11074     Info.align = 8;
11075     Info.vol = true;
11076     Info.readMem = true;
11077     Info.writeMem = false;
11078     return true;
11079   }
11080   default:
11081     break;
11082   }
11083
11084   return false;
11085 }
11086
11087 /// \brief Returns true if it is beneficial to convert a load of a constant
11088 /// to just the constant itself.
11089 bool ARMTargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
11090                                                           Type *Ty) const {
11091   assert(Ty->isIntegerTy());
11092
11093   unsigned Bits = Ty->getPrimitiveSizeInBits();
11094   if (Bits == 0 || Bits > 32)
11095     return false;
11096   return true;
11097 }
11098
11099 bool ARMTargetLowering::hasLoadLinkedStoreConditional() const { return true; }
11100
11101 Instruction* ARMTargetLowering::makeDMB(IRBuilder<> &Builder,
11102                                         ARM_MB::MemBOpt Domain) const {
11103   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
11104
11105   // First, if the target has no DMB, see what fallback we can use.
11106   if (!Subtarget->hasDataBarrier()) {
11107     // Some ARMv6 cpus can support data barriers with an mcr instruction.
11108     // Thumb1 and pre-v6 ARM mode use a libcall instead and should never get
11109     // here.
11110     if (Subtarget->hasV6Ops() && !Subtarget->isThumb()) {
11111       Function *MCR = llvm::Intrinsic::getDeclaration(M, Intrinsic::arm_mcr);
11112       Value* args[6] = {Builder.getInt32(15), Builder.getInt32(0),
11113                         Builder.getInt32(0), Builder.getInt32(7),
11114                         Builder.getInt32(10), Builder.getInt32(5)};
11115       return Builder.CreateCall(MCR, args);
11116     } else {
11117       // Instead of using barriers, atomic accesses on these subtargets use
11118       // libcalls.
11119       llvm_unreachable("makeDMB on a target so old that it has no barriers");
11120     }
11121   } else {
11122     Function *DMB = llvm::Intrinsic::getDeclaration(M, Intrinsic::arm_dmb);
11123     // Only a full system barrier exists in the M-class architectures.
11124     Domain = Subtarget->isMClass() ? ARM_MB::SY : Domain;
11125     Constant *CDomain = Builder.getInt32(Domain);
11126     return Builder.CreateCall(DMB, CDomain);
11127   }
11128 }
11129
11130 // Based on http://www.cl.cam.ac.uk/~pes20/cpp/cpp0xmappings.html
11131 Instruction* ARMTargetLowering::emitLeadingFence(IRBuilder<> &Builder,
11132                                          AtomicOrdering Ord, bool IsStore,
11133                                          bool IsLoad) const {
11134   if (!getInsertFencesForAtomic())
11135     return nullptr;
11136
11137   switch (Ord) {
11138   case NotAtomic:
11139   case Unordered:
11140     llvm_unreachable("Invalid fence: unordered/non-atomic");
11141   case Monotonic:
11142   case Acquire:
11143     return nullptr; // Nothing to do
11144   case SequentiallyConsistent:
11145     if (!IsStore)
11146       return nullptr; // Nothing to do
11147     /*FALLTHROUGH*/
11148   case Release:
11149   case AcquireRelease:
11150     if (Subtarget->isSwift())
11151       return makeDMB(Builder, ARM_MB::ISHST);
11152     // FIXME: add a comment with a link to documentation justifying this.
11153     else
11154       return makeDMB(Builder, ARM_MB::ISH);
11155   }
11156   llvm_unreachable("Unknown fence ordering in emitLeadingFence");
11157 }
11158
11159 Instruction* ARMTargetLowering::emitTrailingFence(IRBuilder<> &Builder,
11160                                           AtomicOrdering Ord, bool IsStore,
11161                                           bool IsLoad) const {
11162   if (!getInsertFencesForAtomic())
11163     return nullptr;
11164
11165   switch (Ord) {
11166   case NotAtomic:
11167   case Unordered:
11168     llvm_unreachable("Invalid fence: unordered/not-atomic");
11169   case Monotonic:
11170   case Release:
11171     return nullptr; // Nothing to do
11172   case Acquire:
11173   case AcquireRelease:
11174   case SequentiallyConsistent:
11175     return makeDMB(Builder, ARM_MB::ISH);
11176   }
11177   llvm_unreachable("Unknown fence ordering in emitTrailingFence");
11178 }
11179
11180 // Loads and stores less than 64-bits are already atomic; ones above that
11181 // are doomed anyway, so defer to the default libcall and blame the OS when
11182 // things go wrong. Cortex M doesn't have ldrexd/strexd though, so don't emit
11183 // anything for those.
11184 bool ARMTargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
11185   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
11186   return (Size == 64) && !Subtarget->isMClass();
11187 }
11188
11189 // Loads and stores less than 64-bits are already atomic; ones above that
11190 // are doomed anyway, so defer to the default libcall and blame the OS when
11191 // things go wrong. Cortex M doesn't have ldrexd/strexd though, so don't emit
11192 // anything for those.
11193 // FIXME: ldrd and strd are atomic if the CPU has LPAE (e.g. A15 has that
11194 // guarantee, see DDI0406C ARM architecture reference manual,
11195 // sections A8.8.72-74 LDRD)
11196 bool ARMTargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
11197   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
11198   return (Size == 64) && !Subtarget->isMClass();
11199 }
11200
11201 // For the real atomic operations, we have ldrex/strex up to 32 bits,
11202 // and up to 64 bits on the non-M profiles
11203 TargetLoweringBase::AtomicRMWExpansionKind
11204 ARMTargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
11205   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
11206   return (Size <= (Subtarget->isMClass() ? 32U : 64U))
11207              ? AtomicRMWExpansionKind::LLSC
11208              : AtomicRMWExpansionKind::None;
11209 }
11210
11211 // This has so far only been implemented for MachO.
11212 bool ARMTargetLowering::useLoadStackGuardNode() const {
11213   return Subtarget->isTargetMachO();
11214 }
11215
11216 bool ARMTargetLowering::canCombineStoreAndExtract(Type *VectorTy, Value *Idx,
11217                                                   unsigned &Cost) const {
11218   // If we do not have NEON, vector types are not natively supported.
11219   if (!Subtarget->hasNEON())
11220     return false;
11221
11222   // Floating point values and vector values map to the same register file.
11223   // Therefore, althought we could do a store extract of a vector type, this is
11224   // better to leave at float as we have more freedom in the addressing mode for
11225   // those.
11226   if (VectorTy->isFPOrFPVectorTy())
11227     return false;
11228
11229   // If the index is unknown at compile time, this is very expensive to lower
11230   // and it is not possible to combine the store with the extract.
11231   if (!isa<ConstantInt>(Idx))
11232     return false;
11233
11234   assert(VectorTy->isVectorTy() && "VectorTy is not a vector type");
11235   unsigned BitWidth = cast<VectorType>(VectorTy)->getBitWidth();
11236   // We can do a store + vector extract on any vector that fits perfectly in a D
11237   // or Q register.
11238   if (BitWidth == 64 || BitWidth == 128) {
11239     Cost = 0;
11240     return true;
11241   }
11242   return false;
11243 }
11244
11245 Value *ARMTargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
11246                                          AtomicOrdering Ord) const {
11247   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
11248   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
11249   bool IsAcquire = isAtLeastAcquire(Ord);
11250
11251   // Since i64 isn't legal and intrinsics don't get type-lowered, the ldrexd
11252   // intrinsic must return {i32, i32} and we have to recombine them into a
11253   // single i64 here.
11254   if (ValTy->getPrimitiveSizeInBits() == 64) {
11255     Intrinsic::ID Int =
11256         IsAcquire ? Intrinsic::arm_ldaexd : Intrinsic::arm_ldrexd;
11257     Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int);
11258
11259     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
11260     Value *LoHi = Builder.CreateCall(Ldrex, Addr, "lohi");
11261
11262     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
11263     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
11264     if (!Subtarget->isLittle())
11265       std::swap (Lo, Hi);
11266     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
11267     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
11268     return Builder.CreateOr(
11269         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 32)), "val64");
11270   }
11271
11272   Type *Tys[] = { Addr->getType() };
11273   Intrinsic::ID Int = IsAcquire ? Intrinsic::arm_ldaex : Intrinsic::arm_ldrex;
11274   Function *Ldrex = llvm::Intrinsic::getDeclaration(M, Int, Tys);
11275
11276   return Builder.CreateTruncOrBitCast(
11277       Builder.CreateCall(Ldrex, Addr),
11278       cast<PointerType>(Addr->getType())->getElementType());
11279 }
11280
11281 Value *ARMTargetLowering::emitStoreConditional(IRBuilder<> &Builder, Value *Val,
11282                                                Value *Addr,
11283                                                AtomicOrdering Ord) const {
11284   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
11285   bool IsRelease = isAtLeastRelease(Ord);
11286
11287   // Since the intrinsics must have legal type, the i64 intrinsics take two
11288   // parameters: "i32, i32". We must marshal Val into the appropriate form
11289   // before the call.
11290   if (Val->getType()->getPrimitiveSizeInBits() == 64) {
11291     Intrinsic::ID Int =
11292         IsRelease ? Intrinsic::arm_stlexd : Intrinsic::arm_strexd;
11293     Function *Strex = Intrinsic::getDeclaration(M, Int);
11294     Type *Int32Ty = Type::getInt32Ty(M->getContext());
11295
11296     Value *Lo = Builder.CreateTrunc(Val, Int32Ty, "lo");
11297     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 32), Int32Ty, "hi");
11298     if (!Subtarget->isLittle())
11299       std::swap (Lo, Hi);
11300     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
11301     return Builder.CreateCall3(Strex, Lo, Hi, Addr);
11302   }
11303
11304   Intrinsic::ID Int = IsRelease ? Intrinsic::arm_stlex : Intrinsic::arm_strex;
11305   Type *Tys[] = { Addr->getType() };
11306   Function *Strex = Intrinsic::getDeclaration(M, Int, Tys);
11307
11308   return Builder.CreateCall2(
11309       Strex, Builder.CreateZExtOrBitCast(
11310                  Val, Strex->getFunctionType()->getParamType(0)),
11311       Addr);
11312 }
11313
11314 enum HABaseType {
11315   HA_UNKNOWN = 0,
11316   HA_FLOAT,
11317   HA_DOUBLE,
11318   HA_VECT64,
11319   HA_VECT128
11320 };
11321
11322 static bool isHomogeneousAggregate(Type *Ty, HABaseType &Base,
11323                                    uint64_t &Members) {
11324   if (const StructType *ST = dyn_cast<StructType>(Ty)) {
11325     for (unsigned i = 0; i < ST->getNumElements(); ++i) {
11326       uint64_t SubMembers = 0;
11327       if (!isHomogeneousAggregate(ST->getElementType(i), Base, SubMembers))
11328         return false;
11329       Members += SubMembers;
11330     }
11331   } else if (const ArrayType *AT = dyn_cast<ArrayType>(Ty)) {
11332     uint64_t SubMembers = 0;
11333     if (!isHomogeneousAggregate(AT->getElementType(), Base, SubMembers))
11334       return false;
11335     Members += SubMembers * AT->getNumElements();
11336   } else if (Ty->isFloatTy()) {
11337     if (Base != HA_UNKNOWN && Base != HA_FLOAT)
11338       return false;
11339     Members = 1;
11340     Base = HA_FLOAT;
11341   } else if (Ty->isDoubleTy()) {
11342     if (Base != HA_UNKNOWN && Base != HA_DOUBLE)
11343       return false;
11344     Members = 1;
11345     Base = HA_DOUBLE;
11346   } else if (const VectorType *VT = dyn_cast<VectorType>(Ty)) {
11347     Members = 1;
11348     switch (Base) {
11349     case HA_FLOAT:
11350     case HA_DOUBLE:
11351       return false;
11352     case HA_VECT64:
11353       return VT->getBitWidth() == 64;
11354     case HA_VECT128:
11355       return VT->getBitWidth() == 128;
11356     case HA_UNKNOWN:
11357       switch (VT->getBitWidth()) {
11358       case 64:
11359         Base = HA_VECT64;
11360         return true;
11361       case 128:
11362         Base = HA_VECT128;
11363         return true;
11364       default:
11365         return false;
11366       }
11367     }
11368   }
11369
11370   return (Members > 0 && Members <= 4);
11371 }
11372
11373 /// \brief Return true if a type is an AAPCS-VFP homogeneous aggregate or one of
11374 /// [N x i32] or [N x i64]. This allows front-ends to skip emitting padding when
11375 /// passing according to AAPCS rules.
11376 bool ARMTargetLowering::functionArgumentNeedsConsecutiveRegisters(
11377     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
11378   if (getEffectiveCallingConv(CallConv, isVarArg) !=
11379       CallingConv::ARM_AAPCS_VFP)
11380     return false;
11381
11382   HABaseType Base = HA_UNKNOWN;
11383   uint64_t Members = 0;
11384   bool IsHA = isHomogeneousAggregate(Ty, Base, Members);
11385   DEBUG(dbgs() << "isHA: " << IsHA << " "; Ty->dump());
11386
11387   bool IsIntArray = Ty->isArrayTy() && Ty->getArrayElementType()->isIntegerTy();
11388   return IsHA || IsIntArray;
11389 }