lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/Constants.h"
  25 #include "llvm/Instruction.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/CodeGen/MachineBasicBlock.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/SelectionDAG.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/ADT/VectorExtras.h"
  36 #include "llvm/Support/MathExtras.h"
  37 using namespace llvm;
  38
  39 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
  40     : TargetLowering(TM), ARMPCLabelIndex(0) {
  41   Subtarget = &TM.getSubtarget<ARMSubtarget>();
  42
  43   if (Subtarget->isTargetDarwin()) {
  44     // Uses VFP for Thumb libfuncs if available.
  45     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
  46       // Single-precision floating-point arithmetic.
  47       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
  48       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
  49       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
  50       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
  51
  52       // Double-precision floating-point arithmetic.
  53       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
  54       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
  55       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
  56       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
  57
  58       // Single-precision comparisons.
  59       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
  60       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
  61       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
  62       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
  63       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
  64       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
  65       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
  66       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
  67
  68       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
  69       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
  70       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
  71       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
  72       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
  73       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
  74       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
  75       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
  76
  77       // Double-precision comparisons.
  78       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
  79       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
  80       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
  81       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
  82       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
  83       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
  84       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
  85       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
  86
  87       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
  88       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
  89       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
  90       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
  91       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
  92       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
  93       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
  94       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
  95
  96       // Floating-point to integer conversions.
  97       // i64 conversions are done via library routines even when generating VFP
  98       // instructions, so use the same ones.
  99       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 100       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 101       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 102       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 103
 104       // Conversions between floating types.
 105       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 106       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 107
 108       // Integer to floating-point conversions.
 109       // i64 conversions are done via library routines even when generating VFP
 110       // instructions, so use the same ones.
 111       // FIXME: There appears to be some naming inconsistency in ARM libgcc: e.g.
 112       // __floatunsidf vs. __floatunssidfvfp.
 113       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 114       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 115       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 116       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 117     }
 118   }
 119
 120   addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 121   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 122     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 123     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 124
 125     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 126   }
 127   computeRegisterProperties();
 128
 129   // ARM does not have f32 extending load.
 130   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 131
 132   // ARM does not have i1 sign extending load.
 133   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 134
 135   // ARM supports all 4 flavors of integer indexed load / store.
 136   for (unsigned im = (unsigned)ISD::PRE_INC;
 137        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 138     setIndexedLoadAction(im,  MVT::i1,  Legal);
 139     setIndexedLoadAction(im,  MVT::i8,  Legal);
 140     setIndexedLoadAction(im,  MVT::i16, Legal);
 141     setIndexedLoadAction(im,  MVT::i32, Legal);
 142     setIndexedStoreAction(im, MVT::i1,  Legal);
 143     setIndexedStoreAction(im, MVT::i8,  Legal);
 144     setIndexedStoreAction(im, MVT::i16, Legal);
 145     setIndexedStoreAction(im, MVT::i32, Legal);
 146   }
 147
 148   // i64 operation support.
 149   if (Subtarget->isThumb()) {
 150     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 151     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 152     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 153     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 154     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 155   } else {
 156     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 157     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 158     if (!Subtarget->hasV6Ops())
 159       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 160   }
 161   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 162   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 163   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 164   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 165   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 166
 167   // ARM does not have ROTL.
 168   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 169   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
 170   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 171   if (!Subtarget->hasV5TOps() || Subtarget->isThumb())
 172     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 173
 174   // Only ARMv6 has BSWAP.
 175   if (!Subtarget->hasV6Ops())
 176     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 177
 178   // These are expanded into libcalls.
 179   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 180   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 181   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 182   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 183   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 184   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 185
 186   // Support label based line numbers.
 187   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 188   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 189
 190   setOperationAction(ISD::RET,           MVT::Other, Custom);
 191   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 192   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 193   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 194   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 195
 196   // Use the default implementation.
 197   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 198   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 199   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 200   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 201   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 202   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 203   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 204   setOperationAction(ISD::MEMBARRIER        , MVT::Other, Expand);
 205
 206   if (!Subtarget->hasV6Ops()) {
 207     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 208     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 209   }
 210   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 211
 212   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb())
 213     // Turn f64->i64 into FMRRD, i64 -> f64 to FMDRR iff target supports vfp2.
 214     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 215
 216   // We want to custom lower some of our intrinsics.
 217   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 218
 219   setOperationAction(ISD::SETCC    , MVT::i32, Expand);
 220   setOperationAction(ISD::SETCC    , MVT::f32, Expand);
 221   setOperationAction(ISD::SETCC    , MVT::f64, Expand);
 222   setOperationAction(ISD::SELECT   , MVT::i32, Expand);
 223   setOperationAction(ISD::SELECT   , MVT::f32, Expand);
 224   setOperationAction(ISD::SELECT   , MVT::f64, Expand);
 225   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 226   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 227   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 228
 229   setOperationAction(ISD::BRCOND   , MVT::Other, Expand);
 230   setOperationAction(ISD::BR_CC    , MVT::i32,   Custom);
 231   setOperationAction(ISD::BR_CC    , MVT::f32,   Custom);
 232   setOperationAction(ISD::BR_CC    , MVT::f64,   Custom);
 233   setOperationAction(ISD::BR_JT    , MVT::Other, Custom);
 234
 235   // We don't support sin/cos/fmod/copysign/pow
 236   setOperationAction(ISD::FSIN     , MVT::f64, Expand);
 237   setOperationAction(ISD::FSIN     , MVT::f32, Expand);
 238   setOperationAction(ISD::FCOS     , MVT::f32, Expand);
 239   setOperationAction(ISD::FCOS     , MVT::f64, Expand);
 240   setOperationAction(ISD::FREM     , MVT::f64, Expand);
 241   setOperationAction(ISD::FREM     , MVT::f32, Expand);
 242   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 243     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 244     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 245   }
 246   setOperationAction(ISD::FPOW     , MVT::f64, Expand);
 247   setOperationAction(ISD::FPOW     , MVT::f32, Expand);
 248
 249   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 250   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 251     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 252     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 253     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 254     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 255   }
 256
 257   // We have target-specific dag combine patterns for the following nodes:
 258   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 259
 260   setStackPointerRegisterToSaveRestore(ARM::SP);
 261   setSchedulingPreference(SchedulingForRegPressure);
 262   setIfCvtBlockSizeLimit(Subtarget->isThumb() ? 0 : 10);
 263   setIfCvtDupBlockSizeLimit(Subtarget->isThumb() ? 0 : 2);
 264
 265   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 266 }
 267
 268
 269 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 270   switch (Opcode) {
 271   default: return 0;
 272   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 273   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 274   case ARMISD::CALL:          return "ARMISD::CALL";
 275   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 276   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 277   case ARMISD::tCALL:         return "ARMISD::tCALL";
 278   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 279   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 280   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 281   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 282   case ARMISD::CMP:           return "ARMISD::CMP";
 283   case ARMISD::CMPNZ:         return "ARMISD::CMPNZ";
 284   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 285   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 286   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 287   case ARMISD::CMOV:          return "ARMISD::CMOV";
 288   case ARMISD::CNEG:          return "ARMISD::CNEG";
 289
 290   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 291   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 292   case ARMISD::SITOF:         return "ARMISD::SITOF";
 293   case ARMISD::UITOF:         return "ARMISD::UITOF";
 294
 295   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 296   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 297   case ARMISD::RRX:           return "ARMISD::RRX";
 298
 299   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 300   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 301
 302   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 303   }
 304 }
 305
 306 //===----------------------------------------------------------------------===//
 307 // Lowering Code
 308 //===----------------------------------------------------------------------===//
 309
 310
 311 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 312 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 313   switch (CC) {
 314   default: assert(0 && "Unknown condition code!");
 315   case ISD::SETNE:  return ARMCC::NE;
 316   case ISD::SETEQ:  return ARMCC::EQ;
 317   case ISD::SETGT:  return ARMCC::GT;
 318   case ISD::SETGE:  return ARMCC::GE;
 319   case ISD::SETLT:  return ARMCC::LT;
 320   case ISD::SETLE:  return ARMCC::LE;
 321   case ISD::SETUGT: return ARMCC::HI;
 322   case ISD::SETUGE: return ARMCC::HS;
 323   case ISD::SETULT: return ARMCC::LO;
 324   case ISD::SETULE: return ARMCC::LS;
 325   }
 326 }
 327
 328 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC. It
 329 /// returns true if the operands should be inverted to form the proper
 330 /// comparison.
 331 static bool FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 332                         ARMCC::CondCodes &CondCode2) {
 333   bool Invert = false;
 334   CondCode2 = ARMCC::AL;
 335   switch (CC) {
 336   default: assert(0 && "Unknown FP condition!");
 337   case ISD::SETEQ:
 338   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 339   case ISD::SETGT:
 340   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 341   case ISD::SETGE:
 342   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 343   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 344   case ISD::SETOLE: CondCode = ARMCC::GT; Invert = true; break;
 345   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 346   case ISD::SETO:   CondCode = ARMCC::VC; break;
 347   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 348   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 349   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 350   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 351   case ISD::SETLT:
 352   case ISD::SETULT: CondCode = ARMCC::LT; break;
 353   case ISD::SETLE:
 354   case ISD::SETULE: CondCode = ARMCC::LE; break;
 355   case ISD::SETNE:
 356   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 357   }
 358   return Invert;
 359 }
 360
 361 static void
 362 HowToPassArgument(MVT ObjectVT, unsigned NumGPRs,
 363                   unsigned StackOffset, unsigned &NeededGPRs,
 364                   unsigned &NeededStackSize, unsigned &GPRPad,
 365                   unsigned &StackPad, ISD::ArgFlagsTy Flags) {
 366   NeededStackSize = 0;
 367   NeededGPRs = 0;
 368   StackPad = 0;
 369   GPRPad = 0;
 370   unsigned align = Flags.getOrigAlign();
 371   GPRPad = NumGPRs % ((align + 3)/4);
 372   StackPad = StackOffset % align;
 373   unsigned firstGPR = NumGPRs + GPRPad;
 374   switch (ObjectVT.getSimpleVT()) {
 375   default: assert(0 && "Unhandled argument type!");
 376   case MVT::i32:
 377   case MVT::f32:
 378     if (firstGPR < 4)
 379       NeededGPRs = 1;
 380     else
 381       NeededStackSize = 4;
 382     break;
 383   case MVT::i64:
 384   case MVT::f64:
 385     if (firstGPR < 3)
 386       NeededGPRs = 2;
 387     else if (firstGPR == 3) {
 388       NeededGPRs = 1;
 389       NeededStackSize = 4;
 390     } else
 391       NeededStackSize = 8;
 392   }
 393 }
 394
 395 /// LowerCALL - Lowering a ISD::CALL node into a callseq_start <-
 396 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 397 /// nodes.
 398 SDValue ARMTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
 399   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
 400   MVT RetVT = TheCall->getRetValType(0);
 401   SDValue Chain    = TheCall->getChain();
 402   assert((TheCall->getCallingConv() == CallingConv::C ||
 403           TheCall->getCallingConv() == CallingConv::Fast) &&
 404          "unknown calling convention");
 405   SDValue Callee   = TheCall->getCallee();
 406   unsigned NumOps   = TheCall->getNumArgs();
 407   DebugLoc dl       = TheCall->getDebugLoc();
 408   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 409   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 410
 411   // Count how many bytes are to be pushed on the stack.
 412   unsigned NumBytes = 0;
 413
 414   // Add up all the space actually used.
 415   for (unsigned i = 0; i < NumOps; ++i) {
 416     unsigned ObjSize;
 417     unsigned ObjGPRs;
 418     unsigned StackPad;
 419     unsigned GPRPad;
 420     MVT ObjectVT = TheCall->getArg(i).getValueType();
 421     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
 422     HowToPassArgument(ObjectVT, NumGPRs, NumBytes, ObjGPRs, ObjSize,
 423                       GPRPad, StackPad, Flags);
 424     NumBytes += ObjSize + StackPad;
 425     NumGPRs += ObjGPRs + GPRPad;
 426   }
 427
 428   // Adjust the stack pointer for the new arguments...
 429   // These operations are automatically eliminated by the prolog/epilog pass
 430   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 431
 432   SDValue StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 433
 434   static const unsigned GPRArgRegs[] = {
 435     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 436   };
 437
 438   NumGPRs = 0;
 439   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
 440   std::vector<SDValue> MemOpChains;
 441   for (unsigned i = 0; i != NumOps; ++i) {
 442     SDValue Arg = TheCall->getArg(i);
 443     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
 444     MVT ArgVT = Arg.getValueType();
 445
 446     unsigned ObjSize;
 447     unsigned ObjGPRs;
 448     unsigned GPRPad;
 449     unsigned StackPad;
 450     HowToPassArgument(ArgVT, NumGPRs, ArgOffset, ObjGPRs,
 451                       ObjSize, GPRPad, StackPad, Flags);
 452     NumGPRs += GPRPad;
 453     ArgOffset += StackPad;
 454     if (ObjGPRs > 0) {
 455       switch (ArgVT.getSimpleVT()) {
 456       default: assert(0 && "Unexpected ValueType for argument!");
 457       case MVT::i32:
 458         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Arg));
 459         break;
 460       case MVT::f32:
 461         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs],
 462                              DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Arg)));
 463         break;
 464       case MVT::i64: {
 465         SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Arg,
 466                                    DAG.getConstant(0, getPointerTy()));
 467         SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Arg,
 468                                    DAG.getConstant(1, getPointerTy()));
 469         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Lo));
 470         if (ObjGPRs == 2)
 471           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1], Hi));
 472         else {
 473           SDValue PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 474           PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 475           MemOpChains.push_back(DAG.getStore(Chain, dl, Hi, PtrOff, NULL, 0));
 476         }
 477         break;
 478       }
 479       case MVT::f64: {
 480         SDValue Cvt = DAG.getNode(ARMISD::FMRRD, dl,
 481                                     DAG.getVTList(MVT::i32, MVT::i32),
 482                                     &Arg, 1);
 483         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Cvt));
 484         if (ObjGPRs == 2)
 485           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1],
 486                                               Cvt.getValue(1)));
 487         else {
 488           SDValue PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 489           PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 490           MemOpChains.push_back(DAG.getStore(Chain, dl, Cvt.getValue(1), PtrOff,
 491                                              NULL, 0));
 492         }
 493         break;
 494       }
 495       }
 496     } else {
 497       assert(ObjSize != 0);
 498       SDValue PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
 499       PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 500       MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0));
 501     }
 502
 503     NumGPRs += ObjGPRs;
 504     ArgOffset += ObjSize;
 505   }
 506
 507   if (!MemOpChains.empty())
 508     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 509                         &MemOpChains[0], MemOpChains.size());
 510
 511   // Build a sequence of copy-to-reg nodes chained together with token chain
 512   // and flag operands which copy the outgoing args into the appropriate regs.
 513   SDValue InFlag;
 514   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 515     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 516                              RegsToPass[i].second, InFlag);
 517     InFlag = Chain.getValue(1);
 518   }
 519
 520   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 521   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 522   // node so that legalize doesn't hack it.
 523   bool isDirect = false;
 524   bool isARMFunc = false;
 525   bool isLocalARMFunc = false;
 526   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 527     GlobalValue *GV = G->getGlobal();
 528     isDirect = true;
 529     bool isExt = (GV->isDeclaration() || GV->hasWeakLinkage() ||
 530                   GV->hasLinkOnceLinkage());
 531     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
 532                    getTargetMachine().getRelocationModel() != Reloc::Static;
 533     isARMFunc = !Subtarget->isThumb() || isStub;
 534     // ARM call to a local ARM function is predicable.
 535     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
 536     // tBX takes a register source operand.
 537     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 538       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 539                                                            ARMCP::CPStub, 4);
 540       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 2);
 541       CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 542       Callee = DAG.getLoad(getPointerTy(), dl,
 543                            DAG.getEntryNode(), CPAddr, NULL, 0);
 544       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 545       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
 546                            getPointerTy(), Callee, PICLabel);
 547    } else
 548       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
 549   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 550     isDirect = true;
 551     bool isStub = Subtarget->isTargetDarwin() &&
 552                   getTargetMachine().getRelocationModel() != Reloc::Static;
 553     isARMFunc = !Subtarget->isThumb() || isStub;
 554     // tBX takes a register source operand.
 555     const char *Sym = S->getSymbol();
 556     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 557       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(Sym, ARMPCLabelIndex,
 558                                                            ARMCP::CPStub, 4);
 559       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 2);
 560       CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 561       Callee = DAG.getLoad(getPointerTy(), dl,
 562                            DAG.getEntryNode(), CPAddr, NULL, 0);
 563       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 564       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
 565                            getPointerTy(), Callee, PICLabel);
 566     } else
 567       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
 568   }
 569
 570   // FIXME: handle tail calls differently.
 571   unsigned CallOpc;
 572   if (Subtarget->isThumb()) {
 573     if (!Subtarget->hasV5TOps() && (!isDirect || isARMFunc))
 574       CallOpc = ARMISD::CALL_NOLINK;
 575     else
 576       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
 577   } else {
 578     CallOpc = (isDirect || Subtarget->hasV5TOps())
 579       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
 580       : ARMISD::CALL_NOLINK;
 581   }
 582   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb()) {
 583     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
 584     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR,
 585                              DAG.getNode(ISD::UNDEF, MVT::i32), InFlag);
 586     InFlag = Chain.getValue(1);
 587   }
 588
 589   std::vector<SDValue> Ops;
 590   Ops.push_back(Chain);
 591   Ops.push_back(Callee);
 592
 593   // Add argument registers to the end of the list so that they are known live
 594   // into the call.
 595   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 596     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 597                                   RegsToPass[i].second.getValueType()));
 598
 599   if (InFlag.getNode())
 600     Ops.push_back(InFlag);
 601   // Returns a chain and a flag for retval copy to use.
 602   Chain = DAG.getNode(CallOpc, dl, DAG.getVTList(MVT::Other, MVT::Flag),
 603                       &Ops[0], Ops.size());
 604   InFlag = Chain.getValue(1);
 605
 606   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 607                              DAG.getIntPtrConstant(0, true), InFlag);
 608   if (RetVT != MVT::Other)
 609     InFlag = Chain.getValue(1);
 610
 611   std::vector<SDValue> ResultVals;
 612
 613   // If the call has results, copy the values out of the ret val registers.
 614   switch (RetVT.getSimpleVT()) {
 615   default: assert(0 && "Unexpected ret value!");
 616   case MVT::Other:
 617     break;
 618   case MVT::i32:
 619     Chain = DAG.getCopyFromReg(Chain, dl, ARM::R0,
 620                                MVT::i32, InFlag).getValue(1);
 621     ResultVals.push_back(Chain.getValue(0));
 622     if (TheCall->getNumRetVals() > 1 &&
 623         TheCall->getRetValType(1) == MVT::i32) {
 624       // Returns a i64 value.
 625       Chain = DAG.getCopyFromReg(Chain, dl, ARM::R1, MVT::i32,
 626                                  Chain.getValue(2)).getValue(1);
 627       ResultVals.push_back(Chain.getValue(0));
 628     }
 629     break;
 630   case MVT::f32:
 631     Chain = DAG.getCopyFromReg(Chain, dl, ARM::R0,
 632                                MVT::i32, InFlag).getValue(1);
 633     ResultVals.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32,
 634                                      Chain.getValue(0)));
 635     break;
 636   case MVT::f64: {
 637     SDValue Lo = DAG.getCopyFromReg(Chain, dl, ARM::R0, MVT::i32, InFlag);
 638     SDValue Hi = DAG.getCopyFromReg(Lo, dl, ARM::R1, MVT::i32, Lo.getValue(2));
 639     ResultVals.push_back(DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi));
 640     break;
 641   }
 642   }
 643
 644   if (ResultVals.empty())
 645     return Chain;
 646
 647   ResultVals.push_back(Chain);
 648   SDValue Res = DAG.getMergeValues(&ResultVals[0], ResultVals.size(), dl);
 649   return Res.getValue(Op.getResNo());
 650 }
 651
 652 static SDValue LowerRET(SDValue Op, SelectionDAG &DAG) {
 653   SDValue Copy;
 654   SDValue Chain = Op.getOperand(0);
 655   switch(Op.getNumOperands()) {
 656   default:
 657     assert(0 && "Do not know how to return this many arguments!");
 658     abort();
 659   case 1: {
 660     SDValue LR = DAG.getRegister(ARM::LR, MVT::i32);
 661     return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Chain);
 662   }
 663   case 3:
 664     Op = Op.getOperand(1);
 665     if (Op.getValueType() == MVT::f32) {
 666       Op = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
 667     } else if (Op.getValueType() == MVT::f64) {
 668       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
 669       // available.
 670       Op = DAG.getNode(ARMISD::FMRRD, DAG.getVTList(MVT::i32, MVT::i32), &Op,1);
 671       SDValue Sign = DAG.getConstant(0, MVT::i32);
 672       return DAG.getNode(ISD::RET, MVT::Other, Chain, Op, Sign,
 673                          Op.getValue(1), Sign);
 674     }
 675     Copy = DAG.getCopyToReg(Chain, ARM::R0, Op, SDValue());
 676     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 677       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 678     break;
 679   case 5:
 680     Copy = DAG.getCopyToReg(Chain, ARM::R1, Op.getOperand(3), SDValue());
 681     Copy = DAG.getCopyToReg(Copy, ARM::R0, Op.getOperand(1), Copy.getValue(1));
 682     // If we haven't noted the R0+R1 are live out, do so now.
 683     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 684       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 685       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R1);
 686     }
 687     break;
 688   case 9:  // i128 -> 4 regs
 689     Copy = DAG.getCopyToReg(Chain, ARM::R3, Op.getOperand(7), SDValue());
 690     Copy = DAG.getCopyToReg(Copy , ARM::R2, Op.getOperand(5), Copy.getValue(1));
 691     Copy = DAG.getCopyToReg(Copy , ARM::R1, Op.getOperand(3), Copy.getValue(1));
 692     Copy = DAG.getCopyToReg(Copy , ARM::R0, Op.getOperand(1), Copy.getValue(1));
 693     // If we haven't noted the R0+R1 are live out, do so now.
 694     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 695       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 696       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R1);
 697       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R2);
 698       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R3);
 699     }
 700     break;
 701
 702   }
 703
 704   //We must use RET_FLAG instead of BRIND because BRIND doesn't have a flag
 705   return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 706 }
 707
 708 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
 709 // their target countpart wrapped in the ARMISD::Wrapper node. Suppose N is
 710 // one of the above mentioned nodes. It has to be wrapped because otherwise
 711 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
 712 // be used to form addressing mode. These wrapped nodes will be selected
 713 // into MOVi.
 714 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
 715   MVT PtrVT = Op.getValueType();
 716   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 717   SDValue Res;
 718   if (CP->isMachineConstantPoolEntry())
 719     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
 720                                     CP->getAlignment());
 721   else
 722     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
 723                                     CP->getAlignment());
 724   return DAG.getNode(ARMISD::Wrapper, MVT::i32, Res);
 725 }
 726
 727 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
 728 SDValue
 729 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 730                                                  SelectionDAG &DAG) {
 731   DebugLoc dl = GA->getDebugLoc();
 732   MVT PtrVT = getPointerTy();
 733   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 734   ARMConstantPoolValue *CPV =
 735     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 736                              PCAdj, "tlsgd", true);
 737   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 738   Argument = DAG.getNode(ARMISD::Wrapper, MVT::i32, Argument);
 739   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument, NULL, 0);
 740   SDValue Chain = Argument.getValue(1);
 741
 742   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 743   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
 744
 745   // call __tls_get_addr.
 746   ArgListTy Args;
 747   ArgListEntry Entry;
 748   Entry.Node = Argument;
 749   Entry.Ty = (const Type *) Type::Int32Ty;
 750   Args.push_back(Entry);
 751   // FIXME: is there useful debug info available here?
 752   std::pair<SDValue, SDValue> CallResult =
 753     LowerCallTo(Chain, (const Type *) Type::Int32Ty, false, false, false, false,
 754                 CallingConv::C, false,
 755                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
 756   return CallResult.first;
 757 }
 758
 759 // Lower ISD::GlobalTLSAddress using the "initial exec" or
 760 // "local exec" model.
 761 SDValue
 762 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
 763                                             SelectionDAG &DAG) {
 764   GlobalValue *GV = GA->getGlobal();
 765   DebugLoc dl = GA->getDebugLoc();
 766   SDValue Offset;
 767   SDValue Chain = DAG.getEntryNode();
 768   MVT PtrVT = getPointerTy();
 769   // Get the Thread Pointer
 770   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
 771
 772   if (GV->isDeclaration()){
 773     // initial exec model
 774     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 775     ARMConstantPoolValue *CPV =
 776       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 777                                PCAdj, "gottpoff", true);
 778     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 779     Offset = DAG.getNode(ARMISD::Wrapper, MVT::i32, Offset);
 780     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
 781     Chain = Offset.getValue(1);
 782
 783     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 784     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
 785
 786     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
 787   } else {
 788     // local exec model
 789     ARMConstantPoolValue *CPV =
 790       new ARMConstantPoolValue(GV, ARMCP::CPValue, "tpoff");
 791     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 792     Offset = DAG.getNode(ARMISD::Wrapper, MVT::i32, Offset);
 793     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
 794   }
 795
 796   // The address of the thread local variable is the add of the thread
 797   // pointer with the offset of the variable.
 798   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
 799 }
 800
 801 SDValue
 802 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
 803   // TODO: implement the "local dynamic" model
 804   assert(Subtarget->isTargetELF() &&
 805          "TLS not implemented for non-ELF targets");
 806   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
 807   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
 808   // otherwise use the "Local Exec" TLS Model
 809   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
 810     return LowerToTLSGeneralDynamicModel(GA, DAG);
 811   else
 812     return LowerToTLSExecModels(GA, DAG);
 813 }
 814
 815 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
 816                                                    SelectionDAG &DAG) {
 817   MVT PtrVT = getPointerTy();
 818   DebugLoc dl = Op.getDebugLoc();
 819   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 820   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 821   if (RelocM == Reloc::PIC_) {
 822     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
 823     ARMConstantPoolValue *CPV =
 824       new ARMConstantPoolValue(GV, ARMCP::CPValue, UseGOTOFF ? "GOTOFF":"GOT");
 825     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 826     CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 827     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
 828                                  CPAddr, NULL, 0);
 829     SDValue Chain = Result.getValue(1);
 830     SDValue GOT = DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, PtrVT);
 831     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
 832     if (!UseGOTOFF)
 833       Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
 834     return Result;
 835   } else {
 836     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 2);
 837     CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 838     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
 839   }
 840 }
 841
 842 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol
 843 /// even in non-static mode.
 844 static bool GVIsIndirectSymbol(GlobalValue *GV, Reloc::Model RelocM) {
 845   // If symbol visibility is hidden, the extra load is not needed if
 846   // the symbol is definitely defined in the current translation unit.
 847   bool isDecl = GV->isDeclaration() && !GV->hasNotBeenReadFromBitcode();
 848   if (GV->hasHiddenVisibility() && (!isDecl && !GV->hasCommonLinkage()))
 849     return false;
 850   return RelocM != Reloc::Static && (isDecl || GV->mayBeOverridden());
 851 }
 852
 853 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
 854                                                       SelectionDAG &DAG) {
 855   MVT PtrVT = getPointerTy();
 856   DebugLoc dl = Op.getDebugLoc();
 857   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 858   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 859   bool IsIndirect = GVIsIndirectSymbol(GV, RelocM);
 860   SDValue CPAddr;
 861   if (RelocM == Reloc::Static)
 862     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 2);
 863   else {
 864     unsigned PCAdj = (RelocM != Reloc::PIC_)
 865       ? 0 : (Subtarget->isThumb() ? 4 : 8);
 866     ARMCP::ARMCPKind Kind = IsIndirect ? ARMCP::CPNonLazyPtr
 867       : ARMCP::CPValue;
 868     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 869                                                          Kind, PCAdj);
 870     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 871   }
 872   CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 873
 874   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
 875   SDValue Chain = Result.getValue(1);
 876
 877   if (RelocM == Reloc::PIC_) {
 878     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 879     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
 880   }
 881   if (IsIndirect)
 882     Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
 883
 884   return Result;
 885 }
 886
 887 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
 888                                                       SelectionDAG &DAG){
 889   assert(Subtarget->isTargetELF() &&
 890          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
 891   MVT PtrVT = getPointerTy();
 892   DebugLoc dl = Op.getDebugLoc();
 893   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
 894   ARMConstantPoolValue *CPV = new ARMConstantPoolValue("_GLOBAL_OFFSET_TABLE_",
 895                                                        ARMPCLabelIndex,
 896                                                        ARMCP::CPValue, PCAdj);
 897   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 898   CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 899   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
 900   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 901   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
 902 }
 903
 904 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
 905   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 906   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 907   switch (IntNo) {
 908   default: return SDValue();    // Don't custom lower most intrinsics.
 909   case Intrinsic::arm_thread_pointer:
 910       return DAG.getNode(ARMISD::THREAD_POINTER, PtrVT);
 911   }
 912 }
 913
 914 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 915                               unsigned VarArgsFrameIndex) {
 916   // vastart just stores the address of the VarArgsFrameIndex slot into the
 917   // memory location argument.
 918   DebugLoc dl = Op.getDebugLoc();
 919   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 920   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
 921   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 922   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
 923 }
 924
 925 static SDValue LowerFORMAL_ARGUMENT(SDValue Op, SelectionDAG &DAG,
 926                                       unsigned ArgNo, unsigned &NumGPRs,
 927                                       unsigned &ArgOffset, DebugLoc dl) {
 928   MachineFunction &MF = DAG.getMachineFunction();
 929   MVT ObjectVT = Op.getValue(ArgNo).getValueType();
 930   SDValue Root = Op.getOperand(0);
 931   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 932
 933   static const unsigned GPRArgRegs[] = {
 934     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 935   };
 936
 937   unsigned ObjSize;
 938   unsigned ObjGPRs;
 939   unsigned GPRPad;
 940   unsigned StackPad;
 941   ISD::ArgFlagsTy Flags =
 942     cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo + 3))->getArgFlags();
 943   HowToPassArgument(ObjectVT, NumGPRs, ArgOffset, ObjGPRs,
 944                     ObjSize, GPRPad, StackPad, Flags);
 945   NumGPRs += GPRPad;
 946   ArgOffset += StackPad;
 947
 948   SDValue ArgValue;
 949   if (ObjGPRs == 1) {
 950     unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 951     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 952     ArgValue = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
 953     if (ObjectVT == MVT::f32)
 954       ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, ArgValue);
 955   } else if (ObjGPRs == 2) {
 956     unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 957     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 958     ArgValue = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
 959
 960     VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 961     RegInfo.addLiveIn(GPRArgRegs[NumGPRs+1], VReg);
 962     SDValue ArgValue2 = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
 963
 964     assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 965     ArgValue = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, ArgValue, ArgValue2);
 966   }
 967   NumGPRs += ObjGPRs;
 968
 969   if (ObjSize) {
 970     MachineFrameInfo *MFI = MF.getFrameInfo();
 971     int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 972     SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
 973     if (ObjGPRs == 0)
 974       ArgValue = DAG.getLoad(ObjectVT, dl, Root, FIN, NULL, 0);
 975     else {
 976       SDValue ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN, NULL, 0);
 977       assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 978       ArgValue = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, ArgValue, ArgValue2);
 979     }
 980
 981     ArgOffset += ObjSize;   // Move on to the next argument.
 982   }
 983
 984   return ArgValue;
 985 }
 986
 987 SDValue
 988 ARMTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
 989   std::vector<SDValue> ArgValues;
 990   SDValue Root = Op.getOperand(0);
 991   DebugLoc dl = Op.getDebugLoc();
 992   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 993   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 994
 995   unsigned NumArgs = Op.getNode()->getNumValues()-1;
 996   for (unsigned ArgNo = 0; ArgNo < NumArgs; ++ArgNo)
 997     ArgValues.push_back(LowerFORMAL_ARGUMENT(Op, DAG, ArgNo,
 998                                              NumGPRs, ArgOffset, dl));
 999
1000   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1001   if (isVarArg) {
1002     static const unsigned GPRArgRegs[] = {
1003       ARM::R0, ARM::R1, ARM::R2, ARM::R3
1004     };
1005
1006     MachineFunction &MF = DAG.getMachineFunction();
1007     MachineRegisterInfo &RegInfo = MF.getRegInfo();
1008     MachineFrameInfo *MFI = MF.getFrameInfo();
1009     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1010     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1011     unsigned VARegSize = (4 - NumGPRs) * 4;
1012     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
1013     if (VARegSaveSize) {
1014       // If this function is vararg, store any remaining integer argument regs
1015       // to their spots on the stack so that they may be loaded by deferencing
1016       // the result of va_next.
1017       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1018       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1019                                                  VARegSaveSize - VARegSize);
1020       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1021
1022       SmallVector<SDValue, 4> MemOps;
1023       for (; NumGPRs < 4; ++NumGPRs) {
1024         unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
1025         RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
1026         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
1027         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1028         MemOps.push_back(Store);
1029         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1030                           DAG.getConstant(4, getPointerTy()));
1031       }
1032       if (!MemOps.empty())
1033         Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1034                            &MemOps[0], MemOps.size());
1035     } else
1036       // This will point to the next argument passed via stack.
1037       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1038   }
1039
1040   ArgValues.push_back(Root);
1041
1042   // Return the new list of results.
1043   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1044                      &ArgValues[0], ArgValues.size());
1045 }
1046
1047 /// isFloatingPointZero - Return true if this is +0.0.
1048 static bool isFloatingPointZero(SDValue Op) {
1049   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1050     return CFP->getValueAPF().isPosZero();
1051   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1052     // Maybe this has already been legalized into the constant pool?
1053     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1054       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1055       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1056         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1057           return CFP->getValueAPF().isPosZero();
1058     }
1059   }
1060   return false;
1061 }
1062
1063 static bool isLegalCmpImmediate(unsigned C, bool isThumb) {
1064   return ( isThumb && (C & ~255U) == 0) ||
1065          (!isThumb && ARM_AM::getSOImmVal(C) != -1);
1066 }
1067
1068 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1069 /// the given operands.
1070 static SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1071                            SDValue &ARMCC, SelectionDAG &DAG, bool isThumb) {
1072   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1073     unsigned C = RHSC->getZExtValue();
1074     if (!isLegalCmpImmediate(C, isThumb)) {
1075       // Constant does not fit, try adjusting it by one?
1076       switch (CC) {
1077       default: break;
1078       case ISD::SETLT:
1079       case ISD::SETGE:
1080         if (isLegalCmpImmediate(C-1, isThumb)) {
1081           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1082           RHS = DAG.getConstant(C-1, MVT::i32);
1083         }
1084         break;
1085       case ISD::SETULT:
1086       case ISD::SETUGE:
1087         if (C > 0 && isLegalCmpImmediate(C-1, isThumb)) {
1088           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1089           RHS = DAG.getConstant(C-1, MVT::i32);
1090         }
1091         break;
1092       case ISD::SETLE:
1093       case ISD::SETGT:
1094         if (isLegalCmpImmediate(C+1, isThumb)) {
1095           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1096           RHS = DAG.getConstant(C+1, MVT::i32);
1097         }
1098         break;
1099       case ISD::SETULE:
1100       case ISD::SETUGT:
1101         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb)) {
1102           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1103           RHS = DAG.getConstant(C+1, MVT::i32);
1104         }
1105         break;
1106       }
1107     }
1108   }
1109
1110   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1111   ARMISD::NodeType CompareType;
1112   switch (CondCode) {
1113   default:
1114     CompareType = ARMISD::CMP;
1115     break;
1116   case ARMCC::EQ:
1117   case ARMCC::NE:
1118   case ARMCC::MI:
1119   case ARMCC::PL:
1120     // Uses only N and Z Flags
1121     CompareType = ARMISD::CMPNZ;
1122     break;
1123   }
1124   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1125   return DAG.getNode(CompareType, MVT::Flag, LHS, RHS);
1126 }
1127
1128 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1129 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG) {
1130   SDValue Cmp;
1131   if (!isFloatingPointZero(RHS))
1132     Cmp = DAG.getNode(ARMISD::CMPFP, MVT::Flag, LHS, RHS);
1133   else
1134     Cmp = DAG.getNode(ARMISD::CMPFPw0, MVT::Flag, LHS);
1135   return DAG.getNode(ARMISD::FMSTAT, MVT::Flag, Cmp);
1136 }
1137
1138 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
1139                                 const ARMSubtarget *ST) {
1140   MVT VT = Op.getValueType();
1141   SDValue LHS = Op.getOperand(0);
1142   SDValue RHS = Op.getOperand(1);
1143   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1144   SDValue TrueVal = Op.getOperand(2);
1145   SDValue FalseVal = Op.getOperand(3);
1146
1147   if (LHS.getValueType() == MVT::i32) {
1148     SDValue ARMCC;
1149     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1150     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb());
1151     return DAG.getNode(ARMISD::CMOV, VT, FalseVal, TrueVal, ARMCC, CCR, Cmp);
1152   }
1153
1154   ARMCC::CondCodes CondCode, CondCode2;
1155   if (FPCCToARMCC(CC, CondCode, CondCode2))
1156     std::swap(TrueVal, FalseVal);
1157
1158   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1159   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1160   SDValue Cmp = getVFPCmp(LHS, RHS, DAG);
1161   SDValue Result = DAG.getNode(ARMISD::CMOV, VT, FalseVal, TrueVal,
1162                                  ARMCC, CCR, Cmp);
1163   if (CondCode2 != ARMCC::AL) {
1164     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1165     // FIXME: Needs another CMP because flag can have but one use.
1166     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG);
1167     Result = DAG.getNode(ARMISD::CMOV, VT, Result, TrueVal, ARMCC2, CCR, Cmp2);
1168   }
1169   return Result;
1170 }
1171
1172 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
1173                             const ARMSubtarget *ST) {
1174   SDValue  Chain = Op.getOperand(0);
1175   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1176   SDValue    LHS = Op.getOperand(2);
1177   SDValue    RHS = Op.getOperand(3);
1178   SDValue   Dest = Op.getOperand(4);
1179
1180   if (LHS.getValueType() == MVT::i32) {
1181     SDValue ARMCC;
1182     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1183     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb());
1184     return DAG.getNode(ARMISD::BRCOND, MVT::Other, Chain, Dest, ARMCC, CCR,Cmp);
1185   }
1186
1187   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1188   ARMCC::CondCodes CondCode, CondCode2;
1189   if (FPCCToARMCC(CC, CondCode, CondCode2))
1190     // Swap the LHS/RHS of the comparison if needed.
1191     std::swap(LHS, RHS);
1192
1193   SDValue Cmp = getVFPCmp(LHS, RHS, DAG);
1194   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1195   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1196   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1197   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1198   SDValue Res = DAG.getNode(ARMISD::BRCOND, VTList, Ops, 5);
1199   if (CondCode2 != ARMCC::AL) {
1200     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1201     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1202     Res = DAG.getNode(ARMISD::BRCOND, VTList, Ops, 5);
1203   }
1204   return Res;
1205 }
1206
1207 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1208   SDValue Chain = Op.getOperand(0);
1209   SDValue Table = Op.getOperand(1);
1210   SDValue Index = Op.getOperand(2);
1211   DebugLoc dl = Op.getDebugLoc();
1212
1213   MVT PTy = getPointerTy();
1214   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1215   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1216   SDValue UId =  DAG.getConstant(AFI->createJumpTableUId(), PTy);
1217   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1218   Table = DAG.getNode(ARMISD::WrapperJT, MVT::i32, JTI, UId);
1219   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
1220   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
1221   bool isPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
1222   Addr = DAG.getLoad(isPIC ? (MVT)MVT::i32 : PTy, dl,
1223                      Chain, Addr, NULL, 0);
1224   Chain = Addr.getValue(1);
1225   if (isPIC)
1226     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
1227   return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1228 }
1229
1230 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1231   unsigned Opc =
1232     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1233   Op = DAG.getNode(Opc, MVT::f32, Op.getOperand(0));
1234   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
1235 }
1236
1237 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1238   MVT VT = Op.getValueType();
1239   unsigned Opc =
1240     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1241
1242   Op = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Op.getOperand(0));
1243   return DAG.getNode(Opc, VT, Op);
1244 }
1245
1246 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1247   // Implement fcopysign with a fabs and a conditional fneg.
1248   SDValue Tmp0 = Op.getOperand(0);
1249   SDValue Tmp1 = Op.getOperand(1);
1250   MVT VT = Op.getValueType();
1251   MVT SrcVT = Tmp1.getValueType();
1252   SDValue AbsVal = DAG.getNode(ISD::FABS, VT, Tmp0);
1253   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG);
1254   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1255   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1256   return DAG.getNode(ARMISD::CNEG, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1257 }
1258
1259 SDValue
1260 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
1261                                            SDValue Chain,
1262                                            SDValue Dst, SDValue Src,
1263                                            SDValue Size, unsigned Align,
1264                                            bool AlwaysInline,
1265                                          const Value *DstSV, uint64_t DstSVOff,
1266                                          const Value *SrcSV, uint64_t SrcSVOff){
1267   // Do repeated 4-byte loads and stores. To be improved.
1268   // This requires 4-byte alignment.
1269   if ((Align & 3) != 0)
1270     return SDValue();
1271   // This requires the copy size to be a constant, preferrably
1272   // within a subtarget-specific limit.
1273   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1274   if (!ConstantSize)
1275     return SDValue();
1276   uint64_t SizeVal = ConstantSize->getZExtValue();
1277   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1278     return SDValue();
1279
1280   unsigned BytesLeft = SizeVal & 3;
1281   unsigned NumMemOps = SizeVal >> 2;
1282   unsigned EmittedNumMemOps = 0;
1283   MVT VT = MVT::i32;
1284   unsigned VTSize = 4;
1285   unsigned i = 0;
1286   const unsigned MAX_LOADS_IN_LDM = 6;
1287   SDValue TFOps[MAX_LOADS_IN_LDM];
1288   SDValue Loads[MAX_LOADS_IN_LDM];
1289   uint64_t SrcOff = 0, DstOff = 0;
1290
1291   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1292   // same number of stores.  The loads and stores will get combined into
1293   // ldm/stm later on.
1294   while (EmittedNumMemOps < NumMemOps) {
1295     for (i = 0;
1296          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1297       Loads[i] = DAG.getLoad(VT, dl, Chain,
1298                              DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
1299                                          DAG.getConstant(SrcOff, MVT::i32)),
1300                              SrcSV, SrcSVOff + SrcOff);
1301       TFOps[i] = Loads[i].getValue(1);
1302       SrcOff += VTSize;
1303     }
1304     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1305
1306     for (i = 0;
1307          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1308       TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
1309                            DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
1310                                        DAG.getConstant(DstOff, MVT::i32)),
1311                            DstSV, DstSVOff + DstOff);
1312       DstOff += VTSize;
1313     }
1314     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1315
1316     EmittedNumMemOps += i;
1317   }
1318
1319   if (BytesLeft == 0)
1320     return Chain;
1321
1322   // Issue loads / stores for the trailing (1 - 3) bytes.
1323   unsigned BytesLeftSave = BytesLeft;
1324   i = 0;
1325   while (BytesLeft) {
1326     if (BytesLeft >= 2) {
1327       VT = MVT::i16;
1328       VTSize = 2;
1329     } else {
1330       VT = MVT::i8;
1331       VTSize = 1;
1332     }
1333
1334     Loads[i] = DAG.getLoad(VT, dl, Chain,
1335                            DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
1336                                        DAG.getConstant(SrcOff, MVT::i32)),
1337                            SrcSV, SrcSVOff + SrcOff);
1338     TFOps[i] = Loads[i].getValue(1);
1339     ++i;
1340     SrcOff += VTSize;
1341     BytesLeft -= VTSize;
1342   }
1343   Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1344
1345   i = 0;
1346   BytesLeft = BytesLeftSave;
1347   while (BytesLeft) {
1348     if (BytesLeft >= 2) {
1349       VT = MVT::i16;
1350       VTSize = 2;
1351     } else {
1352       VT = MVT::i8;
1353       VTSize = 1;
1354     }
1355
1356     TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
1357                             DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
1358                                         DAG.getConstant(DstOff, MVT::i32)),
1359                             DstSV, DstSVOff + DstOff);
1360     ++i;
1361     DstOff += VTSize;
1362     BytesLeft -= VTSize;
1363   }
1364   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1365 }
1366
1367 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
1368   SDValue Op = N->getOperand(0);
1369   if (N->getValueType(0) == MVT::f64) {
1370     // Turn i64->f64 into FMDRR.
1371     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op,
1372                              DAG.getConstant(0, MVT::i32));
1373     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op,
1374                              DAG.getConstant(1, MVT::i32));
1375     return DAG.getNode(ARMISD::FMDRR, MVT::f64, Lo, Hi);
1376   }
1377
1378   // Turn f64->i64 into FMRRD.
1379   SDValue Cvt = DAG.getNode(ARMISD::FMRRD, DAG.getVTList(MVT::i32, MVT::i32),
1380                             &Op, 1);
1381
1382   // Merge the pieces into a single i64 value.
1383   return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Cvt, Cvt.getValue(1));
1384 }
1385
1386 static SDValue ExpandSRx(SDNode *N, SelectionDAG &DAG, const ARMSubtarget *ST) {
1387   assert(N->getValueType(0) == MVT::i64 &&
1388          (N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
1389          "Unknown shift to lower!");
1390
1391   // We only lower SRA, SRL of 1 here, all others use generic lowering.
1392   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
1393       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
1394     return SDValue();
1395
1396   // If we are in thumb mode, we don't have RRX.
1397   if (ST->isThumb()) return SDValue();
1398
1399   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
1400   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
1401                              DAG.getConstant(0, MVT::i32));
1402   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
1403                              DAG.getConstant(1, MVT::i32));
1404
1405   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
1406   // captures the result into a carry flag.
1407   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
1408   Hi = DAG.getNode(Opc, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
1409
1410   // The low part is an ARMISD::RRX operand, which shifts the carry in.
1411   Lo = DAG.getNode(ARMISD::RRX, MVT::i32, Lo, Hi.getValue(1));
1412
1413   // Merge the pieces into a single i64 value.
1414  return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi);
1415 }
1416
1417
1418 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
1419   switch (Op.getOpcode()) {
1420   default: assert(0 && "Don't know how to custom lower this!"); abort();
1421   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
1422   case ISD::GlobalAddress:
1423     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
1424       LowerGlobalAddressELF(Op, DAG);
1425   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
1426   case ISD::CALL:          return LowerCALL(Op, DAG);
1427   case ISD::RET:           return LowerRET(Op, DAG);
1428   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
1429   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
1430   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
1431   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
1432   case ISD::SINT_TO_FP:
1433   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
1434   case ISD::FP_TO_SINT:
1435   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
1436   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
1437   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG);
1438   case ISD::RETURNADDR:    break;
1439   case ISD::FRAMEADDR:     break;
1440   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
1441   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
1442   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
1443   case ISD::SRL:
1444   case ISD::SRA:           return ExpandSRx(Op.getNode(), DAG,Subtarget);
1445   }
1446   return SDValue();
1447 }
1448
1449
1450 /// ReplaceNodeResults - Replace the results of node with an illegal result
1451 /// type with new values built out of custom code.
1452 ///
1453 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
1454                                            SmallVectorImpl<SDValue>&Results,
1455                                            SelectionDAG &DAG) {
1456   switch (N->getOpcode()) {
1457   default:
1458     assert(0 && "Don't know how to custom expand this!");
1459     return;
1460   case ISD::BIT_CONVERT:
1461     Results.push_back(ExpandBIT_CONVERT(N, DAG));
1462     return;
1463   case ISD::SRL:
1464   case ISD::SRA: {
1465     SDValue Res = ExpandSRx(N, DAG, Subtarget);
1466     if (Res.getNode())
1467       Results.push_back(Res);
1468     return;
1469   }
1470   }
1471 }
1472
1473
1474 //===----------------------------------------------------------------------===//
1475 //                           ARM Scheduler Hooks
1476 //===----------------------------------------------------------------------===//
1477
1478 MachineBasicBlock *
1479 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1480                                            MachineBasicBlock *BB) {
1481   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1482   switch (MI->getOpcode()) {
1483   default: assert(false && "Unexpected instr type to insert");
1484   case ARM::tMOVCCr: {
1485     // To "insert" a SELECT_CC instruction, we actually have to insert the
1486     // diamond control-flow pattern.  The incoming instruction knows the
1487     // destination vreg to set, the condition code register to branch on, the
1488     // true/false values to select between, and a branch opcode to use.
1489     const BasicBlock *LLVM_BB = BB->getBasicBlock();
1490     MachineFunction::iterator It = BB;
1491     ++It;
1492
1493     //  thisMBB:
1494     //  ...
1495     //   TrueVal = ...
1496     //   cmpTY ccX, r1, r2
1497     //   bCC copy1MBB
1498     //   fallthrough --> copy0MBB
1499     MachineBasicBlock *thisMBB  = BB;
1500     MachineFunction *F = BB->getParent();
1501     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
1502     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
1503     BuildMI(BB, TII->get(ARM::tBcc)).addMBB(sinkMBB)
1504       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
1505     F->insert(It, copy0MBB);
1506     F->insert(It, sinkMBB);
1507     // Update machine-CFG edges by first adding all successors of the current
1508     // block to the new block which will contain the Phi node for the select.
1509     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
1510         e = BB->succ_end(); i != e; ++i)
1511       sinkMBB->addSuccessor(*i);
1512     // Next, remove all successors of the current block, and add the true
1513     // and fallthrough blocks as its successors.
1514     while(!BB->succ_empty())
1515       BB->removeSuccessor(BB->succ_begin());
1516     BB->addSuccessor(copy0MBB);
1517     BB->addSuccessor(sinkMBB);
1518
1519     //  copy0MBB:
1520     //   %FalseValue = ...
1521     //   # fallthrough to sinkMBB
1522     BB = copy0MBB;
1523
1524     // Update machine-CFG edges
1525     BB->addSuccessor(sinkMBB);
1526
1527     //  sinkMBB:
1528     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1529     //  ...
1530     BB = sinkMBB;
1531     BuildMI(BB, TII->get(ARM::PHI), MI->getOperand(0).getReg())
1532       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
1533       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
1534
1535     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
1536     return BB;
1537   }
1538   }
1539 }
1540
1541 //===----------------------------------------------------------------------===//
1542 //                           ARM Optimization Hooks
1543 //===----------------------------------------------------------------------===//
1544
1545 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
1546 static SDValue PerformFMRRDCombine(SDNode *N,
1547                                      TargetLowering::DAGCombinerInfo &DCI) {
1548   // fmrrd(fmdrr x, y) -> x,y
1549   SDValue InDouble = N->getOperand(0);
1550   if (InDouble.getOpcode() == ARMISD::FMDRR)
1551     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
1552   return SDValue();
1553 }
1554
1555 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
1556                                                DAGCombinerInfo &DCI) const {
1557   switch (N->getOpcode()) {
1558   default: break;
1559   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
1560   }
1561
1562   return SDValue();
1563 }
1564
1565
1566 /// isLegalAddressImmediate - Return true if the integer value can be used
1567 /// as the offset of the target addressing mode for load / store of the
1568 /// given type.
1569 static bool isLegalAddressImmediate(int64_t V, MVT VT,
1570                                     const ARMSubtarget *Subtarget) {
1571   if (V == 0)
1572     return true;
1573
1574   if (Subtarget->isThumb()) {
1575     if (V < 0)
1576       return false;
1577
1578     unsigned Scale = 1;
1579     switch (VT.getSimpleVT()) {
1580     default: return false;
1581     case MVT::i1:
1582     case MVT::i8:
1583       // Scale == 1;
1584       break;
1585     case MVT::i16:
1586       // Scale == 2;
1587       Scale = 2;
1588       break;
1589     case MVT::i32:
1590       // Scale == 4;
1591       Scale = 4;
1592       break;
1593     }
1594
1595     if ((V & (Scale - 1)) != 0)
1596       return false;
1597     V /= Scale;
1598     return V == (V & ((1LL << 5) - 1));
1599   }
1600
1601   if (V < 0)
1602     V = - V;
1603   switch (VT.getSimpleVT()) {
1604   default: return false;
1605   case MVT::i1:
1606   case MVT::i8:
1607   case MVT::i32:
1608     // +- imm12
1609     return V == (V & ((1LL << 12) - 1));
1610   case MVT::i16:
1611     // +- imm8
1612     return V == (V & ((1LL << 8) - 1));
1613   case MVT::f32:
1614   case MVT::f64:
1615     if (!Subtarget->hasVFP2())
1616       return false;
1617     if ((V & 3) != 0)
1618       return false;
1619     V >>= 2;
1620     return V == (V & ((1LL << 8) - 1));
1621   }
1622 }
1623
1624 /// isLegalAddressingMode - Return true if the addressing mode represented
1625 /// by AM is legal for this target, for a load/store of the specified type.
1626 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
1627                                               const Type *Ty) const {
1628   if (!isLegalAddressImmediate(AM.BaseOffs, getValueType(Ty, true), Subtarget))
1629     return false;
1630
1631   // Can never fold addr of global into load/store.
1632   if (AM.BaseGV)
1633     return false;
1634
1635   switch (AM.Scale) {
1636   case 0:  // no scale reg, must be "r+i" or "r", or "i".
1637     break;
1638   case 1:
1639     if (Subtarget->isThumb())
1640       return false;
1641     // FALL THROUGH.
1642   default:
1643     // ARM doesn't support any R+R*scale+imm addr modes.
1644     if (AM.BaseOffs)
1645       return false;
1646
1647     int Scale = AM.Scale;
1648     switch (getValueType(Ty).getSimpleVT()) {
1649     default: return false;
1650     case MVT::i1:
1651     case MVT::i8:
1652     case MVT::i32:
1653     case MVT::i64:
1654       // This assumes i64 is legalized to a pair of i32. If not (i.e.
1655       // ldrd / strd are used, then its address mode is same as i16.
1656       // r + r
1657       if (Scale < 0) Scale = -Scale;
1658       if (Scale == 1)
1659         return true;
1660       // r + r << imm
1661       return isPowerOf2_32(Scale & ~1);
1662     case MVT::i16:
1663       // r + r
1664       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
1665         return true;
1666       return false;
1667
1668     case MVT::isVoid:
1669       // Note, we allow "void" uses (basically, uses that aren't loads or
1670       // stores), because arm allows folding a scale into many arithmetic
1671       // operations.  This should be made more precise and revisited later.
1672
1673       // Allow r << imm, but the imm has to be a multiple of two.
1674       if (AM.Scale & 1) return false;
1675       return isPowerOf2_32(AM.Scale);
1676     }
1677     break;
1678   }
1679   return true;
1680 }
1681
1682
1683 static bool getIndexedAddressParts(SDNode *Ptr, MVT VT,
1684                                    bool isSEXTLoad, SDValue &Base,
1685                                    SDValue &Offset, bool &isInc,
1686                                    SelectionDAG &DAG) {
1687   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
1688     return false;
1689
1690   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
1691     // AddressingMode 3
1692     Base = Ptr->getOperand(0);
1693     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1694       int RHSC = (int)RHS->getZExtValue();
1695       if (RHSC < 0 && RHSC > -256) {
1696         isInc = false;
1697         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1698         return true;
1699       }
1700     }
1701     isInc = (Ptr->getOpcode() == ISD::ADD);
1702     Offset = Ptr->getOperand(1);
1703     return true;
1704   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
1705     // AddressingMode 2
1706     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1707       int RHSC = (int)RHS->getZExtValue();
1708       if (RHSC < 0 && RHSC > -0x1000) {
1709         isInc = false;
1710         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1711         Base = Ptr->getOperand(0);
1712         return true;
1713       }
1714     }
1715
1716     if (Ptr->getOpcode() == ISD::ADD) {
1717       isInc = true;
1718       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
1719       if (ShOpcVal != ARM_AM::no_shift) {
1720         Base = Ptr->getOperand(1);
1721         Offset = Ptr->getOperand(0);
1722       } else {
1723         Base = Ptr->getOperand(0);
1724         Offset = Ptr->getOperand(1);
1725       }
1726       return true;
1727     }
1728
1729     isInc = (Ptr->getOpcode() == ISD::ADD);
1730     Base = Ptr->getOperand(0);
1731     Offset = Ptr->getOperand(1);
1732     return true;
1733   }
1734
1735   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
1736   return false;
1737 }
1738
1739 /// getPreIndexedAddressParts - returns true by value, base pointer and
1740 /// offset pointer and addressing mode by reference if the node's address
1741 /// can be legally represented as pre-indexed load / store address.
1742 bool
1743 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1744                                              SDValue &Offset,
1745                                              ISD::MemIndexedMode &AM,
1746                                              SelectionDAG &DAG) const {
1747   if (Subtarget->isThumb())
1748     return false;
1749
1750   MVT VT;
1751   SDValue Ptr;
1752   bool isSEXTLoad = false;
1753   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1754     Ptr = LD->getBasePtr();
1755     VT  = LD->getMemoryVT();
1756     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1757   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1758     Ptr = ST->getBasePtr();
1759     VT  = ST->getMemoryVT();
1760   } else
1761     return false;
1762
1763   bool isInc;
1764   bool isLegal = getIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base, Offset,
1765                                         isInc, DAG);
1766   if (isLegal) {
1767     AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
1768     return true;
1769   }
1770   return false;
1771 }
1772
1773 /// getPostIndexedAddressParts - returns true by value, base pointer and
1774 /// offset pointer and addressing mode by reference if this node can be
1775 /// combined with a load / store to form a post-indexed load / store.
1776 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
1777                                                    SDValue &Base,
1778                                                    SDValue &Offset,
1779                                                    ISD::MemIndexedMode &AM,
1780                                                    SelectionDAG &DAG) const {
1781   if (Subtarget->isThumb())
1782     return false;
1783
1784   MVT VT;
1785   SDValue Ptr;
1786   bool isSEXTLoad = false;
1787   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1788     VT  = LD->getMemoryVT();
1789     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1790   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1791     VT  = ST->getMemoryVT();
1792   } else
1793     return false;
1794
1795   bool isInc;
1796   bool isLegal = getIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
1797                                         isInc, DAG);
1798   if (isLegal) {
1799     AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
1800     return true;
1801   }
1802   return false;
1803 }
1804
1805 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1806                                                        const APInt &Mask,
1807                                                        APInt &KnownZero,
1808                                                        APInt &KnownOne,
1809                                                        const SelectionDAG &DAG,
1810                                                        unsigned Depth) const {
1811   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1812   switch (Op.getOpcode()) {
1813   default: break;
1814   case ARMISD::CMOV: {
1815     // Bits are known zero/one if known on the LHS and RHS.
1816     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
1817     if (KnownZero == 0 && KnownOne == 0) return;
1818
1819     APInt KnownZeroRHS, KnownOneRHS;
1820     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
1821                           KnownZeroRHS, KnownOneRHS, Depth+1);
1822     KnownZero &= KnownZeroRHS;
1823     KnownOne  &= KnownOneRHS;
1824     return;
1825   }
1826   }
1827 }
1828
1829 //===----------------------------------------------------------------------===//
1830 //                           ARM Inline Assembly Support
1831 //===----------------------------------------------------------------------===//
1832
1833 /// getConstraintType - Given a constraint letter, return the type of
1834 /// constraint it is for this target.
1835 ARMTargetLowering::ConstraintType
1836 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
1837   if (Constraint.size() == 1) {
1838     switch (Constraint[0]) {
1839     default:  break;
1840     case 'l': return C_RegisterClass;
1841     case 'w': return C_RegisterClass;
1842     }
1843   }
1844   return TargetLowering::getConstraintType(Constraint);
1845 }
1846
1847 std::pair<unsigned, const TargetRegisterClass*>
1848 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
1849                                                 MVT VT) const {
1850   if (Constraint.size() == 1) {
1851     // GCC RS6000 Constraint Letters
1852     switch (Constraint[0]) {
1853     case 'l':
1854     // FIXME: in thumb mode, 'l' is only low-regs.
1855     // FALL THROUGH.
1856     case 'r':
1857       return std::make_pair(0U, ARM::GPRRegisterClass);
1858     case 'w':
1859       if (VT == MVT::f32)
1860         return std::make_pair(0U, ARM::SPRRegisterClass);
1861       if (VT == MVT::f64)
1862         return std::make_pair(0U, ARM::DPRRegisterClass);
1863       break;
1864     }
1865   }
1866   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
1867 }
1868
1869 std::vector<unsigned> ARMTargetLowering::
1870 getRegClassForInlineAsmConstraint(const std::string &Constraint,
1871                                   MVT VT) const {
1872   if (Constraint.size() != 1)
1873     return std::vector<unsigned>();
1874
1875   switch (Constraint[0]) {      // GCC ARM Constraint Letters
1876   default: break;
1877   case 'l':
1878   case 'r':
1879     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
1880                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
1881                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
1882                                  ARM::R12, ARM::LR, 0);
1883   case 'w':
1884     if (VT == MVT::f32)
1885       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
1886                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
1887                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
1888                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
1889                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
1890                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
1891                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
1892                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
1893     if (VT == MVT::f64)
1894       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
1895                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
1896                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
1897                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
1898       break;
1899   }
1900
1901   return std::vector<unsigned>();
1902 }