lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/Constants.h"
  25 #include "llvm/Instruction.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/CodeGen/MachineBasicBlock.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/SelectionDAG.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/ADT/VectorExtras.h"
  36 #include "llvm/Support/MathExtras.h"
  37 using namespace llvm;
  38
  39 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
  40     : TargetLowering(TM), ARMPCLabelIndex(0) {
  41   Subtarget = &TM.getSubtarget<ARMSubtarget>();
  42
  43   if (Subtarget->isTargetDarwin()) {
  44     // Uses VFP for Thumb libfuncs if available.
  45     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
  46       // Single-precision floating-point arithmetic.
  47       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
  48       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
  49       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
  50       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
  51
  52       // Double-precision floating-point arithmetic.
  53       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
  54       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
  55       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
  56       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
  57
  58       // Single-precision comparisons.
  59       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
  60       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
  61       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
  62       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
  63       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
  64       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
  65       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
  66       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
  67
  68       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
  69       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
  70       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
  71       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
  72       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
  73       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
  74       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
  75       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
  76
  77       // Double-precision comparisons.
  78       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
  79       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
  80       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
  81       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
  82       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
  83       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
  84       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
  85       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
  86
  87       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
  88       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
  89       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
  90       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
  91       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
  92       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
  93       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
  94       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
  95
  96       // Floating-point to integer conversions.
  97       // i64 conversions are done via library routines even when generating VFP
  98       // instructions, so use the same ones.
  99       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 100       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 101       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 102       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 103
 104       // Conversions between floating types.
 105       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 106       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 107
 108       // Integer to floating-point conversions.
 109       // i64 conversions are done via library routines even when generating VFP
 110       // instructions, so use the same ones.
 111       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 112       // e.g., __floatunsidf vs. __floatunssidfvfp.
 113       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 114       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 115       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 116       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 117     }
 118   }
 119
 120   if (Subtarget->isThumb())
 121     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 122   else
 123     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 124   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 125     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 126     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 127
 128     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 129   }
 130   computeRegisterProperties();
 131
 132   // ARM does not have f32 extending load.
 133   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 134
 135   // ARM does not have i1 sign extending load.
 136   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 137
 138   // ARM supports all 4 flavors of integer indexed load / store.
 139   for (unsigned im = (unsigned)ISD::PRE_INC;
 140        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 141     setIndexedLoadAction(im,  MVT::i1,  Legal);
 142     setIndexedLoadAction(im,  MVT::i8,  Legal);
 143     setIndexedLoadAction(im,  MVT::i16, Legal);
 144     setIndexedLoadAction(im,  MVT::i32, Legal);
 145     setIndexedStoreAction(im, MVT::i1,  Legal);
 146     setIndexedStoreAction(im, MVT::i8,  Legal);
 147     setIndexedStoreAction(im, MVT::i16, Legal);
 148     setIndexedStoreAction(im, MVT::i32, Legal);
 149   }
 150
 151   // i64 operation support.
 152   if (Subtarget->isThumb()) {
 153     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 154     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 155     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 156     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 157     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 158   } else {
 159     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 160     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 161     if (!Subtarget->hasV6Ops())
 162       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 163   }
 164   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 165   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 166   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 167   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 168   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 169
 170   // ARM does not have ROTL.
 171   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 172   setOperationAction(ISD::CTTZ,  MVT::i32, Expand);
 173   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 174   if (!Subtarget->hasV5TOps() || Subtarget->isThumb())
 175     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 176
 177   // Only ARMv6 has BSWAP.
 178   if (!Subtarget->hasV6Ops())
 179     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 180
 181   // These are expanded into libcalls.
 182   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 183   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 184   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 185   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 186   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 187   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 188
 189   // Support label based line numbers.
 190   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 191   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 192
 193   setOperationAction(ISD::RET,           MVT::Other, Custom);
 194   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 195   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 196   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 197   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 198
 199   // Use the default implementation.
 200   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 201   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 202   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 203   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 204   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 205   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32,   Expand);
 207   setOperationAction(ISD::MEMBARRIER,         MVT::Other, Expand);
 208
 209   if (!Subtarget->hasV6Ops()) {
 210     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 211     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 212   }
 213   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 214
 215   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb())
 216     // Turn f64->i64 into FMRRD, i64 -> f64 to FMDRR iff target supports vfp2.
 217     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 218
 219   // We want to custom lower some of our intrinsics.
 220   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 221
 222   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 223   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 224   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 225   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 226   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 227   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 228   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 229   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 230   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 231
 232   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 233   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 234   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 235   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 236   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 237
 238   // We don't support sin/cos/fmod/copysign/pow
 239   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 240   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 241   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 242   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 243   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 244   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 245   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 246     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 247     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 248   }
 249   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 250   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 251
 252   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 253   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 254     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 255     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 256     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 257     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 258   }
 259
 260   // We have target-specific dag combine patterns for the following nodes:
 261   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 262   setTargetDAGCombine(ISD::ADD);
 263   setTargetDAGCombine(ISD::SUB);
 264
 265   setStackPointerRegisterToSaveRestore(ARM::SP);
 266   setSchedulingPreference(SchedulingForRegPressure);
 267   setIfCvtBlockSizeLimit(Subtarget->isThumb() ? 0 : 10);
 268   setIfCvtDupBlockSizeLimit(Subtarget->isThumb() ? 0 : 2);
 269
 270   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 271 }
 272
 273 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 274   switch (Opcode) {
 275   default: return 0;
 276   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 277   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 278   case ARMISD::CALL:          return "ARMISD::CALL";
 279   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 280   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 281   case ARMISD::tCALL:         return "ARMISD::tCALL";
 282   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 283   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 284   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 285   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 286   case ARMISD::CMP:           return "ARMISD::CMP";
 287   case ARMISD::CMPNZ:         return "ARMISD::CMPNZ";
 288   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 289   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 290   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 291   case ARMISD::CMOV:          return "ARMISD::CMOV";
 292   case ARMISD::CNEG:          return "ARMISD::CNEG";
 293
 294   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 295   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 296   case ARMISD::SITOF:         return "ARMISD::SITOF";
 297   case ARMISD::UITOF:         return "ARMISD::UITOF";
 298
 299   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 300   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 301   case ARMISD::RRX:           return "ARMISD::RRX";
 302
 303   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 304   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 305
 306   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 307   }
 308 }
 309
 310 //===----------------------------------------------------------------------===//
 311 // Lowering Code
 312 //===----------------------------------------------------------------------===//
 313
 314 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 315 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 316   switch (CC) {
 317   default: assert(0 && "Unknown condition code!");
 318   case ISD::SETNE:  return ARMCC::NE;
 319   case ISD::SETEQ:  return ARMCC::EQ;
 320   case ISD::SETGT:  return ARMCC::GT;
 321   case ISD::SETGE:  return ARMCC::GE;
 322   case ISD::SETLT:  return ARMCC::LT;
 323   case ISD::SETLE:  return ARMCC::LE;
 324   case ISD::SETUGT: return ARMCC::HI;
 325   case ISD::SETUGE: return ARMCC::HS;
 326   case ISD::SETULT: return ARMCC::LO;
 327   case ISD::SETULE: return ARMCC::LS;
 328   }
 329 }
 330
 331 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC. It
 332 /// returns true if the operands should be inverted to form the proper
 333 /// comparison.
 334 static bool FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 335                         ARMCC::CondCodes &CondCode2) {
 336   bool Invert = false;
 337   CondCode2 = ARMCC::AL;
 338   switch (CC) {
 339   default: assert(0 && "Unknown FP condition!");
 340   case ISD::SETEQ:
 341   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 342   case ISD::SETGT:
 343   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 344   case ISD::SETGE:
 345   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 346   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 347   case ISD::SETOLE: CondCode = ARMCC::GT; Invert = true; break;
 348   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 349   case ISD::SETO:   CondCode = ARMCC::VC; break;
 350   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 351   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 352   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 353   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 354   case ISD::SETLT:
 355   case ISD::SETULT: CondCode = ARMCC::LT; break;
 356   case ISD::SETLE:
 357   case ISD::SETULE: CondCode = ARMCC::LE; break;
 358   case ISD::SETNE:
 359   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 360   }
 361   return Invert;
 362 }
 363
 364 static void
 365 HowToPassArgument(MVT ObjectVT, unsigned NumGPRs,
 366                   unsigned StackOffset, unsigned &NeededGPRs,
 367                   unsigned &NeededStackSize, unsigned &GPRPad,
 368                   unsigned &StackPad, ISD::ArgFlagsTy Flags) {
 369   NeededStackSize = 0;
 370   NeededGPRs = 0;
 371   StackPad = 0;
 372   GPRPad = 0;
 373   unsigned align = Flags.getOrigAlign();
 374   GPRPad = NumGPRs % ((align + 3)/4);
 375   StackPad = StackOffset % align;
 376   unsigned firstGPR = NumGPRs + GPRPad;
 377   switch (ObjectVT.getSimpleVT()) {
 378   default: assert(0 && "Unhandled argument type!");
 379   case MVT::i32:
 380   case MVT::f32:
 381     if (firstGPR < 4)
 382       NeededGPRs = 1;
 383     else
 384       NeededStackSize = 4;
 385     break;
 386   case MVT::i64:
 387   case MVT::f64:
 388     if (firstGPR < 3)
 389       NeededGPRs = 2;
 390     else if (firstGPR == 3) {
 391       NeededGPRs = 1;
 392       NeededStackSize = 4;
 393     } else
 394       NeededStackSize = 8;
 395   }
 396 }
 397
 398 /// LowerCALL - Lowering a ISD::CALL node into a callseq_start <-
 399 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 400 /// nodes.
 401 SDValue ARMTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
 402   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
 403   MVT RetVT = TheCall->getRetValType(0);
 404   SDValue Chain    = TheCall->getChain();
 405   assert((TheCall->getCallingConv() == CallingConv::C ||
 406           TheCall->getCallingConv() == CallingConv::Fast) &&
 407          "unknown calling convention");
 408   SDValue Callee   = TheCall->getCallee();
 409   unsigned NumOps  = TheCall->getNumArgs();
 410   DebugLoc dl      = TheCall->getDebugLoc();
 411   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 412   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 413
 414   // Count how many bytes are to be pushed on the stack.
 415   unsigned NumBytes = 0;
 416
 417   // Add up all the space actually used.
 418   for (unsigned i = 0; i < NumOps; ++i) {
 419     unsigned ObjSize;
 420     unsigned ObjGPRs;
 421     unsigned StackPad;
 422     unsigned GPRPad;
 423     MVT ObjectVT = TheCall->getArg(i).getValueType();
 424     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
 425     HowToPassArgument(ObjectVT, NumGPRs, NumBytes, ObjGPRs, ObjSize,
 426                       GPRPad, StackPad, Flags);
 427     NumBytes += ObjSize + StackPad;
 428     NumGPRs += ObjGPRs + GPRPad;
 429   }
 430
 431   // Adjust the stack pointer for the new arguments...
 432   // These operations are automatically eliminated by the prolog/epilog pass
 433   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 434
 435   SDValue StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 436
 437   static const unsigned GPRArgRegs[] = {
 438     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 439   };
 440
 441   NumGPRs = 0;
 442   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
 443   std::vector<SDValue> MemOpChains;
 444   for (unsigned i = 0; i != NumOps; ++i) {
 445     SDValue Arg = TheCall->getArg(i);
 446     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
 447     MVT ArgVT = Arg.getValueType();
 448
 449     unsigned ObjSize;
 450     unsigned ObjGPRs;
 451     unsigned GPRPad;
 452     unsigned StackPad;
 453     HowToPassArgument(ArgVT, NumGPRs, ArgOffset, ObjGPRs,
 454                       ObjSize, GPRPad, StackPad, Flags);
 455     NumGPRs += GPRPad;
 456     ArgOffset += StackPad;
 457     if (ObjGPRs > 0) {
 458       switch (ArgVT.getSimpleVT()) {
 459       default: assert(0 && "Unexpected ValueType for argument!");
 460       case MVT::i32:
 461         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Arg));
 462         break;
 463       case MVT::f32:
 464         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs],
 465                              DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Arg)));
 466         break;
 467       case MVT::i64: {
 468         SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Arg,
 469                                  DAG.getConstant(0, getPointerTy()));
 470         SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Arg,
 471                                  DAG.getConstant(1, getPointerTy()));
 472         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Lo));
 473         if (ObjGPRs == 2)
 474           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1], Hi));
 475         else {
 476           SDValue PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 477           PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 478           MemOpChains.push_back(DAG.getStore(Chain, dl, Hi, PtrOff, NULL, 0));
 479         }
 480         break;
 481       }
 482       case MVT::f64: {
 483         SDValue Cvt = DAG.getNode(ARMISD::FMRRD, dl,
 484                                   DAG.getVTList(MVT::i32, MVT::i32),
 485                                   &Arg, 1);
 486         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Cvt));
 487         if (ObjGPRs == 2)
 488           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1],
 489                                               Cvt.getValue(1)));
 490         else {
 491           SDValue PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 492           PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 493           MemOpChains.push_back(DAG.getStore(Chain, dl, Cvt.getValue(1), PtrOff,
 494                                              NULL, 0));
 495         }
 496         break;
 497       }
 498       }
 499     } else {
 500       assert(ObjSize != 0);
 501       SDValue PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
 502       PtrOff = DAG.getNode(ISD::ADD, dl, MVT::i32, StackPtr, PtrOff);
 503       MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0));
 504     }
 505
 506     NumGPRs += ObjGPRs;
 507     ArgOffset += ObjSize;
 508   }
 509
 510   if (!MemOpChains.empty())
 511     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 512                         &MemOpChains[0], MemOpChains.size());
 513
 514   // Build a sequence of copy-to-reg nodes chained together with token chain
 515   // and flag operands which copy the outgoing args into the appropriate regs.
 516   SDValue InFlag;
 517   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 518     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 519                              RegsToPass[i].second, InFlag);
 520     InFlag = Chain.getValue(1);
 521   }
 522
 523   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 524   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 525   // node so that legalize doesn't hack it.
 526   bool isDirect = false;
 527   bool isARMFunc = false;
 528   bool isLocalARMFunc = false;
 529   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 530     GlobalValue *GV = G->getGlobal();
 531     isDirect = true;
 532     bool isExt = (GV->isDeclaration() || GV->hasWeakLinkage() ||
 533                   GV->hasLinkOnceLinkage());
 534     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
 535                    getTargetMachine().getRelocationModel() != Reloc::Static;
 536     isARMFunc = !Subtarget->isThumb() || isStub;
 537     // ARM call to a local ARM function is predicable.
 538     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
 539     // tBX takes a register source operand.
 540     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 541       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 542                                                            ARMCP::CPStub, 4);
 543       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
 544       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
 545       Callee = DAG.getLoad(getPointerTy(), dl,
 546                            DAG.getEntryNode(), CPAddr, NULL, 0);
 547       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 548       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
 549                            getPointerTy(), Callee, PICLabel);
 550    } else
 551       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
 552   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 553     isDirect = true;
 554     bool isStub = Subtarget->isTargetDarwin() &&
 555                   getTargetMachine().getRelocationModel() != Reloc::Static;
 556     isARMFunc = !Subtarget->isThumb() || isStub;
 557     // tBX takes a register source operand.
 558     const char *Sym = S->getSymbol();
 559     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 560       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(Sym, ARMPCLabelIndex,
 561                                                            ARMCP::CPStub, 4);
 562       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
 563       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
 564       Callee = DAG.getLoad(getPointerTy(), dl,
 565                            DAG.getEntryNode(), CPAddr, NULL, 0);
 566       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 567       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
 568                            getPointerTy(), Callee, PICLabel);
 569     } else
 570       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
 571   }
 572
 573   // FIXME: handle tail calls differently.
 574   unsigned CallOpc;
 575   if (Subtarget->isThumb()) {
 576     if (!Subtarget->hasV5TOps() && (!isDirect || isARMFunc))
 577       CallOpc = ARMISD::CALL_NOLINK;
 578     else
 579       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
 580   } else {
 581     CallOpc = (isDirect || Subtarget->hasV5TOps())
 582       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
 583       : ARMISD::CALL_NOLINK;
 584   }
 585   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb()) {
 586     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
 587     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
 588     InFlag = Chain.getValue(1);
 589   }
 590
 591   std::vector<SDValue> Ops;
 592   Ops.push_back(Chain);
 593   Ops.push_back(Callee);
 594
 595   // Add argument registers to the end of the list so that they are known live
 596   // into the call.
 597   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 598     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 599                                   RegsToPass[i].second.getValueType()));
 600
 601   if (InFlag.getNode())
 602     Ops.push_back(InFlag);
 603   // Returns a chain and a flag for retval copy to use.
 604   Chain = DAG.getNode(CallOpc, dl, DAG.getVTList(MVT::Other, MVT::Flag),
 605                       &Ops[0], Ops.size());
 606   InFlag = Chain.getValue(1);
 607
 608   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 609                              DAG.getIntPtrConstant(0, true), InFlag);
 610   if (RetVT != MVT::Other)
 611     InFlag = Chain.getValue(1);
 612
 613   std::vector<SDValue> ResultVals;
 614
 615   // If the call has results, copy the values out of the ret val registers.
 616   switch (RetVT.getSimpleVT()) {
 617   default: assert(0 && "Unexpected ret value!");
 618   case MVT::Other:
 619     break;
 620   case MVT::i32:
 621     Chain = DAG.getCopyFromReg(Chain, dl, ARM::R0,
 622                                MVT::i32, InFlag).getValue(1);
 623     ResultVals.push_back(Chain.getValue(0));
 624     if (TheCall->getNumRetVals() > 1 &&
 625         TheCall->getRetValType(1) == MVT::i32) {
 626       // Returns a i64 value.
 627       Chain = DAG.getCopyFromReg(Chain, dl, ARM::R1, MVT::i32,
 628                                  Chain.getValue(2)).getValue(1);
 629       ResultVals.push_back(Chain.getValue(0));
 630     }
 631     break;
 632   case MVT::f32:
 633     Chain = DAG.getCopyFromReg(Chain, dl, ARM::R0,
 634                                MVT::i32, InFlag).getValue(1);
 635     ResultVals.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32,
 636                                      Chain.getValue(0)));
 637     break;
 638   case MVT::f64: {
 639     SDValue Lo = DAG.getCopyFromReg(Chain, dl, ARM::R0, MVT::i32, InFlag);
 640     SDValue Hi = DAG.getCopyFromReg(Lo, dl, ARM::R1, MVT::i32, Lo.getValue(2));
 641     ResultVals.push_back(DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi));
 642     break;
 643   }
 644   }
 645
 646   if (ResultVals.empty())
 647     return Chain;
 648
 649   ResultVals.push_back(Chain);
 650   SDValue Res = DAG.getMergeValues(&ResultVals[0], ResultVals.size(), dl);
 651   return Res.getValue(Op.getResNo());
 652 }
 653
 654 static SDValue LowerRET(SDValue Op, SelectionDAG &DAG) {
 655   SDValue Copy;
 656   SDValue Chain = Op.getOperand(0);
 657   DebugLoc dl = Op.getDebugLoc();
 658   switch(Op.getNumOperands()) {
 659   default:
 660     assert(0 && "Do not know how to return this many arguments!");
 661     abort();
 662   case 1: {
 663     SDValue LR = DAG.getRegister(ARM::LR, MVT::i32);
 664     return DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
 665   }
 666   case 3:
 667     Op = Op.getOperand(1);
 668     if (Op.getValueType() == MVT::f32) {
 669       Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
 670     } else if (Op.getValueType() == MVT::f64) {
 671       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
 672       // available.
 673       Op = DAG.getNode(ARMISD::FMRRD, dl,
 674                        DAG.getVTList(MVT::i32, MVT::i32), &Op,1);
 675       SDValue Sign = DAG.getConstant(0, MVT::i32);
 676       return DAG.getNode(ISD::RET, dl, MVT::Other, Chain, Op, Sign,
 677                          Op.getValue(1), Sign);
 678     }
 679     Copy = DAG.getCopyToReg(Chain, dl, ARM::R0, Op, SDValue());
 680     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 681       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 682     break;
 683   case 5:
 684     Copy = DAG.getCopyToReg(Chain, dl, ARM::R1, Op.getOperand(3), SDValue());
 685     Copy = DAG.getCopyToReg(Copy, dl, ARM::R0, Op.getOperand(1),
 686                             Copy.getValue(1));
 687     // If we haven't noted the R0+R1 are live out, do so now.
 688     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 689       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 690       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R1);
 691     }
 692     break;
 693   case 9:  // i128 -> 4 regs
 694     Copy = DAG.getCopyToReg(Chain, dl, ARM::R3, Op.getOperand(7), SDValue());
 695     Copy = DAG.getCopyToReg(Copy, dl, ARM::R2, Op.getOperand(5),
 696                             Copy.getValue(1));
 697     Copy = DAG.getCopyToReg(Copy, dl, ARM::R1, Op.getOperand(3),
 698                             Copy.getValue(1));
 699     Copy = DAG.getCopyToReg(Copy, dl, ARM::R0, Op.getOperand(1),
 700                             Copy.getValue(1));
 701     // If we haven't noted the R0+R1 are live out, do so now.
 702     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 703       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 704       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R1);
 705       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R2);
 706       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R3);
 707     }
 708     break;
 709
 710   }
 711
 712   //We must use RET_FLAG instead of BRIND because BRIND doesn't have a flag
 713   return DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Copy, Copy.getValue(1));
 714 }
 715
 716 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
 717 // their target countpart wrapped in the ARMISD::Wrapper node. Suppose N is
 718 // one of the above mentioned nodes. It has to be wrapped because otherwise
 719 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
 720 // be used to form addressing mode. These wrapped nodes will be selected
 721 // into MOVi.
 722 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
 723   MVT PtrVT = Op.getValueType();
 724   // FIXME there is no actual debug info here
 725   DebugLoc dl = Op.getDebugLoc();
 726   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 727   SDValue Res;
 728   if (CP->isMachineConstantPoolEntry())
 729     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
 730                                     CP->getAlignment());
 731   else
 732     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
 733                                     CP->getAlignment());
 734   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
 735 }
 736
 737 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
 738 SDValue
 739 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 740                                                  SelectionDAG &DAG) {
 741   DebugLoc dl = GA->getDebugLoc();
 742   MVT PtrVT = getPointerTy();
 743   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 744   ARMConstantPoolValue *CPV =
 745     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 746                              PCAdj, "tlsgd", true);
 747   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
 748   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
 749   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument, NULL, 0);
 750   SDValue Chain = Argument.getValue(1);
 751
 752   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 753   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
 754
 755   // call __tls_get_addr.
 756   ArgListTy Args;
 757   ArgListEntry Entry;
 758   Entry.Node = Argument;
 759   Entry.Ty = (const Type *) Type::Int32Ty;
 760   Args.push_back(Entry);
 761   // FIXME: is there useful debug info available here?
 762   std::pair<SDValue, SDValue> CallResult =
 763     LowerCallTo(Chain, (const Type *) Type::Int32Ty, false, false, false, false,
 764                 CallingConv::C, false,
 765                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
 766   return CallResult.first;
 767 }
 768
 769 // Lower ISD::GlobalTLSAddress using the "initial exec" or
 770 // "local exec" model.
 771 SDValue
 772 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
 773                                         SelectionDAG &DAG) {
 774   GlobalValue *GV = GA->getGlobal();
 775   DebugLoc dl = GA->getDebugLoc();
 776   SDValue Offset;
 777   SDValue Chain = DAG.getEntryNode();
 778   MVT PtrVT = getPointerTy();
 779   // Get the Thread Pointer
 780   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
 781
 782   if (GV->isDeclaration()){
 783     // initial exec model
 784     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 785     ARMConstantPoolValue *CPV =
 786       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 787                                PCAdj, "gottpoff", true);
 788     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
 789     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
 790     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
 791     Chain = Offset.getValue(1);
 792
 793     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 794     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
 795
 796     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
 797   } else {
 798     // local exec model
 799     ARMConstantPoolValue *CPV =
 800       new ARMConstantPoolValue(GV, ARMCP::CPValue, "tpoff");
 801     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
 802     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
 803     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
 804   }
 805
 806   // The address of the thread local variable is the add of the thread
 807   // pointer with the offset of the variable.
 808   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
 809 }
 810
 811 SDValue
 812 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
 813   // TODO: implement the "local dynamic" model
 814   assert(Subtarget->isTargetELF() &&
 815          "TLS not implemented for non-ELF targets");
 816   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
 817   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
 818   // otherwise use the "Local Exec" TLS Model
 819   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
 820     return LowerToTLSGeneralDynamicModel(GA, DAG);
 821   else
 822     return LowerToTLSExecModels(GA, DAG);
 823 }
 824
 825 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
 826                                                  SelectionDAG &DAG) {
 827   MVT PtrVT = getPointerTy();
 828   DebugLoc dl = Op.getDebugLoc();
 829   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 830   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 831   if (RelocM == Reloc::PIC_) {
 832     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
 833     ARMConstantPoolValue *CPV =
 834       new ARMConstantPoolValue(GV, ARMCP::CPValue, UseGOTOFF ? "GOTOFF":"GOT");
 835     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
 836     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
 837     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
 838                                  CPAddr, NULL, 0);
 839     SDValue Chain = Result.getValue(1);
 840     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
 841     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
 842     if (!UseGOTOFF)
 843       Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
 844     return Result;
 845   } else {
 846     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
 847     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
 848     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
 849   }
 850 }
 851
 852 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol
 853 /// even in non-static mode.
 854 static bool GVIsIndirectSymbol(GlobalValue *GV, Reloc::Model RelocM) {
 855   // If symbol visibility is hidden, the extra load is not needed if
 856   // the symbol is definitely defined in the current translation unit.
 857   bool isDecl = GV->isDeclaration() && !GV->hasNotBeenReadFromBitcode();
 858   if (GV->hasHiddenVisibility() && (!isDecl && !GV->hasCommonLinkage()))
 859     return false;
 860   return RelocM != Reloc::Static && (isDecl || GV->isWeakForLinker());
 861 }
 862
 863 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
 864                                                     SelectionDAG &DAG) {
 865   MVT PtrVT = getPointerTy();
 866   DebugLoc dl = Op.getDebugLoc();
 867   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 868   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 869   bool IsIndirect = GVIsIndirectSymbol(GV, RelocM);
 870   SDValue CPAddr;
 871   if (RelocM == Reloc::Static)
 872     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
 873   else {
 874     unsigned PCAdj = (RelocM != Reloc::PIC_)
 875       ? 0 : (Subtarget->isThumb() ? 4 : 8);
 876     ARMCP::ARMCPKind Kind = IsIndirect ? ARMCP::CPNonLazyPtr
 877       : ARMCP::CPValue;
 878     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 879                                                          Kind, PCAdj);
 880     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
 881   }
 882   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
 883
 884   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
 885   SDValue Chain = Result.getValue(1);
 886
 887   if (RelocM == Reloc::PIC_) {
 888     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 889     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
 890   }
 891   if (IsIndirect)
 892     Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
 893
 894   return Result;
 895 }
 896
 897 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
 898                                                     SelectionDAG &DAG){
 899   assert(Subtarget->isTargetELF() &&
 900          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
 901   MVT PtrVT = getPointerTy();
 902   DebugLoc dl = Op.getDebugLoc();
 903   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
 904   ARMConstantPoolValue *CPV = new ARMConstantPoolValue("_GLOBAL_OFFSET_TABLE_",
 905                                                        ARMPCLabelIndex,
 906                                                        ARMCP::CPValue, PCAdj);
 907   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
 908   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
 909   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
 910   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 911   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
 912 }
 913
 914 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
 915   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 916   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 917   switch (IntNo) {
 918   default: return SDValue();    // Don't custom lower most intrinsics.
 919   case Intrinsic::arm_thread_pointer:
 920       return DAG.getNode(ARMISD::THREAD_POINTER, DebugLoc::getUnknownLoc(),
 921                          PtrVT);
 922   }
 923 }
 924
 925 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 926                             unsigned VarArgsFrameIndex) {
 927   // vastart just stores the address of the VarArgsFrameIndex slot into the
 928   // memory location argument.
 929   DebugLoc dl = Op.getDebugLoc();
 930   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 931   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
 932   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 933   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
 934 }
 935
 936 static SDValue LowerFORMAL_ARGUMENT(SDValue Op, SelectionDAG &DAG,
 937                                     unsigned ArgNo, unsigned &NumGPRs,
 938                                     unsigned &ArgOffset, DebugLoc dl) {
 939   MachineFunction &MF = DAG.getMachineFunction();
 940   MVT ObjectVT = Op.getValue(ArgNo).getValueType();
 941   SDValue Root = Op.getOperand(0);
 942   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 943   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 944
 945   static const unsigned GPRArgRegs[] = {
 946     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 947   };
 948
 949   unsigned ObjSize;
 950   unsigned ObjGPRs;
 951   unsigned GPRPad;
 952   unsigned StackPad;
 953   ISD::ArgFlagsTy Flags =
 954     cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo + 3))->getArgFlags();
 955   HowToPassArgument(ObjectVT, NumGPRs, ArgOffset, ObjGPRs,
 956                     ObjSize, GPRPad, StackPad, Flags);
 957   NumGPRs += GPRPad;
 958   ArgOffset += StackPad;
 959
 960   SDValue ArgValue;
 961   if (ObjGPRs == 1) {
 962     unsigned VReg;
 963     if (AFI->isThumbFunction())
 964       VReg = RegInfo.createVirtualRegister(ARM::tGPRRegisterClass);
 965     else
 966       VReg = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
 967     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 968     ArgValue = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
 969     if (ObjectVT == MVT::f32)
 970       ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, ArgValue);
 971   } else if (ObjGPRs == 2) {
 972     unsigned VReg;
 973     if (AFI->isThumbFunction())
 974       VReg = RegInfo.createVirtualRegister(ARM::tGPRRegisterClass);
 975     else
 976       VReg = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
 977     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 978     ArgValue = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
 979
 980     if (AFI->isThumbFunction())
 981       VReg = RegInfo.createVirtualRegister(ARM::tGPRRegisterClass);
 982     else
 983       VReg = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
 984     RegInfo.addLiveIn(GPRArgRegs[NumGPRs+1], VReg);
 985     SDValue ArgValue2 = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
 986
 987     assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 988     ArgValue = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, ArgValue, ArgValue2);
 989   }
 990   NumGPRs += ObjGPRs;
 991
 992   if (ObjSize) {
 993     MachineFrameInfo *MFI = MF.getFrameInfo();
 994     int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 995     SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
 996     if (ObjGPRs == 0)
 997       ArgValue = DAG.getLoad(ObjectVT, dl, Root, FIN, NULL, 0);
 998     else {
 999       SDValue ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN, NULL, 0);
1000       assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
1001       ArgValue = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, ArgValue, ArgValue2);
1002     }
1003
1004     ArgOffset += ObjSize;   // Move on to the next argument.
1005   }
1006
1007   return ArgValue;
1008 }
1009
1010 SDValue
1011 ARMTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
1012   std::vector<SDValue> ArgValues;
1013   SDValue Root = Op.getOperand(0);
1014   DebugLoc dl = Op.getDebugLoc();
1015   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
1016   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
1017
1018   unsigned NumArgs = Op.getNode()->getNumValues()-1;
1019   for (unsigned ArgNo = 0; ArgNo < NumArgs; ++ArgNo)
1020     ArgValues.push_back(LowerFORMAL_ARGUMENT(Op, DAG, ArgNo,
1021                                              NumGPRs, ArgOffset, dl));
1022
1023   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1024   if (isVarArg) {
1025     static const unsigned GPRArgRegs[] = {
1026       ARM::R0, ARM::R1, ARM::R2, ARM::R3
1027     };
1028
1029     MachineFunction &MF = DAG.getMachineFunction();
1030     MachineRegisterInfo &RegInfo = MF.getRegInfo();
1031     MachineFrameInfo *MFI = MF.getFrameInfo();
1032     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1033     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1034     unsigned VARegSize = (4 - NumGPRs) * 4;
1035     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
1036     if (VARegSaveSize) {
1037       // If this function is vararg, store any remaining integer argument regs
1038       // to their spots on the stack so that they may be loaded by deferencing
1039       // the result of va_next.
1040       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1041       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1042                                                  VARegSaveSize - VARegSize);
1043       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1044
1045       SmallVector<SDValue, 4> MemOps;
1046       for (; NumGPRs < 4; ++NumGPRs) {
1047         unsigned VReg;
1048         if (AFI->isThumbFunction())
1049           VReg = RegInfo.createVirtualRegister(ARM::tGPRRegisterClass);
1050         else
1051           VReg = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
1052         RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
1053         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
1054         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1055         MemOps.push_back(Store);
1056         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1057                           DAG.getConstant(4, getPointerTy()));
1058       }
1059       if (!MemOps.empty())
1060         Root = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1061                            &MemOps[0], MemOps.size());
1062     } else
1063       // This will point to the next argument passed via stack.
1064       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1065   }
1066
1067   ArgValues.push_back(Root);
1068
1069   // Return the new list of results.
1070   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1071                      &ArgValues[0], ArgValues.size());
1072 }
1073
1074 /// isFloatingPointZero - Return true if this is +0.0.
1075 static bool isFloatingPointZero(SDValue Op) {
1076   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1077     return CFP->getValueAPF().isPosZero();
1078   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1079     // Maybe this has already been legalized into the constant pool?
1080     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1081       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1082       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1083         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1084           return CFP->getValueAPF().isPosZero();
1085     }
1086   }
1087   return false;
1088 }
1089
1090 static bool isLegalCmpImmediate(unsigned C, bool isThumb) {
1091   return ( isThumb && (C & ~255U) == 0) ||
1092          (!isThumb && ARM_AM::getSOImmVal(C) != -1);
1093 }
1094
1095 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1096 /// the given operands.
1097 static SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1098                          SDValue &ARMCC, SelectionDAG &DAG, bool isThumb,
1099                          DebugLoc dl) {
1100   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1101     unsigned C = RHSC->getZExtValue();
1102     if (!isLegalCmpImmediate(C, isThumb)) {
1103       // Constant does not fit, try adjusting it by one?
1104       switch (CC) {
1105       default: break;
1106       case ISD::SETLT:
1107       case ISD::SETGE:
1108         if (isLegalCmpImmediate(C-1, isThumb)) {
1109           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1110           RHS = DAG.getConstant(C-1, MVT::i32);
1111         }
1112         break;
1113       case ISD::SETULT:
1114       case ISD::SETUGE:
1115         if (C > 0 && isLegalCmpImmediate(C-1, isThumb)) {
1116           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1117           RHS = DAG.getConstant(C-1, MVT::i32);
1118         }
1119         break;
1120       case ISD::SETLE:
1121       case ISD::SETGT:
1122         if (isLegalCmpImmediate(C+1, isThumb)) {
1123           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1124           RHS = DAG.getConstant(C+1, MVT::i32);
1125         }
1126         break;
1127       case ISD::SETULE:
1128       case ISD::SETUGT:
1129         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb)) {
1130           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1131           RHS = DAG.getConstant(C+1, MVT::i32);
1132         }
1133         break;
1134       }
1135     }
1136   }
1137
1138   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1139   ARMISD::NodeType CompareType;
1140   switch (CondCode) {
1141   default:
1142     CompareType = ARMISD::CMP;
1143     break;
1144   case ARMCC::EQ:
1145   case ARMCC::NE:
1146   case ARMCC::MI:
1147   case ARMCC::PL:
1148     // Uses only N and Z Flags
1149     CompareType = ARMISD::CMPNZ;
1150     break;
1151   }
1152   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1153   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
1154 }
1155
1156 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1157 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
1158                          DebugLoc dl) {
1159   SDValue Cmp;
1160   if (!isFloatingPointZero(RHS))
1161     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
1162   else
1163     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
1164   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
1165 }
1166
1167 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
1168                               const ARMSubtarget *ST) {
1169   MVT VT = Op.getValueType();
1170   SDValue LHS = Op.getOperand(0);
1171   SDValue RHS = Op.getOperand(1);
1172   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1173   SDValue TrueVal = Op.getOperand(2);
1174   SDValue FalseVal = Op.getOperand(3);
1175   DebugLoc dl = Op.getDebugLoc();
1176
1177   if (LHS.getValueType() == MVT::i32) {
1178     SDValue ARMCC;
1179     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1180     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb(), dl);
1181     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
1182   }
1183
1184   ARMCC::CondCodes CondCode, CondCode2;
1185   if (FPCCToARMCC(CC, CondCode, CondCode2))
1186     std::swap(TrueVal, FalseVal);
1187
1188   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1189   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1190   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1191   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
1192                                  ARMCC, CCR, Cmp);
1193   if (CondCode2 != ARMCC::AL) {
1194     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1195     // FIXME: Needs another CMP because flag can have but one use.
1196     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
1197     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
1198                          Result, TrueVal, ARMCC2, CCR, Cmp2);
1199   }
1200   return Result;
1201 }
1202
1203 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
1204                           const ARMSubtarget *ST) {
1205   SDValue  Chain = Op.getOperand(0);
1206   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1207   SDValue    LHS = Op.getOperand(2);
1208   SDValue    RHS = Op.getOperand(3);
1209   SDValue   Dest = Op.getOperand(4);
1210   DebugLoc dl = Op.getDebugLoc();
1211
1212   if (LHS.getValueType() == MVT::i32) {
1213     SDValue ARMCC;
1214     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1215     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb(), dl);
1216     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
1217                        Chain, Dest, ARMCC, CCR,Cmp);
1218   }
1219
1220   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1221   ARMCC::CondCodes CondCode, CondCode2;
1222   if (FPCCToARMCC(CC, CondCode, CondCode2))
1223     // Swap the LHS/RHS of the comparison if needed.
1224     std::swap(LHS, RHS);
1225
1226   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1227   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1228   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1229   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1230   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1231   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1232   if (CondCode2 != ARMCC::AL) {
1233     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1234     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1235     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1236   }
1237   return Res;
1238 }
1239
1240 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1241   SDValue Chain = Op.getOperand(0);
1242   SDValue Table = Op.getOperand(1);
1243   SDValue Index = Op.getOperand(2);
1244   DebugLoc dl = Op.getDebugLoc();
1245
1246   MVT PTy = getPointerTy();
1247   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1248   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1249   SDValue UId =  DAG.getConstant(AFI->createJumpTableUId(), PTy);
1250   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1251   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
1252   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
1253   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
1254   bool isPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
1255   Addr = DAG.getLoad(isPIC ? (MVT)MVT::i32 : PTy, dl,
1256                      Chain, Addr, NULL, 0);
1257   Chain = Addr.getValue(1);
1258   if (isPIC)
1259     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
1260   return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1261 }
1262
1263 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1264   DebugLoc dl = Op.getDebugLoc();
1265   unsigned Opc =
1266     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1267   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
1268   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
1269 }
1270
1271 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1272   MVT VT = Op.getValueType();
1273   DebugLoc dl = Op.getDebugLoc();
1274   unsigned Opc =
1275     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1276
1277   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
1278   return DAG.getNode(Opc, dl, VT, Op);
1279 }
1280
1281 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1282   // Implement fcopysign with a fabs and a conditional fneg.
1283   SDValue Tmp0 = Op.getOperand(0);
1284   SDValue Tmp1 = Op.getOperand(1);
1285   DebugLoc dl = Op.getDebugLoc();
1286   MVT VT = Op.getValueType();
1287   MVT SrcVT = Tmp1.getValueType();
1288   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
1289   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
1290   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1291   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1292   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1293 }
1294
1295 SDValue
1296 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
1297                                            SDValue Chain,
1298                                            SDValue Dst, SDValue Src,
1299                                            SDValue Size, unsigned Align,
1300                                            bool AlwaysInline,
1301                                          const Value *DstSV, uint64_t DstSVOff,
1302                                          const Value *SrcSV, uint64_t SrcSVOff){
1303   // Do repeated 4-byte loads and stores. To be improved.
1304   // This requires 4-byte alignment.
1305   if ((Align & 3) != 0)
1306     return SDValue();
1307   // This requires the copy size to be a constant, preferrably
1308   // within a subtarget-specific limit.
1309   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1310   if (!ConstantSize)
1311     return SDValue();
1312   uint64_t SizeVal = ConstantSize->getZExtValue();
1313   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1314     return SDValue();
1315
1316   unsigned BytesLeft = SizeVal & 3;
1317   unsigned NumMemOps = SizeVal >> 2;
1318   unsigned EmittedNumMemOps = 0;
1319   MVT VT = MVT::i32;
1320   unsigned VTSize = 4;
1321   unsigned i = 0;
1322   const unsigned MAX_LOADS_IN_LDM = 6;
1323   SDValue TFOps[MAX_LOADS_IN_LDM];
1324   SDValue Loads[MAX_LOADS_IN_LDM];
1325   uint64_t SrcOff = 0, DstOff = 0;
1326
1327   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1328   // same number of stores.  The loads and stores will get combined into
1329   // ldm/stm later on.
1330   while (EmittedNumMemOps < NumMemOps) {
1331     for (i = 0;
1332          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1333       Loads[i] = DAG.getLoad(VT, dl, Chain,
1334                              DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
1335                                          DAG.getConstant(SrcOff, MVT::i32)),
1336                              SrcSV, SrcSVOff + SrcOff);
1337       TFOps[i] = Loads[i].getValue(1);
1338       SrcOff += VTSize;
1339     }
1340     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1341
1342     for (i = 0;
1343          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1344       TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
1345                            DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
1346                                        DAG.getConstant(DstOff, MVT::i32)),
1347                            DstSV, DstSVOff + DstOff);
1348       DstOff += VTSize;
1349     }
1350     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1351
1352     EmittedNumMemOps += i;
1353   }
1354
1355   if (BytesLeft == 0)
1356     return Chain;
1357
1358   // Issue loads / stores for the trailing (1 - 3) bytes.
1359   unsigned BytesLeftSave = BytesLeft;
1360   i = 0;
1361   while (BytesLeft) {
1362     if (BytesLeft >= 2) {
1363       VT = MVT::i16;
1364       VTSize = 2;
1365     } else {
1366       VT = MVT::i8;
1367       VTSize = 1;
1368     }
1369
1370     Loads[i] = DAG.getLoad(VT, dl, Chain,
1371                            DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
1372                                        DAG.getConstant(SrcOff, MVT::i32)),
1373                            SrcSV, SrcSVOff + SrcOff);
1374     TFOps[i] = Loads[i].getValue(1);
1375     ++i;
1376     SrcOff += VTSize;
1377     BytesLeft -= VTSize;
1378   }
1379   Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1380
1381   i = 0;
1382   BytesLeft = BytesLeftSave;
1383   while (BytesLeft) {
1384     if (BytesLeft >= 2) {
1385       VT = MVT::i16;
1386       VTSize = 2;
1387     } else {
1388       VT = MVT::i8;
1389       VTSize = 1;
1390     }
1391
1392     TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
1393                             DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
1394                                         DAG.getConstant(DstOff, MVT::i32)),
1395                             DstSV, DstSVOff + DstOff);
1396     ++i;
1397     DstOff += VTSize;
1398     BytesLeft -= VTSize;
1399   }
1400   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1401 }
1402
1403 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
1404   SDValue Op = N->getOperand(0);
1405   DebugLoc dl = N->getDebugLoc();
1406   if (N->getValueType(0) == MVT::f64) {
1407     // Turn i64->f64 into FMDRR.
1408     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
1409                              DAG.getConstant(0, MVT::i32));
1410     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
1411                              DAG.getConstant(1, MVT::i32));
1412     return DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
1413   }
1414
1415   // Turn f64->i64 into FMRRD.
1416   SDValue Cvt = DAG.getNode(ARMISD::FMRRD, dl,
1417                             DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
1418
1419   // Merge the pieces into a single i64 value.
1420   return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
1421 }
1422
1423 static SDValue ExpandSRx(SDNode *N, SelectionDAG &DAG, const ARMSubtarget *ST) {
1424   assert(N->getValueType(0) == MVT::i64 &&
1425          (N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
1426          "Unknown shift to lower!");
1427
1428   // We only lower SRA, SRL of 1 here, all others use generic lowering.
1429   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
1430       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
1431     return SDValue();
1432
1433   // If we are in thumb mode, we don't have RRX.
1434   if (ST->isThumb()) return SDValue();
1435
1436   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
1437   DebugLoc dl = N->getDebugLoc();
1438   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
1439                              DAG.getConstant(0, MVT::i32));
1440   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
1441                              DAG.getConstant(1, MVT::i32));
1442
1443   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
1444   // captures the result into a carry flag.
1445   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
1446   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
1447
1448   // The low part is an ARMISD::RRX operand, which shifts the carry in.
1449   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
1450
1451   // Merge the pieces into a single i64 value.
1452  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
1453 }
1454
1455 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
1456   switch (Op.getOpcode()) {
1457   default: assert(0 && "Don't know how to custom lower this!"); abort();
1458   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
1459   case ISD::GlobalAddress:
1460     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
1461       LowerGlobalAddressELF(Op, DAG);
1462   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
1463   case ISD::CALL:          return LowerCALL(Op, DAG);
1464   case ISD::RET:           return LowerRET(Op, DAG);
1465   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
1466   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
1467   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
1468   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
1469   case ISD::SINT_TO_FP:
1470   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
1471   case ISD::FP_TO_SINT:
1472   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
1473   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
1474   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG);
1475   case ISD::RETURNADDR:    break;
1476   case ISD::FRAMEADDR:     break;
1477   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
1478   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
1479   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
1480   case ISD::SRL:
1481   case ISD::SRA:           return ExpandSRx(Op.getNode(), DAG,Subtarget);
1482   }
1483   return SDValue();
1484 }
1485
1486 /// ReplaceNodeResults - Replace the results of node with an illegal result
1487 /// type with new values built out of custom code.
1488 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
1489                                            SmallVectorImpl<SDValue>&Results,
1490                                            SelectionDAG &DAG) {
1491   switch (N->getOpcode()) {
1492   default:
1493     assert(0 && "Don't know how to custom expand this!");
1494     return;
1495   case ISD::BIT_CONVERT:
1496     Results.push_back(ExpandBIT_CONVERT(N, DAG));
1497     return;
1498   case ISD::SRL:
1499   case ISD::SRA: {
1500     SDValue Res = ExpandSRx(N, DAG, Subtarget);
1501     if (Res.getNode())
1502       Results.push_back(Res);
1503     return;
1504   }
1505   }
1506 }
1507
1508 //===----------------------------------------------------------------------===//
1509 //                           ARM Scheduler Hooks
1510 //===----------------------------------------------------------------------===//
1511
1512 MachineBasicBlock *
1513 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1514                                                MachineBasicBlock *BB) const {
1515   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1516   DebugLoc dl = MI->getDebugLoc();
1517   switch (MI->getOpcode()) {
1518   default: assert(false && "Unexpected instr type to insert");
1519   case ARM::tMOVCCr: {
1520     // To "insert" a SELECT_CC instruction, we actually have to insert the
1521     // diamond control-flow pattern.  The incoming instruction knows the
1522     // destination vreg to set, the condition code register to branch on, the
1523     // true/false values to select between, and a branch opcode to use.
1524     const BasicBlock *LLVM_BB = BB->getBasicBlock();
1525     MachineFunction::iterator It = BB;
1526     ++It;
1527
1528     //  thisMBB:
1529     //  ...
1530     //   TrueVal = ...
1531     //   cmpTY ccX, r1, r2
1532     //   bCC copy1MBB
1533     //   fallthrough --> copy0MBB
1534     MachineBasicBlock *thisMBB  = BB;
1535     MachineFunction *F = BB->getParent();
1536     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
1537     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
1538     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
1539       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
1540     F->insert(It, copy0MBB);
1541     F->insert(It, sinkMBB);
1542     // Update machine-CFG edges by first adding all successors of the current
1543     // block to the new block which will contain the Phi node for the select.
1544     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
1545         e = BB->succ_end(); i != e; ++i)
1546       sinkMBB->addSuccessor(*i);
1547     // Next, remove all successors of the current block, and add the true
1548     // and fallthrough blocks as its successors.
1549     while(!BB->succ_empty())
1550       BB->removeSuccessor(BB->succ_begin());
1551     BB->addSuccessor(copy0MBB);
1552     BB->addSuccessor(sinkMBB);
1553
1554     //  copy0MBB:
1555     //   %FalseValue = ...
1556     //   # fallthrough to sinkMBB
1557     BB = copy0MBB;
1558
1559     // Update machine-CFG edges
1560     BB->addSuccessor(sinkMBB);
1561
1562     //  sinkMBB:
1563     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1564     //  ...
1565     BB = sinkMBB;
1566     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
1567       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
1568       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
1569
1570     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
1571     return BB;
1572   }
1573   }
1574 }
1575
1576 //===----------------------------------------------------------------------===//
1577 //                           ARM Optimization Hooks
1578 //===----------------------------------------------------------------------===//
1579
1580 static
1581 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
1582                             TargetLowering::DAGCombinerInfo &DCI) {
1583   SelectionDAG &DAG = DCI.DAG;
1584   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1585   MVT VT = N->getValueType(0);
1586   unsigned Opc = N->getOpcode();
1587   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
1588   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
1589   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
1590   ISD::CondCode CC = ISD::SETCC_INVALID;
1591
1592   if (isSlctCC) {
1593     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
1594   } else {
1595     SDValue CCOp = Slct.getOperand(0);
1596     if (CCOp.getOpcode() == ISD::SETCC)
1597       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
1598   }
1599
1600   bool DoXform = false;
1601   bool InvCC = false;
1602   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
1603           "Bad input!");
1604
1605   if (LHS.getOpcode() == ISD::Constant &&
1606       cast<ConstantSDNode>(LHS)->isNullValue()) {
1607     DoXform = true;
1608   } else if (CC != ISD::SETCC_INVALID &&
1609              RHS.getOpcode() == ISD::Constant &&
1610              cast<ConstantSDNode>(RHS)->isNullValue()) {
1611     std::swap(LHS, RHS);
1612     SDValue Op0 = Slct.getOperand(0);
1613     MVT OpVT = isSlctCC ? Op0.getValueType() :
1614                           Op0.getOperand(0).getValueType();
1615     bool isInt = OpVT.isInteger();
1616     CC = ISD::getSetCCInverse(CC, isInt);
1617
1618     if (!TLI.isCondCodeLegal(CC, OpVT))
1619       return SDValue();         // Inverse operator isn't legal.
1620
1621     DoXform = true;
1622     InvCC = true;
1623   }
1624
1625   if (DoXform) {
1626     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
1627     if (isSlctCC)
1628       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
1629                              Slct.getOperand(0), Slct.getOperand(1), CC);
1630     SDValue CCOp = Slct.getOperand(0);
1631     if (InvCC)
1632       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
1633                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
1634     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
1635                        CCOp, OtherOp, Result);
1636   }
1637   return SDValue();
1638 }
1639
1640 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
1641 static SDValue PerformADDCombine(SDNode *N,
1642                                  TargetLowering::DAGCombinerInfo &DCI) {
1643   // added by evan in r37685 with no testcase.
1644   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
1645
1646   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
1647   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
1648     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
1649     if (Result.getNode()) return Result;
1650   }
1651   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
1652     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
1653     if (Result.getNode()) return Result;
1654   }
1655
1656   return SDValue();
1657 }
1658
1659 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
1660 static SDValue PerformSUBCombine(SDNode *N,
1661                                  TargetLowering::DAGCombinerInfo &DCI) {
1662   // added by evan in r37685 with no testcase.
1663   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
1664
1665   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
1666   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
1667     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
1668     if (Result.getNode()) return Result;
1669   }
1670
1671   return SDValue();
1672 }
1673
1674
1675 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
1676 static SDValue PerformFMRRDCombine(SDNode *N,
1677                                    TargetLowering::DAGCombinerInfo &DCI) {
1678   // fmrrd(fmdrr x, y) -> x,y
1679   SDValue InDouble = N->getOperand(0);
1680   if (InDouble.getOpcode() == ARMISD::FMDRR)
1681     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
1682   return SDValue();
1683 }
1684
1685 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
1686                                              DAGCombinerInfo &DCI) const {
1687   switch (N->getOpcode()) {
1688   default: break;
1689   case ISD::ADD:      return PerformADDCombine(N, DCI);
1690   case ISD::SUB:      return PerformSUBCombine(N, DCI);
1691   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
1692   }
1693
1694   return SDValue();
1695 }
1696
1697 /// isLegalAddressImmediate - Return true if the integer value can be used
1698 /// as the offset of the target addressing mode for load / store of the
1699 /// given type.
1700 static bool isLegalAddressImmediate(int64_t V, MVT VT,
1701                                     const ARMSubtarget *Subtarget) {
1702   if (V == 0)
1703     return true;
1704
1705   if (!VT.isSimple())
1706     return false;
1707
1708   if (Subtarget->isThumb()) {
1709     if (V < 0)
1710       return false;
1711
1712     unsigned Scale = 1;
1713     switch (VT.getSimpleVT()) {
1714     default: return false;
1715     case MVT::i1:
1716     case MVT::i8:
1717       // Scale == 1;
1718       break;
1719     case MVT::i16:
1720       // Scale == 2;
1721       Scale = 2;
1722       break;
1723     case MVT::i32:
1724       // Scale == 4;
1725       Scale = 4;
1726       break;
1727     }
1728
1729     if ((V & (Scale - 1)) != 0)
1730       return false;
1731     V /= Scale;
1732     return V == (V & ((1LL << 5) - 1));
1733   }
1734
1735   if (V < 0)
1736     V = - V;
1737   switch (VT.getSimpleVT()) {
1738   default: return false;
1739   case MVT::i1:
1740   case MVT::i8:
1741   case MVT::i32:
1742     // +- imm12
1743     return V == (V & ((1LL << 12) - 1));
1744   case MVT::i16:
1745     // +- imm8
1746     return V == (V & ((1LL << 8) - 1));
1747   case MVT::f32:
1748   case MVT::f64:
1749     if (!Subtarget->hasVFP2())
1750       return false;
1751     if ((V & 3) != 0)
1752       return false;
1753     V >>= 2;
1754     return V == (V & ((1LL << 8) - 1));
1755   }
1756 }
1757
1758 /// isLegalAddressingMode - Return true if the addressing mode represented
1759 /// by AM is legal for this target, for a load/store of the specified type.
1760 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
1761                                               const Type *Ty) const {
1762   MVT VT = getValueType(Ty, true);
1763   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
1764     return false;
1765
1766   // Can never fold addr of global into load/store.
1767   if (AM.BaseGV)
1768     return false;
1769
1770   switch (AM.Scale) {
1771   case 0:  // no scale reg, must be "r+i" or "r", or "i".
1772     break;
1773   case 1:
1774     if (Subtarget->isThumb())
1775       return false;
1776     // FALL THROUGH.
1777   default:
1778     // ARM doesn't support any R+R*scale+imm addr modes.
1779     if (AM.BaseOffs)
1780       return false;
1781
1782     if (!VT.isSimple())
1783       return false;
1784
1785     int Scale = AM.Scale;
1786     switch (VT.getSimpleVT()) {
1787     default: return false;
1788     case MVT::i1:
1789     case MVT::i8:
1790     case MVT::i32:
1791     case MVT::i64:
1792       // This assumes i64 is legalized to a pair of i32. If not (i.e.
1793       // ldrd / strd are used, then its address mode is same as i16.
1794       // r + r
1795       if (Scale < 0) Scale = -Scale;
1796       if (Scale == 1)
1797         return true;
1798       // r + r << imm
1799       return isPowerOf2_32(Scale & ~1);
1800     case MVT::i16:
1801       // r + r
1802       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
1803         return true;
1804       return false;
1805
1806     case MVT::isVoid:
1807       // Note, we allow "void" uses (basically, uses that aren't loads or
1808       // stores), because arm allows folding a scale into many arithmetic
1809       // operations.  This should be made more precise and revisited later.
1810
1811       // Allow r << imm, but the imm has to be a multiple of two.
1812       if (AM.Scale & 1) return false;
1813       return isPowerOf2_32(AM.Scale);
1814     }
1815     break;
1816   }
1817   return true;
1818 }
1819
1820 static bool getIndexedAddressParts(SDNode *Ptr, MVT VT,
1821                                    bool isSEXTLoad, SDValue &Base,
1822                                    SDValue &Offset, bool &isInc,
1823                                    SelectionDAG &DAG) {
1824   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
1825     return false;
1826
1827   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
1828     // AddressingMode 3
1829     Base = Ptr->getOperand(0);
1830     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1831       int RHSC = (int)RHS->getZExtValue();
1832       if (RHSC < 0 && RHSC > -256) {
1833         isInc = false;
1834         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1835         return true;
1836       }
1837     }
1838     isInc = (Ptr->getOpcode() == ISD::ADD);
1839     Offset = Ptr->getOperand(1);
1840     return true;
1841   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
1842     // AddressingMode 2
1843     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1844       int RHSC = (int)RHS->getZExtValue();
1845       if (RHSC < 0 && RHSC > -0x1000) {
1846         isInc = false;
1847         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1848         Base = Ptr->getOperand(0);
1849         return true;
1850       }
1851     }
1852
1853     if (Ptr->getOpcode() == ISD::ADD) {
1854       isInc = true;
1855       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
1856       if (ShOpcVal != ARM_AM::no_shift) {
1857         Base = Ptr->getOperand(1);
1858         Offset = Ptr->getOperand(0);
1859       } else {
1860         Base = Ptr->getOperand(0);
1861         Offset = Ptr->getOperand(1);
1862       }
1863       return true;
1864     }
1865
1866     isInc = (Ptr->getOpcode() == ISD::ADD);
1867     Base = Ptr->getOperand(0);
1868     Offset = Ptr->getOperand(1);
1869     return true;
1870   }
1871
1872   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
1873   return false;
1874 }
1875
1876 /// getPreIndexedAddressParts - returns true by value, base pointer and
1877 /// offset pointer and addressing mode by reference if the node's address
1878 /// can be legally represented as pre-indexed load / store address.
1879 bool
1880 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1881                                              SDValue &Offset,
1882                                              ISD::MemIndexedMode &AM,
1883                                              SelectionDAG &DAG) const {
1884   if (Subtarget->isThumb())
1885     return false;
1886
1887   MVT VT;
1888   SDValue Ptr;
1889   bool isSEXTLoad = false;
1890   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1891     Ptr = LD->getBasePtr();
1892     VT  = LD->getMemoryVT();
1893     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1894   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1895     Ptr = ST->getBasePtr();
1896     VT  = ST->getMemoryVT();
1897   } else
1898     return false;
1899
1900   bool isInc;
1901   bool isLegal = getIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base, Offset,
1902                                         isInc, DAG);
1903   if (isLegal) {
1904     AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
1905     return true;
1906   }
1907   return false;
1908 }
1909
1910 /// getPostIndexedAddressParts - returns true by value, base pointer and
1911 /// offset pointer and addressing mode by reference if this node can be
1912 /// combined with a load / store to form a post-indexed load / store.
1913 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
1914                                                    SDValue &Base,
1915                                                    SDValue &Offset,
1916                                                    ISD::MemIndexedMode &AM,
1917                                                    SelectionDAG &DAG) const {
1918   if (Subtarget->isThumb())
1919     return false;
1920
1921   MVT VT;
1922   SDValue Ptr;
1923   bool isSEXTLoad = false;
1924   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1925     VT  = LD->getMemoryVT();
1926     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1927   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1928     VT  = ST->getMemoryVT();
1929   } else
1930     return false;
1931
1932   bool isInc;
1933   bool isLegal = getIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
1934                                         isInc, DAG);
1935   if (isLegal) {
1936     AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
1937     return true;
1938   }
1939   return false;
1940 }
1941
1942 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1943                                                        const APInt &Mask,
1944                                                        APInt &KnownZero,
1945                                                        APInt &KnownOne,
1946                                                        const SelectionDAG &DAG,
1947                                                        unsigned Depth) const {
1948   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1949   switch (Op.getOpcode()) {
1950   default: break;
1951   case ARMISD::CMOV: {
1952     // Bits are known zero/one if known on the LHS and RHS.
1953     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
1954     if (KnownZero == 0 && KnownOne == 0) return;
1955
1956     APInt KnownZeroRHS, KnownOneRHS;
1957     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
1958                           KnownZeroRHS, KnownOneRHS, Depth+1);
1959     KnownZero &= KnownZeroRHS;
1960     KnownOne  &= KnownOneRHS;
1961     return;
1962   }
1963   }
1964 }
1965
1966 //===----------------------------------------------------------------------===//
1967 //                           ARM Inline Assembly Support
1968 //===----------------------------------------------------------------------===//
1969
1970 /// getConstraintType - Given a constraint letter, return the type of
1971 /// constraint it is for this target.
1972 ARMTargetLowering::ConstraintType
1973 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
1974   if (Constraint.size() == 1) {
1975     switch (Constraint[0]) {
1976     default:  break;
1977     case 'l': return C_RegisterClass;
1978     case 'w': return C_RegisterClass;
1979     }
1980   }
1981   return TargetLowering::getConstraintType(Constraint);
1982 }
1983
1984 std::pair<unsigned, const TargetRegisterClass*>
1985 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
1986                                                 MVT VT) const {
1987   if (Constraint.size() == 1) {
1988     // GCC RS6000 Constraint Letters
1989     switch (Constraint[0]) {
1990     case 'l':
1991       if (Subtarget->isThumb())
1992         return std::make_pair(0U, ARM::tGPRRegisterClass);
1993       else
1994         return std::make_pair(0U, ARM::GPRRegisterClass);
1995     case 'r':
1996       return std::make_pair(0U, ARM::GPRRegisterClass);
1997     case 'w':
1998       if (VT == MVT::f32)
1999         return std::make_pair(0U, ARM::SPRRegisterClass);
2000       if (VT == MVT::f64)
2001         return std::make_pair(0U, ARM::DPRRegisterClass);
2002       break;
2003     }
2004   }
2005   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
2006 }
2007
2008 std::vector<unsigned> ARMTargetLowering::
2009 getRegClassForInlineAsmConstraint(const std::string &Constraint,
2010                                   MVT VT) const {
2011   if (Constraint.size() != 1)
2012     return std::vector<unsigned>();
2013
2014   switch (Constraint[0]) {      // GCC ARM Constraint Letters
2015   default: break;
2016   case 'l':
2017     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
2018                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
2019                                  0);
2020   case 'r':
2021     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
2022                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
2023                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
2024                                  ARM::R12, ARM::LR, 0);
2025   case 'w':
2026     if (VT == MVT::f32)
2027       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
2028                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
2029                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
2030                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
2031                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
2032                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
2033                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
2034                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
2035     if (VT == MVT::f64)
2036       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
2037                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
2038                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
2039                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
2040       break;
2041   }
2042
2043   return std::vector<unsigned>();
2044 }
2045
2046 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
2047 /// vector.  If it is invalid, don't add anything to Ops.
2048 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
2049                                                      char Constraint,
2050                                                      bool hasMemory,
2051                                                      std::vector<SDValue>&Ops,
2052                                                      SelectionDAG &DAG) const {
2053   SDValue Result(0, 0);
2054
2055   switch (Constraint) {
2056   default: break;
2057   case 'I': case 'J': case 'K': case 'L':
2058   case 'M': case 'N': case 'O':
2059     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2060     if (!C)
2061       return;
2062
2063     int64_t CVal64 = C->getSExtValue();
2064     int CVal = (int) CVal64;
2065     // None of these constraints allow values larger than 32 bits.  Check
2066     // that the value fits in an int.
2067     if (CVal != CVal64)
2068       return;
2069
2070     switch (Constraint) {
2071       case 'I':
2072         if (Subtarget->isThumb()) {
2073           // This must be a constant between 0 and 255, for ADD immediates.
2074           if (CVal >= 0 && CVal <= 255)
2075             break;
2076         } else {
2077           // A constant that can be used as an immediate value in a
2078           // data-processing instruction.
2079           if (ARM_AM::getSOImmVal(CVal) != -1)
2080             break;
2081         }
2082         return;
2083
2084       case 'J':
2085         if (Subtarget->isThumb()) {
2086           // This must be a constant between -255 and -1, for negated ADD
2087           // immediates. This can be used in GCC with an "n" modifier that
2088           // prints the negated value, for use with SUB instructions. It is
2089           // not useful otherwise but is implemented for compatibility.
2090           if (CVal >= -255 && CVal <= -1)
2091             break;
2092         } else {
2093           // This must be a constant between -4095 and 4095. It is not clear
2094           // what this constraint is intended for. Implemented for
2095           // compatibility with GCC.
2096           if (CVal >= -4095 && CVal <= 4095)
2097             break;
2098         }
2099         return;
2100
2101       case 'K':
2102         if (Subtarget->isThumb()) {
2103           // A 32-bit value where only one byte has a nonzero value. Exclude
2104           // zero to match GCC. This constraint is used by GCC internally for
2105           // constants that can be loaded with a move/shift combination.
2106           // It is not useful otherwise but is implemented for compatibility.
2107           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
2108             break;
2109         } else {
2110           // A constant whose bitwise inverse can be used as an immediate
2111           // value in a data-processing instruction. This can be used in GCC
2112           // with a "B" modifier that prints the inverted value, for use with
2113           // BIC and MVN instructions. It is not useful otherwise but is
2114           // implemented for compatibility.
2115           if (ARM_AM::getSOImmVal(~CVal) != -1)
2116             break;
2117         }
2118         return;
2119
2120       case 'L':
2121         if (Subtarget->isThumb()) {
2122           // This must be a constant between -7 and 7,
2123           // for 3-operand ADD/SUB immediate instructions.
2124           if (CVal >= -7 && CVal < 7)
2125             break;
2126         } else {
2127           // A constant whose negation can be used as an immediate value in a
2128           // data-processing instruction. This can be used in GCC with an "n"
2129           // modifier that prints the negated value, for use with SUB
2130           // instructions. It is not useful otherwise but is implemented for
2131           // compatibility.
2132           if (ARM_AM::getSOImmVal(-CVal) != -1)
2133             break;
2134         }
2135         return;
2136
2137       case 'M':
2138         if (Subtarget->isThumb()) {
2139           // This must be a multiple of 4 between 0 and 1020, for
2140           // ADD sp + immediate.
2141           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
2142             break;
2143         } else {
2144           // A power of two or a constant between 0 and 32.  This is used in
2145           // GCC for the shift amount on shifted register operands, but it is
2146           // useful in general for any shift amounts.
2147           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
2148             break;
2149         }
2150         return;
2151
2152       case 'N':
2153         if (Subtarget->isThumb()) {
2154           // This must be a constant between 0 and 31, for shift amounts.
2155           if (CVal >= 0 && CVal <= 31)
2156             break;
2157         }
2158         return;
2159
2160       case 'O':
2161         if (Subtarget->isThumb()) {
2162           // This must be a multiple of 4 between -508 and 508, for
2163           // ADD/SUB sp = sp + immediate.
2164           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
2165             break;
2166         }
2167         return;
2168     }
2169     Result = DAG.getTargetConstant(CVal, Op.getValueType());
2170     break;
2171   }
2172
2173   if (Result.getNode()) {
2174     Ops.push_back(Result);
2175     return;
2176   }
2177   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
2178                                                       Ops, DAG);
2179 }