lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/Constants.h"
  25 #include "llvm/Instruction.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/CodeGen/MachineBasicBlock.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/SelectionDAG.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/ADT/VectorExtras.h"
  36 #include "llvm/Support/MathExtras.h"
  37 using namespace llvm;
  38
  39 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
  40     : TargetLowering(TM), ARMPCLabelIndex(0) {
  41   Subtarget = &TM.getSubtarget<ARMSubtarget>();
  42
  43   if (Subtarget->isTargetDarwin()) {
  44     // Don't have these.
  45     setLibcallName(RTLIB::UINTTOFP_I64_F32, NULL);
  46     setLibcallName(RTLIB::UINTTOFP_I64_F64, NULL);
  47
  48     // Uses VFP for Thumb libfuncs if available.
  49     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
  50       // Single-precision floating-point arithmetic.
  51       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
  52       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
  53       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
  54       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
  55
  56       // Double-precision floating-point arithmetic.
  57       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
  58       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
  59       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
  60       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
  61
  62       // Single-precision comparisons.
  63       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
  64       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
  65       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
  66       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
  67       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
  68       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
  69       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
  70       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
  71
  72       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
  73       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
  74       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
  75       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
  76       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
  77       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
  78       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
  79       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
  80
  81       // Double-precision comparisons.
  82       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
  83       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
  84       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
  85       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
  86       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
  87       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
  88       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
  89       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
  90
  91       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
  92       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
  93       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
  94       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
  95       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
  96       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
  97       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
  98       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
  99
 100       // Floating-point to integer conversions.
 101       // i64 conversions are done via library routines even when generating VFP
 102       // instructions, so use the same ones.
 103       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 104       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 105       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 106       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 107
 108       // Conversions between floating types.
 109       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 110       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 111
 112       // Integer to floating-point conversions.
 113       // i64 conversions are done via library routines even when generating VFP
 114       // instructions, so use the same ones.
 115       // FIXME: There appears to be some naming inconsistency in ARM libgcc: e.g.
 116       // __floatunsidf vs. __floatunssidfvfp.
 117       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 118       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 119       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 120       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 121     }
 122   }
 123
 124   addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 125   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 126     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 127     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 128
 129     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 130   }
 131   computeRegisterProperties();
 132
 133   // ARM does not have f32 extending load.
 134   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
 135
 136   // ARM does not have i1 sign extending load.
 137   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
 138
 139   // ARM supports all 4 flavors of integer indexed load / store.
 140   for (unsigned im = (unsigned)ISD::PRE_INC;
 141        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 142     setIndexedLoadAction(im,  MVT::i1,  Legal);
 143     setIndexedLoadAction(im,  MVT::i8,  Legal);
 144     setIndexedLoadAction(im,  MVT::i16, Legal);
 145     setIndexedLoadAction(im,  MVT::i32, Legal);
 146     setIndexedStoreAction(im, MVT::i1,  Legal);
 147     setIndexedStoreAction(im, MVT::i8,  Legal);
 148     setIndexedStoreAction(im, MVT::i16, Legal);
 149     setIndexedStoreAction(im, MVT::i32, Legal);
 150   }
 151
 152   // i64 operation support.
 153   if (Subtarget->isThumb()) {
 154     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 155     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 156     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 157     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 158     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 159   } else {
 160     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 161     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 162     if (!Subtarget->hasV6Ops())
 163       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 164   }
 165   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 166   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 167   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 168   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 169   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 170
 171   // ARM does not have ROTL.
 172   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 173   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
 174   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 175   if (!Subtarget->hasV5TOps() || Subtarget->isThumb())
 176     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 177
 178   // Only ARMv6 has BSWAP.
 179   if (!Subtarget->hasV6Ops())
 180     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 181
 182   // These are expanded into libcalls.
 183   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 184   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 185   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 186   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 187   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 188   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 189
 190   // Support label based line numbers.
 191   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 192   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 193
 194   setOperationAction(ISD::RET,           MVT::Other, Custom);
 195   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 196   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 197   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 198   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 199
 200   // Expand mem operations genericly.
 201   setOperationAction(ISD::MEMSET          , MVT::Other, Expand);
 202   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 203   setOperationAction(ISD::MEMMOVE         , MVT::Other, Expand);
 204
 205   // Use the default implementation.
 206   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 207   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 208   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 209   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 210   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 211   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 212   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 213   setOperationAction(ISD::MEMBARRIER        , MVT::Other, Expand);
 214
 215   if (!Subtarget->hasV6Ops()) {
 216     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 217     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 218   }
 219   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 220
 221   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb())
 222     // Turn f64->i64 into FMRRD iff target supports vfp2.
 223     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 224
 225   // We want to custom lower some of our intrinsics.
 226   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 227
 228   setOperationAction(ISD::SETCC    , MVT::i32, Expand);
 229   setOperationAction(ISD::SETCC    , MVT::f32, Expand);
 230   setOperationAction(ISD::SETCC    , MVT::f64, Expand);
 231   setOperationAction(ISD::SELECT   , MVT::i32, Expand);
 232   setOperationAction(ISD::SELECT   , MVT::f32, Expand);
 233   setOperationAction(ISD::SELECT   , MVT::f64, Expand);
 234   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 235   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 236   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 237
 238   setOperationAction(ISD::BRCOND   , MVT::Other, Expand);
 239   setOperationAction(ISD::BR_CC    , MVT::i32,   Custom);
 240   setOperationAction(ISD::BR_CC    , MVT::f32,   Custom);
 241   setOperationAction(ISD::BR_CC    , MVT::f64,   Custom);
 242   setOperationAction(ISD::BR_JT    , MVT::Other, Custom);
 243
 244   // We don't support sin/cos/fmod/copysign/pow
 245   setOperationAction(ISD::FSIN     , MVT::f64, Expand);
 246   setOperationAction(ISD::FSIN     , MVT::f32, Expand);
 247   setOperationAction(ISD::FCOS     , MVT::f32, Expand);
 248   setOperationAction(ISD::FCOS     , MVT::f64, Expand);
 249   setOperationAction(ISD::FREM     , MVT::f64, Expand);
 250   setOperationAction(ISD::FREM     , MVT::f32, Expand);
 251   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 252   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 253   setOperationAction(ISD::FPOW     , MVT::f64, Expand);
 254   setOperationAction(ISD::FPOW     , MVT::f32, Expand);
 255
 256   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 257   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 258   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 259   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 260   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 261
 262   // We have target-specific dag combine patterns for the following nodes:
 263   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 264
 265   setStackPointerRegisterToSaveRestore(ARM::SP);
 266   setSchedulingPreference(SchedulingForRegPressure);
 267   setIfCvtBlockSizeLimit(Subtarget->isThumb() ? 0 : 10);
 268   setIfCvtDupBlockSizeLimit(Subtarget->isThumb() ? 0 : 2);
 269
 270   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 271 }
 272
 273
 274 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 275   switch (Opcode) {
 276   default: return 0;
 277   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 278   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 279   case ARMISD::CALL:          return "ARMISD::CALL";
 280   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 281   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 282   case ARMISD::tCALL:         return "ARMISD::tCALL";
 283   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 284   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 285   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 286   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 287   case ARMISD::CMP:           return "ARMISD::CMP";
 288   case ARMISD::CMPNZ:         return "ARMISD::CMPNZ";
 289   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 290   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 291   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 292   case ARMISD::CMOV:          return "ARMISD::CMOV";
 293   case ARMISD::CNEG:          return "ARMISD::CNEG";
 294
 295   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 296   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 297   case ARMISD::SITOF:         return "ARMISD::SITOF";
 298   case ARMISD::UITOF:         return "ARMISD::UITOF";
 299
 300   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 301   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 302   case ARMISD::RRX:           return "ARMISD::RRX";
 303
 304   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 305   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 306
 307   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 308   }
 309 }
 310
 311 //===----------------------------------------------------------------------===//
 312 // Lowering Code
 313 //===----------------------------------------------------------------------===//
 314
 315
 316 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 317 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 318   switch (CC) {
 319   default: assert(0 && "Unknown condition code!");
 320   case ISD::SETNE:  return ARMCC::NE;
 321   case ISD::SETEQ:  return ARMCC::EQ;
 322   case ISD::SETGT:  return ARMCC::GT;
 323   case ISD::SETGE:  return ARMCC::GE;
 324   case ISD::SETLT:  return ARMCC::LT;
 325   case ISD::SETLE:  return ARMCC::LE;
 326   case ISD::SETUGT: return ARMCC::HI;
 327   case ISD::SETUGE: return ARMCC::HS;
 328   case ISD::SETULT: return ARMCC::LO;
 329   case ISD::SETULE: return ARMCC::LS;
 330   }
 331 }
 332
 333 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC. It
 334 /// returns true if the operands should be inverted to form the proper
 335 /// comparison.
 336 static bool FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 337                         ARMCC::CondCodes &CondCode2) {
 338   bool Invert = false;
 339   CondCode2 = ARMCC::AL;
 340   switch (CC) {
 341   default: assert(0 && "Unknown FP condition!");
 342   case ISD::SETEQ:
 343   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 344   case ISD::SETGT:
 345   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 346   case ISD::SETGE:
 347   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 348   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 349   case ISD::SETOLE: CondCode = ARMCC::GT; Invert = true; break;
 350   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 351   case ISD::SETO:   CondCode = ARMCC::VC; break;
 352   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 353   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 354   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 355   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 356   case ISD::SETLT:
 357   case ISD::SETULT: CondCode = ARMCC::LT; break;
 358   case ISD::SETLE:
 359   case ISD::SETULE: CondCode = ARMCC::LE; break;
 360   case ISD::SETNE:
 361   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 362   }
 363   return Invert;
 364 }
 365
 366 static void
 367 HowToPassArgument(MVT::ValueType ObjectVT, unsigned NumGPRs,
 368                   unsigned StackOffset, unsigned &NeededGPRs,
 369                   unsigned &NeededStackSize, unsigned &GPRPad,
 370                   unsigned &StackPad, ISD::ArgFlagsTy Flags) {
 371   NeededStackSize = 0;
 372   NeededGPRs = 0;
 373   StackPad = 0;
 374   GPRPad = 0;
 375   unsigned align = Flags.getOrigAlign();
 376   GPRPad = NumGPRs % ((align + 3)/4);
 377   StackPad = StackOffset % align;
 378   unsigned firstGPR = NumGPRs + GPRPad;
 379   switch (ObjectVT) {
 380   default: assert(0 && "Unhandled argument type!");
 381   case MVT::i32:
 382   case MVT::f32:
 383     if (firstGPR < 4)
 384       NeededGPRs = 1;
 385     else
 386       NeededStackSize = 4;
 387     break;
 388   case MVT::i64:
 389   case MVT::f64:
 390     if (firstGPR < 3)
 391       NeededGPRs = 2;
 392     else if (firstGPR == 3) {
 393       NeededGPRs = 1;
 394       NeededStackSize = 4;
 395     } else
 396       NeededStackSize = 8;
 397   }
 398 }
 399
 400 /// LowerCALL - Lowering a ISD::CALL node into a callseq_start <-
 401 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 402 /// nodes.
 403 SDOperand ARMTargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
 404   MVT::ValueType RetVT= Op.Val->getValueType(0);
 405   SDOperand Chain    = Op.getOperand(0);
 406   unsigned CallConv  = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
 407   assert((CallConv == CallingConv::C ||
 408           CallConv == CallingConv::Fast) && "unknown calling convention");
 409   SDOperand Callee   = Op.getOperand(4);
 410   unsigned NumOps    = (Op.getNumOperands() - 5) / 2;
 411   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 412   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 413
 414   // Count how many bytes are to be pushed on the stack.
 415   unsigned NumBytes = 0;
 416
 417   // Add up all the space actually used.
 418   for (unsigned i = 0; i < NumOps; ++i) {
 419     unsigned ObjSize;
 420     unsigned ObjGPRs;
 421     unsigned StackPad;
 422     unsigned GPRPad;
 423     MVT::ValueType ObjectVT = Op.getOperand(5+2*i).getValueType();
 424     ISD::ArgFlagsTy Flags =
 425       cast<ARG_FLAGSSDNode>(Op.getOperand(5+2*i+1))->getArgFlags();
 426     HowToPassArgument(ObjectVT, NumGPRs, NumBytes, ObjGPRs, ObjSize,
 427                       GPRPad, StackPad, Flags);
 428     NumBytes += ObjSize + StackPad;
 429     NumGPRs += ObjGPRs + GPRPad;
 430   }
 431
 432   // Adjust the stack pointer for the new arguments...
 433   // These operations are automatically eliminated by the prolog/epilog pass
 434   Chain = DAG.getCALLSEQ_START(Chain,
 435                                DAG.getConstant(NumBytes, MVT::i32));
 436
 437   SDOperand StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 438
 439   static const unsigned GPRArgRegs[] = {
 440     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 441   };
 442
 443   NumGPRs = 0;
 444   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
 445   std::vector<SDOperand> MemOpChains;
 446   for (unsigned i = 0; i != NumOps; ++i) {
 447     SDOperand Arg = Op.getOperand(5+2*i);
 448     ISD::ArgFlagsTy Flags =
 449       cast<ARG_FLAGSSDNode>(Op.getOperand(5+2*i+1))->getArgFlags();
 450     MVT::ValueType ArgVT = Arg.getValueType();
 451
 452     unsigned ObjSize;
 453     unsigned ObjGPRs;
 454     unsigned GPRPad;
 455     unsigned StackPad;
 456     HowToPassArgument(ArgVT, NumGPRs, ArgOffset, ObjGPRs,
 457                       ObjSize, GPRPad, StackPad, Flags);
 458     NumGPRs += GPRPad;
 459     ArgOffset += StackPad;
 460     if (ObjGPRs > 0) {
 461       switch (ArgVT) {
 462       default: assert(0 && "Unexpected ValueType for argument!");
 463       case MVT::i32:
 464         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Arg));
 465         break;
 466       case MVT::f32:
 467         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs],
 468                                  DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Arg)));
 469         break;
 470       case MVT::i64: {
 471         SDOperand Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Arg,
 472                                    DAG.getConstant(0, getPointerTy()));
 473         SDOperand Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Arg,
 474                                    DAG.getConstant(1, getPointerTy()));
 475         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Lo));
 476         if (ObjGPRs == 2)
 477           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1], Hi));
 478         else {
 479           SDOperand PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 480           PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 481           MemOpChains.push_back(DAG.getStore(Chain, Hi, PtrOff, NULL, 0));
 482         }
 483         break;
 484       }
 485       case MVT::f64: {
 486         SDOperand Cvt = DAG.getNode(ARMISD::FMRRD,
 487                                     DAG.getVTList(MVT::i32, MVT::i32),
 488                                     &Arg, 1);
 489         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Cvt));
 490         if (ObjGPRs == 2)
 491           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1],
 492                                               Cvt.getValue(1)));
 493         else {
 494           SDOperand PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 495           PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 496           MemOpChains.push_back(DAG.getStore(Chain, Cvt.getValue(1), PtrOff,
 497                                              NULL, 0));
 498         }
 499         break;
 500       }
 501       }
 502     } else {
 503       assert(ObjSize != 0);
 504       SDOperand PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
 505       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 506       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 507     }
 508
 509     NumGPRs += ObjGPRs;
 510     ArgOffset += ObjSize;
 511   }
 512
 513   if (!MemOpChains.empty())
 514     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 515                         &MemOpChains[0], MemOpChains.size());
 516
 517   // Build a sequence of copy-to-reg nodes chained together with token chain
 518   // and flag operands which copy the outgoing args into the appropriate regs.
 519   SDOperand InFlag;
 520   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 521     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
 522                              InFlag);
 523     InFlag = Chain.getValue(1);
 524   }
 525
 526   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 527   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 528   // node so that legalize doesn't hack it.
 529   bool isDirect = false;
 530   bool isARMFunc = false;
 531   bool isLocalARMFunc = false;
 532   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 533     GlobalValue *GV = G->getGlobal();
 534     isDirect = true;
 535     bool isExt = (GV->isDeclaration() || GV->hasWeakLinkage() ||
 536                   GV->hasLinkOnceLinkage());
 537     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
 538                    getTargetMachine().getRelocationModel() != Reloc::Static;
 539     isARMFunc = !Subtarget->isThumb() || isStub;
 540     // ARM call to a local ARM function is predicable.
 541     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
 542     // tBX takes a register source operand.
 543     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 544       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 545                                                            ARMCP::CPStub, 4);
 546       SDOperand CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 2);
 547       CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 548       Callee = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), CPAddr, NULL, 0);
 549       SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 550       Callee = DAG.getNode(ARMISD::PIC_ADD, getPointerTy(), Callee, PICLabel);
 551    } else
 552       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
 553   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 554     isDirect = true;
 555     bool isStub = Subtarget->isTargetDarwin() &&
 556                   getTargetMachine().getRelocationModel() != Reloc::Static;
 557     isARMFunc = !Subtarget->isThumb() || isStub;
 558     // tBX takes a register source operand.
 559     const char *Sym = S->getSymbol();
 560     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 561       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(Sym, ARMPCLabelIndex,
 562                                                            ARMCP::CPStub, 4);
 563       SDOperand CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 2);
 564       CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 565       Callee = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), CPAddr, NULL, 0);
 566       SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 567       Callee = DAG.getNode(ARMISD::PIC_ADD, getPointerTy(), Callee, PICLabel);
 568     } else
 569       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
 570   }
 571
 572   // FIXME: handle tail calls differently.
 573   unsigned CallOpc;
 574   if (Subtarget->isThumb()) {
 575     if (!Subtarget->hasV5TOps() && (!isDirect || isARMFunc))
 576       CallOpc = ARMISD::CALL_NOLINK;
 577     else
 578       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
 579   } else {
 580     CallOpc = (isDirect || Subtarget->hasV5TOps())
 581       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
 582       : ARMISD::CALL_NOLINK;
 583   }
 584   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb()) {
 585     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
 586     Chain = DAG.getCopyToReg(Chain, ARM::LR,
 587                              DAG.getNode(ISD::UNDEF, MVT::i32), InFlag);
 588     InFlag = Chain.getValue(1);
 589   }
 590
 591   std::vector<MVT::ValueType> NodeTys;
 592   NodeTys.push_back(MVT::Other);   // Returns a chain
 593   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 594
 595   std::vector<SDOperand> Ops;
 596   Ops.push_back(Chain);
 597   Ops.push_back(Callee);
 598
 599   // Add argument registers to the end of the list so that they are known live
 600   // into the call.
 601   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 602     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 603                                   RegsToPass[i].second.getValueType()));
 604
 605   if (InFlag.Val)
 606     Ops.push_back(InFlag);
 607   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
 608   InFlag = Chain.getValue(1);
 609
 610   Chain = DAG.getCALLSEQ_END(Chain,
 611                              DAG.getConstant(NumBytes, MVT::i32),
 612                              DAG.getConstant(0, MVT::i32),
 613                              InFlag);
 614   if (RetVT != MVT::Other)
 615     InFlag = Chain.getValue(1);
 616
 617   std::vector<SDOperand> ResultVals;
 618   NodeTys.clear();
 619
 620   // If the call has results, copy the values out of the ret val registers.
 621   switch (RetVT) {
 622   default: assert(0 && "Unexpected ret value!");
 623   case MVT::Other:
 624     break;
 625   case MVT::i32:
 626     Chain = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag).getValue(1);
 627     ResultVals.push_back(Chain.getValue(0));
 628     if (Op.Val->getValueType(1) == MVT::i32) {
 629       // Returns a i64 value.
 630       Chain = DAG.getCopyFromReg(Chain, ARM::R1, MVT::i32,
 631                                  Chain.getValue(2)).getValue(1);
 632       ResultVals.push_back(Chain.getValue(0));
 633       NodeTys.push_back(MVT::i32);
 634     }
 635     NodeTys.push_back(MVT::i32);
 636     break;
 637   case MVT::f32:
 638     Chain = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag).getValue(1);
 639     ResultVals.push_back(DAG.getNode(ISD::BIT_CONVERT, MVT::f32,
 640                                      Chain.getValue(0)));
 641     NodeTys.push_back(MVT::f32);
 642     break;
 643   case MVT::f64: {
 644     SDOperand Lo = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag);
 645     SDOperand Hi = DAG.getCopyFromReg(Lo, ARM::R1, MVT::i32, Lo.getValue(2));
 646     ResultVals.push_back(DAG.getNode(ARMISD::FMDRR, MVT::f64, Lo, Hi));
 647     NodeTys.push_back(MVT::f64);
 648     break;
 649   }
 650   }
 651
 652   NodeTys.push_back(MVT::Other);
 653
 654   if (ResultVals.empty())
 655     return Chain;
 656
 657   ResultVals.push_back(Chain);
 658   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys, &ResultVals[0],
 659                               ResultVals.size());
 660   return Res.getValue(Op.ResNo);
 661 }
 662
 663 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 664   SDOperand Copy;
 665   SDOperand Chain = Op.getOperand(0);
 666   switch(Op.getNumOperands()) {
 667   default:
 668     assert(0 && "Do not know how to return this many arguments!");
 669     abort();
 670   case 1: {
 671     SDOperand LR = DAG.getRegister(ARM::LR, MVT::i32);
 672     return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Chain);
 673   }
 674   case 3:
 675     Op = Op.getOperand(1);
 676     if (Op.getValueType() == MVT::f32) {
 677       Op = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
 678     } else if (Op.getValueType() == MVT::f64) {
 679       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
 680       // available.
 681       Op = DAG.getNode(ARMISD::FMRRD, DAG.getVTList(MVT::i32, MVT::i32), &Op,1);
 682       SDOperand Sign = DAG.getConstant(0, MVT::i32);
 683       return DAG.getNode(ISD::RET, MVT::Other, Chain, Op, Sign,
 684                          Op.getValue(1), Sign);
 685     }
 686     Copy = DAG.getCopyToReg(Chain, ARM::R0, Op, SDOperand());
 687     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 688       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 689     break;
 690   case 5:
 691     Copy = DAG.getCopyToReg(Chain, ARM::R1, Op.getOperand(3), SDOperand());
 692     Copy = DAG.getCopyToReg(Copy, ARM::R0, Op.getOperand(1), Copy.getValue(1));
 693     // If we haven't noted the R0+R1 are live out, do so now.
 694     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 695       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 696       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R1);
 697     }
 698     break;
 699   }
 700
 701   //We must use RET_FLAG instead of BRIND because BRIND doesn't have a flag
 702   return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 703 }
 704
 705 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
 706 // their target countpart wrapped in the ARMISD::Wrapper node. Suppose N is
 707 // one of the above mentioned nodes. It has to be wrapped because otherwise
 708 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
 709 // be used to form addressing mode. These wrapped nodes will be selected
 710 // into MOVi.
 711 static SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
 712   MVT::ValueType PtrVT = Op.getValueType();
 713   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 714   SDOperand Res;
 715   if (CP->isMachineConstantPoolEntry())
 716     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
 717                                     CP->getAlignment());
 718   else
 719     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
 720                                     CP->getAlignment());
 721   return DAG.getNode(ARMISD::Wrapper, MVT::i32, Res);
 722 }
 723
 724 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
 725 SDOperand
 726 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 727                                                  SelectionDAG &DAG) {
 728   MVT::ValueType PtrVT = getPointerTy();
 729   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 730   ARMConstantPoolValue *CPV =
 731     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 732                              PCAdj, "tlsgd", true);
 733   SDOperand Argument = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 734   Argument = DAG.getNode(ARMISD::Wrapper, MVT::i32, Argument);
 735   Argument = DAG.getLoad(PtrVT, DAG.getEntryNode(), Argument, NULL, 0);
 736   SDOperand Chain = Argument.getValue(1);
 737
 738   SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 739   Argument = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Argument, PICLabel);
 740
 741   // call __tls_get_addr.
 742   ArgListTy Args;
 743   ArgListEntry Entry;
 744   Entry.Node = Argument;
 745   Entry.Ty = (const Type *) Type::Int32Ty;
 746   Args.push_back(Entry);
 747   std::pair<SDOperand, SDOperand> CallResult =
 748     LowerCallTo(Chain, (const Type *) Type::Int32Ty, false, false, false,
 749                 CallingConv::C, false,
 750                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG);
 751   return CallResult.first;
 752 }
 753
 754 // Lower ISD::GlobalTLSAddress using the "initial exec" or
 755 // "local exec" model.
 756 SDOperand
 757 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
 758                                             SelectionDAG &DAG) {
 759   GlobalValue *GV = GA->getGlobal();
 760   SDOperand Offset;
 761   SDOperand Chain = DAG.getEntryNode();
 762   MVT::ValueType PtrVT = getPointerTy();
 763   // Get the Thread Pointer
 764   SDOperand ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, PtrVT);
 765
 766   if (GV->isDeclaration()){
 767     // initial exec model
 768     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 769     ARMConstantPoolValue *CPV =
 770       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 771                                PCAdj, "gottpoff", true);
 772     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 773     Offset = DAG.getNode(ARMISD::Wrapper, MVT::i32, Offset);
 774     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 775     Chain = Offset.getValue(1);
 776
 777     SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 778     Offset = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Offset, PICLabel);
 779
 780     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 781   } else {
 782     // local exec model
 783     ARMConstantPoolValue *CPV =
 784       new ARMConstantPoolValue(GV, ARMCP::CPValue, "tpoff");
 785     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 786     Offset = DAG.getNode(ARMISD::Wrapper, MVT::i32, Offset);
 787     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 788   }
 789
 790   // The address of the thread local variable is the add of the thread
 791   // pointer with the offset of the variable.
 792   return DAG.getNode(ISD::ADD, PtrVT, ThreadPointer, Offset);
 793 }
 794
 795 SDOperand
 796 ARMTargetLowering::LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
 797   // TODO: implement the "local dynamic" model
 798   assert(Subtarget->isTargetELF() &&
 799          "TLS not implemented for non-ELF targets");
 800   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
 801   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
 802   // otherwise use the "Local Exec" TLS Model
 803   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
 804     return LowerToTLSGeneralDynamicModel(GA, DAG);
 805   else
 806     return LowerToTLSExecModels(GA, DAG);
 807 }
 808
 809 SDOperand ARMTargetLowering::LowerGlobalAddressELF(SDOperand Op,
 810                                                    SelectionDAG &DAG) {
 811   MVT::ValueType PtrVT = getPointerTy();
 812   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 813   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 814   if (RelocM == Reloc::PIC_) {
 815     bool UseGOTOFF = GV->hasInternalLinkage() || GV->hasHiddenVisibility();
 816     ARMConstantPoolValue *CPV =
 817       new ARMConstantPoolValue(GV, ARMCP::CPValue, UseGOTOFF ? "GOTOFF":"GOT");
 818     SDOperand CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 819     CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 820     SDOperand Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 821     SDOperand Chain = Result.getValue(1);
 822     SDOperand GOT = DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, PtrVT);
 823     Result = DAG.getNode(ISD::ADD, PtrVT, Result, GOT);
 824     if (!UseGOTOFF)
 825       Result = DAG.getLoad(PtrVT, Chain, Result, NULL, 0);
 826     return Result;
 827   } else {
 828     SDOperand CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 2);
 829     CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 830     return DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 831   }
 832 }
 833
 834 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol
 835 /// even in non-static mode.
 836 static bool GVIsIndirectSymbol(GlobalValue *GV, Reloc::Model RelocM) {
 837   return RelocM != Reloc::Static &&
 838     (GV->hasWeakLinkage() || GV->hasLinkOnceLinkage() ||
 839      (GV->isDeclaration() && !GV->hasNotBeenReadFromBitcode()));
 840 }
 841
 842 SDOperand ARMTargetLowering::LowerGlobalAddressDarwin(SDOperand Op,
 843                                                       SelectionDAG &DAG) {
 844   MVT::ValueType PtrVT = getPointerTy();
 845   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 846   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 847   bool IsIndirect = GVIsIndirectSymbol(GV, RelocM);
 848   SDOperand CPAddr;
 849   if (RelocM == Reloc::Static)
 850     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 2);
 851   else {
 852     unsigned PCAdj = (RelocM != Reloc::PIC_)
 853       ? 0 : (Subtarget->isThumb() ? 4 : 8);
 854     ARMCP::ARMCPKind Kind = IsIndirect ? ARMCP::CPNonLazyPtr
 855       : ARMCP::CPValue;
 856     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 857                                                          Kind, PCAdj);
 858     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 859   }
 860   CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 861
 862   SDOperand Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 863   SDOperand Chain = Result.getValue(1);
 864
 865   if (RelocM == Reloc::PIC_) {
 866     SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 867     Result = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Result, PICLabel);
 868   }
 869   if (IsIndirect)
 870     Result = DAG.getLoad(PtrVT, Chain, Result, NULL, 0);
 871
 872   return Result;
 873 }
 874
 875 SDOperand ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDOperand Op,
 876                                                       SelectionDAG &DAG){
 877   assert(Subtarget->isTargetELF() &&
 878          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
 879   MVT::ValueType PtrVT = getPointerTy();
 880   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
 881   ARMConstantPoolValue *CPV = new ARMConstantPoolValue("_GLOBAL_OFFSET_TABLE_",
 882                                                        ARMPCLabelIndex,
 883                                                        ARMCP::CPValue, PCAdj);
 884   SDOperand CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 885   CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 886   SDOperand Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 887   SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 888   return DAG.getNode(ARMISD::PIC_ADD, PtrVT, Result, PICLabel);
 889 }
 890
 891 static SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
 892   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 893   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
 894   switch (IntNo) {
 895   default: return SDOperand();    // Don't custom lower most intrinsics.
 896   case Intrinsic::arm_thread_pointer:
 897       return DAG.getNode(ARMISD::THREAD_POINTER, PtrVT);
 898   }
 899 }
 900
 901 static SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG,
 902                               unsigned VarArgsFrameIndex) {
 903   // vastart just stores the address of the VarArgsFrameIndex slot into the
 904   // memory location argument.
 905   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 906   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
 907   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 908   return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
 909 }
 910
 911 static SDOperand LowerFORMAL_ARGUMENT(SDOperand Op, SelectionDAG &DAG,
 912                                       unsigned ArgNo, unsigned &NumGPRs,
 913                                       unsigned &ArgOffset) {
 914   MachineFunction &MF = DAG.getMachineFunction();
 915   MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 916   SDOperand Root = Op.getOperand(0);
 917   std::vector<SDOperand> ArgValues;
 918   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 919
 920   static const unsigned GPRArgRegs[] = {
 921     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 922   };
 923
 924   unsigned ObjSize;
 925   unsigned ObjGPRs;
 926   unsigned GPRPad;
 927   unsigned StackPad;
 928   ISD::ArgFlagsTy Flags =
 929     cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo + 3))->getArgFlags();
 930   HowToPassArgument(ObjectVT, NumGPRs, ArgOffset, ObjGPRs,
 931                     ObjSize, GPRPad, StackPad, Flags);
 932   NumGPRs += GPRPad;
 933   ArgOffset += StackPad;
 934
 935   SDOperand ArgValue;
 936   if (ObjGPRs == 1) {
 937     unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 938     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 939     ArgValue = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 940     if (ObjectVT == MVT::f32)
 941       ArgValue = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, ArgValue);
 942   } else if (ObjGPRs == 2) {
 943     unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 944     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 945     ArgValue = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 946
 947     VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 948     RegInfo.addLiveIn(GPRArgRegs[NumGPRs+1], VReg);
 949     SDOperand ArgValue2 = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 950
 951     assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 952     ArgValue = DAG.getNode(ARMISD::FMDRR, MVT::f64, ArgValue, ArgValue2);
 953   }
 954   NumGPRs += ObjGPRs;
 955
 956   if (ObjSize) {
 957     MachineFrameInfo *MFI = MF.getFrameInfo();
 958     int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 959     SDOperand FIN = DAG.getFrameIndex(FI, MVT::i32);
 960     if (ObjGPRs == 0)
 961       ArgValue = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 962     else {
 963       SDOperand ArgValue2 = DAG.getLoad(MVT::i32, Root, FIN, NULL, 0);
 964       assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 965       ArgValue = DAG.getNode(ARMISD::FMDRR, MVT::f64, ArgValue, ArgValue2);
 966     }
 967
 968     ArgOffset += ObjSize;   // Move on to the next argument.
 969   }
 970
 971   return ArgValue;
 972 }
 973
 974 SDOperand
 975 ARMTargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
 976   std::vector<SDOperand> ArgValues;
 977   SDOperand Root = Op.getOperand(0);
 978   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 979   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 980
 981   unsigned NumArgs = Op.Val->getNumValues()-1;
 982   for (unsigned ArgNo = 0; ArgNo < NumArgs; ++ArgNo)
 983     ArgValues.push_back(LowerFORMAL_ARGUMENT(Op, DAG, ArgNo,
 984                                              NumGPRs, ArgOffset));
 985
 986   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 987   if (isVarArg) {
 988     static const unsigned GPRArgRegs[] = {
 989       ARM::R0, ARM::R1, ARM::R2, ARM::R3
 990     };
 991
 992     MachineFunction &MF = DAG.getMachineFunction();
 993     MachineRegisterInfo &RegInfo = MF.getRegInfo();
 994     MachineFrameInfo *MFI = MF.getFrameInfo();
 995     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 996     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 997     unsigned VARegSize = (4 - NumGPRs) * 4;
 998     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
 999     if (VARegSaveSize) {
1000       // If this function is vararg, store any remaining integer argument regs
1001       // to their spots on the stack so that they may be loaded by deferencing
1002       // the result of va_next.
1003       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1004       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1005                                                  VARegSaveSize - VARegSize);
1006       SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1007
1008       SmallVector<SDOperand, 4> MemOps;
1009       for (; NumGPRs < 4; ++NumGPRs) {
1010         unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
1011         RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
1012         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1013         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1014         MemOps.push_back(Store);
1015         FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1016                           DAG.getConstant(4, getPointerTy()));
1017       }
1018       if (!MemOps.empty())
1019         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1020                            &MemOps[0], MemOps.size());
1021     } else
1022       // This will point to the next argument passed via stack.
1023       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1024   }
1025
1026   ArgValues.push_back(Root);
1027
1028   // Return the new list of results.
1029   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1030                                     Op.Val->value_end());
1031   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1032 }
1033
1034 /// isFloatingPointZero - Return true if this is +0.0.
1035 static bool isFloatingPointZero(SDOperand Op) {
1036   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1037     return CFP->getValueAPF().isPosZero();
1038   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
1039     // Maybe this has already been legalized into the constant pool?
1040     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1041       SDOperand WrapperOp = Op.getOperand(1).getOperand(0);
1042       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1043         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1044           return CFP->getValueAPF().isPosZero();
1045     }
1046   }
1047   return false;
1048 }
1049
1050 static bool isLegalCmpImmediate(unsigned C, bool isThumb) {
1051   return ( isThumb && (C & ~255U) == 0) ||
1052          (!isThumb && ARM_AM::getSOImmVal(C) != -1);
1053 }
1054
1055 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1056 /// the given operands.
1057 static SDOperand getARMCmp(SDOperand LHS, SDOperand RHS, ISD::CondCode CC,
1058                            SDOperand &ARMCC, SelectionDAG &DAG, bool isThumb) {
1059   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.Val)) {
1060     unsigned C = RHSC->getValue();
1061     if (!isLegalCmpImmediate(C, isThumb)) {
1062       // Constant does not fit, try adjusting it by one?
1063       switch (CC) {
1064       default: break;
1065       case ISD::SETLT:
1066       case ISD::SETGE:
1067         if (isLegalCmpImmediate(C-1, isThumb)) {
1068           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1069           RHS = DAG.getConstant(C-1, MVT::i32);
1070         }
1071         break;
1072       case ISD::SETULT:
1073       case ISD::SETUGE:
1074         if (C > 0 && isLegalCmpImmediate(C-1, isThumb)) {
1075           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1076           RHS = DAG.getConstant(C-1, MVT::i32);
1077         }
1078         break;
1079       case ISD::SETLE:
1080       case ISD::SETGT:
1081         if (isLegalCmpImmediate(C+1, isThumb)) {
1082           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1083           RHS = DAG.getConstant(C+1, MVT::i32);
1084         }
1085         break;
1086       case ISD::SETULE:
1087       case ISD::SETUGT:
1088         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb)) {
1089           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1090           RHS = DAG.getConstant(C+1, MVT::i32);
1091         }
1092         break;
1093       }
1094     }
1095   }
1096
1097   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1098   ARMISD::NodeType CompareType;
1099   switch (CondCode) {
1100   default:
1101     CompareType = ARMISD::CMP;
1102     break;
1103   case ARMCC::EQ:
1104   case ARMCC::NE:
1105   case ARMCC::MI:
1106   case ARMCC::PL:
1107     // Uses only N and Z Flags
1108     CompareType = ARMISD::CMPNZ;
1109     break;
1110   }
1111   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1112   return DAG.getNode(CompareType, MVT::Flag, LHS, RHS);
1113 }
1114
1115 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1116 static SDOperand getVFPCmp(SDOperand LHS, SDOperand RHS, SelectionDAG &DAG) {
1117   SDOperand Cmp;
1118   if (!isFloatingPointZero(RHS))
1119     Cmp = DAG.getNode(ARMISD::CMPFP, MVT::Flag, LHS, RHS);
1120   else
1121     Cmp = DAG.getNode(ARMISD::CMPFPw0, MVT::Flag, LHS);
1122   return DAG.getNode(ARMISD::FMSTAT, MVT::Flag, Cmp);
1123 }
1124
1125 static SDOperand LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG,
1126                                 const ARMSubtarget *ST) {
1127   MVT::ValueType VT = Op.getValueType();
1128   SDOperand LHS = Op.getOperand(0);
1129   SDOperand RHS = Op.getOperand(1);
1130   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1131   SDOperand TrueVal = Op.getOperand(2);
1132   SDOperand FalseVal = Op.getOperand(3);
1133
1134   if (LHS.getValueType() == MVT::i32) {
1135     SDOperand ARMCC;
1136     SDOperand CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1137     SDOperand Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb());
1138     return DAG.getNode(ARMISD::CMOV, VT, FalseVal, TrueVal, ARMCC, CCR, Cmp);
1139   }
1140
1141   ARMCC::CondCodes CondCode, CondCode2;
1142   if (FPCCToARMCC(CC, CondCode, CondCode2))
1143     std::swap(TrueVal, FalseVal);
1144
1145   SDOperand ARMCC = DAG.getConstant(CondCode, MVT::i32);
1146   SDOperand CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1147   SDOperand Cmp = getVFPCmp(LHS, RHS, DAG);
1148   SDOperand Result = DAG.getNode(ARMISD::CMOV, VT, FalseVal, TrueVal,
1149                                  ARMCC, CCR, Cmp);
1150   if (CondCode2 != ARMCC::AL) {
1151     SDOperand ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1152     // FIXME: Needs another CMP because flag can have but one use.
1153     SDOperand Cmp2 = getVFPCmp(LHS, RHS, DAG);
1154     Result = DAG.getNode(ARMISD::CMOV, VT, Result, TrueVal, ARMCC2, CCR, Cmp2);
1155   }
1156   return Result;
1157 }
1158
1159 static SDOperand LowerBR_CC(SDOperand Op, SelectionDAG &DAG,
1160                             const ARMSubtarget *ST) {
1161   SDOperand  Chain = Op.getOperand(0);
1162   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1163   SDOperand    LHS = Op.getOperand(2);
1164   SDOperand    RHS = Op.getOperand(3);
1165   SDOperand   Dest = Op.getOperand(4);
1166
1167   if (LHS.getValueType() == MVT::i32) {
1168     SDOperand ARMCC;
1169     SDOperand CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1170     SDOperand Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb());
1171     return DAG.getNode(ARMISD::BRCOND, MVT::Other, Chain, Dest, ARMCC, CCR,Cmp);
1172   }
1173
1174   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1175   ARMCC::CondCodes CondCode, CondCode2;
1176   if (FPCCToARMCC(CC, CondCode, CondCode2))
1177     // Swap the LHS/RHS of the comparison if needed.
1178     std::swap(LHS, RHS);
1179
1180   SDOperand Cmp = getVFPCmp(LHS, RHS, DAG);
1181   SDOperand ARMCC = DAG.getConstant(CondCode, MVT::i32);
1182   SDOperand CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1183   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1184   SDOperand Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1185   SDOperand Res = DAG.getNode(ARMISD::BRCOND, VTList, Ops, 5);
1186   if (CondCode2 != ARMCC::AL) {
1187     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1188     SDOperand Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1189     Res = DAG.getNode(ARMISD::BRCOND, VTList, Ops, 5);
1190   }
1191   return Res;
1192 }
1193
1194 SDOperand ARMTargetLowering::LowerBR_JT(SDOperand Op, SelectionDAG &DAG) {
1195   SDOperand Chain = Op.getOperand(0);
1196   SDOperand Table = Op.getOperand(1);
1197   SDOperand Index = Op.getOperand(2);
1198
1199   MVT::ValueType PTy = getPointerTy();
1200   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1201   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1202   SDOperand UId =  DAG.getConstant(AFI->createJumpTableUId(), PTy);
1203   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1204   Table = DAG.getNode(ARMISD::WrapperJT, MVT::i32, JTI, UId);
1205   Index = DAG.getNode(ISD::MUL, PTy, Index, DAG.getConstant(4, PTy));
1206   SDOperand Addr = DAG.getNode(ISD::ADD, PTy, Index, Table);
1207   bool isPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
1208   Addr = DAG.getLoad(isPIC ? (MVT::ValueType)MVT::i32 : PTy,
1209                      Chain, Addr, NULL, 0);
1210   Chain = Addr.getValue(1);
1211   if (isPIC)
1212     Addr = DAG.getNode(ISD::ADD, PTy, Addr, Table);
1213   return DAG.getNode(ARMISD::BR_JT, MVT::Other, Chain, Addr, JTI, UId);
1214 }
1215
1216 static SDOperand LowerFP_TO_INT(SDOperand Op, SelectionDAG &DAG) {
1217   unsigned Opc =
1218     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1219   Op = DAG.getNode(Opc, MVT::f32, Op.getOperand(0));
1220   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
1221 }
1222
1223 static SDOperand LowerINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
1224   MVT::ValueType VT = Op.getValueType();
1225   unsigned Opc =
1226     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1227
1228   Op = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Op.getOperand(0));
1229   return DAG.getNode(Opc, VT, Op);
1230 }
1231
1232 static SDOperand LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
1233   // Implement fcopysign with a fabs and a conditional fneg.
1234   SDOperand Tmp0 = Op.getOperand(0);
1235   SDOperand Tmp1 = Op.getOperand(1);
1236   MVT::ValueType VT = Op.getValueType();
1237   MVT::ValueType SrcVT = Tmp1.getValueType();
1238   SDOperand AbsVal = DAG.getNode(ISD::FABS, VT, Tmp0);
1239   SDOperand Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG);
1240   SDOperand ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1241   SDOperand CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1242   return DAG.getNode(ARMISD::CNEG, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1243 }
1244
1245 SDOperand ARMTargetLowering::LowerMEMCPYInline(SDOperand Chain,
1246                                                SDOperand Dest,
1247                                                SDOperand Source,
1248                                                unsigned Size,
1249                                                unsigned Align,
1250                                                SelectionDAG &DAG) {
1251   // Do repeated 4-byte loads and stores. To be improved.
1252   assert((Align & 3) == 0 && "Expected 4-byte aligned addresses!");
1253   unsigned BytesLeft = Size & 3;
1254   unsigned NumMemOps = Size >> 2;
1255   unsigned EmittedNumMemOps = 0;
1256   unsigned SrcOff = 0, DstOff = 0;
1257   MVT::ValueType VT = MVT::i32;
1258   unsigned VTSize = 4;
1259   unsigned i = 0;
1260   const unsigned MAX_LOADS_IN_LDM = 6;
1261   SDOperand TFOps[MAX_LOADS_IN_LDM];
1262   SDOperand Loads[MAX_LOADS_IN_LDM];
1263
1264   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1265   // same number of stores.  The loads and stores will get combined into
1266   // ldm/stm later on.
1267   while (EmittedNumMemOps < NumMemOps) {
1268     for (i = 0;
1269          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1270       Loads[i] = DAG.getLoad(VT, Chain,
1271                              DAG.getNode(ISD::ADD, MVT::i32, Source,
1272                                          DAG.getConstant(SrcOff, MVT::i32)),
1273                              NULL, 0);
1274       TFOps[i] = Loads[i].getValue(1);
1275       SrcOff += VTSize;
1276     }
1277     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1278
1279     for (i = 0;
1280          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1281       TFOps[i] = DAG.getStore(Chain, Loads[i],
1282                            DAG.getNode(ISD::ADD, MVT::i32, Dest,
1283                                        DAG.getConstant(DstOff, MVT::i32)),
1284                            NULL, 0);
1285       DstOff += VTSize;
1286     }
1287     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1288
1289     EmittedNumMemOps += i;
1290   }
1291
1292   if (BytesLeft == 0)
1293     return Chain;
1294
1295   // Issue loads / stores for the trailing (1 - 3) bytes.
1296   unsigned BytesLeftSave = BytesLeft;
1297   i = 0;
1298   while (BytesLeft) {
1299     if (BytesLeft >= 2) {
1300       VT = MVT::i16;
1301       VTSize = 2;
1302     } else {
1303       VT = MVT::i8;
1304       VTSize = 1;
1305     }
1306
1307     Loads[i] = DAG.getLoad(VT, Chain,
1308                            DAG.getNode(ISD::ADD, MVT::i32, Source,
1309                                        DAG.getConstant(SrcOff, MVT::i32)),
1310                            NULL, 0);
1311     TFOps[i] = Loads[i].getValue(1);
1312     ++i;
1313     SrcOff += VTSize;
1314     BytesLeft -= VTSize;
1315   }
1316   Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1317
1318   i = 0;
1319   BytesLeft = BytesLeftSave;
1320   while (BytesLeft) {
1321     if (BytesLeft >= 2) {
1322       VT = MVT::i16;
1323       VTSize = 2;
1324     } else {
1325       VT = MVT::i8;
1326       VTSize = 1;
1327     }
1328
1329     TFOps[i] = DAG.getStore(Chain, Loads[i],
1330                             DAG.getNode(ISD::ADD, MVT::i32, Dest,
1331                                         DAG.getConstant(DstOff, MVT::i32)),
1332                             NULL, 0);
1333     ++i;
1334     DstOff += VTSize;
1335     BytesLeft -= VTSize;
1336   }
1337   return DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1338 }
1339
1340 static SDNode *ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
1341   // Turn f64->i64 into FMRRD.
1342   assert(N->getValueType(0) == MVT::i64 &&
1343          N->getOperand(0).getValueType() == MVT::f64);
1344
1345   SDOperand Op = N->getOperand(0);
1346   SDOperand Cvt = DAG.getNode(ARMISD::FMRRD, DAG.getVTList(MVT::i32, MVT::i32),
1347                               &Op, 1);
1348
1349   // Merge the pieces into a single i64 value.
1350   return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Cvt, Cvt.getValue(1)).Val;
1351 }
1352
1353 static SDNode *ExpandSRx(SDNode *N, SelectionDAG &DAG, const ARMSubtarget *ST) {
1354   assert(N->getValueType(0) == MVT::i64 &&
1355          (N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
1356          "Unknown shift to lower!");
1357
1358   // We only lower SRA, SRL of 1 here, all others use generic lowering.
1359   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
1360       cast<ConstantSDNode>(N->getOperand(1))->getValue() != 1)
1361     return 0;
1362
1363   // If we are in thumb mode, we don't have RRX.
1364   if (ST->isThumb()) return 0;
1365
1366   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
1367   SDOperand Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
1368                              DAG.getConstant(0, MVT::i32));
1369   SDOperand Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
1370                              DAG.getConstant(1, MVT::i32));
1371
1372   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
1373   // captures the result into a carry flag.
1374   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
1375   Hi = DAG.getNode(Opc, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
1376
1377   // The low part is an ARMISD::RRX operand, which shifts the carry in.
1378   Lo = DAG.getNode(ARMISD::RRX, MVT::i32, Lo, Hi.getValue(1));
1379
1380   // Merge the pieces into a single i64 value.
1381  return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi).Val;
1382 }
1383
1384
1385 SDOperand ARMTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
1386   switch (Op.getOpcode()) {
1387   default: assert(0 && "Don't know how to custom lower this!"); abort();
1388   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
1389   case ISD::GlobalAddress:
1390     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
1391       LowerGlobalAddressELF(Op, DAG);
1392   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
1393   case ISD::CALL:          return LowerCALL(Op, DAG);
1394   case ISD::RET:           return LowerRET(Op, DAG);
1395   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
1396   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
1397   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
1398   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
1399   case ISD::SINT_TO_FP:
1400   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
1401   case ISD::FP_TO_SINT:
1402   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
1403   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
1404   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG);
1405   case ISD::RETURNADDR:    break;
1406   case ISD::FRAMEADDR:     break;
1407   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
1408   case ISD::MEMCPY:        return LowerMEMCPY(Op, DAG);
1409   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
1410
1411
1412   // FIXME: Remove these when LegalizeDAGTypes lands.
1413   case ISD::BIT_CONVERT:   return SDOperand(ExpandBIT_CONVERT(Op.Val, DAG), 0);
1414   case ISD::SRL:
1415   case ISD::SRA:           return SDOperand(ExpandSRx(Op.Val, DAG,Subtarget),0);
1416   }
1417   return SDOperand();
1418 }
1419
1420
1421 /// ExpandOperationResult - Provide custom lowering hooks for expanding
1422 /// operations.
1423 SDNode *ARMTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
1424   switch (N->getOpcode()) {
1425   default: assert(0 && "Don't know how to custom expand this!"); abort();
1426   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(N, DAG);
1427   case ISD::SRL:
1428   case ISD::SRA:           return ExpandSRx(N, DAG, Subtarget);
1429   }
1430 }
1431
1432
1433 //===----------------------------------------------------------------------===//
1434 //                           ARM Scheduler Hooks
1435 //===----------------------------------------------------------------------===//
1436
1437 MachineBasicBlock *
1438 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1439                                            MachineBasicBlock *BB) {
1440   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1441   switch (MI->getOpcode()) {
1442   default: assert(false && "Unexpected instr type to insert");
1443   case ARM::tMOVCCr: {
1444     // To "insert" a SELECT_CC instruction, we actually have to insert the
1445     // diamond control-flow pattern.  The incoming instruction knows the
1446     // destination vreg to set, the condition code register to branch on, the
1447     // true/false values to select between, and a branch opcode to use.
1448     const BasicBlock *LLVM_BB = BB->getBasicBlock();
1449     ilist<MachineBasicBlock>::iterator It = BB;
1450     ++It;
1451
1452     //  thisMBB:
1453     //  ...
1454     //   TrueVal = ...
1455     //   cmpTY ccX, r1, r2
1456     //   bCC copy1MBB
1457     //   fallthrough --> copy0MBB
1458     MachineBasicBlock *thisMBB  = BB;
1459     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
1460     MachineBasicBlock *sinkMBB  = new MachineBasicBlock(LLVM_BB);
1461     BuildMI(BB, TII->get(ARM::tBcc)).addMBB(sinkMBB)
1462       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
1463     MachineFunction *F = BB->getParent();
1464     F->getBasicBlockList().insert(It, copy0MBB);
1465     F->getBasicBlockList().insert(It, sinkMBB);
1466     // Update machine-CFG edges by first adding all successors of the current
1467     // block to the new block which will contain the Phi node for the select.
1468     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
1469         e = BB->succ_end(); i != e; ++i)
1470       sinkMBB->addSuccessor(*i);
1471     // Next, remove all successors of the current block, and add the true
1472     // and fallthrough blocks as its successors.
1473     while(!BB->succ_empty())
1474       BB->removeSuccessor(BB->succ_begin());
1475     BB->addSuccessor(copy0MBB);
1476     BB->addSuccessor(sinkMBB);
1477
1478     //  copy0MBB:
1479     //   %FalseValue = ...
1480     //   # fallthrough to sinkMBB
1481     BB = copy0MBB;
1482
1483     // Update machine-CFG edges
1484     BB->addSuccessor(sinkMBB);
1485
1486     //  sinkMBB:
1487     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1488     //  ...
1489     BB = sinkMBB;
1490     BuildMI(BB, TII->get(ARM::PHI), MI->getOperand(0).getReg())
1491       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
1492       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
1493
1494     delete MI;   // The pseudo instruction is gone now.
1495     return BB;
1496   }
1497   }
1498 }
1499
1500 //===----------------------------------------------------------------------===//
1501 //                           ARM Optimization Hooks
1502 //===----------------------------------------------------------------------===//
1503
1504 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
1505 static SDOperand PerformFMRRDCombine(SDNode *N,
1506                                      TargetLowering::DAGCombinerInfo &DCI) {
1507   // fmrrd(fmdrr x, y) -> x,y
1508   SDOperand InDouble = N->getOperand(0);
1509   if (InDouble.getOpcode() == ARMISD::FMDRR)
1510     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
1511   return SDOperand();
1512 }
1513
1514 SDOperand ARMTargetLowering::PerformDAGCombine(SDNode *N,
1515                                                DAGCombinerInfo &DCI) const {
1516   switch (N->getOpcode()) {
1517   default: break;
1518   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
1519   }
1520
1521   return SDOperand();
1522 }
1523
1524
1525 /// isLegalAddressImmediate - Return true if the integer value can be used
1526 /// as the offset of the target addressing mode for load / store of the
1527 /// given type.
1528 static bool isLegalAddressImmediate(int64_t V, MVT::ValueType VT,
1529                                     const ARMSubtarget *Subtarget) {
1530   if (V == 0)
1531     return true;
1532
1533   if (Subtarget->isThumb()) {
1534     if (V < 0)
1535       return false;
1536
1537     unsigned Scale = 1;
1538     switch (VT) {
1539     default: return false;
1540     case MVT::i1:
1541     case MVT::i8:
1542       // Scale == 1;
1543       break;
1544     case MVT::i16:
1545       // Scale == 2;
1546       Scale = 2;
1547       break;
1548     case MVT::i32:
1549       // Scale == 4;
1550       Scale = 4;
1551       break;
1552     }
1553
1554     if ((V & (Scale - 1)) != 0)
1555       return false;
1556     V /= Scale;
1557     return V == (V & ((1LL << 5) - 1));
1558   }
1559
1560   if (V < 0)
1561     V = - V;
1562   switch (VT) {
1563   default: return false;
1564   case MVT::i1:
1565   case MVT::i8:
1566   case MVT::i32:
1567     // +- imm12
1568     return V == (V & ((1LL << 12) - 1));
1569   case MVT::i16:
1570     // +- imm8
1571     return V == (V & ((1LL << 8) - 1));
1572   case MVT::f32:
1573   case MVT::f64:
1574     if (!Subtarget->hasVFP2())
1575       return false;
1576     if ((V & 3) != 0)
1577       return false;
1578     V >>= 2;
1579     return V == (V & ((1LL << 8) - 1));
1580   }
1581 }
1582
1583 /// isLegalAddressingMode - Return true if the addressing mode represented
1584 /// by AM is legal for this target, for a load/store of the specified type.
1585 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
1586                                               const Type *Ty) const {
1587   if (!isLegalAddressImmediate(AM.BaseOffs, getValueType(Ty), Subtarget))
1588     return false;
1589
1590   // Can never fold addr of global into load/store.
1591   if (AM.BaseGV)
1592     return false;
1593
1594   switch (AM.Scale) {
1595   case 0:  // no scale reg, must be "r+i" or "r", or "i".
1596     break;
1597   case 1:
1598     if (Subtarget->isThumb())
1599       return false;
1600     // FALL THROUGH.
1601   default:
1602     // ARM doesn't support any R+R*scale+imm addr modes.
1603     if (AM.BaseOffs)
1604       return false;
1605
1606     int Scale = AM.Scale;
1607     switch (getValueType(Ty)) {
1608     default: return false;
1609     case MVT::i1:
1610     case MVT::i8:
1611     case MVT::i32:
1612     case MVT::i64:
1613       // This assumes i64 is legalized to a pair of i32. If not (i.e.
1614       // ldrd / strd are used, then its address mode is same as i16.
1615       // r + r
1616       if (Scale < 0) Scale = -Scale;
1617       if (Scale == 1)
1618         return true;
1619       // r + r << imm
1620       return isPowerOf2_32(Scale & ~1);
1621     case MVT::i16:
1622       // r + r
1623       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
1624         return true;
1625       return false;
1626
1627     case MVT::isVoid:
1628       // Note, we allow "void" uses (basically, uses that aren't loads or
1629       // stores), because arm allows folding a scale into many arithmetic
1630       // operations.  This should be made more precise and revisited later.
1631
1632       // Allow r << imm, but the imm has to be a multiple of two.
1633       if (AM.Scale & 1) return false;
1634       return isPowerOf2_32(AM.Scale);
1635     }
1636     break;
1637   }
1638   return true;
1639 }
1640
1641
1642 static bool getIndexedAddressParts(SDNode *Ptr, MVT::ValueType VT,
1643                                    bool isSEXTLoad, SDOperand &Base,
1644                                    SDOperand &Offset, bool &isInc,
1645                                    SelectionDAG &DAG) {
1646   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
1647     return false;
1648
1649   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
1650     // AddressingMode 3
1651     Base = Ptr->getOperand(0);
1652     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1653       int RHSC = (int)RHS->getValue();
1654       if (RHSC < 0 && RHSC > -256) {
1655         isInc = false;
1656         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1657         return true;
1658       }
1659     }
1660     isInc = (Ptr->getOpcode() == ISD::ADD);
1661     Offset = Ptr->getOperand(1);
1662     return true;
1663   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
1664     // AddressingMode 2
1665     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1666       int RHSC = (int)RHS->getValue();
1667       if (RHSC < 0 && RHSC > -0x1000) {
1668         isInc = false;
1669         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1670         Base = Ptr->getOperand(0);
1671         return true;
1672       }
1673     }
1674
1675     if (Ptr->getOpcode() == ISD::ADD) {
1676       isInc = true;
1677       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
1678       if (ShOpcVal != ARM_AM::no_shift) {
1679         Base = Ptr->getOperand(1);
1680         Offset = Ptr->getOperand(0);
1681       } else {
1682         Base = Ptr->getOperand(0);
1683         Offset = Ptr->getOperand(1);
1684       }
1685       return true;
1686     }
1687
1688     isInc = (Ptr->getOpcode() == ISD::ADD);
1689     Base = Ptr->getOperand(0);
1690     Offset = Ptr->getOperand(1);
1691     return true;
1692   }
1693
1694   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
1695   return false;
1696 }
1697
1698 /// getPreIndexedAddressParts - returns true by value, base pointer and
1699 /// offset pointer and addressing mode by reference if the node's address
1700 /// can be legally represented as pre-indexed load / store address.
1701 bool
1702 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
1703                                              SDOperand &Offset,
1704                                              ISD::MemIndexedMode &AM,
1705                                              SelectionDAG &DAG) {
1706   if (Subtarget->isThumb())
1707     return false;
1708
1709   MVT::ValueType VT;
1710   SDOperand Ptr;
1711   bool isSEXTLoad = false;
1712   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1713     Ptr = LD->getBasePtr();
1714     VT  = LD->getMemoryVT();
1715     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1716   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1717     Ptr = ST->getBasePtr();
1718     VT  = ST->getMemoryVT();
1719   } else
1720     return false;
1721
1722   bool isInc;
1723   bool isLegal = getIndexedAddressParts(Ptr.Val, VT, isSEXTLoad, Base, Offset,
1724                                         isInc, DAG);
1725   if (isLegal) {
1726     AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
1727     return true;
1728   }
1729   return false;
1730 }
1731
1732 /// getPostIndexedAddressParts - returns true by value, base pointer and
1733 /// offset pointer and addressing mode by reference if this node can be
1734 /// combined with a load / store to form a post-indexed load / store.
1735 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
1736                                                    SDOperand &Base,
1737                                                    SDOperand &Offset,
1738                                                    ISD::MemIndexedMode &AM,
1739                                                    SelectionDAG &DAG) {
1740   if (Subtarget->isThumb())
1741     return false;
1742
1743   MVT::ValueType VT;
1744   SDOperand Ptr;
1745   bool isSEXTLoad = false;
1746   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1747     VT  = LD->getMemoryVT();
1748     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1749   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1750     VT  = ST->getMemoryVT();
1751   } else
1752     return false;
1753
1754   bool isInc;
1755   bool isLegal = getIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
1756                                         isInc, DAG);
1757   if (isLegal) {
1758     AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
1759     return true;
1760   }
1761   return false;
1762 }
1763
1764 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
1765                                                        const APInt &Mask,
1766                                                        APInt &KnownZero,
1767                                                        APInt &KnownOne,
1768                                                        const SelectionDAG &DAG,
1769                                                        unsigned Depth) const {
1770   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1771   switch (Op.getOpcode()) {
1772   default: break;
1773   case ARMISD::CMOV: {
1774     // Bits are known zero/one if known on the LHS and RHS.
1775     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
1776     if (KnownZero == 0 && KnownOne == 0) return;
1777
1778     APInt KnownZeroRHS, KnownOneRHS;
1779     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
1780                           KnownZeroRHS, KnownOneRHS, Depth+1);
1781     KnownZero &= KnownZeroRHS;
1782     KnownOne  &= KnownOneRHS;
1783     return;
1784   }
1785   }
1786 }
1787
1788 //===----------------------------------------------------------------------===//
1789 //                           ARM Inline Assembly Support
1790 //===----------------------------------------------------------------------===//
1791
1792 /// getConstraintType - Given a constraint letter, return the type of
1793 /// constraint it is for this target.
1794 ARMTargetLowering::ConstraintType
1795 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
1796   if (Constraint.size() == 1) {
1797     switch (Constraint[0]) {
1798     default:  break;
1799     case 'l': return C_RegisterClass;
1800     case 'w': return C_RegisterClass;
1801     }
1802   }
1803   return TargetLowering::getConstraintType(Constraint);
1804 }
1805
1806 std::pair<unsigned, const TargetRegisterClass*>
1807 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
1808                                                 MVT::ValueType VT) const {
1809   if (Constraint.size() == 1) {
1810     // GCC RS6000 Constraint Letters
1811     switch (Constraint[0]) {
1812     case 'l':
1813     // FIXME: in thumb mode, 'l' is only low-regs.
1814     // FALL THROUGH.
1815     case 'r':
1816       return std::make_pair(0U, ARM::GPRRegisterClass);
1817     case 'w':
1818       if (VT == MVT::f32)
1819         return std::make_pair(0U, ARM::SPRRegisterClass);
1820       if (VT == MVT::f64)
1821         return std::make_pair(0U, ARM::DPRRegisterClass);
1822       break;
1823     }
1824   }
1825   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
1826 }
1827
1828 std::vector<unsigned> ARMTargetLowering::
1829 getRegClassForInlineAsmConstraint(const std::string &Constraint,
1830                                   MVT::ValueType VT) const {
1831   if (Constraint.size() != 1)
1832     return std::vector<unsigned>();
1833
1834   switch (Constraint[0]) {      // GCC ARM Constraint Letters
1835   default: break;
1836   case 'l':
1837   case 'r':
1838     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
1839                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
1840                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
1841                                  ARM::R12, ARM::LR, 0);
1842   case 'w':
1843     if (VT == MVT::f32)
1844       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
1845                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
1846                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
1847                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
1848                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
1849                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
1850                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
1851                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
1852     if (VT == MVT::f64)
1853       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
1854                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
1855                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
1856                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
1857       break;
1858   }
1859
1860   return std::vector<unsigned>();
1861 }