lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/Constants.h"
  25 #include "llvm/Instruction.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/CodeGen/MachineBasicBlock.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/SelectionDAG.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/ADT/VectorExtras.h"
  36 #include "llvm/Support/MathExtras.h"
  37 using namespace llvm;
  38
  39 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
  40     : TargetLowering(TM), ARMPCLabelIndex(0) {
  41   Subtarget = &TM.getSubtarget<ARMSubtarget>();
  42
  43   if (Subtarget->isTargetDarwin()) {
  44     // Don't have these.
  45     setLibcallName(RTLIB::UINTTOFP_I64_F32, NULL);
  46     setLibcallName(RTLIB::UINTTOFP_I64_F64, NULL);
  47
  48     // Uses VFP for Thumb libfuncs if available.
  49     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
  50       // Single-precision floating-point arithmetic.
  51       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
  52       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
  53       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
  54       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
  55
  56       // Double-precision floating-point arithmetic.
  57       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
  58       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
  59       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
  60       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
  61
  62       // Single-precision comparisons.
  63       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
  64       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
  65       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
  66       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
  67       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
  68       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
  69       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
  70       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
  71
  72       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
  73       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
  74       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
  75       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
  76       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
  77       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
  78       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
  79       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
  80
  81       // Double-precision comparisons.
  82       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
  83       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
  84       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
  85       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
  86       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
  87       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
  88       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
  89       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
  90
  91       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
  92       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
  93       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
  94       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
  95       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
  96       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
  97       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
  98       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
  99
 100       // Floating-point to integer conversions.
 101       // i64 conversions are done via library routines even when generating VFP
 102       // instructions, so use the same ones.
 103       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 104       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 105       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 106       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 107
 108       // Conversions between floating types.
 109       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 110       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 111
 112       // Integer to floating-point conversions.
 113       // i64 conversions are done via library routines even when generating VFP
 114       // instructions, so use the same ones.
 115       // FIXME: There appears to be some naming inconsistency in ARM libgcc: e.g.
 116       // __floatunsidf vs. __floatunssidfvfp.
 117       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 118       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 119       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 120       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 121     }
 122   }
 123
 124   addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 125   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 126     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 127     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 128
 129     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 130   }
 131   computeRegisterProperties();
 132
 133   // ARM does not have f32 extending load.
 134   setLoadXAction(ISD::EXTLOAD, MVT::f32, Expand);
 135
 136   // ARM does not have i1 sign extending load.
 137   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
 138
 139   // ARM supports all 4 flavors of integer indexed load / store.
 140   for (unsigned im = (unsigned)ISD::PRE_INC;
 141        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 142     setIndexedLoadAction(im,  MVT::i1,  Legal);
 143     setIndexedLoadAction(im,  MVT::i8,  Legal);
 144     setIndexedLoadAction(im,  MVT::i16, Legal);
 145     setIndexedLoadAction(im,  MVT::i32, Legal);
 146     setIndexedStoreAction(im, MVT::i1,  Legal);
 147     setIndexedStoreAction(im, MVT::i8,  Legal);
 148     setIndexedStoreAction(im, MVT::i16, Legal);
 149     setIndexedStoreAction(im, MVT::i32, Legal);
 150   }
 151
 152   // i64 operation support.
 153   if (Subtarget->isThumb()) {
 154     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 155     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 156     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 157     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 158     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 159   } else {
 160     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 161     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 162     if (!Subtarget->hasV6Ops())
 163       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 164   }
 165   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 166   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 167   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 168   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 169   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 170
 171   // ARM does not have ROTL.
 172   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 173   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
 174   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 175   if (!Subtarget->hasV5TOps() || Subtarget->isThumb())
 176     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 177
 178   // Only ARMv6 has BSWAP.
 179   if (!Subtarget->hasV6Ops())
 180     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 181
 182   // These are expanded into libcalls.
 183   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 184   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 185   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 186   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 187   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 188   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 189
 190   // Support label based line numbers.
 191   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 192   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 193
 194   setOperationAction(ISD::RET,           MVT::Other, Custom);
 195   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 196   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 197   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 198   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 199
 200   // Use the default implementation.
 201   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 202   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 203   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 204   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 208   setOperationAction(ISD::MEMBARRIER        , MVT::Other, Expand);
 209
 210   if (!Subtarget->hasV6Ops()) {
 211     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 212     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 213   }
 214   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 215
 216   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb())
 217     // Turn f64->i64 into FMRRD iff target supports vfp2.
 218     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 219
 220   // We want to custom lower some of our intrinsics.
 221   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 222
 223   setOperationAction(ISD::SETCC    , MVT::i32, Expand);
 224   setOperationAction(ISD::SETCC    , MVT::f32, Expand);
 225   setOperationAction(ISD::SETCC    , MVT::f64, Expand);
 226   setOperationAction(ISD::SELECT   , MVT::i32, Expand);
 227   setOperationAction(ISD::SELECT   , MVT::f32, Expand);
 228   setOperationAction(ISD::SELECT   , MVT::f64, Expand);
 229   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 230   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 231   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 232
 233   setOperationAction(ISD::BRCOND   , MVT::Other, Expand);
 234   setOperationAction(ISD::BR_CC    , MVT::i32,   Custom);
 235   setOperationAction(ISD::BR_CC    , MVT::f32,   Custom);
 236   setOperationAction(ISD::BR_CC    , MVT::f64,   Custom);
 237   setOperationAction(ISD::BR_JT    , MVT::Other, Custom);
 238
 239   // We don't support sin/cos/fmod/copysign/pow
 240   setOperationAction(ISD::FSIN     , MVT::f64, Expand);
 241   setOperationAction(ISD::FSIN     , MVT::f32, Expand);
 242   setOperationAction(ISD::FCOS     , MVT::f32, Expand);
 243   setOperationAction(ISD::FCOS     , MVT::f64, Expand);
 244   setOperationAction(ISD::FREM     , MVT::f64, Expand);
 245   setOperationAction(ISD::FREM     , MVT::f32, Expand);
 246   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 247     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 248     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 249   }
 250   setOperationAction(ISD::FPOW     , MVT::f64, Expand);
 251   setOperationAction(ISD::FPOW     , MVT::f32, Expand);
 252
 253   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 254   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 255     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 256     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 257     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 258     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 259   }
 260
 261   // We have target-specific dag combine patterns for the following nodes:
 262   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 263
 264   setStackPointerRegisterToSaveRestore(ARM::SP);
 265   setSchedulingPreference(SchedulingForRegPressure);
 266   setIfCvtBlockSizeLimit(Subtarget->isThumb() ? 0 : 10);
 267   setIfCvtDupBlockSizeLimit(Subtarget->isThumb() ? 0 : 2);
 268
 269   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 270 }
 271
 272
 273 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 274   switch (Opcode) {
 275   default: return 0;
 276   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 277   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 278   case ARMISD::CALL:          return "ARMISD::CALL";
 279   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 280   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 281   case ARMISD::tCALL:         return "ARMISD::tCALL";
 282   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 283   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 284   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 285   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 286   case ARMISD::CMP:           return "ARMISD::CMP";
 287   case ARMISD::CMPNZ:         return "ARMISD::CMPNZ";
 288   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 289   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 290   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 291   case ARMISD::CMOV:          return "ARMISD::CMOV";
 292   case ARMISD::CNEG:          return "ARMISD::CNEG";
 293
 294   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 295   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 296   case ARMISD::SITOF:         return "ARMISD::SITOF";
 297   case ARMISD::UITOF:         return "ARMISD::UITOF";
 298
 299   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 300   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 301   case ARMISD::RRX:           return "ARMISD::RRX";
 302
 303   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 304   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 305
 306   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 307   }
 308 }
 309
 310 //===----------------------------------------------------------------------===//
 311 // Lowering Code
 312 //===----------------------------------------------------------------------===//
 313
 314
 315 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 316 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 317   switch (CC) {
 318   default: assert(0 && "Unknown condition code!");
 319   case ISD::SETNE:  return ARMCC::NE;
 320   case ISD::SETEQ:  return ARMCC::EQ;
 321   case ISD::SETGT:  return ARMCC::GT;
 322   case ISD::SETGE:  return ARMCC::GE;
 323   case ISD::SETLT:  return ARMCC::LT;
 324   case ISD::SETLE:  return ARMCC::LE;
 325   case ISD::SETUGT: return ARMCC::HI;
 326   case ISD::SETUGE: return ARMCC::HS;
 327   case ISD::SETULT: return ARMCC::LO;
 328   case ISD::SETULE: return ARMCC::LS;
 329   }
 330 }
 331
 332 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC. It
 333 /// returns true if the operands should be inverted to form the proper
 334 /// comparison.
 335 static bool FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 336                         ARMCC::CondCodes &CondCode2) {
 337   bool Invert = false;
 338   CondCode2 = ARMCC::AL;
 339   switch (CC) {
 340   default: assert(0 && "Unknown FP condition!");
 341   case ISD::SETEQ:
 342   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 343   case ISD::SETGT:
 344   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 345   case ISD::SETGE:
 346   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 347   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 348   case ISD::SETOLE: CondCode = ARMCC::GT; Invert = true; break;
 349   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 350   case ISD::SETO:   CondCode = ARMCC::VC; break;
 351   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 352   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 353   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 354   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 355   case ISD::SETLT:
 356   case ISD::SETULT: CondCode = ARMCC::LT; break;
 357   case ISD::SETLE:
 358   case ISD::SETULE: CondCode = ARMCC::LE; break;
 359   case ISD::SETNE:
 360   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 361   }
 362   return Invert;
 363 }
 364
 365 static void
 366 HowToPassArgument(MVT::ValueType ObjectVT, unsigned NumGPRs,
 367                   unsigned StackOffset, unsigned &NeededGPRs,
 368                   unsigned &NeededStackSize, unsigned &GPRPad,
 369                   unsigned &StackPad, ISD::ArgFlagsTy Flags) {
 370   NeededStackSize = 0;
 371   NeededGPRs = 0;
 372   StackPad = 0;
 373   GPRPad = 0;
 374   unsigned align = Flags.getOrigAlign();
 375   GPRPad = NumGPRs % ((align + 3)/4);
 376   StackPad = StackOffset % align;
 377   unsigned firstGPR = NumGPRs + GPRPad;
 378   switch (ObjectVT) {
 379   default: assert(0 && "Unhandled argument type!");
 380   case MVT::i32:
 381   case MVT::f32:
 382     if (firstGPR < 4)
 383       NeededGPRs = 1;
 384     else
 385       NeededStackSize = 4;
 386     break;
 387   case MVT::i64:
 388   case MVT::f64:
 389     if (firstGPR < 3)
 390       NeededGPRs = 2;
 391     else if (firstGPR == 3) {
 392       NeededGPRs = 1;
 393       NeededStackSize = 4;
 394     } else
 395       NeededStackSize = 8;
 396   }
 397 }
 398
 399 /// LowerCALL - Lowering a ISD::CALL node into a callseq_start <-
 400 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 401 /// nodes.
 402 SDOperand ARMTargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
 403   MVT::ValueType RetVT= Op.Val->getValueType(0);
 404   SDOperand Chain    = Op.getOperand(0);
 405   unsigned CallConv  = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
 406   assert((CallConv == CallingConv::C ||
 407           CallConv == CallingConv::Fast) && "unknown calling convention");
 408   SDOperand Callee   = Op.getOperand(4);
 409   unsigned NumOps    = (Op.getNumOperands() - 5) / 2;
 410   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 411   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 412
 413   // Count how many bytes are to be pushed on the stack.
 414   unsigned NumBytes = 0;
 415
 416   // Add up all the space actually used.
 417   for (unsigned i = 0; i < NumOps; ++i) {
 418     unsigned ObjSize;
 419     unsigned ObjGPRs;
 420     unsigned StackPad;
 421     unsigned GPRPad;
 422     MVT::ValueType ObjectVT = Op.getOperand(5+2*i).getValueType();
 423     ISD::ArgFlagsTy Flags =
 424       cast<ARG_FLAGSSDNode>(Op.getOperand(5+2*i+1))->getArgFlags();
 425     HowToPassArgument(ObjectVT, NumGPRs, NumBytes, ObjGPRs, ObjSize,
 426                       GPRPad, StackPad, Flags);
 427     NumBytes += ObjSize + StackPad;
 428     NumGPRs += ObjGPRs + GPRPad;
 429   }
 430
 431   // Adjust the stack pointer for the new arguments...
 432   // These operations are automatically eliminated by the prolog/epilog pass
 433   Chain = DAG.getCALLSEQ_START(Chain,
 434                                DAG.getConstant(NumBytes, MVT::i32));
 435
 436   SDOperand StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 437
 438   static const unsigned GPRArgRegs[] = {
 439     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 440   };
 441
 442   NumGPRs = 0;
 443   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
 444   std::vector<SDOperand> MemOpChains;
 445   for (unsigned i = 0; i != NumOps; ++i) {
 446     SDOperand Arg = Op.getOperand(5+2*i);
 447     ISD::ArgFlagsTy Flags =
 448       cast<ARG_FLAGSSDNode>(Op.getOperand(5+2*i+1))->getArgFlags();
 449     MVT::ValueType ArgVT = Arg.getValueType();
 450
 451     unsigned ObjSize;
 452     unsigned ObjGPRs;
 453     unsigned GPRPad;
 454     unsigned StackPad;
 455     HowToPassArgument(ArgVT, NumGPRs, ArgOffset, ObjGPRs,
 456                       ObjSize, GPRPad, StackPad, Flags);
 457     NumGPRs += GPRPad;
 458     ArgOffset += StackPad;
 459     if (ObjGPRs > 0) {
 460       switch (ArgVT) {
 461       default: assert(0 && "Unexpected ValueType for argument!");
 462       case MVT::i32:
 463         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Arg));
 464         break;
 465       case MVT::f32:
 466         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs],
 467                                  DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Arg)));
 468         break;
 469       case MVT::i64: {
 470         SDOperand Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Arg,
 471                                    DAG.getConstant(0, getPointerTy()));
 472         SDOperand Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Arg,
 473                                    DAG.getConstant(1, getPointerTy()));
 474         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Lo));
 475         if (ObjGPRs == 2)
 476           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1], Hi));
 477         else {
 478           SDOperand PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 479           PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 480           MemOpChains.push_back(DAG.getStore(Chain, Hi, PtrOff, NULL, 0));
 481         }
 482         break;
 483       }
 484       case MVT::f64: {
 485         SDOperand Cvt = DAG.getNode(ARMISD::FMRRD,
 486                                     DAG.getVTList(MVT::i32, MVT::i32),
 487                                     &Arg, 1);
 488         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Cvt));
 489         if (ObjGPRs == 2)
 490           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1],
 491                                               Cvt.getValue(1)));
 492         else {
 493           SDOperand PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 494           PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 495           MemOpChains.push_back(DAG.getStore(Chain, Cvt.getValue(1), PtrOff,
 496                                              NULL, 0));
 497         }
 498         break;
 499       }
 500       }
 501     } else {
 502       assert(ObjSize != 0);
 503       SDOperand PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
 504       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 505       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 506     }
 507
 508     NumGPRs += ObjGPRs;
 509     ArgOffset += ObjSize;
 510   }
 511
 512   if (!MemOpChains.empty())
 513     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 514                         &MemOpChains[0], MemOpChains.size());
 515
 516   // Build a sequence of copy-to-reg nodes chained together with token chain
 517   // and flag operands which copy the outgoing args into the appropriate regs.
 518   SDOperand InFlag;
 519   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 520     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
 521                              InFlag);
 522     InFlag = Chain.getValue(1);
 523   }
 524
 525   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 526   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 527   // node so that legalize doesn't hack it.
 528   bool isDirect = false;
 529   bool isARMFunc = false;
 530   bool isLocalARMFunc = false;
 531   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 532     GlobalValue *GV = G->getGlobal();
 533     isDirect = true;
 534     bool isExt = (GV->isDeclaration() || GV->hasWeakLinkage() ||
 535                   GV->hasLinkOnceLinkage());
 536     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
 537                    getTargetMachine().getRelocationModel() != Reloc::Static;
 538     isARMFunc = !Subtarget->isThumb() || isStub;
 539     // ARM call to a local ARM function is predicable.
 540     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
 541     // tBX takes a register source operand.
 542     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 543       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 544                                                            ARMCP::CPStub, 4);
 545       SDOperand CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 2);
 546       CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 547       Callee = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), CPAddr, NULL, 0);
 548       SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 549       Callee = DAG.getNode(ARMISD::PIC_ADD, getPointerTy(), Callee, PICLabel);
 550    } else
 551       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
 552   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 553     isDirect = true;
 554     bool isStub = Subtarget->isTargetDarwin() &&
 555                   getTargetMachine().getRelocationModel() != Reloc::Static;
 556     isARMFunc = !Subtarget->isThumb() || isStub;
 557     // tBX takes a register source operand.
 558     const char *Sym = S->getSymbol();
 559     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 560       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(Sym, ARMPCLabelIndex,
 561                                                            ARMCP::CPStub, 4);
 562       SDOperand CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 2);
 563       CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 564       Callee = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), CPAddr, NULL, 0);
 565       SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 566       Callee = DAG.getNode(ARMISD::PIC_ADD, getPointerTy(), Callee, PICLabel);
 567     } else
 568       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
 569   }
 570
 571   // FIXME: handle tail calls differently.
 572   unsigned CallOpc;
 573   if (Subtarget->isThumb()) {
 574     if (!Subtarget->hasV5TOps() && (!isDirect || isARMFunc))
 575       CallOpc = ARMISD::CALL_NOLINK;
 576     else
 577       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
 578   } else {
 579     CallOpc = (isDirect || Subtarget->hasV5TOps())
 580       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
 581       : ARMISD::CALL_NOLINK;
 582   }
 583   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb()) {
 584     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
 585     Chain = DAG.getCopyToReg(Chain, ARM::LR,
 586                              DAG.getNode(ISD::UNDEF, MVT::i32), InFlag);
 587     InFlag = Chain.getValue(1);
 588   }
 589
 590   std::vector<MVT::ValueType> NodeTys;
 591   NodeTys.push_back(MVT::Other);   // Returns a chain
 592   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
 593
 594   std::vector<SDOperand> Ops;
 595   Ops.push_back(Chain);
 596   Ops.push_back(Callee);
 597
 598   // Add argument registers to the end of the list so that they are known live
 599   // into the call.
 600   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 601     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 602                                   RegsToPass[i].second.getValueType()));
 603
 604   if (InFlag.Val)
 605     Ops.push_back(InFlag);
 606   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
 607   InFlag = Chain.getValue(1);
 608
 609   Chain = DAG.getCALLSEQ_END(Chain,
 610                              DAG.getConstant(NumBytes, MVT::i32),
 611                              DAG.getConstant(0, MVT::i32),
 612                              InFlag);
 613   if (RetVT != MVT::Other)
 614     InFlag = Chain.getValue(1);
 615
 616   std::vector<SDOperand> ResultVals;
 617   NodeTys.clear();
 618
 619   // If the call has results, copy the values out of the ret val registers.
 620   switch (RetVT) {
 621   default: assert(0 && "Unexpected ret value!");
 622   case MVT::Other:
 623     break;
 624   case MVT::i32:
 625     Chain = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag).getValue(1);
 626     ResultVals.push_back(Chain.getValue(0));
 627     if (Op.Val->getValueType(1) == MVT::i32) {
 628       // Returns a i64 value.
 629       Chain = DAG.getCopyFromReg(Chain, ARM::R1, MVT::i32,
 630                                  Chain.getValue(2)).getValue(1);
 631       ResultVals.push_back(Chain.getValue(0));
 632       NodeTys.push_back(MVT::i32);
 633     }
 634     NodeTys.push_back(MVT::i32);
 635     break;
 636   case MVT::f32:
 637     Chain = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag).getValue(1);
 638     ResultVals.push_back(DAG.getNode(ISD::BIT_CONVERT, MVT::f32,
 639                                      Chain.getValue(0)));
 640     NodeTys.push_back(MVT::f32);
 641     break;
 642   case MVT::f64: {
 643     SDOperand Lo = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag);
 644     SDOperand Hi = DAG.getCopyFromReg(Lo, ARM::R1, MVT::i32, Lo.getValue(2));
 645     ResultVals.push_back(DAG.getNode(ARMISD::FMDRR, MVT::f64, Lo, Hi));
 646     NodeTys.push_back(MVT::f64);
 647     break;
 648   }
 649   }
 650
 651   NodeTys.push_back(MVT::Other);
 652
 653   if (ResultVals.empty())
 654     return Chain;
 655
 656   ResultVals.push_back(Chain);
 657   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys, &ResultVals[0],
 658                               ResultVals.size());
 659   return Res.getValue(Op.ResNo);
 660 }
 661
 662 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG) {
 663   SDOperand Copy;
 664   SDOperand Chain = Op.getOperand(0);
 665   switch(Op.getNumOperands()) {
 666   default:
 667     assert(0 && "Do not know how to return this many arguments!");
 668     abort();
 669   case 1: {
 670     SDOperand LR = DAG.getRegister(ARM::LR, MVT::i32);
 671     return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Chain);
 672   }
 673   case 3:
 674     Op = Op.getOperand(1);
 675     if (Op.getValueType() == MVT::f32) {
 676       Op = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
 677     } else if (Op.getValueType() == MVT::f64) {
 678       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
 679       // available.
 680       Op = DAG.getNode(ARMISD::FMRRD, DAG.getVTList(MVT::i32, MVT::i32), &Op,1);
 681       SDOperand Sign = DAG.getConstant(0, MVT::i32);
 682       return DAG.getNode(ISD::RET, MVT::Other, Chain, Op, Sign,
 683                          Op.getValue(1), Sign);
 684     }
 685     Copy = DAG.getCopyToReg(Chain, ARM::R0, Op, SDOperand());
 686     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 687       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 688     break;
 689   case 5:
 690     Copy = DAG.getCopyToReg(Chain, ARM::R1, Op.getOperand(3), SDOperand());
 691     Copy = DAG.getCopyToReg(Copy, ARM::R0, Op.getOperand(1), Copy.getValue(1));
 692     // If we haven't noted the R0+R1 are live out, do so now.
 693     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 694       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 695       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R1);
 696     }
 697     break;
 698   }
 699
 700   //We must use RET_FLAG instead of BRIND because BRIND doesn't have a flag
 701   return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 702 }
 703
 704 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
 705 // their target countpart wrapped in the ARMISD::Wrapper node. Suppose N is
 706 // one of the above mentioned nodes. It has to be wrapped because otherwise
 707 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
 708 // be used to form addressing mode. These wrapped nodes will be selected
 709 // into MOVi.
 710 static SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
 711   MVT::ValueType PtrVT = Op.getValueType();
 712   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 713   SDOperand Res;
 714   if (CP->isMachineConstantPoolEntry())
 715     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
 716                                     CP->getAlignment());
 717   else
 718     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
 719                                     CP->getAlignment());
 720   return DAG.getNode(ARMISD::Wrapper, MVT::i32, Res);
 721 }
 722
 723 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
 724 SDOperand
 725 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 726                                                  SelectionDAG &DAG) {
 727   MVT::ValueType PtrVT = getPointerTy();
 728   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 729   ARMConstantPoolValue *CPV =
 730     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 731                              PCAdj, "tlsgd", true);
 732   SDOperand Argument = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 733   Argument = DAG.getNode(ARMISD::Wrapper, MVT::i32, Argument);
 734   Argument = DAG.getLoad(PtrVT, DAG.getEntryNode(), Argument, NULL, 0);
 735   SDOperand Chain = Argument.getValue(1);
 736
 737   SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 738   Argument = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Argument, PICLabel);
 739
 740   // call __tls_get_addr.
 741   ArgListTy Args;
 742   ArgListEntry Entry;
 743   Entry.Node = Argument;
 744   Entry.Ty = (const Type *) Type::Int32Ty;
 745   Args.push_back(Entry);
 746   std::pair<SDOperand, SDOperand> CallResult =
 747     LowerCallTo(Chain, (const Type *) Type::Int32Ty, false, false, false,
 748                 CallingConv::C, false,
 749                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG);
 750   return CallResult.first;
 751 }
 752
 753 // Lower ISD::GlobalTLSAddress using the "initial exec" or
 754 // "local exec" model.
 755 SDOperand
 756 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
 757                                             SelectionDAG &DAG) {
 758   GlobalValue *GV = GA->getGlobal();
 759   SDOperand Offset;
 760   SDOperand Chain = DAG.getEntryNode();
 761   MVT::ValueType PtrVT = getPointerTy();
 762   // Get the Thread Pointer
 763   SDOperand ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, PtrVT);
 764
 765   if (GV->isDeclaration()){
 766     // initial exec model
 767     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 768     ARMConstantPoolValue *CPV =
 769       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 770                                PCAdj, "gottpoff", true);
 771     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 772     Offset = DAG.getNode(ARMISD::Wrapper, MVT::i32, Offset);
 773     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 774     Chain = Offset.getValue(1);
 775
 776     SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 777     Offset = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Offset, PICLabel);
 778
 779     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 780   } else {
 781     // local exec model
 782     ARMConstantPoolValue *CPV =
 783       new ARMConstantPoolValue(GV, ARMCP::CPValue, "tpoff");
 784     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 785     Offset = DAG.getNode(ARMISD::Wrapper, MVT::i32, Offset);
 786     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 787   }
 788
 789   // The address of the thread local variable is the add of the thread
 790   // pointer with the offset of the variable.
 791   return DAG.getNode(ISD::ADD, PtrVT, ThreadPointer, Offset);
 792 }
 793
 794 SDOperand
 795 ARMTargetLowering::LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
 796   // TODO: implement the "local dynamic" model
 797   assert(Subtarget->isTargetELF() &&
 798          "TLS not implemented for non-ELF targets");
 799   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
 800   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
 801   // otherwise use the "Local Exec" TLS Model
 802   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
 803     return LowerToTLSGeneralDynamicModel(GA, DAG);
 804   else
 805     return LowerToTLSExecModels(GA, DAG);
 806 }
 807
 808 SDOperand ARMTargetLowering::LowerGlobalAddressELF(SDOperand Op,
 809                                                    SelectionDAG &DAG) {
 810   MVT::ValueType PtrVT = getPointerTy();
 811   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 812   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 813   if (RelocM == Reloc::PIC_) {
 814     bool UseGOTOFF = GV->hasInternalLinkage() || GV->hasHiddenVisibility();
 815     ARMConstantPoolValue *CPV =
 816       new ARMConstantPoolValue(GV, ARMCP::CPValue, UseGOTOFF ? "GOTOFF":"GOT");
 817     SDOperand CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 818     CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 819     SDOperand Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 820     SDOperand Chain = Result.getValue(1);
 821     SDOperand GOT = DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, PtrVT);
 822     Result = DAG.getNode(ISD::ADD, PtrVT, Result, GOT);
 823     if (!UseGOTOFF)
 824       Result = DAG.getLoad(PtrVT, Chain, Result, NULL, 0);
 825     return Result;
 826   } else {
 827     SDOperand CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 2);
 828     CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 829     return DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 830   }
 831 }
 832
 833 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol
 834 /// even in non-static mode.
 835 static bool GVIsIndirectSymbol(GlobalValue *GV, Reloc::Model RelocM) {
 836   return RelocM != Reloc::Static &&
 837     (GV->hasWeakLinkage() || GV->hasLinkOnceLinkage() ||
 838      (GV->isDeclaration() && !GV->hasNotBeenReadFromBitcode()));
 839 }
 840
 841 SDOperand ARMTargetLowering::LowerGlobalAddressDarwin(SDOperand Op,
 842                                                       SelectionDAG &DAG) {
 843   MVT::ValueType PtrVT = getPointerTy();
 844   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 845   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 846   bool IsIndirect = GVIsIndirectSymbol(GV, RelocM);
 847   SDOperand CPAddr;
 848   if (RelocM == Reloc::Static)
 849     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 2);
 850   else {
 851     unsigned PCAdj = (RelocM != Reloc::PIC_)
 852       ? 0 : (Subtarget->isThumb() ? 4 : 8);
 853     ARMCP::ARMCPKind Kind = IsIndirect ? ARMCP::CPNonLazyPtr
 854       : ARMCP::CPValue;
 855     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 856                                                          Kind, PCAdj);
 857     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 858   }
 859   CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 860
 861   SDOperand Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 862   SDOperand Chain = Result.getValue(1);
 863
 864   if (RelocM == Reloc::PIC_) {
 865     SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 866     Result = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Result, PICLabel);
 867   }
 868   if (IsIndirect)
 869     Result = DAG.getLoad(PtrVT, Chain, Result, NULL, 0);
 870
 871   return Result;
 872 }
 873
 874 SDOperand ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDOperand Op,
 875                                                       SelectionDAG &DAG){
 876   assert(Subtarget->isTargetELF() &&
 877          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
 878   MVT::ValueType PtrVT = getPointerTy();
 879   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
 880   ARMConstantPoolValue *CPV = new ARMConstantPoolValue("_GLOBAL_OFFSET_TABLE_",
 881                                                        ARMPCLabelIndex,
 882                                                        ARMCP::CPValue, PCAdj);
 883   SDOperand CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 884   CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 885   SDOperand Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 886   SDOperand PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 887   return DAG.getNode(ARMISD::PIC_ADD, PtrVT, Result, PICLabel);
 888 }
 889
 890 static SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
 891   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 892   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
 893   switch (IntNo) {
 894   default: return SDOperand();    // Don't custom lower most intrinsics.
 895   case Intrinsic::arm_thread_pointer:
 896       return DAG.getNode(ARMISD::THREAD_POINTER, PtrVT);
 897   }
 898 }
 899
 900 static SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG,
 901                               unsigned VarArgsFrameIndex) {
 902   // vastart just stores the address of the VarArgsFrameIndex slot into the
 903   // memory location argument.
 904   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 905   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
 906   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 907   return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
 908 }
 909
 910 static SDOperand LowerFORMAL_ARGUMENT(SDOperand Op, SelectionDAG &DAG,
 911                                       unsigned ArgNo, unsigned &NumGPRs,
 912                                       unsigned &ArgOffset) {
 913   MachineFunction &MF = DAG.getMachineFunction();
 914   MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
 915   SDOperand Root = Op.getOperand(0);
 916   std::vector<SDOperand> ArgValues;
 917   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 918
 919   static const unsigned GPRArgRegs[] = {
 920     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 921   };
 922
 923   unsigned ObjSize;
 924   unsigned ObjGPRs;
 925   unsigned GPRPad;
 926   unsigned StackPad;
 927   ISD::ArgFlagsTy Flags =
 928     cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo + 3))->getArgFlags();
 929   HowToPassArgument(ObjectVT, NumGPRs, ArgOffset, ObjGPRs,
 930                     ObjSize, GPRPad, StackPad, Flags);
 931   NumGPRs += GPRPad;
 932   ArgOffset += StackPad;
 933
 934   SDOperand ArgValue;
 935   if (ObjGPRs == 1) {
 936     unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 937     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 938     ArgValue = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 939     if (ObjectVT == MVT::f32)
 940       ArgValue = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, ArgValue);
 941   } else if (ObjGPRs == 2) {
 942     unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 943     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 944     ArgValue = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 945
 946     VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 947     RegInfo.addLiveIn(GPRArgRegs[NumGPRs+1], VReg);
 948     SDOperand ArgValue2 = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 949
 950     assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 951     ArgValue = DAG.getNode(ARMISD::FMDRR, MVT::f64, ArgValue, ArgValue2);
 952   }
 953   NumGPRs += ObjGPRs;
 954
 955   if (ObjSize) {
 956     MachineFrameInfo *MFI = MF.getFrameInfo();
 957     int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 958     SDOperand FIN = DAG.getFrameIndex(FI, MVT::i32);
 959     if (ObjGPRs == 0)
 960       ArgValue = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 961     else {
 962       SDOperand ArgValue2 = DAG.getLoad(MVT::i32, Root, FIN, NULL, 0);
 963       assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 964       ArgValue = DAG.getNode(ARMISD::FMDRR, MVT::f64, ArgValue, ArgValue2);
 965     }
 966
 967     ArgOffset += ObjSize;   // Move on to the next argument.
 968   }
 969
 970   return ArgValue;
 971 }
 972
 973 SDOperand
 974 ARMTargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
 975   std::vector<SDOperand> ArgValues;
 976   SDOperand Root = Op.getOperand(0);
 977   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 978   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 979
 980   unsigned NumArgs = Op.Val->getNumValues()-1;
 981   for (unsigned ArgNo = 0; ArgNo < NumArgs; ++ArgNo)
 982     ArgValues.push_back(LowerFORMAL_ARGUMENT(Op, DAG, ArgNo,
 983                                              NumGPRs, ArgOffset));
 984
 985   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 986   if (isVarArg) {
 987     static const unsigned GPRArgRegs[] = {
 988       ARM::R0, ARM::R1, ARM::R2, ARM::R3
 989     };
 990
 991     MachineFunction &MF = DAG.getMachineFunction();
 992     MachineRegisterInfo &RegInfo = MF.getRegInfo();
 993     MachineFrameInfo *MFI = MF.getFrameInfo();
 994     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 995     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 996     unsigned VARegSize = (4 - NumGPRs) * 4;
 997     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
 998     if (VARegSaveSize) {
 999       // If this function is vararg, store any remaining integer argument regs
1000       // to their spots on the stack so that they may be loaded by deferencing
1001       // the result of va_next.
1002       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1003       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1004                                                  VARegSaveSize - VARegSize);
1005       SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1006
1007       SmallVector<SDOperand, 4> MemOps;
1008       for (; NumGPRs < 4; ++NumGPRs) {
1009         unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
1010         RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
1011         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1012         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1013         MemOps.push_back(Store);
1014         FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1015                           DAG.getConstant(4, getPointerTy()));
1016       }
1017       if (!MemOps.empty())
1018         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1019                            &MemOps[0], MemOps.size());
1020     } else
1021       // This will point to the next argument passed via stack.
1022       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1023   }
1024
1025   ArgValues.push_back(Root);
1026
1027   // Return the new list of results.
1028   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1029                                     Op.Val->value_end());
1030   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1031 }
1032
1033 /// isFloatingPointZero - Return true if this is +0.0.
1034 static bool isFloatingPointZero(SDOperand Op) {
1035   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1036     return CFP->getValueAPF().isPosZero();
1037   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
1038     // Maybe this has already been legalized into the constant pool?
1039     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1040       SDOperand WrapperOp = Op.getOperand(1).getOperand(0);
1041       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1042         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1043           return CFP->getValueAPF().isPosZero();
1044     }
1045   }
1046   return false;
1047 }
1048
1049 static bool isLegalCmpImmediate(unsigned C, bool isThumb) {
1050   return ( isThumb && (C & ~255U) == 0) ||
1051          (!isThumb && ARM_AM::getSOImmVal(C) != -1);
1052 }
1053
1054 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1055 /// the given operands.
1056 static SDOperand getARMCmp(SDOperand LHS, SDOperand RHS, ISD::CondCode CC,
1057                            SDOperand &ARMCC, SelectionDAG &DAG, bool isThumb) {
1058   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.Val)) {
1059     unsigned C = RHSC->getValue();
1060     if (!isLegalCmpImmediate(C, isThumb)) {
1061       // Constant does not fit, try adjusting it by one?
1062       switch (CC) {
1063       default: break;
1064       case ISD::SETLT:
1065       case ISD::SETGE:
1066         if (isLegalCmpImmediate(C-1, isThumb)) {
1067           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1068           RHS = DAG.getConstant(C-1, MVT::i32);
1069         }
1070         break;
1071       case ISD::SETULT:
1072       case ISD::SETUGE:
1073         if (C > 0 && isLegalCmpImmediate(C-1, isThumb)) {
1074           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1075           RHS = DAG.getConstant(C-1, MVT::i32);
1076         }
1077         break;
1078       case ISD::SETLE:
1079       case ISD::SETGT:
1080         if (isLegalCmpImmediate(C+1, isThumb)) {
1081           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1082           RHS = DAG.getConstant(C+1, MVT::i32);
1083         }
1084         break;
1085       case ISD::SETULE:
1086       case ISD::SETUGT:
1087         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb)) {
1088           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1089           RHS = DAG.getConstant(C+1, MVT::i32);
1090         }
1091         break;
1092       }
1093     }
1094   }
1095
1096   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1097   ARMISD::NodeType CompareType;
1098   switch (CondCode) {
1099   default:
1100     CompareType = ARMISD::CMP;
1101     break;
1102   case ARMCC::EQ:
1103   case ARMCC::NE:
1104   case ARMCC::MI:
1105   case ARMCC::PL:
1106     // Uses only N and Z Flags
1107     CompareType = ARMISD::CMPNZ;
1108     break;
1109   }
1110   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1111   return DAG.getNode(CompareType, MVT::Flag, LHS, RHS);
1112 }
1113
1114 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1115 static SDOperand getVFPCmp(SDOperand LHS, SDOperand RHS, SelectionDAG &DAG) {
1116   SDOperand Cmp;
1117   if (!isFloatingPointZero(RHS))
1118     Cmp = DAG.getNode(ARMISD::CMPFP, MVT::Flag, LHS, RHS);
1119   else
1120     Cmp = DAG.getNode(ARMISD::CMPFPw0, MVT::Flag, LHS);
1121   return DAG.getNode(ARMISD::FMSTAT, MVT::Flag, Cmp);
1122 }
1123
1124 static SDOperand LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG,
1125                                 const ARMSubtarget *ST) {
1126   MVT::ValueType VT = Op.getValueType();
1127   SDOperand LHS = Op.getOperand(0);
1128   SDOperand RHS = Op.getOperand(1);
1129   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1130   SDOperand TrueVal = Op.getOperand(2);
1131   SDOperand FalseVal = Op.getOperand(3);
1132
1133   if (LHS.getValueType() == MVT::i32) {
1134     SDOperand ARMCC;
1135     SDOperand CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1136     SDOperand Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb());
1137     return DAG.getNode(ARMISD::CMOV, VT, FalseVal, TrueVal, ARMCC, CCR, Cmp);
1138   }
1139
1140   ARMCC::CondCodes CondCode, CondCode2;
1141   if (FPCCToARMCC(CC, CondCode, CondCode2))
1142     std::swap(TrueVal, FalseVal);
1143
1144   SDOperand ARMCC = DAG.getConstant(CondCode, MVT::i32);
1145   SDOperand CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1146   SDOperand Cmp = getVFPCmp(LHS, RHS, DAG);
1147   SDOperand Result = DAG.getNode(ARMISD::CMOV, VT, FalseVal, TrueVal,
1148                                  ARMCC, CCR, Cmp);
1149   if (CondCode2 != ARMCC::AL) {
1150     SDOperand ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1151     // FIXME: Needs another CMP because flag can have but one use.
1152     SDOperand Cmp2 = getVFPCmp(LHS, RHS, DAG);
1153     Result = DAG.getNode(ARMISD::CMOV, VT, Result, TrueVal, ARMCC2, CCR, Cmp2);
1154   }
1155   return Result;
1156 }
1157
1158 static SDOperand LowerBR_CC(SDOperand Op, SelectionDAG &DAG,
1159                             const ARMSubtarget *ST) {
1160   SDOperand  Chain = Op.getOperand(0);
1161   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1162   SDOperand    LHS = Op.getOperand(2);
1163   SDOperand    RHS = Op.getOperand(3);
1164   SDOperand   Dest = Op.getOperand(4);
1165
1166   if (LHS.getValueType() == MVT::i32) {
1167     SDOperand ARMCC;
1168     SDOperand CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1169     SDOperand Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb());
1170     return DAG.getNode(ARMISD::BRCOND, MVT::Other, Chain, Dest, ARMCC, CCR,Cmp);
1171   }
1172
1173   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1174   ARMCC::CondCodes CondCode, CondCode2;
1175   if (FPCCToARMCC(CC, CondCode, CondCode2))
1176     // Swap the LHS/RHS of the comparison if needed.
1177     std::swap(LHS, RHS);
1178
1179   SDOperand Cmp = getVFPCmp(LHS, RHS, DAG);
1180   SDOperand ARMCC = DAG.getConstant(CondCode, MVT::i32);
1181   SDOperand CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1182   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1183   SDOperand Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1184   SDOperand Res = DAG.getNode(ARMISD::BRCOND, VTList, Ops, 5);
1185   if (CondCode2 != ARMCC::AL) {
1186     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1187     SDOperand Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1188     Res = DAG.getNode(ARMISD::BRCOND, VTList, Ops, 5);
1189   }
1190   return Res;
1191 }
1192
1193 SDOperand ARMTargetLowering::LowerBR_JT(SDOperand Op, SelectionDAG &DAG) {
1194   SDOperand Chain = Op.getOperand(0);
1195   SDOperand Table = Op.getOperand(1);
1196   SDOperand Index = Op.getOperand(2);
1197
1198   MVT::ValueType PTy = getPointerTy();
1199   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1200   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1201   SDOperand UId =  DAG.getConstant(AFI->createJumpTableUId(), PTy);
1202   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1203   Table = DAG.getNode(ARMISD::WrapperJT, MVT::i32, JTI, UId);
1204   Index = DAG.getNode(ISD::MUL, PTy, Index, DAG.getConstant(4, PTy));
1205   SDOperand Addr = DAG.getNode(ISD::ADD, PTy, Index, Table);
1206   bool isPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
1207   Addr = DAG.getLoad(isPIC ? (MVT::ValueType)MVT::i32 : PTy,
1208                      Chain, Addr, NULL, 0);
1209   Chain = Addr.getValue(1);
1210   if (isPIC)
1211     Addr = DAG.getNode(ISD::ADD, PTy, Addr, Table);
1212   return DAG.getNode(ARMISD::BR_JT, MVT::Other, Chain, Addr, JTI, UId);
1213 }
1214
1215 static SDOperand LowerFP_TO_INT(SDOperand Op, SelectionDAG &DAG) {
1216   unsigned Opc =
1217     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1218   Op = DAG.getNode(Opc, MVT::f32, Op.getOperand(0));
1219   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
1220 }
1221
1222 static SDOperand LowerINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
1223   MVT::ValueType VT = Op.getValueType();
1224   unsigned Opc =
1225     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1226
1227   Op = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Op.getOperand(0));
1228   return DAG.getNode(Opc, VT, Op);
1229 }
1230
1231 static SDOperand LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
1232   // Implement fcopysign with a fabs and a conditional fneg.
1233   SDOperand Tmp0 = Op.getOperand(0);
1234   SDOperand Tmp1 = Op.getOperand(1);
1235   MVT::ValueType VT = Op.getValueType();
1236   MVT::ValueType SrcVT = Tmp1.getValueType();
1237   SDOperand AbsVal = DAG.getNode(ISD::FABS, VT, Tmp0);
1238   SDOperand Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG);
1239   SDOperand ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1240   SDOperand CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1241   return DAG.getNode(ARMISD::CNEG, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1242 }
1243
1244 SDOperand
1245 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG,
1246                                            SDOperand Chain,
1247                                            SDOperand Dst, SDOperand Src,
1248                                            SDOperand Size, unsigned Align,
1249                                            bool AlwaysInline,
1250                                          const Value *DstSV, uint64_t DstSVOff,
1251                                          const Value *SrcSV, uint64_t SrcSVOff){
1252   // Do repeated 4-byte loads and stores. To be improved.
1253   // This requires 4-byte alignment.
1254   if ((Align & 3) != 0)
1255     return SDOperand();
1256   // This requires the copy size to be a constant, preferrably
1257   // within a subtarget-specific limit.
1258   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1259   if (!ConstantSize)
1260     return SDOperand();
1261   uint64_t SizeVal = ConstantSize->getValue();
1262   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1263     return SDOperand();
1264
1265   unsigned BytesLeft = SizeVal & 3;
1266   unsigned NumMemOps = SizeVal >> 2;
1267   unsigned EmittedNumMemOps = 0;
1268   MVT::ValueType VT = MVT::i32;
1269   unsigned VTSize = 4;
1270   unsigned i = 0;
1271   const unsigned MAX_LOADS_IN_LDM = 6;
1272   SDOperand TFOps[MAX_LOADS_IN_LDM];
1273   SDOperand Loads[MAX_LOADS_IN_LDM];
1274   uint64_t SrcOff = 0, DstOff = 0;
1275
1276   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1277   // same number of stores.  The loads and stores will get combined into
1278   // ldm/stm later on.
1279   while (EmittedNumMemOps < NumMemOps) {
1280     for (i = 0;
1281          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1282       Loads[i] = DAG.getLoad(VT, Chain,
1283                              DAG.getNode(ISD::ADD, MVT::i32, Src,
1284                                          DAG.getConstant(SrcOff, MVT::i32)),
1285                              SrcSV, SrcSVOff + SrcOff);
1286       TFOps[i] = Loads[i].getValue(1);
1287       SrcOff += VTSize;
1288     }
1289     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1290
1291     for (i = 0;
1292          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1293       TFOps[i] = DAG.getStore(Chain, Loads[i],
1294                            DAG.getNode(ISD::ADD, MVT::i32, Dst,
1295                                        DAG.getConstant(DstOff, MVT::i32)),
1296                            DstSV, DstSVOff + DstOff);
1297       DstOff += VTSize;
1298     }
1299     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1300
1301     EmittedNumMemOps += i;
1302   }
1303
1304   if (BytesLeft == 0)
1305     return Chain;
1306
1307   // Issue loads / stores for the trailing (1 - 3) bytes.
1308   unsigned BytesLeftSave = BytesLeft;
1309   i = 0;
1310   while (BytesLeft) {
1311     if (BytesLeft >= 2) {
1312       VT = MVT::i16;
1313       VTSize = 2;
1314     } else {
1315       VT = MVT::i8;
1316       VTSize = 1;
1317     }
1318
1319     Loads[i] = DAG.getLoad(VT, Chain,
1320                            DAG.getNode(ISD::ADD, MVT::i32, Src,
1321                                        DAG.getConstant(SrcOff, MVT::i32)),
1322                            SrcSV, SrcSVOff + SrcOff);
1323     TFOps[i] = Loads[i].getValue(1);
1324     ++i;
1325     SrcOff += VTSize;
1326     BytesLeft -= VTSize;
1327   }
1328   Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1329
1330   i = 0;
1331   BytesLeft = BytesLeftSave;
1332   while (BytesLeft) {
1333     if (BytesLeft >= 2) {
1334       VT = MVT::i16;
1335       VTSize = 2;
1336     } else {
1337       VT = MVT::i8;
1338       VTSize = 1;
1339     }
1340
1341     TFOps[i] = DAG.getStore(Chain, Loads[i],
1342                             DAG.getNode(ISD::ADD, MVT::i32, Dst,
1343                                         DAG.getConstant(DstOff, MVT::i32)),
1344                             DstSV, DstSVOff + DstOff);
1345     ++i;
1346     DstOff += VTSize;
1347     BytesLeft -= VTSize;
1348   }
1349   return DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1350 }
1351
1352 static SDNode *ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
1353   // Turn f64->i64 into FMRRD.
1354   assert(N->getValueType(0) == MVT::i64 &&
1355          N->getOperand(0).getValueType() == MVT::f64);
1356
1357   SDOperand Op = N->getOperand(0);
1358   SDOperand Cvt = DAG.getNode(ARMISD::FMRRD, DAG.getVTList(MVT::i32, MVT::i32),
1359                               &Op, 1);
1360
1361   // Merge the pieces into a single i64 value.
1362   return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Cvt, Cvt.getValue(1)).Val;
1363 }
1364
1365 static SDNode *ExpandSRx(SDNode *N, SelectionDAG &DAG, const ARMSubtarget *ST) {
1366   assert(N->getValueType(0) == MVT::i64 &&
1367          (N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
1368          "Unknown shift to lower!");
1369
1370   // We only lower SRA, SRL of 1 here, all others use generic lowering.
1371   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
1372       cast<ConstantSDNode>(N->getOperand(1))->getValue() != 1)
1373     return 0;
1374
1375   // If we are in thumb mode, we don't have RRX.
1376   if (ST->isThumb()) return 0;
1377
1378   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
1379   SDOperand Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
1380                              DAG.getConstant(0, MVT::i32));
1381   SDOperand Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
1382                              DAG.getConstant(1, MVT::i32));
1383
1384   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
1385   // captures the result into a carry flag.
1386   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
1387   Hi = DAG.getNode(Opc, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
1388
1389   // The low part is an ARMISD::RRX operand, which shifts the carry in.
1390   Lo = DAG.getNode(ARMISD::RRX, MVT::i32, Lo, Hi.getValue(1));
1391
1392   // Merge the pieces into a single i64 value.
1393  return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi).Val;
1394 }
1395
1396
1397 SDOperand ARMTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
1398   switch (Op.getOpcode()) {
1399   default: assert(0 && "Don't know how to custom lower this!"); abort();
1400   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
1401   case ISD::GlobalAddress:
1402     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
1403       LowerGlobalAddressELF(Op, DAG);
1404   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
1405   case ISD::CALL:          return LowerCALL(Op, DAG);
1406   case ISD::RET:           return LowerRET(Op, DAG);
1407   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
1408   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
1409   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
1410   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
1411   case ISD::SINT_TO_FP:
1412   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
1413   case ISD::FP_TO_SINT:
1414   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
1415   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
1416   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG);
1417   case ISD::RETURNADDR:    break;
1418   case ISD::FRAMEADDR:     break;
1419   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
1420   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
1421
1422
1423   // FIXME: Remove these when LegalizeDAGTypes lands.
1424   case ISD::BIT_CONVERT:   return SDOperand(ExpandBIT_CONVERT(Op.Val, DAG), 0);
1425   case ISD::SRL:
1426   case ISD::SRA:           return SDOperand(ExpandSRx(Op.Val, DAG,Subtarget),0);
1427   }
1428   return SDOperand();
1429 }
1430
1431
1432 /// ExpandOperationResult - Provide custom lowering hooks for expanding
1433 /// operations.
1434 SDNode *ARMTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
1435   switch (N->getOpcode()) {
1436   default: assert(0 && "Don't know how to custom expand this!"); abort();
1437   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(N, DAG);
1438   case ISD::SRL:
1439   case ISD::SRA:           return ExpandSRx(N, DAG, Subtarget);
1440   }
1441 }
1442
1443
1444 //===----------------------------------------------------------------------===//
1445 //                           ARM Scheduler Hooks
1446 //===----------------------------------------------------------------------===//
1447
1448 MachineBasicBlock *
1449 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1450                                            MachineBasicBlock *BB) {
1451   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1452   switch (MI->getOpcode()) {
1453   default: assert(false && "Unexpected instr type to insert");
1454   case ARM::tMOVCCr: {
1455     // To "insert" a SELECT_CC instruction, we actually have to insert the
1456     // diamond control-flow pattern.  The incoming instruction knows the
1457     // destination vreg to set, the condition code register to branch on, the
1458     // true/false values to select between, and a branch opcode to use.
1459     const BasicBlock *LLVM_BB = BB->getBasicBlock();
1460     ilist<MachineBasicBlock>::iterator It = BB;
1461     ++It;
1462
1463     //  thisMBB:
1464     //  ...
1465     //   TrueVal = ...
1466     //   cmpTY ccX, r1, r2
1467     //   bCC copy1MBB
1468     //   fallthrough --> copy0MBB
1469     MachineBasicBlock *thisMBB  = BB;
1470     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
1471     MachineBasicBlock *sinkMBB  = new MachineBasicBlock(LLVM_BB);
1472     BuildMI(BB, TII->get(ARM::tBcc)).addMBB(sinkMBB)
1473       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
1474     MachineFunction *F = BB->getParent();
1475     F->getBasicBlockList().insert(It, copy0MBB);
1476     F->getBasicBlockList().insert(It, sinkMBB);
1477     // Update machine-CFG edges by first adding all successors of the current
1478     // block to the new block which will contain the Phi node for the select.
1479     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
1480         e = BB->succ_end(); i != e; ++i)
1481       sinkMBB->addSuccessor(*i);
1482     // Next, remove all successors of the current block, and add the true
1483     // and fallthrough blocks as its successors.
1484     while(!BB->succ_empty())
1485       BB->removeSuccessor(BB->succ_begin());
1486     BB->addSuccessor(copy0MBB);
1487     BB->addSuccessor(sinkMBB);
1488
1489     //  copy0MBB:
1490     //   %FalseValue = ...
1491     //   # fallthrough to sinkMBB
1492     BB = copy0MBB;
1493
1494     // Update machine-CFG edges
1495     BB->addSuccessor(sinkMBB);
1496
1497     //  sinkMBB:
1498     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1499     //  ...
1500     BB = sinkMBB;
1501     BuildMI(BB, TII->get(ARM::PHI), MI->getOperand(0).getReg())
1502       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
1503       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
1504
1505     delete MI;   // The pseudo instruction is gone now.
1506     return BB;
1507   }
1508   }
1509 }
1510
1511 //===----------------------------------------------------------------------===//
1512 //                           ARM Optimization Hooks
1513 //===----------------------------------------------------------------------===//
1514
1515 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
1516 static SDOperand PerformFMRRDCombine(SDNode *N,
1517                                      TargetLowering::DAGCombinerInfo &DCI) {
1518   // fmrrd(fmdrr x, y) -> x,y
1519   SDOperand InDouble = N->getOperand(0);
1520   if (InDouble.getOpcode() == ARMISD::FMDRR)
1521     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
1522   return SDOperand();
1523 }
1524
1525 SDOperand ARMTargetLowering::PerformDAGCombine(SDNode *N,
1526                                                DAGCombinerInfo &DCI) const {
1527   switch (N->getOpcode()) {
1528   default: break;
1529   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
1530   }
1531
1532   return SDOperand();
1533 }
1534
1535
1536 /// isLegalAddressImmediate - Return true if the integer value can be used
1537 /// as the offset of the target addressing mode for load / store of the
1538 /// given type.
1539 static bool isLegalAddressImmediate(int64_t V, MVT::ValueType VT,
1540                                     const ARMSubtarget *Subtarget) {
1541   if (V == 0)
1542     return true;
1543
1544   if (Subtarget->isThumb()) {
1545     if (V < 0)
1546       return false;
1547
1548     unsigned Scale = 1;
1549     switch (VT) {
1550     default: return false;
1551     case MVT::i1:
1552     case MVT::i8:
1553       // Scale == 1;
1554       break;
1555     case MVT::i16:
1556       // Scale == 2;
1557       Scale = 2;
1558       break;
1559     case MVT::i32:
1560       // Scale == 4;
1561       Scale = 4;
1562       break;
1563     }
1564
1565     if ((V & (Scale - 1)) != 0)
1566       return false;
1567     V /= Scale;
1568     return V == (V & ((1LL << 5) - 1));
1569   }
1570
1571   if (V < 0)
1572     V = - V;
1573   switch (VT) {
1574   default: return false;
1575   case MVT::i1:
1576   case MVT::i8:
1577   case MVT::i32:
1578     // +- imm12
1579     return V == (V & ((1LL << 12) - 1));
1580   case MVT::i16:
1581     // +- imm8
1582     return V == (V & ((1LL << 8) - 1));
1583   case MVT::f32:
1584   case MVT::f64:
1585     if (!Subtarget->hasVFP2())
1586       return false;
1587     if ((V & 3) != 0)
1588       return false;
1589     V >>= 2;
1590     return V == (V & ((1LL << 8) - 1));
1591   }
1592 }
1593
1594 /// isLegalAddressingMode - Return true if the addressing mode represented
1595 /// by AM is legal for this target, for a load/store of the specified type.
1596 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
1597                                               const Type *Ty) const {
1598   if (!isLegalAddressImmediate(AM.BaseOffs, getValueType(Ty), Subtarget))
1599     return false;
1600
1601   // Can never fold addr of global into load/store.
1602   if (AM.BaseGV)
1603     return false;
1604
1605   switch (AM.Scale) {
1606   case 0:  // no scale reg, must be "r+i" or "r", or "i".
1607     break;
1608   case 1:
1609     if (Subtarget->isThumb())
1610       return false;
1611     // FALL THROUGH.
1612   default:
1613     // ARM doesn't support any R+R*scale+imm addr modes.
1614     if (AM.BaseOffs)
1615       return false;
1616
1617     int Scale = AM.Scale;
1618     switch (getValueType(Ty)) {
1619     default: return false;
1620     case MVT::i1:
1621     case MVT::i8:
1622     case MVT::i32:
1623     case MVT::i64:
1624       // This assumes i64 is legalized to a pair of i32. If not (i.e.
1625       // ldrd / strd are used, then its address mode is same as i16.
1626       // r + r
1627       if (Scale < 0) Scale = -Scale;
1628       if (Scale == 1)
1629         return true;
1630       // r + r << imm
1631       return isPowerOf2_32(Scale & ~1);
1632     case MVT::i16:
1633       // r + r
1634       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
1635         return true;
1636       return false;
1637
1638     case MVT::isVoid:
1639       // Note, we allow "void" uses (basically, uses that aren't loads or
1640       // stores), because arm allows folding a scale into many arithmetic
1641       // operations.  This should be made more precise and revisited later.
1642
1643       // Allow r << imm, but the imm has to be a multiple of two.
1644       if (AM.Scale & 1) return false;
1645       return isPowerOf2_32(AM.Scale);
1646     }
1647     break;
1648   }
1649   return true;
1650 }
1651
1652
1653 static bool getIndexedAddressParts(SDNode *Ptr, MVT::ValueType VT,
1654                                    bool isSEXTLoad, SDOperand &Base,
1655                                    SDOperand &Offset, bool &isInc,
1656                                    SelectionDAG &DAG) {
1657   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
1658     return false;
1659
1660   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
1661     // AddressingMode 3
1662     Base = Ptr->getOperand(0);
1663     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1664       int RHSC = (int)RHS->getValue();
1665       if (RHSC < 0 && RHSC > -256) {
1666         isInc = false;
1667         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1668         return true;
1669       }
1670     }
1671     isInc = (Ptr->getOpcode() == ISD::ADD);
1672     Offset = Ptr->getOperand(1);
1673     return true;
1674   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
1675     // AddressingMode 2
1676     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1677       int RHSC = (int)RHS->getValue();
1678       if (RHSC < 0 && RHSC > -0x1000) {
1679         isInc = false;
1680         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1681         Base = Ptr->getOperand(0);
1682         return true;
1683       }
1684     }
1685
1686     if (Ptr->getOpcode() == ISD::ADD) {
1687       isInc = true;
1688       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
1689       if (ShOpcVal != ARM_AM::no_shift) {
1690         Base = Ptr->getOperand(1);
1691         Offset = Ptr->getOperand(0);
1692       } else {
1693         Base = Ptr->getOperand(0);
1694         Offset = Ptr->getOperand(1);
1695       }
1696       return true;
1697     }
1698
1699     isInc = (Ptr->getOpcode() == ISD::ADD);
1700     Base = Ptr->getOperand(0);
1701     Offset = Ptr->getOperand(1);
1702     return true;
1703   }
1704
1705   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
1706   return false;
1707 }
1708
1709 /// getPreIndexedAddressParts - returns true by value, base pointer and
1710 /// offset pointer and addressing mode by reference if the node's address
1711 /// can be legally represented as pre-indexed load / store address.
1712 bool
1713 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
1714                                              SDOperand &Offset,
1715                                              ISD::MemIndexedMode &AM,
1716                                              SelectionDAG &DAG) {
1717   if (Subtarget->isThumb())
1718     return false;
1719
1720   MVT::ValueType VT;
1721   SDOperand Ptr;
1722   bool isSEXTLoad = false;
1723   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1724     Ptr = LD->getBasePtr();
1725     VT  = LD->getMemoryVT();
1726     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1727   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1728     Ptr = ST->getBasePtr();
1729     VT  = ST->getMemoryVT();
1730   } else
1731     return false;
1732
1733   bool isInc;
1734   bool isLegal = getIndexedAddressParts(Ptr.Val, VT, isSEXTLoad, Base, Offset,
1735                                         isInc, DAG);
1736   if (isLegal) {
1737     AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
1738     return true;
1739   }
1740   return false;
1741 }
1742
1743 /// getPostIndexedAddressParts - returns true by value, base pointer and
1744 /// offset pointer and addressing mode by reference if this node can be
1745 /// combined with a load / store to form a post-indexed load / store.
1746 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
1747                                                    SDOperand &Base,
1748                                                    SDOperand &Offset,
1749                                                    ISD::MemIndexedMode &AM,
1750                                                    SelectionDAG &DAG) {
1751   if (Subtarget->isThumb())
1752     return false;
1753
1754   MVT::ValueType VT;
1755   SDOperand Ptr;
1756   bool isSEXTLoad = false;
1757   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1758     VT  = LD->getMemoryVT();
1759     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1760   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1761     VT  = ST->getMemoryVT();
1762   } else
1763     return false;
1764
1765   bool isInc;
1766   bool isLegal = getIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
1767                                         isInc, DAG);
1768   if (isLegal) {
1769     AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
1770     return true;
1771   }
1772   return false;
1773 }
1774
1775 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
1776                                                        const APInt &Mask,
1777                                                        APInt &KnownZero,
1778                                                        APInt &KnownOne,
1779                                                        const SelectionDAG &DAG,
1780                                                        unsigned Depth) const {
1781   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1782   switch (Op.getOpcode()) {
1783   default: break;
1784   case ARMISD::CMOV: {
1785     // Bits are known zero/one if known on the LHS and RHS.
1786     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
1787     if (KnownZero == 0 && KnownOne == 0) return;
1788
1789     APInt KnownZeroRHS, KnownOneRHS;
1790     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
1791                           KnownZeroRHS, KnownOneRHS, Depth+1);
1792     KnownZero &= KnownZeroRHS;
1793     KnownOne  &= KnownOneRHS;
1794     return;
1795   }
1796   }
1797 }
1798
1799 //===----------------------------------------------------------------------===//
1800 //                           ARM Inline Assembly Support
1801 //===----------------------------------------------------------------------===//
1802
1803 /// getConstraintType - Given a constraint letter, return the type of
1804 /// constraint it is for this target.
1805 ARMTargetLowering::ConstraintType
1806 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
1807   if (Constraint.size() == 1) {
1808     switch (Constraint[0]) {
1809     default:  break;
1810     case 'l': return C_RegisterClass;
1811     case 'w': return C_RegisterClass;
1812     }
1813   }
1814   return TargetLowering::getConstraintType(Constraint);
1815 }
1816
1817 std::pair<unsigned, const TargetRegisterClass*>
1818 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
1819                                                 MVT::ValueType VT) const {
1820   if (Constraint.size() == 1) {
1821     // GCC RS6000 Constraint Letters
1822     switch (Constraint[0]) {
1823     case 'l':
1824     // FIXME: in thumb mode, 'l' is only low-regs.
1825     // FALL THROUGH.
1826     case 'r':
1827       return std::make_pair(0U, ARM::GPRRegisterClass);
1828     case 'w':
1829       if (VT == MVT::f32)
1830         return std::make_pair(0U, ARM::SPRRegisterClass);
1831       if (VT == MVT::f64)
1832         return std::make_pair(0U, ARM::DPRRegisterClass);
1833       break;
1834     }
1835   }
1836   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
1837 }
1838
1839 std::vector<unsigned> ARMTargetLowering::
1840 getRegClassForInlineAsmConstraint(const std::string &Constraint,
1841                                   MVT::ValueType VT) const {
1842   if (Constraint.size() != 1)
1843     return std::vector<unsigned>();
1844
1845   switch (Constraint[0]) {      // GCC ARM Constraint Letters
1846   default: break;
1847   case 'l':
1848   case 'r':
1849     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
1850                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
1851                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
1852                                  ARM::R12, ARM::LR, 0);
1853   case 'w':
1854     if (VT == MVT::f32)
1855       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
1856                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
1857                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
1858                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
1859                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
1860                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
1861                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
1862                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
1863     if (VT == MVT::f64)
1864       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
1865                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
1866                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
1867                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
1868       break;
1869   }
1870
1871   return std::vector<unsigned>();
1872 }