lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/Constants.h"
  25 #include "llvm/Instruction.h"
  26 #include "llvm/Intrinsics.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/CodeGen/MachineBasicBlock.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/SelectionDAG.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/ADT/VectorExtras.h"
  36 #include "llvm/Support/MathExtras.h"
  37 using namespace llvm;
  38
  39 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
  40     : TargetLowering(TM), ARMPCLabelIndex(0) {
  41   Subtarget = &TM.getSubtarget<ARMSubtarget>();
  42
  43   if (Subtarget->isTargetDarwin()) {
  44     // Uses VFP for Thumb libfuncs if available.
  45     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
  46       // Single-precision floating-point arithmetic.
  47       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
  48       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
  49       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
  50       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
  51
  52       // Double-precision floating-point arithmetic.
  53       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
  54       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
  55       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
  56       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
  57
  58       // Single-precision comparisons.
  59       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
  60       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
  61       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
  62       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
  63       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
  64       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
  65       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
  66       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
  67
  68       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
  69       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
  70       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
  71       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
  72       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
  73       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
  74       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
  75       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
  76
  77       // Double-precision comparisons.
  78       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
  79       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
  80       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
  81       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
  82       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
  83       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
  84       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
  85       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
  86
  87       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
  88       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
  89       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
  90       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
  91       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
  92       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
  93       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
  94       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
  95
  96       // Floating-point to integer conversions.
  97       // i64 conversions are done via library routines even when generating VFP
  98       // instructions, so use the same ones.
  99       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 100       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 101       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 102       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 103
 104       // Conversions between floating types.
 105       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 106       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 107
 108       // Integer to floating-point conversions.
 109       // i64 conversions are done via library routines even when generating VFP
 110       // instructions, so use the same ones.
 111       // FIXME: There appears to be some naming inconsistency in ARM libgcc: e.g.
 112       // __floatunsidf vs. __floatunssidfvfp.
 113       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 114       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 115       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 116       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 117     }
 118   }
 119
 120   addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 121   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 122     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 123     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 124
 125     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 126   }
 127   computeRegisterProperties();
 128
 129   // ARM does not have f32 extending load.
 130   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 131
 132   // ARM does not have i1 sign extending load.
 133   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 134
 135   // ARM supports all 4 flavors of integer indexed load / store.
 136   for (unsigned im = (unsigned)ISD::PRE_INC;
 137        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 138     setIndexedLoadAction(im,  MVT::i1,  Legal);
 139     setIndexedLoadAction(im,  MVT::i8,  Legal);
 140     setIndexedLoadAction(im,  MVT::i16, Legal);
 141     setIndexedLoadAction(im,  MVT::i32, Legal);
 142     setIndexedStoreAction(im, MVT::i1,  Legal);
 143     setIndexedStoreAction(im, MVT::i8,  Legal);
 144     setIndexedStoreAction(im, MVT::i16, Legal);
 145     setIndexedStoreAction(im, MVT::i32, Legal);
 146   }
 147
 148   // i64 operation support.
 149   if (Subtarget->isThumb()) {
 150     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 151     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 152     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 153     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 154     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 155   } else {
 156     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 157     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 158     if (!Subtarget->hasV6Ops())
 159       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 160   }
 161   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 162   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 163   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 164   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 165   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 166
 167   // ARM does not have ROTL.
 168   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 169   setOperationAction(ISD::CTTZ , MVT::i32, Expand);
 170   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 171   if (!Subtarget->hasV5TOps() || Subtarget->isThumb())
 172     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 173
 174   // Only ARMv6 has BSWAP.
 175   if (!Subtarget->hasV6Ops())
 176     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 177
 178   // These are expanded into libcalls.
 179   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 180   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 181   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 182   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 183   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 184   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 185
 186   // Support label based line numbers.
 187   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 188   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 189
 190   setOperationAction(ISD::RET,           MVT::Other, Custom);
 191   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 192   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 193   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 194   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 195
 196   // Use the default implementation.
 197   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 198   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 199   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 200   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 201   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 202   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 203   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Expand);
 204   setOperationAction(ISD::MEMBARRIER        , MVT::Other, Expand);
 205
 206   if (!Subtarget->hasV6Ops()) {
 207     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 208     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 209   }
 210   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 211
 212   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb())
 213     // Turn f64->i64 into FMRRD, i64 -> f64 to FMDRR iff target supports vfp2.
 214     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 215
 216   // We want to custom lower some of our intrinsics.
 217   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 218
 219   setOperationAction(ISD::SETCC    , MVT::i32, Expand);
 220   setOperationAction(ISD::SETCC    , MVT::f32, Expand);
 221   setOperationAction(ISD::SETCC    , MVT::f64, Expand);
 222   setOperationAction(ISD::SELECT   , MVT::i32, Expand);
 223   setOperationAction(ISD::SELECT   , MVT::f32, Expand);
 224   setOperationAction(ISD::SELECT   , MVT::f64, Expand);
 225   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 226   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 227   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 228
 229   setOperationAction(ISD::BRCOND   , MVT::Other, Expand);
 230   setOperationAction(ISD::BR_CC    , MVT::i32,   Custom);
 231   setOperationAction(ISD::BR_CC    , MVT::f32,   Custom);
 232   setOperationAction(ISD::BR_CC    , MVT::f64,   Custom);
 233   setOperationAction(ISD::BR_JT    , MVT::Other, Custom);
 234
 235   // We don't support sin/cos/fmod/copysign/pow
 236   setOperationAction(ISD::FSIN     , MVT::f64, Expand);
 237   setOperationAction(ISD::FSIN     , MVT::f32, Expand);
 238   setOperationAction(ISD::FCOS     , MVT::f32, Expand);
 239   setOperationAction(ISD::FCOS     , MVT::f64, Expand);
 240   setOperationAction(ISD::FREM     , MVT::f64, Expand);
 241   setOperationAction(ISD::FREM     , MVT::f32, Expand);
 242   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 243     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 244     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 245   }
 246   setOperationAction(ISD::FPOW     , MVT::f64, Expand);
 247   setOperationAction(ISD::FPOW     , MVT::f32, Expand);
 248
 249   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 250   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb()) {
 251     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 252     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 253     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 254     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 255   }
 256
 257   // We have target-specific dag combine patterns for the following nodes:
 258   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 259
 260   setStackPointerRegisterToSaveRestore(ARM::SP);
 261   setSchedulingPreference(SchedulingForRegPressure);
 262   setIfCvtBlockSizeLimit(Subtarget->isThumb() ? 0 : 10);
 263   setIfCvtDupBlockSizeLimit(Subtarget->isThumb() ? 0 : 2);
 264
 265   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 266 }
 267
 268
 269 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 270   switch (Opcode) {
 271   default: return 0;
 272   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 273   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 274   case ARMISD::CALL:          return "ARMISD::CALL";
 275   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 276   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 277   case ARMISD::tCALL:         return "ARMISD::tCALL";
 278   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 279   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 280   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 281   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 282   case ARMISD::CMP:           return "ARMISD::CMP";
 283   case ARMISD::CMPNZ:         return "ARMISD::CMPNZ";
 284   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 285   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 286   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 287   case ARMISD::CMOV:          return "ARMISD::CMOV";
 288   case ARMISD::CNEG:          return "ARMISD::CNEG";
 289
 290   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 291   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 292   case ARMISD::SITOF:         return "ARMISD::SITOF";
 293   case ARMISD::UITOF:         return "ARMISD::UITOF";
 294
 295   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 296   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 297   case ARMISD::RRX:           return "ARMISD::RRX";
 298
 299   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 300   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 301
 302   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 303   }
 304 }
 305
 306 //===----------------------------------------------------------------------===//
 307 // Lowering Code
 308 //===----------------------------------------------------------------------===//
 309
 310
 311 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 312 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 313   switch (CC) {
 314   default: assert(0 && "Unknown condition code!");
 315   case ISD::SETNE:  return ARMCC::NE;
 316   case ISD::SETEQ:  return ARMCC::EQ;
 317   case ISD::SETGT:  return ARMCC::GT;
 318   case ISD::SETGE:  return ARMCC::GE;
 319   case ISD::SETLT:  return ARMCC::LT;
 320   case ISD::SETLE:  return ARMCC::LE;
 321   case ISD::SETUGT: return ARMCC::HI;
 322   case ISD::SETUGE: return ARMCC::HS;
 323   case ISD::SETULT: return ARMCC::LO;
 324   case ISD::SETULE: return ARMCC::LS;
 325   }
 326 }
 327
 328 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC. It
 329 /// returns true if the operands should be inverted to form the proper
 330 /// comparison.
 331 static bool FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 332                         ARMCC::CondCodes &CondCode2) {
 333   bool Invert = false;
 334   CondCode2 = ARMCC::AL;
 335   switch (CC) {
 336   default: assert(0 && "Unknown FP condition!");
 337   case ISD::SETEQ:
 338   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 339   case ISD::SETGT:
 340   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 341   case ISD::SETGE:
 342   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 343   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 344   case ISD::SETOLE: CondCode = ARMCC::GT; Invert = true; break;
 345   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 346   case ISD::SETO:   CondCode = ARMCC::VC; break;
 347   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 348   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 349   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 350   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 351   case ISD::SETLT:
 352   case ISD::SETULT: CondCode = ARMCC::LT; break;
 353   case ISD::SETLE:
 354   case ISD::SETULE: CondCode = ARMCC::LE; break;
 355   case ISD::SETNE:
 356   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 357   }
 358   return Invert;
 359 }
 360
 361 static void
 362 HowToPassArgument(MVT ObjectVT, unsigned NumGPRs,
 363                   unsigned StackOffset, unsigned &NeededGPRs,
 364                   unsigned &NeededStackSize, unsigned &GPRPad,
 365                   unsigned &StackPad, ISD::ArgFlagsTy Flags) {
 366   NeededStackSize = 0;
 367   NeededGPRs = 0;
 368   StackPad = 0;
 369   GPRPad = 0;
 370   unsigned align = Flags.getOrigAlign();
 371   GPRPad = NumGPRs % ((align + 3)/4);
 372   StackPad = StackOffset % align;
 373   unsigned firstGPR = NumGPRs + GPRPad;
 374   switch (ObjectVT.getSimpleVT()) {
 375   default: assert(0 && "Unhandled argument type!");
 376   case MVT::i32:
 377   case MVT::f32:
 378     if (firstGPR < 4)
 379       NeededGPRs = 1;
 380     else
 381       NeededStackSize = 4;
 382     break;
 383   case MVT::i64:
 384   case MVT::f64:
 385     if (firstGPR < 3)
 386       NeededGPRs = 2;
 387     else if (firstGPR == 3) {
 388       NeededGPRs = 1;
 389       NeededStackSize = 4;
 390     } else
 391       NeededStackSize = 8;
 392   }
 393 }
 394
 395 /// LowerCALL - Lowering a ISD::CALL node into a callseq_start <-
 396 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 397 /// nodes.
 398 SDValue ARMTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG) {
 399   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
 400   MVT RetVT = TheCall->getRetValType(0);
 401   SDValue Chain    = TheCall->getChain();
 402   unsigned CallConv  = TheCall->getCallingConv();
 403   assert((CallConv == CallingConv::C ||
 404           CallConv == CallingConv::Fast) && "unknown calling convention");
 405   SDValue Callee   = TheCall->getCallee();
 406   unsigned NumOps    = TheCall->getNumArgs();
 407   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 408   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 409
 410   // Count how many bytes are to be pushed on the stack.
 411   unsigned NumBytes = 0;
 412
 413   // Add up all the space actually used.
 414   for (unsigned i = 0; i < NumOps; ++i) {
 415     unsigned ObjSize;
 416     unsigned ObjGPRs;
 417     unsigned StackPad;
 418     unsigned GPRPad;
 419     MVT ObjectVT = TheCall->getArg(i).getValueType();
 420     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
 421     HowToPassArgument(ObjectVT, NumGPRs, NumBytes, ObjGPRs, ObjSize,
 422                       GPRPad, StackPad, Flags);
 423     NumBytes += ObjSize + StackPad;
 424     NumGPRs += ObjGPRs + GPRPad;
 425   }
 426
 427   // Adjust the stack pointer for the new arguments...
 428   // These operations are automatically eliminated by the prolog/epilog pass
 429   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 430
 431   SDValue StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 432
 433   static const unsigned GPRArgRegs[] = {
 434     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 435   };
 436
 437   NumGPRs = 0;
 438   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
 439   std::vector<SDValue> MemOpChains;
 440   for (unsigned i = 0; i != NumOps; ++i) {
 441     SDValue Arg = TheCall->getArg(i);
 442     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
 443     MVT ArgVT = Arg.getValueType();
 444
 445     unsigned ObjSize;
 446     unsigned ObjGPRs;
 447     unsigned GPRPad;
 448     unsigned StackPad;
 449     HowToPassArgument(ArgVT, NumGPRs, ArgOffset, ObjGPRs,
 450                       ObjSize, GPRPad, StackPad, Flags);
 451     NumGPRs += GPRPad;
 452     ArgOffset += StackPad;
 453     if (ObjGPRs > 0) {
 454       switch (ArgVT.getSimpleVT()) {
 455       default: assert(0 && "Unexpected ValueType for argument!");
 456       case MVT::i32:
 457         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Arg));
 458         break;
 459       case MVT::f32:
 460         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs],
 461                                  DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Arg)));
 462         break;
 463       case MVT::i64: {
 464         SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Arg,
 465                                    DAG.getConstant(0, getPointerTy()));
 466         SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Arg,
 467                                    DAG.getConstant(1, getPointerTy()));
 468         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Lo));
 469         if (ObjGPRs == 2)
 470           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1], Hi));
 471         else {
 472           SDValue PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 473           PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 474           MemOpChains.push_back(DAG.getStore(Chain, Hi, PtrOff, NULL, 0));
 475         }
 476         break;
 477       }
 478       case MVT::f64: {
 479         SDValue Cvt = DAG.getNode(ARMISD::FMRRD,
 480                                     DAG.getVTList(MVT::i32, MVT::i32),
 481                                     &Arg, 1);
 482         RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs], Cvt));
 483         if (ObjGPRs == 2)
 484           RegsToPass.push_back(std::make_pair(GPRArgRegs[NumGPRs+1],
 485                                               Cvt.getValue(1)));
 486         else {
 487           SDValue PtrOff= DAG.getConstant(ArgOffset, StackPtr.getValueType());
 488           PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 489           MemOpChains.push_back(DAG.getStore(Chain, Cvt.getValue(1), PtrOff,
 490                                              NULL, 0));
 491         }
 492         break;
 493       }
 494       }
 495     } else {
 496       assert(ObjSize != 0);
 497       SDValue PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
 498       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 499       MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
 500     }
 501
 502     NumGPRs += ObjGPRs;
 503     ArgOffset += ObjSize;
 504   }
 505
 506   if (!MemOpChains.empty())
 507     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
 508                         &MemOpChains[0], MemOpChains.size());
 509
 510   // Build a sequence of copy-to-reg nodes chained together with token chain
 511   // and flag operands which copy the outgoing args into the appropriate regs.
 512   SDValue InFlag;
 513   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 514     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
 515                              InFlag);
 516     InFlag = Chain.getValue(1);
 517   }
 518
 519   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 520   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 521   // node so that legalize doesn't hack it.
 522   bool isDirect = false;
 523   bool isARMFunc = false;
 524   bool isLocalARMFunc = false;
 525   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 526     GlobalValue *GV = G->getGlobal();
 527     isDirect = true;
 528     bool isExt = (GV->isDeclaration() || GV->hasWeakLinkage() ||
 529                   GV->hasLinkOnceLinkage());
 530     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
 531                    getTargetMachine().getRelocationModel() != Reloc::Static;
 532     isARMFunc = !Subtarget->isThumb() || isStub;
 533     // ARM call to a local ARM function is predicable.
 534     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
 535     // tBX takes a register source operand.
 536     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 537       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 538                                                            ARMCP::CPStub, 4);
 539       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 2);
 540       CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 541       Callee = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), CPAddr, NULL, 0);
 542       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 543       Callee = DAG.getNode(ARMISD::PIC_ADD, getPointerTy(), Callee, PICLabel);
 544    } else
 545       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
 546   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 547     isDirect = true;
 548     bool isStub = Subtarget->isTargetDarwin() &&
 549                   getTargetMachine().getRelocationModel() != Reloc::Static;
 550     isARMFunc = !Subtarget->isThumb() || isStub;
 551     // tBX takes a register source operand.
 552     const char *Sym = S->getSymbol();
 553     if (isARMFunc && Subtarget->isThumb() && !Subtarget->hasV5TOps()) {
 554       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(Sym, ARMPCLabelIndex,
 555                                                            ARMCP::CPStub, 4);
 556       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 2);
 557       CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 558       Callee = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), CPAddr, NULL, 0);
 559       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 560       Callee = DAG.getNode(ARMISD::PIC_ADD, getPointerTy(), Callee, PICLabel);
 561     } else
 562       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
 563   }
 564
 565   // FIXME: handle tail calls differently.
 566   unsigned CallOpc;
 567   if (Subtarget->isThumb()) {
 568     if (!Subtarget->hasV5TOps() && (!isDirect || isARMFunc))
 569       CallOpc = ARMISD::CALL_NOLINK;
 570     else
 571       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
 572   } else {
 573     CallOpc = (isDirect || Subtarget->hasV5TOps())
 574       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
 575       : ARMISD::CALL_NOLINK;
 576   }
 577   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb()) {
 578     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
 579     Chain = DAG.getCopyToReg(Chain, ARM::LR,
 580                              DAG.getNode(ISD::UNDEF, MVT::i32), InFlag);
 581     InFlag = Chain.getValue(1);
 582   }
 583
 584   std::vector<SDValue> Ops;
 585   Ops.push_back(Chain);
 586   Ops.push_back(Callee);
 587
 588   // Add argument registers to the end of the list so that they are known live
 589   // into the call.
 590   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
 591     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
 592                                   RegsToPass[i].second.getValueType()));
 593
 594   if (InFlag.getNode())
 595     Ops.push_back(InFlag);
 596   // Returns a chain and a flag for retval copy to use.
 597   Chain = DAG.getNode(CallOpc, DAG.getVTList(MVT::Other, MVT::Flag),
 598                       &Ops[0], Ops.size());
 599   InFlag = Chain.getValue(1);
 600
 601   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
 602                              DAG.getIntPtrConstant(0, true), InFlag);
 603   if (RetVT != MVT::Other)
 604     InFlag = Chain.getValue(1);
 605
 606   std::vector<SDValue> ResultVals;
 607
 608   // If the call has results, copy the values out of the ret val registers.
 609   switch (RetVT.getSimpleVT()) {
 610   default: assert(0 && "Unexpected ret value!");
 611   case MVT::Other:
 612     break;
 613   case MVT::i32:
 614     Chain = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag).getValue(1);
 615     ResultVals.push_back(Chain.getValue(0));
 616     if (TheCall->getNumRetVals() > 1 &&
 617         TheCall->getRetValType(1) == MVT::i32) {
 618       // Returns a i64 value.
 619       Chain = DAG.getCopyFromReg(Chain, ARM::R1, MVT::i32,
 620                                  Chain.getValue(2)).getValue(1);
 621       ResultVals.push_back(Chain.getValue(0));
 622     }
 623     break;
 624   case MVT::f32:
 625     Chain = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag).getValue(1);
 626     ResultVals.push_back(DAG.getNode(ISD::BIT_CONVERT, MVT::f32,
 627                                      Chain.getValue(0)));
 628     break;
 629   case MVT::f64: {
 630     SDValue Lo = DAG.getCopyFromReg(Chain, ARM::R0, MVT::i32, InFlag);
 631     SDValue Hi = DAG.getCopyFromReg(Lo, ARM::R1, MVT::i32, Lo.getValue(2));
 632     ResultVals.push_back(DAG.getNode(ARMISD::FMDRR, MVT::f64, Lo, Hi));
 633     break;
 634   }
 635   }
 636
 637   if (ResultVals.empty())
 638     return Chain;
 639
 640   ResultVals.push_back(Chain);
 641   SDValue Res = DAG.getMergeValues(&ResultVals[0], ResultVals.size());
 642   return Res.getValue(Op.getResNo());
 643 }
 644
 645 static SDValue LowerRET(SDValue Op, SelectionDAG &DAG) {
 646   SDValue Copy;
 647   SDValue Chain = Op.getOperand(0);
 648   switch(Op.getNumOperands()) {
 649   default:
 650     assert(0 && "Do not know how to return this many arguments!");
 651     abort();
 652   case 1: {
 653     SDValue LR = DAG.getRegister(ARM::LR, MVT::i32);
 654     return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Chain);
 655   }
 656   case 3:
 657     Op = Op.getOperand(1);
 658     if (Op.getValueType() == MVT::f32) {
 659       Op = DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
 660     } else if (Op.getValueType() == MVT::f64) {
 661       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
 662       // available.
 663       Op = DAG.getNode(ARMISD::FMRRD, DAG.getVTList(MVT::i32, MVT::i32), &Op,1);
 664       SDValue Sign = DAG.getConstant(0, MVT::i32);
 665       return DAG.getNode(ISD::RET, MVT::Other, Chain, Op, Sign,
 666                          Op.getValue(1), Sign);
 667     }
 668     Copy = DAG.getCopyToReg(Chain, ARM::R0, Op, SDValue());
 669     if (DAG.getMachineFunction().getRegInfo().liveout_empty())
 670       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 671     break;
 672   case 5:
 673     Copy = DAG.getCopyToReg(Chain, ARM::R1, Op.getOperand(3), SDValue());
 674     Copy = DAG.getCopyToReg(Copy, ARM::R0, Op.getOperand(1), Copy.getValue(1));
 675     // If we haven't noted the R0+R1 are live out, do so now.
 676     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 677       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 678       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R1);
 679     }
 680     break;
 681   case 9:  // i128 -> 4 regs
 682     Copy = DAG.getCopyToReg(Chain, ARM::R3, Op.getOperand(7), SDValue());
 683     Copy = DAG.getCopyToReg(Copy , ARM::R2, Op.getOperand(5), Copy.getValue(1));
 684     Copy = DAG.getCopyToReg(Copy , ARM::R1, Op.getOperand(3), Copy.getValue(1));
 685     Copy = DAG.getCopyToReg(Copy , ARM::R0, Op.getOperand(1), Copy.getValue(1));
 686     // If we haven't noted the R0+R1 are live out, do so now.
 687     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
 688       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R0);
 689       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R1);
 690       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R2);
 691       DAG.getMachineFunction().getRegInfo().addLiveOut(ARM::R3);
 692     }
 693     break;
 694
 695   }
 696
 697   //We must use RET_FLAG instead of BRIND because BRIND doesn't have a flag
 698   return DAG.getNode(ARMISD::RET_FLAG, MVT::Other, Copy, Copy.getValue(1));
 699 }
 700
 701 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
 702 // their target countpart wrapped in the ARMISD::Wrapper node. Suppose N is
 703 // one of the above mentioned nodes. It has to be wrapped because otherwise
 704 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
 705 // be used to form addressing mode. These wrapped nodes will be selected
 706 // into MOVi.
 707 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
 708   MVT PtrVT = Op.getValueType();
 709   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
 710   SDValue Res;
 711   if (CP->isMachineConstantPoolEntry())
 712     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
 713                                     CP->getAlignment());
 714   else
 715     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
 716                                     CP->getAlignment());
 717   return DAG.getNode(ARMISD::Wrapper, MVT::i32, Res);
 718 }
 719
 720 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
 721 SDValue
 722 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
 723                                                  SelectionDAG &DAG) {
 724   MVT PtrVT = getPointerTy();
 725   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 726   ARMConstantPoolValue *CPV =
 727     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 728                              PCAdj, "tlsgd", true);
 729   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 730   Argument = DAG.getNode(ARMISD::Wrapper, MVT::i32, Argument);
 731   Argument = DAG.getLoad(PtrVT, DAG.getEntryNode(), Argument, NULL, 0);
 732   SDValue Chain = Argument.getValue(1);
 733
 734   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 735   Argument = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Argument, PICLabel);
 736
 737   // call __tls_get_addr.
 738   ArgListTy Args;
 739   ArgListEntry Entry;
 740   Entry.Node = Argument;
 741   Entry.Ty = (const Type *) Type::Int32Ty;
 742   Args.push_back(Entry);
 743   std::pair<SDValue, SDValue> CallResult =
 744     LowerCallTo(Chain, (const Type *) Type::Int32Ty, false, false, false, false,
 745                 CallingConv::C, false,
 746                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG);
 747   return CallResult.first;
 748 }
 749
 750 // Lower ISD::GlobalTLSAddress using the "initial exec" or
 751 // "local exec" model.
 752 SDValue
 753 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
 754                                             SelectionDAG &DAG) {
 755   GlobalValue *GV = GA->getGlobal();
 756   SDValue Offset;
 757   SDValue Chain = DAG.getEntryNode();
 758   MVT PtrVT = getPointerTy();
 759   // Get the Thread Pointer
 760   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, PtrVT);
 761
 762   if (GV->isDeclaration()){
 763     // initial exec model
 764     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
 765     ARMConstantPoolValue *CPV =
 766       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
 767                                PCAdj, "gottpoff", true);
 768     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 769     Offset = DAG.getNode(ARMISD::Wrapper, MVT::i32, Offset);
 770     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 771     Chain = Offset.getValue(1);
 772
 773     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 774     Offset = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Offset, PICLabel);
 775
 776     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 777   } else {
 778     // local exec model
 779     ARMConstantPoolValue *CPV =
 780       new ARMConstantPoolValue(GV, ARMCP::CPValue, "tpoff");
 781     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 782     Offset = DAG.getNode(ARMISD::Wrapper, MVT::i32, Offset);
 783     Offset = DAG.getLoad(PtrVT, Chain, Offset, NULL, 0);
 784   }
 785
 786   // The address of the thread local variable is the add of the thread
 787   // pointer with the offset of the variable.
 788   return DAG.getNode(ISD::ADD, PtrVT, ThreadPointer, Offset);
 789 }
 790
 791 SDValue
 792 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
 793   // TODO: implement the "local dynamic" model
 794   assert(Subtarget->isTargetELF() &&
 795          "TLS not implemented for non-ELF targets");
 796   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
 797   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
 798   // otherwise use the "Local Exec" TLS Model
 799   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
 800     return LowerToTLSGeneralDynamicModel(GA, DAG);
 801   else
 802     return LowerToTLSExecModels(GA, DAG);
 803 }
 804
 805 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
 806                                                    SelectionDAG &DAG) {
 807   MVT PtrVT = getPointerTy();
 808   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 809   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 810   if (RelocM == Reloc::PIC_) {
 811     bool UseGOTOFF = GV->hasInternalLinkage() || GV->hasHiddenVisibility();
 812     ARMConstantPoolValue *CPV =
 813       new ARMConstantPoolValue(GV, ARMCP::CPValue, UseGOTOFF ? "GOTOFF":"GOT");
 814     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 815     CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 816     SDValue Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 817     SDValue Chain = Result.getValue(1);
 818     SDValue GOT = DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, PtrVT);
 819     Result = DAG.getNode(ISD::ADD, PtrVT, Result, GOT);
 820     if (!UseGOTOFF)
 821       Result = DAG.getLoad(PtrVT, Chain, Result, NULL, 0);
 822     return Result;
 823   } else {
 824     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 2);
 825     CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 826     return DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 827   }
 828 }
 829
 830 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol
 831 /// even in non-static mode.
 832 static bool GVIsIndirectSymbol(GlobalValue *GV, Reloc::Model RelocM) {
 833   return RelocM != Reloc::Static &&
 834     (GV->hasWeakLinkage() || GV->hasLinkOnceLinkage() ||
 835      (GV->isDeclaration() && !GV->hasNotBeenReadFromBitcode()));
 836 }
 837
 838 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
 839                                                       SelectionDAG &DAG) {
 840   MVT PtrVT = getPointerTy();
 841   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
 842   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
 843   bool IsIndirect = GVIsIndirectSymbol(GV, RelocM);
 844   SDValue CPAddr;
 845   if (RelocM == Reloc::Static)
 846     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 2);
 847   else {
 848     unsigned PCAdj = (RelocM != Reloc::PIC_)
 849       ? 0 : (Subtarget->isThumb() ? 4 : 8);
 850     ARMCP::ARMCPKind Kind = IsIndirect ? ARMCP::CPNonLazyPtr
 851       : ARMCP::CPValue;
 852     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 853                                                          Kind, PCAdj);
 854     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 855   }
 856   CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 857
 858   SDValue Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 859   SDValue Chain = Result.getValue(1);
 860
 861   if (RelocM == Reloc::PIC_) {
 862     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 863     Result = DAG.getNode(ARMISD::PIC_ADD, PtrVT, Result, PICLabel);
 864   }
 865   if (IsIndirect)
 866     Result = DAG.getLoad(PtrVT, Chain, Result, NULL, 0);
 867
 868   return Result;
 869 }
 870
 871 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
 872                                                       SelectionDAG &DAG){
 873   assert(Subtarget->isTargetELF() &&
 874          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
 875   MVT PtrVT = getPointerTy();
 876   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
 877   ARMConstantPoolValue *CPV = new ARMConstantPoolValue("_GLOBAL_OFFSET_TABLE_",
 878                                                        ARMPCLabelIndex,
 879                                                        ARMCP::CPValue, PCAdj);
 880   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 2);
 881   CPAddr = DAG.getNode(ARMISD::Wrapper, MVT::i32, CPAddr);
 882   SDValue Result = DAG.getLoad(PtrVT, DAG.getEntryNode(), CPAddr, NULL, 0);
 883   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 884   return DAG.getNode(ARMISD::PIC_ADD, PtrVT, Result, PICLabel);
 885 }
 886
 887 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
 888   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 889   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 890   switch (IntNo) {
 891   default: return SDValue();    // Don't custom lower most intrinsics.
 892   case Intrinsic::arm_thread_pointer:
 893       return DAG.getNode(ARMISD::THREAD_POINTER, PtrVT);
 894   }
 895 }
 896
 897 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 898                               unsigned VarArgsFrameIndex) {
 899   // vastart just stores the address of the VarArgsFrameIndex slot into the
 900   // memory location argument.
 901   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
 902   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
 903   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
 904   return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
 905 }
 906
 907 static SDValue LowerFORMAL_ARGUMENT(SDValue Op, SelectionDAG &DAG,
 908                                       unsigned ArgNo, unsigned &NumGPRs,
 909                                       unsigned &ArgOffset) {
 910   MachineFunction &MF = DAG.getMachineFunction();
 911   MVT ObjectVT = Op.getValue(ArgNo).getValueType();
 912   SDValue Root = Op.getOperand(0);
 913   MachineRegisterInfo &RegInfo = MF.getRegInfo();
 914
 915   static const unsigned GPRArgRegs[] = {
 916     ARM::R0, ARM::R1, ARM::R2, ARM::R3
 917   };
 918
 919   unsigned ObjSize;
 920   unsigned ObjGPRs;
 921   unsigned GPRPad;
 922   unsigned StackPad;
 923   ISD::ArgFlagsTy Flags =
 924     cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo + 3))->getArgFlags();
 925   HowToPassArgument(ObjectVT, NumGPRs, ArgOffset, ObjGPRs,
 926                     ObjSize, GPRPad, StackPad, Flags);
 927   NumGPRs += GPRPad;
 928   ArgOffset += StackPad;
 929
 930   SDValue ArgValue;
 931   if (ObjGPRs == 1) {
 932     unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 933     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 934     ArgValue = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 935     if (ObjectVT == MVT::f32)
 936       ArgValue = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, ArgValue);
 937   } else if (ObjGPRs == 2) {
 938     unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 939     RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
 940     ArgValue = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 941
 942     VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
 943     RegInfo.addLiveIn(GPRArgRegs[NumGPRs+1], VReg);
 944     SDValue ArgValue2 = DAG.getCopyFromReg(Root, VReg, MVT::i32);
 945
 946     assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 947     ArgValue = DAG.getNode(ARMISD::FMDRR, MVT::f64, ArgValue, ArgValue2);
 948   }
 949   NumGPRs += ObjGPRs;
 950
 951   if (ObjSize) {
 952     MachineFrameInfo *MFI = MF.getFrameInfo();
 953     int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 954     SDValue FIN = DAG.getFrameIndex(FI, MVT::i32);
 955     if (ObjGPRs == 0)
 956       ArgValue = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
 957     else {
 958       SDValue ArgValue2 = DAG.getLoad(MVT::i32, Root, FIN, NULL, 0);
 959       assert(ObjectVT != MVT::i64 && "i64 should already be lowered");
 960       ArgValue = DAG.getNode(ARMISD::FMDRR, MVT::f64, ArgValue, ArgValue2);
 961     }
 962
 963     ArgOffset += ObjSize;   // Move on to the next argument.
 964   }
 965
 966   return ArgValue;
 967 }
 968
 969 SDValue
 970 ARMTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op, SelectionDAG &DAG) {
 971   std::vector<SDValue> ArgValues;
 972   SDValue Root = Op.getOperand(0);
 973   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 974   unsigned NumGPRs = 0;     // GPRs used for parameter passing.
 975
 976   unsigned NumArgs = Op.getNode()->getNumValues()-1;
 977   for (unsigned ArgNo = 0; ArgNo < NumArgs; ++ArgNo)
 978     ArgValues.push_back(LowerFORMAL_ARGUMENT(Op, DAG, ArgNo,
 979                                              NumGPRs, ArgOffset));
 980
 981   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
 982   if (isVarArg) {
 983     static const unsigned GPRArgRegs[] = {
 984       ARM::R0, ARM::R1, ARM::R2, ARM::R3
 985     };
 986
 987     MachineFunction &MF = DAG.getMachineFunction();
 988     MachineRegisterInfo &RegInfo = MF.getRegInfo();
 989     MachineFrameInfo *MFI = MF.getFrameInfo();
 990     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 991     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 992     unsigned VARegSize = (4 - NumGPRs) * 4;
 993     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
 994     if (VARegSaveSize) {
 995       // If this function is vararg, store any remaining integer argument regs
 996       // to their spots on the stack so that they may be loaded by deferencing
 997       // the result of va_next.
 998       AFI->setVarArgsRegSaveSize(VARegSaveSize);
 999       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1000                                                  VARegSaveSize - VARegSize);
1001       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1002
1003       SmallVector<SDValue, 4> MemOps;
1004       for (; NumGPRs < 4; ++NumGPRs) {
1005         unsigned VReg = RegInfo.createVirtualRegister(&ARM::GPRRegClass);
1006         RegInfo.addLiveIn(GPRArgRegs[NumGPRs], VReg);
1007         SDValue Val = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1008         SDValue Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1009         MemOps.push_back(Store);
1010         FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1011                           DAG.getConstant(4, getPointerTy()));
1012       }
1013       if (!MemOps.empty())
1014         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1015                            &MemOps[0], MemOps.size());
1016     } else
1017       // This will point to the next argument passed via stack.
1018       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1019   }
1020
1021   ArgValues.push_back(Root);
1022
1023   // Return the new list of results.
1024   return DAG.getMergeValues(Op.getNode()->getVTList(), &ArgValues[0],
1025                             ArgValues.size());
1026 }
1027
1028 /// isFloatingPointZero - Return true if this is +0.0.
1029 static bool isFloatingPointZero(SDValue Op) {
1030   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1031     return CFP->getValueAPF().isPosZero();
1032   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1033     // Maybe this has already been legalized into the constant pool?
1034     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1035       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1036       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1037         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1038           return CFP->getValueAPF().isPosZero();
1039     }
1040   }
1041   return false;
1042 }
1043
1044 static bool isLegalCmpImmediate(unsigned C, bool isThumb) {
1045   return ( isThumb && (C & ~255U) == 0) ||
1046          (!isThumb && ARM_AM::getSOImmVal(C) != -1);
1047 }
1048
1049 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1050 /// the given operands.
1051 static SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1052                            SDValue &ARMCC, SelectionDAG &DAG, bool isThumb) {
1053   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1054     unsigned C = RHSC->getZExtValue();
1055     if (!isLegalCmpImmediate(C, isThumb)) {
1056       // Constant does not fit, try adjusting it by one?
1057       switch (CC) {
1058       default: break;
1059       case ISD::SETLT:
1060       case ISD::SETGE:
1061         if (isLegalCmpImmediate(C-1, isThumb)) {
1062           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1063           RHS = DAG.getConstant(C-1, MVT::i32);
1064         }
1065         break;
1066       case ISD::SETULT:
1067       case ISD::SETUGE:
1068         if (C > 0 && isLegalCmpImmediate(C-1, isThumb)) {
1069           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1070           RHS = DAG.getConstant(C-1, MVT::i32);
1071         }
1072         break;
1073       case ISD::SETLE:
1074       case ISD::SETGT:
1075         if (isLegalCmpImmediate(C+1, isThumb)) {
1076           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1077           RHS = DAG.getConstant(C+1, MVT::i32);
1078         }
1079         break;
1080       case ISD::SETULE:
1081       case ISD::SETUGT:
1082         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb)) {
1083           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1084           RHS = DAG.getConstant(C+1, MVT::i32);
1085         }
1086         break;
1087       }
1088     }
1089   }
1090
1091   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1092   ARMISD::NodeType CompareType;
1093   switch (CondCode) {
1094   default:
1095     CompareType = ARMISD::CMP;
1096     break;
1097   case ARMCC::EQ:
1098   case ARMCC::NE:
1099   case ARMCC::MI:
1100   case ARMCC::PL:
1101     // Uses only N and Z Flags
1102     CompareType = ARMISD::CMPNZ;
1103     break;
1104   }
1105   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1106   return DAG.getNode(CompareType, MVT::Flag, LHS, RHS);
1107 }
1108
1109 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1110 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG) {
1111   SDValue Cmp;
1112   if (!isFloatingPointZero(RHS))
1113     Cmp = DAG.getNode(ARMISD::CMPFP, MVT::Flag, LHS, RHS);
1114   else
1115     Cmp = DAG.getNode(ARMISD::CMPFPw0, MVT::Flag, LHS);
1116   return DAG.getNode(ARMISD::FMSTAT, MVT::Flag, Cmp);
1117 }
1118
1119 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
1120                                 const ARMSubtarget *ST) {
1121   MVT VT = Op.getValueType();
1122   SDValue LHS = Op.getOperand(0);
1123   SDValue RHS = Op.getOperand(1);
1124   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1125   SDValue TrueVal = Op.getOperand(2);
1126   SDValue FalseVal = Op.getOperand(3);
1127
1128   if (LHS.getValueType() == MVT::i32) {
1129     SDValue ARMCC;
1130     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1131     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb());
1132     return DAG.getNode(ARMISD::CMOV, VT, FalseVal, TrueVal, ARMCC, CCR, Cmp);
1133   }
1134
1135   ARMCC::CondCodes CondCode, CondCode2;
1136   if (FPCCToARMCC(CC, CondCode, CondCode2))
1137     std::swap(TrueVal, FalseVal);
1138
1139   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1140   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1141   SDValue Cmp = getVFPCmp(LHS, RHS, DAG);
1142   SDValue Result = DAG.getNode(ARMISD::CMOV, VT, FalseVal, TrueVal,
1143                                  ARMCC, CCR, Cmp);
1144   if (CondCode2 != ARMCC::AL) {
1145     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1146     // FIXME: Needs another CMP because flag can have but one use.
1147     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG);
1148     Result = DAG.getNode(ARMISD::CMOV, VT, Result, TrueVal, ARMCC2, CCR, Cmp2);
1149   }
1150   return Result;
1151 }
1152
1153 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
1154                             const ARMSubtarget *ST) {
1155   SDValue  Chain = Op.getOperand(0);
1156   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1157   SDValue    LHS = Op.getOperand(2);
1158   SDValue    RHS = Op.getOperand(3);
1159   SDValue   Dest = Op.getOperand(4);
1160
1161   if (LHS.getValueType() == MVT::i32) {
1162     SDValue ARMCC;
1163     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1164     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb());
1165     return DAG.getNode(ARMISD::BRCOND, MVT::Other, Chain, Dest, ARMCC, CCR,Cmp);
1166   }
1167
1168   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1169   ARMCC::CondCodes CondCode, CondCode2;
1170   if (FPCCToARMCC(CC, CondCode, CondCode2))
1171     // Swap the LHS/RHS of the comparison if needed.
1172     std::swap(LHS, RHS);
1173
1174   SDValue Cmp = getVFPCmp(LHS, RHS, DAG);
1175   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1176   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1177   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1178   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1179   SDValue Res = DAG.getNode(ARMISD::BRCOND, VTList, Ops, 5);
1180   if (CondCode2 != ARMCC::AL) {
1181     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1182     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1183     Res = DAG.getNode(ARMISD::BRCOND, VTList, Ops, 5);
1184   }
1185   return Res;
1186 }
1187
1188 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1189   SDValue Chain = Op.getOperand(0);
1190   SDValue Table = Op.getOperand(1);
1191   SDValue Index = Op.getOperand(2);
1192
1193   MVT PTy = getPointerTy();
1194   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1195   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1196   SDValue UId =  DAG.getConstant(AFI->createJumpTableUId(), PTy);
1197   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1198   Table = DAG.getNode(ARMISD::WrapperJT, MVT::i32, JTI, UId);
1199   Index = DAG.getNode(ISD::MUL, PTy, Index, DAG.getConstant(4, PTy));
1200   SDValue Addr = DAG.getNode(ISD::ADD, PTy, Index, Table);
1201   bool isPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
1202   Addr = DAG.getLoad(isPIC ? (MVT)MVT::i32 : PTy,
1203                      Chain, Addr, NULL, 0);
1204   Chain = Addr.getValue(1);
1205   if (isPIC)
1206     Addr = DAG.getNode(ISD::ADD, PTy, Addr, Table);
1207   return DAG.getNode(ARMISD::BR_JT, MVT::Other, Chain, Addr, JTI, UId);
1208 }
1209
1210 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1211   unsigned Opc =
1212     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1213   Op = DAG.getNode(Opc, MVT::f32, Op.getOperand(0));
1214   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
1215 }
1216
1217 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1218   MVT VT = Op.getValueType();
1219   unsigned Opc =
1220     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1221
1222   Op = DAG.getNode(ISD::BIT_CONVERT, MVT::f32, Op.getOperand(0));
1223   return DAG.getNode(Opc, VT, Op);
1224 }
1225
1226 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1227   // Implement fcopysign with a fabs and a conditional fneg.
1228   SDValue Tmp0 = Op.getOperand(0);
1229   SDValue Tmp1 = Op.getOperand(1);
1230   MVT VT = Op.getValueType();
1231   MVT SrcVT = Tmp1.getValueType();
1232   SDValue AbsVal = DAG.getNode(ISD::FABS, VT, Tmp0);
1233   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG);
1234   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1235   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1236   return DAG.getNode(ARMISD::CNEG, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1237 }
1238
1239 SDValue
1240 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG,
1241                                            SDValue Chain,
1242                                            SDValue Dst, SDValue Src,
1243                                            SDValue Size, unsigned Align,
1244                                            bool AlwaysInline,
1245                                          const Value *DstSV, uint64_t DstSVOff,
1246                                          const Value *SrcSV, uint64_t SrcSVOff){
1247   // Do repeated 4-byte loads and stores. To be improved.
1248   // This requires 4-byte alignment.
1249   if ((Align & 3) != 0)
1250     return SDValue();
1251   // This requires the copy size to be a constant, preferrably
1252   // within a subtarget-specific limit.
1253   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1254   if (!ConstantSize)
1255     return SDValue();
1256   uint64_t SizeVal = ConstantSize->getZExtValue();
1257   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1258     return SDValue();
1259
1260   unsigned BytesLeft = SizeVal & 3;
1261   unsigned NumMemOps = SizeVal >> 2;
1262   unsigned EmittedNumMemOps = 0;
1263   MVT VT = MVT::i32;
1264   unsigned VTSize = 4;
1265   unsigned i = 0;
1266   const unsigned MAX_LOADS_IN_LDM = 6;
1267   SDValue TFOps[MAX_LOADS_IN_LDM];
1268   SDValue Loads[MAX_LOADS_IN_LDM];
1269   uint64_t SrcOff = 0, DstOff = 0;
1270
1271   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1272   // same number of stores.  The loads and stores will get combined into
1273   // ldm/stm later on.
1274   while (EmittedNumMemOps < NumMemOps) {
1275     for (i = 0;
1276          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1277       Loads[i] = DAG.getLoad(VT, Chain,
1278                              DAG.getNode(ISD::ADD, MVT::i32, Src,
1279                                          DAG.getConstant(SrcOff, MVT::i32)),
1280                              SrcSV, SrcSVOff + SrcOff);
1281       TFOps[i] = Loads[i].getValue(1);
1282       SrcOff += VTSize;
1283     }
1284     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1285
1286     for (i = 0;
1287          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1288       TFOps[i] = DAG.getStore(Chain, Loads[i],
1289                            DAG.getNode(ISD::ADD, MVT::i32, Dst,
1290                                        DAG.getConstant(DstOff, MVT::i32)),
1291                            DstSV, DstSVOff + DstOff);
1292       DstOff += VTSize;
1293     }
1294     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1295
1296     EmittedNumMemOps += i;
1297   }
1298
1299   if (BytesLeft == 0)
1300     return Chain;
1301
1302   // Issue loads / stores for the trailing (1 - 3) bytes.
1303   unsigned BytesLeftSave = BytesLeft;
1304   i = 0;
1305   while (BytesLeft) {
1306     if (BytesLeft >= 2) {
1307       VT = MVT::i16;
1308       VTSize = 2;
1309     } else {
1310       VT = MVT::i8;
1311       VTSize = 1;
1312     }
1313
1314     Loads[i] = DAG.getLoad(VT, Chain,
1315                            DAG.getNode(ISD::ADD, MVT::i32, Src,
1316                                        DAG.getConstant(SrcOff, MVT::i32)),
1317                            SrcSV, SrcSVOff + SrcOff);
1318     TFOps[i] = Loads[i].getValue(1);
1319     ++i;
1320     SrcOff += VTSize;
1321     BytesLeft -= VTSize;
1322   }
1323   Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1324
1325   i = 0;
1326   BytesLeft = BytesLeftSave;
1327   while (BytesLeft) {
1328     if (BytesLeft >= 2) {
1329       VT = MVT::i16;
1330       VTSize = 2;
1331     } else {
1332       VT = MVT::i8;
1333       VTSize = 1;
1334     }
1335
1336     TFOps[i] = DAG.getStore(Chain, Loads[i],
1337                             DAG.getNode(ISD::ADD, MVT::i32, Dst,
1338                                         DAG.getConstant(DstOff, MVT::i32)),
1339                             DstSV, DstSVOff + DstOff);
1340     ++i;
1341     DstOff += VTSize;
1342     BytesLeft -= VTSize;
1343   }
1344   return DAG.getNode(ISD::TokenFactor, MVT::Other, &TFOps[0], i);
1345 }
1346
1347 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
1348   SDValue Op = N->getOperand(0);
1349   if (N->getValueType(0) == MVT::f64) {
1350     // Turn i64->f64 into FMDRR.
1351     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op,
1352                              DAG.getConstant(0, MVT::i32));
1353     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, Op,
1354                              DAG.getConstant(1, MVT::i32));
1355     return DAG.getNode(ARMISD::FMDRR, MVT::f64, Lo, Hi);
1356   }
1357
1358   // Turn f64->i64 into FMRRD.
1359   SDValue Cvt = DAG.getNode(ARMISD::FMRRD, DAG.getVTList(MVT::i32, MVT::i32),
1360                             &Op, 1);
1361
1362   // Merge the pieces into a single i64 value.
1363   return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Cvt, Cvt.getValue(1));
1364 }
1365
1366 static SDValue ExpandSRx(SDNode *N, SelectionDAG &DAG, const ARMSubtarget *ST) {
1367   assert(N->getValueType(0) == MVT::i64 &&
1368          (N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
1369          "Unknown shift to lower!");
1370
1371   // We only lower SRA, SRL of 1 here, all others use generic lowering.
1372   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
1373       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
1374     return SDValue();
1375
1376   // If we are in thumb mode, we don't have RRX.
1377   if (ST->isThumb()) return SDValue();
1378
1379   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
1380   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
1381                              DAG.getConstant(0, MVT::i32));
1382   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32, N->getOperand(0),
1383                              DAG.getConstant(1, MVT::i32));
1384
1385   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
1386   // captures the result into a carry flag.
1387   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
1388   Hi = DAG.getNode(Opc, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
1389
1390   // The low part is an ARMISD::RRX operand, which shifts the carry in.
1391   Lo = DAG.getNode(ARMISD::RRX, MVT::i32, Lo, Hi.getValue(1));
1392
1393   // Merge the pieces into a single i64 value.
1394  return DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Lo, Hi);
1395 }
1396
1397
1398 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
1399   switch (Op.getOpcode()) {
1400   default: assert(0 && "Don't know how to custom lower this!"); abort();
1401   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
1402   case ISD::GlobalAddress:
1403     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
1404       LowerGlobalAddressELF(Op, DAG);
1405   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
1406   case ISD::CALL:          return LowerCALL(Op, DAG);
1407   case ISD::RET:           return LowerRET(Op, DAG);
1408   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
1409   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
1410   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
1411   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
1412   case ISD::SINT_TO_FP:
1413   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
1414   case ISD::FP_TO_SINT:
1415   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
1416   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
1417   case ISD::FORMAL_ARGUMENTS: return LowerFORMAL_ARGUMENTS(Op, DAG);
1418   case ISD::RETURNADDR:    break;
1419   case ISD::FRAMEADDR:     break;
1420   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
1421   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
1422   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
1423   case ISD::SRL:
1424   case ISD::SRA:           return ExpandSRx(Op.getNode(), DAG,Subtarget);
1425   }
1426   return SDValue();
1427 }
1428
1429
1430 /// ReplaceNodeResults - Replace the results of node with an illegal result
1431 /// type with new values built out of custom code.
1432 ///
1433 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
1434                                            SmallVectorImpl<SDValue>&Results,
1435                                            SelectionDAG &DAG) {
1436   switch (N->getOpcode()) {
1437   default:
1438     assert(0 && "Don't know how to custom expand this!");
1439     return;
1440   case ISD::BIT_CONVERT:
1441     Results.push_back(ExpandBIT_CONVERT(N, DAG));
1442     return;
1443   case ISD::SRL:
1444   case ISD::SRA: {
1445     SDValue Res = ExpandSRx(N, DAG, Subtarget);
1446     if (Res.getNode())
1447       Results.push_back(Res);
1448     return;
1449   }
1450   }
1451 }
1452
1453
1454 //===----------------------------------------------------------------------===//
1455 //                           ARM Scheduler Hooks
1456 //===----------------------------------------------------------------------===//
1457
1458 MachineBasicBlock *
1459 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
1460                                            MachineBasicBlock *BB) {
1461   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1462   switch (MI->getOpcode()) {
1463   default: assert(false && "Unexpected instr type to insert");
1464   case ARM::tMOVCCr: {
1465     // To "insert" a SELECT_CC instruction, we actually have to insert the
1466     // diamond control-flow pattern.  The incoming instruction knows the
1467     // destination vreg to set, the condition code register to branch on, the
1468     // true/false values to select between, and a branch opcode to use.
1469     const BasicBlock *LLVM_BB = BB->getBasicBlock();
1470     MachineFunction::iterator It = BB;
1471     ++It;
1472
1473     //  thisMBB:
1474     //  ...
1475     //   TrueVal = ...
1476     //   cmpTY ccX, r1, r2
1477     //   bCC copy1MBB
1478     //   fallthrough --> copy0MBB
1479     MachineBasicBlock *thisMBB  = BB;
1480     MachineFunction *F = BB->getParent();
1481     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
1482     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
1483     BuildMI(BB, TII->get(ARM::tBcc)).addMBB(sinkMBB)
1484       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
1485     F->insert(It, copy0MBB);
1486     F->insert(It, sinkMBB);
1487     // Update machine-CFG edges by first adding all successors of the current
1488     // block to the new block which will contain the Phi node for the select.
1489     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
1490         e = BB->succ_end(); i != e; ++i)
1491       sinkMBB->addSuccessor(*i);
1492     // Next, remove all successors of the current block, and add the true
1493     // and fallthrough blocks as its successors.
1494     while(!BB->succ_empty())
1495       BB->removeSuccessor(BB->succ_begin());
1496     BB->addSuccessor(copy0MBB);
1497     BB->addSuccessor(sinkMBB);
1498
1499     //  copy0MBB:
1500     //   %FalseValue = ...
1501     //   # fallthrough to sinkMBB
1502     BB = copy0MBB;
1503
1504     // Update machine-CFG edges
1505     BB->addSuccessor(sinkMBB);
1506
1507     //  sinkMBB:
1508     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1509     //  ...
1510     BB = sinkMBB;
1511     BuildMI(BB, TII->get(ARM::PHI), MI->getOperand(0).getReg())
1512       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
1513       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
1514
1515     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
1516     return BB;
1517   }
1518   }
1519 }
1520
1521 //===----------------------------------------------------------------------===//
1522 //                           ARM Optimization Hooks
1523 //===----------------------------------------------------------------------===//
1524
1525 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
1526 static SDValue PerformFMRRDCombine(SDNode *N,
1527                                      TargetLowering::DAGCombinerInfo &DCI) {
1528   // fmrrd(fmdrr x, y) -> x,y
1529   SDValue InDouble = N->getOperand(0);
1530   if (InDouble.getOpcode() == ARMISD::FMDRR)
1531     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
1532   return SDValue();
1533 }
1534
1535 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
1536                                                DAGCombinerInfo &DCI) const {
1537   switch (N->getOpcode()) {
1538   default: break;
1539   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
1540   }
1541
1542   return SDValue();
1543 }
1544
1545
1546 /// isLegalAddressImmediate - Return true if the integer value can be used
1547 /// as the offset of the target addressing mode for load / store of the
1548 /// given type.
1549 static bool isLegalAddressImmediate(int64_t V, MVT VT,
1550                                     const ARMSubtarget *Subtarget) {
1551   if (V == 0)
1552     return true;
1553
1554   if (Subtarget->isThumb()) {
1555     if (V < 0)
1556       return false;
1557
1558     unsigned Scale = 1;
1559     switch (VT.getSimpleVT()) {
1560     default: return false;
1561     case MVT::i1:
1562     case MVT::i8:
1563       // Scale == 1;
1564       break;
1565     case MVT::i16:
1566       // Scale == 2;
1567       Scale = 2;
1568       break;
1569     case MVT::i32:
1570       // Scale == 4;
1571       Scale = 4;
1572       break;
1573     }
1574
1575     if ((V & (Scale - 1)) != 0)
1576       return false;
1577     V /= Scale;
1578     return V == (V & ((1LL << 5) - 1));
1579   }
1580
1581   if (V < 0)
1582     V = - V;
1583   switch (VT.getSimpleVT()) {
1584   default: return false;
1585   case MVT::i1:
1586   case MVT::i8:
1587   case MVT::i32:
1588     // +- imm12
1589     return V == (V & ((1LL << 12) - 1));
1590   case MVT::i16:
1591     // +- imm8
1592     return V == (V & ((1LL << 8) - 1));
1593   case MVT::f32:
1594   case MVT::f64:
1595     if (!Subtarget->hasVFP2())
1596       return false;
1597     if ((V & 3) != 0)
1598       return false;
1599     V >>= 2;
1600     return V == (V & ((1LL << 8) - 1));
1601   }
1602 }
1603
1604 /// isLegalAddressingMode - Return true if the addressing mode represented
1605 /// by AM is legal for this target, for a load/store of the specified type.
1606 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
1607                                               const Type *Ty) const {
1608   if (!isLegalAddressImmediate(AM.BaseOffs, getValueType(Ty, true), Subtarget))
1609     return false;
1610
1611   // Can never fold addr of global into load/store.
1612   if (AM.BaseGV)
1613     return false;
1614
1615   switch (AM.Scale) {
1616   case 0:  // no scale reg, must be "r+i" or "r", or "i".
1617     break;
1618   case 1:
1619     if (Subtarget->isThumb())
1620       return false;
1621     // FALL THROUGH.
1622   default:
1623     // ARM doesn't support any R+R*scale+imm addr modes.
1624     if (AM.BaseOffs)
1625       return false;
1626
1627     int Scale = AM.Scale;
1628     switch (getValueType(Ty).getSimpleVT()) {
1629     default: return false;
1630     case MVT::i1:
1631     case MVT::i8:
1632     case MVT::i32:
1633     case MVT::i64:
1634       // This assumes i64 is legalized to a pair of i32. If not (i.e.
1635       // ldrd / strd are used, then its address mode is same as i16.
1636       // r + r
1637       if (Scale < 0) Scale = -Scale;
1638       if (Scale == 1)
1639         return true;
1640       // r + r << imm
1641       return isPowerOf2_32(Scale & ~1);
1642     case MVT::i16:
1643       // r + r
1644       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
1645         return true;
1646       return false;
1647
1648     case MVT::isVoid:
1649       // Note, we allow "void" uses (basically, uses that aren't loads or
1650       // stores), because arm allows folding a scale into many arithmetic
1651       // operations.  This should be made more precise and revisited later.
1652
1653       // Allow r << imm, but the imm has to be a multiple of two.
1654       if (AM.Scale & 1) return false;
1655       return isPowerOf2_32(AM.Scale);
1656     }
1657     break;
1658   }
1659   return true;
1660 }
1661
1662
1663 static bool getIndexedAddressParts(SDNode *Ptr, MVT VT,
1664                                    bool isSEXTLoad, SDValue &Base,
1665                                    SDValue &Offset, bool &isInc,
1666                                    SelectionDAG &DAG) {
1667   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
1668     return false;
1669
1670   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
1671     // AddressingMode 3
1672     Base = Ptr->getOperand(0);
1673     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1674       int RHSC = (int)RHS->getZExtValue();
1675       if (RHSC < 0 && RHSC > -256) {
1676         isInc = false;
1677         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1678         return true;
1679       }
1680     }
1681     isInc = (Ptr->getOpcode() == ISD::ADD);
1682     Offset = Ptr->getOperand(1);
1683     return true;
1684   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
1685     // AddressingMode 2
1686     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
1687       int RHSC = (int)RHS->getZExtValue();
1688       if (RHSC < 0 && RHSC > -0x1000) {
1689         isInc = false;
1690         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
1691         Base = Ptr->getOperand(0);
1692         return true;
1693       }
1694     }
1695
1696     if (Ptr->getOpcode() == ISD::ADD) {
1697       isInc = true;
1698       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
1699       if (ShOpcVal != ARM_AM::no_shift) {
1700         Base = Ptr->getOperand(1);
1701         Offset = Ptr->getOperand(0);
1702       } else {
1703         Base = Ptr->getOperand(0);
1704         Offset = Ptr->getOperand(1);
1705       }
1706       return true;
1707     }
1708
1709     isInc = (Ptr->getOpcode() == ISD::ADD);
1710     Base = Ptr->getOperand(0);
1711     Offset = Ptr->getOperand(1);
1712     return true;
1713   }
1714
1715   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
1716   return false;
1717 }
1718
1719 /// getPreIndexedAddressParts - returns true by value, base pointer and
1720 /// offset pointer and addressing mode by reference if the node's address
1721 /// can be legally represented as pre-indexed load / store address.
1722 bool
1723 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1724                                              SDValue &Offset,
1725                                              ISD::MemIndexedMode &AM,
1726                                              SelectionDAG &DAG) {
1727   if (Subtarget->isThumb())
1728     return false;
1729
1730   MVT VT;
1731   SDValue Ptr;
1732   bool isSEXTLoad = false;
1733   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1734     Ptr = LD->getBasePtr();
1735     VT  = LD->getMemoryVT();
1736     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1737   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1738     Ptr = ST->getBasePtr();
1739     VT  = ST->getMemoryVT();
1740   } else
1741     return false;
1742
1743   bool isInc;
1744   bool isLegal = getIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base, Offset,
1745                                         isInc, DAG);
1746   if (isLegal) {
1747     AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
1748     return true;
1749   }
1750   return false;
1751 }
1752
1753 /// getPostIndexedAddressParts - returns true by value, base pointer and
1754 /// offset pointer and addressing mode by reference if this node can be
1755 /// combined with a load / store to form a post-indexed load / store.
1756 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
1757                                                    SDValue &Base,
1758                                                    SDValue &Offset,
1759                                                    ISD::MemIndexedMode &AM,
1760                                                    SelectionDAG &DAG) {
1761   if (Subtarget->isThumb())
1762     return false;
1763
1764   MVT VT;
1765   SDValue Ptr;
1766   bool isSEXTLoad = false;
1767   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1768     VT  = LD->getMemoryVT();
1769     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
1770   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1771     VT  = ST->getMemoryVT();
1772   } else
1773     return false;
1774
1775   bool isInc;
1776   bool isLegal = getIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
1777                                         isInc, DAG);
1778   if (isLegal) {
1779     AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
1780     return true;
1781   }
1782   return false;
1783 }
1784
1785 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
1786                                                        const APInt &Mask,
1787                                                        APInt &KnownZero,
1788                                                        APInt &KnownOne,
1789                                                        const SelectionDAG &DAG,
1790                                                        unsigned Depth) const {
1791   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
1792   switch (Op.getOpcode()) {
1793   default: break;
1794   case ARMISD::CMOV: {
1795     // Bits are known zero/one if known on the LHS and RHS.
1796     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
1797     if (KnownZero == 0 && KnownOne == 0) return;
1798
1799     APInt KnownZeroRHS, KnownOneRHS;
1800     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
1801                           KnownZeroRHS, KnownOneRHS, Depth+1);
1802     KnownZero &= KnownZeroRHS;
1803     KnownOne  &= KnownOneRHS;
1804     return;
1805   }
1806   }
1807 }
1808
1809 //===----------------------------------------------------------------------===//
1810 //                           ARM Inline Assembly Support
1811 //===----------------------------------------------------------------------===//
1812
1813 /// getConstraintType - Given a constraint letter, return the type of
1814 /// constraint it is for this target.
1815 ARMTargetLowering::ConstraintType
1816 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
1817   if (Constraint.size() == 1) {
1818     switch (Constraint[0]) {
1819     default:  break;
1820     case 'l': return C_RegisterClass;
1821     case 'w': return C_RegisterClass;
1822     }
1823   }
1824   return TargetLowering::getConstraintType(Constraint);
1825 }
1826
1827 std::pair<unsigned, const TargetRegisterClass*>
1828 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
1829                                                 MVT VT) const {
1830   if (Constraint.size() == 1) {
1831     // GCC RS6000 Constraint Letters
1832     switch (Constraint[0]) {
1833     case 'l':
1834     // FIXME: in thumb mode, 'l' is only low-regs.
1835     // FALL THROUGH.
1836     case 'r':
1837       return std::make_pair(0U, ARM::GPRRegisterClass);
1838     case 'w':
1839       if (VT == MVT::f32)
1840         return std::make_pair(0U, ARM::SPRRegisterClass);
1841       if (VT == MVT::f64)
1842         return std::make_pair(0U, ARM::DPRRegisterClass);
1843       break;
1844     }
1845   }
1846   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
1847 }
1848
1849 std::vector<unsigned> ARMTargetLowering::
1850 getRegClassForInlineAsmConstraint(const std::string &Constraint,
1851                                   MVT VT) const {
1852   if (Constraint.size() != 1)
1853     return std::vector<unsigned>();
1854
1855   switch (Constraint[0]) {      // GCC ARM Constraint Letters
1856   default: break;
1857   case 'l':
1858   case 'r':
1859     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
1860                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
1861                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
1862                                  ARM::R12, ARM::LR, 0);
1863   case 'w':
1864     if (VT == MVT::f32)
1865       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
1866                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
1867                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
1868                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
1869                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
1870                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
1871                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
1872                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
1873     if (VT == MVT::f64)
1874       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
1875                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
1876                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
1877                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
1878       break;
1879   }
1880
1881   return std::vector<unsigned>();
1882 }