lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "arm-isel"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMISelLowering.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMPerfectShuffle.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "ARMSubtarget.h"
  24 #include "ARMTargetMachine.h"
  25 #include "ARMTargetObjectFile.h"
  26 #include "llvm/CallingConv.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/Function.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Instruction.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Type.h"
  33 #include "llvm/CodeGen/CallingConvLower.h"
  34 #include "llvm/CodeGen/MachineBasicBlock.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineFunction.h"
  37 #include "llvm/CodeGen/MachineInstrBuilder.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/CodeGen/PseudoSourceValue.h"
  40 #include "llvm/CodeGen/SelectionDAG.h"
  41 #include "llvm/MC/MCSectionMachO.h"
  42 #include "llvm/Target/TargetOptions.h"
  43 #include "llvm/ADT/VectorExtras.h"
  44 #include "llvm/ADT/Statistic.h"
  45 #include "llvm/Support/CommandLine.h"
  46 #include "llvm/Support/ErrorHandling.h"
  47 #include "llvm/Support/MathExtras.h"
  48 #include "llvm/Support/raw_ostream.h"
  49 #include <sstream>
  50 using namespace llvm;
  51
  52 STATISTIC(NumTailCalls, "Number of tail calls");
  53
  54 // This option should go away when tail calls fully work.
  55 static cl::opt<bool>
  56 EnableARMTailCalls("arm-tail-calls", cl::Hidden,
  57   cl::desc("Generate tail calls (TEMPORARY OPTION)."),
  58   cl::init(false));
  59
  60 // This option should go away when Machine LICM is smart enough to hoist a
  61 // reg-to-reg VDUP.
  62 static cl::opt<bool>
  63 EnableARMVDUPsplat("arm-vdup-splat", cl::Hidden,
  64   cl::desc("Generate VDUP for integer constant splats (TEMPORARY OPTION)."),
  65   cl::init(false));
  66
  67 static cl::opt<bool>
  68 EnableARMLongCalls("arm-long-calls", cl::Hidden,
  69   cl::desc("Generate calls via indirect call instructions"),
  70   cl::init(false));
  71
  72 static cl::opt<bool>
  73 ARMInterworking("arm-interworking", cl::Hidden,
  74   cl::desc("Enable / disable ARM interworking (for debugging only)"),
  75   cl::init(true));
  76
  77 static cl::opt<bool>
  78 EnableARMCodePlacement("arm-code-placement", cl::Hidden,
  79   cl::desc("Enable code placement pass for ARM"),
  80   cl::init(false));
  81
  82 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  83                                    CCValAssign::LocInfo &LocInfo,
  84                                    ISD::ArgFlagsTy &ArgFlags,
  85                                    CCState &State);
  86 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  87                                     CCValAssign::LocInfo &LocInfo,
  88                                     ISD::ArgFlagsTy &ArgFlags,
  89                                     CCState &State);
  90 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  91                                       CCValAssign::LocInfo &LocInfo,
  92                                       ISD::ArgFlagsTy &ArgFlags,
  93                                       CCState &State);
  94 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  95                                        CCValAssign::LocInfo &LocInfo,
  96                                        ISD::ArgFlagsTy &ArgFlags,
  97                                        CCState &State);
  98
  99 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
 100                                        EVT PromotedBitwiseVT) {
 101   if (VT != PromotedLdStVT) {
 102     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 103     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
 104                        PromotedLdStVT.getSimpleVT());
 105
 106     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 107     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
 108                        PromotedLdStVT.getSimpleVT());
 109   }
 110
 111   EVT ElemTy = VT.getVectorElementType();
 112   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
 113     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
 114   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
 115     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 116   if (ElemTy != MVT::i32) {
 117     setOperationAction(ISD::SINT_TO_FP, VT.getSimpleVT(), Expand);
 118     setOperationAction(ISD::UINT_TO_FP, VT.getSimpleVT(), Expand);
 119     setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Expand);
 120     setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Expand);
 121   }
 122   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 123   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 124   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 125   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Expand);
 126   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 127   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 128   if (VT.isInteger()) {
 129     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 130     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 131     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 132   }
 133
 134   // Promote all bit-wise operations.
 135   if (VT.isInteger() && VT != PromotedBitwiseVT) {
 136     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
 137     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
 138                        PromotedBitwiseVT.getSimpleVT());
 139     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
 140     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
 141                        PromotedBitwiseVT.getSimpleVT());
 142     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
 143     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
 144                        PromotedBitwiseVT.getSimpleVT());
 145   }
 146
 147   // Neon does not support vector divide/remainder operations.
 148   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 149   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 150   setOperationAction(ISD::FDIV, VT.getSimpleVT(), Expand);
 151   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 152   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 153   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 154 }
 155
 156 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 157   addRegisterClass(VT, ARM::DPRRegisterClass);
 158   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 159 }
 160
 161 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 162   addRegisterClass(VT, ARM::QPRRegisterClass);
 163   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 164 }
 165
 166 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 167   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 168     return new TargetLoweringObjectFileMachO();
 169
 170   return new ARMElfTargetObjectFile();
 171 }
 172
 173 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 174     : TargetLowering(TM, createTLOF(TM)) {
 175   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 176   RegInfo = TM.getRegisterInfo();
 177
 178   if (Subtarget->isTargetDarwin()) {
 179     // Uses VFP for Thumb libfuncs if available.
 180     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 181       // Single-precision floating-point arithmetic.
 182       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 183       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 184       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 185       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 186
 187       // Double-precision floating-point arithmetic.
 188       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 189       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 190       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 191       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 192
 193       // Single-precision comparisons.
 194       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 195       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 196       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 197       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 198       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 199       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 200       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 201       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 202
 203       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 204       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 205       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 206       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 207       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 208       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 209       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 210       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 211
 212       // Double-precision comparisons.
 213       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 214       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 215       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 216       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 217       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 218       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 219       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 220       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 221
 222       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 223       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 224       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 225       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 226       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 227       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 228       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 229       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 230
 231       // Floating-point to integer conversions.
 232       // i64 conversions are done via library routines even when generating VFP
 233       // instructions, so use the same ones.
 234       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 235       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 236       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 237       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 238
 239       // Conversions between floating types.
 240       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 241       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 242
 243       // Integer to floating-point conversions.
 244       // i64 conversions are done via library routines even when generating VFP
 245       // instructions, so use the same ones.
 246       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 247       // e.g., __floatunsidf vs. __floatunssidfvfp.
 248       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 249       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 250       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 251       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 252     }
 253   }
 254
 255   // These libcalls are not available in 32-bit.
 256   setLibcallName(RTLIB::SHL_I128, 0);
 257   setLibcallName(RTLIB::SRL_I128, 0);
 258   setLibcallName(RTLIB::SRA_I128, 0);
 259
 260   // Libcalls should use the AAPCS base standard ABI, even if hard float
 261   // is in effect, as per the ARM RTABI specification, section 4.1.2.
 262   if (Subtarget->isAAPCS_ABI()) {
 263     for (int i = 0; i < RTLIB::UNKNOWN_LIBCALL; ++i) {
 264       setLibcallCallingConv(static_cast<RTLIB::Libcall>(i),
 265                             CallingConv::ARM_AAPCS);
 266     }
 267   }
 268
 269   if (Subtarget->isThumb1Only())
 270     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 271   else
 272     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 273   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 274     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 275     if (!Subtarget->isFPOnlySP())
 276       addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 277
 278     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 279   }
 280
 281   if (Subtarget->hasNEON()) {
 282     addDRTypeForNEON(MVT::v2f32);
 283     addDRTypeForNEON(MVT::v8i8);
 284     addDRTypeForNEON(MVT::v4i16);
 285     addDRTypeForNEON(MVT::v2i32);
 286     addDRTypeForNEON(MVT::v1i64);
 287
 288     addQRTypeForNEON(MVT::v4f32);
 289     addQRTypeForNEON(MVT::v2f64);
 290     addQRTypeForNEON(MVT::v16i8);
 291     addQRTypeForNEON(MVT::v8i16);
 292     addQRTypeForNEON(MVT::v4i32);
 293     addQRTypeForNEON(MVT::v2i64);
 294
 295     // v2f64 is legal so that QR subregs can be extracted as f64 elements, but
 296     // neither Neon nor VFP support any arithmetic operations on it.
 297     setOperationAction(ISD::FADD, MVT::v2f64, Expand);
 298     setOperationAction(ISD::FSUB, MVT::v2f64, Expand);
 299     setOperationAction(ISD::FMUL, MVT::v2f64, Expand);
 300     setOperationAction(ISD::FDIV, MVT::v2f64, Expand);
 301     setOperationAction(ISD::FREM, MVT::v2f64, Expand);
 302     setOperationAction(ISD::FCOPYSIGN, MVT::v2f64, Expand);
 303     setOperationAction(ISD::VSETCC, MVT::v2f64, Expand);
 304     setOperationAction(ISD::FNEG, MVT::v2f64, Expand);
 305     setOperationAction(ISD::FABS, MVT::v2f64, Expand);
 306     setOperationAction(ISD::FSQRT, MVT::v2f64, Expand);
 307     setOperationAction(ISD::FSIN, MVT::v2f64, Expand);
 308     setOperationAction(ISD::FCOS, MVT::v2f64, Expand);
 309     setOperationAction(ISD::FPOWI, MVT::v2f64, Expand);
 310     setOperationAction(ISD::FPOW, MVT::v2f64, Expand);
 311     setOperationAction(ISD::FLOG, MVT::v2f64, Expand);
 312     setOperationAction(ISD::FLOG2, MVT::v2f64, Expand);
 313     setOperationAction(ISD::FLOG10, MVT::v2f64, Expand);
 314     setOperationAction(ISD::FEXP, MVT::v2f64, Expand);
 315     setOperationAction(ISD::FEXP2, MVT::v2f64, Expand);
 316     setOperationAction(ISD::FCEIL, MVT::v2f64, Expand);
 317     setOperationAction(ISD::FTRUNC, MVT::v2f64, Expand);
 318     setOperationAction(ISD::FRINT, MVT::v2f64, Expand);
 319     setOperationAction(ISD::FNEARBYINT, MVT::v2f64, Expand);
 320     setOperationAction(ISD::FFLOOR, MVT::v2f64, Expand);
 321
 322     // Neon does not support some operations on v1i64 and v2i64 types.
 323     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 324     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 325     setOperationAction(ISD::VSETCC, MVT::v1i64, Expand);
 326     setOperationAction(ISD::VSETCC, MVT::v2i64, Expand);
 327
 328     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 329     setTargetDAGCombine(ISD::SHL);
 330     setTargetDAGCombine(ISD::SRL);
 331     setTargetDAGCombine(ISD::SRA);
 332     setTargetDAGCombine(ISD::SIGN_EXTEND);
 333     setTargetDAGCombine(ISD::ZERO_EXTEND);
 334     setTargetDAGCombine(ISD::ANY_EXTEND);
 335     setTargetDAGCombine(ISD::SELECT_CC);
 336   }
 337
 338   computeRegisterProperties();
 339
 340   // ARM does not have f32 extending load.
 341   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 342
 343   // ARM does not have i1 sign extending load.
 344   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 345
 346   // ARM supports all 4 flavors of integer indexed load / store.
 347   if (!Subtarget->isThumb1Only()) {
 348     for (unsigned im = (unsigned)ISD::PRE_INC;
 349          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 350       setIndexedLoadAction(im,  MVT::i1,  Legal);
 351       setIndexedLoadAction(im,  MVT::i8,  Legal);
 352       setIndexedLoadAction(im,  MVT::i16, Legal);
 353       setIndexedLoadAction(im,  MVT::i32, Legal);
 354       setIndexedStoreAction(im, MVT::i1,  Legal);
 355       setIndexedStoreAction(im, MVT::i8,  Legal);
 356       setIndexedStoreAction(im, MVT::i16, Legal);
 357       setIndexedStoreAction(im, MVT::i32, Legal);
 358     }
 359   }
 360
 361   // i64 operation support.
 362   if (Subtarget->isThumb1Only()) {
 363     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 364     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 365     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 366     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 367     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 368   } else {
 369     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 370     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 371     if (!Subtarget->hasV6Ops())
 372       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 373   }
 374   setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 375   setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 376   setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 377   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 378   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 379
 380   // ARM does not have ROTL.
 381   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 382   setOperationAction(ISD::CTTZ,  MVT::i32, Custom);
 383   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 384   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 385     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 386
 387   // Only ARMv6 has BSWAP.
 388   if (!Subtarget->hasV6Ops())
 389     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 390
 391   // These are expanded into libcalls.
 392   if (!Subtarget->hasDivide()) {
 393     // v7M has a hardware divider
 394     setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 395     setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 396   }
 397   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 398   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 399   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 400   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 401
 402   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 403   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 404   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 405   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 406   setOperationAction(ISD::BlockAddress, MVT::i32, Custom);
 407
 408   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 409
 410   // Use the default implementation.
 411   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 412   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 413   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 414   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 415   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 416   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 417   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 418   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 419   // doesn't yet know how to not do that for SjLj.
 420   setExceptionSelectorRegister(ARM::R0);
 421   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 422   // ARMv6 Thumb1 (except for CPUs that support dmb / dsb) and earlier use
 423   // the default expansion.
 424   if (Subtarget->hasDataBarrier() ||
 425       (Subtarget->hasV6Ops() && !Subtarget->isThumb1Only())) {
 426     // membarrier needs custom lowering; the rest are legal and handled
 427     // normally.
 428     setOperationAction(ISD::MEMBARRIER, MVT::Other, Custom);
 429   } else {
 430     // Set them all for expansion, which will force libcalls.
 431     setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
 432     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i8,  Expand);
 433     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i16, Expand);
 434     setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i32, Expand);
 435     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i8,  Expand);
 436     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i16, Expand);
 437     setOperationAction(ISD::ATOMIC_SWAP,      MVT::i32, Expand);
 438     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i8,  Expand);
 439     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i16, Expand);
 440     setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i32, Expand);
 441     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i8,  Expand);
 442     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i16, Expand);
 443     setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i32, Expand);
 444     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i8,  Expand);
 445     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i16, Expand);
 446     setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i32, Expand);
 447     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i8,  Expand);
 448     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i16, Expand);
 449     setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i32, Expand);
 450     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i8,  Expand);
 451     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i16, Expand);
 452     setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i32, Expand);
 453     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i8,  Expand);
 454     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i16, Expand);
 455     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i32, Expand);
 456     // Since the libcalls include locking, fold in the fences
 457     setShouldFoldAtomicFences(true);
 458   }
 459   // 64-bit versions are always libcalls (for now)
 460   setOperationAction(ISD::ATOMIC_CMP_SWAP,  MVT::i64, Expand);
 461   setOperationAction(ISD::ATOMIC_SWAP,      MVT::i64, Expand);
 462   setOperationAction(ISD::ATOMIC_LOAD_ADD,  MVT::i64, Expand);
 463   setOperationAction(ISD::ATOMIC_LOAD_SUB,  MVT::i64, Expand);
 464   setOperationAction(ISD::ATOMIC_LOAD_AND,  MVT::i64, Expand);
 465   setOperationAction(ISD::ATOMIC_LOAD_OR,   MVT::i64, Expand);
 466   setOperationAction(ISD::ATOMIC_LOAD_XOR,  MVT::i64, Expand);
 467   setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Expand);
 468
 469   // Requires SXTB/SXTH, available on v6 and up in both ARM and Thumb modes.
 470   if (!Subtarget->hasV6Ops()) {
 471     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 472     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 473   }
 474   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 475
 476   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 477     // Turn f64->i64 into VMOVRRD, i64 -> f64 to VMOVDRR
 478     // iff target supports vfp2.
 479     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 480     setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 481   }
 482
 483   // We want to custom lower some of our intrinsics.
 484   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 485   if (Subtarget->isTargetDarwin()) {
 486     setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 487     setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 488   }
 489
 490   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 491   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 492   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 493   setOperationAction(ISD::SELECT,    MVT::i32, Custom);
 494   setOperationAction(ISD::SELECT,    MVT::f32, Custom);
 495   setOperationAction(ISD::SELECT,    MVT::f64, Custom);
 496   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 497   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 498   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 499
 500   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 501   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 502   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 503   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 504   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 505
 506   // We don't support sin/cos/fmod/copysign/pow
 507   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 508   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 509   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 510   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 511   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 512   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 513   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 514     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 515     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 516   }
 517   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 518   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 519
 520   // Various VFP goodness
 521   if (!UseSoftFloat && !Subtarget->isThumb1Only()) {
 522     // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 523     if (Subtarget->hasVFP2()) {
 524       setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 525       setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 526       setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 527       setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 528     }
 529     // Special handling for half-precision FP.
 530     if (!Subtarget->hasFP16()) {
 531       setOperationAction(ISD::FP16_TO_FP32, MVT::f32, Expand);
 532       setOperationAction(ISD::FP32_TO_FP16, MVT::i32, Expand);
 533     }
 534   }
 535
 536   // We have target-specific dag combine patterns for the following nodes:
 537   // ARMISD::VMOVRRD  - No need to call setTargetDAGCombine
 538   setTargetDAGCombine(ISD::ADD);
 539   setTargetDAGCombine(ISD::SUB);
 540   setTargetDAGCombine(ISD::MUL);
 541
 542   if (Subtarget->hasV6T2Ops())
 543     setTargetDAGCombine(ISD::OR);
 544
 545   setStackPointerRegisterToSaveRestore(ARM::SP);
 546
 547   if (UseSoftFloat || Subtarget->isThumb1Only() || !Subtarget->hasVFP2())
 548     setSchedulingPreference(Sched::RegPressure);
 549   else
 550     setSchedulingPreference(Sched::Hybrid);
 551
 552   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 553
 554   // On ARM arguments smaller than 4 bytes are extended, so all arguments
 555   // are at least 4 bytes aligned.
 556   setMinStackArgumentAlignment(4);
 557
 558   if (EnableARMCodePlacement)
 559     benefitFromCodePlacementOpt = true;
 560 }
 561
 562 std::pair<const TargetRegisterClass*, uint8_t>
 563 ARMTargetLowering::findRepresentativeClass(EVT VT) const{
 564   const TargetRegisterClass *RRC = 0;
 565   uint8_t Cost = 1;
 566   switch (VT.getSimpleVT().SimpleTy) {
 567   default:
 568     return TargetLowering::findRepresentativeClass(VT);
 569   // Use DPR as representative register class for all floating point
 570   // and vector types. Since there are 32 SPR registers and 32 DPR registers so
 571   // the cost is 1 for both f32 and f64.
 572   case MVT::f32: case MVT::f64: case MVT::v8i8: case MVT::v4i16:
 573   case MVT::v2i32: case MVT::v1i64: case MVT::v2f32:
 574     RRC = ARM::DPRRegisterClass;
 575     break;
 576   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
 577   case MVT::v4f32: case MVT::v2f64:
 578     RRC = ARM::DPRRegisterClass;
 579     Cost = 2;
 580     break;
 581   case MVT::v4i64:
 582     RRC = ARM::DPRRegisterClass;
 583     Cost = 4;
 584     break;
 585   case MVT::v8i64:
 586     RRC = ARM::DPRRegisterClass;
 587     Cost = 8;
 588     break;
 589   }
 590   return std::make_pair(RRC, Cost);
 591 }
 592
 593 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 594   switch (Opcode) {
 595   default: return 0;
 596   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 597   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 598   case ARMISD::CALL:          return "ARMISD::CALL";
 599   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 600   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 601   case ARMISD::tCALL:         return "ARMISD::tCALL";
 602   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 603   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 604   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 605   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 606   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 607   case ARMISD::CMP:           return "ARMISD::CMP";
 608   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 609   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 610   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 611   case ARMISD::BCC_i64:       return "ARMISD::BCC_i64";
 612   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 613   case ARMISD::CMOV:          return "ARMISD::CMOV";
 614   case ARMISD::CNEG:          return "ARMISD::CNEG";
 615
 616   case ARMISD::RBIT:          return "ARMISD::RBIT";
 617
 618   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 619   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 620   case ARMISD::SITOF:         return "ARMISD::SITOF";
 621   case ARMISD::UITOF:         return "ARMISD::UITOF";
 622
 623   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 624   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 625   case ARMISD::RRX:           return "ARMISD::RRX";
 626
 627   case ARMISD::VMOVRRD:         return "ARMISD::VMOVRRD";
 628   case ARMISD::VMOVDRR:         return "ARMISD::VMOVDRR";
 629
 630   case ARMISD::EH_SJLJ_SETJMP: return "ARMISD::EH_SJLJ_SETJMP";
 631   case ARMISD::EH_SJLJ_LONGJMP:return "ARMISD::EH_SJLJ_LONGJMP";
 632
 633   case ARMISD::TC_RETURN:     return "ARMISD::TC_RETURN";
 634
 635   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 636
 637   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 638
 639   case ARMISD::MEMBARRIER:    return "ARMISD::MEMBARRIER";
 640   case ARMISD::SYNCBARRIER:   return "ARMISD::SYNCBARRIER";
 641
 642   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 643   case ARMISD::VCGE:          return "ARMISD::VCGE";
 644   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 645   case ARMISD::VCGT:          return "ARMISD::VCGT";
 646   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 647   case ARMISD::VTST:          return "ARMISD::VTST";
 648
 649   case ARMISD::VSHL:          return "ARMISD::VSHL";
 650   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 651   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 652   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 653   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 654   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 655   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 656   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 657   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 658   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 659   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 660   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 661   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 662   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 663   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 664   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 665   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 666   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 667   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 668   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 669   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 670   case ARMISD::VMOVIMM:       return "ARMISD::VMOVIMM";
 671   case ARMISD::VMVNIMM:       return "ARMISD::VMVNIMM";
 672   case ARMISD::VDUP:          return "ARMISD::VDUP";
 673   case ARMISD::VDUPLANE:      return "ARMISD::VDUPLANE";
 674   case ARMISD::VEXT:          return "ARMISD::VEXT";
 675   case ARMISD::VREV64:        return "ARMISD::VREV64";
 676   case ARMISD::VREV32:        return "ARMISD::VREV32";
 677   case ARMISD::VREV16:        return "ARMISD::VREV16";
 678   case ARMISD::VZIP:          return "ARMISD::VZIP";
 679   case ARMISD::VUZP:          return "ARMISD::VUZP";
 680   case ARMISD::VTRN:          return "ARMISD::VTRN";
 681   case ARMISD::BUILD_VECTOR:  return "ARMISD::BUILD_VECTOR";
 682   case ARMISD::FMAX:          return "ARMISD::FMAX";
 683   case ARMISD::FMIN:          return "ARMISD::FMIN";
 684   case ARMISD::BFI:           return "ARMISD::BFI";
 685   }
 686 }
 687
 688 /// getRegClassFor - Return the register class that should be used for the
 689 /// specified value type.
 690 TargetRegisterClass *ARMTargetLowering::getRegClassFor(EVT VT) const {
 691   // Map v4i64 to QQ registers but do not make the type legal. Similarly map
 692   // v8i64 to QQQQ registers. v4i64 and v8i64 are only used for REG_SEQUENCE to
 693   // load / store 4 to 8 consecutive D registers.
 694   if (Subtarget->hasNEON()) {
 695     if (VT == MVT::v4i64)
 696       return ARM::QQPRRegisterClass;
 697     else if (VT == MVT::v8i64)
 698       return ARM::QQQQPRRegisterClass;
 699   }
 700   return TargetLowering::getRegClassFor(VT);
 701 }
 702
 703 // Create a fast isel object.
 704 FastISel *
 705 ARMTargetLowering::createFastISel(FunctionLoweringInfo &funcInfo) const {
 706   return ARM::createFastISel(funcInfo);
 707 }
 708
 709 /// getFunctionAlignment - Return the Log2 alignment of this function.
 710 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 711   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 712 }
 713
 714 /// getMaximalGlobalOffset - Returns the maximal possible offset which can
 715 /// be used for loads / stores from the global.
 716 unsigned ARMTargetLowering::getMaximalGlobalOffset() const {
 717   return (Subtarget->isThumb1Only() ? 127 : 4095);
 718 }
 719
 720 Sched::Preference ARMTargetLowering::getSchedulingPreference(SDNode *N) const {
 721   unsigned NumVals = N->getNumValues();
 722   if (!NumVals)
 723     return Sched::RegPressure;
 724
 725   for (unsigned i = 0; i != NumVals; ++i) {
 726     EVT VT = N->getValueType(i);
 727     if (VT.isFloatingPoint() || VT.isVector())
 728       return Sched::Latency;
 729   }
 730
 731   if (!N->isMachineOpcode())
 732     return Sched::RegPressure;
 733
 734   // Load are scheduled for latency even if there instruction itinerary
 735   // is not available.
 736   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 737   const TargetInstrDesc &TID = TII->get(N->getMachineOpcode());
 738   if (TID.mayLoad())
 739     return Sched::Latency;
 740
 741   const InstrItineraryData &Itins = getTargetMachine().getInstrItineraryData();
 742   if (!Itins.isEmpty() && Itins.getStageLatency(TID.getSchedClass()) > 2)
 743     return Sched::Latency;
 744   return Sched::RegPressure;
 745 }
 746
 747 unsigned
 748 ARMTargetLowering::getRegPressureLimit(const TargetRegisterClass *RC,
 749                                        MachineFunction &MF) const {
 750   switch (RC->getID()) {
 751   default:
 752     return 0;
 753   case ARM::tGPRRegClassID:
 754     return RegInfo->hasFP(MF) ? 4 : 5;
 755   case ARM::GPRRegClassID: {
 756     unsigned FP = RegInfo->hasFP(MF) ? 1 : 0;
 757     return 10 - FP - (Subtarget->isR9Reserved() ? 1 : 0);
 758   }
 759   case ARM::SPRRegClassID:  // Currently not used as 'rep' register class.
 760   case ARM::DPRRegClassID:
 761     return 32 - 10;
 762   }
 763 }
 764
 765 //===----------------------------------------------------------------------===//
 766 // Lowering Code
 767 //===----------------------------------------------------------------------===//
 768
 769 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 770 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 771   switch (CC) {
 772   default: llvm_unreachable("Unknown condition code!");
 773   case ISD::SETNE:  return ARMCC::NE;
 774   case ISD::SETEQ:  return ARMCC::EQ;
 775   case ISD::SETGT:  return ARMCC::GT;
 776   case ISD::SETGE:  return ARMCC::GE;
 777   case ISD::SETLT:  return ARMCC::LT;
 778   case ISD::SETLE:  return ARMCC::LE;
 779   case ISD::SETUGT: return ARMCC::HI;
 780   case ISD::SETUGE: return ARMCC::HS;
 781   case ISD::SETULT: return ARMCC::LO;
 782   case ISD::SETULE: return ARMCC::LS;
 783   }
 784 }
 785
 786 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC.
 787 static void FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 788                         ARMCC::CondCodes &CondCode2) {
 789   CondCode2 = ARMCC::AL;
 790   switch (CC) {
 791   default: llvm_unreachable("Unknown FP condition!");
 792   case ISD::SETEQ:
 793   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 794   case ISD::SETGT:
 795   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 796   case ISD::SETGE:
 797   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 798   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 799   case ISD::SETOLE: CondCode = ARMCC::LS; break;
 800   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 801   case ISD::SETO:   CondCode = ARMCC::VC; break;
 802   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 803   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 804   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 805   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 806   case ISD::SETLT:
 807   case ISD::SETULT: CondCode = ARMCC::LT; break;
 808   case ISD::SETLE:
 809   case ISD::SETULE: CondCode = ARMCC::LE; break;
 810   case ISD::SETNE:
 811   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 812   }
 813 }
 814
 815 //===----------------------------------------------------------------------===//
 816 //                      Calling Convention Implementation
 817 //===----------------------------------------------------------------------===//
 818
 819 #include "ARMGenCallingConv.inc"
 820
 821 // APCS f64 is in register pairs, possibly split to stack
 822 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 823                           CCValAssign::LocInfo &LocInfo,
 824                           CCState &State, bool CanFail) {
 825   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 826
 827   // Try to get the first register.
 828   if (unsigned Reg = State.AllocateReg(RegList, 4))
 829     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 830   else {
 831     // For the 2nd half of a v2f64, do not fail.
 832     if (CanFail)
 833       return false;
 834
 835     // Put the whole thing on the stack.
 836     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 837                                            State.AllocateStack(8, 4),
 838                                            LocVT, LocInfo));
 839     return true;
 840   }
 841
 842   // Try to get the second register.
 843   if (unsigned Reg = State.AllocateReg(RegList, 4))
 844     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 845   else
 846     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 847                                            State.AllocateStack(4, 4),
 848                                            LocVT, LocInfo));
 849   return true;
 850 }
 851
 852 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 853                                    CCValAssign::LocInfo &LocInfo,
 854                                    ISD::ArgFlagsTy &ArgFlags,
 855                                    CCState &State) {
 856   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 857     return false;
 858   if (LocVT == MVT::v2f64 &&
 859       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 860     return false;
 861   return true;  // we handled it
 862 }
 863
 864 // AAPCS f64 is in aligned register pairs
 865 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 866                            CCValAssign::LocInfo &LocInfo,
 867                            CCState &State, bool CanFail) {
 868   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 869   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 870   static const unsigned ShadowRegList[] = { ARM::R0, ARM::R1 };
 871
 872   unsigned Reg = State.AllocateReg(HiRegList, ShadowRegList, 2);
 873   if (Reg == 0) {
 874     // For the 2nd half of a v2f64, do not just fail.
 875     if (CanFail)
 876       return false;
 877
 878     // Put the whole thing on the stack.
 879     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 880                                            State.AllocateStack(8, 8),
 881                                            LocVT, LocInfo));
 882     return true;
 883   }
 884
 885   unsigned i;
 886   for (i = 0; i < 2; ++i)
 887     if (HiRegList[i] == Reg)
 888       break;
 889
 890   unsigned T = State.AllocateReg(LoRegList[i]);
 891   (void)T;
 892   assert(T == LoRegList[i] && "Could not allocate register");
 893
 894   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 895   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 896                                          LocVT, LocInfo));
 897   return true;
 898 }
 899
 900 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 901                                     CCValAssign::LocInfo &LocInfo,
 902                                     ISD::ArgFlagsTy &ArgFlags,
 903                                     CCState &State) {
 904   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 905     return false;
 906   if (LocVT == MVT::v2f64 &&
 907       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 908     return false;
 909   return true;  // we handled it
 910 }
 911
 912 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 913                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 914   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 915   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 916
 917   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 918   if (Reg == 0)
 919     return false; // we didn't handle it
 920
 921   unsigned i;
 922   for (i = 0; i < 2; ++i)
 923     if (HiRegList[i] == Reg)
 924       break;
 925
 926   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 927   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 928                                          LocVT, LocInfo));
 929   return true;
 930 }
 931
 932 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 933                                       CCValAssign::LocInfo &LocInfo,
 934                                       ISD::ArgFlagsTy &ArgFlags,
 935                                       CCState &State) {
 936   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 937     return false;
 938   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 939     return false;
 940   return true;  // we handled it
 941 }
 942
 943 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 944                                        CCValAssign::LocInfo &LocInfo,
 945                                        ISD::ArgFlagsTy &ArgFlags,
 946                                        CCState &State) {
 947   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 948                                    State);
 949 }
 950
 951 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 952 /// given CallingConvention value.
 953 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(CallingConv::ID CC,
 954                                                  bool Return,
 955                                                  bool isVarArg) const {
 956   switch (CC) {
 957   default:
 958     llvm_unreachable("Unsupported calling convention");
 959   case CallingConv::C:
 960   case CallingConv::Fast:
 961     // Use target triple & subtarget features to do actual dispatch.
 962     if (Subtarget->isAAPCS_ABI()) {
 963       if (Subtarget->hasVFP2() &&
 964           FloatABIType == FloatABI::Hard && !isVarArg)
 965         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 966       else
 967         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 968     } else
 969         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 970   case CallingConv::ARM_AAPCS_VFP:
 971     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 972   case CallingConv::ARM_AAPCS:
 973     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 974   case CallingConv::ARM_APCS:
 975     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 976   }
 977 }
 978
 979 /// LowerCallResult - Lower the result values of a call into the
 980 /// appropriate copies out of appropriate physical registers.
 981 SDValue
 982 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 983                                    CallingConv::ID CallConv, bool isVarArg,
 984                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 985                                    DebugLoc dl, SelectionDAG &DAG,
 986                                    SmallVectorImpl<SDValue> &InVals) const {
 987
 988   // Assign locations to each value returned by this call.
 989   SmallVector<CCValAssign, 16> RVLocs;
 990   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 991                  RVLocs, *DAG.getContext());
 992   CCInfo.AnalyzeCallResult(Ins,
 993                            CCAssignFnForNode(CallConv, /* Return*/ true,
 994                                              isVarArg));
 995
 996   // Copy all of the result registers out of their specified physreg.
 997   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 998     CCValAssign VA = RVLocs[i];
 999
1000     SDValue Val;
1001     if (VA.needsCustom()) {
1002       // Handle f64 or half of a v2f64.
1003       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1004                                       InFlag);
1005       Chain = Lo.getValue(1);
1006       InFlag = Lo.getValue(2);
1007       VA = RVLocs[++i]; // skip ahead to next loc
1008       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
1009                                       InFlag);
1010       Chain = Hi.getValue(1);
1011       InFlag = Hi.getValue(2);
1012       Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1013
1014       if (VA.getLocVT() == MVT::v2f64) {
1015         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1016         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1017                           DAG.getConstant(0, MVT::i32));
1018
1019         VA = RVLocs[++i]; // skip ahead to next loc
1020         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1021         Chain = Lo.getValue(1);
1022         InFlag = Lo.getValue(2);
1023         VA = RVLocs[++i]; // skip ahead to next loc
1024         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
1025         Chain = Hi.getValue(1);
1026         InFlag = Hi.getValue(2);
1027         Val = DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi);
1028         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
1029                           DAG.getConstant(1, MVT::i32));
1030       }
1031     } else {
1032       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
1033                                InFlag);
1034       Chain = Val.getValue(1);
1035       InFlag = Val.getValue(2);
1036     }
1037
1038     switch (VA.getLocInfo()) {
1039     default: llvm_unreachable("Unknown loc info!");
1040     case CCValAssign::Full: break;
1041     case CCValAssign::BCvt:
1042       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
1043       break;
1044     }
1045
1046     InVals.push_back(Val);
1047   }
1048
1049   return Chain;
1050 }
1051
1052 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1053 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1054 /// specified by the specific parameter attribute.  The copy will be passed as
1055 /// a byval function parameter.
1056 /// Sometimes what we are copying is the end of a larger object, the part that
1057 /// does not fit in registers.
1058 static SDValue
1059 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1060                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1061                           DebugLoc dl) {
1062   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1063   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1064                        /*isVolatile=*/false, /*AlwaysInline=*/false,
1065                        NULL, 0, NULL, 0);
1066 }
1067
1068 /// LowerMemOpCallTo - Store the argument to the stack.
1069 SDValue
1070 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
1071                                     SDValue StackPtr, SDValue Arg,
1072                                     DebugLoc dl, SelectionDAG &DAG,
1073                                     const CCValAssign &VA,
1074                                     ISD::ArgFlagsTy Flags) const {
1075   unsigned LocMemOffset = VA.getLocMemOffset();
1076   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1077   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1078   if (Flags.isByVal()) {
1079     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1080   }
1081   return DAG.getStore(Chain, dl, Arg, PtrOff,
1082                       PseudoSourceValue::getStack(), LocMemOffset,
1083                       false, false, 0);
1084 }
1085
1086 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
1087                                          SDValue Chain, SDValue &Arg,
1088                                          RegsToPassVector &RegsToPass,
1089                                          CCValAssign &VA, CCValAssign &NextVA,
1090                                          SDValue &StackPtr,
1091                                          SmallVector<SDValue, 8> &MemOpChains,
1092                                          ISD::ArgFlagsTy Flags) const {
1093
1094   SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1095                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
1096   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
1097
1098   if (NextVA.isRegLoc())
1099     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
1100   else {
1101     assert(NextVA.isMemLoc());
1102     if (StackPtr.getNode() == 0)
1103       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1104
1105     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
1106                                            dl, DAG, NextVA,
1107                                            Flags));
1108   }
1109 }
1110
1111 /// LowerCall - Lowering a call into a callseq_start <-
1112 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
1113 /// nodes.
1114 SDValue
1115 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1116                              CallingConv::ID CallConv, bool isVarArg,
1117                              bool &isTailCall,
1118                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1119                              const SmallVectorImpl<SDValue> &OutVals,
1120                              const SmallVectorImpl<ISD::InputArg> &Ins,
1121                              DebugLoc dl, SelectionDAG &DAG,
1122                              SmallVectorImpl<SDValue> &InVals) const {
1123   MachineFunction &MF = DAG.getMachineFunction();
1124   bool IsStructRet    = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
1125   bool IsSibCall = false;
1126   // Temporarily disable tail calls so things don't break.
1127   if (!EnableARMTailCalls)
1128     isTailCall = false;
1129   if (isTailCall) {
1130     // Check if it's really possible to do a tail call.
1131     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1132                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1133                                                    Outs, OutVals, Ins, DAG);
1134     // We don't support GuaranteedTailCallOpt for ARM, only automatically
1135     // detected sibcalls.
1136     if (isTailCall) {
1137       ++NumTailCalls;
1138       IsSibCall = true;
1139     }
1140   }
1141
1142   // Analyze operands of the call, assigning locations to each operand.
1143   SmallVector<CCValAssign, 16> ArgLocs;
1144   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1145                  *DAG.getContext());
1146   CCInfo.AnalyzeCallOperands(Outs,
1147                              CCAssignFnForNode(CallConv, /* Return*/ false,
1148                                                isVarArg));
1149
1150   // Get a count of how many bytes are to be pushed on the stack.
1151   unsigned NumBytes = CCInfo.getNextStackOffset();
1152
1153   // For tail calls, memory operands are available in our caller's stack.
1154   if (IsSibCall)
1155     NumBytes = 0;
1156
1157   // Adjust the stack pointer for the new arguments...
1158   // These operations are automatically eliminated by the prolog/epilog pass
1159   if (!IsSibCall)
1160     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1161
1162   SDValue StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
1163
1164   RegsToPassVector RegsToPass;
1165   SmallVector<SDValue, 8> MemOpChains;
1166
1167   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1168   // of tail call optimization, arguments are handled later.
1169   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1170        i != e;
1171        ++i, ++realArgIdx) {
1172     CCValAssign &VA = ArgLocs[i];
1173     SDValue Arg = OutVals[realArgIdx];
1174     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1175
1176     // Promote the value if needed.
1177     switch (VA.getLocInfo()) {
1178     default: llvm_unreachable("Unknown loc info!");
1179     case CCValAssign::Full: break;
1180     case CCValAssign::SExt:
1181       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
1182       break;
1183     case CCValAssign::ZExt:
1184       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
1185       break;
1186     case CCValAssign::AExt:
1187       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
1188       break;
1189     case CCValAssign::BCvt:
1190       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1191       break;
1192     }
1193
1194     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
1195     if (VA.needsCustom()) {
1196       if (VA.getLocVT() == MVT::v2f64) {
1197         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1198                                   DAG.getConstant(0, MVT::i32));
1199         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1200                                   DAG.getConstant(1, MVT::i32));
1201
1202         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
1203                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1204
1205         VA = ArgLocs[++i]; // skip ahead to next loc
1206         if (VA.isRegLoc()) {
1207           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
1208                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
1209         } else {
1210           assert(VA.isMemLoc());
1211
1212           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
1213                                                  dl, DAG, VA, Flags));
1214         }
1215       } else {
1216         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
1217                          StackPtr, MemOpChains, Flags);
1218       }
1219     } else if (VA.isRegLoc()) {
1220       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1221     } else if (!IsSibCall) {
1222       assert(VA.isMemLoc());
1223
1224       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1225                                              dl, DAG, VA, Flags));
1226     }
1227   }
1228
1229   if (!MemOpChains.empty())
1230     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1231                         &MemOpChains[0], MemOpChains.size());
1232
1233   // Build a sequence of copy-to-reg nodes chained together with token chain
1234   // and flag operands which copy the outgoing args into the appropriate regs.
1235   SDValue InFlag;
1236   // Tail call byval lowering might overwrite argument registers so in case of
1237   // tail call optimization the copies to registers are lowered later.
1238   if (!isTailCall)
1239     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1240       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1241                                RegsToPass[i].second, InFlag);
1242       InFlag = Chain.getValue(1);
1243     }
1244
1245   // For tail calls lower the arguments to the 'real' stack slot.
1246   if (isTailCall) {
1247     // Force all the incoming stack arguments to be loaded from the stack
1248     // before any new outgoing arguments are stored to the stack, because the
1249     // outgoing stack slots may alias the incoming argument stack slots, and
1250     // the alias isn't otherwise explicit. This is slightly more conservative
1251     // than necessary, because it means that each store effectively depends
1252     // on every argument instead of just those arguments it would clobber.
1253
1254     // Do not flag preceeding copytoreg stuff together with the following stuff.
1255     InFlag = SDValue();
1256     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1257       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1258                                RegsToPass[i].second, InFlag);
1259       InFlag = Chain.getValue(1);
1260     }
1261     InFlag =SDValue();
1262   }
1263
1264   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1265   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1266   // node so that legalize doesn't hack it.
1267   bool isDirect = false;
1268   bool isARMFunc = false;
1269   bool isLocalARMFunc = false;
1270   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1271
1272   if (EnableARMLongCalls) {
1273     assert (getTargetMachine().getRelocationModel() == Reloc::Static
1274             && "long-calls with non-static relocation model!");
1275     // Handle a global address or an external symbol. If it's not one of
1276     // those, the target's already in a register, so we don't need to do
1277     // anything extra.
1278     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1279       const GlobalValue *GV = G->getGlobal();
1280       // Create a constant pool entry for the callee address
1281       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1282       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1283                                                            ARMPCLabelIndex,
1284                                                            ARMCP::CPValue, 0);
1285       // Get the address of the callee into a register
1286       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1287       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1288       Callee = DAG.getLoad(getPointerTy(), dl,
1289                            DAG.getEntryNode(), CPAddr,
1290                            PseudoSourceValue::getConstantPool(), 0,
1291                            false, false, 0);
1292     } else if (ExternalSymbolSDNode *S=dyn_cast<ExternalSymbolSDNode>(Callee)) {
1293       const char *Sym = S->getSymbol();
1294
1295       // Create a constant pool entry for the callee address
1296       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1297       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1298                                                        Sym, ARMPCLabelIndex, 0);
1299       // Get the address of the callee into a register
1300       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1301       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1302       Callee = DAG.getLoad(getPointerTy(), dl,
1303                            DAG.getEntryNode(), CPAddr,
1304                            PseudoSourceValue::getConstantPool(), 0,
1305                            false, false, 0);
1306     }
1307   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1308     const GlobalValue *GV = G->getGlobal();
1309     isDirect = true;
1310     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
1311     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
1312                    getTargetMachine().getRelocationModel() != Reloc::Static;
1313     isARMFunc = !Subtarget->isThumb() || isStub;
1314     // ARM call to a local ARM function is predicable.
1315     isLocalARMFunc = !Subtarget->isThumb() && (!isExt || !ARMInterworking);
1316     // tBX takes a register source operand.
1317     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1318       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1319       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV,
1320                                                            ARMPCLabelIndex,
1321                                                            ARMCP::CPValue, 4);
1322       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1323       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1324       Callee = DAG.getLoad(getPointerTy(), dl,
1325                            DAG.getEntryNode(), CPAddr,
1326                            PseudoSourceValue::getConstantPool(), 0,
1327                            false, false, 0);
1328       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1329       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1330                            getPointerTy(), Callee, PICLabel);
1331     } else
1332       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy());
1333   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
1334     isDirect = true;
1335     bool isStub = Subtarget->isTargetDarwin() &&
1336                   getTargetMachine().getRelocationModel() != Reloc::Static;
1337     isARMFunc = !Subtarget->isThumb() || isStub;
1338     // tBX takes a register source operand.
1339     const char *Sym = S->getSymbol();
1340     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
1341       unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1342       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1343                                                        Sym, ARMPCLabelIndex, 4);
1344       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
1345       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1346       Callee = DAG.getLoad(getPointerTy(), dl,
1347                            DAG.getEntryNode(), CPAddr,
1348                            PseudoSourceValue::getConstantPool(), 0,
1349                            false, false, 0);
1350       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1351       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
1352                            getPointerTy(), Callee, PICLabel);
1353     } else
1354       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1355   }
1356
1357   // FIXME: handle tail calls differently.
1358   unsigned CallOpc;
1359   if (Subtarget->isThumb()) {
1360     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1361       CallOpc = ARMISD::CALL_NOLINK;
1362     else
1363       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1364   } else {
1365     CallOpc = (isDirect || Subtarget->hasV5TOps())
1366       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1367       : ARMISD::CALL_NOLINK;
1368   }
1369
1370   std::vector<SDValue> Ops;
1371   Ops.push_back(Chain);
1372   Ops.push_back(Callee);
1373
1374   // Add argument registers to the end of the list so that they are known live
1375   // into the call.
1376   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1377     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1378                                   RegsToPass[i].second.getValueType()));
1379
1380   if (InFlag.getNode())
1381     Ops.push_back(InFlag);
1382
1383   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1384   if (isTailCall)
1385     return DAG.getNode(ARMISD::TC_RETURN, dl, NodeTys, &Ops[0], Ops.size());
1386
1387   // Returns a chain and a flag for retval copy to use.
1388   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
1389   InFlag = Chain.getValue(1);
1390
1391   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1392                              DAG.getIntPtrConstant(0, true), InFlag);
1393   if (!Ins.empty())
1394     InFlag = Chain.getValue(1);
1395
1396   // Handle result values, copying them out of physregs into vregs that we
1397   // return.
1398   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1399                          dl, DAG, InVals);
1400 }
1401
1402 /// MatchingStackOffset - Return true if the given stack call argument is
1403 /// already available in the same position (relatively) of the caller's
1404 /// incoming argument stack.
1405 static
1406 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
1407                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
1408                          const ARMInstrInfo *TII) {
1409   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
1410   int FI = INT_MAX;
1411   if (Arg.getOpcode() == ISD::CopyFromReg) {
1412     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
1413     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
1414       return false;
1415     MachineInstr *Def = MRI->getVRegDef(VR);
1416     if (!Def)
1417       return false;
1418     if (!Flags.isByVal()) {
1419       if (!TII->isLoadFromStackSlot(Def, FI))
1420         return false;
1421     } else {
1422       return false;
1423     }
1424   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
1425     if (Flags.isByVal())
1426       // ByVal argument is passed in as a pointer but it's now being
1427       // dereferenced. e.g.
1428       // define @foo(%struct.X* %A) {
1429       //   tail call @bar(%struct.X* byval %A)
1430       // }
1431       return false;
1432     SDValue Ptr = Ld->getBasePtr();
1433     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
1434     if (!FINode)
1435       return false;
1436     FI = FINode->getIndex();
1437   } else
1438     return false;
1439
1440   assert(FI != INT_MAX);
1441   if (!MFI->isFixedObjectIndex(FI))
1442     return false;
1443   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
1444 }
1445
1446 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
1447 /// for tail call optimization. Targets which want to do tail call
1448 /// optimization should implement this function.
1449 bool
1450 ARMTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
1451                                                      CallingConv::ID CalleeCC,
1452                                                      bool isVarArg,
1453                                                      bool isCalleeStructRet,
1454                                                      bool isCallerStructRet,
1455                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
1456                                     const SmallVectorImpl<SDValue> &OutVals,
1457                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1458                                                      SelectionDAG& DAG) const {
1459   const Function *CallerF = DAG.getMachineFunction().getFunction();
1460   CallingConv::ID CallerCC = CallerF->getCallingConv();
1461   bool CCMatch = CallerCC == CalleeCC;
1462
1463   // Look for obvious safe cases to perform tail call optimization that do not
1464   // require ABI changes. This is what gcc calls sibcall.
1465
1466   // Do not sibcall optimize vararg calls unless the call site is not passing
1467   // any arguments.
1468   if (isVarArg && !Outs.empty())
1469     return false;
1470
1471   // Also avoid sibcall optimization if either caller or callee uses struct
1472   // return semantics.
1473   if (isCalleeStructRet || isCallerStructRet)
1474     return false;
1475
1476   // FIXME: Completely disable sibcall for Thumb1 since Thumb1RegisterInfo::
1477   // emitEpilogue is not ready for them.
1478   // Doing this is tricky, since the LDM/POP instruction on Thumb doesn't take
1479   // LR.  This means if we need to reload LR, it takes an extra instructions,
1480   // which outweighs the value of the tail call; but here we don't know yet
1481   // whether LR is going to be used.  Probably the right approach is to
1482   // generate the tail call here and turn it back into CALL/RET in
1483   // emitEpilogue if LR is used.
1484   if (Subtarget->isThumb1Only())
1485     return false;
1486
1487   // For the moment, we can only do this to functions defined in this
1488   // compilation, or to indirect calls.  A Thumb B to an ARM function,
1489   // or vice versa, is not easily fixed up in the linker unlike BL.
1490   // (We could do this by loading the address of the callee into a register;
1491   // that is an extra instruction over the direct call and burns a register
1492   // as well, so is not likely to be a win.)
1493
1494   // It might be safe to remove this restriction on non-Darwin.
1495
1496   // Thumb1 PIC calls to external symbols use BX, so they can be tail calls,
1497   // but we need to make sure there are enough registers; the only valid
1498   // registers are the 4 used for parameters.  We don't currently do this
1499   // case.
1500   if (isa<ExternalSymbolSDNode>(Callee))
1501       return false;
1502
1503   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1504     const GlobalValue *GV = G->getGlobal();
1505     if (GV->isDeclaration() || GV->isWeakForLinker())
1506       return false;
1507   }
1508
1509   // If the calling conventions do not match, then we'd better make sure the
1510   // results are returned in the same way as what the caller expects.
1511   if (!CCMatch) {
1512     SmallVector<CCValAssign, 16> RVLocs1;
1513     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
1514                     RVLocs1, *DAG.getContext());
1515     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForNode(CalleeCC, true, isVarArg));
1516
1517     SmallVector<CCValAssign, 16> RVLocs2;
1518     CCState CCInfo2(CallerCC, false, getTargetMachine(),
1519                     RVLocs2, *DAG.getContext());
1520     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForNode(CallerCC, true, isVarArg));
1521
1522     if (RVLocs1.size() != RVLocs2.size())
1523       return false;
1524     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
1525       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
1526         return false;
1527       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
1528         return false;
1529       if (RVLocs1[i].isRegLoc()) {
1530         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
1531           return false;
1532       } else {
1533         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
1534           return false;
1535       }
1536     }
1537   }
1538
1539   // If the callee takes no arguments then go on to check the results of the
1540   // call.
1541   if (!Outs.empty()) {
1542     // Check if stack adjustment is needed. For now, do not do this if any
1543     // argument is passed on the stack.
1544     SmallVector<CCValAssign, 16> ArgLocs;
1545     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
1546                    ArgLocs, *DAG.getContext());
1547     CCInfo.AnalyzeCallOperands(Outs,
1548                                CCAssignFnForNode(CalleeCC, false, isVarArg));
1549     if (CCInfo.getNextStackOffset()) {
1550       MachineFunction &MF = DAG.getMachineFunction();
1551
1552       // Check if the arguments are already laid out in the right way as
1553       // the caller's fixed stack objects.
1554       MachineFrameInfo *MFI = MF.getFrameInfo();
1555       const MachineRegisterInfo *MRI = &MF.getRegInfo();
1556       const ARMInstrInfo *TII =
1557         ((ARMTargetMachine&)getTargetMachine()).getInstrInfo();
1558       for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
1559            i != e;
1560            ++i, ++realArgIdx) {
1561         CCValAssign &VA = ArgLocs[i];
1562         EVT RegVT = VA.getLocVT();
1563         SDValue Arg = OutVals[realArgIdx];
1564         ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
1565         if (VA.getLocInfo() == CCValAssign::Indirect)
1566           return false;
1567         if (VA.needsCustom()) {
1568           // f64 and vector types are split into multiple registers or
1569           // register/stack-slot combinations.  The types will not match
1570           // the registers; give up on memory f64 refs until we figure
1571           // out what to do about this.
1572           if (!VA.isRegLoc())
1573             return false;
1574           if (!ArgLocs[++i].isRegLoc())
1575             return false;
1576           if (RegVT == MVT::v2f64) {
1577             if (!ArgLocs[++i].isRegLoc())
1578               return false;
1579             if (!ArgLocs[++i].isRegLoc())
1580               return false;
1581           }
1582         } else if (!VA.isRegLoc()) {
1583           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
1584                                    MFI, MRI, TII))
1585             return false;
1586         }
1587       }
1588     }
1589   }
1590
1591   return true;
1592 }
1593
1594 SDValue
1595 ARMTargetLowering::LowerReturn(SDValue Chain,
1596                                CallingConv::ID CallConv, bool isVarArg,
1597                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1598                                const SmallVectorImpl<SDValue> &OutVals,
1599                                DebugLoc dl, SelectionDAG &DAG) const {
1600
1601   // CCValAssign - represent the assignment of the return value to a location.
1602   SmallVector<CCValAssign, 16> RVLocs;
1603
1604   // CCState - Info about the registers and stack slots.
1605   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1606                  *DAG.getContext());
1607
1608   // Analyze outgoing return values.
1609   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1610                                                isVarArg));
1611
1612   // If this is the first return lowered for this function, add
1613   // the regs to the liveout set for the function.
1614   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1615     for (unsigned i = 0; i != RVLocs.size(); ++i)
1616       if (RVLocs[i].isRegLoc())
1617         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1618   }
1619
1620   SDValue Flag;
1621
1622   // Copy the result values into the output registers.
1623   for (unsigned i = 0, realRVLocIdx = 0;
1624        i != RVLocs.size();
1625        ++i, ++realRVLocIdx) {
1626     CCValAssign &VA = RVLocs[i];
1627     assert(VA.isRegLoc() && "Can only return in registers!");
1628
1629     SDValue Arg = OutVals[realRVLocIdx];
1630
1631     switch (VA.getLocInfo()) {
1632     default: llvm_unreachable("Unknown loc info!");
1633     case CCValAssign::Full: break;
1634     case CCValAssign::BCvt:
1635       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1636       break;
1637     }
1638
1639     if (VA.needsCustom()) {
1640       if (VA.getLocVT() == MVT::v2f64) {
1641         // Extract the first half and return it in two registers.
1642         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1643                                    DAG.getConstant(0, MVT::i32));
1644         SDValue HalfGPRs = DAG.getNode(ARMISD::VMOVRRD, dl,
1645                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1646
1647         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1648         Flag = Chain.getValue(1);
1649         VA = RVLocs[++i]; // skip ahead to next loc
1650         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1651                                  HalfGPRs.getValue(1), Flag);
1652         Flag = Chain.getValue(1);
1653         VA = RVLocs[++i]; // skip ahead to next loc
1654
1655         // Extract the 2nd half and fall through to handle it as an f64 value.
1656         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1657                           DAG.getConstant(1, MVT::i32));
1658       }
1659       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1660       // available.
1661       SDValue fmrrd = DAG.getNode(ARMISD::VMOVRRD, dl,
1662                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1663       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1664       Flag = Chain.getValue(1);
1665       VA = RVLocs[++i]; // skip ahead to next loc
1666       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1667                                Flag);
1668     } else
1669       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1670
1671     // Guarantee that all emitted copies are
1672     // stuck together, avoiding something bad.
1673     Flag = Chain.getValue(1);
1674   }
1675
1676   SDValue result;
1677   if (Flag.getNode())
1678     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1679   else // Return Void
1680     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1681
1682   return result;
1683 }
1684
1685 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1686 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1687 // one of the above mentioned nodes. It has to be wrapped because otherwise
1688 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1689 // be used to form addressing mode. These wrapped nodes will be selected
1690 // into MOVi.
1691 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1692   EVT PtrVT = Op.getValueType();
1693   // FIXME there is no actual debug info here
1694   DebugLoc dl = Op.getDebugLoc();
1695   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1696   SDValue Res;
1697   if (CP->isMachineConstantPoolEntry())
1698     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1699                                     CP->getAlignment());
1700   else
1701     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1702                                     CP->getAlignment());
1703   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1704 }
1705
1706 unsigned ARMTargetLowering::getJumpTableEncoding() const {
1707   return MachineJumpTableInfo::EK_Inline;
1708 }
1709
1710 SDValue ARMTargetLowering::LowerBlockAddress(SDValue Op,
1711                                              SelectionDAG &DAG) const {
1712   MachineFunction &MF = DAG.getMachineFunction();
1713   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1714   unsigned ARMPCLabelIndex = 0;
1715   DebugLoc DL = Op.getDebugLoc();
1716   EVT PtrVT = getPointerTy();
1717   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1718   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1719   SDValue CPAddr;
1720   if (RelocM == Reloc::Static) {
1721     CPAddr = DAG.getTargetConstantPool(BA, PtrVT, 4);
1722   } else {
1723     unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1724     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1725     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(BA, ARMPCLabelIndex,
1726                                                          ARMCP::CPBlockAddress,
1727                                                          PCAdj);
1728     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1729   }
1730   CPAddr = DAG.getNode(ARMISD::Wrapper, DL, PtrVT, CPAddr);
1731   SDValue Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), CPAddr,
1732                                PseudoSourceValue::getConstantPool(), 0,
1733                                false, false, 0);
1734   if (RelocM == Reloc::Static)
1735     return Result;
1736   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1737   return DAG.getNode(ARMISD::PIC_ADD, DL, PtrVT, Result, PICLabel);
1738 }
1739
1740 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1741 SDValue
1742 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1743                                                  SelectionDAG &DAG) const {
1744   DebugLoc dl = GA->getDebugLoc();
1745   EVT PtrVT = getPointerTy();
1746   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1747   MachineFunction &MF = DAG.getMachineFunction();
1748   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1749   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1750   ARMConstantPoolValue *CPV =
1751     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1752                              ARMCP::CPValue, PCAdj, "tlsgd", true);
1753   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1754   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1755   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument,
1756                          PseudoSourceValue::getConstantPool(), 0,
1757                          false, false, 0);
1758   SDValue Chain = Argument.getValue(1);
1759
1760   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1761   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1762
1763   // call __tls_get_addr.
1764   ArgListTy Args;
1765   ArgListEntry Entry;
1766   Entry.Node = Argument;
1767   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1768   Args.push_back(Entry);
1769   // FIXME: is there useful debug info available here?
1770   std::pair<SDValue, SDValue> CallResult =
1771     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()),
1772                 false, false, false, false,
1773                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1774                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1775   return CallResult.first;
1776 }
1777
1778 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1779 // "local exec" model.
1780 SDValue
1781 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1782                                         SelectionDAG &DAG) const {
1783   const GlobalValue *GV = GA->getGlobal();
1784   DebugLoc dl = GA->getDebugLoc();
1785   SDValue Offset;
1786   SDValue Chain = DAG.getEntryNode();
1787   EVT PtrVT = getPointerTy();
1788   // Get the Thread Pointer
1789   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1790
1791   if (GV->isDeclaration()) {
1792     MachineFunction &MF = DAG.getMachineFunction();
1793     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1794     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1795     // Initial exec model.
1796     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1797     ARMConstantPoolValue *CPV =
1798       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex,
1799                                ARMCP::CPValue, PCAdj, "gottpoff", true);
1800     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1801     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1802     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1803                          PseudoSourceValue::getConstantPool(), 0,
1804                          false, false, 0);
1805     Chain = Offset.getValue(1);
1806
1807     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1808     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1809
1810     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1811                          PseudoSourceValue::getConstantPool(), 0,
1812                          false, false, 0);
1813   } else {
1814     // local exec model
1815     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, "tpoff");
1816     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1817     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1818     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset,
1819                          PseudoSourceValue::getConstantPool(), 0,
1820                          false, false, 0);
1821   }
1822
1823   // The address of the thread local variable is the add of the thread
1824   // pointer with the offset of the variable.
1825   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1826 }
1827
1828 SDValue
1829 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
1830   // TODO: implement the "local dynamic" model
1831   assert(Subtarget->isTargetELF() &&
1832          "TLS not implemented for non-ELF targets");
1833   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1834   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1835   // otherwise use the "Local Exec" TLS Model
1836   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1837     return LowerToTLSGeneralDynamicModel(GA, DAG);
1838   else
1839     return LowerToTLSExecModels(GA, DAG);
1840 }
1841
1842 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1843                                                  SelectionDAG &DAG) const {
1844   EVT PtrVT = getPointerTy();
1845   DebugLoc dl = Op.getDebugLoc();
1846   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1847   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1848   if (RelocM == Reloc::PIC_) {
1849     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1850     ARMConstantPoolValue *CPV =
1851       new ARMConstantPoolValue(GV, UseGOTOFF ? "GOTOFF" : "GOT");
1852     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1853     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1854     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1855                                  CPAddr,
1856                                  PseudoSourceValue::getConstantPool(), 0,
1857                                  false, false, 0);
1858     SDValue Chain = Result.getValue(1);
1859     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1860     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1861     if (!UseGOTOFF)
1862       Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1863                            PseudoSourceValue::getGOT(), 0,
1864                            false, false, 0);
1865     return Result;
1866   } else {
1867     // If we have T2 ops, we can materialize the address directly via movt/movw
1868     // pair. This is always cheaper.
1869     if (Subtarget->useMovt()) {
1870       return DAG.getNode(ARMISD::Wrapper, dl, PtrVT,
1871                          DAG.getTargetGlobalAddress(GV, dl, PtrVT));
1872     } else {
1873       SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1874       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1875       return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1876                          PseudoSourceValue::getConstantPool(), 0,
1877                          false, false, 0);
1878     }
1879   }
1880 }
1881
1882 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1883                                                     SelectionDAG &DAG) const {
1884   MachineFunction &MF = DAG.getMachineFunction();
1885   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1886   unsigned ARMPCLabelIndex = 0;
1887   EVT PtrVT = getPointerTy();
1888   DebugLoc dl = Op.getDebugLoc();
1889   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1890   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1891   SDValue CPAddr;
1892   if (RelocM == Reloc::Static)
1893     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1894   else {
1895     ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1896     unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb()?4:8);
1897     ARMConstantPoolValue *CPV =
1898       new ARMConstantPoolValue(GV, ARMPCLabelIndex, ARMCP::CPValue, PCAdj);
1899     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1900   }
1901   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1902
1903   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1904                                PseudoSourceValue::getConstantPool(), 0,
1905                                false, false, 0);
1906   SDValue Chain = Result.getValue(1);
1907
1908   if (RelocM == Reloc::PIC_) {
1909     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1910     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1911   }
1912
1913   if (Subtarget->GVIsIndirectSymbol(GV, RelocM))
1914     Result = DAG.getLoad(PtrVT, dl, Chain, Result,
1915                          PseudoSourceValue::getGOT(), 0,
1916                          false, false, 0);
1917
1918   return Result;
1919 }
1920
1921 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1922                                                     SelectionDAG &DAG) const {
1923   assert(Subtarget->isTargetELF() &&
1924          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1925   MachineFunction &MF = DAG.getMachineFunction();
1926   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1927   unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1928   EVT PtrVT = getPointerTy();
1929   DebugLoc dl = Op.getDebugLoc();
1930   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1931   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1932                                                        "_GLOBAL_OFFSET_TABLE_",
1933                                                        ARMPCLabelIndex, PCAdj);
1934   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1935   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1936   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1937                                PseudoSourceValue::getConstantPool(), 0,
1938                                false, false, 0);
1939   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1940   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1941 }
1942
1943 SDValue
1944 ARMTargetLowering::LowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const {
1945   DebugLoc dl = Op.getDebugLoc();
1946   SDValue Val = DAG.getConstant(0, MVT::i32);
1947   return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(0),
1948                      Op.getOperand(1), Val);
1949 }
1950
1951 SDValue
1952 ARMTargetLowering::LowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const {
1953   DebugLoc dl = Op.getDebugLoc();
1954   return DAG.getNode(ARMISD::EH_SJLJ_LONGJMP, dl, MVT::Other, Op.getOperand(0),
1955                      Op.getOperand(1), DAG.getConstant(0, MVT::i32));
1956 }
1957
1958 SDValue
1959 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG,
1960                                           const ARMSubtarget *Subtarget) const {
1961   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1962   DebugLoc dl = Op.getDebugLoc();
1963   switch (IntNo) {
1964   default: return SDValue();    // Don't custom lower most intrinsics.
1965   case Intrinsic::arm_thread_pointer: {
1966     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1967     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1968   }
1969   case Intrinsic::eh_sjlj_lsda: {
1970     MachineFunction &MF = DAG.getMachineFunction();
1971     ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1972     unsigned ARMPCLabelIndex = AFI->createConstPoolEntryUId();
1973     EVT PtrVT = getPointerTy();
1974     DebugLoc dl = Op.getDebugLoc();
1975     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1976     SDValue CPAddr;
1977     unsigned PCAdj = (RelocM != Reloc::PIC_)
1978       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1979     ARMConstantPoolValue *CPV =
1980       new ARMConstantPoolValue(MF.getFunction(), ARMPCLabelIndex,
1981                                ARMCP::CPLSDA, PCAdj);
1982     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1983     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1984     SDValue Result =
1985       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr,
1986                   PseudoSourceValue::getConstantPool(), 0,
1987                   false, false, 0);
1988
1989     if (RelocM == Reloc::PIC_) {
1990       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex, MVT::i32);
1991       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1992     }
1993     return Result;
1994   }
1995   }
1996 }
1997
1998 static SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG,
1999                                const ARMSubtarget *Subtarget) {
2000   DebugLoc dl = Op.getDebugLoc();
2001   SDValue Op5 = Op.getOperand(5);
2002   unsigned isDeviceBarrier = cast<ConstantSDNode>(Op5)->getZExtValue();
2003   // Some subtargets which have dmb and dsb instructions can handle barriers
2004   // directly. Some ARMv6 cpus can support them with the help of mcr
2005   // instruction. Thumb1 and pre-v6 ARM mode use a libcall instead and should
2006   // never get here.
2007   unsigned Opc = isDeviceBarrier ? ARMISD::SYNCBARRIER : ARMISD::MEMBARRIER;
2008   if (Subtarget->hasDataBarrier())
2009     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0));
2010   else {
2011     assert(Subtarget->hasV6Ops() && !Subtarget->isThumb1Only() &&
2012            "Unexpected ISD::MEMBARRIER encountered. Should be libcall!");
2013     return DAG.getNode(Opc, dl, MVT::Other, Op.getOperand(0),
2014                        DAG.getConstant(0, MVT::i32));
2015   }
2016 }
2017
2018 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) {
2019   MachineFunction &MF = DAG.getMachineFunction();
2020   ARMFunctionInfo *FuncInfo = MF.getInfo<ARMFunctionInfo>();
2021
2022   // vastart just stores the address of the VarArgsFrameIndex slot into the
2023   // memory location argument.
2024   DebugLoc dl = Op.getDebugLoc();
2025   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2026   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2027   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
2028   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
2029                       false, false, 0);
2030 }
2031
2032 SDValue
2033 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
2034                                         SDValue &Root, SelectionDAG &DAG,
2035                                         DebugLoc dl) const {
2036   MachineFunction &MF = DAG.getMachineFunction();
2037   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2038
2039   TargetRegisterClass *RC;
2040   if (AFI->isThumb1OnlyFunction())
2041     RC = ARM::tGPRRegisterClass;
2042   else
2043     RC = ARM::GPRRegisterClass;
2044
2045   // Transform the arguments stored in physical registers into virtual ones.
2046   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2047   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2048
2049   SDValue ArgValue2;
2050   if (NextVA.isMemLoc()) {
2051     MachineFrameInfo *MFI = MF.getFrameInfo();
2052     int FI = MFI->CreateFixedObject(4, NextVA.getLocMemOffset(), true);
2053
2054     // Create load node to retrieve arguments from the stack.
2055     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2056     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN,
2057                             PseudoSourceValue::getFixedStack(FI), 0,
2058                             false, false, 0);
2059   } else {
2060     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
2061     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
2062   }
2063
2064   return DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, ArgValue, ArgValue2);
2065 }
2066
2067 SDValue
2068 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
2069                                         CallingConv::ID CallConv, bool isVarArg,
2070                                         const SmallVectorImpl<ISD::InputArg>
2071                                           &Ins,
2072                                         DebugLoc dl, SelectionDAG &DAG,
2073                                         SmallVectorImpl<SDValue> &InVals)
2074                                           const {
2075
2076   MachineFunction &MF = DAG.getMachineFunction();
2077   MachineFrameInfo *MFI = MF.getFrameInfo();
2078
2079   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
2080
2081   // Assign locations to all of the incoming arguments.
2082   SmallVector<CCValAssign, 16> ArgLocs;
2083   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
2084                  *DAG.getContext());
2085   CCInfo.AnalyzeFormalArguments(Ins,
2086                                 CCAssignFnForNode(CallConv, /* Return*/ false,
2087                                                   isVarArg));
2088
2089   SmallVector<SDValue, 16> ArgValues;
2090
2091   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2092     CCValAssign &VA = ArgLocs[i];
2093
2094     // Arguments stored in registers.
2095     if (VA.isRegLoc()) {
2096       EVT RegVT = VA.getLocVT();
2097
2098       SDValue ArgValue;
2099       if (VA.needsCustom()) {
2100         // f64 and vector types are split up into multiple registers or
2101         // combinations of registers and stack slots.
2102         if (VA.getLocVT() == MVT::v2f64) {
2103           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
2104                                                    Chain, DAG, dl);
2105           VA = ArgLocs[++i]; // skip ahead to next loc
2106           SDValue ArgValue2;
2107           if (VA.isMemLoc()) {
2108             int FI = MFI->CreateFixedObject(8, VA.getLocMemOffset(), true);
2109             SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2110             ArgValue2 = DAG.getLoad(MVT::f64, dl, Chain, FIN,
2111                                     PseudoSourceValue::getFixedStack(FI), 0,
2112                                     false, false, 0);
2113           } else {
2114             ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
2115                                              Chain, DAG, dl);
2116           }
2117           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
2118           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2119                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
2120           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
2121                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
2122         } else
2123           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
2124
2125       } else {
2126         TargetRegisterClass *RC;
2127
2128         if (RegVT == MVT::f32)
2129           RC = ARM::SPRRegisterClass;
2130         else if (RegVT == MVT::f64)
2131           RC = ARM::DPRRegisterClass;
2132         else if (RegVT == MVT::v2f64)
2133           RC = ARM::QPRRegisterClass;
2134         else if (RegVT == MVT::i32)
2135           RC = (AFI->isThumb1OnlyFunction() ?
2136                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
2137         else
2138           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2139
2140         // Transform the arguments in physical registers into virtual ones.
2141         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2142         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2143       }
2144
2145       // If this is an 8 or 16-bit value, it is really passed promoted
2146       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2147       // truncate to the right size.
2148       switch (VA.getLocInfo()) {
2149       default: llvm_unreachable("Unknown loc info!");
2150       case CCValAssign::Full: break;
2151       case CCValAssign::BCvt:
2152         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
2153         break;
2154       case CCValAssign::SExt:
2155         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2156                                DAG.getValueType(VA.getValVT()));
2157         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2158         break;
2159       case CCValAssign::ZExt:
2160         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2161                                DAG.getValueType(VA.getValVT()));
2162         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2163         break;
2164       }
2165
2166       InVals.push_back(ArgValue);
2167
2168     } else { // VA.isRegLoc()
2169
2170       // sanity check
2171       assert(VA.isMemLoc());
2172       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
2173
2174       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
2175       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(), true);
2176
2177       // Create load nodes to retrieve arguments from the stack.
2178       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2179       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
2180                                    PseudoSourceValue::getFixedStack(FI), 0,
2181                                    false, false, 0));
2182     }
2183   }
2184
2185   // varargs
2186   if (isVarArg) {
2187     static const unsigned GPRArgRegs[] = {
2188       ARM::R0, ARM::R1, ARM::R2, ARM::R3
2189     };
2190
2191     unsigned NumGPRs = CCInfo.getFirstUnallocated
2192       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
2193
2194     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
2195     unsigned VARegSize = (4 - NumGPRs) * 4;
2196     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
2197     unsigned ArgOffset = CCInfo.getNextStackOffset();
2198     if (VARegSaveSize) {
2199       // If this function is vararg, store any remaining integer argument regs
2200       // to their spots on the stack so that they may be loaded by deferencing
2201       // the result of va_next.
2202       AFI->setVarArgsRegSaveSize(VARegSaveSize);
2203       AFI->setVarArgsFrameIndex(
2204         MFI->CreateFixedObject(VARegSaveSize,
2205                                ArgOffset + VARegSaveSize - VARegSize,
2206                                true));
2207       SDValue FIN = DAG.getFrameIndex(AFI->getVarArgsFrameIndex(),
2208                                       getPointerTy());
2209
2210       SmallVector<SDValue, 4> MemOps;
2211       for (; NumGPRs < 4; ++NumGPRs) {
2212         TargetRegisterClass *RC;
2213         if (AFI->isThumb1OnlyFunction())
2214           RC = ARM::tGPRRegisterClass;
2215         else
2216           RC = ARM::GPRRegisterClass;
2217
2218         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
2219         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2220         SDValue Store =
2221           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2222                PseudoSourceValue::getFixedStack(AFI->getVarArgsFrameIndex()),
2223                0, false, false, 0);
2224         MemOps.push_back(Store);
2225         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
2226                           DAG.getConstant(4, getPointerTy()));
2227       }
2228       if (!MemOps.empty())
2229         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2230                             &MemOps[0], MemOps.size());
2231     } else
2232       // This will point to the next argument passed via stack.
2233       AFI->setVarArgsFrameIndex(MFI->CreateFixedObject(4, ArgOffset, true));
2234   }
2235
2236   return Chain;
2237 }
2238
2239 /// isFloatingPointZero - Return true if this is +0.0.
2240 static bool isFloatingPointZero(SDValue Op) {
2241   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
2242     return CFP->getValueAPF().isPosZero();
2243   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
2244     // Maybe this has already been legalized into the constant pool?
2245     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
2246       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
2247       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
2248         if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
2249           return CFP->getValueAPF().isPosZero();
2250     }
2251   }
2252   return false;
2253 }
2254
2255 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
2256 /// the given operands.
2257 SDValue
2258 ARMTargetLowering::getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
2259                              SDValue &ARMcc, SelectionDAG &DAG,
2260                              DebugLoc dl) const {
2261   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
2262     unsigned C = RHSC->getZExtValue();
2263     if (!isLegalICmpImmediate(C)) {
2264       // Constant does not fit, try adjusting it by one?
2265       switch (CC) {
2266       default: break;
2267       case ISD::SETLT:
2268       case ISD::SETGE:
2269         if (isLegalICmpImmediate(C-1)) {
2270           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
2271           RHS = DAG.getConstant(C-1, MVT::i32);
2272         }
2273         break;
2274       case ISD::SETULT:
2275       case ISD::SETUGE:
2276         if (C > 0 && isLegalICmpImmediate(C-1)) {
2277           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
2278           RHS = DAG.getConstant(C-1, MVT::i32);
2279         }
2280         break;
2281       case ISD::SETLE:
2282       case ISD::SETGT:
2283         if (isLegalICmpImmediate(C+1)) {
2284           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
2285           RHS = DAG.getConstant(C+1, MVT::i32);
2286         }
2287         break;
2288       case ISD::SETULE:
2289       case ISD::SETUGT:
2290         if (C < 0xffffffff && isLegalICmpImmediate(C+1)) {
2291           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
2292           RHS = DAG.getConstant(C+1, MVT::i32);
2293         }
2294         break;
2295       }
2296     }
2297   }
2298
2299   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2300   ARMISD::NodeType CompareType;
2301   switch (CondCode) {
2302   default:
2303     CompareType = ARMISD::CMP;
2304     break;
2305   case ARMCC::EQ:
2306   case ARMCC::NE:
2307     // Uses only Z Flag
2308     CompareType = ARMISD::CMPZ;
2309     break;
2310   }
2311   ARMcc = DAG.getConstant(CondCode, MVT::i32);
2312   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
2313 }
2314
2315 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
2316 SDValue
2317 ARMTargetLowering::getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
2318                              DebugLoc dl) const {
2319   SDValue Cmp;
2320   if (!isFloatingPointZero(RHS))
2321     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
2322   else
2323     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
2324   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
2325 }
2326
2327 SDValue ARMTargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
2328   SDValue Cond = Op.getOperand(0);
2329   SDValue SelectTrue = Op.getOperand(1);
2330   SDValue SelectFalse = Op.getOperand(2);
2331   DebugLoc dl = Op.getDebugLoc();
2332
2333   // Convert:
2334   //
2335   //   (select (cmov 1, 0, cond), t, f) -> (cmov t, f, cond)
2336   //   (select (cmov 0, 1, cond), t, f) -> (cmov f, t, cond)
2337   //
2338   if (Cond.getOpcode() == ARMISD::CMOV && Cond.hasOneUse()) {
2339     const ConstantSDNode *CMOVTrue =
2340       dyn_cast<ConstantSDNode>(Cond.getOperand(0));
2341     const ConstantSDNode *CMOVFalse =
2342       dyn_cast<ConstantSDNode>(Cond.getOperand(1));
2343
2344     if (CMOVTrue && CMOVFalse) {
2345       unsigned CMOVTrueVal = CMOVTrue->getZExtValue();
2346       unsigned CMOVFalseVal = CMOVFalse->getZExtValue();
2347
2348       SDValue True;
2349       SDValue False;
2350       if (CMOVTrueVal == 1 && CMOVFalseVal == 0) {
2351         True = SelectTrue;
2352         False = SelectFalse;
2353       } else if (CMOVTrueVal == 0 && CMOVFalseVal == 1) {
2354         True = SelectFalse;
2355         False = SelectTrue;
2356       }
2357
2358       if (True.getNode() && False.getNode()) {
2359         EVT VT = Cond.getValueType();
2360         SDValue ARMcc = Cond.getOperand(2);
2361         SDValue CCR = Cond.getOperand(3);
2362         SDValue Cmp = Cond.getOperand(4);
2363         return DAG.getNode(ARMISD::CMOV, dl, VT, True, False, ARMcc, CCR, Cmp);
2364       }
2365     }
2366   }
2367
2368   return DAG.getSelectCC(dl, Cond,
2369                          DAG.getConstant(0, Cond.getValueType()),
2370                          SelectTrue, SelectFalse, ISD::SETNE);
2371 }
2372
2373 SDValue ARMTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
2374   EVT VT = Op.getValueType();
2375   SDValue LHS = Op.getOperand(0);
2376   SDValue RHS = Op.getOperand(1);
2377   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2378   SDValue TrueVal = Op.getOperand(2);
2379   SDValue FalseVal = Op.getOperand(3);
2380   DebugLoc dl = Op.getDebugLoc();
2381
2382   if (LHS.getValueType() == MVT::i32) {
2383     SDValue ARMcc;
2384     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2385     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2386     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc, CCR,Cmp);
2387   }
2388
2389   ARMCC::CondCodes CondCode, CondCode2;
2390   FPCCToARMCC(CC, CondCode, CondCode2);
2391
2392   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2393   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2394   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2395   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
2396                                ARMcc, CCR, Cmp);
2397   if (CondCode2 != ARMCC::AL) {
2398     SDValue ARMcc2 = DAG.getConstant(CondCode2, MVT::i32);
2399     // FIXME: Needs another CMP because flag can have but one use.
2400     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
2401     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
2402                          Result, TrueVal, ARMcc2, CCR, Cmp2);
2403   }
2404   return Result;
2405 }
2406
2407 /// canChangeToInt - Given the fp compare operand, return true if it is suitable
2408 /// to morph to an integer compare sequence.
2409 static bool canChangeToInt(SDValue Op, bool &SeenZero,
2410                            const ARMSubtarget *Subtarget) {
2411   SDNode *N = Op.getNode();
2412   if (!N->hasOneUse())
2413     // Otherwise it requires moving the value from fp to integer registers.
2414     return false;
2415   if (!N->getNumValues())
2416     return false;
2417   EVT VT = Op.getValueType();
2418   if (VT != MVT::f32 && !Subtarget->isFPBrccSlow())
2419     // f32 case is generally profitable. f64 case only makes sense when vcmpe +
2420     // vmrs are very slow, e.g. cortex-a8.
2421     return false;
2422
2423   if (isFloatingPointZero(Op)) {
2424     SeenZero = true;
2425     return true;
2426   }
2427   return ISD::isNormalLoad(N);
2428 }
2429
2430 static SDValue bitcastf32Toi32(SDValue Op, SelectionDAG &DAG) {
2431   if (isFloatingPointZero(Op))
2432     return DAG.getConstant(0, MVT::i32);
2433
2434   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op))
2435     return DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2436                        Ld->getChain(), Ld->getBasePtr(),
2437                        Ld->getSrcValue(), Ld->getSrcValueOffset(),
2438                        Ld->isVolatile(), Ld->isNonTemporal(),
2439                        Ld->getAlignment());
2440
2441   llvm_unreachable("Unknown VFP cmp argument!");
2442 }
2443
2444 static void expandf64Toi32(SDValue Op, SelectionDAG &DAG,
2445                            SDValue &RetVal1, SDValue &RetVal2) {
2446   if (isFloatingPointZero(Op)) {
2447     RetVal1 = DAG.getConstant(0, MVT::i32);
2448     RetVal2 = DAG.getConstant(0, MVT::i32);
2449     return;
2450   }
2451
2452   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Op)) {
2453     SDValue Ptr = Ld->getBasePtr();
2454     RetVal1 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2455                           Ld->getChain(), Ptr,
2456                           Ld->getSrcValue(), Ld->getSrcValueOffset(),
2457                           Ld->isVolatile(), Ld->isNonTemporal(),
2458                           Ld->getAlignment());
2459
2460     EVT PtrType = Ptr.getValueType();
2461     unsigned NewAlign = MinAlign(Ld->getAlignment(), 4);
2462     SDValue NewPtr = DAG.getNode(ISD::ADD, Op.getDebugLoc(),
2463                                  PtrType, Ptr, DAG.getConstant(4, PtrType));
2464     RetVal2 = DAG.getLoad(MVT::i32, Op.getDebugLoc(),
2465                           Ld->getChain(), NewPtr,
2466                           Ld->getSrcValue(), Ld->getSrcValueOffset() + 4,
2467                           Ld->isVolatile(), Ld->isNonTemporal(),
2468                           NewAlign);
2469     return;
2470   }
2471
2472   llvm_unreachable("Unknown VFP cmp argument!");
2473 }
2474
2475 /// OptimizeVFPBrcond - With -enable-unsafe-fp-math, it's legal to optimize some
2476 /// f32 and even f64 comparisons to integer ones.
2477 SDValue
2478 ARMTargetLowering::OptimizeVFPBrcond(SDValue Op, SelectionDAG &DAG) const {
2479   SDValue Chain = Op.getOperand(0);
2480   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2481   SDValue LHS = Op.getOperand(2);
2482   SDValue RHS = Op.getOperand(3);
2483   SDValue Dest = Op.getOperand(4);
2484   DebugLoc dl = Op.getDebugLoc();
2485
2486   bool SeenZero = false;
2487   if (canChangeToInt(LHS, SeenZero, Subtarget) &&
2488       canChangeToInt(RHS, SeenZero, Subtarget) &&
2489       // If one of the operand is zero, it's safe to ignore the NaN case since
2490       // we only care about equality comparisons.
2491       (SeenZero || (DAG.isKnownNeverNaN(LHS) && DAG.isKnownNeverNaN(RHS)))) {
2492     // If unsafe fp math optimization is enabled and there are no othter uses of
2493     // the CMP operands, and the condition code is EQ oe NE, we can optimize it
2494     // to an integer comparison.
2495     if (CC == ISD::SETOEQ)
2496       CC = ISD::SETEQ;
2497     else if (CC == ISD::SETUNE)
2498       CC = ISD::SETNE;
2499
2500     SDValue ARMcc;
2501     if (LHS.getValueType() == MVT::f32) {
2502       LHS = bitcastf32Toi32(LHS, DAG);
2503       RHS = bitcastf32Toi32(RHS, DAG);
2504       SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2505       SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2506       return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2507                          Chain, Dest, ARMcc, CCR, Cmp);
2508     }
2509
2510     SDValue LHS1, LHS2;
2511     SDValue RHS1, RHS2;
2512     expandf64Toi32(LHS, DAG, LHS1, LHS2);
2513     expandf64Toi32(RHS, DAG, RHS1, RHS2);
2514     ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
2515     ARMcc = DAG.getConstant(CondCode, MVT::i32);
2516     SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2517     SDValue Ops[] = { Chain, ARMcc, LHS1, LHS2, RHS1, RHS2, Dest };
2518     return DAG.getNode(ARMISD::BCC_i64, dl, VTList, Ops, 7);
2519   }
2520
2521   return SDValue();
2522 }
2523
2524 SDValue ARMTargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
2525   SDValue Chain = Op.getOperand(0);
2526   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
2527   SDValue LHS = Op.getOperand(2);
2528   SDValue RHS = Op.getOperand(3);
2529   SDValue Dest = Op.getOperand(4);
2530   DebugLoc dl = Op.getDebugLoc();
2531
2532   if (LHS.getValueType() == MVT::i32) {
2533     SDValue ARMcc;
2534     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMcc, DAG, dl);
2535     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2536     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
2537                        Chain, Dest, ARMcc, CCR, Cmp);
2538   }
2539
2540   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
2541
2542   if (UnsafeFPMath &&
2543       (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
2544        CC == ISD::SETNE || CC == ISD::SETUNE)) {
2545     SDValue Result = OptimizeVFPBrcond(Op, DAG);
2546     if (Result.getNode())
2547       return Result;
2548   }
2549
2550   ARMCC::CondCodes CondCode, CondCode2;
2551   FPCCToARMCC(CC, CondCode, CondCode2);
2552
2553   SDValue ARMcc = DAG.getConstant(CondCode, MVT::i32);
2554   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
2555   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2556   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
2557   SDValue Ops[] = { Chain, Dest, ARMcc, CCR, Cmp };
2558   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2559   if (CondCode2 != ARMCC::AL) {
2560     ARMcc = DAG.getConstant(CondCode2, MVT::i32);
2561     SDValue Ops[] = { Res, Dest, ARMcc, CCR, Res.getValue(1) };
2562     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
2563   }
2564   return Res;
2565 }
2566
2567 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
2568   SDValue Chain = Op.getOperand(0);
2569   SDValue Table = Op.getOperand(1);
2570   SDValue Index = Op.getOperand(2);
2571   DebugLoc dl = Op.getDebugLoc();
2572
2573   EVT PTy = getPointerTy();
2574   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
2575   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
2576   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
2577   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
2578   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
2579   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
2580   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
2581   if (Subtarget->isThumb2()) {
2582     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
2583     // which does another jump to the destination. This also makes it easier
2584     // to translate it to TBB / TBH later.
2585     // FIXME: This might not work if the function is extremely large.
2586     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
2587                        Addr, Op.getOperand(2), JTI, UId);
2588   }
2589   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2590     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr,
2591                        PseudoSourceValue::getJumpTable(), 0,
2592                        false, false, 0);
2593     Chain = Addr.getValue(1);
2594     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
2595     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2596   } else {
2597     Addr = DAG.getLoad(PTy, dl, Chain, Addr,
2598                        PseudoSourceValue::getJumpTable(), 0, false, false, 0);
2599     Chain = Addr.getValue(1);
2600     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
2601   }
2602 }
2603
2604 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
2605   DebugLoc dl = Op.getDebugLoc();
2606   unsigned Opc;
2607
2608   switch (Op.getOpcode()) {
2609   default:
2610     assert(0 && "Invalid opcode!");
2611   case ISD::FP_TO_SINT:
2612     Opc = ARMISD::FTOSI;
2613     break;
2614   case ISD::FP_TO_UINT:
2615     Opc = ARMISD::FTOUI;
2616     break;
2617   }
2618   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
2619   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
2620 }
2621
2622 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2623   EVT VT = Op.getValueType();
2624   DebugLoc dl = Op.getDebugLoc();
2625   unsigned Opc;
2626
2627   switch (Op.getOpcode()) {
2628   default:
2629     assert(0 && "Invalid opcode!");
2630   case ISD::SINT_TO_FP:
2631     Opc = ARMISD::SITOF;
2632     break;
2633   case ISD::UINT_TO_FP:
2634     Opc = ARMISD::UITOF;
2635     break;
2636   }
2637
2638   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
2639   return DAG.getNode(Opc, dl, VT, Op);
2640 }
2641
2642 SDValue ARMTargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
2643   // Implement fcopysign with a fabs and a conditional fneg.
2644   SDValue Tmp0 = Op.getOperand(0);
2645   SDValue Tmp1 = Op.getOperand(1);
2646   DebugLoc dl = Op.getDebugLoc();
2647   EVT VT = Op.getValueType();
2648   EVT SrcVT = Tmp1.getValueType();
2649   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
2650   SDValue ARMcc = DAG.getConstant(ARMCC::LT, MVT::i32);
2651   SDValue FP0 = DAG.getConstantFP(0.0, SrcVT);
2652   SDValue Cmp = getVFPCmp(Tmp1, FP0, DAG, dl);
2653   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2654   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMcc, CCR, Cmp);
2655 }
2656
2657 SDValue ARMTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const{
2658   MachineFunction &MF = DAG.getMachineFunction();
2659   MachineFrameInfo *MFI = MF.getFrameInfo();
2660   MFI->setReturnAddressIsTaken(true);
2661
2662   EVT VT = Op.getValueType();
2663   DebugLoc dl = Op.getDebugLoc();
2664   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2665   if (Depth) {
2666     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
2667     SDValue Offset = DAG.getConstant(4, MVT::i32);
2668     return DAG.getLoad(VT, dl, DAG.getEntryNode(),
2669                        DAG.getNode(ISD::ADD, dl, VT, FrameAddr, Offset),
2670                        NULL, 0, false, false, 0);
2671   }
2672
2673   // Return LR, which contains the return address. Mark it an implicit live-in.
2674   unsigned Reg = MF.addLiveIn(ARM::LR, getRegClassFor(MVT::i32));
2675   return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
2676 }
2677
2678 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
2679   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2680   MFI->setFrameAddressIsTaken(true);
2681
2682   EVT VT = Op.getValueType();
2683   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
2684   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
2685   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
2686     ? ARM::R7 : ARM::R11;
2687   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
2688   while (Depth--)
2689     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
2690                             false, false, 0);
2691   return FrameAddr;
2692 }
2693
2694 /// ExpandBIT_CONVERT - If the target supports VFP, this function is called to
2695 /// expand a bit convert where either the source or destination type is i64 to
2696 /// use a VMOVDRR or VMOVRRD node.  This should not be done when the non-i64
2697 /// operand type is illegal (e.g., v2f32 for a target that doesn't support
2698 /// vectors), since the legalizer won't know what to do with that.
2699 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2700   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2701   DebugLoc dl = N->getDebugLoc();
2702   SDValue Op = N->getOperand(0);
2703
2704   // This function is only supposed to be called for i64 types, either as the
2705   // source or destination of the bit convert.
2706   EVT SrcVT = Op.getValueType();
2707   EVT DstVT = N->getValueType(0);
2708   assert((SrcVT == MVT::i64 || DstVT == MVT::i64) &&
2709          "ExpandBIT_CONVERT called for non-i64 type");
2710
2711   // Turn i64->f64 into VMOVDRR.
2712   if (SrcVT == MVT::i64 && TLI.isTypeLegal(DstVT)) {
2713     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2714                              DAG.getConstant(0, MVT::i32));
2715     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2716                              DAG.getConstant(1, MVT::i32));
2717     return DAG.getNode(ISD::BIT_CONVERT, dl, DstVT,
2718                        DAG.getNode(ARMISD::VMOVDRR, dl, MVT::f64, Lo, Hi));
2719   }
2720
2721   // Turn f64->i64 into VMOVRRD.
2722   if (DstVT == MVT::i64 && TLI.isTypeLegal(SrcVT)) {
2723     SDValue Cvt = DAG.getNode(ARMISD::VMOVRRD, dl,
2724                               DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2725     // Merge the pieces into a single i64 value.
2726     return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2727   }
2728
2729   return SDValue();
2730 }
2731
2732 /// getZeroVector - Returns a vector of specified type with all zero elements.
2733 /// Zero vectors are used to represent vector negation and in those cases
2734 /// will be implemented with the NEON VNEG instruction.  However, VNEG does
2735 /// not support i64 elements, so sometimes the zero vectors will need to be
2736 /// explicitly constructed.  Regardless, use a canonical VMOV to create the
2737 /// zero vector.
2738 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2739   assert(VT.isVector() && "Expected a vector type");
2740   // The canonical modified immediate encoding of a zero vector is....0!
2741   SDValue EncodedVal = DAG.getTargetConstant(0, MVT::i32);
2742   EVT VmovVT = VT.is128BitVector() ? MVT::v4i32 : MVT::v2i32;
2743   SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, EncodedVal);
2744   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
2745 }
2746
2747 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
2748 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2749 SDValue ARMTargetLowering::LowerShiftRightParts(SDValue Op,
2750                                                 SelectionDAG &DAG) const {
2751   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2752   EVT VT = Op.getValueType();
2753   unsigned VTBits = VT.getSizeInBits();
2754   DebugLoc dl = Op.getDebugLoc();
2755   SDValue ShOpLo = Op.getOperand(0);
2756   SDValue ShOpHi = Op.getOperand(1);
2757   SDValue ShAmt  = Op.getOperand(2);
2758   SDValue ARMcc;
2759   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
2760
2761   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
2762
2763   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2764                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2765   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
2766   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2767                                    DAG.getConstant(VTBits, MVT::i32));
2768   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
2769   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2770   SDValue TrueVal = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
2771
2772   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2773   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2774                           ARMcc, DAG, dl);
2775   SDValue Hi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
2776   SDValue Lo = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMcc,
2777                            CCR, Cmp);
2778
2779   SDValue Ops[2] = { Lo, Hi };
2780   return DAG.getMergeValues(Ops, 2, dl);
2781 }
2782
2783 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
2784 /// i32 values and take a 2 x i32 value to shift plus a shift amount.
2785 SDValue ARMTargetLowering::LowerShiftLeftParts(SDValue Op,
2786                                                SelectionDAG &DAG) const {
2787   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
2788   EVT VT = Op.getValueType();
2789   unsigned VTBits = VT.getSizeInBits();
2790   DebugLoc dl = Op.getDebugLoc();
2791   SDValue ShOpLo = Op.getOperand(0);
2792   SDValue ShOpHi = Op.getOperand(1);
2793   SDValue ShAmt  = Op.getOperand(2);
2794   SDValue ARMcc;
2795
2796   assert(Op.getOpcode() == ISD::SHL_PARTS);
2797   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32,
2798                                  DAG.getConstant(VTBits, MVT::i32), ShAmt);
2799   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
2800   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i32, ShAmt,
2801                                    DAG.getConstant(VTBits, MVT::i32));
2802   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
2803   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
2804
2805   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2806   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
2807   SDValue Cmp = getARMCmp(ExtraShAmt, DAG.getConstant(0, MVT::i32), ISD::SETGE,
2808                           ARMcc, DAG, dl);
2809   SDValue Lo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
2810   SDValue Hi = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, Tmp3, ARMcc,
2811                            CCR, Cmp);
2812
2813   SDValue Ops[2] = { Lo, Hi };
2814   return DAG.getMergeValues(Ops, 2, dl);
2815 }
2816
2817 SDValue ARMTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
2818                                             SelectionDAG &DAG) const {
2819   // The rounding mode is in bits 23:22 of the FPSCR.
2820   // The ARM rounding mode value to FLT_ROUNDS mapping is 0->1, 1->2, 2->3, 3->0
2821   // The formula we use to implement this is (((FPSCR + 1 << 22) >> 22) & 3)
2822   // so that the shift + and get folded into a bitfield extract.
2823   DebugLoc dl = Op.getDebugLoc();
2824   SDValue FPSCR = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, MVT::i32,
2825                               DAG.getConstant(Intrinsic::arm_get_fpscr,
2826                                               MVT::i32));
2827   SDValue FltRounds = DAG.getNode(ISD::ADD, dl, MVT::i32, FPSCR,
2828                                   DAG.getConstant(1U << 22, MVT::i32));
2829   SDValue RMODE = DAG.getNode(ISD::SRL, dl, MVT::i32, FltRounds,
2830                               DAG.getConstant(22, MVT::i32));
2831   return DAG.getNode(ISD::AND, dl, MVT::i32, RMODE,
2832                      DAG.getConstant(3, MVT::i32));
2833 }
2834
2835 static SDValue LowerCTTZ(SDNode *N, SelectionDAG &DAG,
2836                          const ARMSubtarget *ST) {
2837   EVT VT = N->getValueType(0);
2838   DebugLoc dl = N->getDebugLoc();
2839
2840   if (!ST->hasV6T2Ops())
2841     return SDValue();
2842
2843   SDValue rbit = DAG.getNode(ARMISD::RBIT, dl, VT, N->getOperand(0));
2844   return DAG.getNode(ISD::CTLZ, dl, VT, rbit);
2845 }
2846
2847 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2848                           const ARMSubtarget *ST) {
2849   EVT VT = N->getValueType(0);
2850   DebugLoc dl = N->getDebugLoc();
2851
2852   // Lower vector shifts on NEON to use VSHL.
2853   if (VT.isVector()) {
2854     assert(ST->hasNEON() && "unexpected vector shift");
2855
2856     // Left shifts translate directly to the vshiftu intrinsic.
2857     if (N->getOpcode() == ISD::SHL)
2858       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2859                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2860                          N->getOperand(0), N->getOperand(1));
2861
2862     assert((N->getOpcode() == ISD::SRA ||
2863             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2864
2865     // NEON uses the same intrinsics for both left and right shifts.  For
2866     // right shifts, the shift amounts are negative, so negate the vector of
2867     // shift amounts.
2868     EVT ShiftVT = N->getOperand(1).getValueType();
2869     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2870                                        getZeroVector(ShiftVT, DAG, dl),
2871                                        N->getOperand(1));
2872     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2873                                Intrinsic::arm_neon_vshifts :
2874                                Intrinsic::arm_neon_vshiftu);
2875     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2876                        DAG.getConstant(vshiftInt, MVT::i32),
2877                        N->getOperand(0), NegatedCount);
2878   }
2879
2880   // We can get here for a node like i32 = ISD::SHL i32, i64
2881   if (VT != MVT::i64)
2882     return SDValue();
2883
2884   assert((N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2885          "Unknown shift to lower!");
2886
2887   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2888   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2889       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2890     return SDValue();
2891
2892   // If we are in thumb mode, we don't have RRX.
2893   if (ST->isThumb1Only()) return SDValue();
2894
2895   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2896   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2897                            DAG.getConstant(0, MVT::i32));
2898   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2899                            DAG.getConstant(1, MVT::i32));
2900
2901   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2902   // captures the result into a carry flag.
2903   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2904   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2905
2906   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2907   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2908
2909   // Merge the pieces into a single i64 value.
2910  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2911 }
2912
2913 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2914   SDValue TmpOp0, TmpOp1;
2915   bool Invert = false;
2916   bool Swap = false;
2917   unsigned Opc = 0;
2918
2919   SDValue Op0 = Op.getOperand(0);
2920   SDValue Op1 = Op.getOperand(1);
2921   SDValue CC = Op.getOperand(2);
2922   EVT VT = Op.getValueType();
2923   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2924   DebugLoc dl = Op.getDebugLoc();
2925
2926   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2927     switch (SetCCOpcode) {
2928     default: llvm_unreachable("Illegal FP comparison"); break;
2929     case ISD::SETUNE:
2930     case ISD::SETNE:  Invert = true; // Fallthrough
2931     case ISD::SETOEQ:
2932     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2933     case ISD::SETOLT:
2934     case ISD::SETLT: Swap = true; // Fallthrough
2935     case ISD::SETOGT:
2936     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2937     case ISD::SETOLE:
2938     case ISD::SETLE:  Swap = true; // Fallthrough
2939     case ISD::SETOGE:
2940     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2941     case ISD::SETUGE: Swap = true; // Fallthrough
2942     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2943     case ISD::SETUGT: Swap = true; // Fallthrough
2944     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2945     case ISD::SETUEQ: Invert = true; // Fallthrough
2946     case ISD::SETONE:
2947       // Expand this to (OLT | OGT).
2948       TmpOp0 = Op0;
2949       TmpOp1 = Op1;
2950       Opc = ISD::OR;
2951       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2952       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2953       break;
2954     case ISD::SETUO: Invert = true; // Fallthrough
2955     case ISD::SETO:
2956       // Expand this to (OLT | OGE).
2957       TmpOp0 = Op0;
2958       TmpOp1 = Op1;
2959       Opc = ISD::OR;
2960       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2961       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2962       break;
2963     }
2964   } else {
2965     // Integer comparisons.
2966     switch (SetCCOpcode) {
2967     default: llvm_unreachable("Illegal integer comparison"); break;
2968     case ISD::SETNE:  Invert = true;
2969     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2970     case ISD::SETLT:  Swap = true;
2971     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2972     case ISD::SETLE:  Swap = true;
2973     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2974     case ISD::SETULT: Swap = true;
2975     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2976     case ISD::SETULE: Swap = true;
2977     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2978     }
2979
2980     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2981     if (Opc == ARMISD::VCEQ) {
2982
2983       SDValue AndOp;
2984       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2985         AndOp = Op0;
2986       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2987         AndOp = Op1;
2988
2989       // Ignore bitconvert.
2990       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2991         AndOp = AndOp.getOperand(0);
2992
2993       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2994         Opc = ARMISD::VTST;
2995         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2996         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2997         Invert = !Invert;
2998       }
2999     }
3000   }
3001
3002   if (Swap)
3003     std::swap(Op0, Op1);
3004
3005   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
3006
3007   if (Invert)
3008     Result = DAG.getNOT(dl, Result, VT);
3009
3010   return Result;
3011 }
3012
3013 /// isNEONModifiedImm - Check if the specified splat value corresponds to a
3014 /// valid vector constant for a NEON instruction with a "modified immediate"
3015 /// operand (e.g., VMOV).  If so, return the encoded value.
3016 static SDValue isNEONModifiedImm(uint64_t SplatBits, uint64_t SplatUndef,
3017                                  unsigned SplatBitSize, SelectionDAG &DAG,
3018                                  EVT &VT, bool is128Bits, bool isVMOV) {
3019   unsigned OpCmode, Imm;
3020
3021   // SplatBitSize is set to the smallest size that splats the vector, so a
3022   // zero vector will always have SplatBitSize == 8.  However, NEON modified
3023   // immediate instructions others than VMOV do not support the 8-bit encoding
3024   // of a zero vector, and the default encoding of zero is supposed to be the
3025   // 32-bit version.
3026   if (SplatBits == 0)
3027     SplatBitSize = 32;
3028
3029   switch (SplatBitSize) {
3030   case 8:
3031     if (!isVMOV)
3032       return SDValue();
3033     // Any 1-byte value is OK.  Op=0, Cmode=1110.
3034     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
3035     OpCmode = 0xe;
3036     Imm = SplatBits;
3037     VT = is128Bits ? MVT::v16i8 : MVT::v8i8;
3038     break;
3039
3040   case 16:
3041     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
3042     VT = is128Bits ? MVT::v8i16 : MVT::v4i16;
3043     if ((SplatBits & ~0xff) == 0) {
3044       // Value = 0x00nn: Op=x, Cmode=100x.
3045       OpCmode = 0x8;
3046       Imm = SplatBits;
3047       break;
3048     }
3049     if ((SplatBits & ~0xff00) == 0) {
3050       // Value = 0xnn00: Op=x, Cmode=101x.
3051       OpCmode = 0xa;
3052       Imm = SplatBits >> 8;
3053       break;
3054     }
3055     return SDValue();
3056
3057   case 32:
3058     // NEON's 32-bit VMOV supports splat values where:
3059     // * only one byte is nonzero, or
3060     // * the least significant byte is 0xff and the second byte is nonzero, or
3061     // * the least significant 2 bytes are 0xff and the third is nonzero.
3062     VT = is128Bits ? MVT::v4i32 : MVT::v2i32;
3063     if ((SplatBits & ~0xff) == 0) {
3064       // Value = 0x000000nn: Op=x, Cmode=000x.
3065       OpCmode = 0;
3066       Imm = SplatBits;
3067       break;
3068     }
3069     if ((SplatBits & ~0xff00) == 0) {
3070       // Value = 0x0000nn00: Op=x, Cmode=001x.
3071       OpCmode = 0x2;
3072       Imm = SplatBits >> 8;
3073       break;
3074     }
3075     if ((SplatBits & ~0xff0000) == 0) {
3076       // Value = 0x00nn0000: Op=x, Cmode=010x.
3077       OpCmode = 0x4;
3078       Imm = SplatBits >> 16;
3079       break;
3080     }
3081     if ((SplatBits & ~0xff000000) == 0) {
3082       // Value = 0xnn000000: Op=x, Cmode=011x.
3083       OpCmode = 0x6;
3084       Imm = SplatBits >> 24;
3085       break;
3086     }
3087
3088     if ((SplatBits & ~0xffff) == 0 &&
3089         ((SplatBits | SplatUndef) & 0xff) == 0xff) {
3090       // Value = 0x0000nnff: Op=x, Cmode=1100.
3091       OpCmode = 0xc;
3092       Imm = SplatBits >> 8;
3093       SplatBits |= 0xff;
3094       break;
3095     }
3096
3097     if ((SplatBits & ~0xffffff) == 0 &&
3098         ((SplatBits | SplatUndef) & 0xffff) == 0xffff) {
3099       // Value = 0x00nnffff: Op=x, Cmode=1101.
3100       OpCmode = 0xd;
3101       Imm = SplatBits >> 16;
3102       SplatBits |= 0xffff;
3103       break;
3104     }
3105
3106     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
3107     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
3108     // VMOV.I32.  A (very) minor optimization would be to replicate the value
3109     // and fall through here to test for a valid 64-bit splat.  But, then the
3110     // caller would also need to check and handle the change in size.
3111     return SDValue();
3112
3113   case 64: {
3114     if (!isVMOV)
3115       return SDValue();
3116     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
3117     uint64_t BitMask = 0xff;
3118     uint64_t Val = 0;
3119     unsigned ImmMask = 1;
3120     Imm = 0;
3121     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
3122       if (((SplatBits | SplatUndef) & BitMask) == BitMask) {
3123         Val |= BitMask;
3124         Imm |= ImmMask;
3125       } else if ((SplatBits & BitMask) != 0) {
3126         return SDValue();
3127       }
3128       BitMask <<= 8;
3129       ImmMask <<= 1;
3130     }
3131     // Op=1, Cmode=1110.
3132     OpCmode = 0x1e;
3133     SplatBits = Val;
3134     VT = is128Bits ? MVT::v2i64 : MVT::v1i64;
3135     break;
3136   }
3137
3138   default:
3139     llvm_unreachable("unexpected size for isNEONModifiedImm");
3140     return SDValue();
3141   }
3142
3143   unsigned EncodedVal = ARM_AM::createNEONModImm(OpCmode, Imm);
3144   return DAG.getTargetConstant(EncodedVal, MVT::i32);
3145 }
3146
3147 static bool isVEXTMask(const SmallVectorImpl<int> &M, EVT VT,
3148                        bool &ReverseVEXT, unsigned &Imm) {
3149   unsigned NumElts = VT.getVectorNumElements();
3150   ReverseVEXT = false;
3151
3152   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
3153   if (M[0] < 0)
3154     return false;
3155
3156   Imm = M[0];
3157
3158   // If this is a VEXT shuffle, the immediate value is the index of the first
3159   // element.  The other shuffle indices must be the successive elements after
3160   // the first one.
3161   unsigned ExpectedElt = Imm;
3162   for (unsigned i = 1; i < NumElts; ++i) {
3163     // Increment the expected index.  If it wraps around, it may still be
3164     // a VEXT but the source vectors must be swapped.
3165     ExpectedElt += 1;
3166     if (ExpectedElt == NumElts * 2) {
3167       ExpectedElt = 0;
3168       ReverseVEXT = true;
3169     }
3170
3171     if (M[i] < 0) continue; // ignore UNDEF indices
3172     if (ExpectedElt != static_cast<unsigned>(M[i]))
3173       return false;
3174   }
3175
3176   // Adjust the index value if the source operands will be swapped.
3177   if (ReverseVEXT)
3178     Imm -= NumElts;
3179
3180   return true;
3181 }
3182
3183 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
3184 /// instruction with the specified blocksize.  (The order of the elements
3185 /// within each block of the vector is reversed.)
3186 static bool isVREVMask(const SmallVectorImpl<int> &M, EVT VT,
3187                        unsigned BlockSize) {
3188   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
3189          "Only possible block sizes for VREV are: 16, 32, 64");
3190
3191   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3192   if (EltSz == 64)
3193     return false;
3194
3195   unsigned NumElts = VT.getVectorNumElements();
3196   unsigned BlockElts = M[0] + 1;
3197   // If the first shuffle index is UNDEF, be optimistic.
3198   if (M[0] < 0)
3199     BlockElts = BlockSize / EltSz;
3200
3201   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
3202     return false;
3203
3204   for (unsigned i = 0; i < NumElts; ++i) {
3205     if (M[i] < 0) continue; // ignore UNDEF indices
3206     if ((unsigned) M[i] != (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
3207       return false;
3208   }
3209
3210   return true;
3211 }
3212
3213 static bool isVTRNMask(const SmallVectorImpl<int> &M, EVT VT,
3214                        unsigned &WhichResult) {
3215   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3216   if (EltSz == 64)
3217     return false;
3218
3219   unsigned NumElts = VT.getVectorNumElements();
3220   WhichResult = (M[0] == 0 ? 0 : 1);
3221   for (unsigned i = 0; i < NumElts; i += 2) {
3222     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3223         (M[i+1] >= 0 && (unsigned) M[i+1] != i + NumElts + WhichResult))
3224       return false;
3225   }
3226   return true;
3227 }
3228
3229 /// isVTRN_v_undef_Mask - Special case of isVTRNMask for canonical form of
3230 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3231 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
3232 static bool isVTRN_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3233                                 unsigned &WhichResult) {
3234   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3235   if (EltSz == 64)
3236     return false;
3237
3238   unsigned NumElts = VT.getVectorNumElements();
3239   WhichResult = (M[0] == 0 ? 0 : 1);
3240   for (unsigned i = 0; i < NumElts; i += 2) {
3241     if ((M[i] >= 0 && (unsigned) M[i] != i + WhichResult) ||
3242         (M[i+1] >= 0 && (unsigned) M[i+1] != i + WhichResult))
3243       return false;
3244   }
3245   return true;
3246 }
3247
3248 static bool isVUZPMask(const SmallVectorImpl<int> &M, EVT VT,
3249                        unsigned &WhichResult) {
3250   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3251   if (EltSz == 64)
3252     return false;
3253
3254   unsigned NumElts = VT.getVectorNumElements();
3255   WhichResult = (M[0] == 0 ? 0 : 1);
3256   for (unsigned i = 0; i != NumElts; ++i) {
3257     if (M[i] < 0) continue; // ignore UNDEF indices
3258     if ((unsigned) M[i] != 2 * i + WhichResult)
3259       return false;
3260   }
3261
3262   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3263   if (VT.is64BitVector() && EltSz == 32)
3264     return false;
3265
3266   return true;
3267 }
3268
3269 /// isVUZP_v_undef_Mask - Special case of isVUZPMask for canonical form of
3270 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3271 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
3272 static bool isVUZP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3273                                 unsigned &WhichResult) {
3274   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3275   if (EltSz == 64)
3276     return false;
3277
3278   unsigned Half = VT.getVectorNumElements() / 2;
3279   WhichResult = (M[0] == 0 ? 0 : 1);
3280   for (unsigned j = 0; j != 2; ++j) {
3281     unsigned Idx = WhichResult;
3282     for (unsigned i = 0; i != Half; ++i) {
3283       int MIdx = M[i + j * Half];
3284       if (MIdx >= 0 && (unsigned) MIdx != Idx)
3285         return false;
3286       Idx += 2;
3287     }
3288   }
3289
3290   // VUZP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3291   if (VT.is64BitVector() && EltSz == 32)
3292     return false;
3293
3294   return true;
3295 }
3296
3297 static bool isVZIPMask(const SmallVectorImpl<int> &M, EVT VT,
3298                        unsigned &WhichResult) {
3299   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3300   if (EltSz == 64)
3301     return false;
3302
3303   unsigned NumElts = VT.getVectorNumElements();
3304   WhichResult = (M[0] == 0 ? 0 : 1);
3305   unsigned Idx = WhichResult * NumElts / 2;
3306   for (unsigned i = 0; i != NumElts; i += 2) {
3307     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3308         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx + NumElts))
3309       return false;
3310     Idx += 1;
3311   }
3312
3313   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3314   if (VT.is64BitVector() && EltSz == 32)
3315     return false;
3316
3317   return true;
3318 }
3319
3320 /// isVZIP_v_undef_Mask - Special case of isVZIPMask for canonical form of
3321 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
3322 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
3323 static bool isVZIP_v_undef_Mask(const SmallVectorImpl<int> &M, EVT VT,
3324                                 unsigned &WhichResult) {
3325   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
3326   if (EltSz == 64)
3327     return false;
3328
3329   unsigned NumElts = VT.getVectorNumElements();
3330   WhichResult = (M[0] == 0 ? 0 : 1);
3331   unsigned Idx = WhichResult * NumElts / 2;
3332   for (unsigned i = 0; i != NumElts; i += 2) {
3333     if ((M[i] >= 0 && (unsigned) M[i] != Idx) ||
3334         (M[i+1] >= 0 && (unsigned) M[i+1] != Idx))
3335       return false;
3336     Idx += 1;
3337   }
3338
3339   // VZIP.32 for 64-bit vectors is a pseudo-instruction alias for VTRN.32.
3340   if (VT.is64BitVector() && EltSz == 32)
3341     return false;
3342
3343   return true;
3344 }
3345
3346 // If N is an integer constant that can be moved into a register in one
3347 // instruction, return an SDValue of such a constant (will become a MOV
3348 // instruction).  Otherwise return null.
3349 static SDValue IsSingleInstrConstant(SDValue N, SelectionDAG &DAG,
3350                                      const ARMSubtarget *ST, DebugLoc dl) {
3351   uint64_t Val;
3352   if (!isa<ConstantSDNode>(N))
3353     return SDValue();
3354   Val = cast<ConstantSDNode>(N)->getZExtValue();
3355
3356   if (ST->isThumb1Only()) {
3357     if (Val <= 255 || ~Val <= 255)
3358       return DAG.getConstant(Val, MVT::i32);
3359   } else {
3360     if (ARM_AM::getSOImmVal(Val) != -1 || ARM_AM::getSOImmVal(~Val) != -1)
3361       return DAG.getConstant(Val, MVT::i32);
3362   }
3363   return SDValue();
3364 }
3365
3366 // If this is a case we can't handle, return null and let the default
3367 // expansion code take care of it.
3368 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG,
3369                                  const ARMSubtarget *ST) {
3370   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
3371   DebugLoc dl = Op.getDebugLoc();
3372   EVT VT = Op.getValueType();
3373
3374   APInt SplatBits, SplatUndef;
3375   unsigned SplatBitSize;
3376   bool HasAnyUndefs;
3377   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
3378     if (SplatBitSize <= 64) {
3379       // Check if an immediate VMOV works.
3380       EVT VmovVT;
3381       SDValue Val = isNEONModifiedImm(SplatBits.getZExtValue(),
3382                                       SplatUndef.getZExtValue(), SplatBitSize,
3383                                       DAG, VmovVT, VT.is128BitVector(), true);
3384       if (Val.getNode()) {
3385         SDValue Vmov = DAG.getNode(ARMISD::VMOVIMM, dl, VmovVT, Val);
3386         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3387       }
3388
3389       // Try an immediate VMVN.
3390       uint64_t NegatedImm = (SplatBits.getZExtValue() ^
3391                              ((1LL << SplatBitSize) - 1));
3392       Val = isNEONModifiedImm(NegatedImm,
3393                                       SplatUndef.getZExtValue(), SplatBitSize,
3394                                       DAG, VmovVT, VT.is128BitVector(), false);
3395       if (Val.getNode()) {
3396         SDValue Vmov = DAG.getNode(ARMISD::VMVNIMM, dl, VmovVT, Val);
3397         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vmov);
3398       }
3399     }
3400   }
3401
3402   // Scan through the operands to see if only one value is used.
3403   unsigned NumElts = VT.getVectorNumElements();
3404   bool isOnlyLowElement = true;
3405   bool usesOnlyOneValue = true;
3406   bool isConstant = true;
3407   SDValue Value;
3408   for (unsigned i = 0; i < NumElts; ++i) {
3409     SDValue V = Op.getOperand(i);
3410     if (V.getOpcode() == ISD::UNDEF)
3411       continue;
3412     if (i > 0)
3413       isOnlyLowElement = false;
3414     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
3415       isConstant = false;
3416
3417     if (!Value.getNode())
3418       Value = V;
3419     else if (V != Value)
3420       usesOnlyOneValue = false;
3421   }
3422
3423   if (!Value.getNode())
3424     return DAG.getUNDEF(VT);
3425
3426   if (isOnlyLowElement)
3427     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
3428
3429   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3430
3431   if (EnableARMVDUPsplat) {
3432     // Use VDUP for non-constant splats.  For f32 constant splats, reduce to
3433     // i32 and try again.
3434     if (usesOnlyOneValue && EltSize <= 32) {
3435       if (!isConstant)
3436         return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3437       if (VT.getVectorElementType().isFloatingPoint()) {
3438         SmallVector<SDValue, 8> Ops;
3439         for (unsigned i = 0; i < NumElts; ++i)
3440           Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32,
3441                                     Op.getOperand(i)));
3442         SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, &Ops[0],
3443                                   NumElts);
3444         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3445                            LowerBUILD_VECTOR(Val, DAG, ST));
3446       }
3447       SDValue Val = IsSingleInstrConstant(Value, DAG, ST, dl);
3448       if (Val.getNode())
3449         return DAG.getNode(ARMISD::VDUP, dl, VT, Val);
3450     }
3451   }
3452
3453   // If all elements are constants and the case above didn't get hit, fall back
3454   // to the default expansion, which will generate a load from the constant
3455   // pool.
3456   if (isConstant)
3457     return SDValue();
3458
3459   if (!EnableARMVDUPsplat) {
3460     // Use VDUP for non-constant splats.
3461     if (usesOnlyOneValue && EltSize <= 32)
3462       return DAG.getNode(ARMISD::VDUP, dl, VT, Value);
3463   }
3464
3465   // Vectors with 32- or 64-bit elements can be built by directly assigning
3466   // the subregisters.  Lower it to an ARMISD::BUILD_VECTOR so the operands
3467   // will be legalized.
3468   if (EltSize >= 32) {
3469     // Do the expansion with floating-point types, since that is what the VFP
3470     // registers are defined to use, and since i64 is not legal.
3471     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3472     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3473     SmallVector<SDValue, 8> Ops;
3474     for (unsigned i = 0; i < NumElts; ++i)
3475       Ops.push_back(DAG.getNode(ISD::BIT_CONVERT, dl, EltVT, Op.getOperand(i)));
3476     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3477     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3478   }
3479
3480   return SDValue();
3481 }
3482
3483 /// isShuffleMaskLegal - Targets can use this to indicate that they only
3484 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
3485 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
3486 /// are assumed to be legal.
3487 bool
3488 ARMTargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
3489                                       EVT VT) const {
3490   if (VT.getVectorNumElements() == 4 &&
3491       (VT.is128BitVector() || VT.is64BitVector())) {
3492     unsigned PFIndexes[4];
3493     for (unsigned i = 0; i != 4; ++i) {
3494       if (M[i] < 0)
3495         PFIndexes[i] = 8;
3496       else
3497         PFIndexes[i] = M[i];
3498     }
3499
3500     // Compute the index in the perfect shuffle table.
3501     unsigned PFTableIndex =
3502       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3503     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3504     unsigned Cost = (PFEntry >> 30);
3505
3506     if (Cost <= 4)
3507       return true;
3508   }
3509
3510   bool ReverseVEXT;
3511   unsigned Imm, WhichResult;
3512
3513   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3514   return (EltSize >= 32 ||
3515           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
3516           isVREVMask(M, VT, 64) ||
3517           isVREVMask(M, VT, 32) ||
3518           isVREVMask(M, VT, 16) ||
3519           isVEXTMask(M, VT, ReverseVEXT, Imm) ||
3520           isVTRNMask(M, VT, WhichResult) ||
3521           isVUZPMask(M, VT, WhichResult) ||
3522           isVZIPMask(M, VT, WhichResult) ||
3523           isVTRN_v_undef_Mask(M, VT, WhichResult) ||
3524           isVUZP_v_undef_Mask(M, VT, WhichResult) ||
3525           isVZIP_v_undef_Mask(M, VT, WhichResult));
3526 }
3527
3528 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3529 /// the specified operations to build the shuffle.
3530 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3531                                       SDValue RHS, SelectionDAG &DAG,
3532                                       DebugLoc dl) {
3533   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3534   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3535   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3536
3537   enum {
3538     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3539     OP_VREV,
3540     OP_VDUP0,
3541     OP_VDUP1,
3542     OP_VDUP2,
3543     OP_VDUP3,
3544     OP_VEXT1,
3545     OP_VEXT2,
3546     OP_VEXT3,
3547     OP_VUZPL, // VUZP, left result
3548     OP_VUZPR, // VUZP, right result
3549     OP_VZIPL, // VZIP, left result
3550     OP_VZIPR, // VZIP, right result
3551     OP_VTRNL, // VTRN, left result
3552     OP_VTRNR  // VTRN, right result
3553   };
3554
3555   if (OpNum == OP_COPY) {
3556     if (LHSID == (1*9+2)*9+3) return LHS;
3557     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3558     return RHS;
3559   }
3560
3561   SDValue OpLHS, OpRHS;
3562   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
3563   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
3564   EVT VT = OpLHS.getValueType();
3565
3566   switch (OpNum) {
3567   default: llvm_unreachable("Unknown shuffle opcode!");
3568   case OP_VREV:
3569     return DAG.getNode(ARMISD::VREV64, dl, VT, OpLHS);
3570   case OP_VDUP0:
3571   case OP_VDUP1:
3572   case OP_VDUP2:
3573   case OP_VDUP3:
3574     return DAG.getNode(ARMISD::VDUPLANE, dl, VT,
3575                        OpLHS, DAG.getConstant(OpNum-OP_VDUP0, MVT::i32));
3576   case OP_VEXT1:
3577   case OP_VEXT2:
3578   case OP_VEXT3:
3579     return DAG.getNode(ARMISD::VEXT, dl, VT,
3580                        OpLHS, OpRHS,
3581                        DAG.getConstant(OpNum-OP_VEXT1+1, MVT::i32));
3582   case OP_VUZPL:
3583   case OP_VUZPR:
3584     return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3585                        OpLHS, OpRHS).getValue(OpNum-OP_VUZPL);
3586   case OP_VZIPL:
3587   case OP_VZIPR:
3588     return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3589                        OpLHS, OpRHS).getValue(OpNum-OP_VZIPL);
3590   case OP_VTRNL:
3591   case OP_VTRNR:
3592     return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3593                        OpLHS, OpRHS).getValue(OpNum-OP_VTRNL);
3594   }
3595 }
3596
3597 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
3598   SDValue V1 = Op.getOperand(0);
3599   SDValue V2 = Op.getOperand(1);
3600   DebugLoc dl = Op.getDebugLoc();
3601   EVT VT = Op.getValueType();
3602   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
3603   SmallVector<int, 8> ShuffleMask;
3604
3605   // Convert shuffles that are directly supported on NEON to target-specific
3606   // DAG nodes, instead of keeping them as shuffles and matching them again
3607   // during code selection.  This is more efficient and avoids the possibility
3608   // of inconsistencies between legalization and selection.
3609   // FIXME: floating-point vectors should be canonicalized to integer vectors
3610   // of the same time so that they get CSEd properly.
3611   SVN->getMask(ShuffleMask);
3612
3613   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
3614   if (EltSize <= 32) {
3615     if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0], VT)) {
3616       int Lane = SVN->getSplatIndex();
3617       // If this is undef splat, generate it via "just" vdup, if possible.
3618       if (Lane == -1) Lane = 0;
3619
3620       if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR) {
3621         return DAG.getNode(ARMISD::VDUP, dl, VT, V1.getOperand(0));
3622       }
3623       return DAG.getNode(ARMISD::VDUPLANE, dl, VT, V1,
3624                          DAG.getConstant(Lane, MVT::i32));
3625     }
3626
3627     bool ReverseVEXT;
3628     unsigned Imm;
3629     if (isVEXTMask(ShuffleMask, VT, ReverseVEXT, Imm)) {
3630       if (ReverseVEXT)
3631         std::swap(V1, V2);
3632       return DAG.getNode(ARMISD::VEXT, dl, VT, V1, V2,
3633                          DAG.getConstant(Imm, MVT::i32));
3634     }
3635
3636     if (isVREVMask(ShuffleMask, VT, 64))
3637       return DAG.getNode(ARMISD::VREV64, dl, VT, V1);
3638     if (isVREVMask(ShuffleMask, VT, 32))
3639       return DAG.getNode(ARMISD::VREV32, dl, VT, V1);
3640     if (isVREVMask(ShuffleMask, VT, 16))
3641       return DAG.getNode(ARMISD::VREV16, dl, VT, V1);
3642
3643     // Check for Neon shuffles that modify both input vectors in place.
3644     // If both results are used, i.e., if there are two shuffles with the same
3645     // source operands and with masks corresponding to both results of one of
3646     // these operations, DAG memoization will ensure that a single node is
3647     // used for both shuffles.
3648     unsigned WhichResult;
3649     if (isVTRNMask(ShuffleMask, VT, WhichResult))
3650       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3651                          V1, V2).getValue(WhichResult);
3652     if (isVUZPMask(ShuffleMask, VT, WhichResult))
3653       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3654                          V1, V2).getValue(WhichResult);
3655     if (isVZIPMask(ShuffleMask, VT, WhichResult))
3656       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3657                          V1, V2).getValue(WhichResult);
3658
3659     if (isVTRN_v_undef_Mask(ShuffleMask, VT, WhichResult))
3660       return DAG.getNode(ARMISD::VTRN, dl, DAG.getVTList(VT, VT),
3661                          V1, V1).getValue(WhichResult);
3662     if (isVUZP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3663       return DAG.getNode(ARMISD::VUZP, dl, DAG.getVTList(VT, VT),
3664                          V1, V1).getValue(WhichResult);
3665     if (isVZIP_v_undef_Mask(ShuffleMask, VT, WhichResult))
3666       return DAG.getNode(ARMISD::VZIP, dl, DAG.getVTList(VT, VT),
3667                          V1, V1).getValue(WhichResult);
3668   }
3669
3670   // If the shuffle is not directly supported and it has 4 elements, use
3671   // the PerfectShuffle-generated table to synthesize it from other shuffles.
3672   unsigned NumElts = VT.getVectorNumElements();
3673   if (NumElts == 4) {
3674     unsigned PFIndexes[4];
3675     for (unsigned i = 0; i != 4; ++i) {
3676       if (ShuffleMask[i] < 0)
3677         PFIndexes[i] = 8;
3678       else
3679         PFIndexes[i] = ShuffleMask[i];
3680     }
3681
3682     // Compute the index in the perfect shuffle table.
3683     unsigned PFTableIndex =
3684       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3685     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3686     unsigned Cost = (PFEntry >> 30);
3687
3688     if (Cost <= 4)
3689       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
3690   }
3691
3692   // Implement shuffles with 32- or 64-bit elements as ARMISD::BUILD_VECTORs.
3693   if (EltSize >= 32) {
3694     // Do the expansion with floating-point types, since that is what the VFP
3695     // registers are defined to use, and since i64 is not legal.
3696     EVT EltVT = EVT::getFloatingPointVT(EltSize);
3697     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumElts);
3698     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V1);
3699     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, VecVT, V2);
3700     SmallVector<SDValue, 8> Ops;
3701     for (unsigned i = 0; i < NumElts; ++i) {
3702       if (ShuffleMask[i] < 0)
3703         Ops.push_back(DAG.getUNDEF(EltVT));
3704       else
3705         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3706                                   ShuffleMask[i] < (int)NumElts ? V1 : V2,
3707                                   DAG.getConstant(ShuffleMask[i] & (NumElts-1),
3708                                                   MVT::i32)));
3709     }
3710     SDValue Val = DAG.getNode(ARMISD::BUILD_VECTOR, dl, VecVT, &Ops[0],NumElts);
3711     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Val);
3712   }
3713
3714   return SDValue();
3715 }
3716
3717 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
3718   EVT VT = Op.getValueType();
3719   DebugLoc dl = Op.getDebugLoc();
3720   SDValue Vec = Op.getOperand(0);
3721   SDValue Lane = Op.getOperand(1);
3722   assert(VT == MVT::i32 &&
3723          Vec.getValueType().getVectorElementType().getSizeInBits() < 32 &&
3724          "unexpected type for custom-lowering vector extract");
3725   return DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
3726 }
3727
3728 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
3729   // The only time a CONCAT_VECTORS operation can have legal types is when
3730   // two 64-bit vectors are concatenated to a 128-bit vector.
3731   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
3732          "unexpected CONCAT_VECTORS");
3733   DebugLoc dl = Op.getDebugLoc();
3734   SDValue Val = DAG.getUNDEF(MVT::v2f64);
3735   SDValue Op0 = Op.getOperand(0);
3736   SDValue Op1 = Op.getOperand(1);
3737   if (Op0.getOpcode() != ISD::UNDEF)
3738     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3739                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
3740                       DAG.getIntPtrConstant(0));
3741   if (Op1.getOpcode() != ISD::UNDEF)
3742     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
3743                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
3744                       DAG.getIntPtrConstant(1));
3745   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
3746 }
3747
3748 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
3749   switch (Op.getOpcode()) {
3750   default: llvm_unreachable("Don't know how to custom lower this!");
3751   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
3752   case ISD::BlockAddress:  return LowerBlockAddress(Op, DAG);
3753   case ISD::GlobalAddress:
3754     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
3755       LowerGlobalAddressELF(Op, DAG);
3756   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3757   case ISD::SELECT:        return LowerSELECT(Op, DAG);
3758   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG);
3759   case ISD::BR_CC:         return LowerBR_CC(Op, DAG);
3760   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
3761   case ISD::VASTART:       return LowerVASTART(Op, DAG);
3762   case ISD::MEMBARRIER:    return LowerMEMBARRIER(Op, DAG, Subtarget);
3763   case ISD::SINT_TO_FP:
3764   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
3765   case ISD::FP_TO_SINT:
3766   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
3767   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
3768   case ISD::RETURNADDR:    return LowerRETURNADDR(Op, DAG);
3769   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
3770   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
3771   case ISD::EH_SJLJ_SETJMP: return LowerEH_SJLJ_SETJMP(Op, DAG);
3772   case ISD::EH_SJLJ_LONGJMP: return LowerEH_SJLJ_LONGJMP(Op, DAG);
3773   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG,
3774                                                                Subtarget);
3775   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
3776   case ISD::SHL:
3777   case ISD::SRL:
3778   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
3779   case ISD::SHL_PARTS:     return LowerShiftLeftParts(Op, DAG);
3780   case ISD::SRL_PARTS:
3781   case ISD::SRA_PARTS:     return LowerShiftRightParts(Op, DAG);
3782   case ISD::CTTZ:          return LowerCTTZ(Op.getNode(), DAG, Subtarget);
3783   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
3784   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG, Subtarget);
3785   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
3786   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
3787   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
3788   case ISD::FLT_ROUNDS_: return LowerFLT_ROUNDS_(Op, DAG);
3789   }
3790   return SDValue();
3791 }
3792
3793 /// ReplaceNodeResults - Replace the results of node with an illegal result
3794 /// type with new values built out of custom code.
3795 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
3796                                            SmallVectorImpl<SDValue>&Results,
3797                                            SelectionDAG &DAG) const {
3798   SDValue Res;
3799   switch (N->getOpcode()) {
3800   default:
3801     llvm_unreachable("Don't know how to custom expand this!");
3802     break;
3803   case ISD::BIT_CONVERT:
3804     Res = ExpandBIT_CONVERT(N, DAG);
3805     break;
3806   case ISD::SRL:
3807   case ISD::SRA:
3808     Res = LowerShift(N, DAG, Subtarget);
3809     break;
3810   }
3811   if (Res.getNode())
3812     Results.push_back(Res);
3813 }
3814
3815 //===----------------------------------------------------------------------===//
3816 //                           ARM Scheduler Hooks
3817 //===----------------------------------------------------------------------===//
3818
3819 MachineBasicBlock *
3820 ARMTargetLowering::EmitAtomicCmpSwap(MachineInstr *MI,
3821                                      MachineBasicBlock *BB,
3822                                      unsigned Size) const {
3823   unsigned dest    = MI->getOperand(0).getReg();
3824   unsigned ptr     = MI->getOperand(1).getReg();
3825   unsigned oldval  = MI->getOperand(2).getReg();
3826   unsigned newval  = MI->getOperand(3).getReg();
3827   unsigned scratch = BB->getParent()->getRegInfo()
3828     .createVirtualRegister(ARM::GPRRegisterClass);
3829   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3830   DebugLoc dl = MI->getDebugLoc();
3831   bool isThumb2 = Subtarget->isThumb2();
3832
3833   unsigned ldrOpc, strOpc;
3834   switch (Size) {
3835   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3836   case 1:
3837     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3838     strOpc = isThumb2 ? ARM::t2LDREXB : ARM::STREXB;
3839     break;
3840   case 2:
3841     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3842     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3843     break;
3844   case 4:
3845     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3846     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3847     break;
3848   }
3849
3850   MachineFunction *MF = BB->getParent();
3851   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3852   MachineFunction::iterator It = BB;
3853   ++It; // insert the new blocks after the current block
3854
3855   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3856   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
3857   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3858   MF->insert(It, loop1MBB);
3859   MF->insert(It, loop2MBB);
3860   MF->insert(It, exitMBB);
3861
3862   // Transfer the remainder of BB and its successor edges to exitMBB.
3863   exitMBB->splice(exitMBB->begin(), BB,
3864                   llvm::next(MachineBasicBlock::iterator(MI)),
3865                   BB->end());
3866   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3867
3868   //  thisMBB:
3869   //   ...
3870   //   fallthrough --> loop1MBB
3871   BB->addSuccessor(loop1MBB);
3872
3873   // loop1MBB:
3874   //   ldrex dest, [ptr]
3875   //   cmp dest, oldval
3876   //   bne exitMBB
3877   BB = loop1MBB;
3878   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3879   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
3880                  .addReg(dest).addReg(oldval));
3881   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3882     .addMBB(exitMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3883   BB->addSuccessor(loop2MBB);
3884   BB->addSuccessor(exitMBB);
3885
3886   // loop2MBB:
3887   //   strex scratch, newval, [ptr]
3888   //   cmp scratch, #0
3889   //   bne loop1MBB
3890   BB = loop2MBB;
3891   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(newval)
3892                  .addReg(ptr));
3893   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3894                  .addReg(scratch).addImm(0));
3895   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3896     .addMBB(loop1MBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3897   BB->addSuccessor(loop1MBB);
3898   BB->addSuccessor(exitMBB);
3899
3900   //  exitMBB:
3901   //   ...
3902   BB = exitMBB;
3903
3904   MI->eraseFromParent();   // The instruction is gone now.
3905
3906   return BB;
3907 }
3908
3909 MachineBasicBlock *
3910 ARMTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3911                                     unsigned Size, unsigned BinOpcode) const {
3912   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3913   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3914
3915   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3916   MachineFunction *MF = BB->getParent();
3917   MachineFunction::iterator It = BB;
3918   ++It;
3919
3920   unsigned dest = MI->getOperand(0).getReg();
3921   unsigned ptr = MI->getOperand(1).getReg();
3922   unsigned incr = MI->getOperand(2).getReg();
3923   DebugLoc dl = MI->getDebugLoc();
3924
3925   bool isThumb2 = Subtarget->isThumb2();
3926   unsigned ldrOpc, strOpc;
3927   switch (Size) {
3928   default: llvm_unreachable("unsupported size for AtomicCmpSwap!");
3929   case 1:
3930     ldrOpc = isThumb2 ? ARM::t2LDREXB : ARM::LDREXB;
3931     strOpc = isThumb2 ? ARM::t2STREXB : ARM::STREXB;
3932     break;
3933   case 2:
3934     ldrOpc = isThumb2 ? ARM::t2LDREXH : ARM::LDREXH;
3935     strOpc = isThumb2 ? ARM::t2STREXH : ARM::STREXH;
3936     break;
3937   case 4:
3938     ldrOpc = isThumb2 ? ARM::t2LDREX : ARM::LDREX;
3939     strOpc = isThumb2 ? ARM::t2STREX : ARM::STREX;
3940     break;
3941   }
3942
3943   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3944   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
3945   MF->insert(It, loopMBB);
3946   MF->insert(It, exitMBB);
3947
3948   // Transfer the remainder of BB and its successor edges to exitMBB.
3949   exitMBB->splice(exitMBB->begin(), BB,
3950                   llvm::next(MachineBasicBlock::iterator(MI)),
3951                   BB->end());
3952   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
3953
3954   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3955   unsigned scratch = RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3956   unsigned scratch2 = (!BinOpcode) ? incr :
3957     RegInfo.createVirtualRegister(ARM::GPRRegisterClass);
3958
3959   //  thisMBB:
3960   //   ...
3961   //   fallthrough --> loopMBB
3962   BB->addSuccessor(loopMBB);
3963
3964   //  loopMBB:
3965   //   ldrex dest, ptr
3966   //   <binop> scratch2, dest, incr
3967   //   strex scratch, scratch2, ptr
3968   //   cmp scratch, #0
3969   //   bne- loopMBB
3970   //   fallthrough --> exitMBB
3971   BB = loopMBB;
3972   AddDefaultPred(BuildMI(BB, dl, TII->get(ldrOpc), dest).addReg(ptr));
3973   if (BinOpcode) {
3974     // operand order needs to go the other way for NAND
3975     if (BinOpcode == ARM::BICrr || BinOpcode == ARM::t2BICrr)
3976       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3977                      addReg(incr).addReg(dest)).addReg(0);
3978     else
3979       AddDefaultPred(BuildMI(BB, dl, TII->get(BinOpcode), scratch2).
3980                      addReg(dest).addReg(incr)).addReg(0);
3981   }
3982
3983   AddDefaultPred(BuildMI(BB, dl, TII->get(strOpc), scratch).addReg(scratch2)
3984                  .addReg(ptr));
3985   AddDefaultPred(BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
3986                  .addReg(scratch).addImm(0));
3987   BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
3988     .addMBB(loopMBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
3989
3990   BB->addSuccessor(loopMBB);
3991   BB->addSuccessor(exitMBB);
3992
3993   //  exitMBB:
3994   //   ...
3995   BB = exitMBB;
3996
3997   MI->eraseFromParent();   // The instruction is gone now.
3998
3999   return BB;
4000 }
4001
4002 static
4003 MachineBasicBlock *OtherSucc(MachineBasicBlock *MBB, MachineBasicBlock *Succ) {
4004   for (MachineBasicBlock::succ_iterator I = MBB->succ_begin(),
4005        E = MBB->succ_end(); I != E; ++I)
4006     if (*I != Succ)
4007       return *I;
4008   llvm_unreachable("Expecting a BB with two successors!");
4009 }
4010
4011 MachineBasicBlock *
4012 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4013                                                MachineBasicBlock *BB) const {
4014   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4015   DebugLoc dl = MI->getDebugLoc();
4016   bool isThumb2 = Subtarget->isThumb2();
4017   switch (MI->getOpcode()) {
4018   default:
4019     MI->dump();
4020     llvm_unreachable("Unexpected instr type to insert");
4021
4022   case ARM::ATOMIC_LOAD_ADD_I8:
4023      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4024   case ARM::ATOMIC_LOAD_ADD_I16:
4025      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4026   case ARM::ATOMIC_LOAD_ADD_I32:
4027      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ADDrr : ARM::ADDrr);
4028
4029   case ARM::ATOMIC_LOAD_AND_I8:
4030      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4031   case ARM::ATOMIC_LOAD_AND_I16:
4032      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4033   case ARM::ATOMIC_LOAD_AND_I32:
4034      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ANDrr : ARM::ANDrr);
4035
4036   case ARM::ATOMIC_LOAD_OR_I8:
4037      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4038   case ARM::ATOMIC_LOAD_OR_I16:
4039      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4040   case ARM::ATOMIC_LOAD_OR_I32:
4041      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2ORRrr : ARM::ORRrr);
4042
4043   case ARM::ATOMIC_LOAD_XOR_I8:
4044      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4045   case ARM::ATOMIC_LOAD_XOR_I16:
4046      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4047   case ARM::ATOMIC_LOAD_XOR_I32:
4048      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2EORrr : ARM::EORrr);
4049
4050   case ARM::ATOMIC_LOAD_NAND_I8:
4051      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4052   case ARM::ATOMIC_LOAD_NAND_I16:
4053      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4054   case ARM::ATOMIC_LOAD_NAND_I32:
4055      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2BICrr : ARM::BICrr);
4056
4057   case ARM::ATOMIC_LOAD_SUB_I8:
4058      return EmitAtomicBinary(MI, BB, 1, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4059   case ARM::ATOMIC_LOAD_SUB_I16:
4060      return EmitAtomicBinary(MI, BB, 2, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4061   case ARM::ATOMIC_LOAD_SUB_I32:
4062      return EmitAtomicBinary(MI, BB, 4, isThumb2 ? ARM::t2SUBrr : ARM::SUBrr);
4063
4064   case ARM::ATOMIC_SWAP_I8:  return EmitAtomicBinary(MI, BB, 1, 0);
4065   case ARM::ATOMIC_SWAP_I16: return EmitAtomicBinary(MI, BB, 2, 0);
4066   case ARM::ATOMIC_SWAP_I32: return EmitAtomicBinary(MI, BB, 4, 0);
4067
4068   case ARM::ATOMIC_CMP_SWAP_I8:  return EmitAtomicCmpSwap(MI, BB, 1);
4069   case ARM::ATOMIC_CMP_SWAP_I16: return EmitAtomicCmpSwap(MI, BB, 2);
4070   case ARM::ATOMIC_CMP_SWAP_I32: return EmitAtomicCmpSwap(MI, BB, 4);
4071
4072   case ARM::tMOVCCr_pseudo: {
4073     // To "insert" a SELECT_CC instruction, we actually have to insert the
4074     // diamond control-flow pattern.  The incoming instruction knows the
4075     // destination vreg to set, the condition code register to branch on, the
4076     // true/false values to select between, and a branch opcode to use.
4077     const BasicBlock *LLVM_BB = BB->getBasicBlock();
4078     MachineFunction::iterator It = BB;
4079     ++It;
4080
4081     //  thisMBB:
4082     //  ...
4083     //   TrueVal = ...
4084     //   cmpTY ccX, r1, r2
4085     //   bCC copy1MBB
4086     //   fallthrough --> copy0MBB
4087     MachineBasicBlock *thisMBB  = BB;
4088     MachineFunction *F = BB->getParent();
4089     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4090     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
4091     F->insert(It, copy0MBB);
4092     F->insert(It, sinkMBB);
4093
4094     // Transfer the remainder of BB and its successor edges to sinkMBB.
4095     sinkMBB->splice(sinkMBB->begin(), BB,
4096                     llvm::next(MachineBasicBlock::iterator(MI)),
4097                     BB->end());
4098     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4099
4100     BB->addSuccessor(copy0MBB);
4101     BB->addSuccessor(sinkMBB);
4102
4103     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
4104       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
4105
4106     //  copy0MBB:
4107     //   %FalseValue = ...
4108     //   # fallthrough to sinkMBB
4109     BB = copy0MBB;
4110
4111     // Update machine-CFG edges
4112     BB->addSuccessor(sinkMBB);
4113
4114     //  sinkMBB:
4115     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4116     //  ...
4117     BB = sinkMBB;
4118     BuildMI(*BB, BB->begin(), dl,
4119             TII->get(ARM::PHI), MI->getOperand(0).getReg())
4120       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
4121       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4122
4123     MI->eraseFromParent();   // The pseudo instruction is gone now.
4124     return BB;
4125   }
4126
4127   case ARM::BCCi64:
4128   case ARM::BCCZi64: {
4129     // Compare both parts that make up the double comparison separately for
4130     // equality.
4131     bool RHSisZero = MI->getOpcode() == ARM::BCCZi64;
4132
4133     unsigned LHS1 = MI->getOperand(1).getReg();
4134     unsigned LHS2 = MI->getOperand(2).getReg();
4135     if (RHSisZero) {
4136       AddDefaultPred(BuildMI(BB, dl,
4137                              TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4138                      .addReg(LHS1).addImm(0));
4139       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPri : ARM::CMPri))
4140         .addReg(LHS2).addImm(0)
4141         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4142     } else {
4143       unsigned RHS1 = MI->getOperand(3).getReg();
4144       unsigned RHS2 = MI->getOperand(4).getReg();
4145       AddDefaultPred(BuildMI(BB, dl,
4146                              TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4147                      .addReg(LHS1).addReg(RHS1));
4148       BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2CMPrr : ARM::CMPrr))
4149         .addReg(LHS2).addReg(RHS2)
4150         .addImm(ARMCC::EQ).addReg(ARM::CPSR);
4151     }
4152
4153     MachineBasicBlock *destMBB = MI->getOperand(RHSisZero ? 3 : 5).getMBB();
4154     MachineBasicBlock *exitMBB = OtherSucc(BB, destMBB);
4155     if (MI->getOperand(0).getImm() == ARMCC::NE)
4156       std::swap(destMBB, exitMBB);
4157
4158     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2Bcc : ARM::Bcc))
4159       .addMBB(destMBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
4160     BuildMI(BB, dl, TII->get(isThumb2 ? ARM::t2B : ARM::B))
4161       .addMBB(exitMBB);
4162
4163     MI->eraseFromParent();   // The pseudo instruction is gone now.
4164     return BB;
4165   }
4166   }
4167 }
4168
4169 //===----------------------------------------------------------------------===//
4170 //                           ARM Optimization Hooks
4171 //===----------------------------------------------------------------------===//
4172
4173 static
4174 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
4175                             TargetLowering::DAGCombinerInfo &DCI) {
4176   SelectionDAG &DAG = DCI.DAG;
4177   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4178   EVT VT = N->getValueType(0);
4179   unsigned Opc = N->getOpcode();
4180   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
4181   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
4182   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
4183   ISD::CondCode CC = ISD::SETCC_INVALID;
4184
4185   if (isSlctCC) {
4186     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
4187   } else {
4188     SDValue CCOp = Slct.getOperand(0);
4189     if (CCOp.getOpcode() == ISD::SETCC)
4190       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
4191   }
4192
4193   bool DoXform = false;
4194   bool InvCC = false;
4195   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
4196           "Bad input!");
4197
4198   if (LHS.getOpcode() == ISD::Constant &&
4199       cast<ConstantSDNode>(LHS)->isNullValue()) {
4200     DoXform = true;
4201   } else if (CC != ISD::SETCC_INVALID &&
4202              RHS.getOpcode() == ISD::Constant &&
4203              cast<ConstantSDNode>(RHS)->isNullValue()) {
4204     std::swap(LHS, RHS);
4205     SDValue Op0 = Slct.getOperand(0);
4206     EVT OpVT = isSlctCC ? Op0.getValueType() :
4207                           Op0.getOperand(0).getValueType();
4208     bool isInt = OpVT.isInteger();
4209     CC = ISD::getSetCCInverse(CC, isInt);
4210
4211     if (!TLI.isCondCodeLegal(CC, OpVT))
4212       return SDValue();         // Inverse operator isn't legal.
4213
4214     DoXform = true;
4215     InvCC = true;
4216   }
4217
4218   if (DoXform) {
4219     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
4220     if (isSlctCC)
4221       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
4222                              Slct.getOperand(0), Slct.getOperand(1), CC);
4223     SDValue CCOp = Slct.getOperand(0);
4224     if (InvCC)
4225       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
4226                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
4227     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
4228                        CCOp, OtherOp, Result);
4229   }
4230   return SDValue();
4231 }
4232
4233 /// PerformADDCombineWithOperands - Try DAG combinations for an ADD with
4234 /// operands N0 and N1.  This is a helper for PerformADDCombine that is
4235 /// called with the default operands, and if that fails, with commuted
4236 /// operands.
4237 static SDValue PerformADDCombineWithOperands(SDNode *N, SDValue N0, SDValue N1,
4238                                          TargetLowering::DAGCombinerInfo &DCI) {
4239   SelectionDAG &DAG = DCI.DAG;
4240
4241   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
4242   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
4243     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
4244     if (Result.getNode()) return Result;
4245   }
4246
4247   // fold (add (arm_neon_vabd a, b) c) -> (arm_neon_vaba c, a, b)
4248   EVT VT = N->getValueType(0);
4249   if (N0.getOpcode() == ISD::INTRINSIC_WO_CHAIN && VT.isInteger()) {
4250     unsigned IntNo = cast<ConstantSDNode>(N0.getOperand(0))->getZExtValue();
4251     if (IntNo == Intrinsic::arm_neon_vabds)
4252       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(), VT,
4253                          DAG.getConstant(Intrinsic::arm_neon_vabas, MVT::i32),
4254                          N1, N0.getOperand(1), N0.getOperand(2));
4255     if (IntNo == Intrinsic::arm_neon_vabdu)
4256       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, N->getDebugLoc(), VT,
4257                          DAG.getConstant(Intrinsic::arm_neon_vabau, MVT::i32),
4258                          N1, N0.getOperand(1), N0.getOperand(2));
4259   }
4260
4261   return SDValue();
4262 }
4263
4264 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
4265 ///
4266 static SDValue PerformADDCombine(SDNode *N,
4267                                  TargetLowering::DAGCombinerInfo &DCI) {
4268   SDValue N0 = N->getOperand(0);
4269   SDValue N1 = N->getOperand(1);
4270
4271   // First try with the default operand order.
4272   SDValue Result = PerformADDCombineWithOperands(N, N0, N1, DCI);
4273   if (Result.getNode())
4274     return Result;
4275
4276   // If that didn't work, try again with the operands commuted.
4277   return PerformADDCombineWithOperands(N, N1, N0, DCI);
4278 }
4279
4280 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
4281 ///
4282 static SDValue PerformSUBCombine(SDNode *N,
4283                                  TargetLowering::DAGCombinerInfo &DCI) {
4284   SDValue N0 = N->getOperand(0);
4285   SDValue N1 = N->getOperand(1);
4286
4287   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
4288   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
4289     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
4290     if (Result.getNode()) return Result;
4291   }
4292
4293   return SDValue();
4294 }
4295
4296 static SDValue PerformMULCombine(SDNode *N,
4297                                  TargetLowering::DAGCombinerInfo &DCI,
4298                                  const ARMSubtarget *Subtarget) {
4299   SelectionDAG &DAG = DCI.DAG;
4300
4301   if (Subtarget->isThumb1Only())
4302     return SDValue();
4303
4304   if (DAG.getMachineFunction().
4305       getFunction()->hasFnAttr(Attribute::OptimizeForSize))
4306     return SDValue();
4307
4308   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
4309     return SDValue();
4310
4311   EVT VT = N->getValueType(0);
4312   if (VT != MVT::i32)
4313     return SDValue();
4314
4315   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
4316   if (!C)
4317     return SDValue();
4318
4319   uint64_t MulAmt = C->getZExtValue();
4320   unsigned ShiftAmt = CountTrailingZeros_64(MulAmt);
4321   ShiftAmt = ShiftAmt & (32 - 1);
4322   SDValue V = N->getOperand(0);
4323   DebugLoc DL = N->getDebugLoc();
4324
4325   SDValue Res;
4326   MulAmt >>= ShiftAmt;
4327   if (isPowerOf2_32(MulAmt - 1)) {
4328     // (mul x, 2^N + 1) => (add (shl x, N), x)
4329     Res = DAG.getNode(ISD::ADD, DL, VT,
4330                       V, DAG.getNode(ISD::SHL, DL, VT,
4331                                      V, DAG.getConstant(Log2_32(MulAmt-1),
4332                                                         MVT::i32)));
4333   } else if (isPowerOf2_32(MulAmt + 1)) {
4334     // (mul x, 2^N - 1) => (sub (shl x, N), x)
4335     Res = DAG.getNode(ISD::SUB, DL, VT,
4336                       DAG.getNode(ISD::SHL, DL, VT,
4337                                   V, DAG.getConstant(Log2_32(MulAmt+1),
4338                                                      MVT::i32)),
4339                                                      V);
4340   } else
4341     return SDValue();
4342
4343   if (ShiftAmt != 0)
4344     Res = DAG.getNode(ISD::SHL, DL, VT, Res,
4345                       DAG.getConstant(ShiftAmt, MVT::i32));
4346
4347   // Do not add new nodes to DAG combiner worklist.
4348   DCI.CombineTo(N, Res, false);
4349   return SDValue();
4350 }
4351
4352 /// PerformORCombine - Target-specific dag combine xforms for ISD::OR
4353 static SDValue PerformORCombine(SDNode *N,
4354                                 TargetLowering::DAGCombinerInfo &DCI,
4355                                 const ARMSubtarget *Subtarget) {
4356   // Try to use the ARM/Thumb2 BFI (bitfield insert) instruction when
4357   // reasonable.
4358
4359   // BFI is only available on V6T2+
4360   if (Subtarget->isThumb1Only() || !Subtarget->hasV6T2Ops())
4361     return SDValue();
4362
4363   SelectionDAG &DAG = DCI.DAG;
4364   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
4365   DebugLoc DL = N->getDebugLoc();
4366   // 1) or (and A, mask), val => ARMbfi A, val, mask
4367   //      iff (val & mask) == val
4368   //
4369   // 2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4370   //  2a) iff isBitFieldInvertedMask(mask) && isBitFieldInvertedMask(~mask2)
4371   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4372   //  2b) iff isBitFieldInvertedMask(~mask) && isBitFieldInvertedMask(mask2)
4373   //          && CountPopulation_32(mask) == CountPopulation_32(~mask2)
4374   //  (i.e., copy a bitfield value into another bitfield of the same width)
4375   if (N0.getOpcode() != ISD::AND)
4376     return SDValue();
4377
4378   EVT VT = N->getValueType(0);
4379   if (VT != MVT::i32)
4380     return SDValue();
4381
4382
4383   // The value and the mask need to be constants so we can verify this is
4384   // actually a bitfield set. If the mask is 0xffff, we can do better
4385   // via a movt instruction, so don't use BFI in that case.
4386   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
4387   if (!C)
4388     return SDValue();
4389   unsigned Mask = C->getZExtValue();
4390   if (Mask == 0xffff)
4391     return SDValue();
4392   SDValue Res;
4393   // Case (1): or (and A, mask), val => ARMbfi A, val, mask
4394   if ((C = dyn_cast<ConstantSDNode>(N1))) {
4395     unsigned Val = C->getZExtValue();
4396     if (!ARM::isBitFieldInvertedMask(Mask) || (Val & ~Mask) != Val)
4397       return SDValue();
4398     Val >>= CountTrailingZeros_32(~Mask);
4399
4400     Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0),
4401                       DAG.getConstant(Val, MVT::i32),
4402                       DAG.getConstant(Mask, MVT::i32));
4403
4404     // Do not add new nodes to DAG combiner worklist.
4405     DCI.CombineTo(N, Res, false);
4406   } else if (N1.getOpcode() == ISD::AND) {
4407     // case (2) or (and A, mask), (and B, mask2) => ARMbfi A, (lsr B, amt), mask
4408     C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
4409     if (!C)
4410       return SDValue();
4411     unsigned Mask2 = C->getZExtValue();
4412
4413     if (ARM::isBitFieldInvertedMask(Mask) &&
4414         ARM::isBitFieldInvertedMask(~Mask2) &&
4415         (CountPopulation_32(Mask) == CountPopulation_32(~Mask2))) {
4416       // The pack halfword instruction works better for masks that fit it,
4417       // so use that when it's available.
4418       if (Subtarget->hasT2ExtractPack() &&
4419           (Mask == 0xffff || Mask == 0xffff0000))
4420         return SDValue();
4421       // 2a
4422       unsigned lsb = CountTrailingZeros_32(Mask2);
4423       Res = DAG.getNode(ISD::SRL, DL, VT, N1.getOperand(0),
4424                         DAG.getConstant(lsb, MVT::i32));
4425       Res = DAG.getNode(ARMISD::BFI, DL, VT, N0.getOperand(0), Res,
4426                         DAG.getConstant(Mask, MVT::i32));
4427       // Do not add new nodes to DAG combiner worklist.
4428       DCI.CombineTo(N, Res, false);
4429     } else if (ARM::isBitFieldInvertedMask(~Mask) &&
4430                ARM::isBitFieldInvertedMask(Mask2) &&
4431                (CountPopulation_32(~Mask) == CountPopulation_32(Mask2))) {
4432       // The pack halfword instruction works better for masks that fit it,
4433       // so use that when it's available.
4434       if (Subtarget->hasT2ExtractPack() &&
4435           (Mask2 == 0xffff || Mask2 == 0xffff0000))
4436         return SDValue();
4437       // 2b
4438       unsigned lsb = CountTrailingZeros_32(Mask);
4439       Res = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4440                         DAG.getConstant(lsb, MVT::i32));
4441       Res = DAG.getNode(ARMISD::BFI, DL, VT, N1.getOperand(0), Res,
4442                                 DAG.getConstant(Mask2, MVT::i32));
4443       // Do not add new nodes to DAG combiner worklist.
4444       DCI.CombineTo(N, Res, false);
4445     }
4446   }
4447
4448   return SDValue();
4449 }
4450
4451 /// PerformVMOVRRDCombine - Target-specific dag combine xforms for
4452 /// ARMISD::VMOVRRD.
4453 static SDValue PerformVMOVRRDCombine(SDNode *N,
4454                                    TargetLowering::DAGCombinerInfo &DCI) {
4455   // fmrrd(fmdrr x, y) -> x,y
4456   SDValue InDouble = N->getOperand(0);
4457   if (InDouble.getOpcode() == ARMISD::VMOVDRR)
4458     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
4459   return SDValue();
4460 }
4461
4462 /// PerformVDUPLANECombine - Target-specific dag combine xforms for
4463 /// ARMISD::VDUPLANE.
4464 static SDValue PerformVDUPLANECombine(SDNode *N,
4465                                       TargetLowering::DAGCombinerInfo &DCI) {
4466   // If the source is already a VMOVIMM or VMVNIMM splat, the VDUPLANE is
4467   // redundant.
4468   SDValue Op = N->getOperand(0);
4469   EVT VT = N->getValueType(0);
4470
4471   // Ignore bit_converts.
4472   while (Op.getOpcode() == ISD::BIT_CONVERT)
4473     Op = Op.getOperand(0);
4474   if (Op.getOpcode() != ARMISD::VMOVIMM && Op.getOpcode() != ARMISD::VMVNIMM)
4475     return SDValue();
4476
4477   // Make sure the VMOV element size is not bigger than the VDUPLANE elements.
4478   unsigned EltSize = Op.getValueType().getVectorElementType().getSizeInBits();
4479   // The canonical VMOV for a zero vector uses a 32-bit element size.
4480   unsigned Imm = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4481   unsigned EltBits;
4482   if (ARM_AM::decodeNEONModImm(Imm, EltBits) == 0)
4483     EltSize = 8;
4484   if (EltSize > VT.getVectorElementType().getSizeInBits())
4485     return SDValue();
4486
4487   SDValue Res = DCI.DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
4488   return DCI.CombineTo(N, Res, false);
4489 }
4490
4491 /// getVShiftImm - Check if this is a valid build_vector for the immediate
4492 /// operand of a vector shift operation, where all the elements of the
4493 /// build_vector must have the same constant integer value.
4494 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
4495   // Ignore bit_converts.
4496   while (Op.getOpcode() == ISD::BIT_CONVERT)
4497     Op = Op.getOperand(0);
4498   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4499   APInt SplatBits, SplatUndef;
4500   unsigned SplatBitSize;
4501   bool HasAnyUndefs;
4502   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
4503                                       HasAnyUndefs, ElementBits) ||
4504       SplatBitSize > ElementBits)
4505     return false;
4506   Cnt = SplatBits.getSExtValue();
4507   return true;
4508 }
4509
4510 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
4511 /// operand of a vector shift left operation.  That value must be in the range:
4512 ///   0 <= Value < ElementBits for a left shift; or
4513 ///   0 <= Value <= ElementBits for a long left shift.
4514 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
4515   assert(VT.isVector() && "vector shift count is not a vector type");
4516   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4517   if (! getVShiftImm(Op, ElementBits, Cnt))
4518     return false;
4519   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
4520 }
4521
4522 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
4523 /// operand of a vector shift right operation.  For a shift opcode, the value
4524 /// is positive, but for an intrinsic the value count must be negative. The
4525 /// absolute value must be in the range:
4526 ///   1 <= |Value| <= ElementBits for a right shift; or
4527 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
4528 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
4529                          int64_t &Cnt) {
4530   assert(VT.isVector() && "vector shift count is not a vector type");
4531   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
4532   if (! getVShiftImm(Op, ElementBits, Cnt))
4533     return false;
4534   if (isIntrinsic)
4535     Cnt = -Cnt;
4536   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
4537 }
4538
4539 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
4540 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
4541   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
4542   switch (IntNo) {
4543   default:
4544     // Don't do anything for most intrinsics.
4545     break;
4546
4547   // Vector shifts: check for immediate versions and lower them.
4548   // Note: This is done during DAG combining instead of DAG legalizing because
4549   // the build_vectors for 64-bit vector element shift counts are generally
4550   // not legal, and it is hard to see their values after they get legalized to
4551   // loads from a constant pool.
4552   case Intrinsic::arm_neon_vshifts:
4553   case Intrinsic::arm_neon_vshiftu:
4554   case Intrinsic::arm_neon_vshiftls:
4555   case Intrinsic::arm_neon_vshiftlu:
4556   case Intrinsic::arm_neon_vshiftn:
4557   case Intrinsic::arm_neon_vrshifts:
4558   case Intrinsic::arm_neon_vrshiftu:
4559   case Intrinsic::arm_neon_vrshiftn:
4560   case Intrinsic::arm_neon_vqshifts:
4561   case Intrinsic::arm_neon_vqshiftu:
4562   case Intrinsic::arm_neon_vqshiftsu:
4563   case Intrinsic::arm_neon_vqshiftns:
4564   case Intrinsic::arm_neon_vqshiftnu:
4565   case Intrinsic::arm_neon_vqshiftnsu:
4566   case Intrinsic::arm_neon_vqrshiftns:
4567   case Intrinsic::arm_neon_vqrshiftnu:
4568   case Intrinsic::arm_neon_vqrshiftnsu: {
4569     EVT VT = N->getOperand(1).getValueType();
4570     int64_t Cnt;
4571     unsigned VShiftOpc = 0;
4572
4573     switch (IntNo) {
4574     case Intrinsic::arm_neon_vshifts:
4575     case Intrinsic::arm_neon_vshiftu:
4576       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
4577         VShiftOpc = ARMISD::VSHL;
4578         break;
4579       }
4580       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
4581         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
4582                      ARMISD::VSHRs : ARMISD::VSHRu);
4583         break;
4584       }
4585       return SDValue();
4586
4587     case Intrinsic::arm_neon_vshiftls:
4588     case Intrinsic::arm_neon_vshiftlu:
4589       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
4590         break;
4591       llvm_unreachable("invalid shift count for vshll intrinsic");
4592
4593     case Intrinsic::arm_neon_vrshifts:
4594     case Intrinsic::arm_neon_vrshiftu:
4595       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
4596         break;
4597       return SDValue();
4598
4599     case Intrinsic::arm_neon_vqshifts:
4600     case Intrinsic::arm_neon_vqshiftu:
4601       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4602         break;
4603       return SDValue();
4604
4605     case Intrinsic::arm_neon_vqshiftsu:
4606       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
4607         break;
4608       llvm_unreachable("invalid shift count for vqshlu intrinsic");
4609
4610     case Intrinsic::arm_neon_vshiftn:
4611     case Intrinsic::arm_neon_vrshiftn:
4612     case Intrinsic::arm_neon_vqshiftns:
4613     case Intrinsic::arm_neon_vqshiftnu:
4614     case Intrinsic::arm_neon_vqshiftnsu:
4615     case Intrinsic::arm_neon_vqrshiftns:
4616     case Intrinsic::arm_neon_vqrshiftnu:
4617     case Intrinsic::arm_neon_vqrshiftnsu:
4618       // Narrowing shifts require an immediate right shift.
4619       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
4620         break;
4621       llvm_unreachable("invalid shift count for narrowing vector shift "
4622                        "intrinsic");
4623
4624     default:
4625       llvm_unreachable("unhandled vector shift");
4626     }
4627
4628     switch (IntNo) {
4629     case Intrinsic::arm_neon_vshifts:
4630     case Intrinsic::arm_neon_vshiftu:
4631       // Opcode already set above.
4632       break;
4633     case Intrinsic::arm_neon_vshiftls:
4634     case Intrinsic::arm_neon_vshiftlu:
4635       if (Cnt == VT.getVectorElementType().getSizeInBits())
4636         VShiftOpc = ARMISD::VSHLLi;
4637       else
4638         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
4639                      ARMISD::VSHLLs : ARMISD::VSHLLu);
4640       break;
4641     case Intrinsic::arm_neon_vshiftn:
4642       VShiftOpc = ARMISD::VSHRN; break;
4643     case Intrinsic::arm_neon_vrshifts:
4644       VShiftOpc = ARMISD::VRSHRs; break;
4645     case Intrinsic::arm_neon_vrshiftu:
4646       VShiftOpc = ARMISD::VRSHRu; break;
4647     case Intrinsic::arm_neon_vrshiftn:
4648       VShiftOpc = ARMISD::VRSHRN; break;
4649     case Intrinsic::arm_neon_vqshifts:
4650       VShiftOpc = ARMISD::VQSHLs; break;
4651     case Intrinsic::arm_neon_vqshiftu:
4652       VShiftOpc = ARMISD::VQSHLu; break;
4653     case Intrinsic::arm_neon_vqshiftsu:
4654       VShiftOpc = ARMISD::VQSHLsu; break;
4655     case Intrinsic::arm_neon_vqshiftns:
4656       VShiftOpc = ARMISD::VQSHRNs; break;
4657     case Intrinsic::arm_neon_vqshiftnu:
4658       VShiftOpc = ARMISD::VQSHRNu; break;
4659     case Intrinsic::arm_neon_vqshiftnsu:
4660       VShiftOpc = ARMISD::VQSHRNsu; break;
4661     case Intrinsic::arm_neon_vqrshiftns:
4662       VShiftOpc = ARMISD::VQRSHRNs; break;
4663     case Intrinsic::arm_neon_vqrshiftnu:
4664       VShiftOpc = ARMISD::VQRSHRNu; break;
4665     case Intrinsic::arm_neon_vqrshiftnsu:
4666       VShiftOpc = ARMISD::VQRSHRNsu; break;
4667     }
4668
4669     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4670                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
4671   }
4672
4673   case Intrinsic::arm_neon_vshiftins: {
4674     EVT VT = N->getOperand(1).getValueType();
4675     int64_t Cnt;
4676     unsigned VShiftOpc = 0;
4677
4678     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
4679       VShiftOpc = ARMISD::VSLI;
4680     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
4681       VShiftOpc = ARMISD::VSRI;
4682     else {
4683       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
4684     }
4685
4686     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
4687                        N->getOperand(1), N->getOperand(2),
4688                        DAG.getConstant(Cnt, MVT::i32));
4689   }
4690
4691   case Intrinsic::arm_neon_vqrshifts:
4692   case Intrinsic::arm_neon_vqrshiftu:
4693     // No immediate versions of these to check for.
4694     break;
4695   }
4696
4697   return SDValue();
4698 }
4699
4700 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
4701 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
4702 /// combining instead of DAG legalizing because the build_vectors for 64-bit
4703 /// vector element shift counts are generally not legal, and it is hard to see
4704 /// their values after they get legalized to loads from a constant pool.
4705 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
4706                                    const ARMSubtarget *ST) {
4707   EVT VT = N->getValueType(0);
4708
4709   // Nothing to be done for scalar shifts.
4710   if (! VT.isVector())
4711     return SDValue();
4712
4713   assert(ST->hasNEON() && "unexpected vector shift");
4714   int64_t Cnt;
4715
4716   switch (N->getOpcode()) {
4717   default: llvm_unreachable("unexpected shift opcode");
4718
4719   case ISD::SHL:
4720     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
4721       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
4722                          DAG.getConstant(Cnt, MVT::i32));
4723     break;
4724
4725   case ISD::SRA:
4726   case ISD::SRL:
4727     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
4728       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
4729                             ARMISD::VSHRs : ARMISD::VSHRu);
4730       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
4731                          DAG.getConstant(Cnt, MVT::i32));
4732     }
4733   }
4734   return SDValue();
4735 }
4736
4737 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
4738 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
4739 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
4740                                     const ARMSubtarget *ST) {
4741   SDValue N0 = N->getOperand(0);
4742
4743   // Check for sign- and zero-extensions of vector extract operations of 8-
4744   // and 16-bit vector elements.  NEON supports these directly.  They are
4745   // handled during DAG combining because type legalization will promote them
4746   // to 32-bit types and it is messy to recognize the operations after that.
4747   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
4748     SDValue Vec = N0.getOperand(0);
4749     SDValue Lane = N0.getOperand(1);
4750     EVT VT = N->getValueType(0);
4751     EVT EltVT = N0.getValueType();
4752     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4753
4754     if (VT == MVT::i32 &&
4755         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
4756         TLI.isTypeLegal(Vec.getValueType())) {
4757
4758       unsigned Opc = 0;
4759       switch (N->getOpcode()) {
4760       default: llvm_unreachable("unexpected opcode");
4761       case ISD::SIGN_EXTEND:
4762         Opc = ARMISD::VGETLANEs;
4763         break;
4764       case ISD::ZERO_EXTEND:
4765       case ISD::ANY_EXTEND:
4766         Opc = ARMISD::VGETLANEu;
4767         break;
4768       }
4769       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
4770     }
4771   }
4772
4773   return SDValue();
4774 }
4775
4776 /// PerformSELECT_CCCombine - Target-specific DAG combining for ISD::SELECT_CC
4777 /// to match f32 max/min patterns to use NEON vmax/vmin instructions.
4778 static SDValue PerformSELECT_CCCombine(SDNode *N, SelectionDAG &DAG,
4779                                        const ARMSubtarget *ST) {
4780   // If the target supports NEON, try to use vmax/vmin instructions for f32
4781   // selects like "x < y ? x : y".  Unless the NoNaNsFPMath option is set,
4782   // be careful about NaNs:  NEON's vmax/vmin return NaN if either operand is
4783   // a NaN; only do the transformation when it matches that behavior.
4784
4785   // For now only do this when using NEON for FP operations; if using VFP, it
4786   // is not obvious that the benefit outweighs the cost of switching to the
4787   // NEON pipeline.
4788   if (!ST->hasNEON() || !ST->useNEONForSinglePrecisionFP() ||
4789       N->getValueType(0) != MVT::f32)
4790     return SDValue();
4791
4792   SDValue CondLHS = N->getOperand(0);
4793   SDValue CondRHS = N->getOperand(1);
4794   SDValue LHS = N->getOperand(2);
4795   SDValue RHS = N->getOperand(3);
4796   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
4797
4798   unsigned Opcode = 0;
4799   bool IsReversed;
4800   if (DAG.isEqualTo(LHS, CondLHS) && DAG.isEqualTo(RHS, CondRHS)) {
4801     IsReversed = false; // x CC y ? x : y
4802   } else if (DAG.isEqualTo(LHS, CondRHS) && DAG.isEqualTo(RHS, CondLHS)) {
4803     IsReversed = true ; // x CC y ? y : x
4804   } else {
4805     return SDValue();
4806   }
4807
4808   bool IsUnordered;
4809   switch (CC) {
4810   default: break;
4811   case ISD::SETOLT:
4812   case ISD::SETOLE:
4813   case ISD::SETLT:
4814   case ISD::SETLE:
4815   case ISD::SETULT:
4816   case ISD::SETULE:
4817     // If LHS is NaN, an ordered comparison will be false and the result will
4818     // be the RHS, but vmin(NaN, RHS) = NaN.  Avoid this by checking that LHS
4819     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4820     IsUnordered = (CC == ISD::SETULT || CC == ISD::SETULE);
4821     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4822       break;
4823     // For less-than-or-equal comparisons, "+0 <= -0" will be true but vmin
4824     // will return -0, so vmin can only be used for unsafe math or if one of
4825     // the operands is known to be nonzero.
4826     if ((CC == ISD::SETLE || CC == ISD::SETOLE || CC == ISD::SETULE) &&
4827         !UnsafeFPMath &&
4828         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4829       break;
4830     Opcode = IsReversed ? ARMISD::FMAX : ARMISD::FMIN;
4831     break;
4832
4833   case ISD::SETOGT:
4834   case ISD::SETOGE:
4835   case ISD::SETGT:
4836   case ISD::SETGE:
4837   case ISD::SETUGT:
4838   case ISD::SETUGE:
4839     // If LHS is NaN, an ordered comparison will be false and the result will
4840     // be the RHS, but vmax(NaN, RHS) = NaN.  Avoid this by checking that LHS
4841     // != NaN.  Likewise, for unordered comparisons, check for RHS != NaN.
4842     IsUnordered = (CC == ISD::SETUGT || CC == ISD::SETUGE);
4843     if (!DAG.isKnownNeverNaN(IsUnordered ? RHS : LHS))
4844       break;
4845     // For greater-than-or-equal comparisons, "-0 >= +0" will be true but vmax
4846     // will return +0, so vmax can only be used for unsafe math or if one of
4847     // the operands is known to be nonzero.
4848     if ((CC == ISD::SETGE || CC == ISD::SETOGE || CC == ISD::SETUGE) &&
4849         !UnsafeFPMath &&
4850         !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
4851       break;
4852     Opcode = IsReversed ? ARMISD::FMIN : ARMISD::FMAX;
4853     break;
4854   }
4855
4856   if (!Opcode)
4857     return SDValue();
4858   return DAG.getNode(Opcode, N->getDebugLoc(), N->getValueType(0), LHS, RHS);
4859 }
4860
4861 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
4862                                              DAGCombinerInfo &DCI) const {
4863   switch (N->getOpcode()) {
4864   default: break;
4865   case ISD::ADD:        return PerformADDCombine(N, DCI);
4866   case ISD::SUB:        return PerformSUBCombine(N, DCI);
4867   case ISD::MUL:        return PerformMULCombine(N, DCI, Subtarget);
4868   case ISD::OR:         return PerformORCombine(N, DCI, Subtarget);
4869   case ARMISD::VMOVRRD: return PerformVMOVRRDCombine(N, DCI);
4870   case ARMISD::VDUPLANE: return PerformVDUPLANECombine(N, DCI);
4871   case ISD::INTRINSIC_WO_CHAIN: return PerformIntrinsicCombine(N, DCI.DAG);
4872   case ISD::SHL:
4873   case ISD::SRA:
4874   case ISD::SRL:        return PerformShiftCombine(N, DCI.DAG, Subtarget);
4875   case ISD::SIGN_EXTEND:
4876   case ISD::ZERO_EXTEND:
4877   case ISD::ANY_EXTEND: return PerformExtendCombine(N, DCI.DAG, Subtarget);
4878   case ISD::SELECT_CC:  return PerformSELECT_CCCombine(N, DCI.DAG, Subtarget);
4879   }
4880   return SDValue();
4881 }
4882
4883 bool ARMTargetLowering::allowsUnalignedMemoryAccesses(EVT VT) const {
4884   if (!Subtarget->hasV6Ops())
4885     // Pre-v6 does not support unaligned mem access.
4886     return false;
4887
4888   // v6+ may or may not support unaligned mem access depending on the system
4889   // configuration.
4890   // FIXME: This is pretty conservative. Should we provide cmdline option to
4891   // control the behaviour?
4892   if (!Subtarget->isTargetDarwin())
4893     return false;
4894
4895   switch (VT.getSimpleVT().SimpleTy) {
4896   default:
4897     return false;
4898   case MVT::i8:
4899   case MVT::i16:
4900   case MVT::i32:
4901     return true;
4902   // FIXME: VLD1 etc with standard alignment is legal.
4903   }
4904 }
4905
4906 static bool isLegalT1AddressImmediate(int64_t V, EVT VT) {
4907   if (V < 0)
4908     return false;
4909
4910   unsigned Scale = 1;
4911   switch (VT.getSimpleVT().SimpleTy) {
4912   default: return false;
4913   case MVT::i1:
4914   case MVT::i8:
4915     // Scale == 1;
4916     break;
4917   case MVT::i16:
4918     // Scale == 2;
4919     Scale = 2;
4920     break;
4921   case MVT::i32:
4922     // Scale == 4;
4923     Scale = 4;
4924     break;
4925   }
4926
4927   if ((V & (Scale - 1)) != 0)
4928     return false;
4929   V /= Scale;
4930   return V == (V & ((1LL << 5) - 1));
4931 }
4932
4933 static bool isLegalT2AddressImmediate(int64_t V, EVT VT,
4934                                       const ARMSubtarget *Subtarget) {
4935   bool isNeg = false;
4936   if (V < 0) {
4937     isNeg = true;
4938     V = - V;
4939   }
4940
4941   switch (VT.getSimpleVT().SimpleTy) {
4942   default: return false;
4943   case MVT::i1:
4944   case MVT::i8:
4945   case MVT::i16:
4946   case MVT::i32:
4947     // + imm12 or - imm8
4948     if (isNeg)
4949       return V == (V & ((1LL << 8) - 1));
4950     return V == (V & ((1LL << 12) - 1));
4951   case MVT::f32:
4952   case MVT::f64:
4953     // Same as ARM mode. FIXME: NEON?
4954     if (!Subtarget->hasVFP2())
4955       return false;
4956     if ((V & 3) != 0)
4957       return false;
4958     V >>= 2;
4959     return V == (V & ((1LL << 8) - 1));
4960   }
4961 }
4962
4963 /// isLegalAddressImmediate - Return true if the integer value can be used
4964 /// as the offset of the target addressing mode for load / store of the
4965 /// given type.
4966 static bool isLegalAddressImmediate(int64_t V, EVT VT,
4967                                     const ARMSubtarget *Subtarget) {
4968   if (V == 0)
4969     return true;
4970
4971   if (!VT.isSimple())
4972     return false;
4973
4974   if (Subtarget->isThumb1Only())
4975     return isLegalT1AddressImmediate(V, VT);
4976   else if (Subtarget->isThumb2())
4977     return isLegalT2AddressImmediate(V, VT, Subtarget);
4978
4979   // ARM mode.
4980   if (V < 0)
4981     V = - V;
4982   switch (VT.getSimpleVT().SimpleTy) {
4983   default: return false;
4984   case MVT::i1:
4985   case MVT::i8:
4986   case MVT::i32:
4987     // +- imm12
4988     return V == (V & ((1LL << 12) - 1));
4989   case MVT::i16:
4990     // +- imm8
4991     return V == (V & ((1LL << 8) - 1));
4992   case MVT::f32:
4993   case MVT::f64:
4994     if (!Subtarget->hasVFP2()) // FIXME: NEON?
4995       return false;
4996     if ((V & 3) != 0)
4997       return false;
4998     V >>= 2;
4999     return V == (V & ((1LL << 8) - 1));
5000   }
5001 }
5002
5003 bool ARMTargetLowering::isLegalT2ScaledAddressingMode(const AddrMode &AM,
5004                                                       EVT VT) const {
5005   int Scale = AM.Scale;
5006   if (Scale < 0)
5007     return false;
5008
5009   switch (VT.getSimpleVT().SimpleTy) {
5010   default: return false;
5011   case MVT::i1:
5012   case MVT::i8:
5013   case MVT::i16:
5014   case MVT::i32:
5015     if (Scale == 1)
5016       return true;
5017     // r + r << imm
5018     Scale = Scale & ~1;
5019     return Scale == 2 || Scale == 4 || Scale == 8;
5020   case MVT::i64:
5021     // r + r
5022     if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5023       return true;
5024     return false;
5025   case MVT::isVoid:
5026     // Note, we allow "void" uses (basically, uses that aren't loads or
5027     // stores), because arm allows folding a scale into many arithmetic
5028     // operations.  This should be made more precise and revisited later.
5029
5030     // Allow r << imm, but the imm has to be a multiple of two.
5031     if (Scale & 1) return false;
5032     return isPowerOf2_32(Scale);
5033   }
5034 }
5035
5036 /// isLegalAddressingMode - Return true if the addressing mode represented
5037 /// by AM is legal for this target, for a load/store of the specified type.
5038 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5039                                               const Type *Ty) const {
5040   EVT VT = getValueType(Ty, true);
5041   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
5042     return false;
5043
5044   // Can never fold addr of global into load/store.
5045   if (AM.BaseGV)
5046     return false;
5047
5048   switch (AM.Scale) {
5049   case 0:  // no scale reg, must be "r+i" or "r", or "i".
5050     break;
5051   case 1:
5052     if (Subtarget->isThumb1Only())
5053       return false;
5054     // FALL THROUGH.
5055   default:
5056     // ARM doesn't support any R+R*scale+imm addr modes.
5057     if (AM.BaseOffs)
5058       return false;
5059
5060     if (!VT.isSimple())
5061       return false;
5062
5063     if (Subtarget->isThumb2())
5064       return isLegalT2ScaledAddressingMode(AM, VT);
5065
5066     int Scale = AM.Scale;
5067     switch (VT.getSimpleVT().SimpleTy) {
5068     default: return false;
5069     case MVT::i1:
5070     case MVT::i8:
5071     case MVT::i32:
5072       if (Scale < 0) Scale = -Scale;
5073       if (Scale == 1)
5074         return true;
5075       // r + r << imm
5076       return isPowerOf2_32(Scale & ~1);
5077     case MVT::i16:
5078     case MVT::i64:
5079       // r + r
5080       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
5081         return true;
5082       return false;
5083
5084     case MVT::isVoid:
5085       // Note, we allow "void" uses (basically, uses that aren't loads or
5086       // stores), because arm allows folding a scale into many arithmetic
5087       // operations.  This should be made more precise and revisited later.
5088
5089       // Allow r << imm, but the imm has to be a multiple of two.
5090       if (Scale & 1) return false;
5091       return isPowerOf2_32(Scale);
5092     }
5093     break;
5094   }
5095   return true;
5096 }
5097
5098 /// isLegalICmpImmediate - Return true if the specified immediate is legal
5099 /// icmp immediate, that is the target has icmp instructions which can compare
5100 /// a register against the immediate without having to materialize the
5101 /// immediate into a register.
5102 bool ARMTargetLowering::isLegalICmpImmediate(int64_t Imm) const {
5103   if (!Subtarget->isThumb())
5104     return ARM_AM::getSOImmVal(Imm) != -1;
5105   if (Subtarget->isThumb2())
5106     return ARM_AM::getT2SOImmVal(Imm) != -1;
5107   return Imm >= 0 && Imm <= 255;
5108 }
5109
5110 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
5111                                       bool isSEXTLoad, SDValue &Base,
5112                                       SDValue &Offset, bool &isInc,
5113                                       SelectionDAG &DAG) {
5114   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5115     return false;
5116
5117   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
5118     // AddressingMode 3
5119     Base = Ptr->getOperand(0);
5120     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5121       int RHSC = (int)RHS->getZExtValue();
5122       if (RHSC < 0 && RHSC > -256) {
5123         assert(Ptr->getOpcode() == ISD::ADD);
5124         isInc = false;
5125         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5126         return true;
5127       }
5128     }
5129     isInc = (Ptr->getOpcode() == ISD::ADD);
5130     Offset = Ptr->getOperand(1);
5131     return true;
5132   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
5133     // AddressingMode 2
5134     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5135       int RHSC = (int)RHS->getZExtValue();
5136       if (RHSC < 0 && RHSC > -0x1000) {
5137         assert(Ptr->getOpcode() == ISD::ADD);
5138         isInc = false;
5139         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5140         Base = Ptr->getOperand(0);
5141         return true;
5142       }
5143     }
5144
5145     if (Ptr->getOpcode() == ISD::ADD) {
5146       isInc = true;
5147       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
5148       if (ShOpcVal != ARM_AM::no_shift) {
5149         Base = Ptr->getOperand(1);
5150         Offset = Ptr->getOperand(0);
5151       } else {
5152         Base = Ptr->getOperand(0);
5153         Offset = Ptr->getOperand(1);
5154       }
5155       return true;
5156     }
5157
5158     isInc = (Ptr->getOpcode() == ISD::ADD);
5159     Base = Ptr->getOperand(0);
5160     Offset = Ptr->getOperand(1);
5161     return true;
5162   }
5163
5164   // FIXME: Use VLDM / VSTM to emulate indexed FP load / store.
5165   return false;
5166 }
5167
5168 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
5169                                      bool isSEXTLoad, SDValue &Base,
5170                                      SDValue &Offset, bool &isInc,
5171                                      SelectionDAG &DAG) {
5172   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
5173     return false;
5174
5175   Base = Ptr->getOperand(0);
5176   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
5177     int RHSC = (int)RHS->getZExtValue();
5178     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
5179       assert(Ptr->getOpcode() == ISD::ADD);
5180       isInc = false;
5181       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
5182       return true;
5183     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
5184       isInc = Ptr->getOpcode() == ISD::ADD;
5185       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
5186       return true;
5187     }
5188   }
5189
5190   return false;
5191 }
5192
5193 /// getPreIndexedAddressParts - returns true by value, base pointer and
5194 /// offset pointer and addressing mode by reference if the node's address
5195 /// can be legally represented as pre-indexed load / store address.
5196 bool
5197 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
5198                                              SDValue &Offset,
5199                                              ISD::MemIndexedMode &AM,
5200                                              SelectionDAG &DAG) const {
5201   if (Subtarget->isThumb1Only())
5202     return false;
5203
5204   EVT VT;
5205   SDValue Ptr;
5206   bool isSEXTLoad = false;
5207   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5208     Ptr = LD->getBasePtr();
5209     VT  = LD->getMemoryVT();
5210     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5211   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5212     Ptr = ST->getBasePtr();
5213     VT  = ST->getMemoryVT();
5214   } else
5215     return false;
5216
5217   bool isInc;
5218   bool isLegal = false;
5219   if (Subtarget->isThumb2())
5220     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5221                                        Offset, isInc, DAG);
5222   else
5223     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
5224                                         Offset, isInc, DAG);
5225   if (!isLegal)
5226     return false;
5227
5228   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
5229   return true;
5230 }
5231
5232 /// getPostIndexedAddressParts - returns true by value, base pointer and
5233 /// offset pointer and addressing mode by reference if this node can be
5234 /// combined with a load / store to form a post-indexed load / store.
5235 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
5236                                                    SDValue &Base,
5237                                                    SDValue &Offset,
5238                                                    ISD::MemIndexedMode &AM,
5239                                                    SelectionDAG &DAG) const {
5240   if (Subtarget->isThumb1Only())
5241     return false;
5242
5243   EVT VT;
5244   SDValue Ptr;
5245   bool isSEXTLoad = false;
5246   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
5247     VT  = LD->getMemoryVT();
5248     Ptr = LD->getBasePtr();
5249     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
5250   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
5251     VT  = ST->getMemoryVT();
5252     Ptr = ST->getBasePtr();
5253   } else
5254     return false;
5255
5256   bool isInc;
5257   bool isLegal = false;
5258   if (Subtarget->isThumb2())
5259     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5260                                        isInc, DAG);
5261   else
5262     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
5263                                         isInc, DAG);
5264   if (!isLegal)
5265     return false;
5266
5267   if (Ptr != Base) {
5268     // Swap base ptr and offset to catch more post-index load / store when
5269     // it's legal. In Thumb2 mode, offset must be an immediate.
5270     if (Ptr == Offset && Op->getOpcode() == ISD::ADD &&
5271         !Subtarget->isThumb2())
5272       std::swap(Base, Offset);
5273
5274     // Post-indexed load / store update the base pointer.
5275     if (Ptr != Base)
5276       return false;
5277   }
5278
5279   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
5280   return true;
5281 }
5282
5283 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5284                                                        const APInt &Mask,
5285                                                        APInt &KnownZero,
5286                                                        APInt &KnownOne,
5287                                                        const SelectionDAG &DAG,
5288                                                        unsigned Depth) const {
5289   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5290   switch (Op.getOpcode()) {
5291   default: break;
5292   case ARMISD::CMOV: {
5293     // Bits are known zero/one if known on the LHS and RHS.
5294     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
5295     if (KnownZero == 0 && KnownOne == 0) return;
5296
5297     APInt KnownZeroRHS, KnownOneRHS;
5298     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
5299                           KnownZeroRHS, KnownOneRHS, Depth+1);
5300     KnownZero &= KnownZeroRHS;
5301     KnownOne  &= KnownOneRHS;
5302     return;
5303   }
5304   }
5305 }
5306
5307 //===----------------------------------------------------------------------===//
5308 //                           ARM Inline Assembly Support
5309 //===----------------------------------------------------------------------===//
5310
5311 /// getConstraintType - Given a constraint letter, return the type of
5312 /// constraint it is for this target.
5313 ARMTargetLowering::ConstraintType
5314 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
5315   if (Constraint.size() == 1) {
5316     switch (Constraint[0]) {
5317     default:  break;
5318     case 'l': return C_RegisterClass;
5319     case 'w': return C_RegisterClass;
5320     }
5321   }
5322   return TargetLowering::getConstraintType(Constraint);
5323 }
5324
5325 std::pair<unsigned, const TargetRegisterClass*>
5326 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5327                                                 EVT VT) const {
5328   if (Constraint.size() == 1) {
5329     // GCC ARM Constraint Letters
5330     switch (Constraint[0]) {
5331     case 'l':
5332       if (Subtarget->isThumb())
5333         return std::make_pair(0U, ARM::tGPRRegisterClass);
5334       else
5335         return std::make_pair(0U, ARM::GPRRegisterClass);
5336     case 'r':
5337       return std::make_pair(0U, ARM::GPRRegisterClass);
5338     case 'w':
5339       if (VT == MVT::f32)
5340         return std::make_pair(0U, ARM::SPRRegisterClass);
5341       if (VT.getSizeInBits() == 64)
5342         return std::make_pair(0U, ARM::DPRRegisterClass);
5343       if (VT.getSizeInBits() == 128)
5344         return std::make_pair(0U, ARM::QPRRegisterClass);
5345       break;
5346     }
5347   }
5348   if (StringRef("{cc}").equals_lower(Constraint))
5349     return std::make_pair(unsigned(ARM::CPSR), ARM::CCRRegisterClass);
5350
5351   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5352 }
5353
5354 std::vector<unsigned> ARMTargetLowering::
5355 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5356                                   EVT VT) const {
5357   if (Constraint.size() != 1)
5358     return std::vector<unsigned>();
5359
5360   switch (Constraint[0]) {      // GCC ARM Constraint Letters
5361   default: break;
5362   case 'l':
5363     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5364                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5365                                  0);
5366   case 'r':
5367     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
5368                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
5369                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
5370                                  ARM::R12, ARM::LR, 0);
5371   case 'w':
5372     if (VT == MVT::f32)
5373       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
5374                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
5375                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
5376                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
5377                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
5378                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
5379                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
5380                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
5381     if (VT.getSizeInBits() == 64)
5382       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
5383                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
5384                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
5385                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
5386     if (VT.getSizeInBits() == 128)
5387       return make_vector<unsigned>(ARM::Q0, ARM::Q1, ARM::Q2, ARM::Q3,
5388                                    ARM::Q4, ARM::Q5, ARM::Q6, ARM::Q7, 0);
5389       break;
5390   }
5391
5392   return std::vector<unsigned>();
5393 }
5394
5395 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5396 /// vector.  If it is invalid, don't add anything to Ops.
5397 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5398                                                      char Constraint,
5399                                                      std::vector<SDValue>&Ops,
5400                                                      SelectionDAG &DAG) const {
5401   SDValue Result(0, 0);
5402
5403   switch (Constraint) {
5404   default: break;
5405   case 'I': case 'J': case 'K': case 'L':
5406   case 'M': case 'N': case 'O':
5407     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
5408     if (!C)
5409       return;
5410
5411     int64_t CVal64 = C->getSExtValue();
5412     int CVal = (int) CVal64;
5413     // None of these constraints allow values larger than 32 bits.  Check
5414     // that the value fits in an int.
5415     if (CVal != CVal64)
5416       return;
5417
5418     switch (Constraint) {
5419       case 'I':
5420         if (Subtarget->isThumb1Only()) {
5421           // This must be a constant between 0 and 255, for ADD
5422           // immediates.
5423           if (CVal >= 0 && CVal <= 255)
5424             break;
5425         } else if (Subtarget->isThumb2()) {
5426           // A constant that can be used as an immediate value in a
5427           // data-processing instruction.
5428           if (ARM_AM::getT2SOImmVal(CVal) != -1)
5429             break;
5430         } else {
5431           // A constant that can be used as an immediate value in a
5432           // data-processing instruction.
5433           if (ARM_AM::getSOImmVal(CVal) != -1)
5434             break;
5435         }
5436         return;
5437
5438       case 'J':
5439         if (Subtarget->isThumb()) {  // FIXME thumb2
5440           // This must be a constant between -255 and -1, for negated ADD
5441           // immediates. This can be used in GCC with an "n" modifier that
5442           // prints the negated value, for use with SUB instructions. It is
5443           // not useful otherwise but is implemented for compatibility.
5444           if (CVal >= -255 && CVal <= -1)
5445             break;
5446         } else {
5447           // This must be a constant between -4095 and 4095. It is not clear
5448           // what this constraint is intended for. Implemented for
5449           // compatibility with GCC.
5450           if (CVal >= -4095 && CVal <= 4095)
5451             break;
5452         }
5453         return;
5454
5455       case 'K':
5456         if (Subtarget->isThumb1Only()) {
5457           // A 32-bit value where only one byte has a nonzero value. Exclude
5458           // zero to match GCC. This constraint is used by GCC internally for
5459           // constants that can be loaded with a move/shift combination.
5460           // It is not useful otherwise but is implemented for compatibility.
5461           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
5462             break;
5463         } else if (Subtarget->isThumb2()) {
5464           // A constant whose bitwise inverse can be used as an immediate
5465           // value in a data-processing instruction. This can be used in GCC
5466           // with a "B" modifier that prints the inverted value, for use with
5467           // BIC and MVN instructions. It is not useful otherwise but is
5468           // implemented for compatibility.
5469           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
5470             break;
5471         } else {
5472           // A constant whose bitwise inverse can be used as an immediate
5473           // value in a data-processing instruction. This can be used in GCC
5474           // with a "B" modifier that prints the inverted value, for use with
5475           // BIC and MVN instructions. It is not useful otherwise but is
5476           // implemented for compatibility.
5477           if (ARM_AM::getSOImmVal(~CVal) != -1)
5478             break;
5479         }
5480         return;
5481
5482       case 'L':
5483         if (Subtarget->isThumb1Only()) {
5484           // This must be a constant between -7 and 7,
5485           // for 3-operand ADD/SUB immediate instructions.
5486           if (CVal >= -7 && CVal < 7)
5487             break;
5488         } else if (Subtarget->isThumb2()) {
5489           // A constant whose negation can be used as an immediate value in a
5490           // data-processing instruction. This can be used in GCC with an "n"
5491           // modifier that prints the negated value, for use with SUB
5492           // instructions. It is not useful otherwise but is implemented for
5493           // compatibility.
5494           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
5495             break;
5496         } else {
5497           // A constant whose negation can be used as an immediate value in a
5498           // data-processing instruction. This can be used in GCC with an "n"
5499           // modifier that prints the negated value, for use with SUB
5500           // instructions. It is not useful otherwise but is implemented for
5501           // compatibility.
5502           if (ARM_AM::getSOImmVal(-CVal) != -1)
5503             break;
5504         }
5505         return;
5506
5507       case 'M':
5508         if (Subtarget->isThumb()) { // FIXME thumb2
5509           // This must be a multiple of 4 between 0 and 1020, for
5510           // ADD sp + immediate.
5511           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
5512             break;
5513         } else {
5514           // A power of two or a constant between 0 and 32.  This is used in
5515           // GCC for the shift amount on shifted register operands, but it is
5516           // useful in general for any shift amounts.
5517           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
5518             break;
5519         }
5520         return;
5521
5522       case 'N':
5523         if (Subtarget->isThumb()) {  // FIXME thumb2
5524           // This must be a constant between 0 and 31, for shift amounts.
5525           if (CVal >= 0 && CVal <= 31)
5526             break;
5527         }
5528         return;
5529
5530       case 'O':
5531         if (Subtarget->isThumb()) {  // FIXME thumb2
5532           // This must be a multiple of 4 between -508 and 508, for
5533           // ADD/SUB sp = sp + immediate.
5534           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
5535             break;
5536         }
5537         return;
5538     }
5539     Result = DAG.getTargetConstant(CVal, Op.getValueType());
5540     break;
5541   }
5542
5543   if (Result.getNode()) {
5544     Ops.push_back(Result);
5545     return;
5546   }
5547   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5548 }
5549
5550 bool
5551 ARMTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5552   // The ARM target isn't yet aware of offsets.
5553   return false;
5554 }
5555
5556 int ARM::getVFPf32Imm(const APFloat &FPImm) {
5557   APInt Imm = FPImm.bitcastToAPInt();
5558   uint32_t Sign = Imm.lshr(31).getZExtValue() & 1;
5559   int32_t Exp = (Imm.lshr(23).getSExtValue() & 0xff) - 127;  // -126 to 127
5560   int64_t Mantissa = Imm.getZExtValue() & 0x7fffff;  // 23 bits
5561
5562   // We can handle 4 bits of mantissa.
5563   // mantissa = (16+UInt(e:f:g:h))/16.
5564   if (Mantissa & 0x7ffff)
5565     return -1;
5566   Mantissa >>= 19;
5567   if ((Mantissa & 0xf) != Mantissa)
5568     return -1;
5569
5570   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5571   if (Exp < -3 || Exp > 4)
5572     return -1;
5573   Exp = ((Exp+3) & 0x7) ^ 4;
5574
5575   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5576 }
5577
5578 int ARM::getVFPf64Imm(const APFloat &FPImm) {
5579   APInt Imm = FPImm.bitcastToAPInt();
5580   uint64_t Sign = Imm.lshr(63).getZExtValue() & 1;
5581   int64_t Exp = (Imm.lshr(52).getSExtValue() & 0x7ff) - 1023;   // -1022 to 1023
5582   uint64_t Mantissa = Imm.getZExtValue() & 0xfffffffffffffLL;
5583
5584   // We can handle 4 bits of mantissa.
5585   // mantissa = (16+UInt(e:f:g:h))/16.
5586   if (Mantissa & 0xffffffffffffLL)
5587     return -1;
5588   Mantissa >>= 48;
5589   if ((Mantissa & 0xf) != Mantissa)
5590     return -1;
5591
5592   // We can handle 3 bits of exponent: exp == UInt(NOT(b):c:d)-3
5593   if (Exp < -3 || Exp > 4)
5594     return -1;
5595   Exp = ((Exp+3) & 0x7) ^ 4;
5596
5597   return ((int)Sign << 7) | (Exp << 4) | Mantissa;
5598 }
5599
5600 bool ARM::isBitFieldInvertedMask(unsigned v) {
5601   if (v == 0xffffffff)
5602     return 0;
5603   // there can be 1's on either or both "outsides", all the "inside"
5604   // bits must be 0's
5605   unsigned int lsb = 0, msb = 31;
5606   while (v & (1 << msb)) --msb;
5607   while (v & (1 << lsb)) ++lsb;
5608   for (unsigned int i = lsb; i <= msb; ++i) {
5609     if (v & (1 << i))
5610       return 0;
5611   }
5612   return 1;
5613 }
5614
5615 /// isFPImmLegal - Returns true if the target can instruction select the
5616 /// specified FP immediate natively. If false, the legalizer will
5617 /// materialize the FP immediate as a load from a constant pool.
5618 bool ARMTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
5619   if (!Subtarget->hasVFP3())
5620     return false;
5621   if (VT == MVT::f32)
5622     return ARM::getVFPf32Imm(Imm) != -1;
5623   if (VT == MVT::f64)
5624     return ARM::getVFPf64Imm(Imm) != -1;
5625   return false;
5626 }