lib/Target/ARM/ARMISelLowering.cpp

   1 //===-- ARMISelLowering.cpp - ARM DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that ARM uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMISelLowering.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMRegisterInfo.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "ARMTargetObjectFile.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instruction.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/CodeGen/CallingConvLower.h"
  31 #include "llvm/CodeGen/MachineBasicBlock.h"
  32 #include "llvm/CodeGen/MachineFrameInfo.h"
  33 #include "llvm/CodeGen/MachineFunction.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/CodeGen/SelectionDAG.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/ADT/VectorExtras.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/MathExtras.h"
  42 using namespace llvm;
  43
  44 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  45                                    CCValAssign::LocInfo &LocInfo,
  46                                    ISD::ArgFlagsTy &ArgFlags,
  47                                    CCState &State);
  48 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  49                                     CCValAssign::LocInfo &LocInfo,
  50                                     ISD::ArgFlagsTy &ArgFlags,
  51                                     CCState &State);
  52 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  53                                       CCValAssign::LocInfo &LocInfo,
  54                                       ISD::ArgFlagsTy &ArgFlags,
  55                                       CCState &State);
  56 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  57                                        CCValAssign::LocInfo &LocInfo,
  58                                        ISD::ArgFlagsTy &ArgFlags,
  59                                        CCState &State);
  60
  61 void ARMTargetLowering::addTypeForNEON(EVT VT, EVT PromotedLdStVT,
  62                                        EVT PromotedBitwiseVT) {
  63   if (VT != PromotedLdStVT) {
  64     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
  65     AddPromotedToType (ISD::LOAD, VT.getSimpleVT(),
  66                        PromotedLdStVT.getSimpleVT());
  67
  68     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
  69     AddPromotedToType (ISD::STORE, VT.getSimpleVT(),
  70                        PromotedLdStVT.getSimpleVT());
  71   }
  72
  73   EVT ElemTy = VT.getVectorElementType();
  74   if (ElemTy != MVT::i64 && ElemTy != MVT::f64)
  75     setOperationAction(ISD::VSETCC, VT.getSimpleVT(), Custom);
  76   if (ElemTy == MVT::i8 || ElemTy == MVT::i16)
  77     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
  78   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
  79   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
  80   setOperationAction(ISD::SCALAR_TO_VECTOR, VT.getSimpleVT(), Custom);
  81   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Custom);
  82   if (VT.isInteger()) {
  83     setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
  84     setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
  85     setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
  86   }
  87
  88   // Promote all bit-wise operations.
  89   if (VT.isInteger() && VT != PromotedBitwiseVT) {
  90     setOperationAction(ISD::AND, VT.getSimpleVT(), Promote);
  91     AddPromotedToType (ISD::AND, VT.getSimpleVT(),
  92                        PromotedBitwiseVT.getSimpleVT());
  93     setOperationAction(ISD::OR,  VT.getSimpleVT(), Promote);
  94     AddPromotedToType (ISD::OR,  VT.getSimpleVT(),
  95                        PromotedBitwiseVT.getSimpleVT());
  96     setOperationAction(ISD::XOR, VT.getSimpleVT(), Promote);
  97     AddPromotedToType (ISD::XOR, VT.getSimpleVT(),
  98                        PromotedBitwiseVT.getSimpleVT());
  99   }
 100 }
 101
 102 void ARMTargetLowering::addDRTypeForNEON(EVT VT) {
 103   addRegisterClass(VT, ARM::DPRRegisterClass);
 104   addTypeForNEON(VT, MVT::f64, MVT::v2i32);
 105 }
 106
 107 void ARMTargetLowering::addQRTypeForNEON(EVT VT) {
 108   addRegisterClass(VT, ARM::QPRRegisterClass);
 109   addTypeForNEON(VT, MVT::v2f64, MVT::v4i32);
 110 }
 111
 112 static TargetLoweringObjectFile *createTLOF(TargetMachine &TM) {
 113   if (TM.getSubtarget<ARMSubtarget>().isTargetDarwin())
 114     return new TargetLoweringObjectFileMachO();
 115   return new ARMElfTargetObjectFile();
 116 }
 117
 118 ARMTargetLowering::ARMTargetLowering(TargetMachine &TM)
 119     : TargetLowering(TM, createTLOF(TM)), ARMPCLabelIndex(0) {
 120   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 121
 122   if (Subtarget->isTargetDarwin()) {
 123     // Uses VFP for Thumb libfuncs if available.
 124     if (Subtarget->isThumb() && Subtarget->hasVFP2()) {
 125       // Single-precision floating-point arithmetic.
 126       setLibcallName(RTLIB::ADD_F32, "__addsf3vfp");
 127       setLibcallName(RTLIB::SUB_F32, "__subsf3vfp");
 128       setLibcallName(RTLIB::MUL_F32, "__mulsf3vfp");
 129       setLibcallName(RTLIB::DIV_F32, "__divsf3vfp");
 130
 131       // Double-precision floating-point arithmetic.
 132       setLibcallName(RTLIB::ADD_F64, "__adddf3vfp");
 133       setLibcallName(RTLIB::SUB_F64, "__subdf3vfp");
 134       setLibcallName(RTLIB::MUL_F64, "__muldf3vfp");
 135       setLibcallName(RTLIB::DIV_F64, "__divdf3vfp");
 136
 137       // Single-precision comparisons.
 138       setLibcallName(RTLIB::OEQ_F32, "__eqsf2vfp");
 139       setLibcallName(RTLIB::UNE_F32, "__nesf2vfp");
 140       setLibcallName(RTLIB::OLT_F32, "__ltsf2vfp");
 141       setLibcallName(RTLIB::OLE_F32, "__lesf2vfp");
 142       setLibcallName(RTLIB::OGE_F32, "__gesf2vfp");
 143       setLibcallName(RTLIB::OGT_F32, "__gtsf2vfp");
 144       setLibcallName(RTLIB::UO_F32,  "__unordsf2vfp");
 145       setLibcallName(RTLIB::O_F32,   "__unordsf2vfp");
 146
 147       setCmpLibcallCC(RTLIB::OEQ_F32, ISD::SETNE);
 148       setCmpLibcallCC(RTLIB::UNE_F32, ISD::SETNE);
 149       setCmpLibcallCC(RTLIB::OLT_F32, ISD::SETNE);
 150       setCmpLibcallCC(RTLIB::OLE_F32, ISD::SETNE);
 151       setCmpLibcallCC(RTLIB::OGE_F32, ISD::SETNE);
 152       setCmpLibcallCC(RTLIB::OGT_F32, ISD::SETNE);
 153       setCmpLibcallCC(RTLIB::UO_F32,  ISD::SETNE);
 154       setCmpLibcallCC(RTLIB::O_F32,   ISD::SETEQ);
 155
 156       // Double-precision comparisons.
 157       setLibcallName(RTLIB::OEQ_F64, "__eqdf2vfp");
 158       setLibcallName(RTLIB::UNE_F64, "__nedf2vfp");
 159       setLibcallName(RTLIB::OLT_F64, "__ltdf2vfp");
 160       setLibcallName(RTLIB::OLE_F64, "__ledf2vfp");
 161       setLibcallName(RTLIB::OGE_F64, "__gedf2vfp");
 162       setLibcallName(RTLIB::OGT_F64, "__gtdf2vfp");
 163       setLibcallName(RTLIB::UO_F64,  "__unorddf2vfp");
 164       setLibcallName(RTLIB::O_F64,   "__unorddf2vfp");
 165
 166       setCmpLibcallCC(RTLIB::OEQ_F64, ISD::SETNE);
 167       setCmpLibcallCC(RTLIB::UNE_F64, ISD::SETNE);
 168       setCmpLibcallCC(RTLIB::OLT_F64, ISD::SETNE);
 169       setCmpLibcallCC(RTLIB::OLE_F64, ISD::SETNE);
 170       setCmpLibcallCC(RTLIB::OGE_F64, ISD::SETNE);
 171       setCmpLibcallCC(RTLIB::OGT_F64, ISD::SETNE);
 172       setCmpLibcallCC(RTLIB::UO_F64,  ISD::SETNE);
 173       setCmpLibcallCC(RTLIB::O_F64,   ISD::SETEQ);
 174
 175       // Floating-point to integer conversions.
 176       // i64 conversions are done via library routines even when generating VFP
 177       // instructions, so use the same ones.
 178       setLibcallName(RTLIB::FPTOSINT_F64_I32, "__fixdfsivfp");
 179       setLibcallName(RTLIB::FPTOUINT_F64_I32, "__fixunsdfsivfp");
 180       setLibcallName(RTLIB::FPTOSINT_F32_I32, "__fixsfsivfp");
 181       setLibcallName(RTLIB::FPTOUINT_F32_I32, "__fixunssfsivfp");
 182
 183       // Conversions between floating types.
 184       setLibcallName(RTLIB::FPROUND_F64_F32, "__truncdfsf2vfp");
 185       setLibcallName(RTLIB::FPEXT_F32_F64,   "__extendsfdf2vfp");
 186
 187       // Integer to floating-point conversions.
 188       // i64 conversions are done via library routines even when generating VFP
 189       // instructions, so use the same ones.
 190       // FIXME: There appears to be some naming inconsistency in ARM libgcc:
 191       // e.g., __floatunsidf vs. __floatunssidfvfp.
 192       setLibcallName(RTLIB::SINTTOFP_I32_F64, "__floatsidfvfp");
 193       setLibcallName(RTLIB::UINTTOFP_I32_F64, "__floatunssidfvfp");
 194       setLibcallName(RTLIB::SINTTOFP_I32_F32, "__floatsisfvfp");
 195       setLibcallName(RTLIB::UINTTOFP_I32_F32, "__floatunssisfvfp");
 196     }
 197   }
 198
 199   // These libcalls are not available in 32-bit.
 200   setLibcallName(RTLIB::SHL_I128, 0);
 201   setLibcallName(RTLIB::SRL_I128, 0);
 202   setLibcallName(RTLIB::SRA_I128, 0);
 203
 204   if (Subtarget->isThumb1Only())
 205     addRegisterClass(MVT::i32, ARM::tGPRRegisterClass);
 206   else
 207     addRegisterClass(MVT::i32, ARM::GPRRegisterClass);
 208   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 209     addRegisterClass(MVT::f32, ARM::SPRRegisterClass);
 210     addRegisterClass(MVT::f64, ARM::DPRRegisterClass);
 211
 212     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 213   }
 214
 215   if (Subtarget->hasNEON()) {
 216     addDRTypeForNEON(MVT::v2f32);
 217     addDRTypeForNEON(MVT::v8i8);
 218     addDRTypeForNEON(MVT::v4i16);
 219     addDRTypeForNEON(MVT::v2i32);
 220     addDRTypeForNEON(MVT::v1i64);
 221
 222     addQRTypeForNEON(MVT::v4f32);
 223     addQRTypeForNEON(MVT::v2f64);
 224     addQRTypeForNEON(MVT::v16i8);
 225     addQRTypeForNEON(MVT::v8i16);
 226     addQRTypeForNEON(MVT::v4i32);
 227     addQRTypeForNEON(MVT::v2i64);
 228
 229     setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 230     setTargetDAGCombine(ISD::SHL);
 231     setTargetDAGCombine(ISD::SRL);
 232     setTargetDAGCombine(ISD::SRA);
 233     setTargetDAGCombine(ISD::SIGN_EXTEND);
 234     setTargetDAGCombine(ISD::ZERO_EXTEND);
 235     setTargetDAGCombine(ISD::ANY_EXTEND);
 236   }
 237
 238   computeRegisterProperties();
 239
 240   // ARM does not have f32 extending load.
 241   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 242
 243   // ARM does not have i1 sign extending load.
 244   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 245
 246   // ARM supports all 4 flavors of integer indexed load / store.
 247   if (!Subtarget->isThumb1Only()) {
 248     for (unsigned im = (unsigned)ISD::PRE_INC;
 249          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 250       setIndexedLoadAction(im,  MVT::i1,  Legal);
 251       setIndexedLoadAction(im,  MVT::i8,  Legal);
 252       setIndexedLoadAction(im,  MVT::i16, Legal);
 253       setIndexedLoadAction(im,  MVT::i32, Legal);
 254       setIndexedStoreAction(im, MVT::i1,  Legal);
 255       setIndexedStoreAction(im, MVT::i8,  Legal);
 256       setIndexedStoreAction(im, MVT::i16, Legal);
 257       setIndexedStoreAction(im, MVT::i32, Legal);
 258     }
 259   }
 260
 261   // i64 operation support.
 262   if (Subtarget->isThumb1Only()) {
 263     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 264     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 265     setOperationAction(ISD::MULHS,   MVT::i32, Expand);
 266     setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 267     setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 268   } else {
 269     setOperationAction(ISD::MUL,     MVT::i64, Expand);
 270     setOperationAction(ISD::MULHU,   MVT::i32, Expand);
 271     if (!Subtarget->hasV6Ops())
 272       setOperationAction(ISD::MULHS, MVT::i32, Expand);
 273   }
 274   setOperationAction(ISD::SHL_PARTS, MVT::i32, Expand);
 275   setOperationAction(ISD::SRA_PARTS, MVT::i32, Expand);
 276   setOperationAction(ISD::SRL_PARTS, MVT::i32, Expand);
 277   setOperationAction(ISD::SRL,       MVT::i64, Custom);
 278   setOperationAction(ISD::SRA,       MVT::i64, Custom);
 279
 280   // ARM does not have ROTL.
 281   setOperationAction(ISD::ROTL,  MVT::i32, Expand);
 282   setOperationAction(ISD::CTTZ,  MVT::i32, Expand);
 283   setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 284   if (!Subtarget->hasV5TOps() || Subtarget->isThumb1Only())
 285     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 286
 287   // Only ARMv6 has BSWAP.
 288   if (!Subtarget->hasV6Ops())
 289     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 290
 291   // These are expanded into libcalls.
 292   setOperationAction(ISD::SDIV,  MVT::i32, Expand);
 293   setOperationAction(ISD::UDIV,  MVT::i32, Expand);
 294   setOperationAction(ISD::SREM,  MVT::i32, Expand);
 295   setOperationAction(ISD::UREM,  MVT::i32, Expand);
 296   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 297   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 298
 299   // Support label based line numbers.
 300   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 301   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 302
 303   setOperationAction(ISD::GlobalAddress, MVT::i32,   Custom);
 304   setOperationAction(ISD::ConstantPool,  MVT::i32,   Custom);
 305   setOperationAction(ISD::GLOBAL_OFFSET_TABLE, MVT::i32, Custom);
 306   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 307
 308   // Use the default implementation.
 309   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 310   setOperationAction(ISD::VAARG,              MVT::Other, Expand);
 311   setOperationAction(ISD::VACOPY,             MVT::Other, Expand);
 312   setOperationAction(ISD::VAEND,              MVT::Other, Expand);
 313   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 314   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 315   setOperationAction(ISD::EHSELECTION,        MVT::i32,   Expand);
 316   // FIXME: Shouldn't need this, since no register is used, but the legalizer
 317   // doesn't yet know how to not do that for SjLj.
 318   setExceptionSelectorRegister(ARM::R0);
 319   if (Subtarget->isThumb())
 320     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 321   else
 322     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 323   setOperationAction(ISD::MEMBARRIER,         MVT::Other, Expand);
 324
 325   if (!Subtarget->hasV6Ops() && !Subtarget->isThumb2()) {
 326     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 327     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 328   }
 329   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 330
 331   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only())
 332     // Turn f64->i64 into FMRRD, i64 -> f64 to FMDRR iff target supports vfp2.
 333     setOperationAction(ISD::BIT_CONVERT, MVT::i64, Custom);
 334
 335   // We want to custom lower some of our intrinsics.
 336   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 337   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
 338   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
 339
 340   setOperationAction(ISD::SETCC,     MVT::i32, Expand);
 341   setOperationAction(ISD::SETCC,     MVT::f32, Expand);
 342   setOperationAction(ISD::SETCC,     MVT::f64, Expand);
 343   setOperationAction(ISD::SELECT,    MVT::i32, Expand);
 344   setOperationAction(ISD::SELECT,    MVT::f32, Expand);
 345   setOperationAction(ISD::SELECT,    MVT::f64, Expand);
 346   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 347   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 348   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 349
 350   setOperationAction(ISD::BRCOND,    MVT::Other, Expand);
 351   setOperationAction(ISD::BR_CC,     MVT::i32,   Custom);
 352   setOperationAction(ISD::BR_CC,     MVT::f32,   Custom);
 353   setOperationAction(ISD::BR_CC,     MVT::f64,   Custom);
 354   setOperationAction(ISD::BR_JT,     MVT::Other, Custom);
 355
 356   // We don't support sin/cos/fmod/copysign/pow
 357   setOperationAction(ISD::FSIN,      MVT::f64, Expand);
 358   setOperationAction(ISD::FSIN,      MVT::f32, Expand);
 359   setOperationAction(ISD::FCOS,      MVT::f32, Expand);
 360   setOperationAction(ISD::FCOS,      MVT::f64, Expand);
 361   setOperationAction(ISD::FREM,      MVT::f64, Expand);
 362   setOperationAction(ISD::FREM,      MVT::f32, Expand);
 363   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 364     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 365     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 366   }
 367   setOperationAction(ISD::FPOW,      MVT::f64, Expand);
 368   setOperationAction(ISD::FPOW,      MVT::f32, Expand);
 369
 370   // int <-> fp are custom expanded into bit_convert + ARMISD ops.
 371   if (!UseSoftFloat && Subtarget->hasVFP2() && !Subtarget->isThumb1Only()) {
 372     setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 373     setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 374     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 375     setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 376   }
 377
 378   // We have target-specific dag combine patterns for the following nodes:
 379   // ARMISD::FMRRD  - No need to call setTargetDAGCombine
 380   setTargetDAGCombine(ISD::ADD);
 381   setTargetDAGCombine(ISD::SUB);
 382
 383   setStackPointerRegisterToSaveRestore(ARM::SP);
 384   setSchedulingPreference(SchedulingForRegPressure);
 385   setIfCvtBlockSizeLimit(Subtarget->isThumb() ? 0 : 10);
 386   setIfCvtDupBlockSizeLimit(Subtarget->isThumb() ? 0 : 2);
 387
 388   if (!Subtarget->isThumb()) {
 389     // Use branch latency information to determine if-conversion limits.
 390     // FIXME: If-converter should use instruction latency of the branch being
 391     // eliminated to compute the threshold. For ARMv6, the branch "latency"
 392     // varies depending on whether it's dynamically or statically predicted
 393     // and on whether the destination is in the prefetch buffer.
 394     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 395     const InstrItineraryData &InstrItins = Subtarget->getInstrItineraryData();
 396     unsigned Latency= InstrItins.getLatency(TII->get(ARM::Bcc).getSchedClass());
 397     if (Latency > 1) {
 398       setIfCvtBlockSizeLimit(Latency-1);
 399       if (Latency > 2)
 400         setIfCvtDupBlockSizeLimit(Latency-2);
 401     } else {
 402       setIfCvtBlockSizeLimit(10);
 403       setIfCvtDupBlockSizeLimit(2);
 404     }
 405   }
 406
 407   maxStoresPerMemcpy = 1;   //// temporary - rewrite interface to use type
 408   // Do not enable CodePlacementOpt for now: it currently runs after the
 409   // ARMConstantIslandPass and messes up branch relaxation and placement
 410   // of constant islands.
 411   // benefitFromCodePlacementOpt = true;
 412 }
 413
 414 const char *ARMTargetLowering::getTargetNodeName(unsigned Opcode) const {
 415   switch (Opcode) {
 416   default: return 0;
 417   case ARMISD::Wrapper:       return "ARMISD::Wrapper";
 418   case ARMISD::WrapperJT:     return "ARMISD::WrapperJT";
 419   case ARMISD::CALL:          return "ARMISD::CALL";
 420   case ARMISD::CALL_PRED:     return "ARMISD::CALL_PRED";
 421   case ARMISD::CALL_NOLINK:   return "ARMISD::CALL_NOLINK";
 422   case ARMISD::tCALL:         return "ARMISD::tCALL";
 423   case ARMISD::BRCOND:        return "ARMISD::BRCOND";
 424   case ARMISD::BR_JT:         return "ARMISD::BR_JT";
 425   case ARMISD::BR2_JT:        return "ARMISD::BR2_JT";
 426   case ARMISD::RET_FLAG:      return "ARMISD::RET_FLAG";
 427   case ARMISD::PIC_ADD:       return "ARMISD::PIC_ADD";
 428   case ARMISD::CMP:           return "ARMISD::CMP";
 429   case ARMISD::CMPZ:          return "ARMISD::CMPZ";
 430   case ARMISD::CMPFP:         return "ARMISD::CMPFP";
 431   case ARMISD::CMPFPw0:       return "ARMISD::CMPFPw0";
 432   case ARMISD::FMSTAT:        return "ARMISD::FMSTAT";
 433   case ARMISD::CMOV:          return "ARMISD::CMOV";
 434   case ARMISD::CNEG:          return "ARMISD::CNEG";
 435
 436   case ARMISD::FTOSI:         return "ARMISD::FTOSI";
 437   case ARMISD::FTOUI:         return "ARMISD::FTOUI";
 438   case ARMISD::SITOF:         return "ARMISD::SITOF";
 439   case ARMISD::UITOF:         return "ARMISD::UITOF";
 440
 441   case ARMISD::SRL_FLAG:      return "ARMISD::SRL_FLAG";
 442   case ARMISD::SRA_FLAG:      return "ARMISD::SRA_FLAG";
 443   case ARMISD::RRX:           return "ARMISD::RRX";
 444
 445   case ARMISD::FMRRD:         return "ARMISD::FMRRD";
 446   case ARMISD::FMDRR:         return "ARMISD::FMDRR";
 447
 448   case ARMISD::THREAD_POINTER:return "ARMISD::THREAD_POINTER";
 449
 450   case ARMISD::DYN_ALLOC:     return "ARMISD::DYN_ALLOC";
 451
 452   case ARMISD::VCEQ:          return "ARMISD::VCEQ";
 453   case ARMISD::VCGE:          return "ARMISD::VCGE";
 454   case ARMISD::VCGEU:         return "ARMISD::VCGEU";
 455   case ARMISD::VCGT:          return "ARMISD::VCGT";
 456   case ARMISD::VCGTU:         return "ARMISD::VCGTU";
 457   case ARMISD::VTST:          return "ARMISD::VTST";
 458
 459   case ARMISD::VSHL:          return "ARMISD::VSHL";
 460   case ARMISD::VSHRs:         return "ARMISD::VSHRs";
 461   case ARMISD::VSHRu:         return "ARMISD::VSHRu";
 462   case ARMISD::VSHLLs:        return "ARMISD::VSHLLs";
 463   case ARMISD::VSHLLu:        return "ARMISD::VSHLLu";
 464   case ARMISD::VSHLLi:        return "ARMISD::VSHLLi";
 465   case ARMISD::VSHRN:         return "ARMISD::VSHRN";
 466   case ARMISD::VRSHRs:        return "ARMISD::VRSHRs";
 467   case ARMISD::VRSHRu:        return "ARMISD::VRSHRu";
 468   case ARMISD::VRSHRN:        return "ARMISD::VRSHRN";
 469   case ARMISD::VQSHLs:        return "ARMISD::VQSHLs";
 470   case ARMISD::VQSHLu:        return "ARMISD::VQSHLu";
 471   case ARMISD::VQSHLsu:       return "ARMISD::VQSHLsu";
 472   case ARMISD::VQSHRNs:       return "ARMISD::VQSHRNs";
 473   case ARMISD::VQSHRNu:       return "ARMISD::VQSHRNu";
 474   case ARMISD::VQSHRNsu:      return "ARMISD::VQSHRNsu";
 475   case ARMISD::VQRSHRNs:      return "ARMISD::VQRSHRNs";
 476   case ARMISD::VQRSHRNu:      return "ARMISD::VQRSHRNu";
 477   case ARMISD::VQRSHRNsu:     return "ARMISD::VQRSHRNsu";
 478   case ARMISD::VGETLANEu:     return "ARMISD::VGETLANEu";
 479   case ARMISD::VGETLANEs:     return "ARMISD::VGETLANEs";
 480   case ARMISD::VDUPLANEQ:     return "ARMISD::VDUPLANEQ";
 481   case ARMISD::VLD2D:         return "ARMISD::VLD2D";
 482   case ARMISD::VLD3D:         return "ARMISD::VLD3D";
 483   case ARMISD::VLD4D:         return "ARMISD::VLD4D";
 484   case ARMISD::VST2D:         return "ARMISD::VST2D";
 485   case ARMISD::VST3D:         return "ARMISD::VST3D";
 486   case ARMISD::VST4D:         return "ARMISD::VST4D";
 487   case ARMISD::VREV64:        return "ARMISD::VREV64";
 488   case ARMISD::VREV32:        return "ARMISD::VREV32";
 489   case ARMISD::VREV16:        return "ARMISD::VREV16";
 490   }
 491 }
 492
 493 /// getFunctionAlignment - Return the Log2 alignment of this function.
 494 unsigned ARMTargetLowering::getFunctionAlignment(const Function *F) const {
 495   return getTargetMachine().getSubtarget<ARMSubtarget>().isThumb() ? 1 : 2;
 496 }
 497
 498 //===----------------------------------------------------------------------===//
 499 // Lowering Code
 500 //===----------------------------------------------------------------------===//
 501
 502 /// IntCCToARMCC - Convert a DAG integer condition code to an ARM CC
 503 static ARMCC::CondCodes IntCCToARMCC(ISD::CondCode CC) {
 504   switch (CC) {
 505   default: llvm_unreachable("Unknown condition code!");
 506   case ISD::SETNE:  return ARMCC::NE;
 507   case ISD::SETEQ:  return ARMCC::EQ;
 508   case ISD::SETGT:  return ARMCC::GT;
 509   case ISD::SETGE:  return ARMCC::GE;
 510   case ISD::SETLT:  return ARMCC::LT;
 511   case ISD::SETLE:  return ARMCC::LE;
 512   case ISD::SETUGT: return ARMCC::HI;
 513   case ISD::SETUGE: return ARMCC::HS;
 514   case ISD::SETULT: return ARMCC::LO;
 515   case ISD::SETULE: return ARMCC::LS;
 516   }
 517 }
 518
 519 /// FPCCToARMCC - Convert a DAG fp condition code to an ARM CC. It
 520 /// returns true if the operands should be inverted to form the proper
 521 /// comparison.
 522 static bool FPCCToARMCC(ISD::CondCode CC, ARMCC::CondCodes &CondCode,
 523                         ARMCC::CondCodes &CondCode2) {
 524   bool Invert = false;
 525   CondCode2 = ARMCC::AL;
 526   switch (CC) {
 527   default: llvm_unreachable("Unknown FP condition!");
 528   case ISD::SETEQ:
 529   case ISD::SETOEQ: CondCode = ARMCC::EQ; break;
 530   case ISD::SETGT:
 531   case ISD::SETOGT: CondCode = ARMCC::GT; break;
 532   case ISD::SETGE:
 533   case ISD::SETOGE: CondCode = ARMCC::GE; break;
 534   case ISD::SETOLT: CondCode = ARMCC::MI; break;
 535   case ISD::SETOLE: CondCode = ARMCC::GT; Invert = true; break;
 536   case ISD::SETONE: CondCode = ARMCC::MI; CondCode2 = ARMCC::GT; break;
 537   case ISD::SETO:   CondCode = ARMCC::VC; break;
 538   case ISD::SETUO:  CondCode = ARMCC::VS; break;
 539   case ISD::SETUEQ: CondCode = ARMCC::EQ; CondCode2 = ARMCC::VS; break;
 540   case ISD::SETUGT: CondCode = ARMCC::HI; break;
 541   case ISD::SETUGE: CondCode = ARMCC::PL; break;
 542   case ISD::SETLT:
 543   case ISD::SETULT: CondCode = ARMCC::LT; break;
 544   case ISD::SETLE:
 545   case ISD::SETULE: CondCode = ARMCC::LE; break;
 546   case ISD::SETNE:
 547   case ISD::SETUNE: CondCode = ARMCC::NE; break;
 548   }
 549   return Invert;
 550 }
 551
 552 //===----------------------------------------------------------------------===//
 553 //                      Calling Convention Implementation
 554 //===----------------------------------------------------------------------===//
 555
 556 #include "ARMGenCallingConv.inc"
 557
 558 // APCS f64 is in register pairs, possibly split to stack
 559 static bool f64AssignAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 560                           CCValAssign::LocInfo &LocInfo,
 561                           CCState &State, bool CanFail) {
 562   static const unsigned RegList[] = { ARM::R0, ARM::R1, ARM::R2, ARM::R3 };
 563
 564   // Try to get the first register.
 565   if (unsigned Reg = State.AllocateReg(RegList, 4))
 566     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 567   else {
 568     // For the 2nd half of a v2f64, do not fail.
 569     if (CanFail)
 570       return false;
 571
 572     // Put the whole thing on the stack.
 573     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 574                                            State.AllocateStack(8, 4),
 575                                            LocVT, LocInfo));
 576     return true;
 577   }
 578
 579   // Try to get the second register.
 580   if (unsigned Reg = State.AllocateReg(RegList, 4))
 581     State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 582   else
 583     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 584                                            State.AllocateStack(4, 4),
 585                                            LocVT, LocInfo));
 586   return true;
 587 }
 588
 589 static bool CC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 590                                    CCValAssign::LocInfo &LocInfo,
 591                                    ISD::ArgFlagsTy &ArgFlags,
 592                                    CCState &State) {
 593   if (!f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 594     return false;
 595   if (LocVT == MVT::v2f64 &&
 596       !f64AssignAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 597     return false;
 598   return true;  // we handled it
 599 }
 600
 601 // AAPCS f64 is in aligned register pairs
 602 static bool f64AssignAAPCS(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 603                            CCValAssign::LocInfo &LocInfo,
 604                            CCState &State, bool CanFail) {
 605   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 606   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 607
 608   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 609   if (Reg == 0) {
 610     // For the 2nd half of a v2f64, do not just fail.
 611     if (CanFail)
 612       return false;
 613
 614     // Put the whole thing on the stack.
 615     State.addLoc(CCValAssign::getCustomMem(ValNo, ValVT,
 616                                            State.AllocateStack(8, 8),
 617                                            LocVT, LocInfo));
 618     return true;
 619   }
 620
 621   unsigned i;
 622   for (i = 0; i < 2; ++i)
 623     if (HiRegList[i] == Reg)
 624       break;
 625
 626   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 627   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 628                                          LocVT, LocInfo));
 629   return true;
 630 }
 631
 632 static bool CC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 633                                     CCValAssign::LocInfo &LocInfo,
 634                                     ISD::ArgFlagsTy &ArgFlags,
 635                                     CCState &State) {
 636   if (!f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, true))
 637     return false;
 638   if (LocVT == MVT::v2f64 &&
 639       !f64AssignAAPCS(ValNo, ValVT, LocVT, LocInfo, State, false))
 640     return false;
 641   return true;  // we handled it
 642 }
 643
 644 static bool f64RetAssign(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 645                          CCValAssign::LocInfo &LocInfo, CCState &State) {
 646   static const unsigned HiRegList[] = { ARM::R0, ARM::R2 };
 647   static const unsigned LoRegList[] = { ARM::R1, ARM::R3 };
 648
 649   unsigned Reg = State.AllocateReg(HiRegList, LoRegList, 2);
 650   if (Reg == 0)
 651     return false; // we didn't handle it
 652
 653   unsigned i;
 654   for (i = 0; i < 2; ++i)
 655     if (HiRegList[i] == Reg)
 656       break;
 657
 658   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, Reg, LocVT, LocInfo));
 659   State.addLoc(CCValAssign::getCustomReg(ValNo, ValVT, LoRegList[i],
 660                                          LocVT, LocInfo));
 661   return true;
 662 }
 663
 664 static bool RetCC_ARM_APCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 665                                       CCValAssign::LocInfo &LocInfo,
 666                                       ISD::ArgFlagsTy &ArgFlags,
 667                                       CCState &State) {
 668   if (!f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 669     return false;
 670   if (LocVT == MVT::v2f64 && !f64RetAssign(ValNo, ValVT, LocVT, LocInfo, State))
 671     return false;
 672   return true;  // we handled it
 673 }
 674
 675 static bool RetCC_ARM_AAPCS_Custom_f64(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
 676                                        CCValAssign::LocInfo &LocInfo,
 677                                        ISD::ArgFlagsTy &ArgFlags,
 678                                        CCState &State) {
 679   return RetCC_ARM_APCS_Custom_f64(ValNo, ValVT, LocVT, LocInfo, ArgFlags,
 680                                    State);
 681 }
 682
 683 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
 684 /// given CallingConvention value.
 685 CCAssignFn *ARMTargetLowering::CCAssignFnForNode(unsigned CC,
 686                                                  bool Return,
 687                                                  bool isVarArg) const {
 688   switch (CC) {
 689   default:
 690     llvm_unreachable("Unsupported calling convention");
 691   case CallingConv::C:
 692   case CallingConv::Fast:
 693     // Use target triple & subtarget features to do actual dispatch.
 694     if (Subtarget->isAAPCS_ABI()) {
 695       if (Subtarget->hasVFP2() &&
 696           FloatABIType == FloatABI::Hard && !isVarArg)
 697         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 698       else
 699         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 700     } else
 701         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 702   case CallingConv::ARM_AAPCS_VFP:
 703     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
 704   case CallingConv::ARM_AAPCS:
 705     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
 706   case CallingConv::ARM_APCS:
 707     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
 708   }
 709 }
 710
 711 /// LowerCallResult - Lower the result values of a call into the
 712 /// appropriate copies out of appropriate physical registers.
 713 SDValue
 714 ARMTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
 715                                    unsigned CallConv, bool isVarArg,
 716                                    const SmallVectorImpl<ISD::InputArg> &Ins,
 717                                    DebugLoc dl, SelectionDAG &DAG,
 718                                    SmallVectorImpl<SDValue> &InVals) {
 719
 720   // Assign locations to each value returned by this call.
 721   SmallVector<CCValAssign, 16> RVLocs;
 722   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
 723                  RVLocs, *DAG.getContext());
 724   CCInfo.AnalyzeCallResult(Ins,
 725                            CCAssignFnForNode(CallConv, /* Return*/ true,
 726                                              isVarArg));
 727
 728   // Copy all of the result registers out of their specified physreg.
 729   for (unsigned i = 0; i != RVLocs.size(); ++i) {
 730     CCValAssign VA = RVLocs[i];
 731
 732     SDValue Val;
 733     if (VA.needsCustom()) {
 734       // Handle f64 or half of a v2f64.
 735       SDValue Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 736                                       InFlag);
 737       Chain = Lo.getValue(1);
 738       InFlag = Lo.getValue(2);
 739       VA = RVLocs[++i]; // skip ahead to next loc
 740       SDValue Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32,
 741                                       InFlag);
 742       Chain = Hi.getValue(1);
 743       InFlag = Hi.getValue(2);
 744       Val = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
 745
 746       if (VA.getLocVT() == MVT::v2f64) {
 747         SDValue Vec = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
 748         Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 749                           DAG.getConstant(0, MVT::i32));
 750
 751         VA = RVLocs[++i]; // skip ahead to next loc
 752         Lo = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 753         Chain = Lo.getValue(1);
 754         InFlag = Lo.getValue(2);
 755         VA = RVLocs[++i]; // skip ahead to next loc
 756         Hi = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), MVT::i32, InFlag);
 757         Chain = Hi.getValue(1);
 758         InFlag = Hi.getValue(2);
 759         Val = DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
 760         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Vec, Val,
 761                           DAG.getConstant(1, MVT::i32));
 762       }
 763     } else {
 764       Val = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(), VA.getLocVT(),
 765                                InFlag);
 766       Chain = Val.getValue(1);
 767       InFlag = Val.getValue(2);
 768     }
 769
 770     switch (VA.getLocInfo()) {
 771     default: llvm_unreachable("Unknown loc info!");
 772     case CCValAssign::Full: break;
 773     case CCValAssign::BCvt:
 774       Val = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), Val);
 775       break;
 776     }
 777
 778     InVals.push_back(Val);
 779   }
 780
 781   return Chain;
 782 }
 783
 784 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
 785 /// by "Src" to address "Dst" of size "Size".  Alignment information is
 786 /// specified by the specific parameter attribute.  The copy will be passed as
 787 /// a byval function parameter.
 788 /// Sometimes what we are copying is the end of a larger object, the part that
 789 /// does not fit in registers.
 790 static SDValue
 791 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
 792                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
 793                           DebugLoc dl) {
 794   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
 795   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
 796                        /*AlwaysInline=*/false, NULL, 0, NULL, 0);
 797 }
 798
 799 /// LowerMemOpCallTo - Store the argument to the stack.
 800 SDValue
 801 ARMTargetLowering::LowerMemOpCallTo(SDValue Chain,
 802                                     SDValue StackPtr, SDValue Arg,
 803                                     DebugLoc dl, SelectionDAG &DAG,
 804                                     const CCValAssign &VA,
 805                                     ISD::ArgFlagsTy Flags) {
 806   unsigned LocMemOffset = VA.getLocMemOffset();
 807   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
 808   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
 809   if (Flags.isByVal()) {
 810     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
 811   }
 812   return DAG.getStore(Chain, dl, Arg, PtrOff,
 813                       PseudoSourceValue::getStack(), LocMemOffset);
 814 }
 815
 816 void ARMTargetLowering::PassF64ArgInRegs(DebugLoc dl, SelectionDAG &DAG,
 817                                          SDValue Chain, SDValue &Arg,
 818                                          RegsToPassVector &RegsToPass,
 819                                          CCValAssign &VA, CCValAssign &NextVA,
 820                                          SDValue &StackPtr,
 821                                          SmallVector<SDValue, 8> &MemOpChains,
 822                                          ISD::ArgFlagsTy Flags) {
 823
 824   SDValue fmrrd = DAG.getNode(ARMISD::FMRRD, dl,
 825                               DAG.getVTList(MVT::i32, MVT::i32), Arg);
 826   RegsToPass.push_back(std::make_pair(VA.getLocReg(), fmrrd));
 827
 828   if (NextVA.isRegLoc())
 829     RegsToPass.push_back(std::make_pair(NextVA.getLocReg(), fmrrd.getValue(1)));
 830   else {
 831     assert(NextVA.isMemLoc());
 832     if (StackPtr.getNode() == 0)
 833       StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 834
 835     MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, fmrrd.getValue(1),
 836                                            dl, DAG, NextVA,
 837                                            Flags));
 838   }
 839 }
 840
 841 /// LowerCall - Lowering a call into a callseq_start <-
 842 /// ARMISD:CALL <- callseq_end chain. Also add input and output parameter
 843 /// nodes.
 844 SDValue
 845 ARMTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
 846                              unsigned CallConv, bool isVarArg,
 847                              bool isTailCall,
 848                              const SmallVectorImpl<ISD::OutputArg> &Outs,
 849                              const SmallVectorImpl<ISD::InputArg> &Ins,
 850                              DebugLoc dl, SelectionDAG &DAG,
 851                              SmallVectorImpl<SDValue> &InVals) {
 852
 853   // Analyze operands of the call, assigning locations to each operand.
 854   SmallVector<CCValAssign, 16> ArgLocs;
 855   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
 856                  *DAG.getContext());
 857   CCInfo.AnalyzeCallOperands(Outs,
 858                              CCAssignFnForNode(CallConv, /* Return*/ false,
 859                                                isVarArg));
 860
 861   // Get a count of how many bytes are to be pushed on the stack.
 862   unsigned NumBytes = CCInfo.getNextStackOffset();
 863
 864   // Adjust the stack pointer for the new arguments...
 865   // These operations are automatically eliminated by the prolog/epilog pass
 866   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
 867
 868   SDValue StackPtr = DAG.getRegister(ARM::SP, MVT::i32);
 869
 870   RegsToPassVector RegsToPass;
 871   SmallVector<SDValue, 8> MemOpChains;
 872
 873   // Walk the register/memloc assignments, inserting copies/loads.  In the case
 874   // of tail call optimization, arguments are handled later.
 875   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size();
 876        i != e;
 877        ++i, ++realArgIdx) {
 878     CCValAssign &VA = ArgLocs[i];
 879     SDValue Arg = Outs[realArgIdx].Val;
 880     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
 881
 882     // Promote the value if needed.
 883     switch (VA.getLocInfo()) {
 884     default: llvm_unreachable("Unknown loc info!");
 885     case CCValAssign::Full: break;
 886     case CCValAssign::SExt:
 887       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
 888       break;
 889     case CCValAssign::ZExt:
 890       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
 891       break;
 892     case CCValAssign::AExt:
 893       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
 894       break;
 895     case CCValAssign::BCvt:
 896       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
 897       break;
 898     }
 899
 900     // f64 and v2f64 might be passed in i32 pairs and must be split into pieces
 901     if (VA.needsCustom()) {
 902       if (VA.getLocVT() == MVT::v2f64) {
 903         SDValue Op0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 904                                   DAG.getConstant(0, MVT::i32));
 905         SDValue Op1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
 906                                   DAG.getConstant(1, MVT::i32));
 907
 908         PassF64ArgInRegs(dl, DAG, Chain, Op0, RegsToPass,
 909                          VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 910
 911         VA = ArgLocs[++i]; // skip ahead to next loc
 912         if (VA.isRegLoc()) {
 913           PassF64ArgInRegs(dl, DAG, Chain, Op1, RegsToPass,
 914                            VA, ArgLocs[++i], StackPtr, MemOpChains, Flags);
 915         } else {
 916           assert(VA.isMemLoc());
 917           if (StackPtr.getNode() == 0)
 918             StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 919
 920           MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Op1,
 921                                                  dl, DAG, VA, Flags));
 922         }
 923       } else {
 924         PassF64ArgInRegs(dl, DAG, Chain, Arg, RegsToPass, VA, ArgLocs[++i],
 925                          StackPtr, MemOpChains, Flags);
 926       }
 927     } else if (VA.isRegLoc()) {
 928       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
 929     } else {
 930       assert(VA.isMemLoc());
 931       if (StackPtr.getNode() == 0)
 932         StackPtr = DAG.getCopyFromReg(Chain, dl, ARM::SP, getPointerTy());
 933
 934       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
 935                                              dl, DAG, VA, Flags));
 936     }
 937   }
 938
 939   if (!MemOpChains.empty())
 940     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
 941                         &MemOpChains[0], MemOpChains.size());
 942
 943   // Build a sequence of copy-to-reg nodes chained together with token chain
 944   // and flag operands which copy the outgoing args into the appropriate regs.
 945   SDValue InFlag;
 946   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
 947     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
 948                              RegsToPass[i].second, InFlag);
 949     InFlag = Chain.getValue(1);
 950   }
 951
 952   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
 953   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
 954   // node so that legalize doesn't hack it.
 955   bool isDirect = false;
 956   bool isARMFunc = false;
 957   bool isLocalARMFunc = false;
 958   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
 959     GlobalValue *GV = G->getGlobal();
 960     isDirect = true;
 961     bool isExt = GV->isDeclaration() || GV->isWeakForLinker();
 962     bool isStub = (isExt && Subtarget->isTargetDarwin()) &&
 963                    getTargetMachine().getRelocationModel() != Reloc::Static;
 964     isARMFunc = !Subtarget->isThumb() || isStub;
 965     // ARM call to a local ARM function is predicable.
 966     isLocalARMFunc = !Subtarget->isThumb() && !isExt;
 967     // tBX takes a register source operand.
 968     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
 969       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
 970                                                            ARMCP::CPStub, 4);
 971       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
 972       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
 973       Callee = DAG.getLoad(getPointerTy(), dl,
 974                            DAG.getEntryNode(), CPAddr, NULL, 0);
 975       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 976       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
 977                            getPointerTy(), Callee, PICLabel);
 978    } else
 979       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy());
 980   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
 981     isDirect = true;
 982     bool isStub = Subtarget->isTargetDarwin() &&
 983                   getTargetMachine().getRelocationModel() != Reloc::Static;
 984     isARMFunc = !Subtarget->isThumb() || isStub;
 985     // tBX takes a register source operand.
 986     const char *Sym = S->getSymbol();
 987     if (isARMFunc && Subtarget->isThumb1Only() && !Subtarget->hasV5TOps()) {
 988       ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
 989                                                           Sym, ARMPCLabelIndex,
 990                                                            ARMCP::CPStub, 4);
 991       SDValue CPAddr = DAG.getTargetConstantPool(CPV, getPointerTy(), 4);
 992       CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
 993       Callee = DAG.getLoad(getPointerTy(), dl,
 994                            DAG.getEntryNode(), CPAddr, NULL, 0);
 995       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
 996       Callee = DAG.getNode(ARMISD::PIC_ADD, dl,
 997                            getPointerTy(), Callee, PICLabel);
 998     } else
 999       Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy());
1000   }
1001
1002   // FIXME: handle tail calls differently.
1003   unsigned CallOpc;
1004   if (Subtarget->isThumb()) {
1005     if ((!isDirect || isARMFunc) && !Subtarget->hasV5TOps())
1006       CallOpc = ARMISD::CALL_NOLINK;
1007     else
1008       CallOpc = isARMFunc ? ARMISD::CALL : ARMISD::tCALL;
1009   } else {
1010     CallOpc = (isDirect || Subtarget->hasV5TOps())
1011       ? (isLocalARMFunc ? ARMISD::CALL_PRED : ARMISD::CALL)
1012       : ARMISD::CALL_NOLINK;
1013   }
1014   if (CallOpc == ARMISD::CALL_NOLINK && !Subtarget->isThumb1Only()) {
1015     // implicit def LR - LR mustn't be allocated as GRP:$dst of CALL_NOLINK
1016     Chain = DAG.getCopyToReg(Chain, dl, ARM::LR, DAG.getUNDEF(MVT::i32),InFlag);
1017     InFlag = Chain.getValue(1);
1018   }
1019
1020   std::vector<SDValue> Ops;
1021   Ops.push_back(Chain);
1022   Ops.push_back(Callee);
1023
1024   // Add argument registers to the end of the list so that they are known live
1025   // into the call.
1026   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1027     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1028                                   RegsToPass[i].second.getValueType()));
1029
1030   if (InFlag.getNode())
1031     Ops.push_back(InFlag);
1032   // Returns a chain and a flag for retval copy to use.
1033   Chain = DAG.getNode(CallOpc, dl, DAG.getVTList(MVT::Other, MVT::Flag),
1034                       &Ops[0], Ops.size());
1035   InFlag = Chain.getValue(1);
1036
1037   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
1038                              DAG.getIntPtrConstant(0, true), InFlag);
1039   if (!Ins.empty())
1040     InFlag = Chain.getValue(1);
1041
1042   // Handle result values, copying them out of physregs into vregs that we
1043   // return.
1044   return LowerCallResult(Chain, InFlag, CallConv, isVarArg, Ins,
1045                          dl, DAG, InVals);
1046 }
1047
1048 SDValue
1049 ARMTargetLowering::LowerReturn(SDValue Chain,
1050                                unsigned CallConv, bool isVarArg,
1051                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1052                                DebugLoc dl, SelectionDAG &DAG) {
1053
1054   // CCValAssign - represent the assignment of the return value to a location.
1055   SmallVector<CCValAssign, 16> RVLocs;
1056
1057   // CCState - Info about the registers and stack slots.
1058   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
1059                  *DAG.getContext());
1060
1061   // Analyze outgoing return values.
1062   CCInfo.AnalyzeReturn(Outs, CCAssignFnForNode(CallConv, /* Return */ true,
1063                                                isVarArg));
1064
1065   // If this is the first return lowered for this function, add
1066   // the regs to the liveout set for the function.
1067   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1068     for (unsigned i = 0; i != RVLocs.size(); ++i)
1069       if (RVLocs[i].isRegLoc())
1070         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1071   }
1072
1073   SDValue Flag;
1074
1075   // Copy the result values into the output registers.
1076   for (unsigned i = 0, realRVLocIdx = 0;
1077        i != RVLocs.size();
1078        ++i, ++realRVLocIdx) {
1079     CCValAssign &VA = RVLocs[i];
1080     assert(VA.isRegLoc() && "Can only return in registers!");
1081
1082     SDValue Arg = Outs[realRVLocIdx].Val;
1083
1084     switch (VA.getLocInfo()) {
1085     default: llvm_unreachable("Unknown loc info!");
1086     case CCValAssign::Full: break;
1087     case CCValAssign::BCvt:
1088       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getLocVT(), Arg);
1089       break;
1090     }
1091
1092     if (VA.needsCustom()) {
1093       if (VA.getLocVT() == MVT::v2f64) {
1094         // Extract the first half and return it in two registers.
1095         SDValue Half = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1096                                    DAG.getConstant(0, MVT::i32));
1097         SDValue HalfGPRs = DAG.getNode(ARMISD::FMRRD, dl,
1098                                        DAG.getVTList(MVT::i32, MVT::i32), Half);
1099
1100         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), HalfGPRs, Flag);
1101         Flag = Chain.getValue(1);
1102         VA = RVLocs[++i]; // skip ahead to next loc
1103         Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
1104                                  HalfGPRs.getValue(1), Flag);
1105         Flag = Chain.getValue(1);
1106         VA = RVLocs[++i]; // skip ahead to next loc
1107
1108         // Extract the 2nd half and fall through to handle it as an f64 value.
1109         Arg = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Arg,
1110                           DAG.getConstant(1, MVT::i32));
1111       }
1112       // Legalize ret f64 -> ret 2 x i32.  We always have fmrrd if f64 is
1113       // available.
1114       SDValue fmrrd = DAG.getNode(ARMISD::FMRRD, dl,
1115                                   DAG.getVTList(MVT::i32, MVT::i32), &Arg, 1);
1116       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd, Flag);
1117       Flag = Chain.getValue(1);
1118       VA = RVLocs[++i]; // skip ahead to next loc
1119       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), fmrrd.getValue(1),
1120                                Flag);
1121     } else
1122       Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
1123
1124     // Guarantee that all emitted copies are
1125     // stuck together, avoiding something bad.
1126     Flag = Chain.getValue(1);
1127   }
1128
1129   SDValue result;
1130   if (Flag.getNode())
1131     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
1132   else // Return Void
1133     result = DAG.getNode(ARMISD::RET_FLAG, dl, MVT::Other, Chain);
1134
1135   return result;
1136 }
1137
1138 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
1139 // their target counterpart wrapped in the ARMISD::Wrapper node. Suppose N is
1140 // one of the above mentioned nodes. It has to be wrapped because otherwise
1141 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
1142 // be used to form addressing mode. These wrapped nodes will be selected
1143 // into MOVi.
1144 static SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) {
1145   EVT PtrVT = Op.getValueType();
1146   // FIXME there is no actual debug info here
1147   DebugLoc dl = Op.getDebugLoc();
1148   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1149   SDValue Res;
1150   if (CP->isMachineConstantPoolEntry())
1151     Res = DAG.getTargetConstantPool(CP->getMachineCPVal(), PtrVT,
1152                                     CP->getAlignment());
1153   else
1154     Res = DAG.getTargetConstantPool(CP->getConstVal(), PtrVT,
1155                                     CP->getAlignment());
1156   return DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Res);
1157 }
1158
1159 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
1160 SDValue
1161 ARMTargetLowering::LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA,
1162                                                  SelectionDAG &DAG) {
1163   DebugLoc dl = GA->getDebugLoc();
1164   EVT PtrVT = getPointerTy();
1165   unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1166   ARMConstantPoolValue *CPV =
1167     new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
1168                              PCAdj, "tlsgd", true);
1169   SDValue Argument = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1170   Argument = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Argument);
1171   Argument = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Argument, NULL, 0);
1172   SDValue Chain = Argument.getValue(1);
1173
1174   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1175   Argument = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Argument, PICLabel);
1176
1177   // call __tls_get_addr.
1178   ArgListTy Args;
1179   ArgListEntry Entry;
1180   Entry.Node = Argument;
1181   Entry.Ty = (const Type *) Type::getInt32Ty(*DAG.getContext());
1182   Args.push_back(Entry);
1183   // FIXME: is there useful debug info available here?
1184   std::pair<SDValue, SDValue> CallResult =
1185     LowerCallTo(Chain, (const Type *) Type::getInt32Ty(*DAG.getContext()), false, false, false, false,
1186                 0, CallingConv::C, false, /*isReturnValueUsed=*/true,
1187                 DAG.getExternalSymbol("__tls_get_addr", PtrVT), Args, DAG, dl);
1188   return CallResult.first;
1189 }
1190
1191 // Lower ISD::GlobalTLSAddress using the "initial exec" or
1192 // "local exec" model.
1193 SDValue
1194 ARMTargetLowering::LowerToTLSExecModels(GlobalAddressSDNode *GA,
1195                                         SelectionDAG &DAG) {
1196   GlobalValue *GV = GA->getGlobal();
1197   DebugLoc dl = GA->getDebugLoc();
1198   SDValue Offset;
1199   SDValue Chain = DAG.getEntryNode();
1200   EVT PtrVT = getPointerTy();
1201   // Get the Thread Pointer
1202   SDValue ThreadPointer = DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1203
1204   if (GV->isDeclaration()) {
1205     // initial exec model
1206     unsigned char PCAdj = Subtarget->isThumb() ? 4 : 8;
1207     ARMConstantPoolValue *CPV =
1208       new ARMConstantPoolValue(GA->getGlobal(), ARMPCLabelIndex, ARMCP::CPValue,
1209                                PCAdj, "gottpoff", true);
1210     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1211     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1212     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1213     Chain = Offset.getValue(1);
1214
1215     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1216     Offset = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Offset, PICLabel);
1217
1218     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1219   } else {
1220     // local exec model
1221     ARMConstantPoolValue *CPV =
1222       new ARMConstantPoolValue(GV, ARMCP::CPValue, "tpoff");
1223     Offset = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1224     Offset = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, Offset);
1225     Offset = DAG.getLoad(PtrVT, dl, Chain, Offset, NULL, 0);
1226   }
1227
1228   // The address of the thread local variable is the add of the thread
1229   // pointer with the offset of the variable.
1230   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
1231 }
1232
1233 SDValue
1234 ARMTargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) {
1235   // TODO: implement the "local dynamic" model
1236   assert(Subtarget->isTargetELF() &&
1237          "TLS not implemented for non-ELF targets");
1238   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1239   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
1240   // otherwise use the "Local Exec" TLS Model
1241   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
1242     return LowerToTLSGeneralDynamicModel(GA, DAG);
1243   else
1244     return LowerToTLSExecModels(GA, DAG);
1245 }
1246
1247 SDValue ARMTargetLowering::LowerGlobalAddressELF(SDValue Op,
1248                                                  SelectionDAG &DAG) {
1249   EVT PtrVT = getPointerTy();
1250   DebugLoc dl = Op.getDebugLoc();
1251   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1252   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1253   if (RelocM == Reloc::PIC_) {
1254     bool UseGOTOFF = GV->hasLocalLinkage() || GV->hasHiddenVisibility();
1255     ARMConstantPoolValue *CPV =
1256       new ARMConstantPoolValue(GV, ARMCP::CPValue, UseGOTOFF ? "GOTOFF":"GOT");
1257     SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1258     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1259     SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
1260                                  CPAddr, NULL, 0);
1261     SDValue Chain = Result.getValue(1);
1262     SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(PtrVT);
1263     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result, GOT);
1264     if (!UseGOTOFF)
1265       Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
1266     return Result;
1267   } else {
1268     SDValue CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1269     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1270     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1271   }
1272 }
1273
1274 /// GVIsIndirectSymbol - true if the GV will be accessed via an indirect symbol
1275 /// even in non-static mode.
1276 static bool GVIsIndirectSymbol(GlobalValue *GV, Reloc::Model RelocM) {
1277   // If symbol visibility is hidden, the extra load is not needed if
1278   // the symbol is definitely defined in the current translation unit.
1279   bool isDecl = GV->isDeclaration() || GV->hasAvailableExternallyLinkage();
1280   if (GV->hasHiddenVisibility() && (!isDecl && !GV->hasCommonLinkage()))
1281     return false;
1282   return RelocM != Reloc::Static && (isDecl || GV->isWeakForLinker());
1283 }
1284
1285 SDValue ARMTargetLowering::LowerGlobalAddressDarwin(SDValue Op,
1286                                                     SelectionDAG &DAG) {
1287   EVT PtrVT = getPointerTy();
1288   DebugLoc dl = Op.getDebugLoc();
1289   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1290   Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1291   bool IsIndirect = GVIsIndirectSymbol(GV, RelocM);
1292   SDValue CPAddr;
1293   if (RelocM == Reloc::Static)
1294     CPAddr = DAG.getTargetConstantPool(GV, PtrVT, 4);
1295   else {
1296     unsigned PCAdj = (RelocM != Reloc::PIC_)
1297       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1298     ARMCP::ARMCPKind Kind = IsIndirect ? ARMCP::CPNonLazyPtr
1299       : ARMCP::CPValue;
1300     ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, ARMPCLabelIndex,
1301                                                          Kind, PCAdj);
1302     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1303   }
1304   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1305
1306   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1307   SDValue Chain = Result.getValue(1);
1308
1309   if (RelocM == Reloc::PIC_) {
1310     SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1311     Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1312   }
1313   if (IsIndirect)
1314     Result = DAG.getLoad(PtrVT, dl, Chain, Result, NULL, 0);
1315
1316   return Result;
1317 }
1318
1319 SDValue ARMTargetLowering::LowerGLOBAL_OFFSET_TABLE(SDValue Op,
1320                                                     SelectionDAG &DAG){
1321   assert(Subtarget->isTargetELF() &&
1322          "GLOBAL OFFSET TABLE not implemented for non-ELF targets");
1323   EVT PtrVT = getPointerTy();
1324   DebugLoc dl = Op.getDebugLoc();
1325   unsigned PCAdj = Subtarget->isThumb() ? 4 : 8;
1326   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(*DAG.getContext(),
1327                                                        "_GLOBAL_OFFSET_TABLE_",
1328                                                        ARMPCLabelIndex,
1329                                                        ARMCP::CPValue, PCAdj);
1330   SDValue CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1331   CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1332   SDValue Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1333   SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1334   return DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1335 }
1336
1337 static SDValue LowerNeonVLDIntrinsic(SDValue Op, SelectionDAG &DAG,
1338                                      unsigned Opcode) {
1339   SDNode *Node = Op.getNode();
1340   EVT VT = Node->getValueType(0);
1341   DebugLoc dl = Op.getDebugLoc();
1342
1343   if (!VT.is64BitVector())
1344     return SDValue(); // unimplemented
1345
1346   SDValue Ops[] = { Node->getOperand(0),
1347                     Node->getOperand(2) };
1348   return DAG.getNode(Opcode, dl, Node->getVTList(), Ops, 2);
1349 }
1350
1351 static SDValue LowerNeonVSTIntrinsic(SDValue Op, SelectionDAG &DAG,
1352                                      unsigned Opcode, unsigned NumVecs) {
1353   SDNode *Node = Op.getNode();
1354   EVT VT = Node->getOperand(3).getValueType();
1355   DebugLoc dl = Op.getDebugLoc();
1356
1357   if (!VT.is64BitVector())
1358     return SDValue(); // unimplemented
1359
1360   SmallVector<SDValue, 6> Ops;
1361   Ops.push_back(Node->getOperand(0));
1362   Ops.push_back(Node->getOperand(2));
1363   for (unsigned N = 0; N < NumVecs; ++N)
1364     Ops.push_back(Node->getOperand(N + 3));
1365   return DAG.getNode(Opcode, dl, MVT::Other, Ops.data(), Ops.size());
1366 }
1367
1368 SDValue
1369 ARMTargetLowering::LowerINTRINSIC_W_CHAIN(SDValue Op, SelectionDAG &DAG) {
1370   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
1371   switch (IntNo) {
1372   case Intrinsic::arm_neon_vld2:
1373     return LowerNeonVLDIntrinsic(Op, DAG, ARMISD::VLD2D);
1374   case Intrinsic::arm_neon_vld3:
1375     return LowerNeonVLDIntrinsic(Op, DAG, ARMISD::VLD3D);
1376   case Intrinsic::arm_neon_vld4:
1377     return LowerNeonVLDIntrinsic(Op, DAG, ARMISD::VLD4D);
1378   case Intrinsic::arm_neon_vst2:
1379     return LowerNeonVSTIntrinsic(Op, DAG, ARMISD::VST2D, 2);
1380   case Intrinsic::arm_neon_vst3:
1381     return LowerNeonVSTIntrinsic(Op, DAG, ARMISD::VST3D, 3);
1382   case Intrinsic::arm_neon_vst4:
1383     return LowerNeonVSTIntrinsic(Op, DAG, ARMISD::VST4D, 4);
1384   default: return SDValue();    // Don't custom lower most intrinsics.
1385   }
1386 }
1387
1388 SDValue
1389 ARMTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) {
1390   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1391   DebugLoc dl = Op.getDebugLoc();
1392   switch (IntNo) {
1393   default: return SDValue();    // Don't custom lower most intrinsics.
1394   case Intrinsic::arm_thread_pointer: {
1395     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1396     return DAG.getNode(ARMISD::THREAD_POINTER, dl, PtrVT);
1397   }
1398   case Intrinsic::eh_sjlj_lsda: {
1399     // blah. horrible, horrible hack with the forced magic name.
1400     // really need to clean this up. It belongs in the target-independent
1401     // layer somehow that doesn't require the coupling with the asm
1402     // printer.
1403     MachineFunction &MF = DAG.getMachineFunction();
1404     EVT PtrVT = getPointerTy();
1405     DebugLoc dl = Op.getDebugLoc();
1406     Reloc::Model RelocM = getTargetMachine().getRelocationModel();
1407     SDValue CPAddr;
1408     unsigned PCAdj = (RelocM != Reloc::PIC_)
1409       ? 0 : (Subtarget->isThumb() ? 4 : 8);
1410     ARMCP::ARMCPKind Kind = ARMCP::CPValue;
1411     // Save off the LSDA name for the AsmPrinter to use when it's time
1412     // to emit the table
1413     std::string LSDAName = "L_lsda_";
1414     LSDAName += MF.getFunction()->getName();
1415     ARMConstantPoolValue *CPV =
1416       new ARMConstantPoolValue(*DAG.getContext(), LSDAName.c_str(),
1417                                ARMPCLabelIndex, Kind, PCAdj);
1418     CPAddr = DAG.getTargetConstantPool(CPV, PtrVT, 4);
1419     CPAddr = DAG.getNode(ARMISD::Wrapper, dl, MVT::i32, CPAddr);
1420     SDValue Result =
1421       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), CPAddr, NULL, 0);
1422     SDValue Chain = Result.getValue(1);
1423
1424     if (RelocM == Reloc::PIC_) {
1425       SDValue PICLabel = DAG.getConstant(ARMPCLabelIndex++, MVT::i32);
1426       Result = DAG.getNode(ARMISD::PIC_ADD, dl, PtrVT, Result, PICLabel);
1427     }
1428     return Result;
1429   }
1430   case Intrinsic::eh_sjlj_setjmp:
1431     return DAG.getNode(ARMISD::EH_SJLJ_SETJMP, dl, MVT::i32, Op.getOperand(1));
1432   }
1433 }
1434
1435 static SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
1436                             unsigned VarArgsFrameIndex) {
1437   // vastart just stores the address of the VarArgsFrameIndex slot into the
1438   // memory location argument.
1439   DebugLoc dl = Op.getDebugLoc();
1440   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1441   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1442   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1443   return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1444 }
1445
1446 SDValue
1447 ARMTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) {
1448   SDNode *Node = Op.getNode();
1449   DebugLoc dl = Node->getDebugLoc();
1450   EVT VT = Node->getValueType(0);
1451   SDValue Chain = Op.getOperand(0);
1452   SDValue Size  = Op.getOperand(1);
1453   SDValue Align = Op.getOperand(2);
1454
1455   // Chain the dynamic stack allocation so that it doesn't modify the stack
1456   // pointer when other instructions are using the stack.
1457   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true));
1458
1459   unsigned AlignVal = cast<ConstantSDNode>(Align)->getZExtValue();
1460   unsigned StackAlign = getTargetMachine().getFrameInfo()->getStackAlignment();
1461   if (AlignVal > StackAlign)
1462     // Do this now since selection pass cannot introduce new target
1463     // independent node.
1464     Align = DAG.getConstant(-(uint64_t)AlignVal, VT);
1465
1466   // In Thumb1 mode, there isn't a "sub r, sp, r" instruction, we will end up
1467   // using a "add r, sp, r" instead. Negate the size now so we don't have to
1468   // do even more horrible hack later.
1469   MachineFunction &MF = DAG.getMachineFunction();
1470   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1471   if (AFI->isThumb1OnlyFunction()) {
1472     bool Negate = true;
1473     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Size);
1474     if (C) {
1475       uint32_t Val = C->getZExtValue();
1476       if (Val <= 508 && ((Val & 3) == 0))
1477         Negate = false;
1478     }
1479     if (Negate)
1480       Size = DAG.getNode(ISD::SUB, dl, VT, DAG.getConstant(0, VT), Size);
1481   }
1482
1483   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1484   SDValue Ops1[] = { Chain, Size, Align };
1485   SDValue Res = DAG.getNode(ARMISD::DYN_ALLOC, dl, VTList, Ops1, 3);
1486   Chain = Res.getValue(1);
1487   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
1488                              DAG.getIntPtrConstant(0, true), SDValue());
1489   SDValue Ops2[] = { Res, Chain };
1490   return DAG.getMergeValues(Ops2, 2, dl);
1491 }
1492
1493 SDValue
1494 ARMTargetLowering::GetF64FormalArgument(CCValAssign &VA, CCValAssign &NextVA,
1495                                         SDValue &Root, SelectionDAG &DAG,
1496                                         DebugLoc dl) {
1497   MachineFunction &MF = DAG.getMachineFunction();
1498   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1499
1500   TargetRegisterClass *RC;
1501   if (AFI->isThumb1OnlyFunction())
1502     RC = ARM::tGPRRegisterClass;
1503   else
1504     RC = ARM::GPRRegisterClass;
1505
1506   // Transform the arguments stored in physical registers into virtual ones.
1507   unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1508   SDValue ArgValue = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1509
1510   SDValue ArgValue2;
1511   if (NextVA.isMemLoc()) {
1512     unsigned ArgSize = NextVA.getLocVT().getSizeInBits()/8;
1513     MachineFrameInfo *MFI = MF.getFrameInfo();
1514     int FI = MFI->CreateFixedObject(ArgSize, NextVA.getLocMemOffset());
1515
1516     // Create load node to retrieve arguments from the stack.
1517     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1518     ArgValue2 = DAG.getLoad(MVT::i32, dl, Root, FIN, NULL, 0);
1519   } else {
1520     Reg = MF.addLiveIn(NextVA.getLocReg(), RC);
1521     ArgValue2 = DAG.getCopyFromReg(Root, dl, Reg, MVT::i32);
1522   }
1523
1524   return DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, ArgValue, ArgValue2);
1525 }
1526
1527 SDValue
1528 ARMTargetLowering::LowerFormalArguments(SDValue Chain,
1529                                         unsigned CallConv, bool isVarArg,
1530                                         const SmallVectorImpl<ISD::InputArg>
1531                                           &Ins,
1532                                         DebugLoc dl, SelectionDAG &DAG,
1533                                         SmallVectorImpl<SDValue> &InVals) {
1534
1535   MachineFunction &MF = DAG.getMachineFunction();
1536   MachineFrameInfo *MFI = MF.getFrameInfo();
1537
1538   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1539
1540   // Assign locations to all of the incoming arguments.
1541   SmallVector<CCValAssign, 16> ArgLocs;
1542   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1543                  *DAG.getContext());
1544   CCInfo.AnalyzeFormalArguments(Ins,
1545                                 CCAssignFnForNode(CallConv, /* Return*/ false,
1546                                                   isVarArg));
1547
1548   SmallVector<SDValue, 16> ArgValues;
1549
1550   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1551     CCValAssign &VA = ArgLocs[i];
1552
1553     // Arguments stored in registers.
1554     if (VA.isRegLoc()) {
1555       EVT RegVT = VA.getLocVT();
1556
1557       SDValue ArgValue;
1558       if (VA.needsCustom()) {
1559         // f64 and vector types are split up into multiple registers or
1560         // combinations of registers and stack slots.
1561         RegVT = MVT::i32;
1562
1563         if (VA.getLocVT() == MVT::v2f64) {
1564           SDValue ArgValue1 = GetF64FormalArgument(VA, ArgLocs[++i],
1565                                                    Chain, DAG, dl);
1566           VA = ArgLocs[++i]; // skip ahead to next loc
1567           SDValue ArgValue2 = GetF64FormalArgument(VA, ArgLocs[++i],
1568                                                    Chain, DAG, dl);
1569           ArgValue = DAG.getNode(ISD::UNDEF, dl, MVT::v2f64);
1570           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1571                                  ArgValue, ArgValue1, DAG.getIntPtrConstant(0));
1572           ArgValue = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64,
1573                                  ArgValue, ArgValue2, DAG.getIntPtrConstant(1));
1574         } else
1575           ArgValue = GetF64FormalArgument(VA, ArgLocs[++i], Chain, DAG, dl);
1576
1577       } else {
1578         TargetRegisterClass *RC;
1579
1580         if (RegVT == MVT::f32)
1581           RC = ARM::SPRRegisterClass;
1582         else if (RegVT == MVT::f64)
1583           RC = ARM::DPRRegisterClass;
1584         else if (RegVT == MVT::v2f64)
1585           RC = ARM::QPRRegisterClass;
1586         else if (RegVT == MVT::i32)
1587           RC = (AFI->isThumb1OnlyFunction() ?
1588                 ARM::tGPRRegisterClass : ARM::GPRRegisterClass);
1589         else
1590           llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
1591
1592         // Transform the arguments in physical registers into virtual ones.
1593         unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1594         ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1595       }
1596
1597       // If this is an 8 or 16-bit value, it is really passed promoted
1598       // to 32 bits.  Insert an assert[sz]ext to capture this, then
1599       // truncate to the right size.
1600       switch (VA.getLocInfo()) {
1601       default: llvm_unreachable("Unknown loc info!");
1602       case CCValAssign::Full: break;
1603       case CCValAssign::BCvt:
1604         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1605         break;
1606       case CCValAssign::SExt:
1607         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1608                                DAG.getValueType(VA.getValVT()));
1609         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1610         break;
1611       case CCValAssign::ZExt:
1612         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1613                                DAG.getValueType(VA.getValVT()));
1614         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1615         break;
1616       }
1617
1618       InVals.push_back(ArgValue);
1619
1620     } else { // VA.isRegLoc()
1621
1622       // sanity check
1623       assert(VA.isMemLoc());
1624       assert(VA.getValVT() != MVT::i64 && "i64 should already be lowered");
1625
1626       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
1627       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset());
1628
1629       // Create load nodes to retrieve arguments from the stack.
1630       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1631       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN, NULL, 0));
1632     }
1633   }
1634
1635   // varargs
1636   if (isVarArg) {
1637     static const unsigned GPRArgRegs[] = {
1638       ARM::R0, ARM::R1, ARM::R2, ARM::R3
1639     };
1640
1641     unsigned NumGPRs = CCInfo.getFirstUnallocated
1642       (GPRArgRegs, sizeof(GPRArgRegs) / sizeof(GPRArgRegs[0]));
1643
1644     unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1645     unsigned VARegSize = (4 - NumGPRs) * 4;
1646     unsigned VARegSaveSize = (VARegSize + Align - 1) & ~(Align - 1);
1647     unsigned ArgOffset = 0;
1648     if (VARegSaveSize) {
1649       // If this function is vararg, store any remaining integer argument regs
1650       // to their spots on the stack so that they may be loaded by deferencing
1651       // the result of va_next.
1652       AFI->setVarArgsRegSaveSize(VARegSaveSize);
1653       ArgOffset = CCInfo.getNextStackOffset();
1654       VarArgsFrameIndex = MFI->CreateFixedObject(VARegSaveSize, ArgOffset +
1655                                                  VARegSaveSize - VARegSize);
1656       SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
1657
1658       SmallVector<SDValue, 4> MemOps;
1659       for (; NumGPRs < 4; ++NumGPRs) {
1660         TargetRegisterClass *RC;
1661         if (AFI->isThumb1OnlyFunction())
1662           RC = ARM::tGPRRegisterClass;
1663         else
1664           RC = ARM::GPRRegisterClass;
1665
1666         unsigned VReg = MF.addLiveIn(GPRArgRegs[NumGPRs], RC);
1667         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1668         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1669         MemOps.push_back(Store);
1670         FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), FIN,
1671                           DAG.getConstant(4, getPointerTy()));
1672       }
1673       if (!MemOps.empty())
1674         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1675                             &MemOps[0], MemOps.size());
1676     } else
1677       // This will point to the next argument passed via stack.
1678       VarArgsFrameIndex = MFI->CreateFixedObject(4, ArgOffset);
1679   }
1680
1681   return Chain;
1682 }
1683
1684 /// isFloatingPointZero - Return true if this is +0.0.
1685 static bool isFloatingPointZero(SDValue Op) {
1686   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
1687     return CFP->getValueAPF().isPosZero();
1688   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
1689     // Maybe this has already been legalized into the constant pool?
1690     if (Op.getOperand(1).getOpcode() == ARMISD::Wrapper) {
1691       SDValue WrapperOp = Op.getOperand(1).getOperand(0);
1692       if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(WrapperOp))
1693         if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
1694           return CFP->getValueAPF().isPosZero();
1695     }
1696   }
1697   return false;
1698 }
1699
1700 static bool isLegalCmpImmediate(unsigned C, bool isThumb1Only) {
1701   return ( isThumb1Only && (C & ~255U) == 0) ||
1702          (!isThumb1Only && ARM_AM::getSOImmVal(C) != -1);
1703 }
1704
1705 /// Returns appropriate ARM CMP (cmp) and corresponding condition code for
1706 /// the given operands.
1707 static SDValue getARMCmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1708                          SDValue &ARMCC, SelectionDAG &DAG, bool isThumb1Only,
1709                          DebugLoc dl) {
1710   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1711     unsigned C = RHSC->getZExtValue();
1712     if (!isLegalCmpImmediate(C, isThumb1Only)) {
1713       // Constant does not fit, try adjusting it by one?
1714       switch (CC) {
1715       default: break;
1716       case ISD::SETLT:
1717       case ISD::SETGE:
1718         if (isLegalCmpImmediate(C-1, isThumb1Only)) {
1719           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1720           RHS = DAG.getConstant(C-1, MVT::i32);
1721         }
1722         break;
1723       case ISD::SETULT:
1724       case ISD::SETUGE:
1725         if (C > 0 && isLegalCmpImmediate(C-1, isThumb1Only)) {
1726           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1727           RHS = DAG.getConstant(C-1, MVT::i32);
1728         }
1729         break;
1730       case ISD::SETLE:
1731       case ISD::SETGT:
1732         if (isLegalCmpImmediate(C+1, isThumb1Only)) {
1733           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1734           RHS = DAG.getConstant(C+1, MVT::i32);
1735         }
1736         break;
1737       case ISD::SETULE:
1738       case ISD::SETUGT:
1739         if (C < 0xffffffff && isLegalCmpImmediate(C+1, isThumb1Only)) {
1740           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1741           RHS = DAG.getConstant(C+1, MVT::i32);
1742         }
1743         break;
1744       }
1745     }
1746   }
1747
1748   ARMCC::CondCodes CondCode = IntCCToARMCC(CC);
1749   ARMISD::NodeType CompareType;
1750   switch (CondCode) {
1751   default:
1752     CompareType = ARMISD::CMP;
1753     break;
1754   case ARMCC::EQ:
1755   case ARMCC::NE:
1756     // Uses only Z Flag
1757     CompareType = ARMISD::CMPZ;
1758     break;
1759   }
1760   ARMCC = DAG.getConstant(CondCode, MVT::i32);
1761   return DAG.getNode(CompareType, dl, MVT::Flag, LHS, RHS);
1762 }
1763
1764 /// Returns a appropriate VFP CMP (fcmp{s|d}+fmstat) for the given operands.
1765 static SDValue getVFPCmp(SDValue LHS, SDValue RHS, SelectionDAG &DAG,
1766                          DebugLoc dl) {
1767   SDValue Cmp;
1768   if (!isFloatingPointZero(RHS))
1769     Cmp = DAG.getNode(ARMISD::CMPFP, dl, MVT::Flag, LHS, RHS);
1770   else
1771     Cmp = DAG.getNode(ARMISD::CMPFPw0, dl, MVT::Flag, LHS);
1772   return DAG.getNode(ARMISD::FMSTAT, dl, MVT::Flag, Cmp);
1773 }
1774
1775 static SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG,
1776                               const ARMSubtarget *ST) {
1777   EVT VT = Op.getValueType();
1778   SDValue LHS = Op.getOperand(0);
1779   SDValue RHS = Op.getOperand(1);
1780   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
1781   SDValue TrueVal = Op.getOperand(2);
1782   SDValue FalseVal = Op.getOperand(3);
1783   DebugLoc dl = Op.getDebugLoc();
1784
1785   if (LHS.getValueType() == MVT::i32) {
1786     SDValue ARMCC;
1787     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1788     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1789     return DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal, ARMCC, CCR,Cmp);
1790   }
1791
1792   ARMCC::CondCodes CondCode, CondCode2;
1793   if (FPCCToARMCC(CC, CondCode, CondCode2))
1794     std::swap(TrueVal, FalseVal);
1795
1796   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1797   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1798   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1799   SDValue Result = DAG.getNode(ARMISD::CMOV, dl, VT, FalseVal, TrueVal,
1800                                  ARMCC, CCR, Cmp);
1801   if (CondCode2 != ARMCC::AL) {
1802     SDValue ARMCC2 = DAG.getConstant(CondCode2, MVT::i32);
1803     // FIXME: Needs another CMP because flag can have but one use.
1804     SDValue Cmp2 = getVFPCmp(LHS, RHS, DAG, dl);
1805     Result = DAG.getNode(ARMISD::CMOV, dl, VT,
1806                          Result, TrueVal, ARMCC2, CCR, Cmp2);
1807   }
1808   return Result;
1809 }
1810
1811 static SDValue LowerBR_CC(SDValue Op, SelectionDAG &DAG,
1812                           const ARMSubtarget *ST) {
1813   SDValue  Chain = Op.getOperand(0);
1814   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
1815   SDValue    LHS = Op.getOperand(2);
1816   SDValue    RHS = Op.getOperand(3);
1817   SDValue   Dest = Op.getOperand(4);
1818   DebugLoc dl = Op.getDebugLoc();
1819
1820   if (LHS.getValueType() == MVT::i32) {
1821     SDValue ARMCC;
1822     SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1823     SDValue Cmp = getARMCmp(LHS, RHS, CC, ARMCC, DAG, ST->isThumb1Only(), dl);
1824     return DAG.getNode(ARMISD::BRCOND, dl, MVT::Other,
1825                        Chain, Dest, ARMCC, CCR,Cmp);
1826   }
1827
1828   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
1829   ARMCC::CondCodes CondCode, CondCode2;
1830   if (FPCCToARMCC(CC, CondCode, CondCode2))
1831     // Swap the LHS/RHS of the comparison if needed.
1832     std::swap(LHS, RHS);
1833
1834   SDValue Cmp = getVFPCmp(LHS, RHS, DAG, dl);
1835   SDValue ARMCC = DAG.getConstant(CondCode, MVT::i32);
1836   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1837   SDVTList VTList = DAG.getVTList(MVT::Other, MVT::Flag);
1838   SDValue Ops[] = { Chain, Dest, ARMCC, CCR, Cmp };
1839   SDValue Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1840   if (CondCode2 != ARMCC::AL) {
1841     ARMCC = DAG.getConstant(CondCode2, MVT::i32);
1842     SDValue Ops[] = { Res, Dest, ARMCC, CCR, Res.getValue(1) };
1843     Res = DAG.getNode(ARMISD::BRCOND, dl, VTList, Ops, 5);
1844   }
1845   return Res;
1846 }
1847
1848 SDValue ARMTargetLowering::LowerBR_JT(SDValue Op, SelectionDAG &DAG) {
1849   SDValue Chain = Op.getOperand(0);
1850   SDValue Table = Op.getOperand(1);
1851   SDValue Index = Op.getOperand(2);
1852   DebugLoc dl = Op.getDebugLoc();
1853
1854   EVT PTy = getPointerTy();
1855   JumpTableSDNode *JT = cast<JumpTableSDNode>(Table);
1856   ARMFunctionInfo *AFI = DAG.getMachineFunction().getInfo<ARMFunctionInfo>();
1857   SDValue UId = DAG.getConstant(AFI->createJumpTableUId(), PTy);
1858   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PTy);
1859   Table = DAG.getNode(ARMISD::WrapperJT, dl, MVT::i32, JTI, UId);
1860   Index = DAG.getNode(ISD::MUL, dl, PTy, Index, DAG.getConstant(4, PTy));
1861   SDValue Addr = DAG.getNode(ISD::ADD, dl, PTy, Index, Table);
1862   if (Subtarget->isThumb2()) {
1863     // Thumb2 uses a two-level jump. That is, it jumps into the jump table
1864     // which does another jump to the destination. This also makes it easier
1865     // to translate it to TBB / TBH later.
1866     // FIXME: This might not work if the function is extremely large.
1867     return DAG.getNode(ARMISD::BR2_JT, dl, MVT::Other, Chain,
1868                        Addr, Op.getOperand(2), JTI, UId);
1869   }
1870   if (getTargetMachine().getRelocationModel() == Reloc::PIC_) {
1871     Addr = DAG.getLoad((EVT)MVT::i32, dl, Chain, Addr, NULL, 0);
1872     Chain = Addr.getValue(1);
1873     Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr, Table);
1874     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1875   } else {
1876     Addr = DAG.getLoad(PTy, dl, Chain, Addr, NULL, 0);
1877     Chain = Addr.getValue(1);
1878     return DAG.getNode(ARMISD::BR_JT, dl, MVT::Other, Chain, Addr, JTI, UId);
1879   }
1880 }
1881
1882 static SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1883   DebugLoc dl = Op.getDebugLoc();
1884   unsigned Opc =
1885     Op.getOpcode() == ISD::FP_TO_SINT ? ARMISD::FTOSI : ARMISD::FTOUI;
1886   Op = DAG.getNode(Opc, dl, MVT::f32, Op.getOperand(0));
1887   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Op);
1888 }
1889
1890 static SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1891   EVT VT = Op.getValueType();
1892   DebugLoc dl = Op.getDebugLoc();
1893   unsigned Opc =
1894     Op.getOpcode() == ISD::SINT_TO_FP ? ARMISD::SITOF : ARMISD::UITOF;
1895
1896   Op = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Op.getOperand(0));
1897   return DAG.getNode(Opc, dl, VT, Op);
1898 }
1899
1900 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
1901   // Implement fcopysign with a fabs and a conditional fneg.
1902   SDValue Tmp0 = Op.getOperand(0);
1903   SDValue Tmp1 = Op.getOperand(1);
1904   DebugLoc dl = Op.getDebugLoc();
1905   EVT VT = Op.getValueType();
1906   EVT SrcVT = Tmp1.getValueType();
1907   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, VT, Tmp0);
1908   SDValue Cmp = getVFPCmp(Tmp1, DAG.getConstantFP(0.0, SrcVT), DAG, dl);
1909   SDValue ARMCC = DAG.getConstant(ARMCC::LT, MVT::i32);
1910   SDValue CCR = DAG.getRegister(ARM::CPSR, MVT::i32);
1911   return DAG.getNode(ARMISD::CNEG, dl, VT, AbsVal, AbsVal, ARMCC, CCR, Cmp);
1912 }
1913
1914 SDValue ARMTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
1915   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1916   MFI->setFrameAddressIsTaken(true);
1917   EVT VT = Op.getValueType();
1918   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
1919   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
1920   unsigned FrameReg = (Subtarget->isThumb() || Subtarget->isTargetDarwin())
1921     ? ARM::R7 : ARM::R11;
1922   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
1923   while (Depth--)
1924     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0);
1925   return FrameAddr;
1926 }
1927
1928 SDValue
1929 ARMTargetLowering::EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
1930                                            SDValue Chain,
1931                                            SDValue Dst, SDValue Src,
1932                                            SDValue Size, unsigned Align,
1933                                            bool AlwaysInline,
1934                                          const Value *DstSV, uint64_t DstSVOff,
1935                                          const Value *SrcSV, uint64_t SrcSVOff){
1936   // Do repeated 4-byte loads and stores. To be improved.
1937   // This requires 4-byte alignment.
1938   if ((Align & 3) != 0)
1939     return SDValue();
1940   // This requires the copy size to be a constant, preferrably
1941   // within a subtarget-specific limit.
1942   ConstantSDNode *ConstantSize = dyn_cast<ConstantSDNode>(Size);
1943   if (!ConstantSize)
1944     return SDValue();
1945   uint64_t SizeVal = ConstantSize->getZExtValue();
1946   if (!AlwaysInline && SizeVal > getSubtarget()->getMaxInlineSizeThreshold())
1947     return SDValue();
1948
1949   unsigned BytesLeft = SizeVal & 3;
1950   unsigned NumMemOps = SizeVal >> 2;
1951   unsigned EmittedNumMemOps = 0;
1952   EVT VT = MVT::i32;
1953   unsigned VTSize = 4;
1954   unsigned i = 0;
1955   const unsigned MAX_LOADS_IN_LDM = 6;
1956   SDValue TFOps[MAX_LOADS_IN_LDM];
1957   SDValue Loads[MAX_LOADS_IN_LDM];
1958   uint64_t SrcOff = 0, DstOff = 0;
1959
1960   // Emit up to MAX_LOADS_IN_LDM loads, then a TokenFactor barrier, then the
1961   // same number of stores.  The loads and stores will get combined into
1962   // ldm/stm later on.
1963   while (EmittedNumMemOps < NumMemOps) {
1964     for (i = 0;
1965          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1966       Loads[i] = DAG.getLoad(VT, dl, Chain,
1967                              DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
1968                                          DAG.getConstant(SrcOff, MVT::i32)),
1969                              SrcSV, SrcSVOff + SrcOff);
1970       TFOps[i] = Loads[i].getValue(1);
1971       SrcOff += VTSize;
1972     }
1973     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1974
1975     for (i = 0;
1976          i < MAX_LOADS_IN_LDM && EmittedNumMemOps + i < NumMemOps; ++i) {
1977       TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
1978                            DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
1979                                        DAG.getConstant(DstOff, MVT::i32)),
1980                            DstSV, DstSVOff + DstOff);
1981       DstOff += VTSize;
1982     }
1983     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
1984
1985     EmittedNumMemOps += i;
1986   }
1987
1988   if (BytesLeft == 0)
1989     return Chain;
1990
1991   // Issue loads / stores for the trailing (1 - 3) bytes.
1992   unsigned BytesLeftSave = BytesLeft;
1993   i = 0;
1994   while (BytesLeft) {
1995     if (BytesLeft >= 2) {
1996       VT = MVT::i16;
1997       VTSize = 2;
1998     } else {
1999       VT = MVT::i8;
2000       VTSize = 1;
2001     }
2002
2003     Loads[i] = DAG.getLoad(VT, dl, Chain,
2004                            DAG.getNode(ISD::ADD, dl, MVT::i32, Src,
2005                                        DAG.getConstant(SrcOff, MVT::i32)),
2006                            SrcSV, SrcSVOff + SrcOff);
2007     TFOps[i] = Loads[i].getValue(1);
2008     ++i;
2009     SrcOff += VTSize;
2010     BytesLeft -= VTSize;
2011   }
2012   Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2013
2014   i = 0;
2015   BytesLeft = BytesLeftSave;
2016   while (BytesLeft) {
2017     if (BytesLeft >= 2) {
2018       VT = MVT::i16;
2019       VTSize = 2;
2020     } else {
2021       VT = MVT::i8;
2022       VTSize = 1;
2023     }
2024
2025     TFOps[i] = DAG.getStore(Chain, dl, Loads[i],
2026                             DAG.getNode(ISD::ADD, dl, MVT::i32, Dst,
2027                                         DAG.getConstant(DstOff, MVT::i32)),
2028                             DstSV, DstSVOff + DstOff);
2029     ++i;
2030     DstOff += VTSize;
2031     BytesLeft -= VTSize;
2032   }
2033   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, &TFOps[0], i);
2034 }
2035
2036 static SDValue ExpandBIT_CONVERT(SDNode *N, SelectionDAG &DAG) {
2037   SDValue Op = N->getOperand(0);
2038   DebugLoc dl = N->getDebugLoc();
2039   if (N->getValueType(0) == MVT::f64) {
2040     // Turn i64->f64 into FMDRR.
2041     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2042                              DAG.getConstant(0, MVT::i32));
2043     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Op,
2044                              DAG.getConstant(1, MVT::i32));
2045     return DAG.getNode(ARMISD::FMDRR, dl, MVT::f64, Lo, Hi);
2046   }
2047
2048   // Turn f64->i64 into FMRRD.
2049   SDValue Cvt = DAG.getNode(ARMISD::FMRRD, dl,
2050                             DAG.getVTList(MVT::i32, MVT::i32), &Op, 1);
2051
2052   // Merge the pieces into a single i64 value.
2053   return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Cvt, Cvt.getValue(1));
2054 }
2055
2056 /// getZeroVector - Returns a vector of specified type with all zero elements.
2057 ///
2058 static SDValue getZeroVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2059   assert(VT.isVector() && "Expected a vector type");
2060
2061   // Zero vectors are used to represent vector negation and in those cases
2062   // will be implemented with the NEON VNEG instruction.  However, VNEG does
2063   // not support i64 elements, so sometimes the zero vectors will need to be
2064   // explicitly constructed.  For those cases, and potentially other uses in
2065   // the future, always build zero vectors as <4 x i32> or <2 x i32> bitcasted
2066   // to their dest type.  This ensures they get CSE'd.
2067   SDValue Vec;
2068   SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
2069   if (VT.getSizeInBits() == 64)
2070     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2071   else
2072     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2073
2074   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2075 }
2076
2077 /// getOnesVector - Returns a vector of specified type with all bits set.
2078 ///
2079 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2080   assert(VT.isVector() && "Expected a vector type");
2081
2082   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2083   // type.  This ensures they get CSE'd.
2084   SDValue Vec;
2085   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
2086   if (VT.getSizeInBits() == 64)
2087     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
2088   else
2089     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
2090
2091   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
2092 }
2093
2094 static SDValue LowerShift(SDNode *N, SelectionDAG &DAG,
2095                           const ARMSubtarget *ST) {
2096   EVT VT = N->getValueType(0);
2097   DebugLoc dl = N->getDebugLoc();
2098
2099   // Lower vector shifts on NEON to use VSHL.
2100   if (VT.isVector()) {
2101     assert(ST->hasNEON() && "unexpected vector shift");
2102
2103     // Left shifts translate directly to the vshiftu intrinsic.
2104     if (N->getOpcode() == ISD::SHL)
2105       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2106                          DAG.getConstant(Intrinsic::arm_neon_vshiftu, MVT::i32),
2107                          N->getOperand(0), N->getOperand(1));
2108
2109     assert((N->getOpcode() == ISD::SRA ||
2110             N->getOpcode() == ISD::SRL) && "unexpected vector shift opcode");
2111
2112     // NEON uses the same intrinsics for both left and right shifts.  For
2113     // right shifts, the shift amounts are negative, so negate the vector of
2114     // shift amounts.
2115     EVT ShiftVT = N->getOperand(1).getValueType();
2116     SDValue NegatedCount = DAG.getNode(ISD::SUB, dl, ShiftVT,
2117                                        getZeroVector(ShiftVT, DAG, dl),
2118                                        N->getOperand(1));
2119     Intrinsic::ID vshiftInt = (N->getOpcode() == ISD::SRA ?
2120                                Intrinsic::arm_neon_vshifts :
2121                                Intrinsic::arm_neon_vshiftu);
2122     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
2123                        DAG.getConstant(vshiftInt, MVT::i32),
2124                        N->getOperand(0), NegatedCount);
2125   }
2126
2127   assert(VT == MVT::i64 &&
2128          (N->getOpcode() == ISD::SRL || N->getOpcode() == ISD::SRA) &&
2129          "Unknown shift to lower!");
2130
2131   // We only lower SRA, SRL of 1 here, all others use generic lowering.
2132   if (!isa<ConstantSDNode>(N->getOperand(1)) ||
2133       cast<ConstantSDNode>(N->getOperand(1))->getZExtValue() != 1)
2134     return SDValue();
2135
2136   // If we are in thumb mode, we don't have RRX.
2137   if (ST->isThumb1Only()) return SDValue();
2138
2139   // Okay, we have a 64-bit SRA or SRL of 1.  Lower this to an RRX expr.
2140   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2141                              DAG.getConstant(0, MVT::i32));
2142   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(0),
2143                              DAG.getConstant(1, MVT::i32));
2144
2145   // First, build a SRA_FLAG/SRL_FLAG op, which shifts the top part by one and
2146   // captures the result into a carry flag.
2147   unsigned Opc = N->getOpcode() == ISD::SRL ? ARMISD::SRL_FLAG:ARMISD::SRA_FLAG;
2148   Hi = DAG.getNode(Opc, dl, DAG.getVTList(MVT::i32, MVT::Flag), &Hi, 1);
2149
2150   // The low part is an ARMISD::RRX operand, which shifts the carry in.
2151   Lo = DAG.getNode(ARMISD::RRX, dl, MVT::i32, Lo, Hi.getValue(1));
2152
2153   // Merge the pieces into a single i64 value.
2154  return DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Lo, Hi);
2155 }
2156
2157 static SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) {
2158   SDValue TmpOp0, TmpOp1;
2159   bool Invert = false;
2160   bool Swap = false;
2161   unsigned Opc = 0;
2162
2163   SDValue Op0 = Op.getOperand(0);
2164   SDValue Op1 = Op.getOperand(1);
2165   SDValue CC = Op.getOperand(2);
2166   EVT VT = Op.getValueType();
2167   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
2168   DebugLoc dl = Op.getDebugLoc();
2169
2170   if (Op.getOperand(1).getValueType().isFloatingPoint()) {
2171     switch (SetCCOpcode) {
2172     default: llvm_unreachable("Illegal FP comparison"); break;
2173     case ISD::SETUNE:
2174     case ISD::SETNE:  Invert = true; // Fallthrough
2175     case ISD::SETOEQ:
2176     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2177     case ISD::SETOLT:
2178     case ISD::SETLT: Swap = true; // Fallthrough
2179     case ISD::SETOGT:
2180     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2181     case ISD::SETOLE:
2182     case ISD::SETLE:  Swap = true; // Fallthrough
2183     case ISD::SETOGE:
2184     case ISD::SETGE: Opc = ARMISD::VCGE; break;
2185     case ISD::SETUGE: Swap = true; // Fallthrough
2186     case ISD::SETULE: Invert = true; Opc = ARMISD::VCGT; break;
2187     case ISD::SETUGT: Swap = true; // Fallthrough
2188     case ISD::SETULT: Invert = true; Opc = ARMISD::VCGE; break;
2189     case ISD::SETUEQ: Invert = true; // Fallthrough
2190     case ISD::SETONE:
2191       // Expand this to (OLT | OGT).
2192       TmpOp0 = Op0;
2193       TmpOp1 = Op1;
2194       Opc = ISD::OR;
2195       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2196       Op1 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp0, TmpOp1);
2197       break;
2198     case ISD::SETUO: Invert = true; // Fallthrough
2199     case ISD::SETO:
2200       // Expand this to (OLT | OGE).
2201       TmpOp0 = Op0;
2202       TmpOp1 = Op1;
2203       Opc = ISD::OR;
2204       Op0 = DAG.getNode(ARMISD::VCGT, dl, VT, TmpOp1, TmpOp0);
2205       Op1 = DAG.getNode(ARMISD::VCGE, dl, VT, TmpOp0, TmpOp1);
2206       break;
2207     }
2208   } else {
2209     // Integer comparisons.
2210     switch (SetCCOpcode) {
2211     default: llvm_unreachable("Illegal integer comparison"); break;
2212     case ISD::SETNE:  Invert = true;
2213     case ISD::SETEQ:  Opc = ARMISD::VCEQ; break;
2214     case ISD::SETLT:  Swap = true;
2215     case ISD::SETGT:  Opc = ARMISD::VCGT; break;
2216     case ISD::SETLE:  Swap = true;
2217     case ISD::SETGE:  Opc = ARMISD::VCGE; break;
2218     case ISD::SETULT: Swap = true;
2219     case ISD::SETUGT: Opc = ARMISD::VCGTU; break;
2220     case ISD::SETULE: Swap = true;
2221     case ISD::SETUGE: Opc = ARMISD::VCGEU; break;
2222     }
2223
2224     // Detect VTST (Vector Test Bits) = icmp ne (and (op0, op1), zero).
2225     if (Opc == ARMISD::VCEQ) {
2226
2227       SDValue AndOp;
2228       if (ISD::isBuildVectorAllZeros(Op1.getNode()))
2229         AndOp = Op0;
2230       else if (ISD::isBuildVectorAllZeros(Op0.getNode()))
2231         AndOp = Op1;
2232
2233       // Ignore bitconvert.
2234       if (AndOp.getNode() && AndOp.getOpcode() == ISD::BIT_CONVERT)
2235         AndOp = AndOp.getOperand(0);
2236
2237       if (AndOp.getNode() && AndOp.getOpcode() == ISD::AND) {
2238         Opc = ARMISD::VTST;
2239         Op0 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(0));
2240         Op1 = DAG.getNode(ISD::BIT_CONVERT, dl, VT, AndOp.getOperand(1));
2241         Invert = !Invert;
2242       }
2243     }
2244   }
2245
2246   if (Swap)
2247     std::swap(Op0, Op1);
2248
2249   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
2250
2251   if (Invert)
2252     Result = DAG.getNOT(dl, Result, VT);
2253
2254   return Result;
2255 }
2256
2257 /// isVMOVSplat - Check if the specified splat value corresponds to an immediate
2258 /// VMOV instruction, and if so, return the constant being splatted.
2259 static SDValue isVMOVSplat(uint64_t SplatBits, uint64_t SplatUndef,
2260                            unsigned SplatBitSize, SelectionDAG &DAG) {
2261   switch (SplatBitSize) {
2262   case 8:
2263     // Any 1-byte value is OK.
2264     assert((SplatBits & ~0xff) == 0 && "one byte splat value is too big");
2265     return DAG.getTargetConstant(SplatBits, MVT::i8);
2266
2267   case 16:
2268     // NEON's 16-bit VMOV supports splat values where only one byte is nonzero.
2269     if ((SplatBits & ~0xff) == 0 ||
2270         (SplatBits & ~0xff00) == 0)
2271       return DAG.getTargetConstant(SplatBits, MVT::i16);
2272     break;
2273
2274   case 32:
2275     // NEON's 32-bit VMOV supports splat values where:
2276     // * only one byte is nonzero, or
2277     // * the least significant byte is 0xff and the second byte is nonzero, or
2278     // * the least significant 2 bytes are 0xff and the third is nonzero.
2279     if ((SplatBits & ~0xff) == 0 ||
2280         (SplatBits & ~0xff00) == 0 ||
2281         (SplatBits & ~0xff0000) == 0 ||
2282         (SplatBits & ~0xff000000) == 0)
2283       return DAG.getTargetConstant(SplatBits, MVT::i32);
2284
2285     if ((SplatBits & ~0xffff) == 0 &&
2286         ((SplatBits | SplatUndef) & 0xff) == 0xff)
2287       return DAG.getTargetConstant(SplatBits | 0xff, MVT::i32);
2288
2289     if ((SplatBits & ~0xffffff) == 0 &&
2290         ((SplatBits | SplatUndef) & 0xffff) == 0xffff)
2291       return DAG.getTargetConstant(SplatBits | 0xffff, MVT::i32);
2292
2293     // Note: there are a few 32-bit splat values (specifically: 00ffff00,
2294     // ff000000, ff0000ff, and ffff00ff) that are valid for VMOV.I64 but not
2295     // VMOV.I32.  A (very) minor optimization would be to replicate the value
2296     // and fall through here to test for a valid 64-bit splat.  But, then the
2297     // caller would also need to check and handle the change in size.
2298     break;
2299
2300   case 64: {
2301     // NEON has a 64-bit VMOV splat where each byte is either 0 or 0xff.
2302     uint64_t BitMask = 0xff;
2303     uint64_t Val = 0;
2304     for (int ByteNum = 0; ByteNum < 8; ++ByteNum) {
2305       if (((SplatBits | SplatUndef) & BitMask) == BitMask)
2306         Val |= BitMask;
2307       else if ((SplatBits & BitMask) != 0)
2308         return SDValue();
2309       BitMask <<= 8;
2310     }
2311     return DAG.getTargetConstant(Val, MVT::i64);
2312   }
2313
2314   default:
2315     llvm_unreachable("unexpected size for isVMOVSplat");
2316     break;
2317   }
2318
2319   return SDValue();
2320 }
2321
2322 /// getVMOVImm - If this is a build_vector of constants which can be
2323 /// formed by using a VMOV instruction of the specified element size,
2324 /// return the constant being splatted.  The ByteSize field indicates the
2325 /// number of bytes of each element [1248].
2326 SDValue ARM::getVMOVImm(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
2327   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N);
2328   APInt SplatBits, SplatUndef;
2329   unsigned SplatBitSize;
2330   bool HasAnyUndefs;
2331   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2332                                       HasAnyUndefs, ByteSize * 8))
2333     return SDValue();
2334
2335   if (SplatBitSize > ByteSize * 8)
2336     return SDValue();
2337
2338   return isVMOVSplat(SplatBits.getZExtValue(), SplatUndef.getZExtValue(),
2339                      SplatBitSize, DAG);
2340 }
2341
2342 /// isVREVMask - Check if a vector shuffle corresponds to a VREV
2343 /// instruction with the specified blocksize.  (The order of the elements
2344 /// within each block of the vector is reversed.)
2345 static bool isVREVMask(ShuffleVectorSDNode *N, unsigned BlockSize) {
2346   assert((BlockSize==16 || BlockSize==32 || BlockSize==64) &&
2347          "Only possible block sizes for VREV are: 16, 32, 64");
2348
2349   EVT VT = N->getValueType(0);
2350   unsigned NumElts = VT.getVectorNumElements();
2351   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
2352   unsigned BlockElts = N->getMaskElt(0) + 1;
2353
2354   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
2355     return false;
2356
2357   for (unsigned i = 0; i < NumElts; ++i) {
2358     if ((unsigned) N->getMaskElt(i) !=
2359         (i - i%BlockElts) + (BlockElts - 1 - i%BlockElts))
2360       return false;
2361   }
2362
2363   return true;
2364 }
2365
2366 static SDValue BuildSplat(SDValue Val, EVT VT, SelectionDAG &DAG, DebugLoc dl) {
2367   // Canonicalize all-zeros and all-ones vectors.
2368   ConstantSDNode *ConstVal = cast<ConstantSDNode>(Val.getNode());
2369   if (ConstVal->isNullValue())
2370     return getZeroVector(VT, DAG, dl);
2371   if (ConstVal->isAllOnesValue())
2372     return getOnesVector(VT, DAG, dl);
2373
2374   EVT CanonicalVT;
2375   if (VT.is64BitVector()) {
2376     switch (Val.getValueType().getSizeInBits()) {
2377     case 8:  CanonicalVT = MVT::v8i8; break;
2378     case 16: CanonicalVT = MVT::v4i16; break;
2379     case 32: CanonicalVT = MVT::v2i32; break;
2380     case 64: CanonicalVT = MVT::v1i64; break;
2381     default: llvm_unreachable("unexpected splat element type"); break;
2382     }
2383   } else {
2384     assert(VT.is128BitVector() && "unknown splat vector size");
2385     switch (Val.getValueType().getSizeInBits()) {
2386     case 8:  CanonicalVT = MVT::v16i8; break;
2387     case 16: CanonicalVT = MVT::v8i16; break;
2388     case 32: CanonicalVT = MVT::v4i32; break;
2389     case 64: CanonicalVT = MVT::v2i64; break;
2390     default: llvm_unreachable("unexpected splat element type"); break;
2391     }
2392   }
2393
2394   // Build a canonical splat for this value.
2395   SmallVector<SDValue, 8> Ops;
2396   Ops.assign(CanonicalVT.getVectorNumElements(), Val);
2397   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT, &Ops[0],
2398                             Ops.size());
2399   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Res);
2400 }
2401
2402 // If this is a case we can't handle, return null and let the default
2403 // expansion code take care of it.
2404 static SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) {
2405   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
2406   DebugLoc dl = Op.getDebugLoc();
2407   EVT VT = Op.getValueType();
2408
2409   APInt SplatBits, SplatUndef;
2410   unsigned SplatBitSize;
2411   bool HasAnyUndefs;
2412   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
2413     SDValue Val = isVMOVSplat(SplatBits.getZExtValue(),
2414                               SplatUndef.getZExtValue(), SplatBitSize, DAG);
2415     if (Val.getNode())
2416       return BuildSplat(Val, VT, DAG, dl);
2417   }
2418
2419   // If there are only 2 elements in a 128-bit vector, insert them into an
2420   // undef vector.  This handles the common case for 128-bit vector argument
2421   // passing, where the insertions should be translated to subreg accesses
2422   // with no real instructions.
2423   if (VT.is128BitVector() && Op.getNumOperands() == 2) {
2424     SDValue Val = DAG.getUNDEF(VT);
2425     SDValue Op0 = Op.getOperand(0);
2426     SDValue Op1 = Op.getOperand(1);
2427     if (Op0.getOpcode() != ISD::UNDEF)
2428       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op0,
2429                         DAG.getIntPtrConstant(0));
2430     if (Op1.getOpcode() != ISD::UNDEF)
2431       Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, Op1,
2432                         DAG.getIntPtrConstant(1));
2433     return Val;
2434   }
2435
2436   return SDValue();
2437 }
2438
2439 static SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) {
2440   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
2441   DebugLoc dl = Op.getDebugLoc();
2442   EVT VT = Op.getValueType();
2443
2444   // Convert shuffles that are directly supported on NEON to target-specific
2445   // DAG nodes, instead of keeping them as shuffles and matching them again
2446   // during code selection.  This is more efficient and avoids the possibility
2447   // of inconsistencies between legalization and selection.
2448   // FIXME: floating-point vectors should be canonicalized to integer vectors
2449   // of the same time so that they get CSEd properly.
2450   if (isVREVMask(SVN, 64))
2451     return DAG.getNode(ARMISD::VREV64, dl, VT, SVN->getOperand(0));
2452   if (isVREVMask(SVN, 32))
2453     return DAG.getNode(ARMISD::VREV32, dl, VT, SVN->getOperand(0));
2454   if (isVREVMask(SVN, 16))
2455     return DAG.getNode(ARMISD::VREV16, dl, VT, SVN->getOperand(0));
2456
2457   return Op;
2458 }
2459
2460 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
2461   return Op;
2462 }
2463
2464 static SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) {
2465   EVT VT = Op.getValueType();
2466   DebugLoc dl = Op.getDebugLoc();
2467   assert((VT == MVT::i8 || VT == MVT::i16) &&
2468          "unexpected type for custom-lowering vector extract");
2469   SDValue Vec = Op.getOperand(0);
2470   SDValue Lane = Op.getOperand(1);
2471   Op = DAG.getNode(ARMISD::VGETLANEu, dl, MVT::i32, Vec, Lane);
2472   Op = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Op, DAG.getValueType(VT));
2473   return DAG.getNode(ISD::TRUNCATE, dl, VT, Op);
2474 }
2475
2476 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
2477   // The only time a CONCAT_VECTORS operation can have legal types is when
2478   // two 64-bit vectors are concatenated to a 128-bit vector.
2479   assert(Op.getValueType().is128BitVector() && Op.getNumOperands() == 2 &&
2480          "unexpected CONCAT_VECTORS");
2481   DebugLoc dl = Op.getDebugLoc();
2482   SDValue Val = DAG.getUNDEF(MVT::v2f64);
2483   SDValue Op0 = Op.getOperand(0);
2484   SDValue Op1 = Op.getOperand(1);
2485   if (Op0.getOpcode() != ISD::UNDEF)
2486     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2487                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op0),
2488                       DAG.getIntPtrConstant(0));
2489   if (Op1.getOpcode() != ISD::UNDEF)
2490     Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v2f64, Val,
2491                       DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f64, Op1),
2492                       DAG.getIntPtrConstant(1));
2493   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Val);
2494 }
2495
2496 SDValue ARMTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
2497   switch (Op.getOpcode()) {
2498   default: llvm_unreachable("Don't know how to custom lower this!");
2499   case ISD::ConstantPool:  return LowerConstantPool(Op, DAG);
2500   case ISD::GlobalAddress:
2501     return Subtarget->isTargetDarwin() ? LowerGlobalAddressDarwin(Op, DAG) :
2502       LowerGlobalAddressELF(Op, DAG);
2503   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2504   case ISD::SELECT_CC:     return LowerSELECT_CC(Op, DAG, Subtarget);
2505   case ISD::BR_CC:         return LowerBR_CC(Op, DAG, Subtarget);
2506   case ISD::BR_JT:         return LowerBR_JT(Op, DAG);
2507   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
2508   case ISD::VASTART:       return LowerVASTART(Op, DAG, VarArgsFrameIndex);
2509   case ISD::SINT_TO_FP:
2510   case ISD::UINT_TO_FP:    return LowerINT_TO_FP(Op, DAG);
2511   case ISD::FP_TO_SINT:
2512   case ISD::FP_TO_UINT:    return LowerFP_TO_INT(Op, DAG);
2513   case ISD::FCOPYSIGN:     return LowerFCOPYSIGN(Op, DAG);
2514   case ISD::RETURNADDR:    break;
2515   case ISD::FRAMEADDR:     return LowerFRAMEADDR(Op, DAG);
2516   case ISD::GLOBAL_OFFSET_TABLE: return LowerGLOBAL_OFFSET_TABLE(Op, DAG);
2517   case ISD::INTRINSIC_VOID:
2518   case ISD::INTRINSIC_W_CHAIN: return LowerINTRINSIC_W_CHAIN(Op, DAG);
2519   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
2520   case ISD::BIT_CONVERT:   return ExpandBIT_CONVERT(Op.getNode(), DAG);
2521   case ISD::SHL:
2522   case ISD::SRL:
2523   case ISD::SRA:           return LowerShift(Op.getNode(), DAG, Subtarget);
2524   case ISD::VSETCC:        return LowerVSETCC(Op, DAG);
2525   case ISD::BUILD_VECTOR:  return LowerBUILD_VECTOR(Op, DAG);
2526   case ISD::VECTOR_SHUFFLE: return LowerVECTOR_SHUFFLE(Op, DAG);
2527   case ISD::SCALAR_TO_VECTOR: return LowerSCALAR_TO_VECTOR(Op, DAG);
2528   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
2529   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
2530   }
2531   return SDValue();
2532 }
2533
2534 /// ReplaceNodeResults - Replace the results of node with an illegal result
2535 /// type with new values built out of custom code.
2536 void ARMTargetLowering::ReplaceNodeResults(SDNode *N,
2537                                            SmallVectorImpl<SDValue>&Results,
2538                                            SelectionDAG &DAG) {
2539   switch (N->getOpcode()) {
2540   default:
2541     llvm_unreachable("Don't know how to custom expand this!");
2542     return;
2543   case ISD::BIT_CONVERT:
2544     Results.push_back(ExpandBIT_CONVERT(N, DAG));
2545     return;
2546   case ISD::SRL:
2547   case ISD::SRA: {
2548     SDValue Res = LowerShift(N, DAG, Subtarget);
2549     if (Res.getNode())
2550       Results.push_back(Res);
2551     return;
2552   }
2553   }
2554 }
2555
2556 //===----------------------------------------------------------------------===//
2557 //                           ARM Scheduler Hooks
2558 //===----------------------------------------------------------------------===//
2559
2560 MachineBasicBlock *
2561 ARMTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
2562                                                MachineBasicBlock *BB) const {
2563   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
2564   DebugLoc dl = MI->getDebugLoc();
2565   switch (MI->getOpcode()) {
2566   default:
2567     llvm_unreachable("Unexpected instr type to insert");
2568   case ARM::tMOVCCr_pseudo: {
2569     // To "insert" a SELECT_CC instruction, we actually have to insert the
2570     // diamond control-flow pattern.  The incoming instruction knows the
2571     // destination vreg to set, the condition code register to branch on, the
2572     // true/false values to select between, and a branch opcode to use.
2573     const BasicBlock *LLVM_BB = BB->getBasicBlock();
2574     MachineFunction::iterator It = BB;
2575     ++It;
2576
2577     //  thisMBB:
2578     //  ...
2579     //   TrueVal = ...
2580     //   cmpTY ccX, r1, r2
2581     //   bCC copy1MBB
2582     //   fallthrough --> copy0MBB
2583     MachineBasicBlock *thisMBB  = BB;
2584     MachineFunction *F = BB->getParent();
2585     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
2586     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
2587     BuildMI(BB, dl, TII->get(ARM::tBcc)).addMBB(sinkMBB)
2588       .addImm(MI->getOperand(3).getImm()).addReg(MI->getOperand(4).getReg());
2589     F->insert(It, copy0MBB);
2590     F->insert(It, sinkMBB);
2591     // Update machine-CFG edges by first adding all successors of the current
2592     // block to the new block which will contain the Phi node for the select.
2593     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
2594         e = BB->succ_end(); i != e; ++i)
2595       sinkMBB->addSuccessor(*i);
2596     // Next, remove all successors of the current block, and add the true
2597     // and fallthrough blocks as its successors.
2598     while(!BB->succ_empty())
2599       BB->removeSuccessor(BB->succ_begin());
2600     BB->addSuccessor(copy0MBB);
2601     BB->addSuccessor(sinkMBB);
2602
2603     //  copy0MBB:
2604     //   %FalseValue = ...
2605     //   # fallthrough to sinkMBB
2606     BB = copy0MBB;
2607
2608     // Update machine-CFG edges
2609     BB->addSuccessor(sinkMBB);
2610
2611     //  sinkMBB:
2612     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
2613     //  ...
2614     BB = sinkMBB;
2615     BuildMI(BB, dl, TII->get(ARM::PHI), MI->getOperand(0).getReg())
2616       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
2617       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
2618
2619     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
2620     return BB;
2621   }
2622
2623   case ARM::tANDsp:
2624   case ARM::tADDspr_:
2625   case ARM::tSUBspi_:
2626   case ARM::t2SUBrSPi_:
2627   case ARM::t2SUBrSPi12_:
2628   case ARM::t2SUBrSPs_: {
2629     MachineFunction *MF = BB->getParent();
2630     unsigned DstReg = MI->getOperand(0).getReg();
2631     unsigned SrcReg = MI->getOperand(1).getReg();
2632     bool DstIsDead = MI->getOperand(0).isDead();
2633     bool SrcIsKill = MI->getOperand(1).isKill();
2634
2635     if (SrcReg != ARM::SP) {
2636       // Copy the source to SP from virtual register.
2637       const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(SrcReg);
2638       unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
2639         ? ARM::tMOVtgpr2gpr : ARM::tMOVgpr2gpr;
2640       BuildMI(BB, dl, TII->get(CopyOpc), ARM::SP)
2641         .addReg(SrcReg, getKillRegState(SrcIsKill));
2642     }
2643
2644     unsigned OpOpc = 0;
2645     bool NeedPred = false, NeedCC = false, NeedOp3 = false;
2646     switch (MI->getOpcode()) {
2647     default:
2648       llvm_unreachable("Unexpected pseudo instruction!");
2649     case ARM::tANDsp:
2650       OpOpc = ARM::tAND;
2651       NeedPred = true;
2652       break;
2653     case ARM::tADDspr_:
2654       OpOpc = ARM::tADDspr;
2655       break;
2656     case ARM::tSUBspi_:
2657       OpOpc = ARM::tSUBspi;
2658       break;
2659     case ARM::t2SUBrSPi_:
2660       OpOpc = ARM::t2SUBrSPi;
2661       NeedPred = true; NeedCC = true;
2662       break;
2663     case ARM::t2SUBrSPi12_:
2664       OpOpc = ARM::t2SUBrSPi12;
2665       NeedPred = true;
2666       break;
2667     case ARM::t2SUBrSPs_:
2668       OpOpc = ARM::t2SUBrSPs;
2669       NeedPred = true; NeedCC = true; NeedOp3 = true;
2670       break;
2671     }
2672     MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(OpOpc), ARM::SP);
2673     if (OpOpc == ARM::tAND)
2674       AddDefaultT1CC(MIB);
2675     MIB.addReg(ARM::SP);
2676     MIB.addOperand(MI->getOperand(2));
2677     if (NeedOp3)
2678       MIB.addOperand(MI->getOperand(3));
2679     if (NeedPred)
2680       AddDefaultPred(MIB);
2681     if (NeedCC)
2682       AddDefaultCC(MIB);
2683
2684     // Copy the result from SP to virtual register.
2685     const TargetRegisterClass *RC = MF->getRegInfo().getRegClass(DstReg);
2686     unsigned CopyOpc = (RC == ARM::tGPRRegisterClass)
2687       ? ARM::tMOVgpr2tgpr : ARM::tMOVgpr2gpr;
2688     BuildMI(BB, dl, TII->get(CopyOpc))
2689       .addReg(DstReg, getDefRegState(true) | getDeadRegState(DstIsDead))
2690       .addReg(ARM::SP);
2691     MF->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
2692     return BB;
2693   }
2694   }
2695 }
2696
2697 //===----------------------------------------------------------------------===//
2698 //                           ARM Optimization Hooks
2699 //===----------------------------------------------------------------------===//
2700
2701 static
2702 SDValue combineSelectAndUse(SDNode *N, SDValue Slct, SDValue OtherOp,
2703                             TargetLowering::DAGCombinerInfo &DCI) {
2704   SelectionDAG &DAG = DCI.DAG;
2705   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2706   EVT VT = N->getValueType(0);
2707   unsigned Opc = N->getOpcode();
2708   bool isSlctCC = Slct.getOpcode() == ISD::SELECT_CC;
2709   SDValue LHS = isSlctCC ? Slct.getOperand(2) : Slct.getOperand(1);
2710   SDValue RHS = isSlctCC ? Slct.getOperand(3) : Slct.getOperand(2);
2711   ISD::CondCode CC = ISD::SETCC_INVALID;
2712
2713   if (isSlctCC) {
2714     CC = cast<CondCodeSDNode>(Slct.getOperand(4))->get();
2715   } else {
2716     SDValue CCOp = Slct.getOperand(0);
2717     if (CCOp.getOpcode() == ISD::SETCC)
2718       CC = cast<CondCodeSDNode>(CCOp.getOperand(2))->get();
2719   }
2720
2721   bool DoXform = false;
2722   bool InvCC = false;
2723   assert ((Opc == ISD::ADD || (Opc == ISD::SUB && Slct == N->getOperand(1))) &&
2724           "Bad input!");
2725
2726   if (LHS.getOpcode() == ISD::Constant &&
2727       cast<ConstantSDNode>(LHS)->isNullValue()) {
2728     DoXform = true;
2729   } else if (CC != ISD::SETCC_INVALID &&
2730              RHS.getOpcode() == ISD::Constant &&
2731              cast<ConstantSDNode>(RHS)->isNullValue()) {
2732     std::swap(LHS, RHS);
2733     SDValue Op0 = Slct.getOperand(0);
2734     EVT OpVT = isSlctCC ? Op0.getValueType() :
2735                           Op0.getOperand(0).getValueType();
2736     bool isInt = OpVT.isInteger();
2737     CC = ISD::getSetCCInverse(CC, isInt);
2738
2739     if (!TLI.isCondCodeLegal(CC, OpVT))
2740       return SDValue();         // Inverse operator isn't legal.
2741
2742     DoXform = true;
2743     InvCC = true;
2744   }
2745
2746   if (DoXform) {
2747     SDValue Result = DAG.getNode(Opc, RHS.getDebugLoc(), VT, OtherOp, RHS);
2748     if (isSlctCC)
2749       return DAG.getSelectCC(N->getDebugLoc(), OtherOp, Result,
2750                              Slct.getOperand(0), Slct.getOperand(1), CC);
2751     SDValue CCOp = Slct.getOperand(0);
2752     if (InvCC)
2753       CCOp = DAG.getSetCC(Slct.getDebugLoc(), CCOp.getValueType(),
2754                           CCOp.getOperand(0), CCOp.getOperand(1), CC);
2755     return DAG.getNode(ISD::SELECT, N->getDebugLoc(), VT,
2756                        CCOp, OtherOp, Result);
2757   }
2758   return SDValue();
2759 }
2760
2761 /// PerformADDCombine - Target-specific dag combine xforms for ISD::ADD.
2762 static SDValue PerformADDCombine(SDNode *N,
2763                                  TargetLowering::DAGCombinerInfo &DCI) {
2764   // added by evan in r37685 with no testcase.
2765   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2766
2767   // fold (add (select cc, 0, c), x) -> (select cc, x, (add, x, c))
2768   if (N0.getOpcode() == ISD::SELECT && N0.getNode()->hasOneUse()) {
2769     SDValue Result = combineSelectAndUse(N, N0, N1, DCI);
2770     if (Result.getNode()) return Result;
2771   }
2772   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
2773     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
2774     if (Result.getNode()) return Result;
2775   }
2776
2777   return SDValue();
2778 }
2779
2780 /// PerformSUBCombine - Target-specific dag combine xforms for ISD::SUB.
2781 static SDValue PerformSUBCombine(SDNode *N,
2782                                  TargetLowering::DAGCombinerInfo &DCI) {
2783   // added by evan in r37685 with no testcase.
2784   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2785
2786   // fold (sub x, (select cc, 0, c)) -> (select cc, x, (sub, x, c))
2787   if (N1.getOpcode() == ISD::SELECT && N1.getNode()->hasOneUse()) {
2788     SDValue Result = combineSelectAndUse(N, N1, N0, DCI);
2789     if (Result.getNode()) return Result;
2790   }
2791
2792   return SDValue();
2793 }
2794
2795
2796 /// PerformFMRRDCombine - Target-specific dag combine xforms for ARMISD::FMRRD.
2797 static SDValue PerformFMRRDCombine(SDNode *N,
2798                                    TargetLowering::DAGCombinerInfo &DCI) {
2799   // fmrrd(fmdrr x, y) -> x,y
2800   SDValue InDouble = N->getOperand(0);
2801   if (InDouble.getOpcode() == ARMISD::FMDRR)
2802     return DCI.CombineTo(N, InDouble.getOperand(0), InDouble.getOperand(1));
2803   return SDValue();
2804 }
2805
2806 /// getVShiftImm - Check if this is a valid build_vector for the immediate
2807 /// operand of a vector shift operation, where all the elements of the
2808 /// build_vector must have the same constant integer value.
2809 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
2810   // Ignore bit_converts.
2811   while (Op.getOpcode() == ISD::BIT_CONVERT)
2812     Op = Op.getOperand(0);
2813   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
2814   APInt SplatBits, SplatUndef;
2815   unsigned SplatBitSize;
2816   bool HasAnyUndefs;
2817   if (! BVN || ! BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
2818                                       HasAnyUndefs, ElementBits) ||
2819       SplatBitSize > ElementBits)
2820     return false;
2821   Cnt = SplatBits.getSExtValue();
2822   return true;
2823 }
2824
2825 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
2826 /// operand of a vector shift left operation.  That value must be in the range:
2827 ///   0 <= Value < ElementBits for a left shift; or
2828 ///   0 <= Value <= ElementBits for a long left shift.
2829 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
2830   assert(VT.isVector() && "vector shift count is not a vector type");
2831   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
2832   if (! getVShiftImm(Op, ElementBits, Cnt))
2833     return false;
2834   return (Cnt >= 0 && (isLong ? Cnt-1 : Cnt) < ElementBits);
2835 }
2836
2837 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
2838 /// operand of a vector shift right operation.  For a shift opcode, the value
2839 /// is positive, but for an intrinsic the value count must be negative. The
2840 /// absolute value must be in the range:
2841 ///   1 <= |Value| <= ElementBits for a right shift; or
2842 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
2843 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
2844                          int64_t &Cnt) {
2845   assert(VT.isVector() && "vector shift count is not a vector type");
2846   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
2847   if (! getVShiftImm(Op, ElementBits, Cnt))
2848     return false;
2849   if (isIntrinsic)
2850     Cnt = -Cnt;
2851   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits/2 : ElementBits));
2852 }
2853
2854 /// PerformIntrinsicCombine - ARM-specific DAG combining for intrinsics.
2855 static SDValue PerformIntrinsicCombine(SDNode *N, SelectionDAG &DAG) {
2856   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
2857   switch (IntNo) {
2858   default:
2859     // Don't do anything for most intrinsics.
2860     break;
2861
2862   // Vector shifts: check for immediate versions and lower them.
2863   // Note: This is done during DAG combining instead of DAG legalizing because
2864   // the build_vectors for 64-bit vector element shift counts are generally
2865   // not legal, and it is hard to see their values after they get legalized to
2866   // loads from a constant pool.
2867   case Intrinsic::arm_neon_vshifts:
2868   case Intrinsic::arm_neon_vshiftu:
2869   case Intrinsic::arm_neon_vshiftls:
2870   case Intrinsic::arm_neon_vshiftlu:
2871   case Intrinsic::arm_neon_vshiftn:
2872   case Intrinsic::arm_neon_vrshifts:
2873   case Intrinsic::arm_neon_vrshiftu:
2874   case Intrinsic::arm_neon_vrshiftn:
2875   case Intrinsic::arm_neon_vqshifts:
2876   case Intrinsic::arm_neon_vqshiftu:
2877   case Intrinsic::arm_neon_vqshiftsu:
2878   case Intrinsic::arm_neon_vqshiftns:
2879   case Intrinsic::arm_neon_vqshiftnu:
2880   case Intrinsic::arm_neon_vqshiftnsu:
2881   case Intrinsic::arm_neon_vqrshiftns:
2882   case Intrinsic::arm_neon_vqrshiftnu:
2883   case Intrinsic::arm_neon_vqrshiftnsu: {
2884     EVT VT = N->getOperand(1).getValueType();
2885     int64_t Cnt;
2886     unsigned VShiftOpc = 0;
2887
2888     switch (IntNo) {
2889     case Intrinsic::arm_neon_vshifts:
2890     case Intrinsic::arm_neon_vshiftu:
2891       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt)) {
2892         VShiftOpc = ARMISD::VSHL;
2893         break;
2894       }
2895       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt)) {
2896         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshifts ?
2897                      ARMISD::VSHRs : ARMISD::VSHRu);
2898         break;
2899       }
2900       return SDValue();
2901
2902     case Intrinsic::arm_neon_vshiftls:
2903     case Intrinsic::arm_neon_vshiftlu:
2904       if (isVShiftLImm(N->getOperand(2), VT, true, Cnt))
2905         break;
2906       llvm_unreachable("invalid shift count for vshll intrinsic");
2907
2908     case Intrinsic::arm_neon_vrshifts:
2909     case Intrinsic::arm_neon_vrshiftu:
2910       if (isVShiftRImm(N->getOperand(2), VT, false, true, Cnt))
2911         break;
2912       return SDValue();
2913
2914     case Intrinsic::arm_neon_vqshifts:
2915     case Intrinsic::arm_neon_vqshiftu:
2916       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
2917         break;
2918       return SDValue();
2919
2920     case Intrinsic::arm_neon_vqshiftsu:
2921       if (isVShiftLImm(N->getOperand(2), VT, false, Cnt))
2922         break;
2923       llvm_unreachable("invalid shift count for vqshlu intrinsic");
2924
2925     case Intrinsic::arm_neon_vshiftn:
2926     case Intrinsic::arm_neon_vrshiftn:
2927     case Intrinsic::arm_neon_vqshiftns:
2928     case Intrinsic::arm_neon_vqshiftnu:
2929     case Intrinsic::arm_neon_vqshiftnsu:
2930     case Intrinsic::arm_neon_vqrshiftns:
2931     case Intrinsic::arm_neon_vqrshiftnu:
2932     case Intrinsic::arm_neon_vqrshiftnsu:
2933       // Narrowing shifts require an immediate right shift.
2934       if (isVShiftRImm(N->getOperand(2), VT, true, true, Cnt))
2935         break;
2936       llvm_unreachable("invalid shift count for narrowing vector shift intrinsic");
2937
2938     default:
2939       llvm_unreachable("unhandled vector shift");
2940     }
2941
2942     switch (IntNo) {
2943     case Intrinsic::arm_neon_vshifts:
2944     case Intrinsic::arm_neon_vshiftu:
2945       // Opcode already set above.
2946       break;
2947     case Intrinsic::arm_neon_vshiftls:
2948     case Intrinsic::arm_neon_vshiftlu:
2949       if (Cnt == VT.getVectorElementType().getSizeInBits())
2950         VShiftOpc = ARMISD::VSHLLi;
2951       else
2952         VShiftOpc = (IntNo == Intrinsic::arm_neon_vshiftls ?
2953                      ARMISD::VSHLLs : ARMISD::VSHLLu);
2954       break;
2955     case Intrinsic::arm_neon_vshiftn:
2956       VShiftOpc = ARMISD::VSHRN; break;
2957     case Intrinsic::arm_neon_vrshifts:
2958       VShiftOpc = ARMISD::VRSHRs; break;
2959     case Intrinsic::arm_neon_vrshiftu:
2960       VShiftOpc = ARMISD::VRSHRu; break;
2961     case Intrinsic::arm_neon_vrshiftn:
2962       VShiftOpc = ARMISD::VRSHRN; break;
2963     case Intrinsic::arm_neon_vqshifts:
2964       VShiftOpc = ARMISD::VQSHLs; break;
2965     case Intrinsic::arm_neon_vqshiftu:
2966       VShiftOpc = ARMISD::VQSHLu; break;
2967     case Intrinsic::arm_neon_vqshiftsu:
2968       VShiftOpc = ARMISD::VQSHLsu; break;
2969     case Intrinsic::arm_neon_vqshiftns:
2970       VShiftOpc = ARMISD::VQSHRNs; break;
2971     case Intrinsic::arm_neon_vqshiftnu:
2972       VShiftOpc = ARMISD::VQSHRNu; break;
2973     case Intrinsic::arm_neon_vqshiftnsu:
2974       VShiftOpc = ARMISD::VQSHRNsu; break;
2975     case Intrinsic::arm_neon_vqrshiftns:
2976       VShiftOpc = ARMISD::VQRSHRNs; break;
2977     case Intrinsic::arm_neon_vqrshiftnu:
2978       VShiftOpc = ARMISD::VQRSHRNu; break;
2979     case Intrinsic::arm_neon_vqrshiftnsu:
2980       VShiftOpc = ARMISD::VQRSHRNsu; break;
2981     }
2982
2983     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
2984                        N->getOperand(1), DAG.getConstant(Cnt, MVT::i32));
2985   }
2986
2987   case Intrinsic::arm_neon_vshiftins: {
2988     EVT VT = N->getOperand(1).getValueType();
2989     int64_t Cnt;
2990     unsigned VShiftOpc = 0;
2991
2992     if (isVShiftLImm(N->getOperand(3), VT, false, Cnt))
2993       VShiftOpc = ARMISD::VSLI;
2994     else if (isVShiftRImm(N->getOperand(3), VT, false, true, Cnt))
2995       VShiftOpc = ARMISD::VSRI;
2996     else {
2997       llvm_unreachable("invalid shift count for vsli/vsri intrinsic");
2998     }
2999
3000     return DAG.getNode(VShiftOpc, N->getDebugLoc(), N->getValueType(0),
3001                        N->getOperand(1), N->getOperand(2),
3002                        DAG.getConstant(Cnt, MVT::i32));
3003   }
3004
3005   case Intrinsic::arm_neon_vqrshifts:
3006   case Intrinsic::arm_neon_vqrshiftu:
3007     // No immediate versions of these to check for.
3008     break;
3009   }
3010
3011   return SDValue();
3012 }
3013
3014 /// PerformShiftCombine - Checks for immediate versions of vector shifts and
3015 /// lowers them.  As with the vector shift intrinsics, this is done during DAG
3016 /// combining instead of DAG legalizing because the build_vectors for 64-bit
3017 /// vector element shift counts are generally not legal, and it is hard to see
3018 /// their values after they get legalized to loads from a constant pool.
3019 static SDValue PerformShiftCombine(SDNode *N, SelectionDAG &DAG,
3020                                    const ARMSubtarget *ST) {
3021   EVT VT = N->getValueType(0);
3022
3023   // Nothing to be done for scalar shifts.
3024   if (! VT.isVector())
3025     return SDValue();
3026
3027   assert(ST->hasNEON() && "unexpected vector shift");
3028   int64_t Cnt;
3029
3030   switch (N->getOpcode()) {
3031   default: llvm_unreachable("unexpected shift opcode");
3032
3033   case ISD::SHL:
3034     if (isVShiftLImm(N->getOperand(1), VT, false, Cnt))
3035       return DAG.getNode(ARMISD::VSHL, N->getDebugLoc(), VT, N->getOperand(0),
3036                          DAG.getConstant(Cnt, MVT::i32));
3037     break;
3038
3039   case ISD::SRA:
3040   case ISD::SRL:
3041     if (isVShiftRImm(N->getOperand(1), VT, false, false, Cnt)) {
3042       unsigned VShiftOpc = (N->getOpcode() == ISD::SRA ?
3043                             ARMISD::VSHRs : ARMISD::VSHRu);
3044       return DAG.getNode(VShiftOpc, N->getDebugLoc(), VT, N->getOperand(0),
3045                          DAG.getConstant(Cnt, MVT::i32));
3046     }
3047   }
3048   return SDValue();
3049 }
3050
3051 /// PerformExtendCombine - Target-specific DAG combining for ISD::SIGN_EXTEND,
3052 /// ISD::ZERO_EXTEND, and ISD::ANY_EXTEND.
3053 static SDValue PerformExtendCombine(SDNode *N, SelectionDAG &DAG,
3054                                     const ARMSubtarget *ST) {
3055   SDValue N0 = N->getOperand(0);
3056
3057   // Check for sign- and zero-extensions of vector extract operations of 8-
3058   // and 16-bit vector elements.  NEON supports these directly.  They are
3059   // handled during DAG combining because type legalization will promote them
3060   // to 32-bit types and it is messy to recognize the operations after that.
3061   if (ST->hasNEON() && N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
3062     SDValue Vec = N0.getOperand(0);
3063     SDValue Lane = N0.getOperand(1);
3064     EVT VT = N->getValueType(0);
3065     EVT EltVT = N0.getValueType();
3066     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
3067
3068     if (VT == MVT::i32 &&
3069         (EltVT == MVT::i8 || EltVT == MVT::i16) &&
3070         TLI.isTypeLegal(Vec.getValueType())) {
3071
3072       unsigned Opc = 0;
3073       switch (N->getOpcode()) {
3074       default: llvm_unreachable("unexpected opcode");
3075       case ISD::SIGN_EXTEND:
3076         Opc = ARMISD::VGETLANEs;
3077         break;
3078       case ISD::ZERO_EXTEND:
3079       case ISD::ANY_EXTEND:
3080         Opc = ARMISD::VGETLANEu;
3081         break;
3082       }
3083       return DAG.getNode(Opc, N->getDebugLoc(), VT, Vec, Lane);
3084     }
3085   }
3086
3087   return SDValue();
3088 }
3089
3090 SDValue ARMTargetLowering::PerformDAGCombine(SDNode *N,
3091                                              DAGCombinerInfo &DCI) const {
3092   switch (N->getOpcode()) {
3093   default: break;
3094   case ISD::ADD:      return PerformADDCombine(N, DCI);
3095   case ISD::SUB:      return PerformSUBCombine(N, DCI);
3096   case ARMISD::FMRRD: return PerformFMRRDCombine(N, DCI);
3097   case ISD::INTRINSIC_WO_CHAIN:
3098     return PerformIntrinsicCombine(N, DCI.DAG);
3099   case ISD::SHL:
3100   case ISD::SRA:
3101   case ISD::SRL:
3102     return PerformShiftCombine(N, DCI.DAG, Subtarget);
3103   case ISD::SIGN_EXTEND:
3104   case ISD::ZERO_EXTEND:
3105   case ISD::ANY_EXTEND:
3106     return PerformExtendCombine(N, DCI.DAG, Subtarget);
3107   }
3108   return SDValue();
3109 }
3110
3111 /// isLegalAddressImmediate - Return true if the integer value can be used
3112 /// as the offset of the target addressing mode for load / store of the
3113 /// given type.
3114 static bool isLegalAddressImmediate(int64_t V, EVT VT,
3115                                     const ARMSubtarget *Subtarget) {
3116   if (V == 0)
3117     return true;
3118
3119   if (!VT.isSimple())
3120     return false;
3121
3122   if (Subtarget->isThumb()) { // FIXME for thumb2
3123     if (V < 0)
3124       return false;
3125
3126     unsigned Scale = 1;
3127     switch (VT.getSimpleVT().SimpleTy) {
3128     default: return false;
3129     case MVT::i1:
3130     case MVT::i8:
3131       // Scale == 1;
3132       break;
3133     case MVT::i16:
3134       // Scale == 2;
3135       Scale = 2;
3136       break;
3137     case MVT::i32:
3138       // Scale == 4;
3139       Scale = 4;
3140       break;
3141     }
3142
3143     if ((V & (Scale - 1)) != 0)
3144       return false;
3145     V /= Scale;
3146     return V == (V & ((1LL << 5) - 1));
3147   }
3148
3149   if (V < 0)
3150     V = - V;
3151   switch (VT.getSimpleVT().SimpleTy) {
3152   default: return false;
3153   case MVT::i1:
3154   case MVT::i8:
3155   case MVT::i32:
3156     // +- imm12
3157     return V == (V & ((1LL << 12) - 1));
3158   case MVT::i16:
3159     // +- imm8
3160     return V == (V & ((1LL << 8) - 1));
3161   case MVT::f32:
3162   case MVT::f64:
3163     if (!Subtarget->hasVFP2())
3164       return false;
3165     if ((V & 3) != 0)
3166       return false;
3167     V >>= 2;
3168     return V == (V & ((1LL << 8) - 1));
3169   }
3170 }
3171
3172 /// isLegalAddressingMode - Return true if the addressing mode represented
3173 /// by AM is legal for this target, for a load/store of the specified type.
3174 bool ARMTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3175                                               const Type *Ty) const {
3176   EVT VT = getValueType(Ty, true);
3177   if (!isLegalAddressImmediate(AM.BaseOffs, VT, Subtarget))
3178     return false;
3179
3180   // Can never fold addr of global into load/store.
3181   if (AM.BaseGV)
3182     return false;
3183
3184   switch (AM.Scale) {
3185   case 0:  // no scale reg, must be "r+i" or "r", or "i".
3186     break;
3187   case 1:
3188     if (Subtarget->isThumb())  // FIXME for thumb2
3189       return false;
3190     // FALL THROUGH.
3191   default:
3192     // ARM doesn't support any R+R*scale+imm addr modes.
3193     if (AM.BaseOffs)
3194       return false;
3195
3196     if (!VT.isSimple())
3197       return false;
3198
3199     int Scale = AM.Scale;
3200     switch (VT.getSimpleVT().SimpleTy) {
3201     default: return false;
3202     case MVT::i1:
3203     case MVT::i8:
3204     case MVT::i32:
3205     case MVT::i64:
3206       // This assumes i64 is legalized to a pair of i32. If not (i.e.
3207       // ldrd / strd are used, then its address mode is same as i16.
3208       // r + r
3209       if (Scale < 0) Scale = -Scale;
3210       if (Scale == 1)
3211         return true;
3212       // r + r << imm
3213       return isPowerOf2_32(Scale & ~1);
3214     case MVT::i16:
3215       // r + r
3216       if (((unsigned)AM.HasBaseReg + Scale) <= 2)
3217         return true;
3218       return false;
3219
3220     case MVT::isVoid:
3221       // Note, we allow "void" uses (basically, uses that aren't loads or
3222       // stores), because arm allows folding a scale into many arithmetic
3223       // operations.  This should be made more precise and revisited later.
3224
3225       // Allow r << imm, but the imm has to be a multiple of two.
3226       if (AM.Scale & 1) return false;
3227       return isPowerOf2_32(AM.Scale);
3228     }
3229     break;
3230   }
3231   return true;
3232 }
3233
3234 static bool getARMIndexedAddressParts(SDNode *Ptr, EVT VT,
3235                                       bool isSEXTLoad, SDValue &Base,
3236                                       SDValue &Offset, bool &isInc,
3237                                       SelectionDAG &DAG) {
3238   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3239     return false;
3240
3241   if (VT == MVT::i16 || ((VT == MVT::i8 || VT == MVT::i1) && isSEXTLoad)) {
3242     // AddressingMode 3
3243     Base = Ptr->getOperand(0);
3244     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3245       int RHSC = (int)RHS->getZExtValue();
3246       if (RHSC < 0 && RHSC > -256) {
3247         assert(Ptr->getOpcode() == ISD::ADD);
3248         isInc = false;
3249         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3250         return true;
3251       }
3252     }
3253     isInc = (Ptr->getOpcode() == ISD::ADD);
3254     Offset = Ptr->getOperand(1);
3255     return true;
3256   } else if (VT == MVT::i32 || VT == MVT::i8 || VT == MVT::i1) {
3257     // AddressingMode 2
3258     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3259       int RHSC = (int)RHS->getZExtValue();
3260       if (RHSC < 0 && RHSC > -0x1000) {
3261         assert(Ptr->getOpcode() == ISD::ADD);
3262         isInc = false;
3263         Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3264         Base = Ptr->getOperand(0);
3265         return true;
3266       }
3267     }
3268
3269     if (Ptr->getOpcode() == ISD::ADD) {
3270       isInc = true;
3271       ARM_AM::ShiftOpc ShOpcVal= ARM_AM::getShiftOpcForNode(Ptr->getOperand(0));
3272       if (ShOpcVal != ARM_AM::no_shift) {
3273         Base = Ptr->getOperand(1);
3274         Offset = Ptr->getOperand(0);
3275       } else {
3276         Base = Ptr->getOperand(0);
3277         Offset = Ptr->getOperand(1);
3278       }
3279       return true;
3280     }
3281
3282     isInc = (Ptr->getOpcode() == ISD::ADD);
3283     Base = Ptr->getOperand(0);
3284     Offset = Ptr->getOperand(1);
3285     return true;
3286   }
3287
3288   // FIXME: Use FLDM / FSTM to emulate indexed FP load / store.
3289   return false;
3290 }
3291
3292 static bool getT2IndexedAddressParts(SDNode *Ptr, EVT VT,
3293                                      bool isSEXTLoad, SDValue &Base,
3294                                      SDValue &Offset, bool &isInc,
3295                                      SelectionDAG &DAG) {
3296   if (Ptr->getOpcode() != ISD::ADD && Ptr->getOpcode() != ISD::SUB)
3297     return false;
3298
3299   Base = Ptr->getOperand(0);
3300   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Ptr->getOperand(1))) {
3301     int RHSC = (int)RHS->getZExtValue();
3302     if (RHSC < 0 && RHSC > -0x100) { // 8 bits.
3303       assert(Ptr->getOpcode() == ISD::ADD);
3304       isInc = false;
3305       Offset = DAG.getConstant(-RHSC, RHS->getValueType(0));
3306       return true;
3307     } else if (RHSC > 0 && RHSC < 0x100) { // 8 bit, no zero.
3308       isInc = Ptr->getOpcode() == ISD::ADD;
3309       Offset = DAG.getConstant(RHSC, RHS->getValueType(0));
3310       return true;
3311     }
3312   }
3313
3314   return false;
3315 }
3316
3317 /// getPreIndexedAddressParts - returns true by value, base pointer and
3318 /// offset pointer and addressing mode by reference if the node's address
3319 /// can be legally represented as pre-indexed load / store address.
3320 bool
3321 ARMTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
3322                                              SDValue &Offset,
3323                                              ISD::MemIndexedMode &AM,
3324                                              SelectionDAG &DAG) const {
3325   if (Subtarget->isThumb1Only())
3326     return false;
3327
3328   EVT VT;
3329   SDValue Ptr;
3330   bool isSEXTLoad = false;
3331   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3332     Ptr = LD->getBasePtr();
3333     VT  = LD->getMemoryVT();
3334     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3335   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3336     Ptr = ST->getBasePtr();
3337     VT  = ST->getMemoryVT();
3338   } else
3339     return false;
3340
3341   bool isInc;
3342   bool isLegal = false;
3343   if (Subtarget->isThumb() && Subtarget->hasThumb2())
3344     isLegal = getT2IndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3345                                        Offset, isInc, DAG);
3346   else
3347     isLegal = getARMIndexedAddressParts(Ptr.getNode(), VT, isSEXTLoad, Base,
3348                                         Offset, isInc, DAG);
3349   if (!isLegal)
3350     return false;
3351
3352   AM = isInc ? ISD::PRE_INC : ISD::PRE_DEC;
3353   return true;
3354 }
3355
3356 /// getPostIndexedAddressParts - returns true by value, base pointer and
3357 /// offset pointer and addressing mode by reference if this node can be
3358 /// combined with a load / store to form a post-indexed load / store.
3359 bool ARMTargetLowering::getPostIndexedAddressParts(SDNode *N, SDNode *Op,
3360                                                    SDValue &Base,
3361                                                    SDValue &Offset,
3362                                                    ISD::MemIndexedMode &AM,
3363                                                    SelectionDAG &DAG) const {
3364   if (Subtarget->isThumb1Only())
3365     return false;
3366
3367   EVT VT;
3368   SDValue Ptr;
3369   bool isSEXTLoad = false;
3370   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
3371     VT  = LD->getMemoryVT();
3372     isSEXTLoad = LD->getExtensionType() == ISD::SEXTLOAD;
3373   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
3374     VT  = ST->getMemoryVT();
3375   } else
3376     return false;
3377
3378   bool isInc;
3379   bool isLegal = false;
3380   if (Subtarget->isThumb() && Subtarget->hasThumb2())
3381     isLegal = getT2IndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3382                                         isInc, DAG);
3383   else
3384     isLegal = getARMIndexedAddressParts(Op, VT, isSEXTLoad, Base, Offset,
3385                                         isInc, DAG);
3386   if (!isLegal)
3387     return false;
3388
3389   AM = isInc ? ISD::POST_INC : ISD::POST_DEC;
3390   return true;
3391 }
3392
3393 void ARMTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
3394                                                        const APInt &Mask,
3395                                                        APInt &KnownZero,
3396                                                        APInt &KnownOne,
3397                                                        const SelectionDAG &DAG,
3398                                                        unsigned Depth) const {
3399   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3400   switch (Op.getOpcode()) {
3401   default: break;
3402   case ARMISD::CMOV: {
3403     // Bits are known zero/one if known on the LHS and RHS.
3404     DAG.ComputeMaskedBits(Op.getOperand(0), Mask, KnownZero, KnownOne, Depth+1);
3405     if (KnownZero == 0 && KnownOne == 0) return;
3406
3407     APInt KnownZeroRHS, KnownOneRHS;
3408     DAG.ComputeMaskedBits(Op.getOperand(1), Mask,
3409                           KnownZeroRHS, KnownOneRHS, Depth+1);
3410     KnownZero &= KnownZeroRHS;
3411     KnownOne  &= KnownOneRHS;
3412     return;
3413   }
3414   }
3415 }
3416
3417 //===----------------------------------------------------------------------===//
3418 //                           ARM Inline Assembly Support
3419 //===----------------------------------------------------------------------===//
3420
3421 /// getConstraintType - Given a constraint letter, return the type of
3422 /// constraint it is for this target.
3423 ARMTargetLowering::ConstraintType
3424 ARMTargetLowering::getConstraintType(const std::string &Constraint) const {
3425   if (Constraint.size() == 1) {
3426     switch (Constraint[0]) {
3427     default:  break;
3428     case 'l': return C_RegisterClass;
3429     case 'w': return C_RegisterClass;
3430     }
3431   }
3432   return TargetLowering::getConstraintType(Constraint);
3433 }
3434
3435 std::pair<unsigned, const TargetRegisterClass*>
3436 ARMTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3437                                                 EVT VT) const {
3438   if (Constraint.size() == 1) {
3439     // GCC RS6000 Constraint Letters
3440     switch (Constraint[0]) {
3441     case 'l':
3442       if (Subtarget->isThumb1Only())
3443         return std::make_pair(0U, ARM::tGPRRegisterClass);
3444       else
3445         return std::make_pair(0U, ARM::GPRRegisterClass);
3446     case 'r':
3447       return std::make_pair(0U, ARM::GPRRegisterClass);
3448     case 'w':
3449       if (VT == MVT::f32)
3450         return std::make_pair(0U, ARM::SPRRegisterClass);
3451       if (VT == MVT::f64)
3452         return std::make_pair(0U, ARM::DPRRegisterClass);
3453       break;
3454     }
3455   }
3456   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3457 }
3458
3459 std::vector<unsigned> ARMTargetLowering::
3460 getRegClassForInlineAsmConstraint(const std::string &Constraint,
3461                                   EVT VT) const {
3462   if (Constraint.size() != 1)
3463     return std::vector<unsigned>();
3464
3465   switch (Constraint[0]) {      // GCC ARM Constraint Letters
3466   default: break;
3467   case 'l':
3468     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3469                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3470                                  0);
3471   case 'r':
3472     return make_vector<unsigned>(ARM::R0, ARM::R1, ARM::R2, ARM::R3,
3473                                  ARM::R4, ARM::R5, ARM::R6, ARM::R7,
3474                                  ARM::R8, ARM::R9, ARM::R10, ARM::R11,
3475                                  ARM::R12, ARM::LR, 0);
3476   case 'w':
3477     if (VT == MVT::f32)
3478       return make_vector<unsigned>(ARM::S0, ARM::S1, ARM::S2, ARM::S3,
3479                                    ARM::S4, ARM::S5, ARM::S6, ARM::S7,
3480                                    ARM::S8, ARM::S9, ARM::S10, ARM::S11,
3481                                    ARM::S12,ARM::S13,ARM::S14,ARM::S15,
3482                                    ARM::S16,ARM::S17,ARM::S18,ARM::S19,
3483                                    ARM::S20,ARM::S21,ARM::S22,ARM::S23,
3484                                    ARM::S24,ARM::S25,ARM::S26,ARM::S27,
3485                                    ARM::S28,ARM::S29,ARM::S30,ARM::S31, 0);
3486     if (VT == MVT::f64)
3487       return make_vector<unsigned>(ARM::D0, ARM::D1, ARM::D2, ARM::D3,
3488                                    ARM::D4, ARM::D5, ARM::D6, ARM::D7,
3489                                    ARM::D8, ARM::D9, ARM::D10,ARM::D11,
3490                                    ARM::D12,ARM::D13,ARM::D14,ARM::D15, 0);
3491       break;
3492   }
3493
3494   return std::vector<unsigned>();
3495 }
3496
3497 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3498 /// vector.  If it is invalid, don't add anything to Ops.
3499 void ARMTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
3500                                                      char Constraint,
3501                                                      bool hasMemory,
3502                                                      std::vector<SDValue>&Ops,
3503                                                      SelectionDAG &DAG) const {
3504   SDValue Result(0, 0);
3505
3506   switch (Constraint) {
3507   default: break;
3508   case 'I': case 'J': case 'K': case 'L':
3509   case 'M': case 'N': case 'O':
3510     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
3511     if (!C)
3512       return;
3513
3514     int64_t CVal64 = C->getSExtValue();
3515     int CVal = (int) CVal64;
3516     // None of these constraints allow values larger than 32 bits.  Check
3517     // that the value fits in an int.
3518     if (CVal != CVal64)
3519       return;
3520
3521     switch (Constraint) {
3522       case 'I':
3523         if (Subtarget->isThumb1Only()) {
3524           // This must be a constant between 0 and 255, for ADD
3525           // immediates.
3526           if (CVal >= 0 && CVal <= 255)
3527             break;
3528         } else if (Subtarget->isThumb2()) {
3529           // A constant that can be used as an immediate value in a
3530           // data-processing instruction.
3531           if (ARM_AM::getT2SOImmVal(CVal) != -1)
3532             break;
3533         } else {
3534           // A constant that can be used as an immediate value in a
3535           // data-processing instruction.
3536           if (ARM_AM::getSOImmVal(CVal) != -1)
3537             break;
3538         }
3539         return;
3540
3541       case 'J':
3542         if (Subtarget->isThumb()) {  // FIXME thumb2
3543           // This must be a constant between -255 and -1, for negated ADD
3544           // immediates. This can be used in GCC with an "n" modifier that
3545           // prints the negated value, for use with SUB instructions. It is
3546           // not useful otherwise but is implemented for compatibility.
3547           if (CVal >= -255 && CVal <= -1)
3548             break;
3549         } else {
3550           // This must be a constant between -4095 and 4095. It is not clear
3551           // what this constraint is intended for. Implemented for
3552           // compatibility with GCC.
3553           if (CVal >= -4095 && CVal <= 4095)
3554             break;
3555         }
3556         return;
3557
3558       case 'K':
3559         if (Subtarget->isThumb1Only()) {
3560           // A 32-bit value where only one byte has a nonzero value. Exclude
3561           // zero to match GCC. This constraint is used by GCC internally for
3562           // constants that can be loaded with a move/shift combination.
3563           // It is not useful otherwise but is implemented for compatibility.
3564           if (CVal != 0 && ARM_AM::isThumbImmShiftedVal(CVal))
3565             break;
3566         } else if (Subtarget->isThumb2()) {
3567           // A constant whose bitwise inverse can be used as an immediate
3568           // value in a data-processing instruction. This can be used in GCC
3569           // with a "B" modifier that prints the inverted value, for use with
3570           // BIC and MVN instructions. It is not useful otherwise but is
3571           // implemented for compatibility.
3572           if (ARM_AM::getT2SOImmVal(~CVal) != -1)
3573             break;
3574         } else {
3575           // A constant whose bitwise inverse can be used as an immediate
3576           // value in a data-processing instruction. This can be used in GCC
3577           // with a "B" modifier that prints the inverted value, for use with
3578           // BIC and MVN instructions. It is not useful otherwise but is
3579           // implemented for compatibility.
3580           if (ARM_AM::getSOImmVal(~CVal) != -1)
3581             break;
3582         }
3583         return;
3584
3585       case 'L':
3586         if (Subtarget->isThumb1Only()) {
3587           // This must be a constant between -7 and 7,
3588           // for 3-operand ADD/SUB immediate instructions.
3589           if (CVal >= -7 && CVal < 7)
3590             break;
3591         } else if (Subtarget->isThumb2()) {
3592           // A constant whose negation can be used as an immediate value in a
3593           // data-processing instruction. This can be used in GCC with an "n"
3594           // modifier that prints the negated value, for use with SUB
3595           // instructions. It is not useful otherwise but is implemented for
3596           // compatibility.
3597           if (ARM_AM::getT2SOImmVal(-CVal) != -1)
3598             break;
3599         } else {
3600           // A constant whose negation can be used as an immediate value in a
3601           // data-processing instruction. This can be used in GCC with an "n"
3602           // modifier that prints the negated value, for use with SUB
3603           // instructions. It is not useful otherwise but is implemented for
3604           // compatibility.
3605           if (ARM_AM::getSOImmVal(-CVal) != -1)
3606             break;
3607         }
3608         return;
3609
3610       case 'M':
3611         if (Subtarget->isThumb()) { // FIXME thumb2
3612           // This must be a multiple of 4 between 0 and 1020, for
3613           // ADD sp + immediate.
3614           if ((CVal >= 0 && CVal <= 1020) && ((CVal & 3) == 0))
3615             break;
3616         } else {
3617           // A power of two or a constant between 0 and 32.  This is used in
3618           // GCC for the shift amount on shifted register operands, but it is
3619           // useful in general for any shift amounts.
3620           if ((CVal >= 0 && CVal <= 32) || ((CVal & (CVal - 1)) == 0))
3621             break;
3622         }
3623         return;
3624
3625       case 'N':
3626         if (Subtarget->isThumb()) {  // FIXME thumb2
3627           // This must be a constant between 0 and 31, for shift amounts.
3628           if (CVal >= 0 && CVal <= 31)
3629             break;
3630         }
3631         return;
3632
3633       case 'O':
3634         if (Subtarget->isThumb()) {  // FIXME thumb2
3635           // This must be a multiple of 4 between -508 and 508, for
3636           // ADD/SUB sp = sp + immediate.
3637           if ((CVal >= -508 && CVal <= 508) && ((CVal & 3) == 0))
3638             break;
3639         }
3640         return;
3641     }
3642     Result = DAG.getTargetConstant(CVal, Op.getValueType());
3643     break;
3644   }
3645
3646   if (Result.getNode()) {
3647     Ops.push_back(Result);
3648     return;
3649   }
3650   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, hasMemory,
3651                                                       Ops, DAG);
3652 }