lib/Target/ARM/ARMISelDAGToDAG.cpp

   1 //===-- ARMISelDAGToDAG.cpp - A dag to dag inst selector for ARM ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines an instruction selector for the ARM target.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMISelLowering.h"
  17 #include "ARMTargetMachine.h"
  18 #include "llvm/CallingConv.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/DerivedTypes.h"
  21 #include "llvm/Function.h"
  22 #include "llvm/Intrinsics.h"
  23 #include "llvm/LLVMContext.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/SelectionDAGISel.h"
  29 #include "llvm/Target/TargetLowering.h"
  30 #include "llvm/Target/TargetOptions.h"
  31 #include "llvm/Support/Compiler.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35
  36 using namespace llvm;
  37
  38 //===--------------------------------------------------------------------===//
  39 /// ARMDAGToDAGISel - ARM specific code to select ARM machine
  40 /// instructions for SelectionDAG operations.
  41 ///
  42 namespace {
  43 class ARMDAGToDAGISel : public SelectionDAGISel {
  44   ARMBaseTargetMachine &TM;
  45
  46   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  47   /// make the right decision when generating code for different targets.
  48   const ARMSubtarget *Subtarget;
  49
  50 public:
  51   explicit ARMDAGToDAGISel(ARMBaseTargetMachine &tm,
  52                            CodeGenOpt::Level OptLevel)
  53     : SelectionDAGISel(tm, OptLevel), TM(tm),
  54     Subtarget(&TM.getSubtarget<ARMSubtarget>()) {
  55   }
  56
  57   virtual const char *getPassName() const {
  58     return "ARM Instruction Selection";
  59   }
  60
  61   /// getI32Imm - Return a target constant of type i32 with the specified
  62   /// value.
  63   inline SDValue getI32Imm(unsigned Imm) {
  64     return CurDAG->getTargetConstant(Imm, MVT::i32);
  65   }
  66
  67   SDNode *Select(SDValue Op);
  68   virtual void InstructionSelect();
  69   bool SelectShifterOperandReg(SDValue Op, SDValue N, SDValue &A,
  70                                SDValue &B, SDValue &C);
  71   bool SelectAddrMode2(SDValue Op, SDValue N, SDValue &Base,
  72                        SDValue &Offset, SDValue &Opc);
  73   bool SelectAddrMode2Offset(SDValue Op, SDValue N,
  74                              SDValue &Offset, SDValue &Opc);
  75   bool SelectAddrMode3(SDValue Op, SDValue N, SDValue &Base,
  76                        SDValue &Offset, SDValue &Opc);
  77   bool SelectAddrMode3Offset(SDValue Op, SDValue N,
  78                              SDValue &Offset, SDValue &Opc);
  79   bool SelectAddrMode4(SDValue Op, SDValue N, SDValue &Addr,
  80                        SDValue &Mode);
  81   bool SelectAddrMode5(SDValue Op, SDValue N, SDValue &Base,
  82                        SDValue &Offset);
  83   bool SelectAddrMode6(SDValue Op, SDValue N, SDValue &Addr, SDValue &Update,
  84                        SDValue &Opc, SDValue &Align);
  85
  86   bool SelectAddrModePC(SDValue Op, SDValue N, SDValue &Offset,
  87                         SDValue &Label);
  88
  89   bool SelectThumbAddrModeRR(SDValue Op, SDValue N, SDValue &Base,
  90                              SDValue &Offset);
  91   bool SelectThumbAddrModeRI5(SDValue Op, SDValue N, unsigned Scale,
  92                               SDValue &Base, SDValue &OffImm,
  93                               SDValue &Offset);
  94   bool SelectThumbAddrModeS1(SDValue Op, SDValue N, SDValue &Base,
  95                              SDValue &OffImm, SDValue &Offset);
  96   bool SelectThumbAddrModeS2(SDValue Op, SDValue N, SDValue &Base,
  97                              SDValue &OffImm, SDValue &Offset);
  98   bool SelectThumbAddrModeS4(SDValue Op, SDValue N, SDValue &Base,
  99                              SDValue &OffImm, SDValue &Offset);
 100   bool SelectThumbAddrModeSP(SDValue Op, SDValue N, SDValue &Base,
 101                              SDValue &OffImm);
 102
 103   bool SelectT2ShifterOperandReg(SDValue Op, SDValue N,
 104                                  SDValue &BaseReg, SDValue &Opc);
 105   bool SelectT2AddrModeImm12(SDValue Op, SDValue N, SDValue &Base,
 106                              SDValue &OffImm);
 107   bool SelectT2AddrModeImm8(SDValue Op, SDValue N, SDValue &Base,
 108                             SDValue &OffImm);
 109   bool SelectT2AddrModeImm8Offset(SDValue Op, SDValue N,
 110                                  SDValue &OffImm);
 111   bool SelectT2AddrModeImm8s4(SDValue Op, SDValue N, SDValue &Base,
 112                               SDValue &OffImm);
 113   bool SelectT2AddrModeSoReg(SDValue Op, SDValue N, SDValue &Base,
 114                              SDValue &OffReg, SDValue &ShImm);
 115
 116   // Include the pieces autogenerated from the target description.
 117 #include "ARMGenDAGISel.inc"
 118
 119 private:
 120   /// SelectARMIndexedLoad - Indexed (pre/post inc/dec) load matching code for
 121   /// ARM.
 122   SDNode *SelectARMIndexedLoad(SDValue Op);
 123   SDNode *SelectT2IndexedLoad(SDValue Op);
 124
 125   /// SelectDYN_ALLOC - Select dynamic alloc for Thumb.
 126   SDNode *SelectDYN_ALLOC(SDValue Op);
 127
 128   /// SelectVLD - Select NEON load intrinsics.  NumVecs should
 129   /// be 2, 3 or 4.  The opcode arrays specify the instructions used for
 130   /// loads of D registers and even subregs and odd subregs of Q registers.
 131   /// For NumVecs == 2, QOpcodes1 is not used.
 132   SDNode *SelectVLD(SDValue Op, unsigned NumVecs, unsigned *DOpcodes,
 133                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 134
 135   /// SelectVST - Select NEON store intrinsics.  NumVecs should
 136   /// be 2, 3 or 4.  The opcode arrays specify the instructions used for
 137   /// stores of D registers and even subregs and odd subregs of Q registers.
 138   /// For NumVecs == 2, QOpcodes1 is not used.
 139   SDNode *SelectVST(SDValue Op, unsigned NumVecs, unsigned *DOpcodes,
 140                     unsigned *QOpcodes0, unsigned *QOpcodes1);
 141
 142   /// SelectVLDSTLane - Select NEON load/store lane intrinsics.  NumVecs should
 143   /// be 2, 3 or 4.  The opcode arrays specify the instructions used for
 144   /// load/store of D registers and even subregs and odd subregs of Q registers.
 145   SDNode *SelectVLDSTLane(SDValue Op, bool IsLoad, unsigned NumVecs,
 146                           unsigned *DOpcodes, unsigned *QOpcodes0,
 147                           unsigned *QOpcodes1);
 148
 149   /// SelectV6T2BitfieldExtractOp - Select SBFX/UBFX instructions for ARM.
 150   SDNode *SelectV6T2BitfieldExtractOp(SDValue Op, unsigned Opc);
 151
 152   /// SelectCMOVOp - Select CMOV instructions for ARM.
 153   SDNode *SelectCMOVOp(SDValue Op);
 154
 155   /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 156   /// inline asm expressions.
 157   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 158                                             char ConstraintCode,
 159                                             std::vector<SDValue> &OutOps);
 160
 161   /// PairDRegs - Insert a pair of double registers into an implicit def to
 162   /// form a quad register.
 163   SDNode *PairDRegs(EVT VT, SDValue V0, SDValue V1);
 164 };
 165 }
 166
 167 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 168 /// operand. If so Imm will receive the 32-bit value.
 169 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 170   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 171     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 172     return true;
 173   }
 174   return false;
 175 }
 176
 177 // isInt32Immediate - This method tests to see if a constant operand.
 178 // If so Imm will receive the 32 bit value.
 179 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 180   return isInt32Immediate(N.getNode(), Imm);
 181 }
 182
 183 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 184 // opcode and that it has a immediate integer right operand.
 185 // If so Imm will receive the 32 bit value.
 186 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 187   return N->getOpcode() == Opc &&
 188          isInt32Immediate(N->getOperand(1).getNode(), Imm);
 189 }
 190
 191
 192 void ARMDAGToDAGISel::InstructionSelect() {
 193   SelectRoot(*CurDAG);
 194   CurDAG->RemoveDeadNodes();
 195 }
 196
 197 bool ARMDAGToDAGISel::SelectShifterOperandReg(SDValue Op,
 198                                               SDValue N,
 199                                               SDValue &BaseReg,
 200                                               SDValue &ShReg,
 201                                               SDValue &Opc) {
 202   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 203
 204   // Don't match base register only case. That is matched to a separate
 205   // lower complexity pattern with explicit register operand.
 206   if (ShOpcVal == ARM_AM::no_shift) return false;
 207
 208   BaseReg = N.getOperand(0);
 209   unsigned ShImmVal = 0;
 210   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 211     ShReg = CurDAG->getRegister(0, MVT::i32);
 212     ShImmVal = RHS->getZExtValue() & 31;
 213   } else {
 214     ShReg = N.getOperand(1);
 215   }
 216   Opc = CurDAG->getTargetConstant(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal),
 217                                   MVT::i32);
 218   return true;
 219 }
 220
 221 bool ARMDAGToDAGISel::SelectAddrMode2(SDValue Op, SDValue N,
 222                                       SDValue &Base, SDValue &Offset,
 223                                       SDValue &Opc) {
 224   if (N.getOpcode() == ISD::MUL) {
 225     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 226       // X * [3,5,9] -> X + X * [2,4,8] etc.
 227       int RHSC = (int)RHS->getZExtValue();
 228       if (RHSC & 1) {
 229         RHSC = RHSC & ~1;
 230         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 231         if (RHSC < 0) {
 232           AddSub = ARM_AM::sub;
 233           RHSC = - RHSC;
 234         }
 235         if (isPowerOf2_32(RHSC)) {
 236           unsigned ShAmt = Log2_32(RHSC);
 237           Base = Offset = N.getOperand(0);
 238           Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt,
 239                                                             ARM_AM::lsl),
 240                                           MVT::i32);
 241           return true;
 242         }
 243       }
 244     }
 245   }
 246
 247   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 248     Base = N;
 249     if (N.getOpcode() == ISD::FrameIndex) {
 250       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 251       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 252     } else if (N.getOpcode() == ARMISD::Wrapper) {
 253       Base = N.getOperand(0);
 254     }
 255     Offset = CurDAG->getRegister(0, MVT::i32);
 256     Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(ARM_AM::add, 0,
 257                                                       ARM_AM::no_shift),
 258                                     MVT::i32);
 259     return true;
 260   }
 261
 262   // Match simple R +/- imm12 operands.
 263   if (N.getOpcode() == ISD::ADD)
 264     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 265       int RHSC = (int)RHS->getZExtValue();
 266       if ((RHSC >= 0 && RHSC < 0x1000) ||
 267           (RHSC < 0 && RHSC > -0x1000)) { // 12 bits.
 268         Base = N.getOperand(0);
 269         if (Base.getOpcode() == ISD::FrameIndex) {
 270           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 271           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 272         }
 273         Offset = CurDAG->getRegister(0, MVT::i32);
 274
 275         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 276         if (RHSC < 0) {
 277           AddSub = ARM_AM::sub;
 278           RHSC = - RHSC;
 279         }
 280         Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, RHSC,
 281                                                           ARM_AM::no_shift),
 282                                         MVT::i32);
 283         return true;
 284       }
 285     }
 286
 287   // Otherwise this is R +/- [possibly shifted] R.
 288   ARM_AM::AddrOpc AddSub = N.getOpcode() == ISD::ADD ? ARM_AM::add:ARM_AM::sub;
 289   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(1));
 290   unsigned ShAmt = 0;
 291
 292   Base   = N.getOperand(0);
 293   Offset = N.getOperand(1);
 294
 295   if (ShOpcVal != ARM_AM::no_shift) {
 296     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 297     // it.
 298     if (ConstantSDNode *Sh =
 299            dyn_cast<ConstantSDNode>(N.getOperand(1).getOperand(1))) {
 300       ShAmt = Sh->getZExtValue();
 301       Offset = N.getOperand(1).getOperand(0);
 302     } else {
 303       ShOpcVal = ARM_AM::no_shift;
 304     }
 305   }
 306
 307   // Try matching (R shl C) + (R).
 308   if (N.getOpcode() == ISD::ADD && ShOpcVal == ARM_AM::no_shift) {
 309     ShOpcVal = ARM_AM::getShiftOpcForNode(N.getOperand(0));
 310     if (ShOpcVal != ARM_AM::no_shift) {
 311       // Check to see if the RHS of the shift is a constant, if not, we can't
 312       // fold it.
 313       if (ConstantSDNode *Sh =
 314           dyn_cast<ConstantSDNode>(N.getOperand(0).getOperand(1))) {
 315         ShAmt = Sh->getZExtValue();
 316         Offset = N.getOperand(0).getOperand(0);
 317         Base = N.getOperand(1);
 318       } else {
 319         ShOpcVal = ARM_AM::no_shift;
 320       }
 321     }
 322   }
 323
 324   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 325                                   MVT::i32);
 326   return true;
 327 }
 328
 329 bool ARMDAGToDAGISel::SelectAddrMode2Offset(SDValue Op, SDValue N,
 330                                             SDValue &Offset, SDValue &Opc) {
 331   unsigned Opcode = Op.getOpcode();
 332   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 333     ? cast<LoadSDNode>(Op)->getAddressingMode()
 334     : cast<StoreSDNode>(Op)->getAddressingMode();
 335   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 336     ? ARM_AM::add : ARM_AM::sub;
 337   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 338     int Val = (int)C->getZExtValue();
 339     if (Val >= 0 && Val < 0x1000) { // 12 bits.
 340       Offset = CurDAG->getRegister(0, MVT::i32);
 341       Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, Val,
 342                                                         ARM_AM::no_shift),
 343                                       MVT::i32);
 344       return true;
 345     }
 346   }
 347
 348   Offset = N;
 349   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 350   unsigned ShAmt = 0;
 351   if (ShOpcVal != ARM_AM::no_shift) {
 352     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 353     // it.
 354     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 355       ShAmt = Sh->getZExtValue();
 356       Offset = N.getOperand(0);
 357     } else {
 358       ShOpcVal = ARM_AM::no_shift;
 359     }
 360   }
 361
 362   Opc = CurDAG->getTargetConstant(ARM_AM::getAM2Opc(AddSub, ShAmt, ShOpcVal),
 363                                   MVT::i32);
 364   return true;
 365 }
 366
 367
 368 bool ARMDAGToDAGISel::SelectAddrMode3(SDValue Op, SDValue N,
 369                                       SDValue &Base, SDValue &Offset,
 370                                       SDValue &Opc) {
 371   if (N.getOpcode() == ISD::SUB) {
 372     // X - C  is canonicalize to X + -C, no need to handle it here.
 373     Base = N.getOperand(0);
 374     Offset = N.getOperand(1);
 375     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::sub, 0),MVT::i32);
 376     return true;
 377   }
 378
 379   if (N.getOpcode() != ISD::ADD) {
 380     Base = N;
 381     if (N.getOpcode() == ISD::FrameIndex) {
 382       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 383       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 384     }
 385     Offset = CurDAG->getRegister(0, MVT::i32);
 386     Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0),MVT::i32);
 387     return true;
 388   }
 389
 390   // If the RHS is +/- imm8, fold into addr mode.
 391   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 392     int RHSC = (int)RHS->getZExtValue();
 393     if ((RHSC >= 0 && RHSC < 256) ||
 394         (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 395       Base = N.getOperand(0);
 396       if (Base.getOpcode() == ISD::FrameIndex) {
 397         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 398         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 399       }
 400       Offset = CurDAG->getRegister(0, MVT::i32);
 401
 402       ARM_AM::AddrOpc AddSub = ARM_AM::add;
 403       if (RHSC < 0) {
 404         AddSub = ARM_AM::sub;
 405         RHSC = - RHSC;
 406       }
 407       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, RHSC),MVT::i32);
 408       return true;
 409     }
 410   }
 411
 412   Base = N.getOperand(0);
 413   Offset = N.getOperand(1);
 414   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(ARM_AM::add, 0), MVT::i32);
 415   return true;
 416 }
 417
 418 bool ARMDAGToDAGISel::SelectAddrMode3Offset(SDValue Op, SDValue N,
 419                                             SDValue &Offset, SDValue &Opc) {
 420   unsigned Opcode = Op.getOpcode();
 421   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 422     ? cast<LoadSDNode>(Op)->getAddressingMode()
 423     : cast<StoreSDNode>(Op)->getAddressingMode();
 424   ARM_AM::AddrOpc AddSub = (AM == ISD::PRE_INC || AM == ISD::POST_INC)
 425     ? ARM_AM::add : ARM_AM::sub;
 426   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N)) {
 427     int Val = (int)C->getZExtValue();
 428     if (Val >= 0 && Val < 256) {
 429       Offset = CurDAG->getRegister(0, MVT::i32);
 430       Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, Val), MVT::i32);
 431       return true;
 432     }
 433   }
 434
 435   Offset = N;
 436   Opc = CurDAG->getTargetConstant(ARM_AM::getAM3Opc(AddSub, 0), MVT::i32);
 437   return true;
 438 }
 439
 440 bool ARMDAGToDAGISel::SelectAddrMode4(SDValue Op, SDValue N,
 441                                       SDValue &Addr, SDValue &Mode) {
 442   Addr = N;
 443   Mode = CurDAG->getTargetConstant(0, MVT::i32);
 444   return true;
 445 }
 446
 447 bool ARMDAGToDAGISel::SelectAddrMode5(SDValue Op, SDValue N,
 448                                       SDValue &Base, SDValue &Offset) {
 449   if (N.getOpcode() != ISD::ADD) {
 450     Base = N;
 451     if (N.getOpcode() == ISD::FrameIndex) {
 452       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 453       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 454     } else if (N.getOpcode() == ARMISD::Wrapper) {
 455       Base = N.getOperand(0);
 456     }
 457     Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 458                                        MVT::i32);
 459     return true;
 460   }
 461
 462   // If the RHS is +/- imm8, fold into addr mode.
 463   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 464     int RHSC = (int)RHS->getZExtValue();
 465     if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied by 4.
 466       RHSC >>= 2;
 467       if ((RHSC >= 0 && RHSC < 256) ||
 468           (RHSC < 0 && RHSC > -256)) { // note -256 itself isn't allowed.
 469         Base = N.getOperand(0);
 470         if (Base.getOpcode() == ISD::FrameIndex) {
 471           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 472           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 473         }
 474
 475         ARM_AM::AddrOpc AddSub = ARM_AM::add;
 476         if (RHSC < 0) {
 477           AddSub = ARM_AM::sub;
 478           RHSC = - RHSC;
 479         }
 480         Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(AddSub, RHSC),
 481                                            MVT::i32);
 482         return true;
 483       }
 484     }
 485   }
 486
 487   Base = N;
 488   Offset = CurDAG->getTargetConstant(ARM_AM::getAM5Opc(ARM_AM::add, 0),
 489                                      MVT::i32);
 490   return true;
 491 }
 492
 493 bool ARMDAGToDAGISel::SelectAddrMode6(SDValue Op, SDValue N,
 494                                       SDValue &Addr, SDValue &Update,
 495                                       SDValue &Opc, SDValue &Align) {
 496   Addr = N;
 497   // Default to no writeback.
 498   Update = CurDAG->getRegister(0, MVT::i32);
 499   Opc = CurDAG->getTargetConstant(ARM_AM::getAM6Opc(false), MVT::i32);
 500   // Default to no alignment.
 501   Align = CurDAG->getTargetConstant(0, MVT::i32);
 502   return true;
 503 }
 504
 505 bool ARMDAGToDAGISel::SelectAddrModePC(SDValue Op, SDValue N,
 506                                        SDValue &Offset, SDValue &Label) {
 507   if (N.getOpcode() == ARMISD::PIC_ADD && N.hasOneUse()) {
 508     Offset = N.getOperand(0);
 509     SDValue N1 = N.getOperand(1);
 510     Label  = CurDAG->getTargetConstant(cast<ConstantSDNode>(N1)->getZExtValue(),
 511                                        MVT::i32);
 512     return true;
 513   }
 514   return false;
 515 }
 516
 517 bool ARMDAGToDAGISel::SelectThumbAddrModeRR(SDValue Op, SDValue N,
 518                                             SDValue &Base, SDValue &Offset){
 519   // FIXME dl should come from the parent load or store, not the address
 520   DebugLoc dl = Op.getDebugLoc();
 521   if (N.getOpcode() != ISD::ADD) {
 522     ConstantSDNode *NC = dyn_cast<ConstantSDNode>(N);
 523     if (!NC || NC->getZExtValue() != 0)
 524       return false;
 525
 526     Base = Offset = N;
 527     return true;
 528   }
 529
 530   Base = N.getOperand(0);
 531   Offset = N.getOperand(1);
 532   return true;
 533 }
 534
 535 bool
 536 ARMDAGToDAGISel::SelectThumbAddrModeRI5(SDValue Op, SDValue N,
 537                                         unsigned Scale, SDValue &Base,
 538                                         SDValue &OffImm, SDValue &Offset) {
 539   if (Scale == 4) {
 540     SDValue TmpBase, TmpOffImm;
 541     if (SelectThumbAddrModeSP(Op, N, TmpBase, TmpOffImm))
 542       return false;  // We want to select tLDRspi / tSTRspi instead.
 543     if (N.getOpcode() == ARMISD::Wrapper &&
 544         N.getOperand(0).getOpcode() == ISD::TargetConstantPool)
 545       return false;  // We want to select tLDRpci instead.
 546   }
 547
 548   if (N.getOpcode() != ISD::ADD) {
 549     Base = (N.getOpcode() == ARMISD::Wrapper) ? N.getOperand(0) : N;
 550     Offset = CurDAG->getRegister(0, MVT::i32);
 551     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 552     return true;
 553   }
 554
 555   // Thumb does not have [sp, r] address mode.
 556   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 557   RegisterSDNode *RHSR = dyn_cast<RegisterSDNode>(N.getOperand(1));
 558   if ((LHSR && LHSR->getReg() == ARM::SP) ||
 559       (RHSR && RHSR->getReg() == ARM::SP)) {
 560     Base = N;
 561     Offset = CurDAG->getRegister(0, MVT::i32);
 562     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 563     return true;
 564   }
 565
 566   // If the RHS is + imm5 * scale, fold into addr mode.
 567   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 568     int RHSC = (int)RHS->getZExtValue();
 569     if ((RHSC & (Scale-1)) == 0) {  // The constant is implicitly multiplied.
 570       RHSC /= Scale;
 571       if (RHSC >= 0 && RHSC < 32) {
 572         Base = N.getOperand(0);
 573         Offset = CurDAG->getRegister(0, MVT::i32);
 574         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 575         return true;
 576       }
 577     }
 578   }
 579
 580   Base = N.getOperand(0);
 581   Offset = N.getOperand(1);
 582   OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 583   return true;
 584 }
 585
 586 bool ARMDAGToDAGISel::SelectThumbAddrModeS1(SDValue Op, SDValue N,
 587                                             SDValue &Base, SDValue &OffImm,
 588                                             SDValue &Offset) {
 589   return SelectThumbAddrModeRI5(Op, N, 1, Base, OffImm, Offset);
 590 }
 591
 592 bool ARMDAGToDAGISel::SelectThumbAddrModeS2(SDValue Op, SDValue N,
 593                                             SDValue &Base, SDValue &OffImm,
 594                                             SDValue &Offset) {
 595   return SelectThumbAddrModeRI5(Op, N, 2, Base, OffImm, Offset);
 596 }
 597
 598 bool ARMDAGToDAGISel::SelectThumbAddrModeS4(SDValue Op, SDValue N,
 599                                             SDValue &Base, SDValue &OffImm,
 600                                             SDValue &Offset) {
 601   return SelectThumbAddrModeRI5(Op, N, 4, Base, OffImm, Offset);
 602 }
 603
 604 bool ARMDAGToDAGISel::SelectThumbAddrModeSP(SDValue Op, SDValue N,
 605                                            SDValue &Base, SDValue &OffImm) {
 606   if (N.getOpcode() == ISD::FrameIndex) {
 607     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 608     Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 609     OffImm = CurDAG->getTargetConstant(0, MVT::i32);
 610     return true;
 611   }
 612
 613   if (N.getOpcode() != ISD::ADD)
 614     return false;
 615
 616   RegisterSDNode *LHSR = dyn_cast<RegisterSDNode>(N.getOperand(0));
 617   if (N.getOperand(0).getOpcode() == ISD::FrameIndex ||
 618       (LHSR && LHSR->getReg() == ARM::SP)) {
 619     // If the RHS is + imm8 * scale, fold into addr mode.
 620     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 621       int RHSC = (int)RHS->getZExtValue();
 622       if ((RHSC & 3) == 0) {  // The constant is implicitly multiplied.
 623         RHSC >>= 2;
 624         if (RHSC >= 0 && RHSC < 256) {
 625           Base = N.getOperand(0);
 626           if (Base.getOpcode() == ISD::FrameIndex) {
 627             int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 628             Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 629           }
 630           OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 631           return true;
 632         }
 633       }
 634     }
 635   }
 636
 637   return false;
 638 }
 639
 640 bool ARMDAGToDAGISel::SelectT2ShifterOperandReg(SDValue Op, SDValue N,
 641                                                 SDValue &BaseReg,
 642                                                 SDValue &Opc) {
 643   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(N);
 644
 645   // Don't match base register only case. That is matched to a separate
 646   // lower complexity pattern with explicit register operand.
 647   if (ShOpcVal == ARM_AM::no_shift) return false;
 648
 649   BaseReg = N.getOperand(0);
 650   unsigned ShImmVal = 0;
 651   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 652     ShImmVal = RHS->getZExtValue() & 31;
 653     Opc = getI32Imm(ARM_AM::getSORegOpc(ShOpcVal, ShImmVal));
 654     return true;
 655   }
 656
 657   return false;
 658 }
 659
 660 bool ARMDAGToDAGISel::SelectT2AddrModeImm12(SDValue Op, SDValue N,
 661                                             SDValue &Base, SDValue &OffImm) {
 662   // Match simple R + imm12 operands.
 663
 664   // Base only.
 665   if (N.getOpcode() != ISD::ADD && N.getOpcode() != ISD::SUB) {
 666     if (N.getOpcode() == ISD::FrameIndex) {
 667       // Match frame index...
 668       int FI = cast<FrameIndexSDNode>(N)->getIndex();
 669       Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 670       OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 671       return true;
 672     } else if (N.getOpcode() == ARMISD::Wrapper) {
 673       Base = N.getOperand(0);
 674       if (Base.getOpcode() == ISD::TargetConstantPool)
 675         return false;  // We want to select t2LDRpci instead.
 676     } else
 677       Base = N;
 678     OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 679     return true;
 680   }
 681
 682   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 683     if (SelectT2AddrModeImm8(Op, N, Base, OffImm))
 684       // Let t2LDRi8 handle (R - imm8).
 685       return false;
 686
 687     int RHSC = (int)RHS->getZExtValue();
 688     if (N.getOpcode() == ISD::SUB)
 689       RHSC = -RHSC;
 690
 691     if (RHSC >= 0 && RHSC < 0x1000) { // 12 bits (unsigned)
 692       Base   = N.getOperand(0);
 693       if (Base.getOpcode() == ISD::FrameIndex) {
 694         int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 695         Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 696       }
 697       OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 698       return true;
 699     }
 700   }
 701
 702   // Base only.
 703   Base = N;
 704   OffImm  = CurDAG->getTargetConstant(0, MVT::i32);
 705   return true;
 706 }
 707
 708 bool ARMDAGToDAGISel::SelectT2AddrModeImm8(SDValue Op, SDValue N,
 709                                            SDValue &Base, SDValue &OffImm) {
 710   // Match simple R - imm8 operands.
 711   if (N.getOpcode() == ISD::ADD || N.getOpcode() == ISD::SUB) {
 712     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 713       int RHSC = (int)RHS->getSExtValue();
 714       if (N.getOpcode() == ISD::SUB)
 715         RHSC = -RHSC;
 716
 717       if ((RHSC >= -255) && (RHSC < 0)) { // 8 bits (always negative)
 718         Base = N.getOperand(0);
 719         if (Base.getOpcode() == ISD::FrameIndex) {
 720           int FI = cast<FrameIndexSDNode>(Base)->getIndex();
 721           Base = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
 722         }
 723         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 724         return true;
 725       }
 726     }
 727   }
 728
 729   return false;
 730 }
 731
 732 bool ARMDAGToDAGISel::SelectT2AddrModeImm8Offset(SDValue Op, SDValue N,
 733                                                  SDValue &OffImm){
 734   unsigned Opcode = Op.getOpcode();
 735   ISD::MemIndexedMode AM = (Opcode == ISD::LOAD)
 736     ? cast<LoadSDNode>(Op)->getAddressingMode()
 737     : cast<StoreSDNode>(Op)->getAddressingMode();
 738   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N)) {
 739     int RHSC = (int)RHS->getZExtValue();
 740     if (RHSC >= 0 && RHSC < 0x100) { // 8 bits.
 741       OffImm = ((AM == ISD::PRE_INC) || (AM == ISD::POST_INC))
 742         ? CurDAG->getTargetConstant(RHSC, MVT::i32)
 743         : CurDAG->getTargetConstant(-RHSC, MVT::i32);
 744       return true;
 745     }
 746   }
 747
 748   return false;
 749 }
 750
 751 bool ARMDAGToDAGISel::SelectT2AddrModeImm8s4(SDValue Op, SDValue N,
 752                                              SDValue &Base, SDValue &OffImm) {
 753   if (N.getOpcode() == ISD::ADD) {
 754     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 755       int RHSC = (int)RHS->getZExtValue();
 756       if (((RHSC & 0x3) == 0) &&
 757           ((RHSC >= 0 && RHSC < 0x400) || (RHSC < 0 && RHSC > -0x400))) { // 8 bits.
 758         Base   = N.getOperand(0);
 759         OffImm = CurDAG->getTargetConstant(RHSC, MVT::i32);
 760         return true;
 761       }
 762     }
 763   } else if (N.getOpcode() == ISD::SUB) {
 764     if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 765       int RHSC = (int)RHS->getZExtValue();
 766       if (((RHSC & 0x3) == 0) && (RHSC >= 0 && RHSC < 0x400)) { // 8 bits.
 767         Base   = N.getOperand(0);
 768         OffImm = CurDAG->getTargetConstant(-RHSC, MVT::i32);
 769         return true;
 770       }
 771     }
 772   }
 773
 774   return false;
 775 }
 776
 777 bool ARMDAGToDAGISel::SelectT2AddrModeSoReg(SDValue Op, SDValue N,
 778                                             SDValue &Base,
 779                                             SDValue &OffReg, SDValue &ShImm) {
 780   // (R - imm8) should be handled by t2LDRi8. The rest are handled by t2LDRi12.
 781   if (N.getOpcode() != ISD::ADD)
 782     return false;
 783
 784   // Leave (R + imm12) for t2LDRi12, (R - imm8) for t2LDRi8.
 785   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
 786     int RHSC = (int)RHS->getZExtValue();
 787     if (RHSC >= 0 && RHSC < 0x1000) // 12 bits (unsigned)
 788       return false;
 789     else if (RHSC < 0 && RHSC >= -255) // 8 bits
 790       return false;
 791   }
 792
 793   // Look for (R + R) or (R + (R << [1,2,3])).
 794   unsigned ShAmt = 0;
 795   Base   = N.getOperand(0);
 796   OffReg = N.getOperand(1);
 797
 798   // Swap if it is ((R << c) + R).
 799   ARM_AM::ShiftOpc ShOpcVal = ARM_AM::getShiftOpcForNode(OffReg);
 800   if (ShOpcVal != ARM_AM::lsl) {
 801     ShOpcVal = ARM_AM::getShiftOpcForNode(Base);
 802     if (ShOpcVal == ARM_AM::lsl)
 803       std::swap(Base, OffReg);
 804   }
 805
 806   if (ShOpcVal == ARM_AM::lsl) {
 807     // Check to see if the RHS of the shift is a constant, if not, we can't fold
 808     // it.
 809     if (ConstantSDNode *Sh = dyn_cast<ConstantSDNode>(OffReg.getOperand(1))) {
 810       ShAmt = Sh->getZExtValue();
 811       if (ShAmt >= 4) {
 812         ShAmt = 0;
 813         ShOpcVal = ARM_AM::no_shift;
 814       } else
 815         OffReg = OffReg.getOperand(0);
 816     } else {
 817       ShOpcVal = ARM_AM::no_shift;
 818     }
 819   }
 820
 821   ShImm = CurDAG->getTargetConstant(ShAmt, MVT::i32);
 822
 823   return true;
 824 }
 825
 826 //===--------------------------------------------------------------------===//
 827
 828 /// getAL - Returns a ARMCC::AL immediate node.
 829 static inline SDValue getAL(SelectionDAG *CurDAG) {
 830   return CurDAG->getTargetConstant((uint64_t)ARMCC::AL, MVT::i32);
 831 }
 832
 833 SDNode *ARMDAGToDAGISel::SelectARMIndexedLoad(SDValue Op) {
 834   LoadSDNode *LD = cast<LoadSDNode>(Op);
 835   ISD::MemIndexedMode AM = LD->getAddressingMode();
 836   if (AM == ISD::UNINDEXED)
 837     return NULL;
 838
 839   EVT LoadedVT = LD->getMemoryVT();
 840   SDValue Offset, AMOpc;
 841   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 842   unsigned Opcode = 0;
 843   bool Match = false;
 844   if (LoadedVT == MVT::i32 &&
 845       SelectAddrMode2Offset(Op, LD->getOffset(), Offset, AMOpc)) {
 846     Opcode = isPre ? ARM::LDR_PRE : ARM::LDR_POST;
 847     Match = true;
 848   } else if (LoadedVT == MVT::i16 &&
 849              SelectAddrMode3Offset(Op, LD->getOffset(), Offset, AMOpc)) {
 850     Match = true;
 851     Opcode = (LD->getExtensionType() == ISD::SEXTLOAD)
 852       ? (isPre ? ARM::LDRSH_PRE : ARM::LDRSH_POST)
 853       : (isPre ? ARM::LDRH_PRE : ARM::LDRH_POST);
 854   } else if (LoadedVT == MVT::i8 || LoadedVT == MVT::i1) {
 855     if (LD->getExtensionType() == ISD::SEXTLOAD) {
 856       if (SelectAddrMode3Offset(Op, LD->getOffset(), Offset, AMOpc)) {
 857         Match = true;
 858         Opcode = isPre ? ARM::LDRSB_PRE : ARM::LDRSB_POST;
 859       }
 860     } else {
 861       if (SelectAddrMode2Offset(Op, LD->getOffset(), Offset, AMOpc)) {
 862         Match = true;
 863         Opcode = isPre ? ARM::LDRB_PRE : ARM::LDRB_POST;
 864       }
 865     }
 866   }
 867
 868   if (Match) {
 869     SDValue Chain = LD->getChain();
 870     SDValue Base = LD->getBasePtr();
 871     SDValue Ops[]= { Base, Offset, AMOpc, getAL(CurDAG),
 872                      CurDAG->getRegister(0, MVT::i32), Chain };
 873     return CurDAG->getMachineNode(Opcode, Op.getDebugLoc(), MVT::i32, MVT::i32,
 874                                   MVT::Other, Ops, 6);
 875   }
 876
 877   return NULL;
 878 }
 879
 880 SDNode *ARMDAGToDAGISel::SelectT2IndexedLoad(SDValue Op) {
 881   LoadSDNode *LD = cast<LoadSDNode>(Op);
 882   ISD::MemIndexedMode AM = LD->getAddressingMode();
 883   if (AM == ISD::UNINDEXED)
 884     return NULL;
 885
 886   EVT LoadedVT = LD->getMemoryVT();
 887   bool isSExtLd = LD->getExtensionType() == ISD::SEXTLOAD;
 888   SDValue Offset;
 889   bool isPre = (AM == ISD::PRE_INC) || (AM == ISD::PRE_DEC);
 890   unsigned Opcode = 0;
 891   bool Match = false;
 892   if (SelectT2AddrModeImm8Offset(Op, LD->getOffset(), Offset)) {
 893     switch (LoadedVT.getSimpleVT().SimpleTy) {
 894     case MVT::i32:
 895       Opcode = isPre ? ARM::t2LDR_PRE : ARM::t2LDR_POST;
 896       break;
 897     case MVT::i16:
 898       if (isSExtLd)
 899         Opcode = isPre ? ARM::t2LDRSH_PRE : ARM::t2LDRSH_POST;
 900       else
 901         Opcode = isPre ? ARM::t2LDRH_PRE : ARM::t2LDRH_POST;
 902       break;
 903     case MVT::i8:
 904     case MVT::i1:
 905       if (isSExtLd)
 906         Opcode = isPre ? ARM::t2LDRSB_PRE : ARM::t2LDRSB_POST;
 907       else
 908         Opcode = isPre ? ARM::t2LDRB_PRE : ARM::t2LDRB_POST;
 909       break;
 910     default:
 911       return NULL;
 912     }
 913     Match = true;
 914   }
 915
 916   if (Match) {
 917     SDValue Chain = LD->getChain();
 918     SDValue Base = LD->getBasePtr();
 919     SDValue Ops[]= { Base, Offset, getAL(CurDAG),
 920                      CurDAG->getRegister(0, MVT::i32), Chain };
 921     return CurDAG->getMachineNode(Opcode, Op.getDebugLoc(), MVT::i32, MVT::i32,
 922                                   MVT::Other, Ops, 5);
 923   }
 924
 925   return NULL;
 926 }
 927
 928 SDNode *ARMDAGToDAGISel::SelectDYN_ALLOC(SDValue Op) {
 929   SDNode *N = Op.getNode();
 930   DebugLoc dl = N->getDebugLoc();
 931   EVT VT = Op.getValueType();
 932   SDValue Chain = Op.getOperand(0);
 933   SDValue Size = Op.getOperand(1);
 934   SDValue Align = Op.getOperand(2);
 935   SDValue SP = CurDAG->getRegister(ARM::SP, MVT::i32);
 936   int32_t AlignVal = cast<ConstantSDNode>(Align)->getSExtValue();
 937   if (AlignVal < 0)
 938     // We need to align the stack. Use Thumb1 tAND which is the only thumb
 939     // instruction that can read and write SP. This matches to a pseudo
 940     // instruction that has a chain to ensure the result is written back to
 941     // the stack pointer.
 942     SP = SDValue(CurDAG->getMachineNode(ARM::tANDsp, dl, VT, SP, Align), 0);
 943
 944   bool isC = isa<ConstantSDNode>(Size);
 945   uint32_t C = isC ? cast<ConstantSDNode>(Size)->getZExtValue() : ~0UL;
 946   // Handle the most common case for both Thumb1 and Thumb2:
 947   // tSUBspi - immediate is between 0 ... 508 inclusive.
 948   if (C <= 508 && ((C & 3) == 0))
 949     // FIXME: tSUBspi encode scale 4 implicitly.
 950     return CurDAG->SelectNodeTo(N, ARM::tSUBspi_, VT, MVT::Other, SP,
 951                                 CurDAG->getTargetConstant(C/4, MVT::i32),
 952                                 Chain);
 953
 954   if (Subtarget->isThumb1Only()) {
 955     // Use tADDspr since Thumb1 does not have a sub r, sp, r. ARMISelLowering
 956     // should have negated the size operand already. FIXME: We can't insert
 957     // new target independent node at this stage so we are forced to negate
 958     // it earlier. Is there a better solution?
 959     return CurDAG->SelectNodeTo(N, ARM::tADDspr_, VT, MVT::Other, SP, Size,
 960                                 Chain);
 961   } else if (Subtarget->isThumb2()) {
 962     if (isC && Predicate_t2_so_imm(Size.getNode())) {
 963       // t2SUBrSPi
 964       SDValue Ops[] = { SP, CurDAG->getTargetConstant(C, MVT::i32), Chain };
 965       return CurDAG->SelectNodeTo(N, ARM::t2SUBrSPi_, VT, MVT::Other, Ops, 3);
 966     } else if (isC && Predicate_imm0_4095(Size.getNode())) {
 967       // t2SUBrSPi12
 968       SDValue Ops[] = { SP, CurDAG->getTargetConstant(C, MVT::i32), Chain };
 969       return CurDAG->SelectNodeTo(N, ARM::t2SUBrSPi12_, VT, MVT::Other, Ops, 3);
 970     } else {
 971       // t2SUBrSPs
 972       SDValue Ops[] = { SP, Size,
 973                         getI32Imm(ARM_AM::getSORegOpc(ARM_AM::lsl,0)), Chain };
 974       return CurDAG->SelectNodeTo(N, ARM::t2SUBrSPs_, VT, MVT::Other, Ops, 4);
 975     }
 976   }
 977
 978   // FIXME: Add ADD / SUB sp instructions for ARM.
 979   return 0;
 980 }
 981
 982 /// PairDRegs - Insert a pair of double registers into an implicit def to
 983 /// form a quad register.
 984 SDNode *ARMDAGToDAGISel::PairDRegs(EVT VT, SDValue V0, SDValue V1) {
 985   DebugLoc dl = V0.getNode()->getDebugLoc();
 986   SDValue Undef =
 987     SDValue(CurDAG->getMachineNode(TargetInstrInfo::IMPLICIT_DEF, dl, VT), 0);
 988   SDValue SubReg0 = CurDAG->getTargetConstant(ARM::DSUBREG_0, MVT::i32);
 989   SDValue SubReg1 = CurDAG->getTargetConstant(ARM::DSUBREG_1, MVT::i32);
 990   SDNode *Pair = CurDAG->getMachineNode(TargetInstrInfo::INSERT_SUBREG, dl,
 991                                         VT, Undef, V0, SubReg0);
 992   return CurDAG->getMachineNode(TargetInstrInfo::INSERT_SUBREG, dl,
 993                                 VT, SDValue(Pair, 0), V1, SubReg1);
 994 }
 995
 996 /// GetNEONSubregVT - Given a type for a 128-bit NEON vector, return the type
 997 /// for a 64-bit subregister of the vector.
 998 static EVT GetNEONSubregVT(EVT VT) {
 999   switch (VT.getSimpleVT().SimpleTy) {
1000   default: llvm_unreachable("unhandled NEON type");
1001   case MVT::v16i8: return MVT::v8i8;
1002   case MVT::v8i16: return MVT::v4i16;
1003   case MVT::v4f32: return MVT::v2f32;
1004   case MVT::v4i32: return MVT::v2i32;
1005   case MVT::v2i64: return MVT::v1i64;
1006   }
1007 }
1008
1009 SDNode *ARMDAGToDAGISel::SelectVLD(SDValue Op, unsigned NumVecs,
1010                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1011                                    unsigned *QOpcodes1) {
1012   assert(NumVecs >=2 && NumVecs <= 4 && "VLD NumVecs out-of-range");
1013   SDNode *N = Op.getNode();
1014   DebugLoc dl = N->getDebugLoc();
1015
1016   SDValue MemAddr, MemUpdate, MemOpc, Align;
1017   if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc, Align))
1018     return NULL;
1019
1020   SDValue Chain = N->getOperand(0);
1021   EVT VT = N->getValueType(0);
1022   bool is64BitVector = VT.is64BitVector();
1023
1024   unsigned OpcodeIndex;
1025   switch (VT.getSimpleVT().SimpleTy) {
1026   default: llvm_unreachable("unhandled vld type");
1027     // Double-register operations:
1028   case MVT::v8i8:  OpcodeIndex = 0; break;
1029   case MVT::v4i16: OpcodeIndex = 1; break;
1030   case MVT::v2f32:
1031   case MVT::v2i32: OpcodeIndex = 2; break;
1032   case MVT::v1i64: OpcodeIndex = 3; break;
1033     // Quad-register operations:
1034   case MVT::v16i8: OpcodeIndex = 0; break;
1035   case MVT::v8i16: OpcodeIndex = 1; break;
1036   case MVT::v4f32:
1037   case MVT::v4i32: OpcodeIndex = 2; break;
1038   }
1039
1040   if (is64BitVector) {
1041     unsigned Opc = DOpcodes[OpcodeIndex];
1042     const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, Align, Chain };
1043     std::vector<EVT> ResTys(NumVecs, VT);
1044     ResTys.push_back(MVT::Other);
1045     return CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1046   }
1047
1048   EVT RegVT = GetNEONSubregVT(VT);
1049   if (NumVecs == 2) {
1050     // Quad registers are directly supported for VLD2,
1051     // loading 2 pairs of D regs.
1052     unsigned Opc = QOpcodes0[OpcodeIndex];
1053     const SDValue Ops[] = { MemAddr, MemUpdate, MemOpc, Align, Chain };
1054     std::vector<EVT> ResTys(4, VT);
1055     ResTys.push_back(MVT::Other);
1056     SDNode *VLd = CurDAG->getMachineNode(Opc, dl, ResTys, Ops, 5);
1057     Chain = SDValue(VLd, 4);
1058
1059     // Combine the even and odd subregs to produce the result.
1060     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1061       SDNode *Q = PairDRegs(VT, SDValue(VLd, 2*Vec), SDValue(VLd, 2*Vec+1));
1062       ReplaceUses(SDValue(N, Vec), SDValue(Q, 0));
1063     }
1064   } else {
1065     // Otherwise, quad registers are loaded with two separate instructions,
1066     // where one loads the even registers and the other loads the odd registers.
1067
1068     // Enable writeback to the address register.
1069     MemOpc = CurDAG->getTargetConstant(ARM_AM::getAM6Opc(true), MVT::i32);
1070
1071     std::vector<EVT> ResTys(NumVecs, RegVT);
1072     ResTys.push_back(MemAddr.getValueType());
1073     ResTys.push_back(MVT::Other);
1074
1075     // Load the even subregs.
1076     unsigned Opc = QOpcodes0[OpcodeIndex];
1077     const SDValue OpsA[] = { MemAddr, MemUpdate, MemOpc, Align, Chain };
1078     SDNode *VLdA = CurDAG->getMachineNode(Opc, dl, ResTys, OpsA, 5);
1079     Chain = SDValue(VLdA, NumVecs+1);
1080
1081     // Load the odd subregs.
1082     Opc = QOpcodes1[OpcodeIndex];
1083     const SDValue OpsB[] = { SDValue(VLdA, NumVecs), MemUpdate, MemOpc,
1084                              Align, Chain };
1085     SDNode *VLdB = CurDAG->getMachineNode(Opc, dl, ResTys, OpsB, 5);
1086     Chain = SDValue(VLdB, NumVecs+1);
1087
1088     // Combine the even and odd subregs to produce the result.
1089     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1090       SDNode *Q = PairDRegs(VT, SDValue(VLdA, Vec), SDValue(VLdB, Vec));
1091       ReplaceUses(SDValue(N, Vec), SDValue(Q, 0));
1092     }
1093   }
1094   ReplaceUses(SDValue(N, NumVecs), Chain);
1095   return NULL;
1096 }
1097
1098 SDNode *ARMDAGToDAGISel::SelectVST(SDValue Op, unsigned NumVecs,
1099                                    unsigned *DOpcodes, unsigned *QOpcodes0,
1100                                    unsigned *QOpcodes1) {
1101   assert(NumVecs >=2 && NumVecs <= 4 && "VST NumVecs out-of-range");
1102   SDNode *N = Op.getNode();
1103   DebugLoc dl = N->getDebugLoc();
1104
1105   SDValue MemAddr, MemUpdate, MemOpc, Align;
1106   if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc, Align))
1107     return NULL;
1108
1109   SDValue Chain = N->getOperand(0);
1110   EVT VT = N->getOperand(3).getValueType();
1111   bool is64BitVector = VT.is64BitVector();
1112
1113   unsigned OpcodeIndex;
1114   switch (VT.getSimpleVT().SimpleTy) {
1115   default: llvm_unreachable("unhandled vst type");
1116     // Double-register operations:
1117   case MVT::v8i8:  OpcodeIndex = 0; break;
1118   case MVT::v4i16: OpcodeIndex = 1; break;
1119   case MVT::v2f32:
1120   case MVT::v2i32: OpcodeIndex = 2; break;
1121   case MVT::v1i64: OpcodeIndex = 3; break;
1122     // Quad-register operations:
1123   case MVT::v16i8: OpcodeIndex = 0; break;
1124   case MVT::v8i16: OpcodeIndex = 1; break;
1125   case MVT::v4f32:
1126   case MVT::v4i32: OpcodeIndex = 2; break;
1127   }
1128
1129   SmallVector<SDValue, 8> Ops;
1130   Ops.push_back(MemAddr);
1131   Ops.push_back(MemUpdate);
1132   Ops.push_back(MemOpc);
1133   Ops.push_back(Align);
1134
1135   if (is64BitVector) {
1136     unsigned Opc = DOpcodes[OpcodeIndex];
1137     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1138       Ops.push_back(N->getOperand(Vec+3));
1139     Ops.push_back(Chain);
1140     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+5);
1141   }
1142
1143   EVT RegVT = GetNEONSubregVT(VT);
1144   if (NumVecs == 2) {
1145     // Quad registers are directly supported for VST2,
1146     // storing 2 pairs of D regs.
1147     unsigned Opc = QOpcodes0[OpcodeIndex];
1148     for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1149       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1150                                                    N->getOperand(Vec+3)));
1151       Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1152                                                    N->getOperand(Vec+3)));
1153     }
1154     Ops.push_back(Chain);
1155     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), 9);
1156   }
1157
1158   // Otherwise, quad registers are stored with two separate instructions,
1159   // where one stores the even registers and the other stores the odd registers.
1160
1161   // Enable writeback to the address register.
1162   MemOpc = CurDAG->getTargetConstant(ARM_AM::getAM6Opc(true), MVT::i32);
1163
1164   // Store the even subregs.
1165   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1166     Ops.push_back(CurDAG->getTargetExtractSubreg(ARM::DSUBREG_0, dl, RegVT,
1167                                                  N->getOperand(Vec+3)));
1168   Ops.push_back(Chain);
1169   unsigned Opc = QOpcodes0[OpcodeIndex];
1170   SDNode *VStA = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1171                                         MVT::Other, Ops.data(), NumVecs+5);
1172   Chain = SDValue(VStA, 1);
1173
1174   // Store the odd subregs.
1175   Ops[0] = SDValue(VStA, 0); // MemAddr
1176   for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1177     Ops[Vec+4] = CurDAG->getTargetExtractSubreg(ARM::DSUBREG_1, dl, RegVT,
1178                                                 N->getOperand(Vec+3));
1179   Ops[NumVecs+4] = Chain;
1180   Opc = QOpcodes1[OpcodeIndex];
1181   SDNode *VStB = CurDAG->getMachineNode(Opc, dl, MemAddr.getValueType(),
1182                                         MVT::Other, Ops.data(), NumVecs+5);
1183   Chain = SDValue(VStB, 1);
1184   ReplaceUses(SDValue(N, 0), Chain);
1185   return NULL;
1186 }
1187
1188 SDNode *ARMDAGToDAGISel::SelectVLDSTLane(SDValue Op, bool IsLoad,
1189                                          unsigned NumVecs, unsigned *DOpcodes,
1190                                          unsigned *QOpcodes0,
1191                                          unsigned *QOpcodes1) {
1192   assert(NumVecs >=2 && NumVecs <= 4 && "VLDSTLane NumVecs out-of-range");
1193   SDNode *N = Op.getNode();
1194   DebugLoc dl = N->getDebugLoc();
1195
1196   SDValue MemAddr, MemUpdate, MemOpc, Align;
1197   if (!SelectAddrMode6(Op, N->getOperand(2), MemAddr, MemUpdate, MemOpc, Align))
1198     return NULL;
1199
1200   SDValue Chain = N->getOperand(0);
1201   unsigned Lane =
1202     cast<ConstantSDNode>(N->getOperand(NumVecs+3))->getZExtValue();
1203   EVT VT = IsLoad ? N->getValueType(0) : N->getOperand(3).getValueType();
1204   bool is64BitVector = VT.is64BitVector();
1205
1206   // Quad registers are handled by load/store of subregs. Find the subreg info.
1207   unsigned NumElts = 0;
1208   int SubregIdx = 0;
1209   EVT RegVT = VT;
1210   if (!is64BitVector) {
1211     RegVT = GetNEONSubregVT(VT);
1212     NumElts = RegVT.getVectorNumElements();
1213     SubregIdx = (Lane < NumElts) ? ARM::DSUBREG_0 : ARM::DSUBREG_1;
1214   }
1215
1216   unsigned OpcodeIndex;
1217   switch (VT.getSimpleVT().SimpleTy) {
1218   default: llvm_unreachable("unhandled vld/vst lane type");
1219     // Double-register operations:
1220   case MVT::v8i8:  OpcodeIndex = 0; break;
1221   case MVT::v4i16: OpcodeIndex = 1; break;
1222   case MVT::v2f32:
1223   case MVT::v2i32: OpcodeIndex = 2; break;
1224     // Quad-register operations:
1225   case MVT::v8i16: OpcodeIndex = 0; break;
1226   case MVT::v4f32:
1227   case MVT::v4i32: OpcodeIndex = 1; break;
1228   }
1229
1230   SmallVector<SDValue, 9> Ops;
1231   Ops.push_back(MemAddr);
1232   Ops.push_back(MemUpdate);
1233   Ops.push_back(MemOpc);
1234   Ops.push_back(Align);
1235
1236   unsigned Opc = 0;
1237   if (is64BitVector) {
1238     Opc = DOpcodes[OpcodeIndex];
1239     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1240       Ops.push_back(N->getOperand(Vec+3));
1241   } else {
1242     // Check if this is loading the even or odd subreg of a Q register.
1243     if (Lane < NumElts) {
1244       Opc = QOpcodes0[OpcodeIndex];
1245     } else {
1246       Lane -= NumElts;
1247       Opc = QOpcodes1[OpcodeIndex];
1248     }
1249     // Extract the subregs of the input vector.
1250     for (unsigned Vec = 0; Vec < NumVecs; ++Vec)
1251       Ops.push_back(CurDAG->getTargetExtractSubreg(SubregIdx, dl, RegVT,
1252                                                    N->getOperand(Vec+3)));
1253   }
1254   Ops.push_back(getI32Imm(Lane));
1255   Ops.push_back(Chain);
1256
1257   if (!IsLoad)
1258     return CurDAG->getMachineNode(Opc, dl, MVT::Other, Ops.data(), NumVecs+5);
1259
1260   std::vector<EVT> ResTys(NumVecs, RegVT);
1261   ResTys.push_back(MVT::Other);
1262   SDNode *VLdLn =
1263     CurDAG->getMachineNode(Opc, dl, ResTys, Ops.data(), NumVecs+5);
1264   // For a 64-bit vector load to D registers, nothing more needs to be done.
1265   if (is64BitVector)
1266     return VLdLn;
1267
1268   // For 128-bit vectors, take the 64-bit results of the load and insert them
1269   // as subregs into the result.
1270   for (unsigned Vec = 0; Vec < NumVecs; ++Vec) {
1271     SDValue QuadVec = CurDAG->getTargetInsertSubreg(SubregIdx, dl, VT,
1272                                                     N->getOperand(Vec+3),
1273                                                     SDValue(VLdLn, Vec));
1274     ReplaceUses(SDValue(N, Vec), QuadVec);
1275   }
1276
1277   Chain = SDValue(VLdLn, NumVecs);
1278   ReplaceUses(SDValue(N, NumVecs), Chain);
1279   return NULL;
1280 }
1281
1282 SDNode *ARMDAGToDAGISel::SelectV6T2BitfieldExtractOp(SDValue Op,
1283                                                      unsigned Opc) {
1284   if (!Subtarget->hasV6T2Ops())
1285     return NULL;
1286
1287   unsigned Shl_imm = 0;
1288   if (isOpcWithIntImmediate(Op.getOperand(0).getNode(), ISD::SHL, Shl_imm)){
1289     assert(Shl_imm > 0 && Shl_imm < 32 && "bad amount in shift node!");
1290     unsigned Srl_imm = 0;
1291     if (isInt32Immediate(Op.getOperand(1), Srl_imm)) {
1292       assert(Srl_imm > 0 && Srl_imm < 32 && "bad amount in shift node!");
1293       unsigned Width = 32 - Srl_imm;
1294       int LSB = Srl_imm - Shl_imm;
1295       if (LSB < 0)
1296         return NULL;
1297       SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1298       SDValue Ops[] = { Op.getOperand(0).getOperand(0),
1299                         CurDAG->getTargetConstant(LSB, MVT::i32),
1300                         CurDAG->getTargetConstant(Width, MVT::i32),
1301                         getAL(CurDAG), Reg0 };
1302       return CurDAG->SelectNodeTo(Op.getNode(), Opc, MVT::i32, Ops, 5);
1303     }
1304   }
1305   return NULL;
1306 }
1307
1308 SDNode *ARMDAGToDAGISel::SelectCMOVOp(SDValue Op) {
1309   EVT VT = Op.getValueType();
1310   SDValue N0 = Op.getOperand(0);
1311   SDValue N1 = Op.getOperand(1);
1312   SDValue N2 = Op.getOperand(2);
1313   SDValue N3 = Op.getOperand(3);
1314   SDValue InFlag = Op.getOperand(4);
1315   assert(N2.getOpcode() == ISD::Constant);
1316   assert(N3.getOpcode() == ISD::Register);
1317
1318   if (!Subtarget->isThumb1Only() && VT == MVT::i32) {
1319     // Pattern: (ARMcmov:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1320     // Emits: (MOVCCs:i32 GPR:i32:$false, so_reg:i32:$true, (imm:i32):$cc)
1321     // Pattern complexity = 18  cost = 1  size = 0
1322     SDValue CPTmp0;
1323     SDValue CPTmp1;
1324     SDValue CPTmp2;
1325     if (Subtarget->isThumb()) {
1326       if (SelectT2ShifterOperandReg(Op, N1, CPTmp0, CPTmp1)) {
1327         unsigned SOVal = cast<ConstantSDNode>(CPTmp1)->getZExtValue();
1328         unsigned SOShOp = ARM_AM::getSORegShOp(SOVal);
1329         unsigned Opc = 0;
1330         switch (SOShOp) {
1331         case ARM_AM::lsl: Opc = ARM::t2MOVCClsl; break;
1332         case ARM_AM::lsr: Opc = ARM::t2MOVCClsr; break;
1333         case ARM_AM::asr: Opc = ARM::t2MOVCCasr; break;
1334         case ARM_AM::ror: Opc = ARM::t2MOVCCror; break;
1335         default:
1336           llvm_unreachable("Unknown so_reg opcode!");
1337           break;
1338         }
1339         SDValue SOShImm =
1340           CurDAG->getTargetConstant(ARM_AM::getSORegOffset(SOVal), MVT::i32);
1341         SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1342                                       cast<ConstantSDNode>(N2)->getZExtValue()),
1343                                                  MVT::i32);
1344         SDValue Ops[] = { N0, CPTmp0, SOShImm, Tmp2, N3, InFlag };
1345         return CurDAG->SelectNodeTo(Op.getNode(), Opc, MVT::i32,Ops, 6);
1346       }
1347     } else {
1348       if (SelectShifterOperandReg(Op, N1, CPTmp0, CPTmp1, CPTmp2)) {
1349         SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1350                                       cast<ConstantSDNode>(N2)->getZExtValue()),
1351                                                  MVT::i32);
1352         SDValue Ops[] = { N0, CPTmp0, CPTmp1, CPTmp2, Tmp2, N3, InFlag };
1353         return CurDAG->SelectNodeTo(Op.getNode(),
1354                                     ARM::MOVCCs, MVT::i32, Ops, 7);
1355       }
1356     }
1357
1358     // Pattern: (ARMcmov:i32 GPR:i32:$false,
1359     //             (imm:i32)<<P:Predicate_so_imm>>:$true,
1360     //             (imm:i32):$cc)
1361     // Emits: (MOVCCi:i32 GPR:i32:$false,
1362     //           (so_imm:i32 (imm:i32):$true), (imm:i32):$cc)
1363     // Pattern complexity = 10  cost = 1  size = 0
1364     if (N3.getOpcode() == ISD::Constant) {
1365       if (Subtarget->isThumb()) {
1366         if (Predicate_t2_so_imm(N3.getNode())) {
1367           SDValue Tmp1 = CurDAG->getTargetConstant(((unsigned)
1368                                       cast<ConstantSDNode>(N1)->getZExtValue()),
1369                                                    MVT::i32);
1370           SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1371                                       cast<ConstantSDNode>(N2)->getZExtValue()),
1372                                                    MVT::i32);
1373           SDValue Ops[] = { N0, Tmp1, Tmp2, N3, InFlag };
1374           return CurDAG->SelectNodeTo(Op.getNode(),
1375                                       ARM::t2MOVCCi, MVT::i32, Ops, 5);
1376         }
1377       } else {
1378         if (Predicate_so_imm(N3.getNode())) {
1379           SDValue Tmp1 = CurDAG->getTargetConstant(((unsigned)
1380                                       cast<ConstantSDNode>(N1)->getZExtValue()),
1381                                                    MVT::i32);
1382           SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1383                                       cast<ConstantSDNode>(N2)->getZExtValue()),
1384                                                    MVT::i32);
1385           SDValue Ops[] = { N0, Tmp1, Tmp2, N3, InFlag };
1386           return CurDAG->SelectNodeTo(Op.getNode(),
1387                                       ARM::MOVCCi, MVT::i32, Ops, 5);
1388         }
1389       }
1390     }
1391   }
1392
1393   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1394   // Emits: (MOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1395   // Pattern complexity = 6  cost = 1  size = 0
1396   //
1397   // Pattern: (ARMcmov:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1398   // Emits: (tMOVCCr:i32 GPR:i32:$false, GPR:i32:$true, (imm:i32):$cc)
1399   // Pattern complexity = 6  cost = 11  size = 0
1400   //
1401   // Also FCPYScc and FCPYDcc.
1402   SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1403                                       cast<ConstantSDNode>(N2)->getZExtValue()),
1404                                            MVT::i32);
1405   SDValue Ops[] = { N0, N1, Tmp2, N3, InFlag };
1406   unsigned Opc = 0;
1407   switch (VT.getSimpleVT().SimpleTy) {
1408   default: assert(false && "Illegal conditional move type!");
1409     break;
1410   case MVT::i32:
1411     Opc = Subtarget->isThumb()
1412       ? (Subtarget->hasThumb2() ? ARM::t2MOVCCr : ARM::tMOVCCr_pseudo)
1413       : ARM::MOVCCr;
1414     break;
1415   case MVT::f32:
1416     Opc = ARM::VMOVScc;
1417     break;
1418   case MVT::f64:
1419     Opc = ARM::VMOVDcc;
1420     break;
1421   }
1422   return CurDAG->SelectNodeTo(Op.getNode(), Opc, VT, Ops, 5);
1423 }
1424
1425 SDNode *ARMDAGToDAGISel::Select(SDValue Op) {
1426   SDNode *N = Op.getNode();
1427   DebugLoc dl = N->getDebugLoc();
1428
1429   if (N->isMachineOpcode())
1430     return NULL;   // Already selected.
1431
1432   switch (N->getOpcode()) {
1433   default: break;
1434   case ISD::Constant: {
1435     unsigned Val = cast<ConstantSDNode>(N)->getZExtValue();
1436     bool UseCP = true;
1437     if (Subtarget->hasThumb2())
1438       // Thumb2-aware targets have the MOVT instruction, so all immediates can
1439       // be done with MOV + MOVT, at worst.
1440       UseCP = 0;
1441     else {
1442       if (Subtarget->isThumb()) {
1443         UseCP = (Val > 255 &&                          // MOV
1444                  ~Val > 255 &&                         // MOV + MVN
1445                  !ARM_AM::isThumbImmShiftedVal(Val));  // MOV + LSL
1446       } else
1447         UseCP = (ARM_AM::getSOImmVal(Val) == -1 &&     // MOV
1448                  ARM_AM::getSOImmVal(~Val) == -1 &&    // MVN
1449                  !ARM_AM::isSOImmTwoPartVal(Val));     // two instrs.
1450     }
1451
1452     if (UseCP) {
1453       SDValue CPIdx =
1454         CurDAG->getTargetConstantPool(ConstantInt::get(
1455                                   Type::getInt32Ty(*CurDAG->getContext()), Val),
1456                                       TLI.getPointerTy());
1457
1458       SDNode *ResNode;
1459       if (Subtarget->isThumb1Only()) {
1460         SDValue Pred = CurDAG->getTargetConstant(0xEULL, MVT::i32);
1461         SDValue PredReg = CurDAG->getRegister(0, MVT::i32);
1462         SDValue Ops[] = { CPIdx, Pred, PredReg, CurDAG->getEntryNode() };
1463         ResNode = CurDAG->getMachineNode(ARM::tLDRcp, dl, MVT::i32, MVT::Other,
1464                                          Ops, 4);
1465       } else {
1466         SDValue Ops[] = {
1467           CPIdx,
1468           CurDAG->getRegister(0, MVT::i32),
1469           CurDAG->getTargetConstant(0, MVT::i32),
1470           getAL(CurDAG),
1471           CurDAG->getRegister(0, MVT::i32),
1472           CurDAG->getEntryNode()
1473         };
1474         ResNode=CurDAG->getMachineNode(ARM::LDRcp, dl, MVT::i32, MVT::Other,
1475                                        Ops, 6);
1476       }
1477       ReplaceUses(Op, SDValue(ResNode, 0));
1478       return NULL;
1479     }
1480
1481     // Other cases are autogenerated.
1482     break;
1483   }
1484   case ISD::FrameIndex: {
1485     // Selects to ADDri FI, 0 which in turn will become ADDri SP, imm.
1486     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1487     SDValue TFI = CurDAG->getTargetFrameIndex(FI, TLI.getPointerTy());
1488     if (Subtarget->isThumb1Only()) {
1489       return CurDAG->SelectNodeTo(N, ARM::tADDrSPi, MVT::i32, TFI,
1490                                   CurDAG->getTargetConstant(0, MVT::i32));
1491     } else {
1492       unsigned Opc = ((Subtarget->isThumb() && Subtarget->hasThumb2()) ?
1493                       ARM::t2ADDri : ARM::ADDri);
1494       SDValue Ops[] = { TFI, CurDAG->getTargetConstant(0, MVT::i32),
1495                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1496                         CurDAG->getRegister(0, MVT::i32) };
1497       return CurDAG->SelectNodeTo(N, Opc, MVT::i32, Ops, 5);
1498     }
1499   }
1500   case ARMISD::DYN_ALLOC:
1501     return SelectDYN_ALLOC(Op);
1502   case ISD::SRL:
1503     if (SDNode *I = SelectV6T2BitfieldExtractOp(Op,
1504                       Subtarget->isThumb() ? ARM::t2UBFX : ARM::UBFX))
1505       return I;
1506     break;
1507   case ISD::SRA:
1508     if (SDNode *I = SelectV6T2BitfieldExtractOp(Op,
1509                       Subtarget->isThumb() ? ARM::t2SBFX : ARM::SBFX))
1510       return I;
1511     break;
1512   case ISD::MUL:
1513     if (Subtarget->isThumb1Only())
1514       break;
1515     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1516       unsigned RHSV = C->getZExtValue();
1517       if (!RHSV) break;
1518       if (isPowerOf2_32(RHSV-1)) {  // 2^n+1?
1519         unsigned ShImm = Log2_32(RHSV-1);
1520         if (ShImm >= 32)
1521           break;
1522         SDValue V = Op.getOperand(0);
1523         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1524         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1525         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1526         if (Subtarget->isThumb()) {
1527           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1528           return CurDAG->SelectNodeTo(N, ARM::t2ADDrs, MVT::i32, Ops, 6);
1529         } else {
1530           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1531           return CurDAG->SelectNodeTo(N, ARM::ADDrs, MVT::i32, Ops, 7);
1532         }
1533       }
1534       if (isPowerOf2_32(RHSV+1)) {  // 2^n-1?
1535         unsigned ShImm = Log2_32(RHSV+1);
1536         if (ShImm >= 32)
1537           break;
1538         SDValue V = Op.getOperand(0);
1539         ShImm = ARM_AM::getSORegOpc(ARM_AM::lsl, ShImm);
1540         SDValue ShImmOp = CurDAG->getTargetConstant(ShImm, MVT::i32);
1541         SDValue Reg0 = CurDAG->getRegister(0, MVT::i32);
1542         if (Subtarget->isThumb()) {
1543           SDValue Ops[] = { V, V, ShImmOp, getAL(CurDAG), Reg0 };
1544           return CurDAG->SelectNodeTo(N, ARM::t2RSBrs, MVT::i32, Ops, 5);
1545         } else {
1546           SDValue Ops[] = { V, V, Reg0, ShImmOp, getAL(CurDAG), Reg0, Reg0 };
1547           return CurDAG->SelectNodeTo(N, ARM::RSBrs, MVT::i32, Ops, 7);
1548         }
1549       }
1550     }
1551     break;
1552   case ISD::AND: {
1553     // (and (or x, c2), c1) and top 16-bits of c1 and c2 match, lower 16-bits
1554     // of c1 are 0xffff, and lower 16-bit of c2 are 0. That is, the top 16-bits
1555     // are entirely contributed by c2 and lower 16-bits are entirely contributed
1556     // by x. That's equal to (or (and x, 0xffff), (and c1, 0xffff0000)).
1557     // Select it to: "movt x, ((c1 & 0xffff) >> 16)
1558     EVT VT = Op.getValueType();
1559     if (VT != MVT::i32)
1560       break;
1561     unsigned Opc = (Subtarget->isThumb() && Subtarget->hasThumb2())
1562       ? ARM::t2MOVTi16
1563       : (Subtarget->hasV6T2Ops() ? ARM::MOVTi16 : 0);
1564     if (!Opc)
1565       break;
1566     SDValue N0 = Op.getOperand(0), N1 = Op.getOperand(1);
1567     ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1568     if (!N1C)
1569       break;
1570     if (N0.getOpcode() == ISD::OR && N0.getNode()->hasOneUse()) {
1571       SDValue N2 = N0.getOperand(1);
1572       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
1573       if (!N2C)
1574         break;
1575       unsigned N1CVal = N1C->getZExtValue();
1576       unsigned N2CVal = N2C->getZExtValue();
1577       if ((N1CVal & 0xffff0000U) == (N2CVal & 0xffff0000U) &&
1578           (N1CVal & 0xffffU) == 0xffffU &&
1579           (N2CVal & 0xffffU) == 0x0U) {
1580         SDValue Imm16 = CurDAG->getTargetConstant((N2CVal & 0xFFFF0000U) >> 16,
1581                                                   MVT::i32);
1582         SDValue Ops[] = { N0.getOperand(0), Imm16,
1583                           getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1584         return CurDAG->getMachineNode(Opc, dl, VT, Ops, 4);
1585       }
1586     }
1587     break;
1588   }
1589   case ARMISD::VMOVRRD:
1590     return CurDAG->getMachineNode(ARM::VMOVRRD, dl, MVT::i32, MVT::i32,
1591                                   Op.getOperand(0), getAL(CurDAG),
1592                                   CurDAG->getRegister(0, MVT::i32));
1593   case ISD::UMUL_LOHI: {
1594     if (Subtarget->isThumb1Only())
1595       break;
1596     if (Subtarget->isThumb()) {
1597       SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1),
1598                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1599                         CurDAG->getRegister(0, MVT::i32) };
1600       return CurDAG->getMachineNode(ARM::t2UMULL, dl, MVT::i32, MVT::i32, Ops,4);
1601     } else {
1602       SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1),
1603                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1604                         CurDAG->getRegister(0, MVT::i32) };
1605       return CurDAG->getMachineNode(ARM::UMULL, dl, MVT::i32, MVT::i32, Ops, 5);
1606     }
1607   }
1608   case ISD::SMUL_LOHI: {
1609     if (Subtarget->isThumb1Only())
1610       break;
1611     if (Subtarget->isThumb()) {
1612       SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1),
1613                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32) };
1614       return CurDAG->getMachineNode(ARM::t2SMULL, dl, MVT::i32, MVT::i32, Ops,4);
1615     } else {
1616       SDValue Ops[] = { Op.getOperand(0), Op.getOperand(1),
1617                         getAL(CurDAG), CurDAG->getRegister(0, MVT::i32),
1618                         CurDAG->getRegister(0, MVT::i32) };
1619       return CurDAG->getMachineNode(ARM::SMULL, dl, MVT::i32, MVT::i32, Ops, 5);
1620     }
1621   }
1622   case ISD::LOAD: {
1623     SDNode *ResNode = 0;
1624     if (Subtarget->isThumb() && Subtarget->hasThumb2())
1625       ResNode = SelectT2IndexedLoad(Op);
1626     else
1627       ResNode = SelectARMIndexedLoad(Op);
1628     if (ResNode)
1629       return ResNode;
1630     // Other cases are autogenerated.
1631     break;
1632   }
1633   case ARMISD::BRCOND: {
1634     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1635     // Emits: (Bcc:void (bb:Other):$dst, (imm:i32):$cc)
1636     // Pattern complexity = 6  cost = 1  size = 0
1637
1638     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1639     // Emits: (tBcc:void (bb:Other):$dst, (imm:i32):$cc)
1640     // Pattern complexity = 6  cost = 1  size = 0
1641
1642     // Pattern: (ARMbrcond:void (bb:Other):$dst, (imm:i32):$cc)
1643     // Emits: (t2Bcc:void (bb:Other):$dst, (imm:i32):$cc)
1644     // Pattern complexity = 6  cost = 1  size = 0
1645
1646     unsigned Opc = Subtarget->isThumb() ?
1647       ((Subtarget->hasThumb2()) ? ARM::t2Bcc : ARM::tBcc) : ARM::Bcc;
1648     SDValue Chain = Op.getOperand(0);
1649     SDValue N1 = Op.getOperand(1);
1650     SDValue N2 = Op.getOperand(2);
1651     SDValue N3 = Op.getOperand(3);
1652     SDValue InFlag = Op.getOperand(4);
1653     assert(N1.getOpcode() == ISD::BasicBlock);
1654     assert(N2.getOpcode() == ISD::Constant);
1655     assert(N3.getOpcode() == ISD::Register);
1656
1657     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1658                                cast<ConstantSDNode>(N2)->getZExtValue()),
1659                                MVT::i32);
1660     SDValue Ops[] = { N1, Tmp2, N3, Chain, InFlag };
1661     SDNode *ResNode = CurDAG->getMachineNode(Opc, dl, MVT::Other,
1662                                              MVT::Flag, Ops, 5);
1663     Chain = SDValue(ResNode, 0);
1664     if (Op.getNode()->getNumValues() == 2) {
1665       InFlag = SDValue(ResNode, 1);
1666       ReplaceUses(SDValue(Op.getNode(), 1), InFlag);
1667     }
1668     ReplaceUses(SDValue(Op.getNode(), 0),
1669                 SDValue(Chain.getNode(), Chain.getResNo()));
1670     return NULL;
1671   }
1672   case ARMISD::CMOV:
1673     return SelectCMOVOp(Op);
1674   case ARMISD::CNEG: {
1675     EVT VT = Op.getValueType();
1676     SDValue N0 = Op.getOperand(0);
1677     SDValue N1 = Op.getOperand(1);
1678     SDValue N2 = Op.getOperand(2);
1679     SDValue N3 = Op.getOperand(3);
1680     SDValue InFlag = Op.getOperand(4);
1681     assert(N2.getOpcode() == ISD::Constant);
1682     assert(N3.getOpcode() == ISD::Register);
1683
1684     SDValue Tmp2 = CurDAG->getTargetConstant(((unsigned)
1685                                cast<ConstantSDNode>(N2)->getZExtValue()),
1686                                MVT::i32);
1687     SDValue Ops[] = { N0, N1, Tmp2, N3, InFlag };
1688     unsigned Opc = 0;
1689     switch (VT.getSimpleVT().SimpleTy) {
1690     default: assert(false && "Illegal conditional move type!");
1691       break;
1692     case MVT::f32:
1693       Opc = ARM::VNEGScc;
1694       break;
1695     case MVT::f64:
1696       Opc = ARM::VNEGDcc;
1697       break;
1698     }
1699     return CurDAG->SelectNodeTo(Op.getNode(), Opc, VT, Ops, 5);
1700   }
1701
1702   case ARMISD::VZIP: {
1703     unsigned Opc = 0;
1704     EVT VT = N->getValueType(0);
1705     switch (VT.getSimpleVT().SimpleTy) {
1706     default: return NULL;
1707     case MVT::v8i8:  Opc = ARM::VZIPd8; break;
1708     case MVT::v4i16: Opc = ARM::VZIPd16; break;
1709     case MVT::v2f32:
1710     case MVT::v2i32: Opc = ARM::VZIPd32; break;
1711     case MVT::v16i8: Opc = ARM::VZIPq8; break;
1712     case MVT::v8i16: Opc = ARM::VZIPq16; break;
1713     case MVT::v4f32:
1714     case MVT::v4i32: Opc = ARM::VZIPq32; break;
1715     }
1716     return CurDAG->getMachineNode(Opc, dl, VT, VT,
1717                                   N->getOperand(0), N->getOperand(1));
1718   }
1719   case ARMISD::VUZP: {
1720     unsigned Opc = 0;
1721     EVT VT = N->getValueType(0);
1722     switch (VT.getSimpleVT().SimpleTy) {
1723     default: return NULL;
1724     case MVT::v8i8:  Opc = ARM::VUZPd8; break;
1725     case MVT::v4i16: Opc = ARM::VUZPd16; break;
1726     case MVT::v2f32:
1727     case MVT::v2i32: Opc = ARM::VUZPd32; break;
1728     case MVT::v16i8: Opc = ARM::VUZPq8; break;
1729     case MVT::v8i16: Opc = ARM::VUZPq16; break;
1730     case MVT::v4f32:
1731     case MVT::v4i32: Opc = ARM::VUZPq32; break;
1732     }
1733     return CurDAG->getMachineNode(Opc, dl, VT, VT,
1734                                   N->getOperand(0), N->getOperand(1));
1735   }
1736   case ARMISD::VTRN: {
1737     unsigned Opc = 0;
1738     EVT VT = N->getValueType(0);
1739     switch (VT.getSimpleVT().SimpleTy) {
1740     default: return NULL;
1741     case MVT::v8i8:  Opc = ARM::VTRNd8; break;
1742     case MVT::v4i16: Opc = ARM::VTRNd16; break;
1743     case MVT::v2f32:
1744     case MVT::v2i32: Opc = ARM::VTRNd32; break;
1745     case MVT::v16i8: Opc = ARM::VTRNq8; break;
1746     case MVT::v8i16: Opc = ARM::VTRNq16; break;
1747     case MVT::v4f32:
1748     case MVT::v4i32: Opc = ARM::VTRNq32; break;
1749     }
1750     return CurDAG->getMachineNode(Opc, dl, VT, VT,
1751                                   N->getOperand(0), N->getOperand(1));
1752   }
1753
1754   case ISD::INTRINSIC_VOID:
1755   case ISD::INTRINSIC_W_CHAIN: {
1756     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
1757     switch (IntNo) {
1758     default:
1759       break;
1760
1761     case Intrinsic::arm_neon_vld2: {
1762       unsigned DOpcodes[] = { ARM::VLD2d8, ARM::VLD2d16,
1763                               ARM::VLD2d32, ARM::VLD2d64 };
1764       unsigned QOpcodes[] = { ARM::VLD2q8, ARM::VLD2q16, ARM::VLD2q32 };
1765       return SelectVLD(Op, 2, DOpcodes, QOpcodes, 0);
1766     }
1767
1768     case Intrinsic::arm_neon_vld3: {
1769       unsigned DOpcodes[] = { ARM::VLD3d8, ARM::VLD3d16,
1770                               ARM::VLD3d32, ARM::VLD3d64 };
1771       unsigned QOpcodes0[] = { ARM::VLD3q8a, ARM::VLD3q16a, ARM::VLD3q32a };
1772       unsigned QOpcodes1[] = { ARM::VLD3q8b, ARM::VLD3q16b, ARM::VLD3q32b };
1773       return SelectVLD(Op, 3, DOpcodes, QOpcodes0, QOpcodes1);
1774     }
1775
1776     case Intrinsic::arm_neon_vld4: {
1777       unsigned DOpcodes[] = { ARM::VLD4d8, ARM::VLD4d16,
1778                               ARM::VLD4d32, ARM::VLD4d64 };
1779       unsigned QOpcodes0[] = { ARM::VLD4q8a, ARM::VLD4q16a, ARM::VLD4q32a };
1780       unsigned QOpcodes1[] = { ARM::VLD4q8b, ARM::VLD4q16b, ARM::VLD4q32b };
1781       return SelectVLD(Op, 4, DOpcodes, QOpcodes0, QOpcodes1);
1782     }
1783
1784     case Intrinsic::arm_neon_vld2lane: {
1785       unsigned DOpcodes[] = { ARM::VLD2LNd8, ARM::VLD2LNd16, ARM::VLD2LNd32 };
1786       unsigned QOpcodes0[] = { ARM::VLD2LNq16a, ARM::VLD2LNq32a };
1787       unsigned QOpcodes1[] = { ARM::VLD2LNq16b, ARM::VLD2LNq32b };
1788       return SelectVLDSTLane(Op, true, 2, DOpcodes, QOpcodes0, QOpcodes1);
1789     }
1790
1791     case Intrinsic::arm_neon_vld3lane: {
1792       unsigned DOpcodes[] = { ARM::VLD3LNd8, ARM::VLD3LNd16, ARM::VLD3LNd32 };
1793       unsigned QOpcodes0[] = { ARM::VLD3LNq16a, ARM::VLD3LNq32a };
1794       unsigned QOpcodes1[] = { ARM::VLD3LNq16b, ARM::VLD3LNq32b };
1795       return SelectVLDSTLane(Op, true, 3, DOpcodes, QOpcodes0, QOpcodes1);
1796     }
1797
1798     case Intrinsic::arm_neon_vld4lane: {
1799       unsigned DOpcodes[] = { ARM::VLD4LNd8, ARM::VLD4LNd16, ARM::VLD4LNd32 };
1800       unsigned QOpcodes0[] = { ARM::VLD4LNq16a, ARM::VLD4LNq32a };
1801       unsigned QOpcodes1[] = { ARM::VLD4LNq16b, ARM::VLD4LNq32b };
1802       return SelectVLDSTLane(Op, true, 4, DOpcodes, QOpcodes0, QOpcodes1);
1803     }
1804
1805     case Intrinsic::arm_neon_vst2: {
1806       unsigned DOpcodes[] = { ARM::VST2d8, ARM::VST2d16,
1807                               ARM::VST2d32, ARM::VST2d64 };
1808       unsigned QOpcodes[] = { ARM::VST2q8, ARM::VST2q16, ARM::VST2q32 };
1809       return SelectVST(Op, 2, DOpcodes, QOpcodes, 0);
1810     }
1811
1812     case Intrinsic::arm_neon_vst3: {
1813       unsigned DOpcodes[] = { ARM::VST3d8, ARM::VST3d16,
1814                               ARM::VST3d32, ARM::VST3d64 };
1815       unsigned QOpcodes0[] = { ARM::VST3q8a, ARM::VST3q16a, ARM::VST3q32a };
1816       unsigned QOpcodes1[] = { ARM::VST3q8b, ARM::VST3q16b, ARM::VST3q32b };
1817       return SelectVST(Op, 3, DOpcodes, QOpcodes0, QOpcodes1);
1818     }
1819
1820     case Intrinsic::arm_neon_vst4: {
1821       unsigned DOpcodes[] = { ARM::VST4d8, ARM::VST4d16,
1822                               ARM::VST4d32, ARM::VST4d64 };
1823       unsigned QOpcodes0[] = { ARM::VST4q8a, ARM::VST4q16a, ARM::VST4q32a };
1824       unsigned QOpcodes1[] = { ARM::VST4q8b, ARM::VST4q16b, ARM::VST4q32b };
1825       return SelectVST(Op, 4, DOpcodes, QOpcodes0, QOpcodes1);
1826     }
1827
1828     case Intrinsic::arm_neon_vst2lane: {
1829       unsigned DOpcodes[] = { ARM::VST2LNd8, ARM::VST2LNd16, ARM::VST2LNd32 };
1830       unsigned QOpcodes0[] = { ARM::VST2LNq16a, ARM::VST2LNq32a };
1831       unsigned QOpcodes1[] = { ARM::VST2LNq16b, ARM::VST2LNq32b };
1832       return SelectVLDSTLane(Op, false, 2, DOpcodes, QOpcodes0, QOpcodes1);
1833     }
1834
1835     case Intrinsic::arm_neon_vst3lane: {
1836       unsigned DOpcodes[] = { ARM::VST3LNd8, ARM::VST3LNd16, ARM::VST3LNd32 };
1837       unsigned QOpcodes0[] = { ARM::VST3LNq16a, ARM::VST3LNq32a };
1838       unsigned QOpcodes1[] = { ARM::VST3LNq16b, ARM::VST3LNq32b };
1839       return SelectVLDSTLane(Op, false, 3, DOpcodes, QOpcodes0, QOpcodes1);
1840     }
1841
1842     case Intrinsic::arm_neon_vst4lane: {
1843       unsigned DOpcodes[] = { ARM::VST4LNd8, ARM::VST4LNd16, ARM::VST4LNd32 };
1844       unsigned QOpcodes0[] = { ARM::VST4LNq16a, ARM::VST4LNq32a };
1845       unsigned QOpcodes1[] = { ARM::VST4LNq16b, ARM::VST4LNq32b };
1846       return SelectVLDSTLane(Op, false, 4, DOpcodes, QOpcodes0, QOpcodes1);
1847     }
1848     }
1849   }
1850   }
1851
1852   return SelectCode(Op);
1853 }
1854
1855 bool ARMDAGToDAGISel::
1856 SelectInlineAsmMemoryOperand(const SDValue &Op, char ConstraintCode,
1857                              std::vector<SDValue> &OutOps) {
1858   assert(ConstraintCode == 'm' && "unexpected asm memory constraint");
1859   // Require the address to be in a register.  That is safe for all ARM
1860   // variants and it is hard to do anything much smarter without knowing
1861   // how the operand is used.
1862   OutOps.push_back(Op);
1863   return false;
1864 }
1865
1866 /// createARMISelDag - This pass converts a legalized DAG into a
1867 /// ARM-specific DAG, ready for instruction scheduling.
1868 ///
1869 FunctionPass *llvm::createARMISelDag(ARMBaseTargetMachine &TM,
1870                                      CodeGenOpt::Level OptLevel) {
1871   return new ARMDAGToDAGISel(TM, OptLevel);
1872 }