lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMTargetMachine.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMConstantPoolValue.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/DerivedTypes.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/IntrinsicInst.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Operator.h"
  31 #include "llvm/CodeGen/Analysis.h"
  32 #include "llvm/CodeGen/FastISel.h"
  33 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineConstantPool.h"
  37 #include "llvm/CodeGen/MachineFrameInfo.h"
  38 #include "llvm/CodeGen/MachineMemOperand.h"
  39 #include "llvm/CodeGen/MachineRegisterInfo.h"
  40 #include "llvm/CodeGen/PseudoSourceValue.h"
  41 #include "llvm/Support/CallSite.h"
  42 #include "llvm/Support/CommandLine.h"
  43 #include "llvm/Support/ErrorHandling.h"
  44 #include "llvm/Support/GetElementPtrTypeIterator.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetInstrInfo.h"
  47 #include "llvm/Target/TargetLowering.h"
  48 #include "llvm/Target/TargetMachine.h"
  49 #include "llvm/Target/TargetOptions.h"
  50 using namespace llvm;
  51
  52 static cl::opt<bool>
  53 DisableARMFastISel("disable-arm-fast-isel",
  54                     cl::desc("Turn off experimental ARM fast-isel support"),
  55                     cl::init(false), cl::Hidden);
  56
  57 extern cl::opt<bool> EnableARMLongCalls;
  58
  59 namespace {
  60
  61   // All possible address modes, plus some.
  62   typedef struct Address {
  63     enum {
  64       RegBase,
  65       FrameIndexBase
  66     } BaseType;
  67
  68     union {
  69       unsigned Reg;
  70       int FI;
  71     } Base;
  72
  73     int Offset;
  74
  75     // Innocuous defaults for our address.
  76     Address()
  77      : BaseType(RegBase), Offset(0) {
  78        Base.Reg = 0;
  79      }
  80   } Address;
  81
  82 class ARMFastISel : public FastISel {
  83
  84   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  85   /// make the right decision when generating code for different targets.
  86   const ARMSubtarget *Subtarget;
  87   const TargetMachine &TM;
  88   const TargetInstrInfo &TII;
  89   const TargetLowering &TLI;
  90   ARMFunctionInfo *AFI;
  91
  92   // Convenience variables to avoid some queries.
  93   bool isThumb;
  94   LLVMContext *Context;
  95
  96   public:
  97     explicit ARMFastISel(FunctionLoweringInfo &funcInfo)
  98     : FastISel(funcInfo),
  99       TM(funcInfo.MF->getTarget()),
 100       TII(*TM.getInstrInfo()),
 101       TLI(*TM.getTargetLowering()) {
 102       Subtarget = &TM.getSubtarget<ARMSubtarget>();
 103       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
 104       isThumb = AFI->isThumbFunction();
 105       Context = &funcInfo.Fn->getContext();
 106     }
 107
 108     // Code from FastISel.cpp.
 109     virtual unsigned FastEmitInst_(unsigned MachineInstOpcode,
 110                                    const TargetRegisterClass *RC);
 111     virtual unsigned FastEmitInst_r(unsigned MachineInstOpcode,
 112                                     const TargetRegisterClass *RC,
 113                                     unsigned Op0, bool Op0IsKill);
 114     virtual unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
 115                                      const TargetRegisterClass *RC,
 116                                      unsigned Op0, bool Op0IsKill,
 117                                      unsigned Op1, bool Op1IsKill);
 118     virtual unsigned FastEmitInst_rrr(unsigned MachineInstOpcode,
 119                                       const TargetRegisterClass *RC,
 120                                       unsigned Op0, bool Op0IsKill,
 121                                       unsigned Op1, bool Op1IsKill,
 122                                       unsigned Op2, bool Op2IsKill);
 123     virtual unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
 124                                      const TargetRegisterClass *RC,
 125                                      unsigned Op0, bool Op0IsKill,
 126                                      uint64_t Imm);
 127     virtual unsigned FastEmitInst_rf(unsigned MachineInstOpcode,
 128                                      const TargetRegisterClass *RC,
 129                                      unsigned Op0, bool Op0IsKill,
 130                                      const ConstantFP *FPImm);
 131     virtual unsigned FastEmitInst_rri(unsigned MachineInstOpcode,
 132                                       const TargetRegisterClass *RC,
 133                                       unsigned Op0, bool Op0IsKill,
 134                                       unsigned Op1, bool Op1IsKill,
 135                                       uint64_t Imm);
 136     virtual unsigned FastEmitInst_i(unsigned MachineInstOpcode,
 137                                     const TargetRegisterClass *RC,
 138                                     uint64_t Imm);
 139     virtual unsigned FastEmitInst_ii(unsigned MachineInstOpcode,
 140                                      const TargetRegisterClass *RC,
 141                                      uint64_t Imm1, uint64_t Imm2);
 142
 143     virtual unsigned FastEmitInst_extractsubreg(MVT RetVT,
 144                                                 unsigned Op0, bool Op0IsKill,
 145                                                 uint32_t Idx);
 146
 147     // Backend specific FastISel code.
 148     virtual bool TargetSelectInstruction(const Instruction *I);
 149     virtual unsigned TargetMaterializeConstant(const Constant *C);
 150     virtual unsigned TargetMaterializeAlloca(const AllocaInst *AI);
 151
 152   #include "ARMGenFastISel.inc"
 153
 154     // Instruction selection routines.
 155   private:
 156     bool SelectLoad(const Instruction *I);
 157     bool SelectStore(const Instruction *I);
 158     bool SelectBranch(const Instruction *I);
 159     bool SelectCmp(const Instruction *I);
 160     bool SelectFPExt(const Instruction *I);
 161     bool SelectFPTrunc(const Instruction *I);
 162     bool SelectBinaryOp(const Instruction *I, unsigned ISDOpcode);
 163     bool SelectSIToFP(const Instruction *I);
 164     bool SelectFPToSI(const Instruction *I);
 165     bool SelectSDiv(const Instruction *I);
 166     bool SelectSRem(const Instruction *I);
 167     bool SelectCall(const Instruction *I);
 168     bool SelectSelect(const Instruction *I);
 169     bool SelectRet(const Instruction *I);
 170     bool SelectTrunc(const Instruction *I);
 171     bool SelectIntExt(const Instruction *I);
 172
 173     // Utility routines.
 174   private:
 175     bool isTypeLegal(Type *Ty, MVT &VT);
 176     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 177     bool ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
 178                     bool isZExt);
 179     bool ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr);
 180     bool ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr);
 181     bool ARMComputeAddress(const Value *Obj, Address &Addr);
 182     void ARMSimplifyAddress(Address &Addr, EVT VT);
 183     unsigned ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT, bool isZExt);
 184     unsigned ARMMaterializeFP(const ConstantFP *CFP, EVT VT);
 185     unsigned ARMMaterializeInt(const Constant *C, EVT VT);
 186     unsigned ARMMaterializeGV(const GlobalValue *GV, EVT VT);
 187     unsigned ARMMoveToFPReg(EVT VT, unsigned SrcReg);
 188     unsigned ARMMoveToIntReg(EVT VT, unsigned SrcReg);
 189     unsigned ARMSelectCallOp(const GlobalValue *GV);
 190
 191     // Call handling routines.
 192   private:
 193     bool FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
 194                         unsigned &ResultReg);
 195     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool Return);
 196     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 197                          SmallVectorImpl<unsigned> &ArgRegs,
 198                          SmallVectorImpl<MVT> &ArgVTs,
 199                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 200                          SmallVectorImpl<unsigned> &RegArgs,
 201                          CallingConv::ID CC,
 202                          unsigned &NumBytes);
 203     bool FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 204                     const Instruction *I, CallingConv::ID CC,
 205                     unsigned &NumBytes);
 206     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 207
 208     // OptionalDef handling routines.
 209   private:
 210     bool isARMNEONPred(const MachineInstr *MI);
 211     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 212     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 213     void AddLoadStoreOperands(EVT VT, Address &Addr,
 214                               const MachineInstrBuilder &MIB,
 215                               unsigned Flags);
 216 };
 217
 218 } // end anonymous namespace
 219
 220 #include "ARMGenCallingConv.inc"
 221
 222 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 223 // we don't care about implicit defs here, just places we'll need to add a
 224 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 225 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 226   const MCInstrDesc &MCID = MI->getDesc();
 227   if (!MCID.hasOptionalDef())
 228     return false;
 229
 230   // Look to see if our OptionalDef is defining CPSR or CCR.
 231   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 232     const MachineOperand &MO = MI->getOperand(i);
 233     if (!MO.isReg() || !MO.isDef()) continue;
 234     if (MO.getReg() == ARM::CPSR)
 235       *CPSR = true;
 236   }
 237   return true;
 238 }
 239
 240 bool ARMFastISel::isARMNEONPred(const MachineInstr *MI) {
 241   const MCInstrDesc &MCID = MI->getDesc();
 242
 243   // If we're a thumb2 or not NEON function we were handled via isPredicable.
 244   if ((MCID.TSFlags & ARMII::DomainMask) != ARMII::DomainNEON ||
 245        AFI->isThumb2Function())
 246     return false;
 247
 248   for (unsigned i = 0, e = MCID.getNumOperands(); i != e; ++i)
 249     if (MCID.OpInfo[i].isPredicate())
 250       return true;
 251
 252   return false;
 253 }
 254
 255 // If the machine is predicable go ahead and add the predicate operands, if
 256 // it needs default CC operands add those.
 257 // TODO: If we want to support thumb1 then we'll need to deal with optional
 258 // CPSR defs that need to be added before the remaining operands. See s_cc_out
 259 // for descriptions why.
 260 const MachineInstrBuilder &
 261 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 262   MachineInstr *MI = &*MIB;
 263
 264   // Do we use a predicate? or...
 265   // Are we NEON in ARM mode and have a predicate operand? If so, I know
 266   // we're not predicable but add it anyways.
 267   if (TII.isPredicable(MI) || isARMNEONPred(MI))
 268     AddDefaultPred(MIB);
 269
 270   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 271   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 272   bool CPSR = false;
 273   if (DefinesOptionalPredicate(MI, &CPSR)) {
 274     if (CPSR)
 275       AddDefaultT1CC(MIB);
 276     else
 277       AddDefaultCC(MIB);
 278   }
 279   return MIB;
 280 }
 281
 282 unsigned ARMFastISel::FastEmitInst_(unsigned MachineInstOpcode,
 283                                     const TargetRegisterClass* RC) {
 284   unsigned ResultReg = createResultReg(RC);
 285   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 286
 287   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg));
 288   return ResultReg;
 289 }
 290
 291 unsigned ARMFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 292                                      const TargetRegisterClass *RC,
 293                                      unsigned Op0, bool Op0IsKill) {
 294   unsigned ResultReg = createResultReg(RC);
 295   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 296
 297   if (II.getNumDefs() >= 1)
 298     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 299                    .addReg(Op0, Op0IsKill * RegState::Kill));
 300   else {
 301     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 302                    .addReg(Op0, Op0IsKill * RegState::Kill));
 303     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 304                    TII.get(TargetOpcode::COPY), ResultReg)
 305                    .addReg(II.ImplicitDefs[0]));
 306   }
 307   return ResultReg;
 308 }
 309
 310 unsigned ARMFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 311                                       const TargetRegisterClass *RC,
 312                                       unsigned Op0, bool Op0IsKill,
 313                                       unsigned Op1, bool Op1IsKill) {
 314   unsigned ResultReg = createResultReg(RC);
 315   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 316
 317   if (II.getNumDefs() >= 1)
 318     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 319                    .addReg(Op0, Op0IsKill * RegState::Kill)
 320                    .addReg(Op1, Op1IsKill * RegState::Kill));
 321   else {
 322     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 323                    .addReg(Op0, Op0IsKill * RegState::Kill)
 324                    .addReg(Op1, Op1IsKill * RegState::Kill));
 325     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 326                            TII.get(TargetOpcode::COPY), ResultReg)
 327                    .addReg(II.ImplicitDefs[0]));
 328   }
 329   return ResultReg;
 330 }
 331
 332 unsigned ARMFastISel::FastEmitInst_rrr(unsigned MachineInstOpcode,
 333                                        const TargetRegisterClass *RC,
 334                                        unsigned Op0, bool Op0IsKill,
 335                                        unsigned Op1, bool Op1IsKill,
 336                                        unsigned Op2, bool Op2IsKill) {
 337   unsigned ResultReg = createResultReg(RC);
 338   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 339
 340   if (II.getNumDefs() >= 1)
 341     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 342                    .addReg(Op0, Op0IsKill * RegState::Kill)
 343                    .addReg(Op1, Op1IsKill * RegState::Kill)
 344                    .addReg(Op2, Op2IsKill * RegState::Kill));
 345   else {
 346     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 347                    .addReg(Op0, Op0IsKill * RegState::Kill)
 348                    .addReg(Op1, Op1IsKill * RegState::Kill)
 349                    .addReg(Op2, Op2IsKill * RegState::Kill));
 350     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 351                            TII.get(TargetOpcode::COPY), ResultReg)
 352                    .addReg(II.ImplicitDefs[0]));
 353   }
 354   return ResultReg;
 355 }
 356
 357 unsigned ARMFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 358                                       const TargetRegisterClass *RC,
 359                                       unsigned Op0, bool Op0IsKill,
 360                                       uint64_t Imm) {
 361   unsigned ResultReg = createResultReg(RC);
 362   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 363
 364   if (II.getNumDefs() >= 1)
 365     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 366                    .addReg(Op0, Op0IsKill * RegState::Kill)
 367                    .addImm(Imm));
 368   else {
 369     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 370                    .addReg(Op0, Op0IsKill * RegState::Kill)
 371                    .addImm(Imm));
 372     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 373                            TII.get(TargetOpcode::COPY), ResultReg)
 374                    .addReg(II.ImplicitDefs[0]));
 375   }
 376   return ResultReg;
 377 }
 378
 379 unsigned ARMFastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 380                                       const TargetRegisterClass *RC,
 381                                       unsigned Op0, bool Op0IsKill,
 382                                       const ConstantFP *FPImm) {
 383   unsigned ResultReg = createResultReg(RC);
 384   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 385
 386   if (II.getNumDefs() >= 1)
 387     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 388                    .addReg(Op0, Op0IsKill * RegState::Kill)
 389                    .addFPImm(FPImm));
 390   else {
 391     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 392                    .addReg(Op0, Op0IsKill * RegState::Kill)
 393                    .addFPImm(FPImm));
 394     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 395                            TII.get(TargetOpcode::COPY), ResultReg)
 396                    .addReg(II.ImplicitDefs[0]));
 397   }
 398   return ResultReg;
 399 }
 400
 401 unsigned ARMFastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 402                                        const TargetRegisterClass *RC,
 403                                        unsigned Op0, bool Op0IsKill,
 404                                        unsigned Op1, bool Op1IsKill,
 405                                        uint64_t Imm) {
 406   unsigned ResultReg = createResultReg(RC);
 407   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 408
 409   if (II.getNumDefs() >= 1)
 410     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 411                    .addReg(Op0, Op0IsKill * RegState::Kill)
 412                    .addReg(Op1, Op1IsKill * RegState::Kill)
 413                    .addImm(Imm));
 414   else {
 415     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 416                    .addReg(Op0, Op0IsKill * RegState::Kill)
 417                    .addReg(Op1, Op1IsKill * RegState::Kill)
 418                    .addImm(Imm));
 419     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 420                            TII.get(TargetOpcode::COPY), ResultReg)
 421                    .addReg(II.ImplicitDefs[0]));
 422   }
 423   return ResultReg;
 424 }
 425
 426 unsigned ARMFastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 427                                      const TargetRegisterClass *RC,
 428                                      uint64_t Imm) {
 429   unsigned ResultReg = createResultReg(RC);
 430   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 431
 432   if (II.getNumDefs() >= 1)
 433     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 434                    .addImm(Imm));
 435   else {
 436     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 437                    .addImm(Imm));
 438     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 439                            TII.get(TargetOpcode::COPY), ResultReg)
 440                    .addReg(II.ImplicitDefs[0]));
 441   }
 442   return ResultReg;
 443 }
 444
 445 unsigned ARMFastISel::FastEmitInst_ii(unsigned MachineInstOpcode,
 446                                       const TargetRegisterClass *RC,
 447                                       uint64_t Imm1, uint64_t Imm2) {
 448   unsigned ResultReg = createResultReg(RC);
 449   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 450
 451   if (II.getNumDefs() >= 1)
 452     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 453                     .addImm(Imm1).addImm(Imm2));
 454   else {
 455     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 456                     .addImm(Imm1).addImm(Imm2));
 457     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 458                             TII.get(TargetOpcode::COPY),
 459                             ResultReg)
 460                     .addReg(II.ImplicitDefs[0]));
 461   }
 462   return ResultReg;
 463 }
 464
 465 unsigned ARMFastISel::FastEmitInst_extractsubreg(MVT RetVT,
 466                                                  unsigned Op0, bool Op0IsKill,
 467                                                  uint32_t Idx) {
 468   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 469   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
 470          "Cannot yet extract from physregs");
 471   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 472                          DL, TII.get(TargetOpcode::COPY), ResultReg)
 473                  .addReg(Op0, getKillRegState(Op0IsKill), Idx));
 474   return ResultReg;
 475 }
 476
 477 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 478 // checks from the various callers.
 479 unsigned ARMFastISel::ARMMoveToFPReg(EVT VT, unsigned SrcReg) {
 480   if (VT == MVT::f64) return 0;
 481
 482   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 483   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 484                           TII.get(ARM::VMOVRS), MoveReg)
 485                   .addReg(SrcReg));
 486   return MoveReg;
 487 }
 488
 489 unsigned ARMFastISel::ARMMoveToIntReg(EVT VT, unsigned SrcReg) {
 490   if (VT == MVT::i64) return 0;
 491
 492   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 493   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 494                           TII.get(ARM::VMOVSR), MoveReg)
 495                   .addReg(SrcReg));
 496   return MoveReg;
 497 }
 498
 499 // For double width floating point we need to materialize two constants
 500 // (the high and the low) into integer registers then use a move to get
 501 // the combined constant into an FP reg.
 502 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, EVT VT) {
 503   const APFloat Val = CFP->getValueAPF();
 504   bool is64bit = VT == MVT::f64;
 505
 506   // This checks to see if we can use VFP3 instructions to materialize
 507   // a constant, otherwise we have to go through the constant pool.
 508   if (TLI.isFPImmLegal(Val, VT)) {
 509     int Imm;
 510     unsigned Opc;
 511     if (is64bit) {
 512       Imm = ARM_AM::getFP64Imm(Val);
 513       Opc = ARM::FCONSTD;
 514     } else {
 515       Imm = ARM_AM::getFP32Imm(Val);
 516       Opc = ARM::FCONSTS;
 517     }
 518     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 519     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 520                             DestReg)
 521                     .addImm(Imm));
 522     return DestReg;
 523   }
 524
 525   // Require VFP2 for loading fp constants.
 526   if (!Subtarget->hasVFP2()) return false;
 527
 528   // MachineConstantPool wants an explicit alignment.
 529   unsigned Align = TD.getPrefTypeAlignment(CFP->getType());
 530   if (Align == 0) {
 531     // TODO: Figure out if this is correct.
 532     Align = TD.getTypeAllocSize(CFP->getType());
 533   }
 534   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 535   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 536   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 537
 538   // The extra reg is for addrmode5.
 539   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 540                           DestReg)
 541                   .addConstantPoolIndex(Idx)
 542                   .addReg(0));
 543   return DestReg;
 544 }
 545
 546 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, EVT VT) {
 547
 548   if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8 && VT != MVT::i1)
 549     return false;
 550
 551   // If we can do this in a single instruction without a constant pool entry
 552   // do so now.
 553   const ConstantInt *CI = cast<ConstantInt>(C);
 554   if (Subtarget->hasV6T2Ops() && isUInt<16>(CI->getSExtValue())) {
 555     unsigned Opc = isThumb ? ARM::t2MOVi16 : ARM::MOVi16;
 556     unsigned ImmReg = createResultReg(TLI.getRegClassFor(VT));
 557     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 558                             TII.get(Opc), ImmReg)
 559                     .addImm(CI->getSExtValue()));
 560     return ImmReg;
 561   }
 562
 563   // For now 32-bit only.
 564   if (VT != MVT::i32)
 565     return false;
 566
 567   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 568
 569   // MachineConstantPool wants an explicit alignment.
 570   unsigned Align = TD.getPrefTypeAlignment(C->getType());
 571   if (Align == 0) {
 572     // TODO: Figure out if this is correct.
 573     Align = TD.getTypeAllocSize(C->getType());
 574   }
 575   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 576
 577   if (isThumb)
 578     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 579                             TII.get(ARM::t2LDRpci), DestReg)
 580                     .addConstantPoolIndex(Idx));
 581   else
 582     // The extra immediate is for addrmode2.
 583     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 584                             TII.get(ARM::LDRcp), DestReg)
 585                     .addConstantPoolIndex(Idx)
 586                     .addImm(0));
 587
 588   return DestReg;
 589 }
 590
 591 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, EVT VT) {
 592   // For now 32-bit only.
 593   if (VT != MVT::i32) return 0;
 594
 595   Reloc::Model RelocM = TM.getRelocationModel();
 596
 597   // TODO: Need more magic for ARM PIC.
 598   if (!isThumb && (RelocM == Reloc::PIC_)) return 0;
 599
 600   // MachineConstantPool wants an explicit alignment.
 601   unsigned Align = TD.getPrefTypeAlignment(GV->getType());
 602   if (Align == 0) {
 603     // TODO: Figure out if this is correct.
 604     Align = TD.getTypeAllocSize(GV->getType());
 605   }
 606
 607   // Grab index.
 608   unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb() ? 4 : 8);
 609   unsigned Id = AFI->createPICLabelUId();
 610   ARMConstantPoolValue *CPV = ARMConstantPoolConstant::Create(GV, Id,
 611                                                               ARMCP::CPValue,
 612                                                               PCAdj);
 613   unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 614
 615   // Load value.
 616   MachineInstrBuilder MIB;
 617   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 618   if (isThumb) {
 619     unsigned Opc = (RelocM != Reloc::PIC_) ? ARM::t2LDRpci : ARM::t2LDRpci_pic;
 620     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), DestReg)
 621           .addConstantPoolIndex(Idx);
 622     if (RelocM == Reloc::PIC_)
 623       MIB.addImm(Id);
 624   } else {
 625     // The extra immediate is for addrmode2.
 626     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRcp),
 627                   DestReg)
 628           .addConstantPoolIndex(Idx)
 629           .addImm(0);
 630   }
 631   AddOptionalDefs(MIB);
 632
 633   if (Subtarget->GVIsIndirectSymbol(GV, RelocM)) {
 634     unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 635     if (isThumb)
 636       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 637                     TII.get(ARM::t2LDRi12), NewDestReg)
 638             .addReg(DestReg)
 639             .addImm(0);
 640     else
 641       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRi12),
 642                     NewDestReg)
 643             .addReg(DestReg)
 644             .addImm(0);
 645     DestReg = NewDestReg;
 646     AddOptionalDefs(MIB);
 647   }
 648
 649   return DestReg;
 650 }
 651
 652 unsigned ARMFastISel::TargetMaterializeConstant(const Constant *C) {
 653   EVT VT = TLI.getValueType(C->getType(), true);
 654
 655   // Only handle simple types.
 656   if (!VT.isSimple()) return 0;
 657
 658   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 659     return ARMMaterializeFP(CFP, VT);
 660   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 661     return ARMMaterializeGV(GV, VT);
 662   else if (isa<ConstantInt>(C))
 663     return ARMMaterializeInt(C, VT);
 664
 665   return 0;
 666 }
 667
 668 unsigned ARMFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 669   // Don't handle dynamic allocas.
 670   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 671
 672   MVT VT;
 673   if (!isLoadTypeLegal(AI->getType(), VT)) return false;
 674
 675   DenseMap<const AllocaInst*, int>::iterator SI =
 676     FuncInfo.StaticAllocaMap.find(AI);
 677
 678   // This will get lowered later into the correct offsets and registers
 679   // via rewriteXFrameIndex.
 680   if (SI != FuncInfo.StaticAllocaMap.end()) {
 681     TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 682     unsigned ResultReg = createResultReg(RC);
 683     unsigned Opc = isThumb ? ARM::t2ADDri : ARM::ADDri;
 684     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 685                             TII.get(Opc), ResultReg)
 686                             .addFrameIndex(SI->second)
 687                             .addImm(0));
 688     return ResultReg;
 689   }
 690
 691   return 0;
 692 }
 693
 694 bool ARMFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 695   EVT evt = TLI.getValueType(Ty, true);
 696
 697   // Only handle simple types.
 698   if (evt == MVT::Other || !evt.isSimple()) return false;
 699   VT = evt.getSimpleVT();
 700
 701   // Handle all legal types, i.e. a register that will directly hold this
 702   // value.
 703   return TLI.isTypeLegal(VT);
 704 }
 705
 706 bool ARMFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 707   if (isTypeLegal(Ty, VT)) return true;
 708
 709   // If this is a type than can be sign or zero-extended to a basic operation
 710   // go ahead and accept it now.
 711   if (VT == MVT::i8 || VT == MVT::i16)
 712     return true;
 713
 714   return false;
 715 }
 716
 717 // Computes the address to get to an object.
 718 bool ARMFastISel::ARMComputeAddress(const Value *Obj, Address &Addr) {
 719   // Some boilerplate from the X86 FastISel.
 720   const User *U = NULL;
 721   unsigned Opcode = Instruction::UserOp1;
 722   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 723     // Don't walk into other basic blocks unless the object is an alloca from
 724     // another block, otherwise it may not have a virtual register assigned.
 725     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 726         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 727       Opcode = I->getOpcode();
 728       U = I;
 729     }
 730   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 731     Opcode = C->getOpcode();
 732     U = C;
 733   }
 734
 735   if (PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 736     if (Ty->getAddressSpace() > 255)
 737       // Fast instruction selection doesn't support the special
 738       // address spaces.
 739       return false;
 740
 741   switch (Opcode) {
 742     default:
 743     break;
 744     case Instruction::BitCast: {
 745       // Look through bitcasts.
 746       return ARMComputeAddress(U->getOperand(0), Addr);
 747     }
 748     case Instruction::IntToPtr: {
 749       // Look past no-op inttoptrs.
 750       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 751         return ARMComputeAddress(U->getOperand(0), Addr);
 752       break;
 753     }
 754     case Instruction::PtrToInt: {
 755       // Look past no-op ptrtoints.
 756       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 757         return ARMComputeAddress(U->getOperand(0), Addr);
 758       break;
 759     }
 760     case Instruction::GetElementPtr: {
 761       Address SavedAddr = Addr;
 762       int TmpOffset = Addr.Offset;
 763
 764       // Iterate through the GEP folding the constants into offsets where
 765       // we can.
 766       gep_type_iterator GTI = gep_type_begin(U);
 767       for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 768            i != e; ++i, ++GTI) {
 769         const Value *Op = *i;
 770         if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 771           const StructLayout *SL = TD.getStructLayout(STy);
 772           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 773           TmpOffset += SL->getElementOffset(Idx);
 774         } else {
 775           uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 776           for (;;) {
 777             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 778               // Constant-offset addressing.
 779               TmpOffset += CI->getSExtValue() * S;
 780               break;
 781             }
 782             if (isa<AddOperator>(Op) &&
 783                 (!isa<Instruction>(Op) ||
 784                  FuncInfo.MBBMap[cast<Instruction>(Op)->getParent()]
 785                  == FuncInfo.MBB) &&
 786                 isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 787               // An add (in the same block) with a constant operand. Fold the
 788               // constant.
 789               ConstantInt *CI =
 790               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 791               TmpOffset += CI->getSExtValue() * S;
 792               // Iterate on the other operand.
 793               Op = cast<AddOperator>(Op)->getOperand(0);
 794               continue;
 795             }
 796             // Unsupported
 797             goto unsupported_gep;
 798           }
 799         }
 800       }
 801
 802       // Try to grab the base operand now.
 803       Addr.Offset = TmpOffset;
 804       if (ARMComputeAddress(U->getOperand(0), Addr)) return true;
 805
 806       // We failed, restore everything and try the other options.
 807       Addr = SavedAddr;
 808
 809       unsupported_gep:
 810       break;
 811     }
 812     case Instruction::Alloca: {
 813       const AllocaInst *AI = cast<AllocaInst>(Obj);
 814       DenseMap<const AllocaInst*, int>::iterator SI =
 815         FuncInfo.StaticAllocaMap.find(AI);
 816       if (SI != FuncInfo.StaticAllocaMap.end()) {
 817         Addr.BaseType = Address::FrameIndexBase;
 818         Addr.Base.FI = SI->second;
 819         return true;
 820       }
 821       break;
 822     }
 823   }
 824
 825   // Materialize the global variable's address into a reg which can
 826   // then be used later to load the variable.
 827   if (const GlobalValue *GV = dyn_cast<GlobalValue>(Obj)) {
 828     unsigned Tmp = ARMMaterializeGV(GV, TLI.getValueType(Obj->getType()));
 829     if (Tmp == 0) return false;
 830
 831     Addr.Base.Reg = Tmp;
 832     return true;
 833   }
 834
 835   // Try to get this in a register if nothing else has worked.
 836   if (Addr.Base.Reg == 0) Addr.Base.Reg = getRegForValue(Obj);
 837   return Addr.Base.Reg != 0;
 838 }
 839
 840 void ARMFastISel::ARMSimplifyAddress(Address &Addr, EVT VT) {
 841
 842   assert(VT.isSimple() && "Non-simple types are invalid here!");
 843
 844   bool needsLowering = false;
 845   switch (VT.getSimpleVT().SimpleTy) {
 846     default:
 847       assert(false && "Unhandled load/store type!");
 848     case MVT::i1:
 849     case MVT::i8:
 850     case MVT::i16:
 851     case MVT::i32:
 852       // Integer loads/stores handle 12-bit offsets.
 853       needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 854       break;
 855     case MVT::f32:
 856     case MVT::f64:
 857       // Floating point operands handle 8-bit offsets.
 858       needsLowering = ((Addr.Offset & 0xff) != Addr.Offset);
 859       break;
 860   }
 861
 862   // If this is a stack pointer and the offset needs to be simplified then
 863   // put the alloca address into a register, set the base type back to
 864   // register and continue. This should almost never happen.
 865   if (needsLowering && Addr.BaseType == Address::FrameIndexBase) {
 866     TargetRegisterClass *RC = isThumb ? ARM::tGPRRegisterClass :
 867                               ARM::GPRRegisterClass;
 868     unsigned ResultReg = createResultReg(RC);
 869     unsigned Opc = isThumb ? ARM::t2ADDri : ARM::ADDri;
 870     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 871                             TII.get(Opc), ResultReg)
 872                             .addFrameIndex(Addr.Base.FI)
 873                             .addImm(0));
 874     Addr.Base.Reg = ResultReg;
 875     Addr.BaseType = Address::RegBase;
 876   }
 877
 878   // Since the offset is too large for the load/store instruction
 879   // get the reg+offset into a register.
 880   if (needsLowering) {
 881     Addr.Base.Reg = FastEmit_ri_(MVT::i32, ISD::ADD, Addr.Base.Reg,
 882                                  /*Op0IsKill*/false, Addr.Offset, MVT::i32);
 883     Addr.Offset = 0;
 884   }
 885 }
 886
 887 void ARMFastISel::AddLoadStoreOperands(EVT VT, Address &Addr,
 888                                        const MachineInstrBuilder &MIB,
 889                                        unsigned Flags) {
 890   // addrmode5 output depends on the selection dag addressing dividing the
 891   // offset by 4 that it then later multiplies. Do this here as well.
 892   if (VT.getSimpleVT().SimpleTy == MVT::f32 ||
 893       VT.getSimpleVT().SimpleTy == MVT::f64)
 894     Addr.Offset /= 4;
 895
 896   // Frame base works a bit differently. Handle it separately.
 897   if (Addr.BaseType == Address::FrameIndexBase) {
 898     int FI = Addr.Base.FI;
 899     int Offset = Addr.Offset;
 900     MachineMemOperand *MMO =
 901           FuncInfo.MF->getMachineMemOperand(
 902                                   MachinePointerInfo::getFixedStack(FI, Offset),
 903                                   Flags,
 904                                   MFI.getObjectSize(FI),
 905                                   MFI.getObjectAlignment(FI));
 906     // Now add the rest of the operands.
 907     MIB.addFrameIndex(FI);
 908
 909     // ARM halfword load/stores need an additional operand.
 910     if (!isThumb && VT.getSimpleVT().SimpleTy == MVT::i16) MIB.addReg(0);
 911
 912     MIB.addImm(Addr.Offset);
 913     MIB.addMemOperand(MMO);
 914   } else {
 915     // Now add the rest of the operands.
 916     MIB.addReg(Addr.Base.Reg);
 917
 918     // ARM halfword load/stores need an additional operand.
 919     if (!isThumb && VT.getSimpleVT().SimpleTy == MVT::i16) MIB.addReg(0);
 920
 921     MIB.addImm(Addr.Offset);
 922   }
 923   AddOptionalDefs(MIB);
 924 }
 925
 926 bool ARMFastISel::ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr) {
 927
 928   assert(VT.isSimple() && "Non-simple types are invalid here!");
 929   unsigned Opc;
 930   TargetRegisterClass *RC;
 931   switch (VT.getSimpleVT().SimpleTy) {
 932     // This is mostly going to be Neon/vector support.
 933     default: return false;
 934     case MVT::i16:
 935       Opc = isThumb ? ARM::t2LDRHi12 : ARM::LDRH;
 936       RC = ARM::GPRRegisterClass;
 937       break;
 938     case MVT::i8:
 939       Opc = isThumb ? ARM::t2LDRBi12 : ARM::LDRBi12;
 940       RC = ARM::GPRRegisterClass;
 941       break;
 942     case MVT::i32:
 943       Opc = isThumb ? ARM::t2LDRi12 : ARM::LDRi12;
 944       RC = ARM::GPRRegisterClass;
 945       break;
 946     case MVT::f32:
 947       Opc = ARM::VLDRS;
 948       RC = TLI.getRegClassFor(VT);
 949       break;
 950     case MVT::f64:
 951       Opc = ARM::VLDRD;
 952       RC = TLI.getRegClassFor(VT);
 953       break;
 954   }
 955   // Simplify this down to something we can handle.
 956   ARMSimplifyAddress(Addr, VT);
 957
 958   // Create the base instruction, then add the operands.
 959   ResultReg = createResultReg(RC);
 960   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 961                                     TII.get(Opc), ResultReg);
 962   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOLoad);
 963   return true;
 964 }
 965
 966 bool ARMFastISel::SelectLoad(const Instruction *I) {
 967   // Atomic loads need special handling.
 968   if (cast<LoadInst>(I)->isAtomic())
 969     return false;
 970
 971   // Verify we have a legal type before going any further.
 972   MVT VT;
 973   if (!isLoadTypeLegal(I->getType(), VT))
 974     return false;
 975
 976   // See if we can handle this address.
 977   Address Addr;
 978   if (!ARMComputeAddress(I->getOperand(0), Addr)) return false;
 979
 980   unsigned ResultReg;
 981   if (!ARMEmitLoad(VT, ResultReg, Addr)) return false;
 982   UpdateValueMap(I, ResultReg);
 983   return true;
 984 }
 985
 986 bool ARMFastISel::ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr) {
 987   unsigned StrOpc;
 988   switch (VT.getSimpleVT().SimpleTy) {
 989     // This is mostly going to be Neon/vector support.
 990     default: return false;
 991     case MVT::i1: {
 992       unsigned Res = createResultReg(isThumb ? ARM::tGPRRegisterClass :
 993                                                ARM::GPRRegisterClass);
 994       unsigned Opc = isThumb ? ARM::t2ANDri : ARM::ANDri;
 995       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 996                               TII.get(Opc), Res)
 997                       .addReg(SrcReg).addImm(1));
 998       SrcReg = Res;
 999     } // Fallthrough here.
1000     case MVT::i8:
1001       StrOpc = isThumb ? ARM::t2STRBi12 : ARM::STRBi12;
1002       break;
1003     case MVT::i16:
1004       StrOpc = isThumb ? ARM::t2STRHi12 : ARM::STRH;
1005       break;
1006     case MVT::i32:
1007       StrOpc = isThumb ? ARM::t2STRi12 : ARM::STRi12;
1008       break;
1009     case MVT::f32:
1010       if (!Subtarget->hasVFP2()) return false;
1011       StrOpc = ARM::VSTRS;
1012       break;
1013     case MVT::f64:
1014       if (!Subtarget->hasVFP2()) return false;
1015       StrOpc = ARM::VSTRD;
1016       break;
1017   }
1018   // Simplify this down to something we can handle.
1019   ARMSimplifyAddress(Addr, VT);
1020
1021   // Create the base instruction, then add the operands.
1022   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1023                                     TII.get(StrOpc))
1024                             .addReg(SrcReg, getKillRegState(true));
1025   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOStore);
1026   return true;
1027 }
1028
1029 bool ARMFastISel::SelectStore(const Instruction *I) {
1030   Value *Op0 = I->getOperand(0);
1031   unsigned SrcReg = 0;
1032
1033   // Atomic stores need special handling.
1034   if (cast<StoreInst>(I)->isAtomic())
1035     return false;
1036
1037   // Verify we have a legal type before going any further.
1038   MVT VT;
1039   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
1040     return false;
1041
1042   // Get the value to be stored into a register.
1043   SrcReg = getRegForValue(Op0);
1044   if (SrcReg == 0) return false;
1045
1046   // See if we can handle this address.
1047   Address Addr;
1048   if (!ARMComputeAddress(I->getOperand(1), Addr))
1049     return false;
1050
1051   if (!ARMEmitStore(VT, SrcReg, Addr)) return false;
1052   return true;
1053 }
1054
1055 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
1056   switch (Pred) {
1057     // Needs two compares...
1058     case CmpInst::FCMP_ONE:
1059     case CmpInst::FCMP_UEQ:
1060     default:
1061       // AL is our "false" for now. The other two need more compares.
1062       return ARMCC::AL;
1063     case CmpInst::ICMP_EQ:
1064     case CmpInst::FCMP_OEQ:
1065       return ARMCC::EQ;
1066     case CmpInst::ICMP_SGT:
1067     case CmpInst::FCMP_OGT:
1068       return ARMCC::GT;
1069     case CmpInst::ICMP_SGE:
1070     case CmpInst::FCMP_OGE:
1071       return ARMCC::GE;
1072     case CmpInst::ICMP_UGT:
1073     case CmpInst::FCMP_UGT:
1074       return ARMCC::HI;
1075     case CmpInst::FCMP_OLT:
1076       return ARMCC::MI;
1077     case CmpInst::ICMP_ULE:
1078     case CmpInst::FCMP_OLE:
1079       return ARMCC::LS;
1080     case CmpInst::FCMP_ORD:
1081       return ARMCC::VC;
1082     case CmpInst::FCMP_UNO:
1083       return ARMCC::VS;
1084     case CmpInst::FCMP_UGE:
1085       return ARMCC::PL;
1086     case CmpInst::ICMP_SLT:
1087     case CmpInst::FCMP_ULT:
1088       return ARMCC::LT;
1089     case CmpInst::ICMP_SLE:
1090     case CmpInst::FCMP_ULE:
1091       return ARMCC::LE;
1092     case CmpInst::FCMP_UNE:
1093     case CmpInst::ICMP_NE:
1094       return ARMCC::NE;
1095     case CmpInst::ICMP_UGE:
1096       return ARMCC::HS;
1097     case CmpInst::ICMP_ULT:
1098       return ARMCC::LO;
1099   }
1100 }
1101
1102 bool ARMFastISel::SelectBranch(const Instruction *I) {
1103   const BranchInst *BI = cast<BranchInst>(I);
1104   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
1105   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
1106
1107   // Simple branch support.
1108
1109   // If we can, avoid recomputing the compare - redoing it could lead to wonky
1110   // behavior.
1111   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
1112     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
1113
1114       // Get the compare predicate.
1115       // Try to take advantage of fallthrough opportunities.
1116       CmpInst::Predicate Predicate = CI->getPredicate();
1117       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1118         std::swap(TBB, FBB);
1119         Predicate = CmpInst::getInversePredicate(Predicate);
1120       }
1121
1122       ARMCC::CondCodes ARMPred = getComparePred(Predicate);
1123
1124       // We may not handle every CC for now.
1125       if (ARMPred == ARMCC::AL) return false;
1126
1127       // Emit the compare.
1128       if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1129         return false;
1130
1131       unsigned BrOpc = isThumb ? ARM::t2Bcc : ARM::Bcc;
1132       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1133       .addMBB(TBB).addImm(ARMPred).addReg(ARM::CPSR);
1134       FastEmitBranch(FBB, DL);
1135       FuncInfo.MBB->addSuccessor(TBB);
1136       return true;
1137     }
1138   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
1139     MVT SourceVT;
1140     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
1141         (isLoadTypeLegal(TI->getOperand(0)->getType(), SourceVT))) {
1142       unsigned TstOpc = isThumb ? ARM::t2TSTri : ARM::TSTri;
1143       unsigned OpReg = getRegForValue(TI->getOperand(0));
1144       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1145                               TII.get(TstOpc))
1146                       .addReg(OpReg).addImm(1));
1147
1148       unsigned CCMode = ARMCC::NE;
1149       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1150         std::swap(TBB, FBB);
1151         CCMode = ARMCC::EQ;
1152       }
1153
1154       unsigned BrOpc = isThumb ? ARM::t2Bcc : ARM::Bcc;
1155       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1156       .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1157
1158       FastEmitBranch(FBB, DL);
1159       FuncInfo.MBB->addSuccessor(TBB);
1160       return true;
1161     }
1162   } else if (const ConstantInt *CI =
1163              dyn_cast<ConstantInt>(BI->getCondition())) {
1164     uint64_t Imm = CI->getZExtValue();
1165     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
1166     FastEmitBranch(Target, DL);
1167     return true;
1168   }
1169
1170   unsigned CmpReg = getRegForValue(BI->getCondition());
1171   if (CmpReg == 0) return false;
1172
1173   // We've been divorced from our compare!  Our block was split, and
1174   // now our compare lives in a predecessor block.  We musn't
1175   // re-compare here, as the children of the compare aren't guaranteed
1176   // live across the block boundary (we *could* check for this).
1177   // Regardless, the compare has been done in the predecessor block,
1178   // and it left a value for us in a virtual register.  Ergo, we test
1179   // the one-bit value left in the virtual register.
1180   unsigned TstOpc = isThumb ? ARM::t2TSTri : ARM::TSTri;
1181   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TstOpc))
1182                   .addReg(CmpReg).addImm(1));
1183
1184   unsigned CCMode = ARMCC::NE;
1185   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1186     std::swap(TBB, FBB);
1187     CCMode = ARMCC::EQ;
1188   }
1189
1190   unsigned BrOpc = isThumb ? ARM::t2Bcc : ARM::Bcc;
1191   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1192                   .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1193   FastEmitBranch(FBB, DL);
1194   FuncInfo.MBB->addSuccessor(TBB);
1195   return true;
1196 }
1197
1198 bool ARMFastISel::ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
1199                              bool isZExt) {
1200   Type *Ty = Src1Value->getType();
1201   EVT SrcVT = TLI.getValueType(Ty, true);
1202   if (!SrcVT.isSimple()) return false;
1203
1204   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1205   if (isFloat && !Subtarget->hasVFP2())
1206     return false;
1207
1208   unsigned CmpOpc;
1209   bool needsExt = false;
1210   switch (SrcVT.getSimpleVT().SimpleTy) {
1211     default: return false;
1212     // TODO: Verify compares.
1213     case MVT::f32:
1214       CmpOpc = ARM::VCMPES;
1215       break;
1216     case MVT::f64:
1217       CmpOpc = ARM::VCMPED;
1218       break;
1219     case MVT::i1:
1220     case MVT::i8:
1221     case MVT::i16:
1222       needsExt = true;
1223     // Intentional fall-through.
1224     case MVT::i32:
1225       CmpOpc = isThumb ? ARM::t2CMPrr : ARM::CMPrr;
1226       break;
1227   }
1228
1229   unsigned SrcReg1 = getRegForValue(Src1Value);
1230   if (SrcReg1 == 0) return false;
1231
1232   unsigned SrcReg2 = getRegForValue(Src2Value);
1233   if (SrcReg2 == 0) return false;
1234
1235   // We have i1, i8, or i16, we need to either zero extend or sign extend.
1236   if (needsExt) {
1237     unsigned ResultReg;
1238     EVT DestVT = MVT::i32;
1239     ResultReg = ARMEmitIntExt(SrcVT, SrcReg1, DestVT, isZExt);
1240     if (ResultReg == 0) return false;
1241     SrcReg1 = ResultReg;
1242     ResultReg = ARMEmitIntExt(SrcVT, SrcReg2, DestVT, isZExt);
1243     if (ResultReg == 0) return false;
1244     SrcReg2 = ResultReg;
1245   }
1246
1247   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1248                   .addReg(SrcReg1).addReg(SrcReg2));
1249
1250   // For floating point we need to move the result to a comparison register
1251   // that we can then use for branches.
1252   if (Ty->isFloatTy() || Ty->isDoubleTy())
1253     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1254                             TII.get(ARM::FMSTAT)));
1255   return true;
1256 }
1257
1258 bool ARMFastISel::SelectCmp(const Instruction *I) {
1259   const CmpInst *CI = cast<CmpInst>(I);
1260   Type *Ty = CI->getOperand(0)->getType();
1261
1262   // Get the compare predicate.
1263   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1264
1265   // We may not handle every CC for now.
1266   if (ARMPred == ARMCC::AL) return false;
1267
1268   // Emit the compare.
1269   if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1270     return false;
1271
1272   // Now set a register based on the comparison. Explicitly set the predicates
1273   // here.
1274   unsigned MovCCOpc = isThumb ? ARM::t2MOVCCi : ARM::MOVCCi;
1275   TargetRegisterClass *RC = isThumb ? ARM::rGPRRegisterClass
1276                                     : ARM::GPRRegisterClass;
1277   unsigned DestReg = createResultReg(RC);
1278   Constant *Zero = ConstantInt::get(Type::getInt32Ty(*Context), 0);
1279   unsigned ZeroReg = TargetMaterializeConstant(Zero);
1280   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1281   unsigned CondReg = isFloat ? ARM::FPSCR : ARM::CPSR;
1282   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), DestReg)
1283           .addReg(ZeroReg).addImm(1)
1284           .addImm(ARMPred).addReg(CondReg);
1285
1286   UpdateValueMap(I, DestReg);
1287   return true;
1288 }
1289
1290 bool ARMFastISel::SelectFPExt(const Instruction *I) {
1291   // Make sure we have VFP and that we're extending float to double.
1292   if (!Subtarget->hasVFP2()) return false;
1293
1294   Value *V = I->getOperand(0);
1295   if (!I->getType()->isDoubleTy() ||
1296       !V->getType()->isFloatTy()) return false;
1297
1298   unsigned Op = getRegForValue(V);
1299   if (Op == 0) return false;
1300
1301   unsigned Result = createResultReg(ARM::DPRRegisterClass);
1302   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1303                           TII.get(ARM::VCVTDS), Result)
1304                   .addReg(Op));
1305   UpdateValueMap(I, Result);
1306   return true;
1307 }
1308
1309 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1310   // Make sure we have VFP and that we're truncating double to float.
1311   if (!Subtarget->hasVFP2()) return false;
1312
1313   Value *V = I->getOperand(0);
1314   if (!(I->getType()->isFloatTy() &&
1315         V->getType()->isDoubleTy())) return false;
1316
1317   unsigned Op = getRegForValue(V);
1318   if (Op == 0) return false;
1319
1320   unsigned Result = createResultReg(ARM::SPRRegisterClass);
1321   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1322                           TII.get(ARM::VCVTSD), Result)
1323                   .addReg(Op));
1324   UpdateValueMap(I, Result);
1325   return true;
1326 }
1327
1328 bool ARMFastISel::SelectSIToFP(const Instruction *I) {
1329   // Make sure we have VFP.
1330   if (!Subtarget->hasVFP2()) return false;
1331
1332   MVT DstVT;
1333   Type *Ty = I->getType();
1334   if (!isTypeLegal(Ty, DstVT))
1335     return false;
1336
1337   Value *Src = I->getOperand(0);
1338   EVT SrcVT = TLI.getValueType(Src->getType(), true);
1339   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
1340     return false;
1341
1342   unsigned SrcReg = getRegForValue(Src);
1343   if (SrcReg == 0) return false;
1344
1345   // Handle sign-extension.
1346   if (SrcVT == MVT::i16 || SrcVT == MVT::i8) {
1347     EVT DestVT = MVT::i32;
1348     unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, /*isZExt*/ false);
1349     if (ResultReg == 0) return false;
1350     SrcReg = ResultReg;
1351   }
1352
1353   // The conversion routine works on fp-reg to fp-reg and the operand above
1354   // was an integer, move it to the fp registers if possible.
1355   unsigned FP = ARMMoveToFPReg(MVT::f32, SrcReg);
1356   if (FP == 0) return false;
1357
1358   unsigned Opc;
1359   if (Ty->isFloatTy()) Opc = ARM::VSITOS;
1360   else if (Ty->isDoubleTy()) Opc = ARM::VSITOD;
1361   else return false;
1362
1363   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1364   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1365                           ResultReg)
1366                   .addReg(FP));
1367   UpdateValueMap(I, ResultReg);
1368   return true;
1369 }
1370
1371 bool ARMFastISel::SelectFPToSI(const Instruction *I) {
1372   // Make sure we have VFP.
1373   if (!Subtarget->hasVFP2()) return false;
1374
1375   MVT DstVT;
1376   Type *RetTy = I->getType();
1377   if (!isTypeLegal(RetTy, DstVT))
1378     return false;
1379
1380   unsigned Op = getRegForValue(I->getOperand(0));
1381   if (Op == 0) return false;
1382
1383   unsigned Opc;
1384   Type *OpTy = I->getOperand(0)->getType();
1385   if (OpTy->isFloatTy()) Opc = ARM::VTOSIZS;
1386   else if (OpTy->isDoubleTy()) Opc = ARM::VTOSIZD;
1387   else return false;
1388
1389   // f64->s32 or f32->s32 both need an intermediate f32 reg.
1390   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1391   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1392                           ResultReg)
1393                   .addReg(Op));
1394
1395   // This result needs to be in an integer register, but the conversion only
1396   // takes place in fp-regs.
1397   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1398   if (IntReg == 0) return false;
1399
1400   UpdateValueMap(I, IntReg);
1401   return true;
1402 }
1403
1404 bool ARMFastISel::SelectSelect(const Instruction *I) {
1405   MVT VT;
1406   if (!isTypeLegal(I->getType(), VT))
1407     return false;
1408
1409   // Things need to be register sized for register moves.
1410   if (VT != MVT::i32) return false;
1411   const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
1412
1413   unsigned CondReg = getRegForValue(I->getOperand(0));
1414   if (CondReg == 0) return false;
1415   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1416   if (Op1Reg == 0) return false;
1417   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1418   if (Op2Reg == 0) return false;
1419
1420   unsigned CmpOpc = isThumb ? ARM::t2TSTri : ARM::TSTri;
1421   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1422                   .addReg(CondReg).addImm(1));
1423   unsigned ResultReg = createResultReg(RC);
1424   unsigned MovCCOpc = isThumb ? ARM::t2MOVCCr : ARM::MOVCCr;
1425   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1426     .addReg(Op1Reg).addReg(Op2Reg)
1427     .addImm(ARMCC::EQ).addReg(ARM::CPSR);
1428   UpdateValueMap(I, ResultReg);
1429   return true;
1430 }
1431
1432 bool ARMFastISel::SelectSDiv(const Instruction *I) {
1433   MVT VT;
1434   Type *Ty = I->getType();
1435   if (!isTypeLegal(Ty, VT))
1436     return false;
1437
1438   // If we have integer div support we should have selected this automagically.
1439   // In case we have a real miss go ahead and return false and we'll pick
1440   // it up later.
1441   if (Subtarget->hasDivide()) return false;
1442
1443   // Otherwise emit a libcall.
1444   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1445   if (VT == MVT::i8)
1446     LC = RTLIB::SDIV_I8;
1447   else if (VT == MVT::i16)
1448     LC = RTLIB::SDIV_I16;
1449   else if (VT == MVT::i32)
1450     LC = RTLIB::SDIV_I32;
1451   else if (VT == MVT::i64)
1452     LC = RTLIB::SDIV_I64;
1453   else if (VT == MVT::i128)
1454     LC = RTLIB::SDIV_I128;
1455   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1456
1457   return ARMEmitLibcall(I, LC);
1458 }
1459
1460 bool ARMFastISel::SelectSRem(const Instruction *I) {
1461   MVT VT;
1462   Type *Ty = I->getType();
1463   if (!isTypeLegal(Ty, VT))
1464     return false;
1465
1466   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1467   if (VT == MVT::i8)
1468     LC = RTLIB::SREM_I8;
1469   else if (VT == MVT::i16)
1470     LC = RTLIB::SREM_I16;
1471   else if (VT == MVT::i32)
1472     LC = RTLIB::SREM_I32;
1473   else if (VT == MVT::i64)
1474     LC = RTLIB::SREM_I64;
1475   else if (VT == MVT::i128)
1476     LC = RTLIB::SREM_I128;
1477   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1478
1479   return ARMEmitLibcall(I, LC);
1480 }
1481
1482 bool ARMFastISel::SelectBinaryOp(const Instruction *I, unsigned ISDOpcode) {
1483   EVT VT  = TLI.getValueType(I->getType(), true);
1484
1485   // We can get here in the case when we want to use NEON for our fp
1486   // operations, but can't figure out how to. Just use the vfp instructions
1487   // if we have them.
1488   // FIXME: It'd be nice to use NEON instructions.
1489   Type *Ty = I->getType();
1490   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1491   if (isFloat && !Subtarget->hasVFP2())
1492     return false;
1493
1494   unsigned Op1 = getRegForValue(I->getOperand(0));
1495   if (Op1 == 0) return false;
1496
1497   unsigned Op2 = getRegForValue(I->getOperand(1));
1498   if (Op2 == 0) return false;
1499
1500   unsigned Opc;
1501   bool is64bit = VT == MVT::f64 || VT == MVT::i64;
1502   switch (ISDOpcode) {
1503     default: return false;
1504     case ISD::FADD:
1505       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1506       break;
1507     case ISD::FSUB:
1508       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1509       break;
1510     case ISD::FMUL:
1511       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1512       break;
1513   }
1514   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1515   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1516                           TII.get(Opc), ResultReg)
1517                   .addReg(Op1).addReg(Op2));
1518   UpdateValueMap(I, ResultReg);
1519   return true;
1520 }
1521
1522 // Call Handling Code
1523
1524 bool ARMFastISel::FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src,
1525                                  EVT SrcVT, unsigned &ResultReg) {
1526   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
1527                            Src, /*TODO: Kill=*/false);
1528
1529   if (RR != 0) {
1530     ResultReg = RR;
1531     return true;
1532   } else
1533     return false;
1534 }
1535
1536 // This is largely taken directly from CCAssignFnForNode - we don't support
1537 // varargs in FastISel so that part has been removed.
1538 // TODO: We may not support all of this.
1539 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC, bool Return) {
1540   switch (CC) {
1541   default:
1542     llvm_unreachable("Unsupported calling convention");
1543   case CallingConv::Fast:
1544     // Ignore fastcc. Silence compiler warnings.
1545     (void)RetFastCC_ARM_APCS;
1546     (void)FastCC_ARM_APCS;
1547     // Fallthrough
1548   case CallingConv::C:
1549     // Use target triple & subtarget features to do actual dispatch.
1550     if (Subtarget->isAAPCS_ABI()) {
1551       if (Subtarget->hasVFP2() &&
1552           FloatABIType == FloatABI::Hard)
1553         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1554       else
1555         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1556     } else
1557         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1558   case CallingConv::ARM_AAPCS_VFP:
1559     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1560   case CallingConv::ARM_AAPCS:
1561     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1562   case CallingConv::ARM_APCS:
1563     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1564   }
1565 }
1566
1567 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1568                                   SmallVectorImpl<unsigned> &ArgRegs,
1569                                   SmallVectorImpl<MVT> &ArgVTs,
1570                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1571                                   SmallVectorImpl<unsigned> &RegArgs,
1572                                   CallingConv::ID CC,
1573                                   unsigned &NumBytes) {
1574   SmallVector<CCValAssign, 16> ArgLocs;
1575   CCState CCInfo(CC, false, *FuncInfo.MF, TM, ArgLocs, *Context);
1576   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC, false));
1577
1578   // Get a count of how many bytes are to be pushed on the stack.
1579   NumBytes = CCInfo.getNextStackOffset();
1580
1581   // Issue CALLSEQ_START
1582   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1583   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1584                           TII.get(AdjStackDown))
1585                   .addImm(NumBytes));
1586
1587   // Process the args.
1588   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1589     CCValAssign &VA = ArgLocs[i];
1590     unsigned Arg = ArgRegs[VA.getValNo()];
1591     MVT ArgVT = ArgVTs[VA.getValNo()];
1592
1593     // We don't handle NEON/vector parameters yet.
1594     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64)
1595       return false;
1596
1597     // Handle arg promotion, etc.
1598     switch (VA.getLocInfo()) {
1599       case CCValAssign::Full: break;
1600       case CCValAssign::SExt: {
1601         bool Emitted = FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1602                                          Arg, ArgVT, Arg);
1603         assert(Emitted && "Failed to emit a sext!"); (void)Emitted;
1604         Emitted = true;
1605         ArgVT = VA.getLocVT();
1606         break;
1607       }
1608       case CCValAssign::ZExt: {
1609         bool Emitted = FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1610                                          Arg, ArgVT, Arg);
1611         assert(Emitted && "Failed to emit a zext!"); (void)Emitted;
1612         Emitted = true;
1613         ArgVT = VA.getLocVT();
1614         break;
1615       }
1616       case CCValAssign::AExt: {
1617         bool Emitted = FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1618                                          Arg, ArgVT, Arg);
1619         if (!Emitted)
1620           Emitted = FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1621                                       Arg, ArgVT, Arg);
1622         if (!Emitted)
1623           Emitted = FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1624                                       Arg, ArgVT, Arg);
1625
1626         assert(Emitted && "Failed to emit a aext!"); (void)Emitted;
1627         ArgVT = VA.getLocVT();
1628         break;
1629       }
1630       case CCValAssign::BCvt: {
1631         unsigned BC = FastEmit_r(ArgVT, VA.getLocVT(), ISD::BITCAST, Arg,
1632                                  /*TODO: Kill=*/false);
1633         assert(BC != 0 && "Failed to emit a bitcast!");
1634         Arg = BC;
1635         ArgVT = VA.getLocVT();
1636         break;
1637       }
1638       default: llvm_unreachable("Unknown arg promotion!");
1639     }
1640
1641     // Now copy/store arg to correct locations.
1642     if (VA.isRegLoc() && !VA.needsCustom()) {
1643       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1644               VA.getLocReg())
1645       .addReg(Arg);
1646       RegArgs.push_back(VA.getLocReg());
1647     } else if (VA.needsCustom()) {
1648       // TODO: We need custom lowering for vector (v2f64) args.
1649       if (VA.getLocVT() != MVT::f64) return false;
1650
1651       CCValAssign &NextVA = ArgLocs[++i];
1652
1653       // TODO: Only handle register args for now.
1654       if(!(VA.isRegLoc() && NextVA.isRegLoc())) return false;
1655
1656       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1657                               TII.get(ARM::VMOVRRD), VA.getLocReg())
1658                       .addReg(NextVA.getLocReg(), RegState::Define)
1659                       .addReg(Arg));
1660       RegArgs.push_back(VA.getLocReg());
1661       RegArgs.push_back(NextVA.getLocReg());
1662     } else {
1663       assert(VA.isMemLoc());
1664       // Need to store on the stack.
1665       Address Addr;
1666       Addr.BaseType = Address::RegBase;
1667       Addr.Base.Reg = ARM::SP;
1668       Addr.Offset = VA.getLocMemOffset();
1669
1670       if (!ARMEmitStore(ArgVT, Arg, Addr)) return false;
1671     }
1672   }
1673   return true;
1674 }
1675
1676 bool ARMFastISel::FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
1677                              const Instruction *I, CallingConv::ID CC,
1678                              unsigned &NumBytes) {
1679   // Issue CALLSEQ_END
1680   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
1681   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1682                           TII.get(AdjStackUp))
1683                   .addImm(NumBytes).addImm(0));
1684
1685   // Now the return value.
1686   if (RetVT != MVT::isVoid) {
1687     SmallVector<CCValAssign, 16> RVLocs;
1688     CCState CCInfo(CC, false, *FuncInfo.MF, TM, RVLocs, *Context);
1689     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true));
1690
1691     // Copy all of the result registers out of their specified physreg.
1692     if (RVLocs.size() == 2 && RetVT == MVT::f64) {
1693       // For this move we copy into two registers and then move into the
1694       // double fp reg we want.
1695       EVT DestVT = RVLocs[0].getValVT();
1696       TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
1697       unsigned ResultReg = createResultReg(DstRC);
1698       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1699                               TII.get(ARM::VMOVDRR), ResultReg)
1700                       .addReg(RVLocs[0].getLocReg())
1701                       .addReg(RVLocs[1].getLocReg()));
1702
1703       UsedRegs.push_back(RVLocs[0].getLocReg());
1704       UsedRegs.push_back(RVLocs[1].getLocReg());
1705
1706       // Finally update the result.
1707       UpdateValueMap(I, ResultReg);
1708     } else {
1709       assert(RVLocs.size() == 1 &&"Can't handle non-double multi-reg retvals!");
1710       EVT CopyVT = RVLocs[0].getValVT();
1711       TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1712
1713       unsigned ResultReg = createResultReg(DstRC);
1714       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1715               ResultReg).addReg(RVLocs[0].getLocReg());
1716       UsedRegs.push_back(RVLocs[0].getLocReg());
1717
1718       // Finally update the result.
1719       UpdateValueMap(I, ResultReg);
1720     }
1721   }
1722
1723   return true;
1724 }
1725
1726 bool ARMFastISel::SelectRet(const Instruction *I) {
1727   const ReturnInst *Ret = cast<ReturnInst>(I);
1728   const Function &F = *I->getParent()->getParent();
1729
1730   if (!FuncInfo.CanLowerReturn)
1731     return false;
1732
1733   if (F.isVarArg())
1734     return false;
1735
1736   CallingConv::ID CC = F.getCallingConv();
1737   if (Ret->getNumOperands() > 0) {
1738     SmallVector<ISD::OutputArg, 4> Outs;
1739     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
1740                   Outs, TLI);
1741
1742     // Analyze operands of the call, assigning locations to each operand.
1743     SmallVector<CCValAssign, 16> ValLocs;
1744     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, TM, ValLocs,I->getContext());
1745     CCInfo.AnalyzeReturn(Outs, CCAssignFnForCall(CC, true /* is Ret */));
1746
1747     const Value *RV = Ret->getOperand(0);
1748     unsigned Reg = getRegForValue(RV);
1749     if (Reg == 0)
1750       return false;
1751
1752     // Only handle a single return value for now.
1753     if (ValLocs.size() != 1)
1754       return false;
1755
1756     CCValAssign &VA = ValLocs[0];
1757
1758     // Don't bother handling odd stuff for now.
1759     if (VA.getLocInfo() != CCValAssign::Full)
1760       return false;
1761     // Only handle register returns for now.
1762     if (!VA.isRegLoc())
1763       return false;
1764
1765     unsigned SrcReg = Reg + VA.getValNo();
1766     EVT RVVT = TLI.getValueType(RV->getType());
1767     EVT DestVT = VA.getValVT();
1768     // Special handling for extended integers.
1769     if (RVVT != DestVT) {
1770       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
1771         return false;
1772
1773       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
1774         return false;
1775
1776       assert(DestVT == MVT::i32 && "ARM should always ext to i32");
1777
1778       bool isZExt = Outs[0].Flags.isZExt();
1779       unsigned ResultReg = ARMEmitIntExt(RVVT, SrcReg, DestVT, isZExt);
1780       if (ResultReg == 0) return false;
1781       SrcReg = ResultReg;
1782     }
1783
1784     // Make the copy.
1785     unsigned DstReg = VA.getLocReg();
1786     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
1787     // Avoid a cross-class copy. This is very unlikely.
1788     if (!SrcRC->contains(DstReg))
1789       return false;
1790     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1791             DstReg).addReg(SrcReg);
1792
1793     // Mark the register as live out of the function.
1794     MRI.addLiveOut(VA.getLocReg());
1795   }
1796
1797   unsigned RetOpc = isThumb ? ARM::tBX_RET : ARM::BX_RET;
1798   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1799                           TII.get(RetOpc)));
1800   return true;
1801 }
1802
1803 unsigned ARMFastISel::ARMSelectCallOp(const GlobalValue *GV) {
1804
1805   // Darwin needs the r9 versions of the opcodes.
1806   bool isDarwin = Subtarget->isTargetDarwin();
1807   if (isThumb) {
1808     return isDarwin ? ARM::tBLr9 : ARM::tBL;
1809   } else  {
1810     return isDarwin ? ARM::BLr9 : ARM::BL;
1811   }
1812 }
1813
1814 // A quick function that will emit a call for a named libcall in F with the
1815 // vector of passed arguments for the Instruction in I. We can assume that we
1816 // can emit a call for any libcall we can produce. This is an abridged version
1817 // of the full call infrastructure since we won't need to worry about things
1818 // like computed function pointers or strange arguments at call sites.
1819 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
1820 // with X86.
1821 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
1822   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
1823
1824   // Handle *simple* calls for now.
1825   Type *RetTy = I->getType();
1826   MVT RetVT;
1827   if (RetTy->isVoidTy())
1828     RetVT = MVT::isVoid;
1829   else if (!isTypeLegal(RetTy, RetVT))
1830     return false;
1831
1832   // TODO: For now if we have long calls specified we don't handle the call.
1833   if (EnableARMLongCalls) return false;
1834
1835   // Set up the argument vectors.
1836   SmallVector<Value*, 8> Args;
1837   SmallVector<unsigned, 8> ArgRegs;
1838   SmallVector<MVT, 8> ArgVTs;
1839   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1840   Args.reserve(I->getNumOperands());
1841   ArgRegs.reserve(I->getNumOperands());
1842   ArgVTs.reserve(I->getNumOperands());
1843   ArgFlags.reserve(I->getNumOperands());
1844   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
1845     Value *Op = I->getOperand(i);
1846     unsigned Arg = getRegForValue(Op);
1847     if (Arg == 0) return false;
1848
1849     Type *ArgTy = Op->getType();
1850     MVT ArgVT;
1851     if (!isTypeLegal(ArgTy, ArgVT)) return false;
1852
1853     ISD::ArgFlagsTy Flags;
1854     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1855     Flags.setOrigAlign(OriginalAlignment);
1856
1857     Args.push_back(Op);
1858     ArgRegs.push_back(Arg);
1859     ArgVTs.push_back(ArgVT);
1860     ArgFlags.push_back(Flags);
1861   }
1862
1863   // Handle the arguments now that we've gotten them.
1864   SmallVector<unsigned, 4> RegArgs;
1865   unsigned NumBytes;
1866   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1867     return false;
1868
1869   // Issue the call, BLr9 for darwin, BL otherwise.
1870   // TODO: Turn this into the table of arm call ops.
1871   MachineInstrBuilder MIB;
1872   unsigned CallOpc = ARMSelectCallOp(NULL);
1873   if(isThumb)
1874     // Explicitly adding the predicate here.
1875     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1876                          TII.get(CallOpc)))
1877                          .addExternalSymbol(TLI.getLibcallName(Call));
1878   else
1879     // Explicitly adding the predicate here.
1880     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1881                          TII.get(CallOpc))
1882           .addExternalSymbol(TLI.getLibcallName(Call)));
1883
1884   // Add implicit physical register uses to the call.
1885   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1886     MIB.addReg(RegArgs[i]);
1887
1888   // Finish off the call including any return values.
1889   SmallVector<unsigned, 4> UsedRegs;
1890   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
1891
1892   // Set all unused physreg defs as dead.
1893   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1894
1895   return true;
1896 }
1897
1898 bool ARMFastISel::SelectCall(const Instruction *I) {
1899   const CallInst *CI = cast<CallInst>(I);
1900   const Value *Callee = CI->getCalledValue();
1901
1902   // Can't handle inline asm or worry about intrinsics yet.
1903   if (isa<InlineAsm>(Callee) || isa<IntrinsicInst>(CI)) return false;
1904
1905   // Only handle global variable Callees.
1906   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1907   if (!GV)
1908     return false;
1909
1910   // Check the calling convention.
1911   ImmutableCallSite CS(CI);
1912   CallingConv::ID CC = CS.getCallingConv();
1913
1914   // TODO: Avoid some calling conventions?
1915
1916   // Let SDISel handle vararg functions.
1917   PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1918   FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1919   if (FTy->isVarArg())
1920     return false;
1921
1922   // Handle *simple* calls for now.
1923   Type *RetTy = I->getType();
1924   MVT RetVT;
1925   if (RetTy->isVoidTy())
1926     RetVT = MVT::isVoid;
1927   else if (!isTypeLegal(RetTy, RetVT))
1928     return false;
1929
1930   // TODO: For now if we have long calls specified we don't handle the call.
1931   if (EnableARMLongCalls) return false;
1932
1933   // Set up the argument vectors.
1934   SmallVector<Value*, 8> Args;
1935   SmallVector<unsigned, 8> ArgRegs;
1936   SmallVector<MVT, 8> ArgVTs;
1937   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1938   Args.reserve(CS.arg_size());
1939   ArgRegs.reserve(CS.arg_size());
1940   ArgVTs.reserve(CS.arg_size());
1941   ArgFlags.reserve(CS.arg_size());
1942   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1943        i != e; ++i) {
1944     unsigned Arg = getRegForValue(*i);
1945
1946     if (Arg == 0)
1947       return false;
1948     ISD::ArgFlagsTy Flags;
1949     unsigned AttrInd = i - CS.arg_begin() + 1;
1950     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1951       Flags.setSExt();
1952     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1953       Flags.setZExt();
1954
1955     // FIXME: Only handle *easy* calls for now.
1956     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1957         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1958         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1959         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1960       return false;
1961
1962     Type *ArgTy = (*i)->getType();
1963     MVT ArgVT;
1964     // FIXME: Should be able to handle i1, i8, and/or i16 parameters.
1965     if (!isTypeLegal(ArgTy, ArgVT))
1966       return false;
1967     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1968     Flags.setOrigAlign(OriginalAlignment);
1969
1970     Args.push_back(*i);
1971     ArgRegs.push_back(Arg);
1972     ArgVTs.push_back(ArgVT);
1973     ArgFlags.push_back(Flags);
1974   }
1975
1976   // Handle the arguments now that we've gotten them.
1977   SmallVector<unsigned, 4> RegArgs;
1978   unsigned NumBytes;
1979   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1980     return false;
1981
1982   // Issue the call, BLr9 for darwin, BL otherwise.
1983   // TODO: Turn this into the table of arm call ops.
1984   MachineInstrBuilder MIB;
1985   unsigned CallOpc = ARMSelectCallOp(GV);
1986   // Explicitly adding the predicate here.
1987   if(isThumb)
1988     // Explicitly adding the predicate here.
1989     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1990                          TII.get(CallOpc)))
1991           .addGlobalAddress(GV, 0, 0);
1992   else
1993     // Explicitly adding the predicate here.
1994     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1995                          TII.get(CallOpc))
1996           .addGlobalAddress(GV, 0, 0));
1997
1998   // Add implicit physical register uses to the call.
1999   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2000     MIB.addReg(RegArgs[i]);
2001
2002   // Finish off the call including any return values.
2003   SmallVector<unsigned, 4> UsedRegs;
2004   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
2005
2006   // Set all unused physreg defs as dead.
2007   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2008
2009   return true;
2010 }
2011
2012 bool ARMFastISel::SelectTrunc(const Instruction *I) {
2013   // The high bits for a type smaller than the register size are assumed to be
2014   // undefined.
2015   Value *Op = I->getOperand(0);
2016
2017   EVT SrcVT, DestVT;
2018   SrcVT = TLI.getValueType(Op->getType(), true);
2019   DestVT = TLI.getValueType(I->getType(), true);
2020
2021   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
2022     return false;
2023   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
2024     return false;
2025
2026   unsigned SrcReg = getRegForValue(Op);
2027   if (!SrcReg) return false;
2028
2029   // Because the high bits are undefined, a truncate doesn't generate
2030   // any code.
2031   UpdateValueMap(I, SrcReg);
2032   return true;
2033 }
2034
2035 unsigned ARMFastISel::ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT,
2036                                     bool isZExt) {
2037   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
2038     return 0;
2039
2040   unsigned Opc;
2041   bool isBoolZext = false;
2042   if (!SrcVT.isSimple()) return 0;
2043   switch (SrcVT.getSimpleVT().SimpleTy) {
2044   default: return 0;
2045   case MVT::i16:
2046     if (!Subtarget->hasV6Ops()) return 0;
2047     if (isZExt)
2048       Opc = isThumb ? ARM::t2UXTH : ARM::UXTH;
2049     else
2050       Opc = isThumb ? ARM::t2SXTH : ARM::SXTH;
2051     break;
2052   case MVT::i8:
2053     if (!Subtarget->hasV6Ops()) return 0;
2054     if (isZExt)
2055       Opc = isThumb ? ARM::t2UXTB : ARM::UXTB;
2056     else
2057       Opc = isThumb ? ARM::t2SXTB : ARM::SXTB;
2058     break;
2059   case MVT::i1:
2060     if (isZExt) {
2061       Opc = isThumb ? ARM::t2ANDri : ARM::ANDri;
2062       isBoolZext = true;
2063       break;
2064     }
2065     return 0;
2066   }
2067
2068   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::i32));
2069   MachineInstrBuilder MIB;
2070   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
2071         .addReg(SrcReg);
2072   if (isBoolZext)
2073     MIB.addImm(1);
2074   else
2075     MIB.addImm(0);
2076   AddOptionalDefs(MIB);
2077   return ResultReg;
2078 }
2079
2080 bool ARMFastISel::SelectIntExt(const Instruction *I) {
2081   // On ARM, in general, integer casts don't involve legal types; this code
2082   // handles promotable integers.
2083   // FIXME: We could save an instruction in many cases by special-casing
2084   // load instructions.
2085   Type *DestTy = I->getType();
2086   Value *Src = I->getOperand(0);
2087   Type *SrcTy = Src->getType();
2088
2089   EVT SrcVT, DestVT;
2090   SrcVT = TLI.getValueType(SrcTy, true);
2091   DestVT = TLI.getValueType(DestTy, true);
2092
2093   bool isZExt = isa<ZExtInst>(I);
2094   unsigned SrcReg = getRegForValue(Src);
2095   if (!SrcReg) return false;
2096
2097   unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2098   if (ResultReg == 0) return false;
2099   UpdateValueMap(I, ResultReg);
2100   return true;
2101 }
2102
2103 // TODO: SoftFP support.
2104 bool ARMFastISel::TargetSelectInstruction(const Instruction *I) {
2105
2106   switch (I->getOpcode()) {
2107     case Instruction::Load:
2108       return SelectLoad(I);
2109     case Instruction::Store:
2110       return SelectStore(I);
2111     case Instruction::Br:
2112       return SelectBranch(I);
2113     case Instruction::ICmp:
2114     case Instruction::FCmp:
2115       return SelectCmp(I);
2116     case Instruction::FPExt:
2117       return SelectFPExt(I);
2118     case Instruction::FPTrunc:
2119       return SelectFPTrunc(I);
2120     case Instruction::SIToFP:
2121       return SelectSIToFP(I);
2122     case Instruction::FPToSI:
2123       return SelectFPToSI(I);
2124     case Instruction::FAdd:
2125       return SelectBinaryOp(I, ISD::FADD);
2126     case Instruction::FSub:
2127       return SelectBinaryOp(I, ISD::FSUB);
2128     case Instruction::FMul:
2129       return SelectBinaryOp(I, ISD::FMUL);
2130     case Instruction::SDiv:
2131       return SelectSDiv(I);
2132     case Instruction::SRem:
2133       return SelectSRem(I);
2134     case Instruction::Call:
2135       return SelectCall(I);
2136     case Instruction::Select:
2137       return SelectSelect(I);
2138     case Instruction::Ret:
2139       return SelectRet(I);
2140     case Instruction::Trunc:
2141       return SelectTrunc(I);
2142     case Instruction::ZExt:
2143     case Instruction::SExt:
2144       return SelectIntExt(I);
2145     default: break;
2146   }
2147   return false;
2148 }
2149
2150 namespace llvm {
2151   llvm::FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo) {
2152     // Completely untested on non-darwin.
2153     const TargetMachine &TM = funcInfo.MF->getTarget();
2154
2155     // Darwin and thumb1 only for now.
2156     const ARMSubtarget *Subtarget = &TM.getSubtarget<ARMSubtarget>();
2157     if (Subtarget->isTargetDarwin() && !Subtarget->isThumb1Only() &&
2158         !DisableARMFastISel)
2159       return new ARMFastISel(funcInfo);
2160     return 0;
2161   }
2162 }