lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMTargetMachine.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMConstantPoolValue.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/CallingConv.h"
  25 #include "llvm/DerivedTypes.h"
  26 #include "llvm/GlobalVariable.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/IntrinsicInst.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Operator.h"
  31 #include "llvm/CodeGen/Analysis.h"
  32 #include "llvm/CodeGen/FastISel.h"
  33 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  34 #include "llvm/CodeGen/MachineInstrBuilder.h"
  35 #include "llvm/CodeGen/MachineModuleInfo.h"
  36 #include "llvm/CodeGen/MachineConstantPool.h"
  37 #include "llvm/CodeGen/MachineFrameInfo.h"
  38 #include "llvm/CodeGen/MachineMemOperand.h"
  39 #include "llvm/CodeGen/MachineRegisterInfo.h"
  40 #include "llvm/CodeGen/PseudoSourceValue.h"
  41 #include "llvm/Support/CallSite.h"
  42 #include "llvm/Support/CommandLine.h"
  43 #include "llvm/Support/ErrorHandling.h"
  44 #include "llvm/Support/GetElementPtrTypeIterator.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetInstrInfo.h"
  47 #include "llvm/Target/TargetLowering.h"
  48 #include "llvm/Target/TargetMachine.h"
  49 #include "llvm/Target/TargetOptions.h"
  50 using namespace llvm;
  51
  52 static cl::opt<bool>
  53 DisableARMFastISel("disable-arm-fast-isel",
  54                     cl::desc("Turn off experimental ARM fast-isel support"),
  55                     cl::init(false), cl::Hidden);
  56
  57 extern cl::opt<bool> EnableARMLongCalls;
  58
  59 namespace {
  60
  61   // All possible address modes, plus some.
  62   typedef struct Address {
  63     enum {
  64       RegBase,
  65       FrameIndexBase
  66     } BaseType;
  67
  68     union {
  69       unsigned Reg;
  70       int FI;
  71     } Base;
  72
  73     int Offset;
  74
  75     // Innocuous defaults for our address.
  76     Address()
  77      : BaseType(RegBase), Offset(0) {
  78        Base.Reg = 0;
  79      }
  80   } Address;
  81
  82 class ARMFastISel : public FastISel {
  83
  84   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  85   /// make the right decision when generating code for different targets.
  86   const ARMSubtarget *Subtarget;
  87   const TargetMachine &TM;
  88   const TargetInstrInfo &TII;
  89   const TargetLowering &TLI;
  90   ARMFunctionInfo *AFI;
  91
  92   // Convenience variables to avoid some queries.
  93   bool isThumb2;
  94   LLVMContext *Context;
  95
  96   public:
  97     explicit ARMFastISel(FunctionLoweringInfo &funcInfo)
  98     : FastISel(funcInfo),
  99       TM(funcInfo.MF->getTarget()),
 100       TII(*TM.getInstrInfo()),
 101       TLI(*TM.getTargetLowering()) {
 102       Subtarget = &TM.getSubtarget<ARMSubtarget>();
 103       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
 104       isThumb2 = AFI->isThumbFunction();
 105       Context = &funcInfo.Fn->getContext();
 106     }
 107
 108     // Code from FastISel.cpp.
 109     virtual unsigned FastEmitInst_(unsigned MachineInstOpcode,
 110                                    const TargetRegisterClass *RC);
 111     virtual unsigned FastEmitInst_r(unsigned MachineInstOpcode,
 112                                     const TargetRegisterClass *RC,
 113                                     unsigned Op0, bool Op0IsKill);
 114     virtual unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
 115                                      const TargetRegisterClass *RC,
 116                                      unsigned Op0, bool Op0IsKill,
 117                                      unsigned Op1, bool Op1IsKill);
 118     virtual unsigned FastEmitInst_rrr(unsigned MachineInstOpcode,
 119                                       const TargetRegisterClass *RC,
 120                                       unsigned Op0, bool Op0IsKill,
 121                                       unsigned Op1, bool Op1IsKill,
 122                                       unsigned Op2, bool Op2IsKill);
 123     virtual unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
 124                                      const TargetRegisterClass *RC,
 125                                      unsigned Op0, bool Op0IsKill,
 126                                      uint64_t Imm);
 127     virtual unsigned FastEmitInst_rf(unsigned MachineInstOpcode,
 128                                      const TargetRegisterClass *RC,
 129                                      unsigned Op0, bool Op0IsKill,
 130                                      const ConstantFP *FPImm);
 131     virtual unsigned FastEmitInst_rri(unsigned MachineInstOpcode,
 132                                       const TargetRegisterClass *RC,
 133                                       unsigned Op0, bool Op0IsKill,
 134                                       unsigned Op1, bool Op1IsKill,
 135                                       uint64_t Imm);
 136     virtual unsigned FastEmitInst_i(unsigned MachineInstOpcode,
 137                                     const TargetRegisterClass *RC,
 138                                     uint64_t Imm);
 139     virtual unsigned FastEmitInst_ii(unsigned MachineInstOpcode,
 140                                      const TargetRegisterClass *RC,
 141                                      uint64_t Imm1, uint64_t Imm2);
 142
 143     virtual unsigned FastEmitInst_extractsubreg(MVT RetVT,
 144                                                 unsigned Op0, bool Op0IsKill,
 145                                                 uint32_t Idx);
 146
 147     // Backend specific FastISel code.
 148     virtual bool TargetSelectInstruction(const Instruction *I);
 149     virtual unsigned TargetMaterializeConstant(const Constant *C);
 150     virtual unsigned TargetMaterializeAlloca(const AllocaInst *AI);
 151
 152   #include "ARMGenFastISel.inc"
 153
 154     // Instruction selection routines.
 155   private:
 156     bool SelectLoad(const Instruction *I);
 157     bool SelectStore(const Instruction *I);
 158     bool SelectBranch(const Instruction *I);
 159     bool SelectCmp(const Instruction *I);
 160     bool SelectFPExt(const Instruction *I);
 161     bool SelectFPTrunc(const Instruction *I);
 162     bool SelectBinaryOp(const Instruction *I, unsigned ISDOpcode);
 163     bool SelectSIToFP(const Instruction *I);
 164     bool SelectFPToSI(const Instruction *I);
 165     bool SelectSDiv(const Instruction *I);
 166     bool SelectSRem(const Instruction *I);
 167     bool SelectCall(const Instruction *I);
 168     bool SelectSelect(const Instruction *I);
 169     bool SelectRet(const Instruction *I);
 170     bool SelectTrunc(const Instruction *I);
 171     bool SelectIntExt(const Instruction *I);
 172
 173     // Utility routines.
 174   private:
 175     bool isTypeLegal(Type *Ty, MVT &VT);
 176     bool isLoadTypeLegal(Type *Ty, MVT &VT);
 177     bool ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
 178                     bool isZExt);
 179     bool ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr);
 180     bool ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr);
 181     bool ARMComputeAddress(const Value *Obj, Address &Addr);
 182     void ARMSimplifyAddress(Address &Addr, EVT VT);
 183     unsigned ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT, bool isZExt);
 184     unsigned ARMMaterializeFP(const ConstantFP *CFP, EVT VT);
 185     unsigned ARMMaterializeInt(const Constant *C, EVT VT);
 186     unsigned ARMMaterializeGV(const GlobalValue *GV, EVT VT);
 187     unsigned ARMMoveToFPReg(EVT VT, unsigned SrcReg);
 188     unsigned ARMMoveToIntReg(EVT VT, unsigned SrcReg);
 189     unsigned ARMSelectCallOp(const GlobalValue *GV);
 190
 191     // Call handling routines.
 192   private:
 193     bool FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
 194                         unsigned &ResultReg);
 195     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool Return);
 196     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 197                          SmallVectorImpl<unsigned> &ArgRegs,
 198                          SmallVectorImpl<MVT> &ArgVTs,
 199                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 200                          SmallVectorImpl<unsigned> &RegArgs,
 201                          CallingConv::ID CC,
 202                          unsigned &NumBytes);
 203     bool FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 204                     const Instruction *I, CallingConv::ID CC,
 205                     unsigned &NumBytes);
 206     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 207
 208     // OptionalDef handling routines.
 209   private:
 210     bool isARMNEONPred(const MachineInstr *MI);
 211     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 212     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 213     void AddLoadStoreOperands(EVT VT, Address &Addr,
 214                               const MachineInstrBuilder &MIB,
 215                               unsigned Flags);
 216 };
 217
 218 } // end anonymous namespace
 219
 220 #include "ARMGenCallingConv.inc"
 221
 222 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 223 // we don't care about implicit defs here, just places we'll need to add a
 224 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 225 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 226   const MCInstrDesc &MCID = MI->getDesc();
 227   if (!MCID.hasOptionalDef())
 228     return false;
 229
 230   // Look to see if our OptionalDef is defining CPSR or CCR.
 231   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 232     const MachineOperand &MO = MI->getOperand(i);
 233     if (!MO.isReg() || !MO.isDef()) continue;
 234     if (MO.getReg() == ARM::CPSR)
 235       *CPSR = true;
 236   }
 237   return true;
 238 }
 239
 240 bool ARMFastISel::isARMNEONPred(const MachineInstr *MI) {
 241   const MCInstrDesc &MCID = MI->getDesc();
 242
 243   // If we're a thumb2 or not NEON function we were handled via isPredicable.
 244   if ((MCID.TSFlags & ARMII::DomainMask) != ARMII::DomainNEON ||
 245        AFI->isThumb2Function())
 246     return false;
 247
 248   for (unsigned i = 0, e = MCID.getNumOperands(); i != e; ++i)
 249     if (MCID.OpInfo[i].isPredicate())
 250       return true;
 251
 252   return false;
 253 }
 254
 255 // If the machine is predicable go ahead and add the predicate operands, if
 256 // it needs default CC operands add those.
 257 // TODO: If we want to support thumb1 then we'll need to deal with optional
 258 // CPSR defs that need to be added before the remaining operands. See s_cc_out
 259 // for descriptions why.
 260 const MachineInstrBuilder &
 261 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 262   MachineInstr *MI = &*MIB;
 263
 264   // Do we use a predicate? or...
 265   // Are we NEON in ARM mode and have a predicate operand? If so, I know
 266   // we're not predicable but add it anyways.
 267   if (TII.isPredicable(MI) || isARMNEONPred(MI))
 268     AddDefaultPred(MIB);
 269
 270   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 271   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 272   bool CPSR = false;
 273   if (DefinesOptionalPredicate(MI, &CPSR)) {
 274     if (CPSR)
 275       AddDefaultT1CC(MIB);
 276     else
 277       AddDefaultCC(MIB);
 278   }
 279   return MIB;
 280 }
 281
 282 unsigned ARMFastISel::FastEmitInst_(unsigned MachineInstOpcode,
 283                                     const TargetRegisterClass* RC) {
 284   unsigned ResultReg = createResultReg(RC);
 285   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 286
 287   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg));
 288   return ResultReg;
 289 }
 290
 291 unsigned ARMFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 292                                      const TargetRegisterClass *RC,
 293                                      unsigned Op0, bool Op0IsKill) {
 294   unsigned ResultReg = createResultReg(RC);
 295   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 296
 297   if (II.getNumDefs() >= 1)
 298     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 299                    .addReg(Op0, Op0IsKill * RegState::Kill));
 300   else {
 301     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 302                    .addReg(Op0, Op0IsKill * RegState::Kill));
 303     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 304                    TII.get(TargetOpcode::COPY), ResultReg)
 305                    .addReg(II.ImplicitDefs[0]));
 306   }
 307   return ResultReg;
 308 }
 309
 310 unsigned ARMFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 311                                       const TargetRegisterClass *RC,
 312                                       unsigned Op0, bool Op0IsKill,
 313                                       unsigned Op1, bool Op1IsKill) {
 314   unsigned ResultReg = createResultReg(RC);
 315   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 316
 317   if (II.getNumDefs() >= 1)
 318     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 319                    .addReg(Op0, Op0IsKill * RegState::Kill)
 320                    .addReg(Op1, Op1IsKill * RegState::Kill));
 321   else {
 322     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 323                    .addReg(Op0, Op0IsKill * RegState::Kill)
 324                    .addReg(Op1, Op1IsKill * RegState::Kill));
 325     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 326                            TII.get(TargetOpcode::COPY), ResultReg)
 327                    .addReg(II.ImplicitDefs[0]));
 328   }
 329   return ResultReg;
 330 }
 331
 332 unsigned ARMFastISel::FastEmitInst_rrr(unsigned MachineInstOpcode,
 333                                        const TargetRegisterClass *RC,
 334                                        unsigned Op0, bool Op0IsKill,
 335                                        unsigned Op1, bool Op1IsKill,
 336                                        unsigned Op2, bool Op2IsKill) {
 337   unsigned ResultReg = createResultReg(RC);
 338   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 339
 340   if (II.getNumDefs() >= 1)
 341     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 342                    .addReg(Op0, Op0IsKill * RegState::Kill)
 343                    .addReg(Op1, Op1IsKill * RegState::Kill)
 344                    .addReg(Op2, Op2IsKill * RegState::Kill));
 345   else {
 346     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 347                    .addReg(Op0, Op0IsKill * RegState::Kill)
 348                    .addReg(Op1, Op1IsKill * RegState::Kill)
 349                    .addReg(Op2, Op2IsKill * RegState::Kill));
 350     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 351                            TII.get(TargetOpcode::COPY), ResultReg)
 352                    .addReg(II.ImplicitDefs[0]));
 353   }
 354   return ResultReg;
 355 }
 356
 357 unsigned ARMFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 358                                       const TargetRegisterClass *RC,
 359                                       unsigned Op0, bool Op0IsKill,
 360                                       uint64_t Imm) {
 361   unsigned ResultReg = createResultReg(RC);
 362   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 363
 364   if (II.getNumDefs() >= 1)
 365     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 366                    .addReg(Op0, Op0IsKill * RegState::Kill)
 367                    .addImm(Imm));
 368   else {
 369     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 370                    .addReg(Op0, Op0IsKill * RegState::Kill)
 371                    .addImm(Imm));
 372     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 373                            TII.get(TargetOpcode::COPY), ResultReg)
 374                    .addReg(II.ImplicitDefs[0]));
 375   }
 376   return ResultReg;
 377 }
 378
 379 unsigned ARMFastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 380                                       const TargetRegisterClass *RC,
 381                                       unsigned Op0, bool Op0IsKill,
 382                                       const ConstantFP *FPImm) {
 383   unsigned ResultReg = createResultReg(RC);
 384   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 385
 386   if (II.getNumDefs() >= 1)
 387     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 388                    .addReg(Op0, Op0IsKill * RegState::Kill)
 389                    .addFPImm(FPImm));
 390   else {
 391     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 392                    .addReg(Op0, Op0IsKill * RegState::Kill)
 393                    .addFPImm(FPImm));
 394     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 395                            TII.get(TargetOpcode::COPY), ResultReg)
 396                    .addReg(II.ImplicitDefs[0]));
 397   }
 398   return ResultReg;
 399 }
 400
 401 unsigned ARMFastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 402                                        const TargetRegisterClass *RC,
 403                                        unsigned Op0, bool Op0IsKill,
 404                                        unsigned Op1, bool Op1IsKill,
 405                                        uint64_t Imm) {
 406   unsigned ResultReg = createResultReg(RC);
 407   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 408
 409   if (II.getNumDefs() >= 1)
 410     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 411                    .addReg(Op0, Op0IsKill * RegState::Kill)
 412                    .addReg(Op1, Op1IsKill * RegState::Kill)
 413                    .addImm(Imm));
 414   else {
 415     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 416                    .addReg(Op0, Op0IsKill * RegState::Kill)
 417                    .addReg(Op1, Op1IsKill * RegState::Kill)
 418                    .addImm(Imm));
 419     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 420                            TII.get(TargetOpcode::COPY), ResultReg)
 421                    .addReg(II.ImplicitDefs[0]));
 422   }
 423   return ResultReg;
 424 }
 425
 426 unsigned ARMFastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 427                                      const TargetRegisterClass *RC,
 428                                      uint64_t Imm) {
 429   unsigned ResultReg = createResultReg(RC);
 430   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 431
 432   if (II.getNumDefs() >= 1)
 433     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 434                    .addImm(Imm));
 435   else {
 436     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 437                    .addImm(Imm));
 438     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 439                            TII.get(TargetOpcode::COPY), ResultReg)
 440                    .addReg(II.ImplicitDefs[0]));
 441   }
 442   return ResultReg;
 443 }
 444
 445 unsigned ARMFastISel::FastEmitInst_ii(unsigned MachineInstOpcode,
 446                                       const TargetRegisterClass *RC,
 447                                       uint64_t Imm1, uint64_t Imm2) {
 448   unsigned ResultReg = createResultReg(RC);
 449   const MCInstrDesc &II = TII.get(MachineInstOpcode);
 450
 451   if (II.getNumDefs() >= 1)
 452     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 453                     .addImm(Imm1).addImm(Imm2));
 454   else {
 455     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 456                     .addImm(Imm1).addImm(Imm2));
 457     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 458                             TII.get(TargetOpcode::COPY),
 459                             ResultReg)
 460                     .addReg(II.ImplicitDefs[0]));
 461   }
 462   return ResultReg;
 463 }
 464
 465 unsigned ARMFastISel::FastEmitInst_extractsubreg(MVT RetVT,
 466                                                  unsigned Op0, bool Op0IsKill,
 467                                                  uint32_t Idx) {
 468   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 469   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
 470          "Cannot yet extract from physregs");
 471   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 472                          DL, TII.get(TargetOpcode::COPY), ResultReg)
 473                  .addReg(Op0, getKillRegState(Op0IsKill), Idx));
 474   return ResultReg;
 475 }
 476
 477 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 478 // checks from the various callers.
 479 unsigned ARMFastISel::ARMMoveToFPReg(EVT VT, unsigned SrcReg) {
 480   if (VT == MVT::f64) return 0;
 481
 482   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 483   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 484                           TII.get(ARM::VMOVRS), MoveReg)
 485                   .addReg(SrcReg));
 486   return MoveReg;
 487 }
 488
 489 unsigned ARMFastISel::ARMMoveToIntReg(EVT VT, unsigned SrcReg) {
 490   if (VT == MVT::i64) return 0;
 491
 492   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 493   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 494                           TII.get(ARM::VMOVSR), MoveReg)
 495                   .addReg(SrcReg));
 496   return MoveReg;
 497 }
 498
 499 // For double width floating point we need to materialize two constants
 500 // (the high and the low) into integer registers then use a move to get
 501 // the combined constant into an FP reg.
 502 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, EVT VT) {
 503   const APFloat Val = CFP->getValueAPF();
 504   bool is64bit = VT == MVT::f64;
 505
 506   // This checks to see if we can use VFP3 instructions to materialize
 507   // a constant, otherwise we have to go through the constant pool.
 508   if (TLI.isFPImmLegal(Val, VT)) {
 509     int Imm;
 510     unsigned Opc;
 511     if (is64bit) {
 512       Imm = ARM_AM::getFP64Imm(Val);
 513       Opc = ARM::FCONSTD;
 514     } else {
 515       Imm = ARM_AM::getFP32Imm(Val);
 516       Opc = ARM::FCONSTS;
 517     }
 518     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 519     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 520                             DestReg)
 521                     .addImm(Imm));
 522     return DestReg;
 523   }
 524
 525   // Require VFP2 for loading fp constants.
 526   if (!Subtarget->hasVFP2()) return false;
 527
 528   // MachineConstantPool wants an explicit alignment.
 529   unsigned Align = TD.getPrefTypeAlignment(CFP->getType());
 530   if (Align == 0) {
 531     // TODO: Figure out if this is correct.
 532     Align = TD.getTypeAllocSize(CFP->getType());
 533   }
 534   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 535   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 536   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 537
 538   // The extra reg is for addrmode5.
 539   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 540                           DestReg)
 541                   .addConstantPoolIndex(Idx)
 542                   .addReg(0));
 543   return DestReg;
 544 }
 545
 546 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, EVT VT) {
 547
 548   if (VT != MVT::i32 && VT != MVT::i16 && VT != MVT::i8 && VT != MVT::i1)
 549     return false;
 550
 551   // If we can do this in a single instruction without a constant pool entry
 552   // do so now.
 553   const ConstantInt *CI = cast<ConstantInt>(C);
 554   if (Subtarget->hasV6T2Ops() && isUInt<16>(CI->getZExtValue())) {
 555     EVT SrcVT = MVT::i32;
 556     unsigned Opc = isThumb2 ? ARM::t2MOVi16 : ARM::MOVi16;
 557     unsigned ImmReg = createResultReg(TLI.getRegClassFor(SrcVT));
 558     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 559                             TII.get(Opc), ImmReg)
 560                     .addImm(CI->getZExtValue()));
 561     return ImmReg;
 562   }
 563
 564   // For now 32-bit only.
 565   if (VT != MVT::i32)
 566     return false;
 567
 568   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 569
 570   // MachineConstantPool wants an explicit alignment.
 571   unsigned Align = TD.getPrefTypeAlignment(C->getType());
 572   if (Align == 0) {
 573     // TODO: Figure out if this is correct.
 574     Align = TD.getTypeAllocSize(C->getType());
 575   }
 576   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 577
 578   if (isThumb2)
 579     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 580                             TII.get(ARM::t2LDRpci), DestReg)
 581                     .addConstantPoolIndex(Idx));
 582   else
 583     // The extra immediate is for addrmode2.
 584     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 585                             TII.get(ARM::LDRcp), DestReg)
 586                     .addConstantPoolIndex(Idx)
 587                     .addImm(0));
 588
 589   return DestReg;
 590 }
 591
 592 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, EVT VT) {
 593   // For now 32-bit only.
 594   if (VT != MVT::i32) return 0;
 595
 596   Reloc::Model RelocM = TM.getRelocationModel();
 597
 598   // TODO: Need more magic for ARM PIC.
 599   if (!isThumb2 && (RelocM == Reloc::PIC_)) return 0;
 600
 601   // MachineConstantPool wants an explicit alignment.
 602   unsigned Align = TD.getPrefTypeAlignment(GV->getType());
 603   if (Align == 0) {
 604     // TODO: Figure out if this is correct.
 605     Align = TD.getTypeAllocSize(GV->getType());
 606   }
 607
 608   // Grab index.
 609   unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb() ? 4 : 8);
 610   unsigned Id = AFI->createPICLabelUId();
 611   ARMConstantPoolValue *CPV = ARMConstantPoolConstant::Create(GV, Id,
 612                                                               ARMCP::CPValue,
 613                                                               PCAdj);
 614   unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 615
 616   // Load value.
 617   MachineInstrBuilder MIB;
 618   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 619   if (isThumb2) {
 620     unsigned Opc = (RelocM != Reloc::PIC_) ? ARM::t2LDRpci : ARM::t2LDRpci_pic;
 621     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), DestReg)
 622           .addConstantPoolIndex(Idx);
 623     if (RelocM == Reloc::PIC_)
 624       MIB.addImm(Id);
 625   } else {
 626     // The extra immediate is for addrmode2.
 627     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRcp),
 628                   DestReg)
 629           .addConstantPoolIndex(Idx)
 630           .addImm(0);
 631   }
 632   AddOptionalDefs(MIB);
 633
 634   if (Subtarget->GVIsIndirectSymbol(GV, RelocM)) {
 635     unsigned NewDestReg = createResultReg(TLI.getRegClassFor(VT));
 636     if (isThumb2)
 637       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 638                     TII.get(ARM::t2LDRi12), NewDestReg)
 639             .addReg(DestReg)
 640             .addImm(0);
 641     else
 642       MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRi12),
 643                     NewDestReg)
 644             .addReg(DestReg)
 645             .addImm(0);
 646     DestReg = NewDestReg;
 647     AddOptionalDefs(MIB);
 648   }
 649
 650   return DestReg;
 651 }
 652
 653 unsigned ARMFastISel::TargetMaterializeConstant(const Constant *C) {
 654   EVT VT = TLI.getValueType(C->getType(), true);
 655
 656   // Only handle simple types.
 657   if (!VT.isSimple()) return 0;
 658
 659   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 660     return ARMMaterializeFP(CFP, VT);
 661   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 662     return ARMMaterializeGV(GV, VT);
 663   else if (isa<ConstantInt>(C))
 664     return ARMMaterializeInt(C, VT);
 665
 666   return 0;
 667 }
 668
 669 unsigned ARMFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 670   // Don't handle dynamic allocas.
 671   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 672
 673   MVT VT;
 674   if (!isLoadTypeLegal(AI->getType(), VT)) return false;
 675
 676   DenseMap<const AllocaInst*, int>::iterator SI =
 677     FuncInfo.StaticAllocaMap.find(AI);
 678
 679   // This will get lowered later into the correct offsets and registers
 680   // via rewriteXFrameIndex.
 681   if (SI != FuncInfo.StaticAllocaMap.end()) {
 682     TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 683     unsigned ResultReg = createResultReg(RC);
 684     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 685     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 686                             TII.get(Opc), ResultReg)
 687                             .addFrameIndex(SI->second)
 688                             .addImm(0));
 689     return ResultReg;
 690   }
 691
 692   return 0;
 693 }
 694
 695 bool ARMFastISel::isTypeLegal(Type *Ty, MVT &VT) {
 696   EVT evt = TLI.getValueType(Ty, true);
 697
 698   // Only handle simple types.
 699   if (evt == MVT::Other || !evt.isSimple()) return false;
 700   VT = evt.getSimpleVT();
 701
 702   // Handle all legal types, i.e. a register that will directly hold this
 703   // value.
 704   return TLI.isTypeLegal(VT);
 705 }
 706
 707 bool ARMFastISel::isLoadTypeLegal(Type *Ty, MVT &VT) {
 708   if (isTypeLegal(Ty, VT)) return true;
 709
 710   // If this is a type than can be sign or zero-extended to a basic operation
 711   // go ahead and accept it now.
 712   if (VT == MVT::i8 || VT == MVT::i16)
 713     return true;
 714
 715   return false;
 716 }
 717
 718 // Computes the address to get to an object.
 719 bool ARMFastISel::ARMComputeAddress(const Value *Obj, Address &Addr) {
 720   // Some boilerplate from the X86 FastISel.
 721   const User *U = NULL;
 722   unsigned Opcode = Instruction::UserOp1;
 723   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 724     // Don't walk into other basic blocks unless the object is an alloca from
 725     // another block, otherwise it may not have a virtual register assigned.
 726     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 727         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 728       Opcode = I->getOpcode();
 729       U = I;
 730     }
 731   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 732     Opcode = C->getOpcode();
 733     U = C;
 734   }
 735
 736   if (PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 737     if (Ty->getAddressSpace() > 255)
 738       // Fast instruction selection doesn't support the special
 739       // address spaces.
 740       return false;
 741
 742   switch (Opcode) {
 743     default:
 744     break;
 745     case Instruction::BitCast: {
 746       // Look through bitcasts.
 747       return ARMComputeAddress(U->getOperand(0), Addr);
 748     }
 749     case Instruction::IntToPtr: {
 750       // Look past no-op inttoptrs.
 751       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 752         return ARMComputeAddress(U->getOperand(0), Addr);
 753       break;
 754     }
 755     case Instruction::PtrToInt: {
 756       // Look past no-op ptrtoints.
 757       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 758         return ARMComputeAddress(U->getOperand(0), Addr);
 759       break;
 760     }
 761     case Instruction::GetElementPtr: {
 762       Address SavedAddr = Addr;
 763       int TmpOffset = Addr.Offset;
 764
 765       // Iterate through the GEP folding the constants into offsets where
 766       // we can.
 767       gep_type_iterator GTI = gep_type_begin(U);
 768       for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 769            i != e; ++i, ++GTI) {
 770         const Value *Op = *i;
 771         if (StructType *STy = dyn_cast<StructType>(*GTI)) {
 772           const StructLayout *SL = TD.getStructLayout(STy);
 773           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 774           TmpOffset += SL->getElementOffset(Idx);
 775         } else {
 776           uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 777           for (;;) {
 778             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 779               // Constant-offset addressing.
 780               TmpOffset += CI->getSExtValue() * S;
 781               break;
 782             }
 783             if (isa<AddOperator>(Op) &&
 784                 (!isa<Instruction>(Op) ||
 785                  FuncInfo.MBBMap[cast<Instruction>(Op)->getParent()]
 786                  == FuncInfo.MBB) &&
 787                 isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 788               // An add (in the same block) with a constant operand. Fold the
 789               // constant.
 790               ConstantInt *CI =
 791               cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 792               TmpOffset += CI->getSExtValue() * S;
 793               // Iterate on the other operand.
 794               Op = cast<AddOperator>(Op)->getOperand(0);
 795               continue;
 796             }
 797             // Unsupported
 798             goto unsupported_gep;
 799           }
 800         }
 801       }
 802
 803       // Try to grab the base operand now.
 804       Addr.Offset = TmpOffset;
 805       if (ARMComputeAddress(U->getOperand(0), Addr)) return true;
 806
 807       // We failed, restore everything and try the other options.
 808       Addr = SavedAddr;
 809
 810       unsupported_gep:
 811       break;
 812     }
 813     case Instruction::Alloca: {
 814       const AllocaInst *AI = cast<AllocaInst>(Obj);
 815       DenseMap<const AllocaInst*, int>::iterator SI =
 816         FuncInfo.StaticAllocaMap.find(AI);
 817       if (SI != FuncInfo.StaticAllocaMap.end()) {
 818         Addr.BaseType = Address::FrameIndexBase;
 819         Addr.Base.FI = SI->second;
 820         return true;
 821       }
 822       break;
 823     }
 824   }
 825
 826   // Materialize the global variable's address into a reg which can
 827   // then be used later to load the variable.
 828   if (const GlobalValue *GV = dyn_cast<GlobalValue>(Obj)) {
 829     unsigned Tmp = ARMMaterializeGV(GV, TLI.getValueType(Obj->getType()));
 830     if (Tmp == 0) return false;
 831
 832     Addr.Base.Reg = Tmp;
 833     return true;
 834   }
 835
 836   // Try to get this in a register if nothing else has worked.
 837   if (Addr.Base.Reg == 0) Addr.Base.Reg = getRegForValue(Obj);
 838   return Addr.Base.Reg != 0;
 839 }
 840
 841 void ARMFastISel::ARMSimplifyAddress(Address &Addr, EVT VT) {
 842
 843   assert(VT.isSimple() && "Non-simple types are invalid here!");
 844
 845   bool needsLowering = false;
 846   switch (VT.getSimpleVT().SimpleTy) {
 847     default:
 848       assert(false && "Unhandled load/store type!");
 849     case MVT::i16:
 850       if (isThumb2)
 851         // Integer loads/stores handle 12-bit offsets.
 852         needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 853       else
 854         // ARM i16 integer loads/stores handle +/-imm8 offsets.
 855         // FIXME: Negative offsets require special handling.
 856         if (Addr.Offset > 255 || Addr.Offset < 0)
 857           needsLowering = true;
 858       break;
 859     case MVT::i1:
 860     case MVT::i8:
 861     case MVT::i32:
 862       // Integer loads/stores handle 12-bit offsets.
 863       needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 864       break;
 865     case MVT::f32:
 866     case MVT::f64:
 867       // Floating point operands handle 8-bit offsets.
 868       needsLowering = ((Addr.Offset & 0xff) != Addr.Offset);
 869       break;
 870   }
 871
 872   // If this is a stack pointer and the offset needs to be simplified then
 873   // put the alloca address into a register, set the base type back to
 874   // register and continue. This should almost never happen.
 875   if (needsLowering && Addr.BaseType == Address::FrameIndexBase) {
 876     TargetRegisterClass *RC = isThumb2 ? ARM::tGPRRegisterClass :
 877                               ARM::GPRRegisterClass;
 878     unsigned ResultReg = createResultReg(RC);
 879     unsigned Opc = isThumb2 ? ARM::t2ADDri : ARM::ADDri;
 880     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 881                             TII.get(Opc), ResultReg)
 882                             .addFrameIndex(Addr.Base.FI)
 883                             .addImm(0));
 884     Addr.Base.Reg = ResultReg;
 885     Addr.BaseType = Address::RegBase;
 886   }
 887
 888   // Since the offset is too large for the load/store instruction
 889   // get the reg+offset into a register.
 890   if (needsLowering) {
 891     Addr.Base.Reg = FastEmit_ri_(MVT::i32, ISD::ADD, Addr.Base.Reg,
 892                                  /*Op0IsKill*/false, Addr.Offset, MVT::i32);
 893     Addr.Offset = 0;
 894   }
 895 }
 896
 897 void ARMFastISel::AddLoadStoreOperands(EVT VT, Address &Addr,
 898                                        const MachineInstrBuilder &MIB,
 899                                        unsigned Flags) {
 900   // addrmode5 output depends on the selection dag addressing dividing the
 901   // offset by 4 that it then later multiplies. Do this here as well.
 902   if (VT.getSimpleVT().SimpleTy == MVT::f32 ||
 903       VT.getSimpleVT().SimpleTy == MVT::f64)
 904     Addr.Offset /= 4;
 905
 906   // Frame base works a bit differently. Handle it separately.
 907   if (Addr.BaseType == Address::FrameIndexBase) {
 908     int FI = Addr.Base.FI;
 909     int Offset = Addr.Offset;
 910     MachineMemOperand *MMO =
 911           FuncInfo.MF->getMachineMemOperand(
 912                                   MachinePointerInfo::getFixedStack(FI, Offset),
 913                                   Flags,
 914                                   MFI.getObjectSize(FI),
 915                                   MFI.getObjectAlignment(FI));
 916     // Now add the rest of the operands.
 917     MIB.addFrameIndex(FI);
 918
 919     // ARM halfword load/stores need an additional operand.
 920     if (!isThumb2 && VT.getSimpleVT().SimpleTy == MVT::i16) MIB.addReg(0);
 921
 922     MIB.addImm(Addr.Offset);
 923     MIB.addMemOperand(MMO);
 924   } else {
 925     // Now add the rest of the operands.
 926     MIB.addReg(Addr.Base.Reg);
 927
 928     // ARM halfword load/stores need an additional operand.
 929     if (!isThumb2 && VT.getSimpleVT().SimpleTy == MVT::i16) MIB.addReg(0);
 930
 931     MIB.addImm(Addr.Offset);
 932   }
 933   AddOptionalDefs(MIB);
 934 }
 935
 936 bool ARMFastISel::ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr) {
 937
 938   assert(VT.isSimple() && "Non-simple types are invalid here!");
 939   unsigned Opc;
 940   TargetRegisterClass *RC;
 941   switch (VT.getSimpleVT().SimpleTy) {
 942     // This is mostly going to be Neon/vector support.
 943     default: return false;
 944     case MVT::i8:
 945       Opc = isThumb2 ? ARM::t2LDRBi12 : ARM::LDRBi12;
 946       RC = ARM::GPRRegisterClass;
 947       break;
 948     case MVT::i16:
 949       Opc = isThumb2 ? ARM::t2LDRHi12 : ARM::LDRH;
 950       RC = ARM::GPRRegisterClass;
 951       break;
 952     case MVT::i32:
 953       Opc = isThumb2 ? ARM::t2LDRi12 : ARM::LDRi12;
 954       RC = ARM::GPRRegisterClass;
 955       break;
 956     case MVT::f32:
 957       Opc = ARM::VLDRS;
 958       RC = TLI.getRegClassFor(VT);
 959       break;
 960     case MVT::f64:
 961       Opc = ARM::VLDRD;
 962       RC = TLI.getRegClassFor(VT);
 963       break;
 964   }
 965   // Simplify this down to something we can handle.
 966   ARMSimplifyAddress(Addr, VT);
 967
 968   // Create the base instruction, then add the operands.
 969   ResultReg = createResultReg(RC);
 970   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 971                                     TII.get(Opc), ResultReg);
 972   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOLoad);
 973   return true;
 974 }
 975
 976 bool ARMFastISel::SelectLoad(const Instruction *I) {
 977   // Atomic loads need special handling.
 978   if (cast<LoadInst>(I)->isAtomic())
 979     return false;
 980
 981   // Verify we have a legal type before going any further.
 982   MVT VT;
 983   if (!isLoadTypeLegal(I->getType(), VT))
 984     return false;
 985
 986   // See if we can handle this address.
 987   Address Addr;
 988   if (!ARMComputeAddress(I->getOperand(0), Addr)) return false;
 989
 990   unsigned ResultReg;
 991   if (!ARMEmitLoad(VT, ResultReg, Addr)) return false;
 992   UpdateValueMap(I, ResultReg);
 993   return true;
 994 }
 995
 996 bool ARMFastISel::ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr) {
 997   unsigned StrOpc;
 998   switch (VT.getSimpleVT().SimpleTy) {
 999     // This is mostly going to be Neon/vector support.
1000     default: return false;
1001     case MVT::i1: {
1002       unsigned Res = createResultReg(isThumb2 ? ARM::tGPRRegisterClass :
1003                                                ARM::GPRRegisterClass);
1004       unsigned Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
1005       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1006                               TII.get(Opc), Res)
1007                       .addReg(SrcReg).addImm(1));
1008       SrcReg = Res;
1009     } // Fallthrough here.
1010     case MVT::i8:
1011       StrOpc = isThumb2 ? ARM::t2STRBi12 : ARM::STRBi12;
1012       break;
1013     case MVT::i16:
1014       StrOpc = isThumb2 ? ARM::t2STRHi12 : ARM::STRH;
1015       break;
1016     case MVT::i32:
1017       StrOpc = isThumb2 ? ARM::t2STRi12 : ARM::STRi12;
1018       break;
1019     case MVT::f32:
1020       if (!Subtarget->hasVFP2()) return false;
1021       StrOpc = ARM::VSTRS;
1022       break;
1023     case MVT::f64:
1024       if (!Subtarget->hasVFP2()) return false;
1025       StrOpc = ARM::VSTRD;
1026       break;
1027   }
1028   // Simplify this down to something we can handle.
1029   ARMSimplifyAddress(Addr, VT);
1030
1031   // Create the base instruction, then add the operands.
1032   MachineInstrBuilder MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1033                                     TII.get(StrOpc))
1034                             .addReg(SrcReg, getKillRegState(true));
1035   AddLoadStoreOperands(VT, Addr, MIB, MachineMemOperand::MOStore);
1036   return true;
1037 }
1038
1039 bool ARMFastISel::SelectStore(const Instruction *I) {
1040   Value *Op0 = I->getOperand(0);
1041   unsigned SrcReg = 0;
1042
1043   // Atomic stores need special handling.
1044   if (cast<StoreInst>(I)->isAtomic())
1045     return false;
1046
1047   // Verify we have a legal type before going any further.
1048   MVT VT;
1049   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
1050     return false;
1051
1052   // Get the value to be stored into a register.
1053   SrcReg = getRegForValue(Op0);
1054   if (SrcReg == 0) return false;
1055
1056   // See if we can handle this address.
1057   Address Addr;
1058   if (!ARMComputeAddress(I->getOperand(1), Addr))
1059     return false;
1060
1061   if (!ARMEmitStore(VT, SrcReg, Addr)) return false;
1062   return true;
1063 }
1064
1065 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
1066   switch (Pred) {
1067     // Needs two compares...
1068     case CmpInst::FCMP_ONE:
1069     case CmpInst::FCMP_UEQ:
1070     default:
1071       // AL is our "false" for now. The other two need more compares.
1072       return ARMCC::AL;
1073     case CmpInst::ICMP_EQ:
1074     case CmpInst::FCMP_OEQ:
1075       return ARMCC::EQ;
1076     case CmpInst::ICMP_SGT:
1077     case CmpInst::FCMP_OGT:
1078       return ARMCC::GT;
1079     case CmpInst::ICMP_SGE:
1080     case CmpInst::FCMP_OGE:
1081       return ARMCC::GE;
1082     case CmpInst::ICMP_UGT:
1083     case CmpInst::FCMP_UGT:
1084       return ARMCC::HI;
1085     case CmpInst::FCMP_OLT:
1086       return ARMCC::MI;
1087     case CmpInst::ICMP_ULE:
1088     case CmpInst::FCMP_OLE:
1089       return ARMCC::LS;
1090     case CmpInst::FCMP_ORD:
1091       return ARMCC::VC;
1092     case CmpInst::FCMP_UNO:
1093       return ARMCC::VS;
1094     case CmpInst::FCMP_UGE:
1095       return ARMCC::PL;
1096     case CmpInst::ICMP_SLT:
1097     case CmpInst::FCMP_ULT:
1098       return ARMCC::LT;
1099     case CmpInst::ICMP_SLE:
1100     case CmpInst::FCMP_ULE:
1101       return ARMCC::LE;
1102     case CmpInst::FCMP_UNE:
1103     case CmpInst::ICMP_NE:
1104       return ARMCC::NE;
1105     case CmpInst::ICMP_UGE:
1106       return ARMCC::HS;
1107     case CmpInst::ICMP_ULT:
1108       return ARMCC::LO;
1109   }
1110 }
1111
1112 bool ARMFastISel::SelectBranch(const Instruction *I) {
1113   const BranchInst *BI = cast<BranchInst>(I);
1114   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
1115   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
1116
1117   // Simple branch support.
1118
1119   // If we can, avoid recomputing the compare - redoing it could lead to wonky
1120   // behavior.
1121   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
1122     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
1123
1124       // Get the compare predicate.
1125       // Try to take advantage of fallthrough opportunities.
1126       CmpInst::Predicate Predicate = CI->getPredicate();
1127       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1128         std::swap(TBB, FBB);
1129         Predicate = CmpInst::getInversePredicate(Predicate);
1130       }
1131
1132       ARMCC::CondCodes ARMPred = getComparePred(Predicate);
1133
1134       // We may not handle every CC for now.
1135       if (ARMPred == ARMCC::AL) return false;
1136
1137       // Emit the compare.
1138       if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1139         return false;
1140
1141       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1142       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1143       .addMBB(TBB).addImm(ARMPred).addReg(ARM::CPSR);
1144       FastEmitBranch(FBB, DL);
1145       FuncInfo.MBB->addSuccessor(TBB);
1146       return true;
1147     }
1148   } else if (TruncInst *TI = dyn_cast<TruncInst>(BI->getCondition())) {
1149     MVT SourceVT;
1150     if (TI->hasOneUse() && TI->getParent() == I->getParent() &&
1151         (isLoadTypeLegal(TI->getOperand(0)->getType(), SourceVT))) {
1152       unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1153       unsigned OpReg = getRegForValue(TI->getOperand(0));
1154       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1155                               TII.get(TstOpc))
1156                       .addReg(OpReg).addImm(1));
1157
1158       unsigned CCMode = ARMCC::NE;
1159       if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1160         std::swap(TBB, FBB);
1161         CCMode = ARMCC::EQ;
1162       }
1163
1164       unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1165       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1166       .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1167
1168       FastEmitBranch(FBB, DL);
1169       FuncInfo.MBB->addSuccessor(TBB);
1170       return true;
1171     }
1172   } else if (const ConstantInt *CI =
1173              dyn_cast<ConstantInt>(BI->getCondition())) {
1174     uint64_t Imm = CI->getZExtValue();
1175     MachineBasicBlock *Target = (Imm == 0) ? FBB : TBB;
1176     FastEmitBranch(Target, DL);
1177     return true;
1178   }
1179
1180   unsigned CmpReg = getRegForValue(BI->getCondition());
1181   if (CmpReg == 0) return false;
1182
1183   // We've been divorced from our compare!  Our block was split, and
1184   // now our compare lives in a predecessor block.  We musn't
1185   // re-compare here, as the children of the compare aren't guaranteed
1186   // live across the block boundary (we *could* check for this).
1187   // Regardless, the compare has been done in the predecessor block,
1188   // and it left a value for us in a virtual register.  Ergo, we test
1189   // the one-bit value left in the virtual register.
1190   unsigned TstOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1191   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TstOpc))
1192                   .addReg(CmpReg).addImm(1));
1193
1194   unsigned CCMode = ARMCC::NE;
1195   if (FuncInfo.MBB->isLayoutSuccessor(TBB)) {
1196     std::swap(TBB, FBB);
1197     CCMode = ARMCC::EQ;
1198   }
1199
1200   unsigned BrOpc = isThumb2 ? ARM::t2Bcc : ARM::Bcc;
1201   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1202                   .addMBB(TBB).addImm(CCMode).addReg(ARM::CPSR);
1203   FastEmitBranch(FBB, DL);
1204   FuncInfo.MBB->addSuccessor(TBB);
1205   return true;
1206 }
1207
1208 bool ARMFastISel::ARMEmitCmp(const Value *Src1Value, const Value *Src2Value,
1209                              bool isZExt) {
1210   Type *Ty = Src1Value->getType();
1211   EVT SrcVT = TLI.getValueType(Ty, true);
1212   if (!SrcVT.isSimple()) return false;
1213
1214   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1215   if (isFloat && !Subtarget->hasVFP2())
1216     return false;
1217
1218   // Check to see if the 2nd operand is a constant that we can encode directly
1219   // in the compare.
1220   int EncodedImm = 0;
1221   bool EncodeImm = false;
1222   bool isNegativeImm = false;
1223   if (const ConstantInt *ConstInt = dyn_cast<ConstantInt>(Src2Value)) {
1224     if (SrcVT == MVT::i32 || SrcVT == MVT::i16 || SrcVT == MVT::i8 ||
1225         SrcVT == MVT::i1) {
1226       const APInt &CIVal = ConstInt->getValue();
1227       EncodedImm = (isZExt) ? (int)CIVal.getZExtValue() : (int)CIVal.getSExtValue();
1228       if (EncodedImm < 0) {
1229         isNegativeImm = true;
1230         EncodedImm = -EncodedImm;
1231       }
1232       EncodeImm = isThumb2 ? (ARM_AM::getT2SOImmVal(EncodedImm) != -1) :
1233         (ARM_AM::getSOImmVal(EncodedImm) != -1);
1234     }
1235   } else if (const ConstantFP *ConstFP = dyn_cast<ConstantFP>(Src2Value)) {
1236     if (SrcVT == MVT::f32 || SrcVT == MVT::f64)
1237       if (ConstFP->isZero() && !ConstFP->isNegative())
1238         EncodeImm = true;
1239   }
1240
1241   unsigned CmpOpc;
1242   bool isICmp = true;
1243   bool needsExt = false;
1244   switch (SrcVT.getSimpleVT().SimpleTy) {
1245     default: return false;
1246     // TODO: Verify compares.
1247     case MVT::f32:
1248       isICmp = false;
1249       CmpOpc = EncodeImm ? ARM::VCMPEZS : ARM::VCMPES;
1250       break;
1251     case MVT::f64:
1252       isICmp = false;
1253       CmpOpc = EncodeImm ? ARM::VCMPEZD : ARM::VCMPED;
1254       break;
1255     case MVT::i1:
1256     case MVT::i8:
1257     case MVT::i16:
1258       needsExt = true;
1259     // Intentional fall-through.
1260     case MVT::i32:
1261       if (isThumb2) {
1262         if (!EncodeImm)
1263           CmpOpc = ARM::t2CMPrr;
1264         else
1265           CmpOpc = isNegativeImm ? ARM::t2CMNzri : ARM::t2CMPri;
1266       } else {
1267         if (!EncodeImm)
1268           CmpOpc = ARM::CMPrr;
1269         else
1270           CmpOpc = isNegativeImm ? ARM::CMNzri : ARM::CMPri;
1271       }
1272       break;
1273   }
1274
1275   unsigned SrcReg1 = getRegForValue(Src1Value);
1276   if (SrcReg1 == 0) return false;
1277
1278   unsigned SrcReg2;
1279   if (!EncodeImm) {
1280     SrcReg2 = getRegForValue(Src2Value);
1281     if (SrcReg2 == 0) return false;
1282   }
1283
1284   // We have i1, i8, or i16, we need to either zero extend or sign extend.
1285   if (needsExt) {
1286     unsigned ResultReg;
1287     ResultReg = ARMEmitIntExt(SrcVT, SrcReg1, MVT::i32, isZExt);
1288     if (ResultReg == 0) return false;
1289     SrcReg1 = ResultReg;
1290     if (!EncodeImm) {
1291       ResultReg = ARMEmitIntExt(SrcVT, SrcReg2, MVT::i32, isZExt);
1292       if (ResultReg == 0) return false;
1293       SrcReg2 = ResultReg;
1294     }
1295   }
1296
1297   if (!EncodeImm) {
1298     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1299                             TII.get(CmpOpc))
1300                     .addReg(SrcReg1).addReg(SrcReg2));
1301   } else {
1302     MachineInstrBuilder MIB;
1303     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1304       .addReg(SrcReg1);
1305
1306     // Only add immediate for icmp as the immediate for fcmp is an implicit 0.0.
1307     if (isICmp)
1308       MIB.addImm(EncodedImm);
1309     AddOptionalDefs(MIB);
1310   }
1311
1312   // For floating point we need to move the result to a comparison register
1313   // that we can then use for branches.
1314   if (Ty->isFloatTy() || Ty->isDoubleTy())
1315     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1316                             TII.get(ARM::FMSTAT)));
1317   return true;
1318 }
1319
1320 bool ARMFastISel::SelectCmp(const Instruction *I) {
1321   const CmpInst *CI = cast<CmpInst>(I);
1322   Type *Ty = CI->getOperand(0)->getType();
1323
1324   // Get the compare predicate.
1325   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1326
1327   // We may not handle every CC for now.
1328   if (ARMPred == ARMCC::AL) return false;
1329
1330   // Emit the compare.
1331   if (!ARMEmitCmp(CI->getOperand(0), CI->getOperand(1), CI->isUnsigned()))
1332     return false;
1333
1334   // Now set a register based on the comparison. Explicitly set the predicates
1335   // here.
1336   unsigned MovCCOpc = isThumb2 ? ARM::t2MOVCCi : ARM::MOVCCi;
1337   TargetRegisterClass *RC = isThumb2 ? ARM::rGPRRegisterClass
1338                                     : ARM::GPRRegisterClass;
1339   unsigned DestReg = createResultReg(RC);
1340   Constant *Zero = ConstantInt::get(Type::getInt32Ty(*Context), 0);
1341   unsigned ZeroReg = TargetMaterializeConstant(Zero);
1342   bool isFloat = (Ty->isFloatTy() || Ty->isDoubleTy());
1343   unsigned CondReg = isFloat ? ARM::FPSCR : ARM::CPSR;
1344   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), DestReg)
1345           .addReg(ZeroReg).addImm(1)
1346           .addImm(ARMPred).addReg(CondReg);
1347
1348   UpdateValueMap(I, DestReg);
1349   return true;
1350 }
1351
1352 bool ARMFastISel::SelectFPExt(const Instruction *I) {
1353   // Make sure we have VFP and that we're extending float to double.
1354   if (!Subtarget->hasVFP2()) return false;
1355
1356   Value *V = I->getOperand(0);
1357   if (!I->getType()->isDoubleTy() ||
1358       !V->getType()->isFloatTy()) return false;
1359
1360   unsigned Op = getRegForValue(V);
1361   if (Op == 0) return false;
1362
1363   unsigned Result = createResultReg(ARM::DPRRegisterClass);
1364   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1365                           TII.get(ARM::VCVTDS), Result)
1366                   .addReg(Op));
1367   UpdateValueMap(I, Result);
1368   return true;
1369 }
1370
1371 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1372   // Make sure we have VFP and that we're truncating double to float.
1373   if (!Subtarget->hasVFP2()) return false;
1374
1375   Value *V = I->getOperand(0);
1376   if (!(I->getType()->isFloatTy() &&
1377         V->getType()->isDoubleTy())) return false;
1378
1379   unsigned Op = getRegForValue(V);
1380   if (Op == 0) return false;
1381
1382   unsigned Result = createResultReg(ARM::SPRRegisterClass);
1383   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1384                           TII.get(ARM::VCVTSD), Result)
1385                   .addReg(Op));
1386   UpdateValueMap(I, Result);
1387   return true;
1388 }
1389
1390 bool ARMFastISel::SelectSIToFP(const Instruction *I) {
1391   // Make sure we have VFP.
1392   if (!Subtarget->hasVFP2()) return false;
1393
1394   MVT DstVT;
1395   Type *Ty = I->getType();
1396   if (!isTypeLegal(Ty, DstVT))
1397     return false;
1398
1399   Value *Src = I->getOperand(0);
1400   EVT SrcVT = TLI.getValueType(Src->getType(), true);
1401   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
1402     return false;
1403
1404   unsigned SrcReg = getRegForValue(Src);
1405   if (SrcReg == 0) return false;
1406
1407   // Handle sign-extension.
1408   if (SrcVT == MVT::i16 || SrcVT == MVT::i8) {
1409     EVT DestVT = MVT::i32;
1410     unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, /*isZExt*/ false);
1411     if (ResultReg == 0) return false;
1412     SrcReg = ResultReg;
1413   }
1414
1415   // The conversion routine works on fp-reg to fp-reg and the operand above
1416   // was an integer, move it to the fp registers if possible.
1417   unsigned FP = ARMMoveToFPReg(MVT::f32, SrcReg);
1418   if (FP == 0) return false;
1419
1420   unsigned Opc;
1421   if (Ty->isFloatTy()) Opc = ARM::VSITOS;
1422   else if (Ty->isDoubleTy()) Opc = ARM::VSITOD;
1423   else return false;
1424
1425   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1426   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1427                           ResultReg)
1428                   .addReg(FP));
1429   UpdateValueMap(I, ResultReg);
1430   return true;
1431 }
1432
1433 bool ARMFastISel::SelectFPToSI(const Instruction *I) {
1434   // Make sure we have VFP.
1435   if (!Subtarget->hasVFP2()) return false;
1436
1437   MVT DstVT;
1438   Type *RetTy = I->getType();
1439   if (!isTypeLegal(RetTy, DstVT))
1440     return false;
1441
1442   unsigned Op = getRegForValue(I->getOperand(0));
1443   if (Op == 0) return false;
1444
1445   unsigned Opc;
1446   Type *OpTy = I->getOperand(0)->getType();
1447   if (OpTy->isFloatTy()) Opc = ARM::VTOSIZS;
1448   else if (OpTy->isDoubleTy()) Opc = ARM::VTOSIZD;
1449   else return false;
1450
1451   // f64->s32 or f32->s32 both need an intermediate f32 reg.
1452   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1453   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1454                           ResultReg)
1455                   .addReg(Op));
1456
1457   // This result needs to be in an integer register, but the conversion only
1458   // takes place in fp-regs.
1459   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1460   if (IntReg == 0) return false;
1461
1462   UpdateValueMap(I, IntReg);
1463   return true;
1464 }
1465
1466 bool ARMFastISel::SelectSelect(const Instruction *I) {
1467   MVT VT;
1468   if (!isTypeLegal(I->getType(), VT))
1469     return false;
1470
1471   // Things need to be register sized for register moves.
1472   if (VT != MVT::i32) return false;
1473   const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
1474
1475   unsigned CondReg = getRegForValue(I->getOperand(0));
1476   if (CondReg == 0) return false;
1477   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1478   if (Op1Reg == 0) return false;
1479   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1480   if (Op2Reg == 0) return false;
1481
1482   unsigned CmpOpc = isThumb2 ? ARM::t2TSTri : ARM::TSTri;
1483   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1484                   .addReg(CondReg).addImm(1));
1485   unsigned ResultReg = createResultReg(RC);
1486   unsigned MovCCOpc = isThumb2 ? ARM::t2MOVCCr : ARM::MOVCCr;
1487   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1488     .addReg(Op1Reg).addReg(Op2Reg)
1489     .addImm(ARMCC::EQ).addReg(ARM::CPSR);
1490   UpdateValueMap(I, ResultReg);
1491   return true;
1492 }
1493
1494 bool ARMFastISel::SelectSDiv(const Instruction *I) {
1495   MVT VT;
1496   Type *Ty = I->getType();
1497   if (!isTypeLegal(Ty, VT))
1498     return false;
1499
1500   // If we have integer div support we should have selected this automagically.
1501   // In case we have a real miss go ahead and return false and we'll pick
1502   // it up later.
1503   if (Subtarget->hasDivide()) return false;
1504
1505   // Otherwise emit a libcall.
1506   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1507   if (VT == MVT::i8)
1508     LC = RTLIB::SDIV_I8;
1509   else if (VT == MVT::i16)
1510     LC = RTLIB::SDIV_I16;
1511   else if (VT == MVT::i32)
1512     LC = RTLIB::SDIV_I32;
1513   else if (VT == MVT::i64)
1514     LC = RTLIB::SDIV_I64;
1515   else if (VT == MVT::i128)
1516     LC = RTLIB::SDIV_I128;
1517   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1518
1519   return ARMEmitLibcall(I, LC);
1520 }
1521
1522 bool ARMFastISel::SelectSRem(const Instruction *I) {
1523   MVT VT;
1524   Type *Ty = I->getType();
1525   if (!isTypeLegal(Ty, VT))
1526     return false;
1527
1528   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1529   if (VT == MVT::i8)
1530     LC = RTLIB::SREM_I8;
1531   else if (VT == MVT::i16)
1532     LC = RTLIB::SREM_I16;
1533   else if (VT == MVT::i32)
1534     LC = RTLIB::SREM_I32;
1535   else if (VT == MVT::i64)
1536     LC = RTLIB::SREM_I64;
1537   else if (VT == MVT::i128)
1538     LC = RTLIB::SREM_I128;
1539   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1540
1541   return ARMEmitLibcall(I, LC);
1542 }
1543
1544 bool ARMFastISel::SelectBinaryOp(const Instruction *I, unsigned ISDOpcode) {
1545   EVT VT  = TLI.getValueType(I->getType(), true);
1546
1547   // We can get here in the case when we want to use NEON for our fp
1548   // operations, but can't figure out how to. Just use the vfp instructions
1549   // if we have them.
1550   // FIXME: It'd be nice to use NEON instructions.
1551   Type *Ty = I->getType();
1552   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1553   if (isFloat && !Subtarget->hasVFP2())
1554     return false;
1555
1556   unsigned Op1 = getRegForValue(I->getOperand(0));
1557   if (Op1 == 0) return false;
1558
1559   unsigned Op2 = getRegForValue(I->getOperand(1));
1560   if (Op2 == 0) return false;
1561
1562   unsigned Opc;
1563   bool is64bit = VT == MVT::f64 || VT == MVT::i64;
1564   switch (ISDOpcode) {
1565     default: return false;
1566     case ISD::FADD:
1567       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1568       break;
1569     case ISD::FSUB:
1570       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1571       break;
1572     case ISD::FMUL:
1573       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1574       break;
1575   }
1576   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1577   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1578                           TII.get(Opc), ResultReg)
1579                   .addReg(Op1).addReg(Op2));
1580   UpdateValueMap(I, ResultReg);
1581   return true;
1582 }
1583
1584 // Call Handling Code
1585
1586 bool ARMFastISel::FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src,
1587                                  EVT SrcVT, unsigned &ResultReg) {
1588   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
1589                            Src, /*TODO: Kill=*/false);
1590
1591   if (RR != 0) {
1592     ResultReg = RR;
1593     return true;
1594   } else
1595     return false;
1596 }
1597
1598 // This is largely taken directly from CCAssignFnForNode - we don't support
1599 // varargs in FastISel so that part has been removed.
1600 // TODO: We may not support all of this.
1601 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC, bool Return) {
1602   switch (CC) {
1603   default:
1604     llvm_unreachable("Unsupported calling convention");
1605   case CallingConv::Fast:
1606     // Ignore fastcc. Silence compiler warnings.
1607     (void)RetFastCC_ARM_APCS;
1608     (void)FastCC_ARM_APCS;
1609     // Fallthrough
1610   case CallingConv::C:
1611     // Use target triple & subtarget features to do actual dispatch.
1612     if (Subtarget->isAAPCS_ABI()) {
1613       if (Subtarget->hasVFP2() &&
1614           FloatABIType == FloatABI::Hard)
1615         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1616       else
1617         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1618     } else
1619         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1620   case CallingConv::ARM_AAPCS_VFP:
1621     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1622   case CallingConv::ARM_AAPCS:
1623     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1624   case CallingConv::ARM_APCS:
1625     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1626   }
1627 }
1628
1629 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1630                                   SmallVectorImpl<unsigned> &ArgRegs,
1631                                   SmallVectorImpl<MVT> &ArgVTs,
1632                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1633                                   SmallVectorImpl<unsigned> &RegArgs,
1634                                   CallingConv::ID CC,
1635                                   unsigned &NumBytes) {
1636   SmallVector<CCValAssign, 16> ArgLocs;
1637   CCState CCInfo(CC, false, *FuncInfo.MF, TM, ArgLocs, *Context);
1638   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC, false));
1639
1640   // Get a count of how many bytes are to be pushed on the stack.
1641   NumBytes = CCInfo.getNextStackOffset();
1642
1643   // Issue CALLSEQ_START
1644   unsigned AdjStackDown = TII.getCallFrameSetupOpcode();
1645   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1646                           TII.get(AdjStackDown))
1647                   .addImm(NumBytes));
1648
1649   // Process the args.
1650   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1651     CCValAssign &VA = ArgLocs[i];
1652     unsigned Arg = ArgRegs[VA.getValNo()];
1653     MVT ArgVT = ArgVTs[VA.getValNo()];
1654
1655     // We don't handle NEON/vector parameters yet.
1656     if (ArgVT.isVector() || ArgVT.getSizeInBits() > 64)
1657       return false;
1658
1659     // Handle arg promotion, etc.
1660     switch (VA.getLocInfo()) {
1661       case CCValAssign::Full: break;
1662       case CCValAssign::SExt: {
1663         EVT DestVT = VA.getLocVT();
1664         unsigned ResultReg = ARMEmitIntExt(ArgVT, Arg, DestVT,
1665                                            /*isZExt*/false);
1666         assert (ResultReg != 0 && "Failed to emit a sext");
1667         Arg = ResultReg;
1668         break;
1669       }
1670       case CCValAssign::AExt:
1671         // Intentional fall-through.  Handle AExt and ZExt.
1672       case CCValAssign::ZExt: {
1673         EVT DestVT = VA.getLocVT();
1674         unsigned ResultReg = ARMEmitIntExt(ArgVT, Arg, DestVT,
1675                                            /*isZExt*/true);
1676         assert (ResultReg != 0 && "Failed to emit a sext");
1677         Arg = ResultReg;
1678         break;
1679       }
1680       case CCValAssign::BCvt: {
1681         unsigned BC = FastEmit_r(ArgVT, VA.getLocVT(), ISD::BITCAST, Arg,
1682                                  /*TODO: Kill=*/false);
1683         assert(BC != 0 && "Failed to emit a bitcast!");
1684         Arg = BC;
1685         ArgVT = VA.getLocVT();
1686         break;
1687       }
1688       default: llvm_unreachable("Unknown arg promotion!");
1689     }
1690
1691     // Now copy/store arg to correct locations.
1692     if (VA.isRegLoc() && !VA.needsCustom()) {
1693       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1694               VA.getLocReg())
1695         .addReg(Arg);
1696       RegArgs.push_back(VA.getLocReg());
1697     } else if (VA.needsCustom()) {
1698       // TODO: We need custom lowering for vector (v2f64) args.
1699       if (VA.getLocVT() != MVT::f64) return false;
1700
1701       CCValAssign &NextVA = ArgLocs[++i];
1702
1703       // TODO: Only handle register args for now.
1704       if(!(VA.isRegLoc() && NextVA.isRegLoc())) return false;
1705
1706       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1707                               TII.get(ARM::VMOVRRD), VA.getLocReg())
1708                       .addReg(NextVA.getLocReg(), RegState::Define)
1709                       .addReg(Arg));
1710       RegArgs.push_back(VA.getLocReg());
1711       RegArgs.push_back(NextVA.getLocReg());
1712     } else {
1713       assert(VA.isMemLoc());
1714       // Need to store on the stack.
1715       Address Addr;
1716       Addr.BaseType = Address::RegBase;
1717       Addr.Base.Reg = ARM::SP;
1718       Addr.Offset = VA.getLocMemOffset();
1719
1720       if (!ARMEmitStore(ArgVT, Arg, Addr)) return false;
1721     }
1722   }
1723   return true;
1724 }
1725
1726 bool ARMFastISel::FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
1727                              const Instruction *I, CallingConv::ID CC,
1728                              unsigned &NumBytes) {
1729   // Issue CALLSEQ_END
1730   unsigned AdjStackUp = TII.getCallFrameDestroyOpcode();
1731   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1732                           TII.get(AdjStackUp))
1733                   .addImm(NumBytes).addImm(0));
1734
1735   // Now the return value.
1736   if (RetVT != MVT::isVoid) {
1737     SmallVector<CCValAssign, 16> RVLocs;
1738     CCState CCInfo(CC, false, *FuncInfo.MF, TM, RVLocs, *Context);
1739     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true));
1740
1741     // Copy all of the result registers out of their specified physreg.
1742     if (RVLocs.size() == 2 && RetVT == MVT::f64) {
1743       // For this move we copy into two registers and then move into the
1744       // double fp reg we want.
1745       EVT DestVT = RVLocs[0].getValVT();
1746       TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
1747       unsigned ResultReg = createResultReg(DstRC);
1748       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1749                               TII.get(ARM::VMOVDRR), ResultReg)
1750                       .addReg(RVLocs[0].getLocReg())
1751                       .addReg(RVLocs[1].getLocReg()));
1752
1753       UsedRegs.push_back(RVLocs[0].getLocReg());
1754       UsedRegs.push_back(RVLocs[1].getLocReg());
1755
1756       // Finally update the result.
1757       UpdateValueMap(I, ResultReg);
1758     } else {
1759       assert(RVLocs.size() == 1 &&"Can't handle non-double multi-reg retvals!");
1760       EVT CopyVT = RVLocs[0].getValVT();
1761
1762       // Special handling for extended integers.
1763       if (RetVT == MVT::i1 || RetVT == MVT::i8 || RetVT == MVT::i16)
1764         CopyVT = MVT::i32;
1765
1766       TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1767
1768       unsigned ResultReg = createResultReg(DstRC);
1769       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1770               ResultReg).addReg(RVLocs[0].getLocReg());
1771       UsedRegs.push_back(RVLocs[0].getLocReg());
1772
1773       // Finally update the result.
1774       UpdateValueMap(I, ResultReg);
1775     }
1776   }
1777
1778   return true;
1779 }
1780
1781 bool ARMFastISel::SelectRet(const Instruction *I) {
1782   const ReturnInst *Ret = cast<ReturnInst>(I);
1783   const Function &F = *I->getParent()->getParent();
1784
1785   if (!FuncInfo.CanLowerReturn)
1786     return false;
1787
1788   if (F.isVarArg())
1789     return false;
1790
1791   CallingConv::ID CC = F.getCallingConv();
1792   if (Ret->getNumOperands() > 0) {
1793     SmallVector<ISD::OutputArg, 4> Outs;
1794     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
1795                   Outs, TLI);
1796
1797     // Analyze operands of the call, assigning locations to each operand.
1798     SmallVector<CCValAssign, 16> ValLocs;
1799     CCState CCInfo(CC, F.isVarArg(), *FuncInfo.MF, TM, ValLocs,I->getContext());
1800     CCInfo.AnalyzeReturn(Outs, CCAssignFnForCall(CC, true /* is Ret */));
1801
1802     const Value *RV = Ret->getOperand(0);
1803     unsigned Reg = getRegForValue(RV);
1804     if (Reg == 0)
1805       return false;
1806
1807     // Only handle a single return value for now.
1808     if (ValLocs.size() != 1)
1809       return false;
1810
1811     CCValAssign &VA = ValLocs[0];
1812
1813     // Don't bother handling odd stuff for now.
1814     if (VA.getLocInfo() != CCValAssign::Full)
1815       return false;
1816     // Only handle register returns for now.
1817     if (!VA.isRegLoc())
1818       return false;
1819
1820     unsigned SrcReg = Reg + VA.getValNo();
1821     EVT RVVT = TLI.getValueType(RV->getType());
1822     EVT DestVT = VA.getValVT();
1823     // Special handling for extended integers.
1824     if (RVVT != DestVT) {
1825       if (RVVT != MVT::i1 && RVVT != MVT::i8 && RVVT != MVT::i16)
1826         return false;
1827
1828       if (!Outs[0].Flags.isZExt() && !Outs[0].Flags.isSExt())
1829         return false;
1830
1831       assert(DestVT == MVT::i32 && "ARM should always ext to i32");
1832
1833       bool isZExt = Outs[0].Flags.isZExt();
1834       unsigned ResultReg = ARMEmitIntExt(RVVT, SrcReg, DestVT, isZExt);
1835       if (ResultReg == 0) return false;
1836       SrcReg = ResultReg;
1837     }
1838
1839     // Make the copy.
1840     unsigned DstReg = VA.getLocReg();
1841     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
1842     // Avoid a cross-class copy. This is very unlikely.
1843     if (!SrcRC->contains(DstReg))
1844       return false;
1845     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1846             DstReg).addReg(SrcReg);
1847
1848     // Mark the register as live out of the function.
1849     MRI.addLiveOut(VA.getLocReg());
1850   }
1851
1852   unsigned RetOpc = isThumb2 ? ARM::tBX_RET : ARM::BX_RET;
1853   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1854                           TII.get(RetOpc)));
1855   return true;
1856 }
1857
1858 unsigned ARMFastISel::ARMSelectCallOp(const GlobalValue *GV) {
1859
1860   // Darwin needs the r9 versions of the opcodes.
1861   bool isDarwin = Subtarget->isTargetDarwin();
1862   if (isThumb2) {
1863     return isDarwin ? ARM::tBLr9 : ARM::tBL;
1864   } else  {
1865     return isDarwin ? ARM::BLr9 : ARM::BL;
1866   }
1867 }
1868
1869 // A quick function that will emit a call for a named libcall in F with the
1870 // vector of passed arguments for the Instruction in I. We can assume that we
1871 // can emit a call for any libcall we can produce. This is an abridged version
1872 // of the full call infrastructure since we won't need to worry about things
1873 // like computed function pointers or strange arguments at call sites.
1874 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
1875 // with X86.
1876 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
1877   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
1878
1879   // Handle *simple* calls for now.
1880   Type *RetTy = I->getType();
1881   MVT RetVT;
1882   if (RetTy->isVoidTy())
1883     RetVT = MVT::isVoid;
1884   else if (!isTypeLegal(RetTy, RetVT))
1885     return false;
1886
1887   // TODO: For now if we have long calls specified we don't handle the call.
1888   if (EnableARMLongCalls) return false;
1889
1890   // Set up the argument vectors.
1891   SmallVector<Value*, 8> Args;
1892   SmallVector<unsigned, 8> ArgRegs;
1893   SmallVector<MVT, 8> ArgVTs;
1894   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1895   Args.reserve(I->getNumOperands());
1896   ArgRegs.reserve(I->getNumOperands());
1897   ArgVTs.reserve(I->getNumOperands());
1898   ArgFlags.reserve(I->getNumOperands());
1899   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
1900     Value *Op = I->getOperand(i);
1901     unsigned Arg = getRegForValue(Op);
1902     if (Arg == 0) return false;
1903
1904     Type *ArgTy = Op->getType();
1905     MVT ArgVT;
1906     if (!isTypeLegal(ArgTy, ArgVT)) return false;
1907
1908     ISD::ArgFlagsTy Flags;
1909     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1910     Flags.setOrigAlign(OriginalAlignment);
1911
1912     Args.push_back(Op);
1913     ArgRegs.push_back(Arg);
1914     ArgVTs.push_back(ArgVT);
1915     ArgFlags.push_back(Flags);
1916   }
1917
1918   // Handle the arguments now that we've gotten them.
1919   SmallVector<unsigned, 4> RegArgs;
1920   unsigned NumBytes;
1921   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1922     return false;
1923
1924   // Issue the call, BLr9 for darwin, BL otherwise.
1925   // TODO: Turn this into the table of arm call ops.
1926   MachineInstrBuilder MIB;
1927   unsigned CallOpc = ARMSelectCallOp(NULL);
1928   if(isThumb2)
1929     // Explicitly adding the predicate here.
1930     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1931                          TII.get(CallOpc)))
1932                          .addExternalSymbol(TLI.getLibcallName(Call));
1933   else
1934     // Explicitly adding the predicate here.
1935     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1936                          TII.get(CallOpc))
1937           .addExternalSymbol(TLI.getLibcallName(Call)));
1938
1939   // Add implicit physical register uses to the call.
1940   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1941     MIB.addReg(RegArgs[i]);
1942
1943   // Finish off the call including any return values.
1944   SmallVector<unsigned, 4> UsedRegs;
1945   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
1946
1947   // Set all unused physreg defs as dead.
1948   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1949
1950   return true;
1951 }
1952
1953 bool ARMFastISel::SelectCall(const Instruction *I) {
1954   const CallInst *CI = cast<CallInst>(I);
1955   const Value *Callee = CI->getCalledValue();
1956
1957   // Can't handle inline asm or worry about intrinsics yet.
1958   if (isa<InlineAsm>(Callee) || isa<IntrinsicInst>(CI)) return false;
1959
1960   // Only handle global variable Callees.
1961   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1962   if (!GV)
1963     return false;
1964
1965   // Check the calling convention.
1966   ImmutableCallSite CS(CI);
1967   CallingConv::ID CC = CS.getCallingConv();
1968
1969   // TODO: Avoid some calling conventions?
1970
1971   // Let SDISel handle vararg functions.
1972   PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1973   FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1974   if (FTy->isVarArg())
1975     return false;
1976
1977   // Handle *simple* calls for now.
1978   Type *RetTy = I->getType();
1979   MVT RetVT;
1980   if (RetTy->isVoidTy())
1981     RetVT = MVT::isVoid;
1982   else if (!isTypeLegal(RetTy, RetVT) && RetVT != MVT::i16 &&
1983            RetVT != MVT::i8  && RetVT != MVT::i1)
1984     return false;
1985
1986   // TODO: For now if we have long calls specified we don't handle the call.
1987   if (EnableARMLongCalls) return false;
1988
1989   // Set up the argument vectors.
1990   SmallVector<Value*, 8> Args;
1991   SmallVector<unsigned, 8> ArgRegs;
1992   SmallVector<MVT, 8> ArgVTs;
1993   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1994   Args.reserve(CS.arg_size());
1995   ArgRegs.reserve(CS.arg_size());
1996   ArgVTs.reserve(CS.arg_size());
1997   ArgFlags.reserve(CS.arg_size());
1998   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1999        i != e; ++i) {
2000     unsigned Arg = getRegForValue(*i);
2001
2002     if (Arg == 0)
2003       return false;
2004     ISD::ArgFlagsTy Flags;
2005     unsigned AttrInd = i - CS.arg_begin() + 1;
2006     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
2007       Flags.setSExt();
2008     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
2009       Flags.setZExt();
2010
2011     // FIXME: Only handle *easy* calls for now.
2012     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
2013         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
2014         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
2015         CS.paramHasAttr(AttrInd, Attribute::ByVal))
2016       return false;
2017
2018     Type *ArgTy = (*i)->getType();
2019     MVT ArgVT;
2020     if (!isTypeLegal(ArgTy, ArgVT) && ArgVT != MVT::i16 && ArgVT != MVT::i8 &&
2021         ArgVT != MVT::i1)
2022       return false;
2023     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
2024     Flags.setOrigAlign(OriginalAlignment);
2025
2026     Args.push_back(*i);
2027     ArgRegs.push_back(Arg);
2028     ArgVTs.push_back(ArgVT);
2029     ArgFlags.push_back(Flags);
2030   }
2031
2032   // Handle the arguments now that we've gotten them.
2033   SmallVector<unsigned, 4> RegArgs;
2034   unsigned NumBytes;
2035   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
2036     return false;
2037
2038   // Issue the call, BLr9 for darwin, BL otherwise.
2039   // TODO: Turn this into the table of arm call ops.
2040   MachineInstrBuilder MIB;
2041   unsigned CallOpc = ARMSelectCallOp(GV);
2042   // Explicitly adding the predicate here.
2043   if(isThumb2)
2044     // Explicitly adding the predicate here.
2045     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2046                          TII.get(CallOpc)))
2047           .addGlobalAddress(GV, 0, 0);
2048   else
2049     // Explicitly adding the predicate here.
2050     MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
2051                          TII.get(CallOpc))
2052           .addGlobalAddress(GV, 0, 0));
2053
2054   // Add implicit physical register uses to the call.
2055   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
2056     MIB.addReg(RegArgs[i]);
2057
2058   // Finish off the call including any return values.
2059   SmallVector<unsigned, 4> UsedRegs;
2060   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
2061
2062   // Set all unused physreg defs as dead.
2063   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
2064
2065   return true;
2066 }
2067
2068 bool ARMFastISel::SelectTrunc(const Instruction *I) {
2069   // The high bits for a type smaller than the register size are assumed to be
2070   // undefined.
2071   Value *Op = I->getOperand(0);
2072
2073   EVT SrcVT, DestVT;
2074   SrcVT = TLI.getValueType(Op->getType(), true);
2075   DestVT = TLI.getValueType(I->getType(), true);
2076
2077   if (SrcVT != MVT::i32 && SrcVT != MVT::i16 && SrcVT != MVT::i8)
2078     return false;
2079   if (DestVT != MVT::i16 && DestVT != MVT::i8 && DestVT != MVT::i1)
2080     return false;
2081
2082   unsigned SrcReg = getRegForValue(Op);
2083   if (!SrcReg) return false;
2084
2085   // Because the high bits are undefined, a truncate doesn't generate
2086   // any code.
2087   UpdateValueMap(I, SrcReg);
2088   return true;
2089 }
2090
2091 unsigned ARMFastISel::ARMEmitIntExt(EVT SrcVT, unsigned SrcReg, EVT DestVT,
2092                                     bool isZExt) {
2093   if (DestVT != MVT::i32 && DestVT != MVT::i16 && DestVT != MVT::i8)
2094     return 0;
2095
2096   unsigned Opc;
2097   bool isBoolZext = false;
2098   if (!SrcVT.isSimple()) return 0;
2099   switch (SrcVT.getSimpleVT().SimpleTy) {
2100   default: return 0;
2101   case MVT::i16:
2102     if (!Subtarget->hasV6Ops()) return 0;
2103     if (isZExt)
2104       Opc = isThumb2 ? ARM::t2UXTH : ARM::UXTH;
2105     else
2106       Opc = isThumb2 ? ARM::t2SXTH : ARM::SXTH;
2107     break;
2108   case MVT::i8:
2109     if (!Subtarget->hasV6Ops()) return 0;
2110     if (isZExt)
2111       Opc = isThumb2 ? ARM::t2UXTB : ARM::UXTB;
2112     else
2113       Opc = isThumb2 ? ARM::t2SXTB : ARM::SXTB;
2114     break;
2115   case MVT::i1:
2116     if (isZExt) {
2117       Opc = isThumb2 ? ARM::t2ANDri : ARM::ANDri;
2118       isBoolZext = true;
2119       break;
2120     }
2121     return 0;
2122   }
2123
2124   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::i32));
2125   MachineInstrBuilder MIB;
2126   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), ResultReg)
2127         .addReg(SrcReg);
2128   if (isBoolZext)
2129     MIB.addImm(1);
2130   else
2131     MIB.addImm(0);
2132   AddOptionalDefs(MIB);
2133   return ResultReg;
2134 }
2135
2136 bool ARMFastISel::SelectIntExt(const Instruction *I) {
2137   // On ARM, in general, integer casts don't involve legal types; this code
2138   // handles promotable integers.
2139   // FIXME: We could save an instruction in many cases by special-casing
2140   // load instructions.
2141   Type *DestTy = I->getType();
2142   Value *Src = I->getOperand(0);
2143   Type *SrcTy = Src->getType();
2144
2145   EVT SrcVT, DestVT;
2146   SrcVT = TLI.getValueType(SrcTy, true);
2147   DestVT = TLI.getValueType(DestTy, true);
2148
2149   bool isZExt = isa<ZExtInst>(I);
2150   unsigned SrcReg = getRegForValue(Src);
2151   if (!SrcReg) return false;
2152
2153   unsigned ResultReg = ARMEmitIntExt(SrcVT, SrcReg, DestVT, isZExt);
2154   if (ResultReg == 0) return false;
2155   UpdateValueMap(I, ResultReg);
2156   return true;
2157 }
2158
2159 // TODO: SoftFP support.
2160 bool ARMFastISel::TargetSelectInstruction(const Instruction *I) {
2161
2162   switch (I->getOpcode()) {
2163     case Instruction::Load:
2164       return SelectLoad(I);
2165     case Instruction::Store:
2166       return SelectStore(I);
2167     case Instruction::Br:
2168       return SelectBranch(I);
2169     case Instruction::ICmp:
2170     case Instruction::FCmp:
2171       return SelectCmp(I);
2172     case Instruction::FPExt:
2173       return SelectFPExt(I);
2174     case Instruction::FPTrunc:
2175       return SelectFPTrunc(I);
2176     case Instruction::SIToFP:
2177       return SelectSIToFP(I);
2178     case Instruction::FPToSI:
2179       return SelectFPToSI(I);
2180     case Instruction::FAdd:
2181       return SelectBinaryOp(I, ISD::FADD);
2182     case Instruction::FSub:
2183       return SelectBinaryOp(I, ISD::FSUB);
2184     case Instruction::FMul:
2185       return SelectBinaryOp(I, ISD::FMUL);
2186     case Instruction::SDiv:
2187       return SelectSDiv(I);
2188     case Instruction::SRem:
2189       return SelectSRem(I);
2190     case Instruction::Call:
2191       return SelectCall(I);
2192     case Instruction::Select:
2193       return SelectSelect(I);
2194     case Instruction::Ret:
2195       return SelectRet(I);
2196     case Instruction::Trunc:
2197       return SelectTrunc(I);
2198     case Instruction::ZExt:
2199     case Instruction::SExt:
2200       return SelectIntExt(I);
2201     default: break;
2202   }
2203   return false;
2204 }
2205
2206 namespace llvm {
2207   llvm::FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo) {
2208     // Completely untested on non-darwin.
2209     const TargetMachine &TM = funcInfo.MF->getTarget();
2210
2211     // Darwin and thumb1 only for now.
2212     const ARMSubtarget *Subtarget = &TM.getSubtarget<ARMSubtarget>();
2213     if (Subtarget->isTargetDarwin() && !Subtarget->isThumb1Only() &&
2214         !DisableARMFastISel)
2215       return new ARMFastISel(funcInfo);
2216     return 0;
2217   }
2218 }