lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMTargetMachine.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMConstantPoolValue.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/IntrinsicInst.h"
  28 #include "llvm/Module.h"
  29 #include "llvm/CodeGen/Analysis.h"
  30 #include "llvm/CodeGen/FastISel.h"
  31 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineConstantPool.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineMemOperand.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/Support/CallSite.h"
  40 #include "llvm/Support/CommandLine.h"
  41 #include "llvm/Support/ErrorHandling.h"
  42 #include "llvm/Support/GetElementPtrTypeIterator.h"
  43 #include "llvm/Target/TargetData.h"
  44 #include "llvm/Target/TargetInstrInfo.h"
  45 #include "llvm/Target/TargetLowering.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 using namespace llvm;
  49
  50 static cl::opt<bool>
  51 DisableARMFastISel("disable-arm-fast-isel",
  52                     cl::desc("Turn off experimental ARM fast-isel support"),
  53                     cl::init(false), cl::Hidden);
  54
  55 namespace {
  56
  57 class ARMFastISel : public FastISel {
  58
  59   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  60   /// make the right decision when generating code for different targets.
  61   const ARMSubtarget *Subtarget;
  62   const TargetMachine &TM;
  63   const TargetInstrInfo &TII;
  64   const TargetLowering &TLI;
  65   ARMFunctionInfo *AFI;
  66
  67   // Convenience variables to avoid some queries.
  68   bool isThumb;
  69   LLVMContext *Context;
  70
  71   public:
  72     explicit ARMFastISel(FunctionLoweringInfo &funcInfo)
  73     : FastISel(funcInfo),
  74       TM(funcInfo.MF->getTarget()),
  75       TII(*TM.getInstrInfo()),
  76       TLI(*TM.getTargetLowering()) {
  77       Subtarget = &TM.getSubtarget<ARMSubtarget>();
  78       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
  79       isThumb = AFI->isThumbFunction();
  80       Context = &funcInfo.Fn->getContext();
  81     }
  82
  83     // Code from FastISel.cpp.
  84     virtual unsigned FastEmitInst_(unsigned MachineInstOpcode,
  85                                    const TargetRegisterClass *RC);
  86     virtual unsigned FastEmitInst_r(unsigned MachineInstOpcode,
  87                                     const TargetRegisterClass *RC,
  88                                     unsigned Op0, bool Op0IsKill);
  89     virtual unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
  90                                      const TargetRegisterClass *RC,
  91                                      unsigned Op0, bool Op0IsKill,
  92                                      unsigned Op1, bool Op1IsKill);
  93     virtual unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
  94                                      const TargetRegisterClass *RC,
  95                                      unsigned Op0, bool Op0IsKill,
  96                                      uint64_t Imm);
  97     virtual unsigned FastEmitInst_rf(unsigned MachineInstOpcode,
  98                                      const TargetRegisterClass *RC,
  99                                      unsigned Op0, bool Op0IsKill,
 100                                      const ConstantFP *FPImm);
 101     virtual unsigned FastEmitInst_i(unsigned MachineInstOpcode,
 102                                     const TargetRegisterClass *RC,
 103                                     uint64_t Imm);
 104     virtual unsigned FastEmitInst_rri(unsigned MachineInstOpcode,
 105                                       const TargetRegisterClass *RC,
 106                                       unsigned Op0, bool Op0IsKill,
 107                                       unsigned Op1, bool Op1IsKill,
 108                                       uint64_t Imm);
 109     virtual unsigned FastEmitInst_extractsubreg(MVT RetVT,
 110                                                 unsigned Op0, bool Op0IsKill,
 111                                                 uint32_t Idx);
 112
 113     // Backend specific FastISel code.
 114     virtual bool TargetSelectInstruction(const Instruction *I);
 115     virtual unsigned TargetMaterializeConstant(const Constant *C);
 116     virtual unsigned TargetMaterializeAlloca(const AllocaInst *AI);
 117
 118   #include "ARMGenFastISel.inc"
 119
 120     // Instruction selection routines.
 121   private:
 122     bool SelectLoad(const Instruction *I);
 123     bool SelectStore(const Instruction *I);
 124     bool SelectBranch(const Instruction *I);
 125     bool SelectCmp(const Instruction *I);
 126     bool SelectFPExt(const Instruction *I);
 127     bool SelectFPTrunc(const Instruction *I);
 128     bool SelectBinaryOp(const Instruction *I, unsigned ISDOpcode);
 129     bool SelectSIToFP(const Instruction *I);
 130     bool SelectFPToSI(const Instruction *I);
 131     bool SelectSDiv(const Instruction *I);
 132     bool SelectSRem(const Instruction *I);
 133     bool SelectCall(const Instruction *I);
 134     bool SelectSelect(const Instruction *I);
 135     bool SelectRet(const Instruction *I);
 136
 137     // Utility routines.
 138   private:
 139     bool isTypeLegal(const Type *Ty, MVT &VT);
 140     bool isLoadTypeLegal(const Type *Ty, MVT &VT);
 141     bool ARMEmitLoad(EVT VT, unsigned &ResultReg, unsigned Base, int Offset);
 142     bool ARMEmitStore(EVT VT, unsigned SrcReg, unsigned Base, int Offset);
 143     bool ARMComputeRegOffset(const Value *Obj, unsigned &Base, int &Offset);
 144     void ARMSimplifyRegOffset(unsigned &Base, int &Offset, EVT VT);
 145     unsigned ARMMaterializeFP(const ConstantFP *CFP, EVT VT);
 146     unsigned ARMMaterializeInt(const Constant *C, EVT VT);
 147     unsigned ARMMaterializeGV(const GlobalValue *GV, EVT VT);
 148     unsigned ARMMoveToFPReg(EVT VT, unsigned SrcReg);
 149     unsigned ARMMoveToIntReg(EVT VT, unsigned SrcReg);
 150
 151     // Call handling routines.
 152   private:
 153     bool FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
 154                         unsigned &ResultReg);
 155     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool Return);
 156     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 157                          SmallVectorImpl<unsigned> &ArgRegs,
 158                          SmallVectorImpl<MVT> &ArgVTs,
 159                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 160                          SmallVectorImpl<unsigned> &RegArgs,
 161                          CallingConv::ID CC,
 162                          unsigned &NumBytes);
 163     bool FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 164                     const Instruction *I, CallingConv::ID CC,
 165                     unsigned &NumBytes);
 166     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 167
 168     // OptionalDef handling routines.
 169   private:
 170     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 171     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 172 };
 173
 174 } // end anonymous namespace
 175
 176 #include "ARMGenCallingConv.inc"
 177
 178 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 179 // we don't care about implicit defs here, just places we'll need to add a
 180 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 181 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 182   const TargetInstrDesc &TID = MI->getDesc();
 183   if (!TID.hasOptionalDef())
 184     return false;
 185
 186   // Look to see if our OptionalDef is defining CPSR or CCR.
 187   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 188     const MachineOperand &MO = MI->getOperand(i);
 189     if (!MO.isReg() || !MO.isDef()) continue;
 190     if (MO.getReg() == ARM::CPSR)
 191       *CPSR = true;
 192   }
 193   return true;
 194 }
 195
 196 // If the machine is predicable go ahead and add the predicate operands, if
 197 // it needs default CC operands add those.
 198 // TODO: If we want to support thumb1 then we'll need to deal with optional
 199 // CPSR defs that need to be added before the remaining operands. See s_cc_out
 200 // for descriptions why.
 201 const MachineInstrBuilder &
 202 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 203   MachineInstr *MI = &*MIB;
 204
 205   // Do we use a predicate?
 206   if (TII.isPredicable(MI))
 207     AddDefaultPred(MIB);
 208
 209   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 210   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 211   bool CPSR = false;
 212   if (DefinesOptionalPredicate(MI, &CPSR)) {
 213     if (CPSR)
 214       AddDefaultT1CC(MIB);
 215     else
 216       AddDefaultCC(MIB);
 217   }
 218   return MIB;
 219 }
 220
 221 unsigned ARMFastISel::FastEmitInst_(unsigned MachineInstOpcode,
 222                                     const TargetRegisterClass* RC) {
 223   unsigned ResultReg = createResultReg(RC);
 224   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 225
 226   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg));
 227   return ResultReg;
 228 }
 229
 230 unsigned ARMFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 231                                      const TargetRegisterClass *RC,
 232                                      unsigned Op0, bool Op0IsKill) {
 233   unsigned ResultReg = createResultReg(RC);
 234   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 235
 236   if (II.getNumDefs() >= 1)
 237     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 238                    .addReg(Op0, Op0IsKill * RegState::Kill));
 239   else {
 240     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 241                    .addReg(Op0, Op0IsKill * RegState::Kill));
 242     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 243                    TII.get(TargetOpcode::COPY), ResultReg)
 244                    .addReg(II.ImplicitDefs[0]));
 245   }
 246   return ResultReg;
 247 }
 248
 249 unsigned ARMFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 250                                       const TargetRegisterClass *RC,
 251                                       unsigned Op0, bool Op0IsKill,
 252                                       unsigned Op1, bool Op1IsKill) {
 253   unsigned ResultReg = createResultReg(RC);
 254   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 255
 256   if (II.getNumDefs() >= 1)
 257     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 258                    .addReg(Op0, Op0IsKill * RegState::Kill)
 259                    .addReg(Op1, Op1IsKill * RegState::Kill));
 260   else {
 261     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 262                    .addReg(Op0, Op0IsKill * RegState::Kill)
 263                    .addReg(Op1, Op1IsKill * RegState::Kill));
 264     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 265                            TII.get(TargetOpcode::COPY), ResultReg)
 266                    .addReg(II.ImplicitDefs[0]));
 267   }
 268   return ResultReg;
 269 }
 270
 271 unsigned ARMFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 272                                       const TargetRegisterClass *RC,
 273                                       unsigned Op0, bool Op0IsKill,
 274                                       uint64_t Imm) {
 275   unsigned ResultReg = createResultReg(RC);
 276   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 277
 278   if (II.getNumDefs() >= 1)
 279     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 280                    .addReg(Op0, Op0IsKill * RegState::Kill)
 281                    .addImm(Imm));
 282   else {
 283     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 284                    .addReg(Op0, Op0IsKill * RegState::Kill)
 285                    .addImm(Imm));
 286     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 287                            TII.get(TargetOpcode::COPY), ResultReg)
 288                    .addReg(II.ImplicitDefs[0]));
 289   }
 290   return ResultReg;
 291 }
 292
 293 unsigned ARMFastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 294                                       const TargetRegisterClass *RC,
 295                                       unsigned Op0, bool Op0IsKill,
 296                                       const ConstantFP *FPImm) {
 297   unsigned ResultReg = createResultReg(RC);
 298   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 299
 300   if (II.getNumDefs() >= 1)
 301     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 302                    .addReg(Op0, Op0IsKill * RegState::Kill)
 303                    .addFPImm(FPImm));
 304   else {
 305     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 306                    .addReg(Op0, Op0IsKill * RegState::Kill)
 307                    .addFPImm(FPImm));
 308     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 309                            TII.get(TargetOpcode::COPY), ResultReg)
 310                    .addReg(II.ImplicitDefs[0]));
 311   }
 312   return ResultReg;
 313 }
 314
 315 unsigned ARMFastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 316                                        const TargetRegisterClass *RC,
 317                                        unsigned Op0, bool Op0IsKill,
 318                                        unsigned Op1, bool Op1IsKill,
 319                                        uint64_t Imm) {
 320   unsigned ResultReg = createResultReg(RC);
 321   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 322
 323   if (II.getNumDefs() >= 1)
 324     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 325                    .addReg(Op0, Op0IsKill * RegState::Kill)
 326                    .addReg(Op1, Op1IsKill * RegState::Kill)
 327                    .addImm(Imm));
 328   else {
 329     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 330                    .addReg(Op0, Op0IsKill * RegState::Kill)
 331                    .addReg(Op1, Op1IsKill * RegState::Kill)
 332                    .addImm(Imm));
 333     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 334                            TII.get(TargetOpcode::COPY), ResultReg)
 335                    .addReg(II.ImplicitDefs[0]));
 336   }
 337   return ResultReg;
 338 }
 339
 340 unsigned ARMFastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 341                                      const TargetRegisterClass *RC,
 342                                      uint64_t Imm) {
 343   unsigned ResultReg = createResultReg(RC);
 344   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 345
 346   if (II.getNumDefs() >= 1)
 347     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 348                    .addImm(Imm));
 349   else {
 350     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 351                    .addImm(Imm));
 352     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 353                            TII.get(TargetOpcode::COPY), ResultReg)
 354                    .addReg(II.ImplicitDefs[0]));
 355   }
 356   return ResultReg;
 357 }
 358
 359 unsigned ARMFastISel::FastEmitInst_extractsubreg(MVT RetVT,
 360                                                  unsigned Op0, bool Op0IsKill,
 361                                                  uint32_t Idx) {
 362   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 363   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
 364          "Cannot yet extract from physregs");
 365   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 366                          DL, TII.get(TargetOpcode::COPY), ResultReg)
 367                  .addReg(Op0, getKillRegState(Op0IsKill), Idx));
 368   return ResultReg;
 369 }
 370
 371 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 372 // checks from the various callers.
 373 unsigned ARMFastISel::ARMMoveToFPReg(EVT VT, unsigned SrcReg) {
 374   if (VT == MVT::f64) return 0;
 375
 376   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 377   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 378                           TII.get(ARM::VMOVRS), MoveReg)
 379                   .addReg(SrcReg));
 380   return MoveReg;
 381 }
 382
 383 unsigned ARMFastISel::ARMMoveToIntReg(EVT VT, unsigned SrcReg) {
 384   if (VT == MVT::i64) return 0;
 385
 386   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 387   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 388                           TII.get(ARM::VMOVSR), MoveReg)
 389                   .addReg(SrcReg));
 390   return MoveReg;
 391 }
 392
 393 // For double width floating point we need to materialize two constants
 394 // (the high and the low) into integer registers then use a move to get
 395 // the combined constant into an FP reg.
 396 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, EVT VT) {
 397   const APFloat Val = CFP->getValueAPF();
 398   bool is64bit = VT == MVT::f64;
 399
 400   // This checks to see if we can use VFP3 instructions to materialize
 401   // a constant, otherwise we have to go through the constant pool.
 402   if (TLI.isFPImmLegal(Val, VT)) {
 403     unsigned Opc = is64bit ? ARM::FCONSTD : ARM::FCONSTS;
 404     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 405     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 406                             DestReg)
 407                     .addFPImm(CFP));
 408     return DestReg;
 409   }
 410
 411   // Require VFP2 for loading fp constants.
 412   if (!Subtarget->hasVFP2()) return false;
 413
 414   // MachineConstantPool wants an explicit alignment.
 415   unsigned Align = TD.getPrefTypeAlignment(CFP->getType());
 416   if (Align == 0) {
 417     // TODO: Figure out if this is correct.
 418     Align = TD.getTypeAllocSize(CFP->getType());
 419   }
 420   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 421   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 422   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 423
 424   // The extra reg is for addrmode5.
 425   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 426                           DestReg)
 427                   .addConstantPoolIndex(Idx)
 428                   .addReg(0));
 429   return DestReg;
 430 }
 431
 432 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, EVT VT) {
 433
 434   // For now 32-bit only.
 435   if (VT != MVT::i32) return false;
 436
 437   // MachineConstantPool wants an explicit alignment.
 438   unsigned Align = TD.getPrefTypeAlignment(C->getType());
 439   if (Align == 0) {
 440     // TODO: Figure out if this is correct.
 441     Align = TD.getTypeAllocSize(C->getType());
 442   }
 443   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 444   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 445
 446   if (isThumb)
 447     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 448                             TII.get(ARM::t2LDRpci), DestReg)
 449                     .addConstantPoolIndex(Idx));
 450   else
 451     // The extra reg and immediate are for addrmode2.
 452     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 453                             TII.get(ARM::LDRcp), DestReg)
 454                     .addConstantPoolIndex(Idx)
 455                     .addImm(0));
 456
 457   return DestReg;
 458 }
 459
 460 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, EVT VT) {
 461   // For now 32-bit only.
 462   if (VT != MVT::i32) return 0;
 463
 464   Reloc::Model RelocM = TM.getRelocationModel();
 465
 466   // TODO: No external globals for now.
 467   if (Subtarget->GVIsIndirectSymbol(GV, RelocM)) return 0;
 468
 469   // TODO: Need more magic for ARM PIC.
 470   if (!isThumb && (RelocM == Reloc::PIC_)) return 0;
 471
 472   // MachineConstantPool wants an explicit alignment.
 473   unsigned Align = TD.getPrefTypeAlignment(GV->getType());
 474   if (Align == 0) {
 475     // TODO: Figure out if this is correct.
 476     Align = TD.getTypeAllocSize(GV->getType());
 477   }
 478
 479   // Grab index.
 480   unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb() ? 4 : 8);
 481   unsigned Id = AFI->createConstPoolEntryUId();
 482   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, Id,
 483                                                        ARMCP::CPValue, PCAdj);
 484   unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 485
 486   // Load value.
 487   MachineInstrBuilder MIB;
 488   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 489   if (isThumb) {
 490     unsigned Opc = (RelocM != Reloc::PIC_) ? ARM::t2LDRpci : ARM::t2LDRpci_pic;
 491     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), DestReg)
 492           .addConstantPoolIndex(Idx);
 493     if (RelocM == Reloc::PIC_)
 494       MIB.addImm(Id);
 495   } else {
 496     // The extra reg and immediate are for addrmode2.
 497     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRcp),
 498                   DestReg)
 499           .addConstantPoolIndex(Idx)
 500           .addReg(0).addImm(0);
 501   }
 502   AddOptionalDefs(MIB);
 503   return DestReg;
 504 }
 505
 506 unsigned ARMFastISel::TargetMaterializeConstant(const Constant *C) {
 507   EVT VT = TLI.getValueType(C->getType(), true);
 508
 509   // Only handle simple types.
 510   if (!VT.isSimple()) return 0;
 511
 512   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 513     return ARMMaterializeFP(CFP, VT);
 514   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 515     return ARMMaterializeGV(GV, VT);
 516   else if (isa<ConstantInt>(C))
 517     return ARMMaterializeInt(C, VT);
 518
 519   return 0;
 520 }
 521
 522 unsigned ARMFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 523   // Don't handle dynamic allocas.
 524   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 525
 526   MVT VT;
 527   if (!isLoadTypeLegal(AI->getType(), VT)) return false;
 528
 529   DenseMap<const AllocaInst*, int>::iterator SI =
 530     FuncInfo.StaticAllocaMap.find(AI);
 531
 532   // This will get lowered later into the correct offsets and registers
 533   // via rewriteXFrameIndex.
 534   if (SI != FuncInfo.StaticAllocaMap.end()) {
 535     TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 536     unsigned ResultReg = createResultReg(RC);
 537     unsigned Opc = isThumb ? ARM::t2ADDri : ARM::ADDri;
 538     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 539                             TII.get(Opc), ResultReg)
 540                             .addFrameIndex(SI->second)
 541                             .addImm(0));
 542     return ResultReg;
 543   }
 544
 545   return 0;
 546 }
 547
 548 bool ARMFastISel::isTypeLegal(const Type *Ty, MVT &VT) {
 549   EVT evt = TLI.getValueType(Ty, true);
 550
 551   // Only handle simple types.
 552   if (evt == MVT::Other || !evt.isSimple()) return false;
 553   VT = evt.getSimpleVT();
 554
 555   // Handle all legal types, i.e. a register that will directly hold this
 556   // value.
 557   return TLI.isTypeLegal(VT);
 558 }
 559
 560 bool ARMFastISel::isLoadTypeLegal(const Type *Ty, MVT &VT) {
 561   if (isTypeLegal(Ty, VT)) return true;
 562
 563   // If this is a type than can be sign or zero-extended to a basic operation
 564   // go ahead and accept it now.
 565   if (VT == MVT::i8 || VT == MVT::i16)
 566     return true;
 567
 568   return false;
 569 }
 570
 571 // Computes the Reg+Offset to get to an object.
 572 bool ARMFastISel::ARMComputeRegOffset(const Value *Obj, unsigned &Base,
 573                                       int &Offset) {
 574   // Some boilerplate from the X86 FastISel.
 575   const User *U = NULL;
 576   unsigned Opcode = Instruction::UserOp1;
 577   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 578     // Don't walk into other basic blocks; it's possible we haven't
 579     // visited them yet, so the instructions may not yet be assigned
 580     // virtual registers.
 581     if (FuncInfo.MBBMap[I->getParent()] != FuncInfo.MBB)
 582       return false;
 583     Opcode = I->getOpcode();
 584     U = I;
 585   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 586     Opcode = C->getOpcode();
 587     U = C;
 588   }
 589
 590   if (const PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 591     if (Ty->getAddressSpace() > 255)
 592       // Fast instruction selection doesn't support the special
 593       // address spaces.
 594       return false;
 595
 596   switch (Opcode) {
 597     default:
 598     break;
 599     case Instruction::BitCast: {
 600       // Look through bitcasts.
 601       return ARMComputeRegOffset(U->getOperand(0), Base, Offset);
 602     }
 603     case Instruction::IntToPtr: {
 604       // Look past no-op inttoptrs.
 605       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 606         return ARMComputeRegOffset(U->getOperand(0), Base, Offset);
 607       break;
 608     }
 609     case Instruction::PtrToInt: {
 610       // Look past no-op ptrtoints.
 611       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 612         return ARMComputeRegOffset(U->getOperand(0), Base, Offset);
 613       break;
 614     }
 615     case Instruction::GetElementPtr: {
 616       int SavedOffset = Offset;
 617       unsigned SavedBase = Base;
 618       int TmpOffset = Offset;
 619
 620       // Iterate through the GEP folding the constants into offsets where
 621       // we can.
 622       gep_type_iterator GTI = gep_type_begin(U);
 623       for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 624            i != e; ++i, ++GTI) {
 625         const Value *Op = *i;
 626         if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 627           const StructLayout *SL = TD.getStructLayout(STy);
 628           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 629           TmpOffset += SL->getElementOffset(Idx);
 630         } else {
 631           uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 632           SmallVector<const Value *, 4> Worklist;
 633           Worklist.push_back(Op);
 634           do {
 635             Op = Worklist.pop_back_val();
 636             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 637               // Constant-offset addressing.
 638               TmpOffset += CI->getSExtValue() * S;
 639             } else if (isa<AddOperator>(Op) &&
 640                        isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 641               // An add with a constant operand. Fold the constant.
 642               ConstantInt *CI =
 643                 cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 644               TmpOffset += CI->getSExtValue() * S;
 645               // Add the other operand back to the work list.
 646               Worklist.push_back(cast<AddOperator>(Op)->getOperand(0));
 647             } else
 648               goto unsupported_gep;
 649           } while (!Worklist.empty());
 650         }
 651       }
 652
 653       // Try to grab the base operand now.
 654       Offset = TmpOffset;
 655       if (ARMComputeRegOffset(U->getOperand(0), Base, Offset)) return true;
 656
 657       // We failed, restore everything and try the other options.
 658       Offset = SavedOffset;
 659       Base = SavedBase;
 660
 661       unsupported_gep:
 662       break;
 663     }
 664     case Instruction::Alloca: {
 665       const AllocaInst *AI = cast<AllocaInst>(Obj);
 666       unsigned Reg = TargetMaterializeAlloca(AI);
 667
 668       if (Reg == 0) return false;
 669
 670       Base = Reg;
 671       return true;
 672     }
 673   }
 674
 675   // Materialize the global variable's address into a reg which can
 676   // then be used later to load the variable.
 677   if (const GlobalValue *GV = dyn_cast<GlobalValue>(Obj)) {
 678     unsigned Tmp = ARMMaterializeGV(GV, TLI.getValueType(Obj->getType()));
 679     if (Tmp == 0) return false;
 680
 681     Base = Tmp;
 682     return true;
 683   }
 684
 685   // Try to get this in a register if nothing else has worked.
 686   if (Base == 0) Base = getRegForValue(Obj);
 687   return Base != 0;
 688 }
 689
 690 void ARMFastISel::ARMSimplifyRegOffset(unsigned &Base, int &Offset, EVT VT) {
 691
 692   assert(VT.isSimple() && "Non-simple types are invalid here!");
 693
 694   bool needsLowering = false;
 695   switch (VT.getSimpleVT().SimpleTy) {
 696     default:
 697       assert(false && "Unhandled load/store type!");
 698     case MVT::i1:
 699     case MVT::i8:
 700     case MVT::i16:
 701     case MVT::i32:
 702       // Integer loads/stores handle 12-bit offsets.
 703       needsLowering = ((Offset & 0xfff) != Offset);
 704       break;
 705     case MVT::f32:
 706     case MVT::f64:
 707       // Floating point operands handle 8-bit offsets.
 708       needsLowering = ((Offset & 0xff) != Offset);
 709       break;
 710   }
 711
 712   // Since the offset is too large for the load/store instruction
 713   // get the reg+offset into a register.
 714   if (needsLowering) {
 715     ARMCC::CondCodes Pred = ARMCC::AL;
 716     unsigned PredReg = 0;
 717
 718     TargetRegisterClass *RC = isThumb ? ARM::tGPRRegisterClass :
 719       ARM::GPRRegisterClass;
 720     unsigned BaseReg = createResultReg(RC);
 721
 722     if (!isThumb)
 723       emitARMRegPlusImmediate(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 724                               BaseReg, Base, Offset, Pred, PredReg,
 725                               static_cast<const ARMBaseInstrInfo&>(TII));
 726     else {
 727       assert(AFI->isThumb2Function());
 728       emitT2RegPlusImmediate(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 729                              BaseReg, Base, Offset, Pred, PredReg,
 730                              static_cast<const ARMBaseInstrInfo&>(TII));
 731     }
 732     Offset = 0;
 733     Base = BaseReg;
 734   }
 735 }
 736
 737 bool ARMFastISel::ARMEmitLoad(EVT VT, unsigned &ResultReg,
 738                               unsigned Base, int Offset) {
 739
 740   assert(VT.isSimple() && "Non-simple types are invalid here!");
 741   unsigned Opc;
 742   TargetRegisterClass *RC;
 743   bool isFloat = false;
 744   switch (VT.getSimpleVT().SimpleTy) {
 745     default:
 746       // This is mostly going to be Neon/vector support.
 747       return false;
 748     case MVT::i16:
 749       Opc = isThumb ? ARM::t2LDRHi12 : ARM::LDRH;
 750       RC = ARM::GPRRegisterClass;
 751       break;
 752     case MVT::i8:
 753       Opc = isThumb ? ARM::t2LDRBi12 : ARM::LDRBi12;
 754       RC = ARM::GPRRegisterClass;
 755       break;
 756     case MVT::i32:
 757       Opc = isThumb ? ARM::t2LDRi12 : ARM::LDRi12;
 758       RC = ARM::GPRRegisterClass;
 759       break;
 760     case MVT::f32:
 761       Opc = ARM::VLDRS;
 762       RC = TLI.getRegClassFor(VT);
 763       isFloat = true;
 764       break;
 765     case MVT::f64:
 766       Opc = ARM::VLDRD;
 767       RC = TLI.getRegClassFor(VT);
 768       isFloat = true;
 769       break;
 770   }
 771
 772   ResultReg = createResultReg(RC);
 773
 774   ARMSimplifyRegOffset(Base, Offset, VT);
 775
 776   // addrmode5 output depends on the selection dag addressing dividing the
 777   // offset by 4 that it then later multiplies. Do this here as well.
 778   if (isFloat)
 779     Offset /= 4;
 780
 781   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 782                           TII.get(Opc), ResultReg)
 783                   .addReg(Base).addImm(Offset));
 784   return true;
 785 }
 786
 787 bool ARMFastISel::SelectLoad(const Instruction *I) {
 788   // Verify we have a legal type before going any further.
 789   MVT VT;
 790   if (!isLoadTypeLegal(I->getType(), VT))
 791     return false;
 792
 793   // Our register and offset with innocuous defaults.
 794   unsigned Base = 0;
 795   int Offset = 0;
 796
 797   // See if we can handle this as Reg + Offset
 798   if (!ARMComputeRegOffset(I->getOperand(0), Base, Offset))
 799     return false;
 800
 801   unsigned ResultReg;
 802   if (!ARMEmitLoad(VT, ResultReg, Base, Offset)) return false;
 803
 804   UpdateValueMap(I, ResultReg);
 805   return true;
 806 }
 807
 808 bool ARMFastISel::ARMEmitStore(EVT VT, unsigned SrcReg,
 809                                unsigned Base, int Offset) {
 810   unsigned StrOpc;
 811   bool isFloat = false;
 812   bool needReg0Op = false;
 813   switch (VT.getSimpleVT().SimpleTy) {
 814     default: return false;
 815     case MVT::i1: {
 816       unsigned Res = createResultReg(isThumb ? ARM::tGPRRegisterClass :
 817                                                ARM::GPRRegisterClass);
 818       unsigned Opc = isThumb ? ARM::t2ANDri : ARM::ANDri;
 819       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 820                               TII.get(Opc), Res)
 821                       .addReg(SrcReg).addImm(1));
 822       SrcReg = Res;
 823     } // Fallthrough here.
 824     case MVT::i8:
 825       StrOpc = isThumb ? ARM::t2STRBi12 : ARM::STRBi12;
 826       break;
 827     case MVT::i16:
 828       StrOpc = isThumb ? ARM::t2STRHi12 : ARM::STRH;
 829       needReg0Op = true;
 830       break;
 831     case MVT::i32:
 832       StrOpc = isThumb ? ARM::t2STRi12 : ARM::STRi12;
 833       break;
 834     case MVT::f32:
 835       if (!Subtarget->hasVFP2()) return false;
 836       StrOpc = ARM::VSTRS;
 837       isFloat = true;
 838       break;
 839     case MVT::f64:
 840       if (!Subtarget->hasVFP2()) return false;
 841       StrOpc = ARM::VSTRD;
 842       isFloat = true;
 843       break;
 844   }
 845
 846   ARMSimplifyRegOffset(Base, Offset, VT);
 847
 848   // addrmode5 output depends on the selection dag addressing dividing the
 849   // offset by 4 that it then later multiplies. Do this here as well.
 850   if (isFloat)
 851     Offset /= 4;
 852
 853   // FIXME: The 'needReg0Op' bit goes away once STRH is converted to
 854   // not use the mega-addrmode stuff.
 855   if (!needReg0Op)
 856     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 857                             TII.get(StrOpc))
 858                     .addReg(SrcReg).addReg(Base).addImm(Offset));
 859   else
 860     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 861                             TII.get(StrOpc))
 862                     .addReg(SrcReg).addReg(Base).addReg(0).addImm(Offset));
 863
 864   return true;
 865 }
 866
 867 bool ARMFastISel::SelectStore(const Instruction *I) {
 868   Value *Op0 = I->getOperand(0);
 869   unsigned SrcReg = 0;
 870
 871   // Yay type legalization
 872   MVT VT;
 873   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
 874     return false;
 875
 876   // Get the value to be stored into a register.
 877   SrcReg = getRegForValue(Op0);
 878   if (SrcReg == 0)
 879     return false;
 880
 881   // Our register and offset with innocuous defaults.
 882   unsigned Base = 0;
 883   int Offset = 0;
 884
 885   // See if we can handle this as Reg + Offset
 886   if (!ARMComputeRegOffset(I->getOperand(1), Base, Offset))
 887     return false;
 888
 889   if (!ARMEmitStore(VT, SrcReg, Base, Offset)) return false;
 890
 891   return true;
 892 }
 893
 894 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
 895   switch (Pred) {
 896     // Needs two compares...
 897     case CmpInst::FCMP_ONE:
 898     case CmpInst::FCMP_UEQ:
 899     default:
 900       // AL is our "false" for now. The other two need more compares.
 901       return ARMCC::AL;
 902     case CmpInst::ICMP_EQ:
 903     case CmpInst::FCMP_OEQ:
 904       return ARMCC::EQ;
 905     case CmpInst::ICMP_SGT:
 906     case CmpInst::FCMP_OGT:
 907       return ARMCC::GT;
 908     case CmpInst::ICMP_SGE:
 909     case CmpInst::FCMP_OGE:
 910       return ARMCC::GE;
 911     case CmpInst::ICMP_UGT:
 912     case CmpInst::FCMP_UGT:
 913       return ARMCC::HI;
 914     case CmpInst::FCMP_OLT:
 915       return ARMCC::MI;
 916     case CmpInst::ICMP_ULE:
 917     case CmpInst::FCMP_OLE:
 918       return ARMCC::LS;
 919     case CmpInst::FCMP_ORD:
 920       return ARMCC::VC;
 921     case CmpInst::FCMP_UNO:
 922       return ARMCC::VS;
 923     case CmpInst::FCMP_UGE:
 924       return ARMCC::PL;
 925     case CmpInst::ICMP_SLT:
 926     case CmpInst::FCMP_ULT:
 927       return ARMCC::LT;
 928     case CmpInst::ICMP_SLE:
 929     case CmpInst::FCMP_ULE:
 930       return ARMCC::LE;
 931     case CmpInst::FCMP_UNE:
 932     case CmpInst::ICMP_NE:
 933       return ARMCC::NE;
 934     case CmpInst::ICMP_UGE:
 935       return ARMCC::HS;
 936     case CmpInst::ICMP_ULT:
 937       return ARMCC::LO;
 938   }
 939 }
 940
 941 bool ARMFastISel::SelectBranch(const Instruction *I) {
 942   const BranchInst *BI = cast<BranchInst>(I);
 943   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
 944   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
 945
 946   // Simple branch support.
 947
 948   // If we can, avoid recomputing the compare - redoing it could lead to wonky
 949   // behavior.
 950   // TODO: Factor this out.
 951   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
 952     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
 953       MVT VT;
 954       const Type *Ty = CI->getOperand(0)->getType();
 955       if (!isTypeLegal(Ty, VT))
 956         return false;
 957
 958       bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
 959       if (isFloat && !Subtarget->hasVFP2())
 960         return false;
 961
 962       unsigned CmpOpc;
 963       unsigned CondReg;
 964       switch (VT.SimpleTy) {
 965         default: return false;
 966         // TODO: Verify compares.
 967         case MVT::f32:
 968           CmpOpc = ARM::VCMPES;
 969           CondReg = ARM::FPSCR;
 970           break;
 971         case MVT::f64:
 972           CmpOpc = ARM::VCMPED;
 973           CondReg = ARM::FPSCR;
 974           break;
 975         case MVT::i32:
 976           CmpOpc = isThumb ? ARM::t2CMPrr : ARM::CMPrr;
 977           CondReg = ARM::CPSR;
 978           break;
 979       }
 980
 981       // Get the compare predicate.
 982       ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
 983
 984       // We may not handle every CC for now.
 985       if (ARMPred == ARMCC::AL) return false;
 986
 987       unsigned Arg1 = getRegForValue(CI->getOperand(0));
 988       if (Arg1 == 0) return false;
 989
 990       unsigned Arg2 = getRegForValue(CI->getOperand(1));
 991       if (Arg2 == 0) return false;
 992
 993       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 994                               TII.get(CmpOpc))
 995                       .addReg(Arg1).addReg(Arg2));
 996
 997       // For floating point we need to move the result to a comparison register
 998       // that we can then use for branches.
 999       if (isFloat)
1000         AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1001                                 TII.get(ARM::FMSTAT)));
1002
1003       unsigned BrOpc = isThumb ? ARM::t2Bcc : ARM::Bcc;
1004       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1005       .addMBB(TBB).addImm(ARMPred).addReg(ARM::CPSR);
1006       FastEmitBranch(FBB, DL);
1007       FuncInfo.MBB->addSuccessor(TBB);
1008       return true;
1009     }
1010   }
1011
1012   unsigned CmpReg = getRegForValue(BI->getCondition());
1013   if (CmpReg == 0) return false;
1014
1015   // Re-set the flags just in case.
1016   unsigned CmpOpc = isThumb ? ARM::t2CMPri : ARM::CMPri;
1017   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1018                   .addReg(CmpReg).addImm(0));
1019
1020   unsigned BrOpc = isThumb ? ARM::t2Bcc : ARM::Bcc;
1021   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1022                   .addMBB(TBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
1023   FastEmitBranch(FBB, DL);
1024   FuncInfo.MBB->addSuccessor(TBB);
1025   return true;
1026 }
1027
1028 bool ARMFastISel::SelectCmp(const Instruction *I) {
1029   const CmpInst *CI = cast<CmpInst>(I);
1030
1031   MVT VT;
1032   const Type *Ty = CI->getOperand(0)->getType();
1033   if (!isTypeLegal(Ty, VT))
1034     return false;
1035
1036   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1037   if (isFloat && !Subtarget->hasVFP2())
1038     return false;
1039
1040   unsigned CmpOpc;
1041   unsigned CondReg;
1042   switch (VT.SimpleTy) {
1043     default: return false;
1044     // TODO: Verify compares.
1045     case MVT::f32:
1046       CmpOpc = ARM::VCMPES;
1047       CondReg = ARM::FPSCR;
1048       break;
1049     case MVT::f64:
1050       CmpOpc = ARM::VCMPED;
1051       CondReg = ARM::FPSCR;
1052       break;
1053     case MVT::i32:
1054       CmpOpc = isThumb ? ARM::t2CMPrr : ARM::CMPrr;
1055       CondReg = ARM::CPSR;
1056       break;
1057   }
1058
1059   // Get the compare predicate.
1060   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1061
1062   // We may not handle every CC for now.
1063   if (ARMPred == ARMCC::AL) return false;
1064
1065   unsigned Arg1 = getRegForValue(CI->getOperand(0));
1066   if (Arg1 == 0) return false;
1067
1068   unsigned Arg2 = getRegForValue(CI->getOperand(1));
1069   if (Arg2 == 0) return false;
1070
1071   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1072                   .addReg(Arg1).addReg(Arg2));
1073
1074   // For floating point we need to move the result to a comparison register
1075   // that we can then use for branches.
1076   if (isFloat)
1077     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1078                             TII.get(ARM::FMSTAT)));
1079
1080   // Now set a register based on the comparison. Explicitly set the predicates
1081   // here.
1082   unsigned MovCCOpc = isThumb ? ARM::t2MOVCCi : ARM::MOVCCi;
1083   TargetRegisterClass *RC = isThumb ? ARM::rGPRRegisterClass
1084                                     : ARM::GPRRegisterClass;
1085   unsigned DestReg = createResultReg(RC);
1086   Constant *Zero
1087     = ConstantInt::get(Type::getInt32Ty(*Context), 0);
1088   unsigned ZeroReg = TargetMaterializeConstant(Zero);
1089   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), DestReg)
1090           .addReg(ZeroReg).addImm(1)
1091           .addImm(ARMPred).addReg(CondReg);
1092
1093   UpdateValueMap(I, DestReg);
1094   return true;
1095 }
1096
1097 bool ARMFastISel::SelectFPExt(const Instruction *I) {
1098   // Make sure we have VFP and that we're extending float to double.
1099   if (!Subtarget->hasVFP2()) return false;
1100
1101   Value *V = I->getOperand(0);
1102   if (!I->getType()->isDoubleTy() ||
1103       !V->getType()->isFloatTy()) return false;
1104
1105   unsigned Op = getRegForValue(V);
1106   if (Op == 0) return false;
1107
1108   unsigned Result = createResultReg(ARM::DPRRegisterClass);
1109   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1110                           TII.get(ARM::VCVTDS), Result)
1111                   .addReg(Op));
1112   UpdateValueMap(I, Result);
1113   return true;
1114 }
1115
1116 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1117   // Make sure we have VFP and that we're truncating double to float.
1118   if (!Subtarget->hasVFP2()) return false;
1119
1120   Value *V = I->getOperand(0);
1121   if (!(I->getType()->isFloatTy() &&
1122         V->getType()->isDoubleTy())) return false;
1123
1124   unsigned Op = getRegForValue(V);
1125   if (Op == 0) return false;
1126
1127   unsigned Result = createResultReg(ARM::SPRRegisterClass);
1128   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1129                           TII.get(ARM::VCVTSD), Result)
1130                   .addReg(Op));
1131   UpdateValueMap(I, Result);
1132   return true;
1133 }
1134
1135 bool ARMFastISel::SelectSIToFP(const Instruction *I) {
1136   // Make sure we have VFP.
1137   if (!Subtarget->hasVFP2()) return false;
1138
1139   MVT DstVT;
1140   const Type *Ty = I->getType();
1141   if (!isTypeLegal(Ty, DstVT))
1142     return false;
1143
1144   unsigned Op = getRegForValue(I->getOperand(0));
1145   if (Op == 0) return false;
1146
1147   // The conversion routine works on fp-reg to fp-reg and the operand above
1148   // was an integer, move it to the fp registers if possible.
1149   unsigned FP = ARMMoveToFPReg(MVT::f32, Op);
1150   if (FP == 0) return false;
1151
1152   unsigned Opc;
1153   if (Ty->isFloatTy()) Opc = ARM::VSITOS;
1154   else if (Ty->isDoubleTy()) Opc = ARM::VSITOD;
1155   else return 0;
1156
1157   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1158   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1159                           ResultReg)
1160                   .addReg(FP));
1161   UpdateValueMap(I, ResultReg);
1162   return true;
1163 }
1164
1165 bool ARMFastISel::SelectFPToSI(const Instruction *I) {
1166   // Make sure we have VFP.
1167   if (!Subtarget->hasVFP2()) return false;
1168
1169   MVT DstVT;
1170   const Type *RetTy = I->getType();
1171   if (!isTypeLegal(RetTy, DstVT))
1172     return false;
1173
1174   unsigned Op = getRegForValue(I->getOperand(0));
1175   if (Op == 0) return false;
1176
1177   unsigned Opc;
1178   const Type *OpTy = I->getOperand(0)->getType();
1179   if (OpTy->isFloatTy()) Opc = ARM::VTOSIZS;
1180   else if (OpTy->isDoubleTy()) Opc = ARM::VTOSIZD;
1181   else return 0;
1182
1183   // f64->s32 or f32->s32 both need an intermediate f32 reg.
1184   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1185   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1186                           ResultReg)
1187                   .addReg(Op));
1188
1189   // This result needs to be in an integer register, but the conversion only
1190   // takes place in fp-regs.
1191   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1192   if (IntReg == 0) return false;
1193
1194   UpdateValueMap(I, IntReg);
1195   return true;
1196 }
1197
1198 bool ARMFastISel::SelectSelect(const Instruction *I) {
1199   MVT VT;
1200   if (!isTypeLegal(I->getType(), VT))
1201     return false;
1202
1203   // Things need to be register sized for register moves.
1204   if (VT != MVT::i32) return false;
1205   const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
1206
1207   unsigned CondReg = getRegForValue(I->getOperand(0));
1208   if (CondReg == 0) return false;
1209   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1210   if (Op1Reg == 0) return false;
1211   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1212   if (Op2Reg == 0) return false;
1213
1214   unsigned CmpOpc = isThumb ? ARM::t2TSTri : ARM::TSTri;
1215   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1216                   .addReg(CondReg).addImm(1));
1217   unsigned ResultReg = createResultReg(RC);
1218   unsigned MovCCOpc = isThumb ? ARM::t2MOVCCr : ARM::MOVCCr;
1219   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1220     .addReg(Op1Reg).addReg(Op2Reg)
1221     .addImm(ARMCC::EQ).addReg(ARM::CPSR);
1222   UpdateValueMap(I, ResultReg);
1223   return true;
1224 }
1225
1226 bool ARMFastISel::SelectSDiv(const Instruction *I) {
1227   MVT VT;
1228   const Type *Ty = I->getType();
1229   if (!isTypeLegal(Ty, VT))
1230     return false;
1231
1232   // If we have integer div support we should have selected this automagically.
1233   // In case we have a real miss go ahead and return false and we'll pick
1234   // it up later.
1235   if (Subtarget->hasDivide()) return false;
1236
1237   // Otherwise emit a libcall.
1238   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1239   if (VT == MVT::i8)
1240     LC = RTLIB::SDIV_I8;
1241   else if (VT == MVT::i16)
1242     LC = RTLIB::SDIV_I16;
1243   else if (VT == MVT::i32)
1244     LC = RTLIB::SDIV_I32;
1245   else if (VT == MVT::i64)
1246     LC = RTLIB::SDIV_I64;
1247   else if (VT == MVT::i128)
1248     LC = RTLIB::SDIV_I128;
1249   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1250
1251   return ARMEmitLibcall(I, LC);
1252 }
1253
1254 bool ARMFastISel::SelectSRem(const Instruction *I) {
1255   MVT VT;
1256   const Type *Ty = I->getType();
1257   if (!isTypeLegal(Ty, VT))
1258     return false;
1259
1260   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1261   if (VT == MVT::i8)
1262     LC = RTLIB::SREM_I8;
1263   else if (VT == MVT::i16)
1264     LC = RTLIB::SREM_I16;
1265   else if (VT == MVT::i32)
1266     LC = RTLIB::SREM_I32;
1267   else if (VT == MVT::i64)
1268     LC = RTLIB::SREM_I64;
1269   else if (VT == MVT::i128)
1270     LC = RTLIB::SREM_I128;
1271   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1272
1273   return ARMEmitLibcall(I, LC);
1274 }
1275
1276 bool ARMFastISel::SelectBinaryOp(const Instruction *I, unsigned ISDOpcode) {
1277   EVT VT  = TLI.getValueType(I->getType(), true);
1278
1279   // We can get here in the case when we want to use NEON for our fp
1280   // operations, but can't figure out how to. Just use the vfp instructions
1281   // if we have them.
1282   // FIXME: It'd be nice to use NEON instructions.
1283   const Type *Ty = I->getType();
1284   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1285   if (isFloat && !Subtarget->hasVFP2())
1286     return false;
1287
1288   unsigned Op1 = getRegForValue(I->getOperand(0));
1289   if (Op1 == 0) return false;
1290
1291   unsigned Op2 = getRegForValue(I->getOperand(1));
1292   if (Op2 == 0) return false;
1293
1294   unsigned Opc;
1295   bool is64bit = VT == MVT::f64 || VT == MVT::i64;
1296   switch (ISDOpcode) {
1297     default: return false;
1298     case ISD::FADD:
1299       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1300       break;
1301     case ISD::FSUB:
1302       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1303       break;
1304     case ISD::FMUL:
1305       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1306       break;
1307   }
1308   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1309   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1310                           TII.get(Opc), ResultReg)
1311                   .addReg(Op1).addReg(Op2));
1312   UpdateValueMap(I, ResultReg);
1313   return true;
1314 }
1315
1316 // Call Handling Code
1317
1318 bool ARMFastISel::FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src,
1319                                  EVT SrcVT, unsigned &ResultReg) {
1320   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
1321                            Src, /*TODO: Kill=*/false);
1322
1323   if (RR != 0) {
1324     ResultReg = RR;
1325     return true;
1326   } else
1327     return false;
1328 }
1329
1330 // This is largely taken directly from CCAssignFnForNode - we don't support
1331 // varargs in FastISel so that part has been removed.
1332 // TODO: We may not support all of this.
1333 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC, bool Return) {
1334   switch (CC) {
1335   default:
1336     llvm_unreachable("Unsupported calling convention");
1337   case CallingConv::Fast:
1338     // Ignore fastcc. Silence compiler warnings.
1339     (void)RetFastCC_ARM_APCS;
1340     (void)FastCC_ARM_APCS;
1341     // Fallthrough
1342   case CallingConv::C:
1343     // Use target triple & subtarget features to do actual dispatch.
1344     if (Subtarget->isAAPCS_ABI()) {
1345       if (Subtarget->hasVFP2() &&
1346           FloatABIType == FloatABI::Hard)
1347         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1348       else
1349         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1350     } else
1351         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1352   case CallingConv::ARM_AAPCS_VFP:
1353     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1354   case CallingConv::ARM_AAPCS:
1355     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1356   case CallingConv::ARM_APCS:
1357     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1358   }
1359 }
1360
1361 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1362                                   SmallVectorImpl<unsigned> &ArgRegs,
1363                                   SmallVectorImpl<MVT> &ArgVTs,
1364                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1365                                   SmallVectorImpl<unsigned> &RegArgs,
1366                                   CallingConv::ID CC,
1367                                   unsigned &NumBytes) {
1368   SmallVector<CCValAssign, 16> ArgLocs;
1369   CCState CCInfo(CC, false, TM, ArgLocs, *Context);
1370   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC, false));
1371
1372   // Get a count of how many bytes are to be pushed on the stack.
1373   NumBytes = CCInfo.getNextStackOffset();
1374
1375   // Issue CALLSEQ_START
1376   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1377   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1378                           TII.get(AdjStackDown))
1379                   .addImm(NumBytes));
1380
1381   // Process the args.
1382   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1383     CCValAssign &VA = ArgLocs[i];
1384     unsigned Arg = ArgRegs[VA.getValNo()];
1385     MVT ArgVT = ArgVTs[VA.getValNo()];
1386
1387     // We don't handle NEON parameters yet.
1388     if (VA.getLocVT().isVector() && VA.getLocVT().getSizeInBits() > 64)
1389       return false;
1390
1391     // Handle arg promotion, etc.
1392     switch (VA.getLocInfo()) {
1393       case CCValAssign::Full: break;
1394       case CCValAssign::SExt: {
1395         bool Emitted = FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1396                                          Arg, ArgVT, Arg);
1397         assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1398         Emitted = true;
1399         ArgVT = VA.getLocVT();
1400         break;
1401       }
1402       case CCValAssign::ZExt: {
1403         bool Emitted = FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1404                                          Arg, ArgVT, Arg);
1405         assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1406         Emitted = true;
1407         ArgVT = VA.getLocVT();
1408         break;
1409       }
1410       case CCValAssign::AExt: {
1411         bool Emitted = FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1412                                          Arg, ArgVT, Arg);
1413         if (!Emitted)
1414           Emitted = FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1415                                       Arg, ArgVT, Arg);
1416         if (!Emitted)
1417           Emitted = FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1418                                       Arg, ArgVT, Arg);
1419
1420         assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1421         ArgVT = VA.getLocVT();
1422         break;
1423       }
1424       case CCValAssign::BCvt: {
1425         unsigned BC = FastEmit_r(ArgVT, VA.getLocVT(), ISD::BIT_CONVERT, Arg,
1426                                  /*TODO: Kill=*/false);
1427         assert(BC != 0 && "Failed to emit a bitcast!");
1428         Arg = BC;
1429         ArgVT = VA.getLocVT();
1430         break;
1431       }
1432       default: llvm_unreachable("Unknown arg promotion!");
1433     }
1434
1435     // Now copy/store arg to correct locations.
1436     if (VA.isRegLoc() && !VA.needsCustom()) {
1437       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1438               VA.getLocReg())
1439       .addReg(Arg);
1440       RegArgs.push_back(VA.getLocReg());
1441     } else if (VA.needsCustom()) {
1442       // TODO: We need custom lowering for vector (v2f64) args.
1443       if (VA.getLocVT() != MVT::f64) return false;
1444
1445       CCValAssign &NextVA = ArgLocs[++i];
1446
1447       // TODO: Only handle register args for now.
1448       if(!(VA.isRegLoc() && NextVA.isRegLoc())) return false;
1449
1450       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1451                               TII.get(ARM::VMOVRRD), VA.getLocReg())
1452                       .addReg(NextVA.getLocReg(), RegState::Define)
1453                       .addReg(Arg));
1454       RegArgs.push_back(VA.getLocReg());
1455       RegArgs.push_back(NextVA.getLocReg());
1456     } else {
1457       assert(VA.isMemLoc());
1458       // Need to store on the stack.
1459       unsigned Base = ARM::SP;
1460       int Offset = VA.getLocMemOffset();
1461
1462       if (!ARMEmitStore(ArgVT, Arg, Base, Offset)) return false;
1463     }
1464   }
1465   return true;
1466 }
1467
1468 bool ARMFastISel::FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
1469                              const Instruction *I, CallingConv::ID CC,
1470                              unsigned &NumBytes) {
1471   // Issue CALLSEQ_END
1472   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1473   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1474                           TII.get(AdjStackUp))
1475                   .addImm(NumBytes).addImm(0));
1476
1477   // Now the return value.
1478   if (RetVT != MVT::isVoid) {
1479     SmallVector<CCValAssign, 16> RVLocs;
1480     CCState CCInfo(CC, false, TM, RVLocs, *Context);
1481     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true));
1482
1483     // Copy all of the result registers out of their specified physreg.
1484     if (RVLocs.size() == 2 && RetVT == MVT::f64) {
1485       // For this move we copy into two registers and then move into the
1486       // double fp reg we want.
1487       EVT DestVT = RVLocs[0].getValVT();
1488       TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
1489       unsigned ResultReg = createResultReg(DstRC);
1490       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1491                               TII.get(ARM::VMOVDRR), ResultReg)
1492                       .addReg(RVLocs[0].getLocReg())
1493                       .addReg(RVLocs[1].getLocReg()));
1494
1495       UsedRegs.push_back(RVLocs[0].getLocReg());
1496       UsedRegs.push_back(RVLocs[1].getLocReg());
1497
1498       // Finally update the result.
1499       UpdateValueMap(I, ResultReg);
1500     } else {
1501       assert(RVLocs.size() == 1 &&"Can't handle non-double multi-reg retvals!");
1502       EVT CopyVT = RVLocs[0].getValVT();
1503       TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1504
1505       unsigned ResultReg = createResultReg(DstRC);
1506       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1507               ResultReg).addReg(RVLocs[0].getLocReg());
1508       UsedRegs.push_back(RVLocs[0].getLocReg());
1509
1510       // Finally update the result.
1511       UpdateValueMap(I, ResultReg);
1512     }
1513   }
1514
1515   return true;
1516 }
1517
1518 bool ARMFastISel::SelectRet(const Instruction *I) {
1519   const ReturnInst *Ret = cast<ReturnInst>(I);
1520   const Function &F = *I->getParent()->getParent();
1521
1522   if (!FuncInfo.CanLowerReturn)
1523     return false;
1524
1525   if (F.isVarArg())
1526     return false;
1527
1528   CallingConv::ID CC = F.getCallingConv();
1529   if (Ret->getNumOperands() > 0) {
1530     SmallVector<ISD::OutputArg, 4> Outs;
1531     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
1532                   Outs, TLI);
1533
1534     // Analyze operands of the call, assigning locations to each operand.
1535     SmallVector<CCValAssign, 16> ValLocs;
1536     CCState CCInfo(CC, F.isVarArg(), TM, ValLocs, I->getContext());
1537     CCInfo.AnalyzeReturn(Outs, CCAssignFnForCall(CC, true /* is Ret */));
1538
1539     const Value *RV = Ret->getOperand(0);
1540     unsigned Reg = getRegForValue(RV);
1541     if (Reg == 0)
1542       return false;
1543
1544     // Only handle a single return value for now.
1545     if (ValLocs.size() != 1)
1546       return false;
1547
1548     CCValAssign &VA = ValLocs[0];
1549
1550     // Don't bother handling odd stuff for now.
1551     if (VA.getLocInfo() != CCValAssign::Full)
1552       return false;
1553     // Only handle register returns for now.
1554     if (!VA.isRegLoc())
1555       return false;
1556     // TODO: For now, don't try to handle cases where getLocInfo()
1557     // says Full but the types don't match.
1558     if (VA.getValVT() != TLI.getValueType(RV->getType()))
1559       return false;
1560
1561     // Make the copy.
1562     unsigned SrcReg = Reg + VA.getValNo();
1563     unsigned DstReg = VA.getLocReg();
1564     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
1565     // Avoid a cross-class copy. This is very unlikely.
1566     if (!SrcRC->contains(DstReg))
1567       return false;
1568     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1569             DstReg).addReg(SrcReg);
1570
1571     // Mark the register as live out of the function.
1572     MRI.addLiveOut(VA.getLocReg());
1573   }
1574
1575   unsigned RetOpc = isThumb ? ARM::tBX_RET : ARM::BX_RET;
1576   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1577                           TII.get(RetOpc)));
1578   return true;
1579 }
1580
1581 // A quick function that will emit a call for a named libcall in F with the
1582 // vector of passed arguments for the Instruction in I. We can assume that we
1583 // can emit a call for any libcall we can produce. This is an abridged version
1584 // of the full call infrastructure since we won't need to worry about things
1585 // like computed function pointers or strange arguments at call sites.
1586 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
1587 // with X86.
1588 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
1589   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
1590
1591   // Handle *simple* calls for now.
1592   const Type *RetTy = I->getType();
1593   MVT RetVT;
1594   if (RetTy->isVoidTy())
1595     RetVT = MVT::isVoid;
1596   else if (!isTypeLegal(RetTy, RetVT))
1597     return false;
1598
1599   // For now we're using BLX etc on the assumption that we have v5t ops.
1600   if (!Subtarget->hasV5TOps()) return false;
1601
1602   // Set up the argument vectors.
1603   SmallVector<Value*, 8> Args;
1604   SmallVector<unsigned, 8> ArgRegs;
1605   SmallVector<MVT, 8> ArgVTs;
1606   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1607   Args.reserve(I->getNumOperands());
1608   ArgRegs.reserve(I->getNumOperands());
1609   ArgVTs.reserve(I->getNumOperands());
1610   ArgFlags.reserve(I->getNumOperands());
1611   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
1612     Value *Op = I->getOperand(i);
1613     unsigned Arg = getRegForValue(Op);
1614     if (Arg == 0) return false;
1615
1616     const Type *ArgTy = Op->getType();
1617     MVT ArgVT;
1618     if (!isTypeLegal(ArgTy, ArgVT)) return false;
1619
1620     ISD::ArgFlagsTy Flags;
1621     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1622     Flags.setOrigAlign(OriginalAlignment);
1623
1624     Args.push_back(Op);
1625     ArgRegs.push_back(Arg);
1626     ArgVTs.push_back(ArgVT);
1627     ArgFlags.push_back(Flags);
1628   }
1629
1630   // Handle the arguments now that we've gotten them.
1631   SmallVector<unsigned, 4> RegArgs;
1632   unsigned NumBytes;
1633   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1634     return false;
1635
1636   // Issue the call, BLXr9 for darwin, BLX otherwise. This uses V5 ops.
1637   // TODO: Turn this into the table of arm call ops.
1638   MachineInstrBuilder MIB;
1639   unsigned CallOpc;
1640   if(isThumb)
1641     CallOpc = Subtarget->isTargetDarwin() ? ARM::tBLXi_r9 : ARM::tBLXi;
1642   else
1643     CallOpc = Subtarget->isTargetDarwin() ? ARM::BLr9 : ARM::BL;
1644   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
1645         .addExternalSymbol(TLI.getLibcallName(Call));
1646
1647   // Add implicit physical register uses to the call.
1648   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1649     MIB.addReg(RegArgs[i]);
1650
1651   // Finish off the call including any return values.
1652   SmallVector<unsigned, 4> UsedRegs;
1653   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
1654
1655   // Set all unused physreg defs as dead.
1656   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1657
1658   return true;
1659 }
1660
1661 bool ARMFastISel::SelectCall(const Instruction *I) {
1662   const CallInst *CI = cast<CallInst>(I);
1663   const Value *Callee = CI->getCalledValue();
1664
1665   // Can't handle inline asm or worry about intrinsics yet.
1666   if (isa<InlineAsm>(Callee) || isa<IntrinsicInst>(CI)) return false;
1667
1668   // Only handle global variable Callees that are direct calls.
1669   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1670   if (!GV || Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel()))
1671     return false;
1672
1673   // Check the calling convention.
1674   ImmutableCallSite CS(CI);
1675   CallingConv::ID CC = CS.getCallingConv();
1676
1677   // TODO: Avoid some calling conventions?
1678
1679   // Let SDISel handle vararg functions.
1680   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1681   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1682   if (FTy->isVarArg())
1683     return false;
1684
1685   // Handle *simple* calls for now.
1686   const Type *RetTy = I->getType();
1687   MVT RetVT;
1688   if (RetTy->isVoidTy())
1689     RetVT = MVT::isVoid;
1690   else if (!isTypeLegal(RetTy, RetVT))
1691     return false;
1692
1693   // For now we're using BLX etc on the assumption that we have v5t ops.
1694   // TODO: Maybe?
1695   if (!Subtarget->hasV5TOps()) return false;
1696
1697   // Set up the argument vectors.
1698   SmallVector<Value*, 8> Args;
1699   SmallVector<unsigned, 8> ArgRegs;
1700   SmallVector<MVT, 8> ArgVTs;
1701   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1702   Args.reserve(CS.arg_size());
1703   ArgRegs.reserve(CS.arg_size());
1704   ArgVTs.reserve(CS.arg_size());
1705   ArgFlags.reserve(CS.arg_size());
1706   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1707        i != e; ++i) {
1708     unsigned Arg = getRegForValue(*i);
1709
1710     if (Arg == 0)
1711       return false;
1712     ISD::ArgFlagsTy Flags;
1713     unsigned AttrInd = i - CS.arg_begin() + 1;
1714     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1715       Flags.setSExt();
1716     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1717       Flags.setZExt();
1718
1719          // FIXME: Only handle *easy* calls for now.
1720     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1721         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1722         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1723         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1724       return false;
1725
1726     const Type *ArgTy = (*i)->getType();
1727     MVT ArgVT;
1728     if (!isTypeLegal(ArgTy, ArgVT))
1729       return false;
1730     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1731     Flags.setOrigAlign(OriginalAlignment);
1732
1733     Args.push_back(*i);
1734     ArgRegs.push_back(Arg);
1735     ArgVTs.push_back(ArgVT);
1736     ArgFlags.push_back(Flags);
1737   }
1738
1739   // Handle the arguments now that we've gotten them.
1740   SmallVector<unsigned, 4> RegArgs;
1741   unsigned NumBytes;
1742   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1743     return false;
1744
1745   // Issue the call, BLXr9 for darwin, BLX otherwise. This uses V5 ops.
1746   // TODO: Turn this into the table of arm call ops.
1747   MachineInstrBuilder MIB;
1748   unsigned CallOpc;
1749   if(isThumb)
1750     CallOpc = Subtarget->isTargetDarwin() ? ARM::tBLXi_r9 : ARM::tBLXi;
1751   else
1752     CallOpc = Subtarget->isTargetDarwin() ? ARM::BLr9 : ARM::BL;
1753   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
1754               .addGlobalAddress(GV, 0, 0);
1755
1756   // Add implicit physical register uses to the call.
1757   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1758     MIB.addReg(RegArgs[i]);
1759
1760   // Finish off the call including any return values.
1761   SmallVector<unsigned, 4> UsedRegs;
1762   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
1763
1764   // Set all unused physreg defs as dead.
1765   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1766
1767   return true;
1768
1769 }
1770
1771 // TODO: SoftFP support.
1772 bool ARMFastISel::TargetSelectInstruction(const Instruction *I) {
1773
1774   switch (I->getOpcode()) {
1775     case Instruction::Load:
1776       return SelectLoad(I);
1777     case Instruction::Store:
1778       return SelectStore(I);
1779     case Instruction::Br:
1780       return SelectBranch(I);
1781     case Instruction::ICmp:
1782     case Instruction::FCmp:
1783       return SelectCmp(I);
1784     case Instruction::FPExt:
1785       return SelectFPExt(I);
1786     case Instruction::FPTrunc:
1787       return SelectFPTrunc(I);
1788     case Instruction::SIToFP:
1789       return SelectSIToFP(I);
1790     case Instruction::FPToSI:
1791       return SelectFPToSI(I);
1792     case Instruction::FAdd:
1793       return SelectBinaryOp(I, ISD::FADD);
1794     case Instruction::FSub:
1795       return SelectBinaryOp(I, ISD::FSUB);
1796     case Instruction::FMul:
1797       return SelectBinaryOp(I, ISD::FMUL);
1798     case Instruction::SDiv:
1799       return SelectSDiv(I);
1800     case Instruction::SRem:
1801       return SelectSRem(I);
1802     case Instruction::Call:
1803       return SelectCall(I);
1804     case Instruction::Select:
1805       return SelectSelect(I);
1806     case Instruction::Ret:
1807       return SelectRet(I);
1808     default: break;
1809   }
1810   return false;
1811 }
1812
1813 namespace llvm {
1814   llvm::FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo) {
1815     // Completely untested on non-darwin.
1816     const TargetMachine &TM = funcInfo.MF->getTarget();
1817
1818     // Darwin and thumb1 only for now.
1819     const ARMSubtarget *Subtarget = &TM.getSubtarget<ARMSubtarget>();
1820     if (Subtarget->isTargetDarwin() && !Subtarget->isThumb1Only() &&
1821         !DisableARMFastISel)
1822       return new ARMFastISel(funcInfo);
1823     return 0;
1824   }
1825 }