lib/Target/ARM/ARMExpandPseudoInsts.cpp

   1 //===-- ARMExpandPseudoInsts.cpp - Expand pseudo instructions -----*- C++ -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a pass that expands pseudo instructions into target
  11 // instructions to allow proper scheduling, if-conversion, and other late
  12 // optimizations. This pass should be run after register allocation but before
  13 // the post-regalloc scheduling pass.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #define DEBUG_TYPE "arm-pseudo"
  18 #include "ARM.h"
  19 #include "ARMBaseInstrInfo.h"
  20 #include "ARMBaseRegisterInfo.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMRegisterInfo.h"
  23 #include "MCTargetDesc/ARMAddressingModes.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunctionPass.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/Target/TargetFrameLowering.h"
  28 #include "llvm/Target/TargetRegisterInfo.h"
  29 #include "llvm/Support/CommandLine.h"
  30 #include "llvm/Support/raw_ostream.h" // FIXME: for debug only. remove!
  31 using namespace llvm;
  32
  33 static cl::opt<bool>
  34 VerifyARMPseudo("verify-arm-pseudo-expand", cl::Hidden,
  35                 cl::desc("Verify machine code after expanding ARM pseudos"));
  36
  37 namespace {
  38   class ARMExpandPseudo : public MachineFunctionPass {
  39   public:
  40     static char ID;
  41     ARMExpandPseudo() : MachineFunctionPass(ID) {}
  42
  43     const ARMBaseInstrInfo *TII;
  44     const TargetRegisterInfo *TRI;
  45     const ARMSubtarget *STI;
  46     ARMFunctionInfo *AFI;
  47
  48     virtual bool runOnMachineFunction(MachineFunction &Fn);
  49
  50     virtual const char *getPassName() const {
  51       return "ARM pseudo instruction expansion pass";
  52     }
  53
  54   private:
  55     void TransferImpOps(MachineInstr &OldMI,
  56                         MachineInstrBuilder &UseMI, MachineInstrBuilder &DefMI);
  57     bool ExpandMI(MachineBasicBlock &MBB,
  58                   MachineBasicBlock::iterator MBBI);
  59     bool ExpandMBB(MachineBasicBlock &MBB);
  60     void ExpandVLD(MachineBasicBlock::iterator &MBBI);
  61     void ExpandVST(MachineBasicBlock::iterator &MBBI);
  62     void ExpandLaneOp(MachineBasicBlock::iterator &MBBI);
  63     void ExpandVTBL(MachineBasicBlock::iterator &MBBI,
  64                     unsigned Opc, bool IsExt, unsigned NumRegs);
  65     void ExpandMOV32BitImm(MachineBasicBlock &MBB,
  66                            MachineBasicBlock::iterator &MBBI);
  67   };
  68   char ARMExpandPseudo::ID = 0;
  69 }
  70
  71 /// TransferImpOps - Transfer implicit operands on the pseudo instruction to
  72 /// the instructions created from the expansion.
  73 void ARMExpandPseudo::TransferImpOps(MachineInstr &OldMI,
  74                                      MachineInstrBuilder &UseMI,
  75                                      MachineInstrBuilder &DefMI) {
  76   const MCInstrDesc &Desc = OldMI.getDesc();
  77   for (unsigned i = Desc.getNumOperands(), e = OldMI.getNumOperands();
  78        i != e; ++i) {
  79     const MachineOperand &MO = OldMI.getOperand(i);
  80     assert(MO.isReg() && MO.getReg());
  81     if (MO.isUse())
  82       UseMI.addOperand(MO);
  83     else
  84       DefMI.addOperand(MO);
  85   }
  86 }
  87
  88 namespace {
  89   // Constants for register spacing in NEON load/store instructions.
  90   // For quad-register load-lane and store-lane pseudo instructors, the
  91   // spacing is initially assumed to be EvenDblSpc, and that is changed to
  92   // OddDblSpc depending on the lane number operand.
  93   enum NEONRegSpacing {
  94     SingleSpc,
  95     EvenDblSpc,
  96     OddDblSpc
  97   };
  98
  99   // Entries for NEON load/store information table.  The table is sorted by
 100   // PseudoOpc for fast binary-search lookups.
 101   struct NEONLdStTableEntry {
 102     unsigned PseudoOpc;
 103     unsigned RealOpc;
 104     bool IsLoad;
 105     bool isUpdating;
 106     bool hasWritebackOperand;
 107     NEONRegSpacing RegSpacing;
 108     unsigned char NumRegs; // D registers loaded or stored
 109     unsigned char RegElts; // elements per D register; used for lane ops
 110     // FIXME: Temporary flag to denote whether the real instruction takes
 111     // a single register (like the encoding) or all of the registers in
 112     // the list (like the asm syntax and the isel DAG). When all definitions
 113     // are converted to take only the single encoded register, this will
 114     // go away.
 115     bool copyAllListRegs;
 116
 117     // Comparison methods for binary search of the table.
 118     bool operator<(const NEONLdStTableEntry &TE) const {
 119       return PseudoOpc < TE.PseudoOpc;
 120     }
 121     friend bool operator<(const NEONLdStTableEntry &TE, unsigned PseudoOpc) {
 122       return TE.PseudoOpc < PseudoOpc;
 123     }
 124     friend bool LLVM_ATTRIBUTE_UNUSED operator<(unsigned PseudoOpc,
 125                                                 const NEONLdStTableEntry &TE) {
 126       return PseudoOpc < TE.PseudoOpc;
 127     }
 128   };
 129 }
 130
 131 static const NEONLdStTableEntry NEONLdStTable[] = {
 132 { ARM::VLD1DUPq16Pseudo,     ARM::VLD1DUPq16,     true, false, false, SingleSpc, 2, 4,true},
 133 { ARM::VLD1DUPq16Pseudo_UPD, ARM::VLD1DUPq16_UPD, true, true, true,  SingleSpc, 2, 4,true},
 134 { ARM::VLD1DUPq32Pseudo,     ARM::VLD1DUPq32,     true, false, false, SingleSpc, 2, 2,true},
 135 { ARM::VLD1DUPq32Pseudo_UPD, ARM::VLD1DUPq32_UPD, true, true, true,  SingleSpc, 2, 2,true},
 136 { ARM::VLD1DUPq8Pseudo,      ARM::VLD1DUPq8,      true, false, false, SingleSpc, 2, 8,true},
 137 { ARM::VLD1DUPq8Pseudo_UPD,  ARM::VLD1DUPq8_UPD, true, true, true,  SingleSpc, 2, 8,true},
 138
 139 { ARM::VLD1LNq16Pseudo,     ARM::VLD1LNd16,     true, false, false, EvenDblSpc, 1, 4 ,true},
 140 { ARM::VLD1LNq16Pseudo_UPD, ARM::VLD1LNd16_UPD, true, true, true,  EvenDblSpc, 1, 4 ,true},
 141 { ARM::VLD1LNq32Pseudo,     ARM::VLD1LNd32,     true, false, false, EvenDblSpc, 1, 2 ,true},
 142 { ARM::VLD1LNq32Pseudo_UPD, ARM::VLD1LNd32_UPD, true, true, true,  EvenDblSpc, 1, 2 ,true},
 143 { ARM::VLD1LNq8Pseudo,      ARM::VLD1LNd8,      true, false, false, EvenDblSpc, 1, 8 ,true},
 144 { ARM::VLD1LNq8Pseudo_UPD,  ARM::VLD1LNd8_UPD, true, true, true,  EvenDblSpc, 1, 8 ,true},
 145
 146 { ARM::VLD1d64QPseudo,      ARM::VLD1d64Q,     true,  false, false, SingleSpc,  4, 1 ,false},
 147 { ARM::VLD1d64TPseudo,      ARM::VLD1d64T,     true,  false, false, SingleSpc,  3, 1 ,false},
 148 { ARM::VLD1q16Pseudo,       ARM::VLD1q16,      true,  false, false, SingleSpc,  2, 4 ,false},
 149 { ARM::VLD1q16PseudoWB_fixed, ARM::VLD1q16wb_fixed,true,false,false,SingleSpc, 2, 4 ,false},
 150 { ARM::VLD1q16PseudoWB_register, ARM::VLD1q16wb_register, true, true, true, SingleSpc, 2, 4 ,false},
 151 { ARM::VLD1q32Pseudo,       ARM::VLD1q32,      true,  false, false, SingleSpc,  2, 2 ,false},
 152 { ARM::VLD1q32PseudoWB_fixed, ARM::VLD1q32wb_fixed,true,false, false,SingleSpc, 2, 2 ,false},
 153 { ARM::VLD1q32PseudoWB_register, ARM::VLD1q32wb_register, true, true, true, SingleSpc, 2, 2 ,false},
 154 { ARM::VLD1q64Pseudo,       ARM::VLD1q64,      true,  false, false, SingleSpc,  2, 1 ,false},
 155 { ARM::VLD1q64PseudoWB_fixed, ARM::VLD1q64wb_fixed,true,false, false,SingleSpc, 2, 2 ,false},
 156 { ARM::VLD1q64PseudoWB_register, ARM::VLD1q64wb_register, true, true, true, SingleSpc, 2, 1 ,false},
 157 { ARM::VLD1q8Pseudo,        ARM::VLD1q8,       true,  false, false, SingleSpc,  2, 8 ,false},
 158 { ARM::VLD1q8PseudoWB_fixed, ARM::VLD1q8wb_fixed,true,false, false, SingleSpc,  2, 8 ,false},
 159 { ARM::VLD1q8PseudoWB_register, ARM::VLD1q8wb_register,true,true, true,SingleSpc,2,8,false},
 160
 161 { ARM::VLD2DUPd16Pseudo,     ARM::VLD2DUPd16,     true, false, false, SingleSpc, 2, 4,true},
 162 { ARM::VLD2DUPd16Pseudo_UPD, ARM::VLD2DUPd16_UPD, true, true, true,  SingleSpc, 2, 4,true},
 163 { ARM::VLD2DUPd32Pseudo,     ARM::VLD2DUPd32,     true, false, false, SingleSpc, 2, 2,true},
 164 { ARM::VLD2DUPd32Pseudo_UPD, ARM::VLD2DUPd32_UPD, true, true, true,  SingleSpc, 2, 2,true},
 165 { ARM::VLD2DUPd8Pseudo,      ARM::VLD2DUPd8,      true, false, false, SingleSpc, 2, 8,true},
 166 { ARM::VLD2DUPd8Pseudo_UPD,  ARM::VLD2DUPd8_UPD, true, true, true,  SingleSpc, 2, 8,true},
 167
 168 { ARM::VLD2LNd16Pseudo,     ARM::VLD2LNd16,     true, false, false, SingleSpc,  2, 4 ,true},
 169 { ARM::VLD2LNd16Pseudo_UPD, ARM::VLD2LNd16_UPD, true, true, true,  SingleSpc,  2, 4 ,true},
 170 { ARM::VLD2LNd32Pseudo,     ARM::VLD2LNd32,     true, false, false, SingleSpc,  2, 2 ,true},
 171 { ARM::VLD2LNd32Pseudo_UPD, ARM::VLD2LNd32_UPD, true, true, true,  SingleSpc,  2, 2 ,true},
 172 { ARM::VLD2LNd8Pseudo,      ARM::VLD2LNd8,      true, false, false, SingleSpc,  2, 8 ,true},
 173 { ARM::VLD2LNd8Pseudo_UPD,  ARM::VLD2LNd8_UPD, true, true, true,  SingleSpc,  2, 8 ,true},
 174 { ARM::VLD2LNq16Pseudo,     ARM::VLD2LNq16,     true, false, false, EvenDblSpc, 2, 4 ,true},
 175 { ARM::VLD2LNq16Pseudo_UPD, ARM::VLD2LNq16_UPD, true, true, true,  EvenDblSpc, 2, 4 ,true},
 176 { ARM::VLD2LNq32Pseudo,     ARM::VLD2LNq32,     true, false, false, EvenDblSpc, 2, 2 ,true},
 177 { ARM::VLD2LNq32Pseudo_UPD, ARM::VLD2LNq32_UPD, true, true, true,  EvenDblSpc, 2, 2 ,true},
 178
 179 { ARM::VLD2d16Pseudo,       ARM::VLD2d16,      true,  false, false, SingleSpc,  2, 4 ,false},
 180 { ARM::VLD2d16Pseudo_UPD,   ARM::VLD2d16_UPD, true, true, true,  SingleSpc,  2, 4 ,false},
 181 { ARM::VLD2d32Pseudo,       ARM::VLD2d32,      true,  false, false, SingleSpc,  2, 2 ,false},
 182 { ARM::VLD2d32Pseudo_UPD,   ARM::VLD2d32_UPD, true, true, true,  SingleSpc,  2, 2 ,false},
 183 { ARM::VLD2d8Pseudo,        ARM::VLD2d8,       true,  false, false, SingleSpc,  2, 8 ,false},
 184 { ARM::VLD2d8Pseudo_UPD,    ARM::VLD2d8_UPD, true, true, true,  SingleSpc,  2, 8 ,false},
 185
 186 { ARM::VLD2q16Pseudo,       ARM::VLD2q16,      true,  false, false, SingleSpc,  4, 4 ,false},
 187 { ARM::VLD2q16Pseudo_UPD,   ARM::VLD2q16_UPD, true, true, true,  SingleSpc,  4, 4 ,false},
 188 { ARM::VLD2q32Pseudo,       ARM::VLD2q32,      true,  false, false, SingleSpc,  4, 2 ,false},
 189 { ARM::VLD2q32Pseudo_UPD,   ARM::VLD2q32_UPD, true, true, true,  SingleSpc,  4, 2 ,false},
 190 { ARM::VLD2q8Pseudo,        ARM::VLD2q8,       true,  false, false, SingleSpc,  4, 8 ,false},
 191 { ARM::VLD2q8Pseudo_UPD,    ARM::VLD2q8_UPD, true, true, true,  SingleSpc,  4, 8 ,false},
 192
 193 { ARM::VLD3DUPd16Pseudo,     ARM::VLD3DUPd16,     true, false, false, SingleSpc, 3, 4,true},
 194 { ARM::VLD3DUPd16Pseudo_UPD, ARM::VLD3DUPd16_UPD, true, true, true,  SingleSpc, 3, 4,true},
 195 { ARM::VLD3DUPd32Pseudo,     ARM::VLD3DUPd32,     true, false, false, SingleSpc, 3, 2,true},
 196 { ARM::VLD3DUPd32Pseudo_UPD, ARM::VLD3DUPd32_UPD, true, true, true,  SingleSpc, 3, 2,true},
 197 { ARM::VLD3DUPd8Pseudo,      ARM::VLD3DUPd8,      true, false, false, SingleSpc, 3, 8,true},
 198 { ARM::VLD3DUPd8Pseudo_UPD,  ARM::VLD3DUPd8_UPD, true, true, true,  SingleSpc, 3, 8,true},
 199
 200 { ARM::VLD3LNd16Pseudo,     ARM::VLD3LNd16,     true, false, false, SingleSpc,  3, 4 ,true},
 201 { ARM::VLD3LNd16Pseudo_UPD, ARM::VLD3LNd16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 202 { ARM::VLD3LNd32Pseudo,     ARM::VLD3LNd32,     true, false, false, SingleSpc,  3, 2 ,true},
 203 { ARM::VLD3LNd32Pseudo_UPD, ARM::VLD3LNd32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 204 { ARM::VLD3LNd8Pseudo,      ARM::VLD3LNd8,      true, false, false, SingleSpc,  3, 8 ,true},
 205 { ARM::VLD3LNd8Pseudo_UPD,  ARM::VLD3LNd8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 206 { ARM::VLD3LNq16Pseudo,     ARM::VLD3LNq16,     true, false, false, EvenDblSpc, 3, 4 ,true},
 207 { ARM::VLD3LNq16Pseudo_UPD, ARM::VLD3LNq16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 208 { ARM::VLD3LNq32Pseudo,     ARM::VLD3LNq32,     true, false, false, EvenDblSpc, 3, 2 ,true},
 209 { ARM::VLD3LNq32Pseudo_UPD, ARM::VLD3LNq32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 210
 211 { ARM::VLD3d16Pseudo,       ARM::VLD3d16,      true,  false, false, SingleSpc,  3, 4 ,true},
 212 { ARM::VLD3d16Pseudo_UPD,   ARM::VLD3d16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 213 { ARM::VLD3d32Pseudo,       ARM::VLD3d32,      true,  false, false, SingleSpc,  3, 2 ,true},
 214 { ARM::VLD3d32Pseudo_UPD,   ARM::VLD3d32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 215 { ARM::VLD3d8Pseudo,        ARM::VLD3d8,       true,  false, false, SingleSpc,  3, 8 ,true},
 216 { ARM::VLD3d8Pseudo_UPD,    ARM::VLD3d8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 217
 218 { ARM::VLD3q16Pseudo_UPD,    ARM::VLD3q16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 219 { ARM::VLD3q16oddPseudo,     ARM::VLD3q16,     true,  false, false, OddDblSpc,  3, 4 ,true},
 220 { ARM::VLD3q16oddPseudo_UPD, ARM::VLD3q16_UPD, true, true, true,  OddDblSpc,  3, 4 ,true},
 221 { ARM::VLD3q32Pseudo_UPD,    ARM::VLD3q32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 222 { ARM::VLD3q32oddPseudo,     ARM::VLD3q32,     true,  false, false, OddDblSpc,  3, 2 ,true},
 223 { ARM::VLD3q32oddPseudo_UPD, ARM::VLD3q32_UPD, true, true, true,  OddDblSpc,  3, 2 ,true},
 224 { ARM::VLD3q8Pseudo_UPD,     ARM::VLD3q8_UPD, true, true, true,  EvenDblSpc, 3, 8 ,true},
 225 { ARM::VLD3q8oddPseudo,      ARM::VLD3q8,      true,  false, false, OddDblSpc,  3, 8 ,true},
 226 { ARM::VLD3q8oddPseudo_UPD,  ARM::VLD3q8_UPD, true, true, true,  OddDblSpc,  3, 8 ,true},
 227
 228 { ARM::VLD4DUPd16Pseudo,     ARM::VLD4DUPd16,     true, false, false, SingleSpc, 4, 4,true},
 229 { ARM::VLD4DUPd16Pseudo_UPD, ARM::VLD4DUPd16_UPD, true, true, true,  SingleSpc, 4, 4,true},
 230 { ARM::VLD4DUPd32Pseudo,     ARM::VLD4DUPd32,     true, false, false, SingleSpc, 4, 2,true},
 231 { ARM::VLD4DUPd32Pseudo_UPD, ARM::VLD4DUPd32_UPD, true, true, true,  SingleSpc, 4, 2,true},
 232 { ARM::VLD4DUPd8Pseudo,      ARM::VLD4DUPd8,      true, false, false, SingleSpc, 4, 8,true},
 233 { ARM::VLD4DUPd8Pseudo_UPD,  ARM::VLD4DUPd8_UPD, true, true, true,  SingleSpc, 4, 8,true},
 234
 235 { ARM::VLD4LNd16Pseudo,     ARM::VLD4LNd16,     true, false, false, SingleSpc,  4, 4 ,true},
 236 { ARM::VLD4LNd16Pseudo_UPD, ARM::VLD4LNd16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 237 { ARM::VLD4LNd32Pseudo,     ARM::VLD4LNd32,     true, false, false, SingleSpc,  4, 2 ,true},
 238 { ARM::VLD4LNd32Pseudo_UPD, ARM::VLD4LNd32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 239 { ARM::VLD4LNd8Pseudo,      ARM::VLD4LNd8,      true, false, false, SingleSpc,  4, 8 ,true},
 240 { ARM::VLD4LNd8Pseudo_UPD,  ARM::VLD4LNd8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 241 { ARM::VLD4LNq16Pseudo,     ARM::VLD4LNq16,     true, false, false, EvenDblSpc, 4, 4 ,true},
 242 { ARM::VLD4LNq16Pseudo_UPD, ARM::VLD4LNq16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 243 { ARM::VLD4LNq32Pseudo,     ARM::VLD4LNq32,     true, false, false, EvenDblSpc, 4, 2 ,true},
 244 { ARM::VLD4LNq32Pseudo_UPD, ARM::VLD4LNq32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 245
 246 { ARM::VLD4d16Pseudo,       ARM::VLD4d16,      true,  false, false, SingleSpc,  4, 4 ,true},
 247 { ARM::VLD4d16Pseudo_UPD,   ARM::VLD4d16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 248 { ARM::VLD4d32Pseudo,       ARM::VLD4d32,      true,  false, false, SingleSpc,  4, 2 ,true},
 249 { ARM::VLD4d32Pseudo_UPD,   ARM::VLD4d32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 250 { ARM::VLD4d8Pseudo,        ARM::VLD4d8,       true,  false, false, SingleSpc,  4, 8 ,true},
 251 { ARM::VLD4d8Pseudo_UPD,    ARM::VLD4d8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 252
 253 { ARM::VLD4q16Pseudo_UPD,    ARM::VLD4q16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 254 { ARM::VLD4q16oddPseudo,     ARM::VLD4q16,     true,  false, false, OddDblSpc,  4, 4 ,true},
 255 { ARM::VLD4q16oddPseudo_UPD, ARM::VLD4q16_UPD, true, true, true,  OddDblSpc,  4, 4 ,true},
 256 { ARM::VLD4q32Pseudo_UPD,    ARM::VLD4q32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 257 { ARM::VLD4q32oddPseudo,     ARM::VLD4q32,     true,  false, false, OddDblSpc,  4, 2 ,true},
 258 { ARM::VLD4q32oddPseudo_UPD, ARM::VLD4q32_UPD, true, true, true,  OddDblSpc,  4, 2 ,true},
 259 { ARM::VLD4q8Pseudo_UPD,     ARM::VLD4q8_UPD, true, true, true,  EvenDblSpc, 4, 8 ,true},
 260 { ARM::VLD4q8oddPseudo,      ARM::VLD4q8,      true,  false, false, OddDblSpc,  4, 8 ,true},
 261 { ARM::VLD4q8oddPseudo_UPD,  ARM::VLD4q8_UPD, true, true, true,  OddDblSpc,  4, 8 ,true},
 262
 263 { ARM::VST1LNq16Pseudo,     ARM::VST1LNd16,    false, false, false, EvenDblSpc, 1, 4 ,true},
 264 { ARM::VST1LNq16Pseudo_UPD, ARM::VST1LNd16_UPD, false, true, true,  EvenDblSpc, 1, 4 ,true},
 265 { ARM::VST1LNq32Pseudo,     ARM::VST1LNd32,    false, false, false, EvenDblSpc, 1, 2 ,true},
 266 { ARM::VST1LNq32Pseudo_UPD, ARM::VST1LNd32_UPD, false, true, true,  EvenDblSpc, 1, 2 ,true},
 267 { ARM::VST1LNq8Pseudo,      ARM::VST1LNd8,     false, false, false, EvenDblSpc, 1, 8 ,true},
 268 { ARM::VST1LNq8Pseudo_UPD,  ARM::VST1LNd8_UPD, false, true, true,  EvenDblSpc, 1, 8 ,true},
 269
 270 { ARM::VST1d64QPseudo,      ARM::VST1d64Q,     false, false, false, SingleSpc,  4, 1 ,true},
 271 { ARM::VST1d64QPseudo_UPD,  ARM::VST1d64Q_UPD, false, true, true,  SingleSpc,  4, 1 ,true},
 272 { ARM::VST1d64TPseudo,      ARM::VST1d64T,     false, false, false, SingleSpc,  3, 1 ,true},
 273 { ARM::VST1d64TPseudo_UPD,  ARM::VST1d64T_UPD, false, true, true,  SingleSpc,  3, 1 ,true},
 274
 275 { ARM::VST1q16Pseudo,       ARM::VST1q16,      false, false, false, SingleSpc,  2, 4 ,true},
 276 { ARM::VST1q16Pseudo_UPD,   ARM::VST1q16_UPD, false, true, true,  SingleSpc,  2, 4 ,true},
 277 { ARM::VST1q32Pseudo,       ARM::VST1q32,      false, false, false, SingleSpc,  2, 2 ,true},
 278 { ARM::VST1q32Pseudo_UPD,   ARM::VST1q32_UPD, false, true, true,  SingleSpc,  2, 2 ,true},
 279 { ARM::VST1q64Pseudo,       ARM::VST1q64,      false, false, false, SingleSpc,  2, 1 ,true},
 280 { ARM::VST1q64Pseudo_UPD,   ARM::VST1q64_UPD, false, true, true,  SingleSpc,  2, 1 ,true},
 281 { ARM::VST1q8Pseudo,        ARM::VST1q8,       false, false, false, SingleSpc,  2, 8 ,true},
 282 { ARM::VST1q8Pseudo_UPD,    ARM::VST1q8_UPD, false, true, true,  SingleSpc,  2, 8 ,true},
 283
 284 { ARM::VST2LNd16Pseudo,     ARM::VST2LNd16,     false, false, false, SingleSpc, 2, 4 ,true},
 285 { ARM::VST2LNd16Pseudo_UPD, ARM::VST2LNd16_UPD, false, true, true,  SingleSpc, 2, 4 ,true},
 286 { ARM::VST2LNd32Pseudo,     ARM::VST2LNd32,     false, false, false, SingleSpc, 2, 2 ,true},
 287 { ARM::VST2LNd32Pseudo_UPD, ARM::VST2LNd32_UPD, false, true, true,  SingleSpc, 2, 2 ,true},
 288 { ARM::VST2LNd8Pseudo,      ARM::VST2LNd8,      false, false, false, SingleSpc, 2, 8 ,true},
 289 { ARM::VST2LNd8Pseudo_UPD,  ARM::VST2LNd8_UPD, false, true, true,  SingleSpc, 2, 8 ,true},
 290 { ARM::VST2LNq16Pseudo,     ARM::VST2LNq16,     false, false, false, EvenDblSpc, 2, 4,true},
 291 { ARM::VST2LNq16Pseudo_UPD, ARM::VST2LNq16_UPD, false, true, true,  EvenDblSpc, 2, 4,true},
 292 { ARM::VST2LNq32Pseudo,     ARM::VST2LNq32,     false, false, false, EvenDblSpc, 2, 2,true},
 293 { ARM::VST2LNq32Pseudo_UPD, ARM::VST2LNq32_UPD, false, true, true,  EvenDblSpc, 2, 2,true},
 294
 295 { ARM::VST2d16Pseudo,       ARM::VST2d16,      false, false, false, SingleSpc,  2, 4 ,true},
 296 { ARM::VST2d16Pseudo_UPD,   ARM::VST2d16_UPD, false, true, true,  SingleSpc,  2, 4 ,true},
 297 { ARM::VST2d32Pseudo,       ARM::VST2d32,      false, false, false, SingleSpc,  2, 2 ,true},
 298 { ARM::VST2d32Pseudo_UPD,   ARM::VST2d32_UPD, false, true, true,  SingleSpc,  2, 2 ,true},
 299 { ARM::VST2d8Pseudo,        ARM::VST2d8,       false, false, false, SingleSpc,  2, 8 ,true},
 300 { ARM::VST2d8Pseudo_UPD,    ARM::VST2d8_UPD, false, true, true,  SingleSpc,  2, 8 ,true},
 301
 302 { ARM::VST2q16Pseudo,       ARM::VST2q16,      false, false, false, SingleSpc,  4, 4 ,true},
 303 { ARM::VST2q16Pseudo_UPD,   ARM::VST2q16_UPD, false, true, true,  SingleSpc,  4, 4 ,true},
 304 { ARM::VST2q32Pseudo,       ARM::VST2q32,      false, false, false, SingleSpc,  4, 2 ,true},
 305 { ARM::VST2q32Pseudo_UPD,   ARM::VST2q32_UPD, false, true, true,  SingleSpc,  4, 2 ,true},
 306 { ARM::VST2q8Pseudo,        ARM::VST2q8,       false, false, false, SingleSpc,  4, 8 ,true},
 307 { ARM::VST2q8Pseudo_UPD,    ARM::VST2q8_UPD, false, true, true,  SingleSpc,  4, 8 ,true},
 308
 309 { ARM::VST3LNd16Pseudo,     ARM::VST3LNd16,     false, false, false, SingleSpc, 3, 4 ,true},
 310 { ARM::VST3LNd16Pseudo_UPD, ARM::VST3LNd16_UPD, false, true, true,  SingleSpc, 3, 4 ,true},
 311 { ARM::VST3LNd32Pseudo,     ARM::VST3LNd32,     false, false, false, SingleSpc, 3, 2 ,true},
 312 { ARM::VST3LNd32Pseudo_UPD, ARM::VST3LNd32_UPD, false, true, true,  SingleSpc, 3, 2 ,true},
 313 { ARM::VST3LNd8Pseudo,      ARM::VST3LNd8,      false, false, false, SingleSpc, 3, 8 ,true},
 314 { ARM::VST3LNd8Pseudo_UPD,  ARM::VST3LNd8_UPD, false, true, true,  SingleSpc, 3, 8 ,true},
 315 { ARM::VST3LNq16Pseudo,     ARM::VST3LNq16,     false, false, false, EvenDblSpc, 3, 4,true},
 316 { ARM::VST3LNq16Pseudo_UPD, ARM::VST3LNq16_UPD, false, true, true,  EvenDblSpc, 3, 4,true},
 317 { ARM::VST3LNq32Pseudo,     ARM::VST3LNq32,     false, false, false, EvenDblSpc, 3, 2,true},
 318 { ARM::VST3LNq32Pseudo_UPD, ARM::VST3LNq32_UPD, false, true, true,  EvenDblSpc, 3, 2,true},
 319
 320 { ARM::VST3d16Pseudo,       ARM::VST3d16,      false, false, false, SingleSpc,  3, 4 ,true},
 321 { ARM::VST3d16Pseudo_UPD,   ARM::VST3d16_UPD, false, true, true,  SingleSpc,  3, 4 ,true},
 322 { ARM::VST3d32Pseudo,       ARM::VST3d32,      false, false, false, SingleSpc,  3, 2 ,true},
 323 { ARM::VST3d32Pseudo_UPD,   ARM::VST3d32_UPD, false, true, true,  SingleSpc,  3, 2 ,true},
 324 { ARM::VST3d8Pseudo,        ARM::VST3d8,       false, false, false, SingleSpc,  3, 8 ,true},
 325 { ARM::VST3d8Pseudo_UPD,    ARM::VST3d8_UPD, false, true, true,  SingleSpc,  3, 8 ,true},
 326
 327 { ARM::VST3q16Pseudo_UPD,    ARM::VST3q16_UPD, false, true, true,  EvenDblSpc, 3, 4 ,true},
 328 { ARM::VST3q16oddPseudo,     ARM::VST3q16,     false, false, false, OddDblSpc,  3, 4 ,true},
 329 { ARM::VST3q16oddPseudo_UPD, ARM::VST3q16_UPD, false, true, true,  OddDblSpc,  3, 4 ,true},
 330 { ARM::VST3q32Pseudo_UPD,    ARM::VST3q32_UPD, false, true, true,  EvenDblSpc, 3, 2 ,true},
 331 { ARM::VST3q32oddPseudo,     ARM::VST3q32,     false, false, false, OddDblSpc,  3, 2 ,true},
 332 { ARM::VST3q32oddPseudo_UPD, ARM::VST3q32_UPD, false, true, true,  OddDblSpc,  3, 2 ,true},
 333 { ARM::VST3q8Pseudo_UPD,     ARM::VST3q8_UPD, false, true, true,  EvenDblSpc, 3, 8 ,true},
 334 { ARM::VST3q8oddPseudo,      ARM::VST3q8,      false, false, false, OddDblSpc,  3, 8 ,true},
 335 { ARM::VST3q8oddPseudo_UPD,  ARM::VST3q8_UPD, false, true, true,  OddDblSpc,  3, 8 ,true},
 336
 337 { ARM::VST4LNd16Pseudo,     ARM::VST4LNd16,     false, false, false, SingleSpc, 4, 4 ,true},
 338 { ARM::VST4LNd16Pseudo_UPD, ARM::VST4LNd16_UPD, false, true, true,  SingleSpc, 4, 4 ,true},
 339 { ARM::VST4LNd32Pseudo,     ARM::VST4LNd32,     false, false, false, SingleSpc, 4, 2 ,true},
 340 { ARM::VST4LNd32Pseudo_UPD, ARM::VST4LNd32_UPD, false, true, true,  SingleSpc, 4, 2 ,true},
 341 { ARM::VST4LNd8Pseudo,      ARM::VST4LNd8,      false, false, false, SingleSpc, 4, 8 ,true},
 342 { ARM::VST4LNd8Pseudo_UPD,  ARM::VST4LNd8_UPD, false, true, true,  SingleSpc, 4, 8 ,true},
 343 { ARM::VST4LNq16Pseudo,     ARM::VST4LNq16,     false, false, false, EvenDblSpc, 4, 4,true},
 344 { ARM::VST4LNq16Pseudo_UPD, ARM::VST4LNq16_UPD, false, true, true,  EvenDblSpc, 4, 4,true},
 345 { ARM::VST4LNq32Pseudo,     ARM::VST4LNq32,     false, false, false, EvenDblSpc, 4, 2,true},
 346 { ARM::VST4LNq32Pseudo_UPD, ARM::VST4LNq32_UPD, false, true, true,  EvenDblSpc, 4, 2,true},
 347
 348 { ARM::VST4d16Pseudo,       ARM::VST4d16,      false, false, false, SingleSpc,  4, 4 ,true},
 349 { ARM::VST4d16Pseudo_UPD,   ARM::VST4d16_UPD, false, true, true,  SingleSpc,  4, 4 ,true},
 350 { ARM::VST4d32Pseudo,       ARM::VST4d32,      false, false, false, SingleSpc,  4, 2 ,true},
 351 { ARM::VST4d32Pseudo_UPD,   ARM::VST4d32_UPD, false, true, true,  SingleSpc,  4, 2 ,true},
 352 { ARM::VST4d8Pseudo,        ARM::VST4d8,       false, false, false, SingleSpc,  4, 8 ,true},
 353 { ARM::VST4d8Pseudo_UPD,    ARM::VST4d8_UPD, false, true, true,  SingleSpc,  4, 8 ,true},
 354
 355 { ARM::VST4q16Pseudo_UPD,    ARM::VST4q16_UPD, false, true, true,  EvenDblSpc, 4, 4 ,true},
 356 { ARM::VST4q16oddPseudo,     ARM::VST4q16,     false, false, false, OddDblSpc,  4, 4 ,true},
 357 { ARM::VST4q16oddPseudo_UPD, ARM::VST4q16_UPD, false, true, true,  OddDblSpc,  4, 4 ,true},
 358 { ARM::VST4q32Pseudo_UPD,    ARM::VST4q32_UPD, false, true, true,  EvenDblSpc, 4, 2 ,true},
 359 { ARM::VST4q32oddPseudo,     ARM::VST4q32,     false, false, false, OddDblSpc,  4, 2 ,true},
 360 { ARM::VST4q32oddPseudo_UPD, ARM::VST4q32_UPD, false, true, true,  OddDblSpc,  4, 2 ,true},
 361 { ARM::VST4q8Pseudo_UPD,     ARM::VST4q8_UPD, false, true, true,  EvenDblSpc, 4, 8 ,true},
 362 { ARM::VST4q8oddPseudo,      ARM::VST4q8,      false, false, false, OddDblSpc,  4, 8 ,true},
 363 { ARM::VST4q8oddPseudo_UPD,  ARM::VST4q8_UPD, false, true, true,  OddDblSpc,  4, 8 ,true}
 364 };
 365
 366 /// LookupNEONLdSt - Search the NEONLdStTable for information about a NEON
 367 /// load or store pseudo instruction.
 368 static const NEONLdStTableEntry *LookupNEONLdSt(unsigned Opcode) {
 369   unsigned NumEntries = array_lengthof(NEONLdStTable);
 370
 371 #ifndef NDEBUG
 372   // Make sure the table is sorted.
 373   static bool TableChecked = false;
 374   if (!TableChecked) {
 375     for (unsigned i = 0; i != NumEntries-1; ++i)
 376       assert(NEONLdStTable[i] < NEONLdStTable[i+1] &&
 377              "NEONLdStTable is not sorted!");
 378     TableChecked = true;
 379   }
 380 #endif
 381
 382   const NEONLdStTableEntry *I =
 383     std::lower_bound(NEONLdStTable, NEONLdStTable + NumEntries, Opcode);
 384   if (I != NEONLdStTable + NumEntries && I->PseudoOpc == Opcode)
 385     return I;
 386   return NULL;
 387 }
 388
 389 /// GetDSubRegs - Get 4 D subregisters of a Q, QQ, or QQQQ register,
 390 /// corresponding to the specified register spacing.  Not all of the results
 391 /// are necessarily valid, e.g., a Q register only has 2 D subregisters.
 392 static void GetDSubRegs(unsigned Reg, NEONRegSpacing RegSpc,
 393                         const TargetRegisterInfo *TRI, unsigned &D0,
 394                         unsigned &D1, unsigned &D2, unsigned &D3) {
 395   if (RegSpc == SingleSpc) {
 396     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 397     D1 = TRI->getSubReg(Reg, ARM::dsub_1);
 398     D2 = TRI->getSubReg(Reg, ARM::dsub_2);
 399     D3 = TRI->getSubReg(Reg, ARM::dsub_3);
 400   } else if (RegSpc == EvenDblSpc) {
 401     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 402     D1 = TRI->getSubReg(Reg, ARM::dsub_2);
 403     D2 = TRI->getSubReg(Reg, ARM::dsub_4);
 404     D3 = TRI->getSubReg(Reg, ARM::dsub_6);
 405   } else {
 406     assert(RegSpc == OddDblSpc && "unknown register spacing");
 407     D0 = TRI->getSubReg(Reg, ARM::dsub_1);
 408     D1 = TRI->getSubReg(Reg, ARM::dsub_3);
 409     D2 = TRI->getSubReg(Reg, ARM::dsub_5);
 410     D3 = TRI->getSubReg(Reg, ARM::dsub_7);
 411   }
 412 }
 413
 414 /// ExpandVLD - Translate VLD pseudo instructions with Q, QQ or QQQQ register
 415 /// operands to real VLD instructions with D register operands.
 416 void ARMExpandPseudo::ExpandVLD(MachineBasicBlock::iterator &MBBI) {
 417   MachineInstr &MI = *MBBI;
 418   MachineBasicBlock &MBB = *MI.getParent();
 419
 420   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 421   assert(TableEntry && TableEntry->IsLoad && "NEONLdStTable lookup failed");
 422   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 423   unsigned NumRegs = TableEntry->NumRegs;
 424
 425   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 426                                     TII->get(TableEntry->RealOpc));
 427   unsigned OpIdx = 0;
 428
 429   bool DstIsDead = MI.getOperand(OpIdx).isDead();
 430   unsigned DstReg = MI.getOperand(OpIdx++).getReg();
 431   unsigned D0, D1, D2, D3;
 432   GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 433   MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 434   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 435     MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 436   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 437     MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 438   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 439     MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 440
 441   if (TableEntry->isUpdating)
 442     MIB.addOperand(MI.getOperand(OpIdx++));
 443
 444   // Copy the addrmode6 operands.
 445   MIB.addOperand(MI.getOperand(OpIdx++));
 446   MIB.addOperand(MI.getOperand(OpIdx++));
 447   // Copy the am6offset operand.
 448   if (TableEntry->hasWritebackOperand)
 449     MIB.addOperand(MI.getOperand(OpIdx++));
 450
 451   // For an instruction writing double-spaced subregs, the pseudo instruction
 452   // has an extra operand that is a use of the super-register.  Record the
 453   // operand index and skip over it.
 454   unsigned SrcOpIdx = 0;
 455   if (RegSpc == EvenDblSpc || RegSpc == OddDblSpc)
 456     SrcOpIdx = OpIdx++;
 457
 458   // Copy the predicate operands.
 459   MIB.addOperand(MI.getOperand(OpIdx++));
 460   MIB.addOperand(MI.getOperand(OpIdx++));
 461
 462   // Copy the super-register source operand used for double-spaced subregs over
 463   // to the new instruction as an implicit operand.
 464   if (SrcOpIdx != 0) {
 465     MachineOperand MO = MI.getOperand(SrcOpIdx);
 466     MO.setImplicit(true);
 467     MIB.addOperand(MO);
 468   }
 469   // Add an implicit def for the super-register.
 470   MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 471   TransferImpOps(MI, MIB, MIB);
 472
 473   // Transfer memoperands.
 474   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 475
 476   MI.eraseFromParent();
 477 }
 478
 479 /// ExpandVST - Translate VST pseudo instructions with Q, QQ or QQQQ register
 480 /// operands to real VST instructions with D register operands.
 481 void ARMExpandPseudo::ExpandVST(MachineBasicBlock::iterator &MBBI) {
 482   MachineInstr &MI = *MBBI;
 483   MachineBasicBlock &MBB = *MI.getParent();
 484
 485   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 486   assert(TableEntry && !TableEntry->IsLoad && "NEONLdStTable lookup failed");
 487   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 488   unsigned NumRegs = TableEntry->NumRegs;
 489
 490   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 491                                     TII->get(TableEntry->RealOpc));
 492   unsigned OpIdx = 0;
 493   if (TableEntry->isUpdating)
 494     MIB.addOperand(MI.getOperand(OpIdx++));
 495
 496   // Copy the addrmode6 operands.
 497   MIB.addOperand(MI.getOperand(OpIdx++));
 498   MIB.addOperand(MI.getOperand(OpIdx++));
 499   // Copy the am6offset operand.
 500   if (TableEntry->hasWritebackOperand)
 501     MIB.addOperand(MI.getOperand(OpIdx++));
 502
 503   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 504   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 505   unsigned D0, D1, D2, D3;
 506   GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3);
 507   MIB.addReg(D0).addReg(D1);
 508   if (NumRegs > 2)
 509     MIB.addReg(D2);
 510   if (NumRegs > 3)
 511     MIB.addReg(D3);
 512
 513   // Copy the predicate operands.
 514   MIB.addOperand(MI.getOperand(OpIdx++));
 515   MIB.addOperand(MI.getOperand(OpIdx++));
 516
 517   if (SrcIsKill) // Add an implicit kill for the super-reg.
 518     MIB->addRegisterKilled(SrcReg, TRI, true);
 519   TransferImpOps(MI, MIB, MIB);
 520
 521   // Transfer memoperands.
 522   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 523
 524   MI.eraseFromParent();
 525 }
 526
 527 /// ExpandLaneOp - Translate VLD*LN and VST*LN instructions with Q, QQ or QQQQ
 528 /// register operands to real instructions with D register operands.
 529 void ARMExpandPseudo::ExpandLaneOp(MachineBasicBlock::iterator &MBBI) {
 530   MachineInstr &MI = *MBBI;
 531   MachineBasicBlock &MBB = *MI.getParent();
 532
 533   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 534   assert(TableEntry && "NEONLdStTable lookup failed");
 535   NEONRegSpacing RegSpc = TableEntry->RegSpacing;
 536   unsigned NumRegs = TableEntry->NumRegs;
 537   unsigned RegElts = TableEntry->RegElts;
 538
 539   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 540                                     TII->get(TableEntry->RealOpc));
 541   unsigned OpIdx = 0;
 542   // The lane operand is always the 3rd from last operand, before the 2
 543   // predicate operands.
 544   unsigned Lane = MI.getOperand(MI.getDesc().getNumOperands() - 3).getImm();
 545
 546   // Adjust the lane and spacing as needed for Q registers.
 547   assert(RegSpc != OddDblSpc && "unexpected register spacing for VLD/VST-lane");
 548   if (RegSpc == EvenDblSpc && Lane >= RegElts) {
 549     RegSpc = OddDblSpc;
 550     Lane -= RegElts;
 551   }
 552   assert(Lane < RegElts && "out of range lane for VLD/VST-lane");
 553
 554   unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0;
 555   unsigned DstReg = 0;
 556   bool DstIsDead = false;
 557   if (TableEntry->IsLoad) {
 558     DstIsDead = MI.getOperand(OpIdx).isDead();
 559     DstReg = MI.getOperand(OpIdx++).getReg();
 560     GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 561     MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 562     if (NumRegs > 1)
 563       MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 564     if (NumRegs > 2)
 565       MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 566     if (NumRegs > 3)
 567       MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 568   }
 569
 570   if (TableEntry->isUpdating)
 571     MIB.addOperand(MI.getOperand(OpIdx++));
 572
 573   // Copy the addrmode6 operands.
 574   MIB.addOperand(MI.getOperand(OpIdx++));
 575   MIB.addOperand(MI.getOperand(OpIdx++));
 576   // Copy the am6offset operand.
 577   if (TableEntry->hasWritebackOperand)
 578     MIB.addOperand(MI.getOperand(OpIdx++));
 579
 580   // Grab the super-register source.
 581   MachineOperand MO = MI.getOperand(OpIdx++);
 582   if (!TableEntry->IsLoad)
 583     GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3);
 584
 585   // Add the subregs as sources of the new instruction.
 586   unsigned SrcFlags = (getUndefRegState(MO.isUndef()) |
 587                        getKillRegState(MO.isKill()));
 588   MIB.addReg(D0, SrcFlags);
 589   if (NumRegs > 1)
 590     MIB.addReg(D1, SrcFlags);
 591   if (NumRegs > 2)
 592     MIB.addReg(D2, SrcFlags);
 593   if (NumRegs > 3)
 594     MIB.addReg(D3, SrcFlags);
 595
 596   // Add the lane number operand.
 597   MIB.addImm(Lane);
 598   OpIdx += 1;
 599
 600   // Copy the predicate operands.
 601   MIB.addOperand(MI.getOperand(OpIdx++));
 602   MIB.addOperand(MI.getOperand(OpIdx++));
 603
 604   // Copy the super-register source to be an implicit source.
 605   MO.setImplicit(true);
 606   MIB.addOperand(MO);
 607   if (TableEntry->IsLoad)
 608     // Add an implicit def for the super-register.
 609     MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 610   TransferImpOps(MI, MIB, MIB);
 611   MI.eraseFromParent();
 612 }
 613
 614 /// ExpandVTBL - Translate VTBL and VTBX pseudo instructions with Q or QQ
 615 /// register operands to real instructions with D register operands.
 616 void ARMExpandPseudo::ExpandVTBL(MachineBasicBlock::iterator &MBBI,
 617                                  unsigned Opc, bool IsExt, unsigned NumRegs) {
 618   MachineInstr &MI = *MBBI;
 619   MachineBasicBlock &MBB = *MI.getParent();
 620
 621   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc));
 622   unsigned OpIdx = 0;
 623
 624   // Transfer the destination register operand.
 625   MIB.addOperand(MI.getOperand(OpIdx++));
 626   if (IsExt)
 627     MIB.addOperand(MI.getOperand(OpIdx++));
 628
 629   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 630   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 631   unsigned D0, D1, D2, D3;
 632   GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3);
 633   MIB.addReg(D0).addReg(D1);
 634   if (NumRegs > 2)
 635     MIB.addReg(D2);
 636   if (NumRegs > 3)
 637     MIB.addReg(D3);
 638
 639   // Copy the other source register operand.
 640   MIB.addOperand(MI.getOperand(OpIdx++));
 641
 642   // Copy the predicate operands.
 643   MIB.addOperand(MI.getOperand(OpIdx++));
 644   MIB.addOperand(MI.getOperand(OpIdx++));
 645
 646   if (SrcIsKill)  // Add an implicit kill for the super-reg.
 647     MIB->addRegisterKilled(SrcReg, TRI, true);
 648   TransferImpOps(MI, MIB, MIB);
 649   MI.eraseFromParent();
 650 }
 651
 652 void ARMExpandPseudo::ExpandMOV32BitImm(MachineBasicBlock &MBB,
 653                                         MachineBasicBlock::iterator &MBBI) {
 654   MachineInstr &MI = *MBBI;
 655   unsigned Opcode = MI.getOpcode();
 656   unsigned PredReg = 0;
 657   ARMCC::CondCodes Pred = llvm::getInstrPredicate(&MI, PredReg);
 658   unsigned DstReg = MI.getOperand(0).getReg();
 659   bool DstIsDead = MI.getOperand(0).isDead();
 660   bool isCC = Opcode == ARM::MOVCCi32imm || Opcode == ARM::t2MOVCCi32imm;
 661   const MachineOperand &MO = MI.getOperand(isCC ? 2 : 1);
 662   MachineInstrBuilder LO16, HI16;
 663
 664   if (!STI->hasV6T2Ops() &&
 665       (Opcode == ARM::MOVi32imm || Opcode == ARM::MOVCCi32imm)) {
 666     // Expand into a movi + orr.
 667     LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi), DstReg);
 668     HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::ORRri))
 669       .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 670       .addReg(DstReg);
 671
 672     assert (MO.isImm() && "MOVi32imm w/ non-immediate source operand!");
 673     unsigned ImmVal = (unsigned)MO.getImm();
 674     unsigned SOImmValV1 = ARM_AM::getSOImmTwoPartFirst(ImmVal);
 675     unsigned SOImmValV2 = ARM_AM::getSOImmTwoPartSecond(ImmVal);
 676     LO16 = LO16.addImm(SOImmValV1);
 677     HI16 = HI16.addImm(SOImmValV2);
 678     LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 679     HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 680     LO16.addImm(Pred).addReg(PredReg).addReg(0);
 681     HI16.addImm(Pred).addReg(PredReg).addReg(0);
 682     TransferImpOps(MI, LO16, HI16);
 683     MI.eraseFromParent();
 684     return;
 685   }
 686
 687   unsigned LO16Opc = 0;
 688   unsigned HI16Opc = 0;
 689   if (Opcode == ARM::t2MOVi32imm || Opcode == ARM::t2MOVCCi32imm) {
 690     LO16Opc = ARM::t2MOVi16;
 691     HI16Opc = ARM::t2MOVTi16;
 692   } else {
 693     LO16Opc = ARM::MOVi16;
 694     HI16Opc = ARM::MOVTi16;
 695   }
 696
 697   LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(LO16Opc), DstReg);
 698   HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(HI16Opc))
 699     .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 700     .addReg(DstReg);
 701
 702   if (MO.isImm()) {
 703     unsigned Imm = MO.getImm();
 704     unsigned Lo16 = Imm & 0xffff;
 705     unsigned Hi16 = (Imm >> 16) & 0xffff;
 706     LO16 = LO16.addImm(Lo16);
 707     HI16 = HI16.addImm(Hi16);
 708   } else {
 709     const GlobalValue *GV = MO.getGlobal();
 710     unsigned TF = MO.getTargetFlags();
 711     LO16 = LO16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_LO16);
 712     HI16 = HI16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_HI16);
 713   }
 714
 715   LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 716   HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 717   LO16.addImm(Pred).addReg(PredReg);
 718   HI16.addImm(Pred).addReg(PredReg);
 719
 720   TransferImpOps(MI, LO16, HI16);
 721   MI.eraseFromParent();
 722 }
 723
 724 bool ARMExpandPseudo::ExpandMI(MachineBasicBlock &MBB,
 725                                MachineBasicBlock::iterator MBBI) {
 726   MachineInstr &MI = *MBBI;
 727   unsigned Opcode = MI.getOpcode();
 728   switch (Opcode) {
 729     default:
 730       return false;
 731     case ARM::VMOVScc:
 732     case ARM::VMOVDcc: {
 733       unsigned newOpc = Opcode == ARM::VMOVScc ? ARM::VMOVS : ARM::VMOVD;
 734       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(newOpc),
 735               MI.getOperand(1).getReg())
 736         .addReg(MI.getOperand(2).getReg(),
 737                 getKillRegState(MI.getOperand(2).isKill()))
 738         .addImm(MI.getOperand(3).getImm()) // 'pred'
 739         .addReg(MI.getOperand(4).getReg());
 740
 741       MI.eraseFromParent();
 742       return true;
 743     }
 744     case ARM::t2MOVCCr:
 745     case ARM::MOVCCr: {
 746       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVr : ARM::MOVr;
 747       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 748               MI.getOperand(1).getReg())
 749         .addReg(MI.getOperand(2).getReg(),
 750                 getKillRegState(MI.getOperand(2).isKill()))
 751         .addImm(MI.getOperand(3).getImm()) // 'pred'
 752         .addReg(MI.getOperand(4).getReg())
 753         .addReg(0); // 's' bit
 754
 755       MI.eraseFromParent();
 756       return true;
 757     }
 758     case ARM::MOVCCsi: {
 759       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 760               (MI.getOperand(1).getReg()))
 761         .addReg(MI.getOperand(2).getReg(),
 762                 getKillRegState(MI.getOperand(2).isKill()))
 763         .addImm(MI.getOperand(3).getImm())
 764         .addImm(MI.getOperand(4).getImm()) // 'pred'
 765         .addReg(MI.getOperand(5).getReg())
 766         .addReg(0); // 's' bit
 767
 768       MI.eraseFromParent();
 769       return true;
 770     }
 771
 772     case ARM::MOVCCsr: {
 773       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsr),
 774               (MI.getOperand(1).getReg()))
 775         .addReg(MI.getOperand(2).getReg(),
 776                 getKillRegState(MI.getOperand(2).isKill()))
 777         .addReg(MI.getOperand(3).getReg(),
 778                 getKillRegState(MI.getOperand(3).isKill()))
 779         .addImm(MI.getOperand(4).getImm())
 780         .addImm(MI.getOperand(5).getImm()) // 'pred'
 781         .addReg(MI.getOperand(6).getReg())
 782         .addReg(0); // 's' bit
 783
 784       MI.eraseFromParent();
 785       return true;
 786     }
 787     case ARM::MOVCCi16: {
 788       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi16),
 789               MI.getOperand(1).getReg())
 790         .addImm(MI.getOperand(2).getImm())
 791         .addImm(MI.getOperand(3).getImm()) // 'pred'
 792         .addReg(MI.getOperand(4).getReg());
 793
 794       MI.eraseFromParent();
 795       return true;
 796     }
 797     case ARM::t2MOVCCi:
 798     case ARM::MOVCCi: {
 799       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVi : ARM::MOVi;
 800       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 801               MI.getOperand(1).getReg())
 802         .addImm(MI.getOperand(2).getImm())
 803         .addImm(MI.getOperand(3).getImm()) // 'pred'
 804         .addReg(MI.getOperand(4).getReg())
 805         .addReg(0); // 's' bit
 806
 807       MI.eraseFromParent();
 808       return true;
 809     }
 810     case ARM::MVNCCi: {
 811       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MVNi),
 812               MI.getOperand(1).getReg())
 813         .addImm(MI.getOperand(2).getImm())
 814         .addImm(MI.getOperand(3).getImm()) // 'pred'
 815         .addReg(MI.getOperand(4).getReg())
 816         .addReg(0); // 's' bit
 817
 818       MI.eraseFromParent();
 819       return true;
 820     }
 821     case ARM::Int_eh_sjlj_dispatchsetup: {
 822       MachineFunction &MF = *MI.getParent()->getParent();
 823       const ARMBaseInstrInfo *AII =
 824         static_cast<const ARMBaseInstrInfo*>(TII);
 825       const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
 826       // For functions using a base pointer, we rematerialize it (via the frame
 827       // pointer) here since eh.sjlj.setjmp and eh.sjlj.longjmp don't do it
 828       // for us. Otherwise, expand to nothing.
 829       if (RI.hasBasePointer(MF)) {
 830         int32_t NumBytes = AFI->getFramePtrSpillOffset();
 831         unsigned FramePtr = RI.getFrameRegister(MF);
 832         assert(MF.getTarget().getFrameLowering()->hasFP(MF) &&
 833                "base pointer without frame pointer?");
 834
 835         if (AFI->isThumb2Function()) {
 836           llvm::emitT2RegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 837                                        FramePtr, -NumBytes, ARMCC::AL, 0, *TII);
 838         } else if (AFI->isThumbFunction()) {
 839           llvm::emitThumbRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 840                                           FramePtr, -NumBytes, *TII, RI);
 841         } else {
 842           llvm::emitARMRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 843                                         FramePtr, -NumBytes, ARMCC::AL, 0,
 844                                         *TII);
 845         }
 846         // If there's dynamic realignment, adjust for it.
 847         if (RI.needsStackRealignment(MF)) {
 848           MachineFrameInfo  *MFI = MF.getFrameInfo();
 849           unsigned MaxAlign = MFI->getMaxAlignment();
 850           assert (!AFI->isThumb1OnlyFunction());
 851           // Emit bic r6, r6, MaxAlign
 852           unsigned bicOpc = AFI->isThumbFunction() ?
 853             ARM::t2BICri : ARM::BICri;
 854           AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 855                                               TII->get(bicOpc), ARM::R6)
 856                                       .addReg(ARM::R6, RegState::Kill)
 857                                       .addImm(MaxAlign-1)));
 858         }
 859
 860       }
 861       MI.eraseFromParent();
 862       return true;
 863     }
 864
 865     case ARM::MOVsrl_flag:
 866     case ARM::MOVsra_flag: {
 867       // These are just fancy MOVs insructions.
 868       AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 869                              MI.getOperand(0).getReg())
 870                      .addOperand(MI.getOperand(1))
 871                      .addImm(ARM_AM::getSORegOpc((Opcode == ARM::MOVsrl_flag ?
 872                                                   ARM_AM::lsr : ARM_AM::asr),
 873                                                  1)))
 874         .addReg(ARM::CPSR, RegState::Define);
 875       MI.eraseFromParent();
 876       return true;
 877     }
 878     case ARM::RRX: {
 879       // This encodes as "MOVs Rd, Rm, rrx
 880       MachineInstrBuilder MIB =
 881         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),TII->get(ARM::MOVsi),
 882                                MI.getOperand(0).getReg())
 883                        .addOperand(MI.getOperand(1))
 884                        .addImm(ARM_AM::getSORegOpc(ARM_AM::rrx, 0)))
 885         .addReg(0);
 886       TransferImpOps(MI, MIB, MIB);
 887       MI.eraseFromParent();
 888       return true;
 889     }
 890     case ARM::tTPsoft:
 891     case ARM::TPsoft: {
 892       MachineInstrBuilder MIB =
 893         BuildMI(MBB, MBBI, MI.getDebugLoc(),
 894                 TII->get(Opcode == ARM::tTPsoft ? ARM::tBL : ARM::BL))
 895         .addExternalSymbol("__aeabi_read_tp", 0);
 896
 897       MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 898       TransferImpOps(MI, MIB, MIB);
 899       MI.eraseFromParent();
 900       return true;
 901     }
 902     case ARM::tLDRpci_pic:
 903     case ARM::t2LDRpci_pic: {
 904       unsigned NewLdOpc = (Opcode == ARM::tLDRpci_pic)
 905         ? ARM::tLDRpci : ARM::t2LDRpci;
 906       unsigned DstReg = MI.getOperand(0).getReg();
 907       bool DstIsDead = MI.getOperand(0).isDead();
 908       MachineInstrBuilder MIB1 =
 909         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 910                                TII->get(NewLdOpc), DstReg)
 911                        .addOperand(MI.getOperand(1)));
 912       MIB1->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 913       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 914                                          TII->get(ARM::tPICADD))
 915         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 916         .addReg(DstReg)
 917         .addOperand(MI.getOperand(2));
 918       TransferImpOps(MI, MIB1, MIB2);
 919       MI.eraseFromParent();
 920       return true;
 921     }
 922
 923     case ARM::MOV_ga_dyn:
 924     case ARM::MOV_ga_pcrel:
 925     case ARM::MOV_ga_pcrel_ldr:
 926     case ARM::t2MOV_ga_dyn:
 927     case ARM::t2MOV_ga_pcrel: {
 928       // Expand into movw + movw. Also "add pc" / ldr [pc] in PIC mode.
 929       unsigned LabelId = AFI->createPICLabelUId();
 930       unsigned DstReg = MI.getOperand(0).getReg();
 931       bool DstIsDead = MI.getOperand(0).isDead();
 932       const MachineOperand &MO1 = MI.getOperand(1);
 933       const GlobalValue *GV = MO1.getGlobal();
 934       unsigned TF = MO1.getTargetFlags();
 935       bool isARM = (Opcode != ARM::t2MOV_ga_pcrel && Opcode!=ARM::t2MOV_ga_dyn);
 936       bool isPIC = (Opcode != ARM::MOV_ga_dyn && Opcode != ARM::t2MOV_ga_dyn);
 937       unsigned LO16Opc = isARM ? ARM::MOVi16_ga_pcrel : ARM::t2MOVi16_ga_pcrel;
 938       unsigned HI16Opc = isARM ? ARM::MOVTi16_ga_pcrel :ARM::t2MOVTi16_ga_pcrel;
 939       unsigned LO16TF = isPIC
 940         ? ARMII::MO_LO16_NONLAZY_PIC : ARMII::MO_LO16_NONLAZY;
 941       unsigned HI16TF = isPIC
 942         ? ARMII::MO_HI16_NONLAZY_PIC : ARMII::MO_HI16_NONLAZY;
 943       unsigned PICAddOpc = isARM
 944         ? (Opcode == ARM::MOV_ga_pcrel_ldr ? ARM::PICLDR : ARM::PICADD)
 945         : ARM::tPICADD;
 946       MachineInstrBuilder MIB1 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 947                                          TII->get(LO16Opc), DstReg)
 948         .addGlobalAddress(GV, MO1.getOffset(), TF | LO16TF)
 949         .addImm(LabelId);
 950       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 951                                          TII->get(HI16Opc), DstReg)
 952         .addReg(DstReg)
 953         .addGlobalAddress(GV, MO1.getOffset(), TF | HI16TF)
 954         .addImm(LabelId);
 955       if (!isPIC) {
 956         TransferImpOps(MI, MIB1, MIB2);
 957         MI.eraseFromParent();
 958         return true;
 959       }
 960
 961       MachineInstrBuilder MIB3 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 962                                          TII->get(PICAddOpc))
 963         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 964         .addReg(DstReg).addImm(LabelId);
 965       if (isARM) {
 966         AddDefaultPred(MIB3);
 967         if (Opcode == ARM::MOV_ga_pcrel_ldr)
 968           MIB2->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 969       }
 970       TransferImpOps(MI, MIB1, MIB3);
 971       MI.eraseFromParent();
 972       return true;
 973     }
 974
 975     case ARM::MOVi32imm:
 976     case ARM::MOVCCi32imm:
 977     case ARM::t2MOVi32imm:
 978     case ARM::t2MOVCCi32imm:
 979       ExpandMOV32BitImm(MBB, MBBI);
 980       return true;
 981
 982     case ARM::VLDMQIA: {
 983       unsigned NewOpc = ARM::VLDMDIA;
 984       MachineInstrBuilder MIB =
 985         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
 986       unsigned OpIdx = 0;
 987
 988       // Grab the Q register destination.
 989       bool DstIsDead = MI.getOperand(OpIdx).isDead();
 990       unsigned DstReg = MI.getOperand(OpIdx++).getReg();
 991
 992       // Copy the source register.
 993       MIB.addOperand(MI.getOperand(OpIdx++));
 994
 995       // Copy the predicate operands.
 996       MIB.addOperand(MI.getOperand(OpIdx++));
 997       MIB.addOperand(MI.getOperand(OpIdx++));
 998
 999       // Add the destination operands (D subregs).
1000       unsigned D0 = TRI->getSubReg(DstReg, ARM::dsub_0);
1001       unsigned D1 = TRI->getSubReg(DstReg, ARM::dsub_1);
1002       MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead))
1003         .addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
1004
1005       // Add an implicit def for the super-register.
1006       MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
1007       TransferImpOps(MI, MIB, MIB);
1008       MI.eraseFromParent();
1009       return true;
1010     }
1011
1012     case ARM::VSTMQIA: {
1013       unsigned NewOpc = ARM::VSTMDIA;
1014       MachineInstrBuilder MIB =
1015         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1016       unsigned OpIdx = 0;
1017
1018       // Grab the Q register source.
1019       bool SrcIsKill = MI.getOperand(OpIdx).isKill();
1020       unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
1021
1022       // Copy the destination register.
1023       MIB.addOperand(MI.getOperand(OpIdx++));
1024
1025       // Copy the predicate operands.
1026       MIB.addOperand(MI.getOperand(OpIdx++));
1027       MIB.addOperand(MI.getOperand(OpIdx++));
1028
1029       // Add the source operands (D subregs).
1030       unsigned D0 = TRI->getSubReg(SrcReg, ARM::dsub_0);
1031       unsigned D1 = TRI->getSubReg(SrcReg, ARM::dsub_1);
1032       MIB.addReg(D0).addReg(D1);
1033
1034       if (SrcIsKill)      // Add an implicit kill for the Q register.
1035         MIB->addRegisterKilled(SrcReg, TRI, true);
1036
1037       TransferImpOps(MI, MIB, MIB);
1038       MI.eraseFromParent();
1039       return true;
1040     }
1041     case ARM::VDUPfqf:
1042     case ARM::VDUPfdf:{
1043       unsigned NewOpc = Opcode == ARM::VDUPfqf ? ARM::VDUPLN32q :
1044         ARM::VDUPLN32d;
1045       MachineInstrBuilder MIB =
1046         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1047       unsigned OpIdx = 0;
1048       unsigned SrcReg = MI.getOperand(1).getReg();
1049       unsigned Lane = getARMRegisterNumbering(SrcReg) & 1;
1050       unsigned DReg = TRI->getMatchingSuperReg(SrcReg,
1051                             Lane & 1 ? ARM::ssub_1 : ARM::ssub_0,
1052                             &ARM::DPR_VFP2RegClass);
1053       // The lane is [0,1] for the containing DReg superregister.
1054       // Copy the dst/src register operands.
1055       MIB.addOperand(MI.getOperand(OpIdx++));
1056       MIB.addReg(DReg);
1057       ++OpIdx;
1058       // Add the lane select operand.
1059       MIB.addImm(Lane);
1060       // Add the predicate operands.
1061       MIB.addOperand(MI.getOperand(OpIdx++));
1062       MIB.addOperand(MI.getOperand(OpIdx++));
1063
1064       TransferImpOps(MI, MIB, MIB);
1065       MI.eraseFromParent();
1066       return true;
1067     }
1068
1069     case ARM::VLD1q8Pseudo:
1070     case ARM::VLD1q16Pseudo:
1071     case ARM::VLD1q32Pseudo:
1072     case ARM::VLD1q64Pseudo:
1073     case ARM::VLD1q8PseudoWB_register:
1074     case ARM::VLD1q16PseudoWB_register:
1075     case ARM::VLD1q32PseudoWB_register:
1076     case ARM::VLD1q64PseudoWB_register:
1077     case ARM::VLD1q8PseudoWB_fixed:
1078     case ARM::VLD1q16PseudoWB_fixed:
1079     case ARM::VLD1q32PseudoWB_fixed:
1080     case ARM::VLD1q64PseudoWB_fixed:
1081     case ARM::VLD2d8Pseudo:
1082     case ARM::VLD2d16Pseudo:
1083     case ARM::VLD2d32Pseudo:
1084     case ARM::VLD2q8Pseudo:
1085     case ARM::VLD2q16Pseudo:
1086     case ARM::VLD2q32Pseudo:
1087     case ARM::VLD2d8Pseudo_UPD:
1088     case ARM::VLD2d16Pseudo_UPD:
1089     case ARM::VLD2d32Pseudo_UPD:
1090     case ARM::VLD2q8Pseudo_UPD:
1091     case ARM::VLD2q16Pseudo_UPD:
1092     case ARM::VLD2q32Pseudo_UPD:
1093     case ARM::VLD3d8Pseudo:
1094     case ARM::VLD3d16Pseudo:
1095     case ARM::VLD3d32Pseudo:
1096     case ARM::VLD1d64TPseudo:
1097     case ARM::VLD3d8Pseudo_UPD:
1098     case ARM::VLD3d16Pseudo_UPD:
1099     case ARM::VLD3d32Pseudo_UPD:
1100     case ARM::VLD3q8Pseudo_UPD:
1101     case ARM::VLD3q16Pseudo_UPD:
1102     case ARM::VLD3q32Pseudo_UPD:
1103     case ARM::VLD3q8oddPseudo:
1104     case ARM::VLD3q16oddPseudo:
1105     case ARM::VLD3q32oddPseudo:
1106     case ARM::VLD3q8oddPseudo_UPD:
1107     case ARM::VLD3q16oddPseudo_UPD:
1108     case ARM::VLD3q32oddPseudo_UPD:
1109     case ARM::VLD4d8Pseudo:
1110     case ARM::VLD4d16Pseudo:
1111     case ARM::VLD4d32Pseudo:
1112     case ARM::VLD1d64QPseudo:
1113     case ARM::VLD4d8Pseudo_UPD:
1114     case ARM::VLD4d16Pseudo_UPD:
1115     case ARM::VLD4d32Pseudo_UPD:
1116     case ARM::VLD4q8Pseudo_UPD:
1117     case ARM::VLD4q16Pseudo_UPD:
1118     case ARM::VLD4q32Pseudo_UPD:
1119     case ARM::VLD4q8oddPseudo:
1120     case ARM::VLD4q16oddPseudo:
1121     case ARM::VLD4q32oddPseudo:
1122     case ARM::VLD4q8oddPseudo_UPD:
1123     case ARM::VLD4q16oddPseudo_UPD:
1124     case ARM::VLD4q32oddPseudo_UPD:
1125     case ARM::VLD1DUPq8Pseudo:
1126     case ARM::VLD1DUPq16Pseudo:
1127     case ARM::VLD1DUPq32Pseudo:
1128     case ARM::VLD1DUPq8Pseudo_UPD:
1129     case ARM::VLD1DUPq16Pseudo_UPD:
1130     case ARM::VLD1DUPq32Pseudo_UPD:
1131     case ARM::VLD2DUPd8Pseudo:
1132     case ARM::VLD2DUPd16Pseudo:
1133     case ARM::VLD2DUPd32Pseudo:
1134     case ARM::VLD2DUPd8Pseudo_UPD:
1135     case ARM::VLD2DUPd16Pseudo_UPD:
1136     case ARM::VLD2DUPd32Pseudo_UPD:
1137     case ARM::VLD3DUPd8Pseudo:
1138     case ARM::VLD3DUPd16Pseudo:
1139     case ARM::VLD3DUPd32Pseudo:
1140     case ARM::VLD3DUPd8Pseudo_UPD:
1141     case ARM::VLD3DUPd16Pseudo_UPD:
1142     case ARM::VLD3DUPd32Pseudo_UPD:
1143     case ARM::VLD4DUPd8Pseudo:
1144     case ARM::VLD4DUPd16Pseudo:
1145     case ARM::VLD4DUPd32Pseudo:
1146     case ARM::VLD4DUPd8Pseudo_UPD:
1147     case ARM::VLD4DUPd16Pseudo_UPD:
1148     case ARM::VLD4DUPd32Pseudo_UPD:
1149       ExpandVLD(MBBI);
1150       return true;
1151
1152     case ARM::VST1q8Pseudo:
1153     case ARM::VST1q16Pseudo:
1154     case ARM::VST1q32Pseudo:
1155     case ARM::VST1q64Pseudo:
1156     case ARM::VST1q8Pseudo_UPD:
1157     case ARM::VST1q16Pseudo_UPD:
1158     case ARM::VST1q32Pseudo_UPD:
1159     case ARM::VST1q64Pseudo_UPD:
1160     case ARM::VST2d8Pseudo:
1161     case ARM::VST2d16Pseudo:
1162     case ARM::VST2d32Pseudo:
1163     case ARM::VST2q8Pseudo:
1164     case ARM::VST2q16Pseudo:
1165     case ARM::VST2q32Pseudo:
1166     case ARM::VST2d8Pseudo_UPD:
1167     case ARM::VST2d16Pseudo_UPD:
1168     case ARM::VST2d32Pseudo_UPD:
1169     case ARM::VST2q8Pseudo_UPD:
1170     case ARM::VST2q16Pseudo_UPD:
1171     case ARM::VST2q32Pseudo_UPD:
1172     case ARM::VST3d8Pseudo:
1173     case ARM::VST3d16Pseudo:
1174     case ARM::VST3d32Pseudo:
1175     case ARM::VST1d64TPseudo:
1176     case ARM::VST3d8Pseudo_UPD:
1177     case ARM::VST3d16Pseudo_UPD:
1178     case ARM::VST3d32Pseudo_UPD:
1179     case ARM::VST1d64TPseudo_UPD:
1180     case ARM::VST3q8Pseudo_UPD:
1181     case ARM::VST3q16Pseudo_UPD:
1182     case ARM::VST3q32Pseudo_UPD:
1183     case ARM::VST3q8oddPseudo:
1184     case ARM::VST3q16oddPseudo:
1185     case ARM::VST3q32oddPseudo:
1186     case ARM::VST3q8oddPseudo_UPD:
1187     case ARM::VST3q16oddPseudo_UPD:
1188     case ARM::VST3q32oddPseudo_UPD:
1189     case ARM::VST4d8Pseudo:
1190     case ARM::VST4d16Pseudo:
1191     case ARM::VST4d32Pseudo:
1192     case ARM::VST1d64QPseudo:
1193     case ARM::VST4d8Pseudo_UPD:
1194     case ARM::VST4d16Pseudo_UPD:
1195     case ARM::VST4d32Pseudo_UPD:
1196     case ARM::VST1d64QPseudo_UPD:
1197     case ARM::VST4q8Pseudo_UPD:
1198     case ARM::VST4q16Pseudo_UPD:
1199     case ARM::VST4q32Pseudo_UPD:
1200     case ARM::VST4q8oddPseudo:
1201     case ARM::VST4q16oddPseudo:
1202     case ARM::VST4q32oddPseudo:
1203     case ARM::VST4q8oddPseudo_UPD:
1204     case ARM::VST4q16oddPseudo_UPD:
1205     case ARM::VST4q32oddPseudo_UPD:
1206       ExpandVST(MBBI);
1207       return true;
1208
1209     case ARM::VLD1LNq8Pseudo:
1210     case ARM::VLD1LNq16Pseudo:
1211     case ARM::VLD1LNq32Pseudo:
1212     case ARM::VLD1LNq8Pseudo_UPD:
1213     case ARM::VLD1LNq16Pseudo_UPD:
1214     case ARM::VLD1LNq32Pseudo_UPD:
1215     case ARM::VLD2LNd8Pseudo:
1216     case ARM::VLD2LNd16Pseudo:
1217     case ARM::VLD2LNd32Pseudo:
1218     case ARM::VLD2LNq16Pseudo:
1219     case ARM::VLD2LNq32Pseudo:
1220     case ARM::VLD2LNd8Pseudo_UPD:
1221     case ARM::VLD2LNd16Pseudo_UPD:
1222     case ARM::VLD2LNd32Pseudo_UPD:
1223     case ARM::VLD2LNq16Pseudo_UPD:
1224     case ARM::VLD2LNq32Pseudo_UPD:
1225     case ARM::VLD3LNd8Pseudo:
1226     case ARM::VLD3LNd16Pseudo:
1227     case ARM::VLD3LNd32Pseudo:
1228     case ARM::VLD3LNq16Pseudo:
1229     case ARM::VLD3LNq32Pseudo:
1230     case ARM::VLD3LNd8Pseudo_UPD:
1231     case ARM::VLD3LNd16Pseudo_UPD:
1232     case ARM::VLD3LNd32Pseudo_UPD:
1233     case ARM::VLD3LNq16Pseudo_UPD:
1234     case ARM::VLD3LNq32Pseudo_UPD:
1235     case ARM::VLD4LNd8Pseudo:
1236     case ARM::VLD4LNd16Pseudo:
1237     case ARM::VLD4LNd32Pseudo:
1238     case ARM::VLD4LNq16Pseudo:
1239     case ARM::VLD4LNq32Pseudo:
1240     case ARM::VLD4LNd8Pseudo_UPD:
1241     case ARM::VLD4LNd16Pseudo_UPD:
1242     case ARM::VLD4LNd32Pseudo_UPD:
1243     case ARM::VLD4LNq16Pseudo_UPD:
1244     case ARM::VLD4LNq32Pseudo_UPD:
1245     case ARM::VST1LNq8Pseudo:
1246     case ARM::VST1LNq16Pseudo:
1247     case ARM::VST1LNq32Pseudo:
1248     case ARM::VST1LNq8Pseudo_UPD:
1249     case ARM::VST1LNq16Pseudo_UPD:
1250     case ARM::VST1LNq32Pseudo_UPD:
1251     case ARM::VST2LNd8Pseudo:
1252     case ARM::VST2LNd16Pseudo:
1253     case ARM::VST2LNd32Pseudo:
1254     case ARM::VST2LNq16Pseudo:
1255     case ARM::VST2LNq32Pseudo:
1256     case ARM::VST2LNd8Pseudo_UPD:
1257     case ARM::VST2LNd16Pseudo_UPD:
1258     case ARM::VST2LNd32Pseudo_UPD:
1259     case ARM::VST2LNq16Pseudo_UPD:
1260     case ARM::VST2LNq32Pseudo_UPD:
1261     case ARM::VST3LNd8Pseudo:
1262     case ARM::VST3LNd16Pseudo:
1263     case ARM::VST3LNd32Pseudo:
1264     case ARM::VST3LNq16Pseudo:
1265     case ARM::VST3LNq32Pseudo:
1266     case ARM::VST3LNd8Pseudo_UPD:
1267     case ARM::VST3LNd16Pseudo_UPD:
1268     case ARM::VST3LNd32Pseudo_UPD:
1269     case ARM::VST3LNq16Pseudo_UPD:
1270     case ARM::VST3LNq32Pseudo_UPD:
1271     case ARM::VST4LNd8Pseudo:
1272     case ARM::VST4LNd16Pseudo:
1273     case ARM::VST4LNd32Pseudo:
1274     case ARM::VST4LNq16Pseudo:
1275     case ARM::VST4LNq32Pseudo:
1276     case ARM::VST4LNd8Pseudo_UPD:
1277     case ARM::VST4LNd16Pseudo_UPD:
1278     case ARM::VST4LNd32Pseudo_UPD:
1279     case ARM::VST4LNq16Pseudo_UPD:
1280     case ARM::VST4LNq32Pseudo_UPD:
1281       ExpandLaneOp(MBBI);
1282       return true;
1283
1284     case ARM::VTBL2Pseudo: ExpandVTBL(MBBI, ARM::VTBL2, false, 2); return true;
1285     case ARM::VTBL3Pseudo: ExpandVTBL(MBBI, ARM::VTBL3, false, 3); return true;
1286     case ARM::VTBL4Pseudo: ExpandVTBL(MBBI, ARM::VTBL4, false, 4); return true;
1287     case ARM::VTBX2Pseudo: ExpandVTBL(MBBI, ARM::VTBX2, true, 2); return true;
1288     case ARM::VTBX3Pseudo: ExpandVTBL(MBBI, ARM::VTBX3, true, 3); return true;
1289     case ARM::VTBX4Pseudo: ExpandVTBL(MBBI, ARM::VTBX4, true, 4); return true;
1290   }
1291
1292   return false;
1293 }
1294
1295 bool ARMExpandPseudo::ExpandMBB(MachineBasicBlock &MBB) {
1296   bool Modified = false;
1297
1298   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
1299   while (MBBI != E) {
1300     MachineBasicBlock::iterator NMBBI = llvm::next(MBBI);
1301     Modified |= ExpandMI(MBB, MBBI);
1302     MBBI = NMBBI;
1303   }
1304
1305   return Modified;
1306 }
1307
1308 bool ARMExpandPseudo::runOnMachineFunction(MachineFunction &MF) {
1309   const TargetMachine &TM = MF.getTarget();
1310   TII = static_cast<const ARMBaseInstrInfo*>(TM.getInstrInfo());
1311   TRI = TM.getRegisterInfo();
1312   STI = &TM.getSubtarget<ARMSubtarget>();
1313   AFI = MF.getInfo<ARMFunctionInfo>();
1314
1315   bool Modified = false;
1316   for (MachineFunction::iterator MFI = MF.begin(), E = MF.end(); MFI != E;
1317        ++MFI)
1318     Modified |= ExpandMBB(*MFI);
1319   if (VerifyARMPseudo)
1320     MF.verify(this, "After expanding ARM pseudo instructions.");
1321   return Modified;
1322 }
1323
1324 /// createARMExpandPseudoPass - returns an instance of the pseudo instruction
1325 /// expansion pass.
1326 FunctionPass *llvm::createARMExpandPseudoPass() {
1327   return new ARMExpandPseudo();
1328 }