lib/Target/ARM/ARMExpandPseudoInsts.cpp

   1 //===-- ARMExpandPseudoInsts.cpp - Expand pseudo instructions -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a pass that expands pseudo instructions into target
  11 // instructions to allow proper scheduling, if-conversion, and other late
  12 // optimizations. This pass should be run after register allocation but before
  13 // the post-regalloc scheduling pass.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "ARM.h"
  18 #include "ARMBaseInstrInfo.h"
  19 #include "ARMBaseRegisterInfo.h"
  20 #include "ARMConstantPoolValue.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "MCTargetDesc/ARMAddressingModes.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunctionPass.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/IR/GlobalValue.h"
  27 #include "llvm/Support/CommandLine.h"
  28 #include "llvm/Support/raw_ostream.h" // FIXME: for debug only. remove!
  29 #include "llvm/Target/TargetFrameLowering.h"
  30 #include "llvm/Target/TargetRegisterInfo.h"
  31 using namespace llvm;
  32
  33 #define DEBUG_TYPE "arm-pseudo"
  34
  35 static cl::opt<bool>
  36 VerifyARMPseudo("verify-arm-pseudo-expand", cl::Hidden,
  37                 cl::desc("Verify machine code after expanding ARM pseudos"));
  38
  39 namespace {
  40   class ARMExpandPseudo : public MachineFunctionPass {
  41   public:
  42     static char ID;
  43     ARMExpandPseudo() : MachineFunctionPass(ID) {}
  44
  45     const ARMBaseInstrInfo *TII;
  46     const TargetRegisterInfo *TRI;
  47     const ARMSubtarget *STI;
  48     ARMFunctionInfo *AFI;
  49
  50     bool runOnMachineFunction(MachineFunction &Fn) override;
  51
  52     const char *getPassName() const override {
  53       return "ARM pseudo instruction expansion pass";
  54     }
  55
  56   private:
  57     void TransferImpOps(MachineInstr &OldMI,
  58                         MachineInstrBuilder &UseMI, MachineInstrBuilder &DefMI);
  59     bool ExpandMI(MachineBasicBlock &MBB,
  60                   MachineBasicBlock::iterator MBBI);
  61     bool ExpandMBB(MachineBasicBlock &MBB);
  62     void ExpandVLD(MachineBasicBlock::iterator &MBBI);
  63     void ExpandVST(MachineBasicBlock::iterator &MBBI);
  64     void ExpandLaneOp(MachineBasicBlock::iterator &MBBI);
  65     void ExpandVTBL(MachineBasicBlock::iterator &MBBI,
  66                     unsigned Opc, bool IsExt);
  67     void ExpandMOV32BitImm(MachineBasicBlock &MBB,
  68                            MachineBasicBlock::iterator &MBBI);
  69   };
  70   char ARMExpandPseudo::ID = 0;
  71 }
  72
  73 /// TransferImpOps - Transfer implicit operands on the pseudo instruction to
  74 /// the instructions created from the expansion.
  75 void ARMExpandPseudo::TransferImpOps(MachineInstr &OldMI,
  76                                      MachineInstrBuilder &UseMI,
  77                                      MachineInstrBuilder &DefMI) {
  78   const MCInstrDesc &Desc = OldMI.getDesc();
  79   for (unsigned i = Desc.getNumOperands(), e = OldMI.getNumOperands();
  80        i != e; ++i) {
  81     const MachineOperand &MO = OldMI.getOperand(i);
  82     assert(MO.isReg() && MO.getReg());
  83     if (MO.isUse())
  84       UseMI.addOperand(MO);
  85     else
  86       DefMI.addOperand(MO);
  87   }
  88 }
  89
  90 namespace {
  91   // Constants for register spacing in NEON load/store instructions.
  92   // For quad-register load-lane and store-lane pseudo instructors, the
  93   // spacing is initially assumed to be EvenDblSpc, and that is changed to
  94   // OddDblSpc depending on the lane number operand.
  95   enum NEONRegSpacing {
  96     SingleSpc,
  97     EvenDblSpc,
  98     OddDblSpc
  99   };
 100
 101   // Entries for NEON load/store information table.  The table is sorted by
 102   // PseudoOpc for fast binary-search lookups.
 103   struct NEONLdStTableEntry {
 104     uint16_t PseudoOpc;
 105     uint16_t RealOpc;
 106     bool IsLoad;
 107     bool isUpdating;
 108     bool hasWritebackOperand;
 109     uint8_t RegSpacing; // One of type NEONRegSpacing
 110     uint8_t NumRegs; // D registers loaded or stored
 111     uint8_t RegElts; // elements per D register; used for lane ops
 112     // FIXME: Temporary flag to denote whether the real instruction takes
 113     // a single register (like the encoding) or all of the registers in
 114     // the list (like the asm syntax and the isel DAG). When all definitions
 115     // are converted to take only the single encoded register, this will
 116     // go away.
 117     bool copyAllListRegs;
 118
 119     // Comparison methods for binary search of the table.
 120     bool operator<(const NEONLdStTableEntry &TE) const {
 121       return PseudoOpc < TE.PseudoOpc;
 122     }
 123     friend bool operator<(const NEONLdStTableEntry &TE, unsigned PseudoOpc) {
 124       return TE.PseudoOpc < PseudoOpc;
 125     }
 126     friend bool LLVM_ATTRIBUTE_UNUSED operator<(unsigned PseudoOpc,
 127                                                 const NEONLdStTableEntry &TE) {
 128       return PseudoOpc < TE.PseudoOpc;
 129     }
 130   };
 131 }
 132
 133 static const NEONLdStTableEntry NEONLdStTable[] = {
 134 { ARM::VLD1LNq16Pseudo,     ARM::VLD1LNd16,     true, false, false, EvenDblSpc, 1, 4 ,true},
 135 { ARM::VLD1LNq16Pseudo_UPD, ARM::VLD1LNd16_UPD, true, true, true,  EvenDblSpc, 1, 4 ,true},
 136 { ARM::VLD1LNq32Pseudo,     ARM::VLD1LNd32,     true, false, false, EvenDblSpc, 1, 2 ,true},
 137 { ARM::VLD1LNq32Pseudo_UPD, ARM::VLD1LNd32_UPD, true, true, true,  EvenDblSpc, 1, 2 ,true},
 138 { ARM::VLD1LNq8Pseudo,      ARM::VLD1LNd8,      true, false, false, EvenDblSpc, 1, 8 ,true},
 139 { ARM::VLD1LNq8Pseudo_UPD,  ARM::VLD1LNd8_UPD, true, true, true,  EvenDblSpc, 1, 8 ,true},
 140
 141 { ARM::VLD1d64QPseudo,      ARM::VLD1d64Q,     true,  false, false, SingleSpc,  4, 1 ,false},
 142 { ARM::VLD1d64QPseudoWB_fixed,  ARM::VLD1d64Qwb_fixed,   true,  true, false, SingleSpc,  4, 1 ,false},
 143 { ARM::VLD1d64TPseudo,      ARM::VLD1d64T,     true,  false, false, SingleSpc,  3, 1 ,false},
 144 { ARM::VLD1d64TPseudoWB_fixed,  ARM::VLD1d64Twb_fixed,   true,  true, false, SingleSpc,  3, 1 ,false},
 145
 146 { ARM::VLD2LNd16Pseudo,     ARM::VLD2LNd16,     true, false, false, SingleSpc,  2, 4 ,true},
 147 { ARM::VLD2LNd16Pseudo_UPD, ARM::VLD2LNd16_UPD, true, true, true,  SingleSpc,  2, 4 ,true},
 148 { ARM::VLD2LNd32Pseudo,     ARM::VLD2LNd32,     true, false, false, SingleSpc,  2, 2 ,true},
 149 { ARM::VLD2LNd32Pseudo_UPD, ARM::VLD2LNd32_UPD, true, true, true,  SingleSpc,  2, 2 ,true},
 150 { ARM::VLD2LNd8Pseudo,      ARM::VLD2LNd8,      true, false, false, SingleSpc,  2, 8 ,true},
 151 { ARM::VLD2LNd8Pseudo_UPD,  ARM::VLD2LNd8_UPD, true, true, true,  SingleSpc,  2, 8 ,true},
 152 { ARM::VLD2LNq16Pseudo,     ARM::VLD2LNq16,     true, false, false, EvenDblSpc, 2, 4 ,true},
 153 { ARM::VLD2LNq16Pseudo_UPD, ARM::VLD2LNq16_UPD, true, true, true,  EvenDblSpc, 2, 4 ,true},
 154 { ARM::VLD2LNq32Pseudo,     ARM::VLD2LNq32,     true, false, false, EvenDblSpc, 2, 2 ,true},
 155 { ARM::VLD2LNq32Pseudo_UPD, ARM::VLD2LNq32_UPD, true, true, true,  EvenDblSpc, 2, 2 ,true},
 156
 157 { ARM::VLD2q16Pseudo,       ARM::VLD2q16,      true,  false, false, SingleSpc,  4, 4 ,false},
 158 { ARM::VLD2q16PseudoWB_fixed,   ARM::VLD2q16wb_fixed, true, true, false,  SingleSpc,  4, 4 ,false},
 159 { ARM::VLD2q16PseudoWB_register,   ARM::VLD2q16wb_register, true, true, true,  SingleSpc,  4, 4 ,false},
 160 { ARM::VLD2q32Pseudo,       ARM::VLD2q32,      true,  false, false, SingleSpc,  4, 2 ,false},
 161 { ARM::VLD2q32PseudoWB_fixed,   ARM::VLD2q32wb_fixed, true, true, false,  SingleSpc,  4, 2 ,false},
 162 { ARM::VLD2q32PseudoWB_register,   ARM::VLD2q32wb_register, true, true, true,  SingleSpc,  4, 2 ,false},
 163 { ARM::VLD2q8Pseudo,        ARM::VLD2q8,       true,  false, false, SingleSpc,  4, 8 ,false},
 164 { ARM::VLD2q8PseudoWB_fixed,    ARM::VLD2q8wb_fixed, true, true, false,  SingleSpc,  4, 8 ,false},
 165 { ARM::VLD2q8PseudoWB_register,    ARM::VLD2q8wb_register, true, true, true,  SingleSpc,  4, 8 ,false},
 166
 167 { ARM::VLD3DUPd16Pseudo,     ARM::VLD3DUPd16,     true, false, false, SingleSpc, 3, 4,true},
 168 { ARM::VLD3DUPd16Pseudo_UPD, ARM::VLD3DUPd16_UPD, true, true, true,  SingleSpc, 3, 4,true},
 169 { ARM::VLD3DUPd32Pseudo,     ARM::VLD3DUPd32,     true, false, false, SingleSpc, 3, 2,true},
 170 { ARM::VLD3DUPd32Pseudo_UPD, ARM::VLD3DUPd32_UPD, true, true, true,  SingleSpc, 3, 2,true},
 171 { ARM::VLD3DUPd8Pseudo,      ARM::VLD3DUPd8,      true, false, false, SingleSpc, 3, 8,true},
 172 { ARM::VLD3DUPd8Pseudo_UPD,  ARM::VLD3DUPd8_UPD, true, true, true,  SingleSpc, 3, 8,true},
 173
 174 { ARM::VLD3LNd16Pseudo,     ARM::VLD3LNd16,     true, false, false, SingleSpc,  3, 4 ,true},
 175 { ARM::VLD3LNd16Pseudo_UPD, ARM::VLD3LNd16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 176 { ARM::VLD3LNd32Pseudo,     ARM::VLD3LNd32,     true, false, false, SingleSpc,  3, 2 ,true},
 177 { ARM::VLD3LNd32Pseudo_UPD, ARM::VLD3LNd32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 178 { ARM::VLD3LNd8Pseudo,      ARM::VLD3LNd8,      true, false, false, SingleSpc,  3, 8 ,true},
 179 { ARM::VLD3LNd8Pseudo_UPD,  ARM::VLD3LNd8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 180 { ARM::VLD3LNq16Pseudo,     ARM::VLD3LNq16,     true, false, false, EvenDblSpc, 3, 4 ,true},
 181 { ARM::VLD3LNq16Pseudo_UPD, ARM::VLD3LNq16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 182 { ARM::VLD3LNq32Pseudo,     ARM::VLD3LNq32,     true, false, false, EvenDblSpc, 3, 2 ,true},
 183 { ARM::VLD3LNq32Pseudo_UPD, ARM::VLD3LNq32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 184
 185 { ARM::VLD3d16Pseudo,       ARM::VLD3d16,      true,  false, false, SingleSpc,  3, 4 ,true},
 186 { ARM::VLD3d16Pseudo_UPD,   ARM::VLD3d16_UPD, true, true, true,  SingleSpc,  3, 4 ,true},
 187 { ARM::VLD3d32Pseudo,       ARM::VLD3d32,      true,  false, false, SingleSpc,  3, 2 ,true},
 188 { ARM::VLD3d32Pseudo_UPD,   ARM::VLD3d32_UPD, true, true, true,  SingleSpc,  3, 2 ,true},
 189 { ARM::VLD3d8Pseudo,        ARM::VLD3d8,       true,  false, false, SingleSpc,  3, 8 ,true},
 190 { ARM::VLD3d8Pseudo_UPD,    ARM::VLD3d8_UPD, true, true, true,  SingleSpc,  3, 8 ,true},
 191
 192 { ARM::VLD3q16Pseudo_UPD,    ARM::VLD3q16_UPD, true, true, true,  EvenDblSpc, 3, 4 ,true},
 193 { ARM::VLD3q16oddPseudo,     ARM::VLD3q16,     true,  false, false, OddDblSpc,  3, 4 ,true},
 194 { ARM::VLD3q16oddPseudo_UPD, ARM::VLD3q16_UPD, true, true, true,  OddDblSpc,  3, 4 ,true},
 195 { ARM::VLD3q32Pseudo_UPD,    ARM::VLD3q32_UPD, true, true, true,  EvenDblSpc, 3, 2 ,true},
 196 { ARM::VLD3q32oddPseudo,     ARM::VLD3q32,     true,  false, false, OddDblSpc,  3, 2 ,true},
 197 { ARM::VLD3q32oddPseudo_UPD, ARM::VLD3q32_UPD, true, true, true,  OddDblSpc,  3, 2 ,true},
 198 { ARM::VLD3q8Pseudo_UPD,     ARM::VLD3q8_UPD, true, true, true,  EvenDblSpc, 3, 8 ,true},
 199 { ARM::VLD3q8oddPseudo,      ARM::VLD3q8,      true,  false, false, OddDblSpc,  3, 8 ,true},
 200 { ARM::VLD3q8oddPseudo_UPD,  ARM::VLD3q8_UPD, true, true, true,  OddDblSpc,  3, 8 ,true},
 201
 202 { ARM::VLD4DUPd16Pseudo,     ARM::VLD4DUPd16,     true, false, false, SingleSpc, 4, 4,true},
 203 { ARM::VLD4DUPd16Pseudo_UPD, ARM::VLD4DUPd16_UPD, true, true, true,  SingleSpc, 4, 4,true},
 204 { ARM::VLD4DUPd32Pseudo,     ARM::VLD4DUPd32,     true, false, false, SingleSpc, 4, 2,true},
 205 { ARM::VLD4DUPd32Pseudo_UPD, ARM::VLD4DUPd32_UPD, true, true, true,  SingleSpc, 4, 2,true},
 206 { ARM::VLD4DUPd8Pseudo,      ARM::VLD4DUPd8,      true, false, false, SingleSpc, 4, 8,true},
 207 { ARM::VLD4DUPd8Pseudo_UPD,  ARM::VLD4DUPd8_UPD, true, true, true,  SingleSpc, 4, 8,true},
 208
 209 { ARM::VLD4LNd16Pseudo,     ARM::VLD4LNd16,     true, false, false, SingleSpc,  4, 4 ,true},
 210 { ARM::VLD4LNd16Pseudo_UPD, ARM::VLD4LNd16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 211 { ARM::VLD4LNd32Pseudo,     ARM::VLD4LNd32,     true, false, false, SingleSpc,  4, 2 ,true},
 212 { ARM::VLD4LNd32Pseudo_UPD, ARM::VLD4LNd32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 213 { ARM::VLD4LNd8Pseudo,      ARM::VLD4LNd8,      true, false, false, SingleSpc,  4, 8 ,true},
 214 { ARM::VLD4LNd8Pseudo_UPD,  ARM::VLD4LNd8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 215 { ARM::VLD4LNq16Pseudo,     ARM::VLD4LNq16,     true, false, false, EvenDblSpc, 4, 4 ,true},
 216 { ARM::VLD4LNq16Pseudo_UPD, ARM::VLD4LNq16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 217 { ARM::VLD4LNq32Pseudo,     ARM::VLD4LNq32,     true, false, false, EvenDblSpc, 4, 2 ,true},
 218 { ARM::VLD4LNq32Pseudo_UPD, ARM::VLD4LNq32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 219
 220 { ARM::VLD4d16Pseudo,       ARM::VLD4d16,      true,  false, false, SingleSpc,  4, 4 ,true},
 221 { ARM::VLD4d16Pseudo_UPD,   ARM::VLD4d16_UPD, true, true, true,  SingleSpc,  4, 4 ,true},
 222 { ARM::VLD4d32Pseudo,       ARM::VLD4d32,      true,  false, false, SingleSpc,  4, 2 ,true},
 223 { ARM::VLD4d32Pseudo_UPD,   ARM::VLD4d32_UPD, true, true, true,  SingleSpc,  4, 2 ,true},
 224 { ARM::VLD4d8Pseudo,        ARM::VLD4d8,       true,  false, false, SingleSpc,  4, 8 ,true},
 225 { ARM::VLD4d8Pseudo_UPD,    ARM::VLD4d8_UPD, true, true, true,  SingleSpc,  4, 8 ,true},
 226
 227 { ARM::VLD4q16Pseudo_UPD,    ARM::VLD4q16_UPD, true, true, true,  EvenDblSpc, 4, 4 ,true},
 228 { ARM::VLD4q16oddPseudo,     ARM::VLD4q16,     true,  false, false, OddDblSpc,  4, 4 ,true},
 229 { ARM::VLD4q16oddPseudo_UPD, ARM::VLD4q16_UPD, true, true, true,  OddDblSpc,  4, 4 ,true},
 230 { ARM::VLD4q32Pseudo_UPD,    ARM::VLD4q32_UPD, true, true, true,  EvenDblSpc, 4, 2 ,true},
 231 { ARM::VLD4q32oddPseudo,     ARM::VLD4q32,     true,  false, false, OddDblSpc,  4, 2 ,true},
 232 { ARM::VLD4q32oddPseudo_UPD, ARM::VLD4q32_UPD, true, true, true,  OddDblSpc,  4, 2 ,true},
 233 { ARM::VLD4q8Pseudo_UPD,     ARM::VLD4q8_UPD, true, true, true,  EvenDblSpc, 4, 8 ,true},
 234 { ARM::VLD4q8oddPseudo,      ARM::VLD4q8,      true,  false, false, OddDblSpc,  4, 8 ,true},
 235 { ARM::VLD4q8oddPseudo_UPD,  ARM::VLD4q8_UPD, true, true, true,  OddDblSpc,  4, 8 ,true},
 236
 237 { ARM::VST1LNq16Pseudo,     ARM::VST1LNd16,    false, false, false, EvenDblSpc, 1, 4 ,true},
 238 { ARM::VST1LNq16Pseudo_UPD, ARM::VST1LNd16_UPD, false, true, true,  EvenDblSpc, 1, 4 ,true},
 239 { ARM::VST1LNq32Pseudo,     ARM::VST1LNd32,    false, false, false, EvenDblSpc, 1, 2 ,true},
 240 { ARM::VST1LNq32Pseudo_UPD, ARM::VST1LNd32_UPD, false, true, true,  EvenDblSpc, 1, 2 ,true},
 241 { ARM::VST1LNq8Pseudo,      ARM::VST1LNd8,     false, false, false, EvenDblSpc, 1, 8 ,true},
 242 { ARM::VST1LNq8Pseudo_UPD,  ARM::VST1LNd8_UPD, false, true, true,  EvenDblSpc, 1, 8 ,true},
 243
 244 { ARM::VST1d64QPseudo,      ARM::VST1d64Q,     false, false, false, SingleSpc,  4, 1 ,false},
 245 { ARM::VST1d64QPseudoWB_fixed,  ARM::VST1d64Qwb_fixed, false, true, false,  SingleSpc,  4, 1 ,false},
 246 { ARM::VST1d64QPseudoWB_register, ARM::VST1d64Qwb_register, false, true, true,  SingleSpc,  4, 1 ,false},
 247 { ARM::VST1d64TPseudo,      ARM::VST1d64T,     false, false, false, SingleSpc,  3, 1 ,false},
 248 { ARM::VST1d64TPseudoWB_fixed,  ARM::VST1d64Twb_fixed, false, true, false,  SingleSpc,  3, 1 ,false},
 249 { ARM::VST1d64TPseudoWB_register,  ARM::VST1d64Twb_register, false, true, true,  SingleSpc,  3, 1 ,false},
 250
 251 { ARM::VST2LNd16Pseudo,     ARM::VST2LNd16,     false, false, false, SingleSpc, 2, 4 ,true},
 252 { ARM::VST2LNd16Pseudo_UPD, ARM::VST2LNd16_UPD, false, true, true,  SingleSpc, 2, 4 ,true},
 253 { ARM::VST2LNd32Pseudo,     ARM::VST2LNd32,     false, false, false, SingleSpc, 2, 2 ,true},
 254 { ARM::VST2LNd32Pseudo_UPD, ARM::VST2LNd32_UPD, false, true, true,  SingleSpc, 2, 2 ,true},
 255 { ARM::VST2LNd8Pseudo,      ARM::VST2LNd8,      false, false, false, SingleSpc, 2, 8 ,true},
 256 { ARM::VST2LNd8Pseudo_UPD,  ARM::VST2LNd8_UPD, false, true, true,  SingleSpc, 2, 8 ,true},
 257 { ARM::VST2LNq16Pseudo,     ARM::VST2LNq16,     false, false, false, EvenDblSpc, 2, 4,true},
 258 { ARM::VST2LNq16Pseudo_UPD, ARM::VST2LNq16_UPD, false, true, true,  EvenDblSpc, 2, 4,true},
 259 { ARM::VST2LNq32Pseudo,     ARM::VST2LNq32,     false, false, false, EvenDblSpc, 2, 2,true},
 260 { ARM::VST2LNq32Pseudo_UPD, ARM::VST2LNq32_UPD, false, true, true,  EvenDblSpc, 2, 2,true},
 261
 262 { ARM::VST2q16Pseudo,       ARM::VST2q16,      false, false, false, SingleSpc,  4, 4 ,false},
 263 { ARM::VST2q16PseudoWB_fixed,   ARM::VST2q16wb_fixed, false, true, false,  SingleSpc,  4, 4 ,false},
 264 { ARM::VST2q16PseudoWB_register,   ARM::VST2q16wb_register, false, true, true,  SingleSpc,  4, 4 ,false},
 265 { ARM::VST2q32Pseudo,       ARM::VST2q32,      false, false, false, SingleSpc,  4, 2 ,false},
 266 { ARM::VST2q32PseudoWB_fixed,   ARM::VST2q32wb_fixed, false, true, false,  SingleSpc,  4, 2 ,false},
 267 { ARM::VST2q32PseudoWB_register,   ARM::VST2q32wb_register, false, true, true,  SingleSpc,  4, 2 ,false},
 268 { ARM::VST2q8Pseudo,        ARM::VST2q8,       false, false, false, SingleSpc,  4, 8 ,false},
 269 { ARM::VST2q8PseudoWB_fixed,    ARM::VST2q8wb_fixed, false, true, false,  SingleSpc,  4, 8 ,false},
 270 { ARM::VST2q8PseudoWB_register,    ARM::VST2q8wb_register, false, true, true,  SingleSpc,  4, 8 ,false},
 271
 272 { ARM::VST3LNd16Pseudo,     ARM::VST3LNd16,     false, false, false, SingleSpc, 3, 4 ,true},
 273 { ARM::VST3LNd16Pseudo_UPD, ARM::VST3LNd16_UPD, false, true, true,  SingleSpc, 3, 4 ,true},
 274 { ARM::VST3LNd32Pseudo,     ARM::VST3LNd32,     false, false, false, SingleSpc, 3, 2 ,true},
 275 { ARM::VST3LNd32Pseudo_UPD, ARM::VST3LNd32_UPD, false, true, true,  SingleSpc, 3, 2 ,true},
 276 { ARM::VST3LNd8Pseudo,      ARM::VST3LNd8,      false, false, false, SingleSpc, 3, 8 ,true},
 277 { ARM::VST3LNd8Pseudo_UPD,  ARM::VST3LNd8_UPD, false, true, true,  SingleSpc, 3, 8 ,true},
 278 { ARM::VST3LNq16Pseudo,     ARM::VST3LNq16,     false, false, false, EvenDblSpc, 3, 4,true},
 279 { ARM::VST3LNq16Pseudo_UPD, ARM::VST3LNq16_UPD, false, true, true,  EvenDblSpc, 3, 4,true},
 280 { ARM::VST3LNq32Pseudo,     ARM::VST3LNq32,     false, false, false, EvenDblSpc, 3, 2,true},
 281 { ARM::VST3LNq32Pseudo_UPD, ARM::VST3LNq32_UPD, false, true, true,  EvenDblSpc, 3, 2,true},
 282
 283 { ARM::VST3d16Pseudo,       ARM::VST3d16,      false, false, false, SingleSpc,  3, 4 ,true},
 284 { ARM::VST3d16Pseudo_UPD,   ARM::VST3d16_UPD, false, true, true,  SingleSpc,  3, 4 ,true},
 285 { ARM::VST3d32Pseudo,       ARM::VST3d32,      false, false, false, SingleSpc,  3, 2 ,true},
 286 { ARM::VST3d32Pseudo_UPD,   ARM::VST3d32_UPD, false, true, true,  SingleSpc,  3, 2 ,true},
 287 { ARM::VST3d8Pseudo,        ARM::VST3d8,       false, false, false, SingleSpc,  3, 8 ,true},
 288 { ARM::VST3d8Pseudo_UPD,    ARM::VST3d8_UPD, false, true, true,  SingleSpc,  3, 8 ,true},
 289
 290 { ARM::VST3q16Pseudo_UPD,    ARM::VST3q16_UPD, false, true, true,  EvenDblSpc, 3, 4 ,true},
 291 { ARM::VST3q16oddPseudo,     ARM::VST3q16,     false, false, false, OddDblSpc,  3, 4 ,true},
 292 { ARM::VST3q16oddPseudo_UPD, ARM::VST3q16_UPD, false, true, true,  OddDblSpc,  3, 4 ,true},
 293 { ARM::VST3q32Pseudo_UPD,    ARM::VST3q32_UPD, false, true, true,  EvenDblSpc, 3, 2 ,true},
 294 { ARM::VST3q32oddPseudo,     ARM::VST3q32,     false, false, false, OddDblSpc,  3, 2 ,true},
 295 { ARM::VST3q32oddPseudo_UPD, ARM::VST3q32_UPD, false, true, true,  OddDblSpc,  3, 2 ,true},
 296 { ARM::VST3q8Pseudo_UPD,     ARM::VST3q8_UPD, false, true, true,  EvenDblSpc, 3, 8 ,true},
 297 { ARM::VST3q8oddPseudo,      ARM::VST3q8,      false, false, false, OddDblSpc,  3, 8 ,true},
 298 { ARM::VST3q8oddPseudo_UPD,  ARM::VST3q8_UPD, false, true, true,  OddDblSpc,  3, 8 ,true},
 299
 300 { ARM::VST4LNd16Pseudo,     ARM::VST4LNd16,     false, false, false, SingleSpc, 4, 4 ,true},
 301 { ARM::VST4LNd16Pseudo_UPD, ARM::VST4LNd16_UPD, false, true, true,  SingleSpc, 4, 4 ,true},
 302 { ARM::VST4LNd32Pseudo,     ARM::VST4LNd32,     false, false, false, SingleSpc, 4, 2 ,true},
 303 { ARM::VST4LNd32Pseudo_UPD, ARM::VST4LNd32_UPD, false, true, true,  SingleSpc, 4, 2 ,true},
 304 { ARM::VST4LNd8Pseudo,      ARM::VST4LNd8,      false, false, false, SingleSpc, 4, 8 ,true},
 305 { ARM::VST4LNd8Pseudo_UPD,  ARM::VST4LNd8_UPD, false, true, true,  SingleSpc, 4, 8 ,true},
 306 { ARM::VST4LNq16Pseudo,     ARM::VST4LNq16,     false, false, false, EvenDblSpc, 4, 4,true},
 307 { ARM::VST4LNq16Pseudo_UPD, ARM::VST4LNq16_UPD, false, true, true,  EvenDblSpc, 4, 4,true},
 308 { ARM::VST4LNq32Pseudo,     ARM::VST4LNq32,     false, false, false, EvenDblSpc, 4, 2,true},
 309 { ARM::VST4LNq32Pseudo_UPD, ARM::VST4LNq32_UPD, false, true, true,  EvenDblSpc, 4, 2,true},
 310
 311 { ARM::VST4d16Pseudo,       ARM::VST4d16,      false, false, false, SingleSpc,  4, 4 ,true},
 312 { ARM::VST4d16Pseudo_UPD,   ARM::VST4d16_UPD, false, true, true,  SingleSpc,  4, 4 ,true},
 313 { ARM::VST4d32Pseudo,       ARM::VST4d32,      false, false, false, SingleSpc,  4, 2 ,true},
 314 { ARM::VST4d32Pseudo_UPD,   ARM::VST4d32_UPD, false, true, true,  SingleSpc,  4, 2 ,true},
 315 { ARM::VST4d8Pseudo,        ARM::VST4d8,       false, false, false, SingleSpc,  4, 8 ,true},
 316 { ARM::VST4d8Pseudo_UPD,    ARM::VST4d8_UPD, false, true, true,  SingleSpc,  4, 8 ,true},
 317
 318 { ARM::VST4q16Pseudo_UPD,    ARM::VST4q16_UPD, false, true, true,  EvenDblSpc, 4, 4 ,true},
 319 { ARM::VST4q16oddPseudo,     ARM::VST4q16,     false, false, false, OddDblSpc,  4, 4 ,true},
 320 { ARM::VST4q16oddPseudo_UPD, ARM::VST4q16_UPD, false, true, true,  OddDblSpc,  4, 4 ,true},
 321 { ARM::VST4q32Pseudo_UPD,    ARM::VST4q32_UPD, false, true, true,  EvenDblSpc, 4, 2 ,true},
 322 { ARM::VST4q32oddPseudo,     ARM::VST4q32,     false, false, false, OddDblSpc,  4, 2 ,true},
 323 { ARM::VST4q32oddPseudo_UPD, ARM::VST4q32_UPD, false, true, true,  OddDblSpc,  4, 2 ,true},
 324 { ARM::VST4q8Pseudo_UPD,     ARM::VST4q8_UPD, false, true, true,  EvenDblSpc, 4, 8 ,true},
 325 { ARM::VST4q8oddPseudo,      ARM::VST4q8,      false, false, false, OddDblSpc,  4, 8 ,true},
 326 { ARM::VST4q8oddPseudo_UPD,  ARM::VST4q8_UPD, false, true, true,  OddDblSpc,  4, 8 ,true}
 327 };
 328
 329 /// LookupNEONLdSt - Search the NEONLdStTable for information about a NEON
 330 /// load or store pseudo instruction.
 331 static const NEONLdStTableEntry *LookupNEONLdSt(unsigned Opcode) {
 332   const unsigned NumEntries = array_lengthof(NEONLdStTable);
 333
 334 #ifndef NDEBUG
 335   // Make sure the table is sorted.
 336   static bool TableChecked = false;
 337   if (!TableChecked) {
 338     for (unsigned i = 0; i != NumEntries-1; ++i)
 339       assert(NEONLdStTable[i] < NEONLdStTable[i+1] &&
 340              "NEONLdStTable is not sorted!");
 341     TableChecked = true;
 342   }
 343 #endif
 344
 345   const NEONLdStTableEntry *I =
 346     std::lower_bound(NEONLdStTable, NEONLdStTable + NumEntries, Opcode);
 347   if (I != NEONLdStTable + NumEntries && I->PseudoOpc == Opcode)
 348     return I;
 349   return nullptr;
 350 }
 351
 352 /// GetDSubRegs - Get 4 D subregisters of a Q, QQ, or QQQQ register,
 353 /// corresponding to the specified register spacing.  Not all of the results
 354 /// are necessarily valid, e.g., a Q register only has 2 D subregisters.
 355 static void GetDSubRegs(unsigned Reg, NEONRegSpacing RegSpc,
 356                         const TargetRegisterInfo *TRI, unsigned &D0,
 357                         unsigned &D1, unsigned &D2, unsigned &D3) {
 358   if (RegSpc == SingleSpc) {
 359     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 360     D1 = TRI->getSubReg(Reg, ARM::dsub_1);
 361     D2 = TRI->getSubReg(Reg, ARM::dsub_2);
 362     D3 = TRI->getSubReg(Reg, ARM::dsub_3);
 363   } else if (RegSpc == EvenDblSpc) {
 364     D0 = TRI->getSubReg(Reg, ARM::dsub_0);
 365     D1 = TRI->getSubReg(Reg, ARM::dsub_2);
 366     D2 = TRI->getSubReg(Reg, ARM::dsub_4);
 367     D3 = TRI->getSubReg(Reg, ARM::dsub_6);
 368   } else {
 369     assert(RegSpc == OddDblSpc && "unknown register spacing");
 370     D0 = TRI->getSubReg(Reg, ARM::dsub_1);
 371     D1 = TRI->getSubReg(Reg, ARM::dsub_3);
 372     D2 = TRI->getSubReg(Reg, ARM::dsub_5);
 373     D3 = TRI->getSubReg(Reg, ARM::dsub_7);
 374   }
 375 }
 376
 377 /// ExpandVLD - Translate VLD pseudo instructions with Q, QQ or QQQQ register
 378 /// operands to real VLD instructions with D register operands.
 379 void ARMExpandPseudo::ExpandVLD(MachineBasicBlock::iterator &MBBI) {
 380   MachineInstr &MI = *MBBI;
 381   MachineBasicBlock &MBB = *MI.getParent();
 382
 383   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 384   assert(TableEntry && TableEntry->IsLoad && "NEONLdStTable lookup failed");
 385   NEONRegSpacing RegSpc = (NEONRegSpacing)TableEntry->RegSpacing;
 386   unsigned NumRegs = TableEntry->NumRegs;
 387
 388   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 389                                     TII->get(TableEntry->RealOpc));
 390   unsigned OpIdx = 0;
 391
 392   bool DstIsDead = MI.getOperand(OpIdx).isDead();
 393   unsigned DstReg = MI.getOperand(OpIdx++).getReg();
 394   unsigned D0, D1, D2, D3;
 395   GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 396   MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 397   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 398     MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 399   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 400     MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 401   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 402     MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 403
 404   if (TableEntry->isUpdating)
 405     MIB.addOperand(MI.getOperand(OpIdx++));
 406
 407   // Copy the addrmode6 operands.
 408   MIB.addOperand(MI.getOperand(OpIdx++));
 409   MIB.addOperand(MI.getOperand(OpIdx++));
 410   // Copy the am6offset operand.
 411   if (TableEntry->hasWritebackOperand)
 412     MIB.addOperand(MI.getOperand(OpIdx++));
 413
 414   // For an instruction writing double-spaced subregs, the pseudo instruction
 415   // has an extra operand that is a use of the super-register.  Record the
 416   // operand index and skip over it.
 417   unsigned SrcOpIdx = 0;
 418   if (RegSpc == EvenDblSpc || RegSpc == OddDblSpc)
 419     SrcOpIdx = OpIdx++;
 420
 421   // Copy the predicate operands.
 422   MIB.addOperand(MI.getOperand(OpIdx++));
 423   MIB.addOperand(MI.getOperand(OpIdx++));
 424
 425   // Copy the super-register source operand used for double-spaced subregs over
 426   // to the new instruction as an implicit operand.
 427   if (SrcOpIdx != 0) {
 428     MachineOperand MO = MI.getOperand(SrcOpIdx);
 429     MO.setImplicit(true);
 430     MIB.addOperand(MO);
 431   }
 432   // Add an implicit def for the super-register.
 433   MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 434   TransferImpOps(MI, MIB, MIB);
 435
 436   // Transfer memoperands.
 437   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 438
 439   MI.eraseFromParent();
 440 }
 441
 442 /// ExpandVST - Translate VST pseudo instructions with Q, QQ or QQQQ register
 443 /// operands to real VST instructions with D register operands.
 444 void ARMExpandPseudo::ExpandVST(MachineBasicBlock::iterator &MBBI) {
 445   MachineInstr &MI = *MBBI;
 446   MachineBasicBlock &MBB = *MI.getParent();
 447
 448   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 449   assert(TableEntry && !TableEntry->IsLoad && "NEONLdStTable lookup failed");
 450   NEONRegSpacing RegSpc = (NEONRegSpacing)TableEntry->RegSpacing;
 451   unsigned NumRegs = TableEntry->NumRegs;
 452
 453   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 454                                     TII->get(TableEntry->RealOpc));
 455   unsigned OpIdx = 0;
 456   if (TableEntry->isUpdating)
 457     MIB.addOperand(MI.getOperand(OpIdx++));
 458
 459   // Copy the addrmode6 operands.
 460   MIB.addOperand(MI.getOperand(OpIdx++));
 461   MIB.addOperand(MI.getOperand(OpIdx++));
 462   // Copy the am6offset operand.
 463   if (TableEntry->hasWritebackOperand)
 464     MIB.addOperand(MI.getOperand(OpIdx++));
 465
 466   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 467   bool SrcIsUndef = MI.getOperand(OpIdx).isUndef();
 468   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 469   unsigned D0, D1, D2, D3;
 470   GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3);
 471   MIB.addReg(D0, getUndefRegState(SrcIsUndef));
 472   if (NumRegs > 1 && TableEntry->copyAllListRegs)
 473     MIB.addReg(D1, getUndefRegState(SrcIsUndef));
 474   if (NumRegs > 2 && TableEntry->copyAllListRegs)
 475     MIB.addReg(D2, getUndefRegState(SrcIsUndef));
 476   if (NumRegs > 3 && TableEntry->copyAllListRegs)
 477     MIB.addReg(D3, getUndefRegState(SrcIsUndef));
 478
 479   // Copy the predicate operands.
 480   MIB.addOperand(MI.getOperand(OpIdx++));
 481   MIB.addOperand(MI.getOperand(OpIdx++));
 482
 483   if (SrcIsKill && !SrcIsUndef) // Add an implicit kill for the super-reg.
 484     MIB->addRegisterKilled(SrcReg, TRI, true);
 485   else if (!SrcIsUndef)
 486     MIB.addReg(SrcReg, RegState::Implicit); // Add implicit uses for src reg.
 487   TransferImpOps(MI, MIB, MIB);
 488
 489   // Transfer memoperands.
 490   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 491
 492   MI.eraseFromParent();
 493 }
 494
 495 /// ExpandLaneOp - Translate VLD*LN and VST*LN instructions with Q, QQ or QQQQ
 496 /// register operands to real instructions with D register operands.
 497 void ARMExpandPseudo::ExpandLaneOp(MachineBasicBlock::iterator &MBBI) {
 498   MachineInstr &MI = *MBBI;
 499   MachineBasicBlock &MBB = *MI.getParent();
 500
 501   const NEONLdStTableEntry *TableEntry = LookupNEONLdSt(MI.getOpcode());
 502   assert(TableEntry && "NEONLdStTable lookup failed");
 503   NEONRegSpacing RegSpc = (NEONRegSpacing)TableEntry->RegSpacing;
 504   unsigned NumRegs = TableEntry->NumRegs;
 505   unsigned RegElts = TableEntry->RegElts;
 506
 507   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 508                                     TII->get(TableEntry->RealOpc));
 509   unsigned OpIdx = 0;
 510   // The lane operand is always the 3rd from last operand, before the 2
 511   // predicate operands.
 512   unsigned Lane = MI.getOperand(MI.getDesc().getNumOperands() - 3).getImm();
 513
 514   // Adjust the lane and spacing as needed for Q registers.
 515   assert(RegSpc != OddDblSpc && "unexpected register spacing for VLD/VST-lane");
 516   if (RegSpc == EvenDblSpc && Lane >= RegElts) {
 517     RegSpc = OddDblSpc;
 518     Lane -= RegElts;
 519   }
 520   assert(Lane < RegElts && "out of range lane for VLD/VST-lane");
 521
 522   unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0;
 523   unsigned DstReg = 0;
 524   bool DstIsDead = false;
 525   if (TableEntry->IsLoad) {
 526     DstIsDead = MI.getOperand(OpIdx).isDead();
 527     DstReg = MI.getOperand(OpIdx++).getReg();
 528     GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
 529     MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
 530     if (NumRegs > 1)
 531       MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
 532     if (NumRegs > 2)
 533       MIB.addReg(D2, RegState::Define | getDeadRegState(DstIsDead));
 534     if (NumRegs > 3)
 535       MIB.addReg(D3, RegState::Define | getDeadRegState(DstIsDead));
 536   }
 537
 538   if (TableEntry->isUpdating)
 539     MIB.addOperand(MI.getOperand(OpIdx++));
 540
 541   // Copy the addrmode6 operands.
 542   MIB.addOperand(MI.getOperand(OpIdx++));
 543   MIB.addOperand(MI.getOperand(OpIdx++));
 544   // Copy the am6offset operand.
 545   if (TableEntry->hasWritebackOperand)
 546     MIB.addOperand(MI.getOperand(OpIdx++));
 547
 548   // Grab the super-register source.
 549   MachineOperand MO = MI.getOperand(OpIdx++);
 550   if (!TableEntry->IsLoad)
 551     GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3);
 552
 553   // Add the subregs as sources of the new instruction.
 554   unsigned SrcFlags = (getUndefRegState(MO.isUndef()) |
 555                        getKillRegState(MO.isKill()));
 556   MIB.addReg(D0, SrcFlags);
 557   if (NumRegs > 1)
 558     MIB.addReg(D1, SrcFlags);
 559   if (NumRegs > 2)
 560     MIB.addReg(D2, SrcFlags);
 561   if (NumRegs > 3)
 562     MIB.addReg(D3, SrcFlags);
 563
 564   // Add the lane number operand.
 565   MIB.addImm(Lane);
 566   OpIdx += 1;
 567
 568   // Copy the predicate operands.
 569   MIB.addOperand(MI.getOperand(OpIdx++));
 570   MIB.addOperand(MI.getOperand(OpIdx++));
 571
 572   // Copy the super-register source to be an implicit source.
 573   MO.setImplicit(true);
 574   MIB.addOperand(MO);
 575   if (TableEntry->IsLoad)
 576     // Add an implicit def for the super-register.
 577     MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
 578   TransferImpOps(MI, MIB, MIB);
 579   // Transfer memoperands.
 580   MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 581   MI.eraseFromParent();
 582 }
 583
 584 /// ExpandVTBL - Translate VTBL and VTBX pseudo instructions with Q or QQ
 585 /// register operands to real instructions with D register operands.
 586 void ARMExpandPseudo::ExpandVTBL(MachineBasicBlock::iterator &MBBI,
 587                                  unsigned Opc, bool IsExt) {
 588   MachineInstr &MI = *MBBI;
 589   MachineBasicBlock &MBB = *MI.getParent();
 590
 591   MachineInstrBuilder MIB = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc));
 592   unsigned OpIdx = 0;
 593
 594   // Transfer the destination register operand.
 595   MIB.addOperand(MI.getOperand(OpIdx++));
 596   if (IsExt)
 597     MIB.addOperand(MI.getOperand(OpIdx++));
 598
 599   bool SrcIsKill = MI.getOperand(OpIdx).isKill();
 600   unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
 601   unsigned D0, D1, D2, D3;
 602   GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3);
 603   MIB.addReg(D0);
 604
 605   // Copy the other source register operand.
 606   MIB.addOperand(MI.getOperand(OpIdx++));
 607
 608   // Copy the predicate operands.
 609   MIB.addOperand(MI.getOperand(OpIdx++));
 610   MIB.addOperand(MI.getOperand(OpIdx++));
 611
 612   // Add an implicit kill and use for the super-reg.
 613   MIB.addReg(SrcReg, RegState::Implicit | getKillRegState(SrcIsKill));
 614   TransferImpOps(MI, MIB, MIB);
 615   MI.eraseFromParent();
 616 }
 617
 618 static bool IsAnAddressOperand(const MachineOperand &MO) {
 619   // This check is overly conservative.  Unless we are certain that the machine
 620   // operand is not a symbol reference, we return that it is a symbol reference.
 621   // This is important as the load pair may not be split up Windows.
 622   switch (MO.getType()) {
 623   default: llvm_unreachable("unhandled machine operand type");
 624   case MachineOperand::MO_Register:
 625   case MachineOperand::MO_Immediate:
 626   case MachineOperand::MO_CImmediate:
 627   case MachineOperand::MO_FPImmediate:
 628     return false;
 629   case MachineOperand::MO_MachineBasicBlock:
 630     return true;
 631   case MachineOperand::MO_FrameIndex:
 632     return false;
 633   case MachineOperand::MO_ConstantPoolIndex:
 634   case MachineOperand::MO_TargetIndex:
 635   case MachineOperand::MO_JumpTableIndex:
 636   case MachineOperand::MO_ExternalSymbol:
 637   case MachineOperand::MO_GlobalAddress:
 638   case MachineOperand::MO_BlockAddress:
 639     return true;
 640   case MachineOperand::MO_RegisterMask:
 641   case MachineOperand::MO_RegisterLiveOut:
 642     return false;
 643   case MachineOperand::MO_Metadata:
 644   case MachineOperand::MO_MCSymbol:
 645     return true;
 646   case MachineOperand::MO_CFIIndex:
 647     return false;
 648   }
 649 }
 650
 651 void ARMExpandPseudo::ExpandMOV32BitImm(MachineBasicBlock &MBB,
 652                                         MachineBasicBlock::iterator &MBBI) {
 653   MachineInstr &MI = *MBBI;
 654   unsigned Opcode = MI.getOpcode();
 655   unsigned PredReg = 0;
 656   ARMCC::CondCodes Pred = getInstrPredicate(&MI, PredReg);
 657   unsigned DstReg = MI.getOperand(0).getReg();
 658   bool DstIsDead = MI.getOperand(0).isDead();
 659   bool isCC = Opcode == ARM::MOVCCi32imm || Opcode == ARM::t2MOVCCi32imm;
 660   const MachineOperand &MO = MI.getOperand(isCC ? 2 : 1);
 661   bool RequiresBundling = STI->isTargetWindows() && IsAnAddressOperand(MO);
 662   MachineInstrBuilder LO16, HI16;
 663
 664   if (!STI->hasV6T2Ops() &&
 665       (Opcode == ARM::MOVi32imm || Opcode == ARM::MOVCCi32imm)) {
 666     // FIXME Windows CE supports older ARM CPUs
 667     assert(!STI->isTargetWindows() && "Windows on ARM requires ARMv7+");
 668
 669     // Expand into a movi + orr.
 670     LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVi), DstReg);
 671     HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::ORRri))
 672       .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 673       .addReg(DstReg);
 674
 675     assert (MO.isImm() && "MOVi32imm w/ non-immediate source operand!");
 676     unsigned ImmVal = (unsigned)MO.getImm();
 677     unsigned SOImmValV1 = ARM_AM::getSOImmTwoPartFirst(ImmVal);
 678     unsigned SOImmValV2 = ARM_AM::getSOImmTwoPartSecond(ImmVal);
 679     LO16 = LO16.addImm(SOImmValV1);
 680     HI16 = HI16.addImm(SOImmValV2);
 681     LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 682     HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 683     LO16.addImm(Pred).addReg(PredReg).addReg(0);
 684     HI16.addImm(Pred).addReg(PredReg).addReg(0);
 685     TransferImpOps(MI, LO16, HI16);
 686     MI.eraseFromParent();
 687     return;
 688   }
 689
 690   unsigned LO16Opc = 0;
 691   unsigned HI16Opc = 0;
 692   if (Opcode == ARM::t2MOVi32imm || Opcode == ARM::t2MOVCCi32imm) {
 693     LO16Opc = ARM::t2MOVi16;
 694     HI16Opc = ARM::t2MOVTi16;
 695   } else {
 696     LO16Opc = ARM::MOVi16;
 697     HI16Opc = ARM::MOVTi16;
 698   }
 699
 700   if (RequiresBundling)
 701     BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(TargetOpcode::BUNDLE));
 702
 703   LO16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(LO16Opc), DstReg);
 704   HI16 = BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(HI16Opc))
 705     .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 706     .addReg(DstReg);
 707
 708   if (MO.isImm()) {
 709     unsigned Imm = MO.getImm();
 710     unsigned Lo16 = Imm & 0xffff;
 711     unsigned Hi16 = (Imm >> 16) & 0xffff;
 712     LO16 = LO16.addImm(Lo16);
 713     HI16 = HI16.addImm(Hi16);
 714   } else {
 715     const GlobalValue *GV = MO.getGlobal();
 716     unsigned TF = MO.getTargetFlags();
 717     LO16 = LO16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_LO16);
 718     HI16 = HI16.addGlobalAddress(GV, MO.getOffset(), TF | ARMII::MO_HI16);
 719   }
 720
 721   LO16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 722   HI16->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 723   LO16.addImm(Pred).addReg(PredReg);
 724   HI16.addImm(Pred).addReg(PredReg);
 725
 726   if (RequiresBundling) {
 727     LO16->bundleWithPred();
 728     HI16->bundleWithPred();
 729   }
 730
 731   TransferImpOps(MI, LO16, HI16);
 732   MI.eraseFromParent();
 733 }
 734
 735 bool ARMExpandPseudo::ExpandMI(MachineBasicBlock &MBB,
 736                                MachineBasicBlock::iterator MBBI) {
 737   MachineInstr &MI = *MBBI;
 738   unsigned Opcode = MI.getOpcode();
 739   switch (Opcode) {
 740     default:
 741       return false;
 742     case ARM::VMOVScc:
 743     case ARM::VMOVDcc: {
 744       unsigned newOpc = Opcode == ARM::VMOVScc ? ARM::VMOVS : ARM::VMOVD;
 745       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(newOpc),
 746               MI.getOperand(1).getReg())
 747         .addOperand(MI.getOperand(2))
 748         .addImm(MI.getOperand(3).getImm()) // 'pred'
 749         .addOperand(MI.getOperand(4));
 750
 751       MI.eraseFromParent();
 752       return true;
 753     }
 754     case ARM::t2MOVCCr:
 755     case ARM::MOVCCr: {
 756       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVr : ARM::MOVr;
 757       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 758               MI.getOperand(1).getReg())
 759         .addOperand(MI.getOperand(2))
 760         .addImm(MI.getOperand(3).getImm()) // 'pred'
 761         .addOperand(MI.getOperand(4))
 762         .addReg(0); // 's' bit
 763
 764       MI.eraseFromParent();
 765       return true;
 766     }
 767     case ARM::MOVCCsi: {
 768       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 769               (MI.getOperand(1).getReg()))
 770         .addOperand(MI.getOperand(2))
 771         .addImm(MI.getOperand(3).getImm())
 772         .addImm(MI.getOperand(4).getImm()) // 'pred'
 773         .addOperand(MI.getOperand(5))
 774         .addReg(0); // 's' bit
 775
 776       MI.eraseFromParent();
 777       return true;
 778     }
 779     case ARM::MOVCCsr: {
 780       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsr),
 781               (MI.getOperand(1).getReg()))
 782         .addOperand(MI.getOperand(2))
 783         .addOperand(MI.getOperand(3))
 784         .addImm(MI.getOperand(4).getImm())
 785         .addImm(MI.getOperand(5).getImm()) // 'pred'
 786         .addOperand(MI.getOperand(6))
 787         .addReg(0); // 's' bit
 788
 789       MI.eraseFromParent();
 790       return true;
 791     }
 792     case ARM::t2MOVCCi16:
 793     case ARM::MOVCCi16: {
 794       unsigned NewOpc = AFI->isThumbFunction() ? ARM::t2MOVi16 : ARM::MOVi16;
 795       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc),
 796               MI.getOperand(1).getReg())
 797         .addImm(MI.getOperand(2).getImm())
 798         .addImm(MI.getOperand(3).getImm()) // 'pred'
 799         .addOperand(MI.getOperand(4));
 800       MI.eraseFromParent();
 801       return true;
 802     }
 803     case ARM::t2MOVCCi:
 804     case ARM::MOVCCi: {
 805       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MOVi : ARM::MOVi;
 806       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 807               MI.getOperand(1).getReg())
 808         .addImm(MI.getOperand(2).getImm())
 809         .addImm(MI.getOperand(3).getImm()) // 'pred'
 810         .addOperand(MI.getOperand(4))
 811         .addReg(0); // 's' bit
 812
 813       MI.eraseFromParent();
 814       return true;
 815     }
 816     case ARM::t2MVNCCi:
 817     case ARM::MVNCCi: {
 818       unsigned Opc = AFI->isThumbFunction() ? ARM::t2MVNi : ARM::MVNi;
 819       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(Opc),
 820               MI.getOperand(1).getReg())
 821         .addImm(MI.getOperand(2).getImm())
 822         .addImm(MI.getOperand(3).getImm()) // 'pred'
 823         .addOperand(MI.getOperand(4))
 824         .addReg(0); // 's' bit
 825
 826       MI.eraseFromParent();
 827       return true;
 828     }
 829     case ARM::t2MOVCClsl:
 830     case ARM::t2MOVCClsr:
 831     case ARM::t2MOVCCasr:
 832     case ARM::t2MOVCCror: {
 833       unsigned NewOpc;
 834       switch (Opcode) {
 835       case ARM::t2MOVCClsl: NewOpc = ARM::t2LSLri; break;
 836       case ARM::t2MOVCClsr: NewOpc = ARM::t2LSRri; break;
 837       case ARM::t2MOVCCasr: NewOpc = ARM::t2ASRri; break;
 838       case ARM::t2MOVCCror: NewOpc = ARM::t2RORri; break;
 839       default: llvm_unreachable("unexpeced conditional move");
 840       }
 841       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc),
 842               MI.getOperand(1).getReg())
 843         .addOperand(MI.getOperand(2))
 844         .addImm(MI.getOperand(3).getImm())
 845         .addImm(MI.getOperand(4).getImm()) // 'pred'
 846         .addOperand(MI.getOperand(5))
 847         .addReg(0); // 's' bit
 848       MI.eraseFromParent();
 849       return true;
 850     }
 851     case ARM::Int_eh_sjlj_dispatchsetup: {
 852       MachineFunction &MF = *MI.getParent()->getParent();
 853       const ARMBaseInstrInfo *AII =
 854         static_cast<const ARMBaseInstrInfo*>(TII);
 855       const ARMBaseRegisterInfo &RI = AII->getRegisterInfo();
 856       // For functions using a base pointer, we rematerialize it (via the frame
 857       // pointer) here since eh.sjlj.setjmp and eh.sjlj.longjmp don't do it
 858       // for us. Otherwise, expand to nothing.
 859       if (RI.hasBasePointer(MF)) {
 860         int32_t NumBytes = AFI->getFramePtrSpillOffset();
 861         unsigned FramePtr = RI.getFrameRegister(MF);
 862         assert(MF.getTarget().getFrameLowering()->hasFP(MF) &&
 863                "base pointer without frame pointer?");
 864
 865         if (AFI->isThumb2Function()) {
 866           emitT2RegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 867                                  FramePtr, -NumBytes, ARMCC::AL, 0, *TII);
 868         } else if (AFI->isThumbFunction()) {
 869           emitThumbRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 870                                     FramePtr, -NumBytes, *TII, RI);
 871         } else {
 872           emitARMRegPlusImmediate(MBB, MBBI, MI.getDebugLoc(), ARM::R6,
 873                                   FramePtr, -NumBytes, ARMCC::AL, 0,
 874                                   *TII);
 875         }
 876         // If there's dynamic realignment, adjust for it.
 877         if (RI.needsStackRealignment(MF)) {
 878           MachineFrameInfo  *MFI = MF.getFrameInfo();
 879           unsigned MaxAlign = MFI->getMaxAlignment();
 880           assert (!AFI->isThumb1OnlyFunction());
 881           // Emit bic r6, r6, MaxAlign
 882           unsigned bicOpc = AFI->isThumbFunction() ?
 883             ARM::t2BICri : ARM::BICri;
 884           AddDefaultCC(AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 885                                               TII->get(bicOpc), ARM::R6)
 886                                       .addReg(ARM::R6, RegState::Kill)
 887                                       .addImm(MaxAlign-1)));
 888         }
 889
 890       }
 891       MI.eraseFromParent();
 892       return true;
 893     }
 894
 895     case ARM::MOVsrl_flag:
 896     case ARM::MOVsra_flag: {
 897       // These are just fancy MOVs instructions.
 898       AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::MOVsi),
 899                              MI.getOperand(0).getReg())
 900                      .addOperand(MI.getOperand(1))
 901                      .addImm(ARM_AM::getSORegOpc((Opcode == ARM::MOVsrl_flag ?
 902                                                   ARM_AM::lsr : ARM_AM::asr),
 903                                                  1)))
 904         .addReg(ARM::CPSR, RegState::Define);
 905       MI.eraseFromParent();
 906       return true;
 907     }
 908     case ARM::RRX: {
 909       // This encodes as "MOVs Rd, Rm, rrx
 910       MachineInstrBuilder MIB =
 911         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),TII->get(ARM::MOVsi),
 912                                MI.getOperand(0).getReg())
 913                        .addOperand(MI.getOperand(1))
 914                        .addImm(ARM_AM::getSORegOpc(ARM_AM::rrx, 0)))
 915         .addReg(0);
 916       TransferImpOps(MI, MIB, MIB);
 917       MI.eraseFromParent();
 918       return true;
 919     }
 920     case ARM::tTPsoft:
 921     case ARM::TPsoft: {
 922       MachineInstrBuilder MIB =
 923         BuildMI(MBB, MBBI, MI.getDebugLoc(),
 924                 TII->get(Opcode == ARM::tTPsoft ? ARM::tBL : ARM::BL))
 925         .addExternalSymbol("__aeabi_read_tp", 0);
 926
 927       MIB->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 928       TransferImpOps(MI, MIB, MIB);
 929       MI.eraseFromParent();
 930       return true;
 931     }
 932     case ARM::tLDRpci_pic:
 933     case ARM::t2LDRpci_pic: {
 934       unsigned NewLdOpc = (Opcode == ARM::tLDRpci_pic)
 935         ? ARM::tLDRpci : ARM::t2LDRpci;
 936       unsigned DstReg = MI.getOperand(0).getReg();
 937       bool DstIsDead = MI.getOperand(0).isDead();
 938       MachineInstrBuilder MIB1 =
 939         AddDefaultPred(BuildMI(MBB, MBBI, MI.getDebugLoc(),
 940                                TII->get(NewLdOpc), DstReg)
 941                        .addOperand(MI.getOperand(1)));
 942       MIB1->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
 943       MachineInstrBuilder MIB2 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
 944                                          TII->get(ARM::tPICADD))
 945         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 946         .addReg(DstReg)
 947         .addOperand(MI.getOperand(2));
 948       TransferImpOps(MI, MIB1, MIB2);
 949       MI.eraseFromParent();
 950       return true;
 951     }
 952
 953     case ARM::LDRLIT_ga_abs:
 954     case ARM::LDRLIT_ga_pcrel:
 955     case ARM::LDRLIT_ga_pcrel_ldr:
 956     case ARM::tLDRLIT_ga_abs:
 957     case ARM::tLDRLIT_ga_pcrel: {
 958       unsigned DstReg = MI.getOperand(0).getReg();
 959       bool DstIsDead = MI.getOperand(0).isDead();
 960       const MachineOperand &MO1 = MI.getOperand(1);
 961       const GlobalValue *GV = MO1.getGlobal();
 962       bool IsARM =
 963           Opcode != ARM::tLDRLIT_ga_pcrel && Opcode != ARM::tLDRLIT_ga_abs;
 964       bool IsPIC =
 965           Opcode != ARM::LDRLIT_ga_abs && Opcode != ARM::tLDRLIT_ga_abs;
 966       unsigned LDRLITOpc = IsARM ? ARM::LDRi12 : ARM::tLDRpci;
 967       unsigned PICAddOpc =
 968           IsARM
 969               ? (Opcode == ARM::LDRLIT_ga_pcrel_ldr ? ARM::PICADD : ARM::PICLDR)
 970               : ARM::tPICADD;
 971
 972       // We need a new const-pool entry to load from.
 973       MachineConstantPool *MCP = MBB.getParent()->getConstantPool();
 974       unsigned ARMPCLabelIndex = 0;
 975       MachineConstantPoolValue *CPV;
 976
 977       if (IsPIC) {
 978         unsigned PCAdj = IsARM ? 8 : 4;
 979         ARMPCLabelIndex = AFI->createPICLabelUId();
 980         CPV = ARMConstantPoolConstant::Create(GV, ARMPCLabelIndex,
 981                                               ARMCP::CPValue, PCAdj);
 982       } else
 983         CPV = ARMConstantPoolConstant::Create(GV, ARMCP::no_modifier);
 984
 985       MachineInstrBuilder MIB =
 986           BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(LDRLITOpc), DstReg)
 987             .addConstantPoolIndex(MCP->getConstantPoolIndex(CPV, 4));
 988       if (IsARM)
 989         MIB.addImm(0);
 990       AddDefaultPred(MIB);
 991
 992       if (IsPIC) {
 993         MachineInstrBuilder MIB =
 994           BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(PICAddOpc))
 995             .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
 996             .addReg(DstReg)
 997             .addImm(ARMPCLabelIndex);
 998
 999         if (IsARM)
1000           AddDefaultPred(MIB);
1001       }
1002
1003       MI.eraseFromParent();
1004       return true;
1005     }
1006     case ARM::MOV_ga_pcrel:
1007     case ARM::MOV_ga_pcrel_ldr:
1008     case ARM::t2MOV_ga_pcrel: {
1009       // Expand into movw + movw. Also "add pc" / ldr [pc] in PIC mode.
1010       unsigned LabelId = AFI->createPICLabelUId();
1011       unsigned DstReg = MI.getOperand(0).getReg();
1012       bool DstIsDead = MI.getOperand(0).isDead();
1013       const MachineOperand &MO1 = MI.getOperand(1);
1014       const GlobalValue *GV = MO1.getGlobal();
1015       unsigned TF = MO1.getTargetFlags();
1016       bool isARM = Opcode != ARM::t2MOV_ga_pcrel;
1017       unsigned LO16Opc = isARM ? ARM::MOVi16_ga_pcrel : ARM::t2MOVi16_ga_pcrel;
1018       unsigned HI16Opc = isARM ? ARM::MOVTi16_ga_pcrel :ARM::t2MOVTi16_ga_pcrel;
1019       unsigned LO16TF = TF | ARMII::MO_LO16;
1020       unsigned HI16TF = TF | ARMII::MO_HI16;
1021       unsigned PICAddOpc = isARM
1022         ? (Opcode == ARM::MOV_ga_pcrel_ldr ? ARM::PICLDR : ARM::PICADD)
1023         : ARM::tPICADD;
1024       MachineInstrBuilder MIB1 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
1025                                          TII->get(LO16Opc), DstReg)
1026         .addGlobalAddress(GV, MO1.getOffset(), TF | LO16TF)
1027         .addImm(LabelId);
1028
1029       BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(HI16Opc), DstReg)
1030         .addReg(DstReg)
1031         .addGlobalAddress(GV, MO1.getOffset(), TF | HI16TF)
1032         .addImm(LabelId);
1033
1034       MachineInstrBuilder MIB3 = BuildMI(MBB, MBBI, MI.getDebugLoc(),
1035                                          TII->get(PICAddOpc))
1036         .addReg(DstReg, RegState::Define | getDeadRegState(DstIsDead))
1037         .addReg(DstReg).addImm(LabelId);
1038       if (isARM) {
1039         AddDefaultPred(MIB3);
1040         if (Opcode == ARM::MOV_ga_pcrel_ldr)
1041           MIB3->setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
1042       }
1043       TransferImpOps(MI, MIB1, MIB3);
1044       MI.eraseFromParent();
1045       return true;
1046     }
1047
1048     case ARM::MOVi32imm:
1049     case ARM::MOVCCi32imm:
1050     case ARM::t2MOVi32imm:
1051     case ARM::t2MOVCCi32imm:
1052       ExpandMOV32BitImm(MBB, MBBI);
1053       return true;
1054
1055     case ARM::SUBS_PC_LR: {
1056       MachineInstrBuilder MIB =
1057           BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(ARM::SUBri), ARM::PC)
1058               .addReg(ARM::LR)
1059               .addOperand(MI.getOperand(0))
1060               .addOperand(MI.getOperand(1))
1061               .addOperand(MI.getOperand(2))
1062               .addReg(ARM::CPSR, RegState::Undef);
1063       TransferImpOps(MI, MIB, MIB);
1064       MI.eraseFromParent();
1065       return true;
1066     }
1067     case ARM::VLDMQIA: {
1068       unsigned NewOpc = ARM::VLDMDIA;
1069       MachineInstrBuilder MIB =
1070         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1071       unsigned OpIdx = 0;
1072
1073       // Grab the Q register destination.
1074       bool DstIsDead = MI.getOperand(OpIdx).isDead();
1075       unsigned DstReg = MI.getOperand(OpIdx++).getReg();
1076
1077       // Copy the source register.
1078       MIB.addOperand(MI.getOperand(OpIdx++));
1079
1080       // Copy the predicate operands.
1081       MIB.addOperand(MI.getOperand(OpIdx++));
1082       MIB.addOperand(MI.getOperand(OpIdx++));
1083
1084       // Add the destination operands (D subregs).
1085       unsigned D0 = TRI->getSubReg(DstReg, ARM::dsub_0);
1086       unsigned D1 = TRI->getSubReg(DstReg, ARM::dsub_1);
1087       MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead))
1088         .addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
1089
1090       // Add an implicit def for the super-register.
1091       MIB.addReg(DstReg, RegState::ImplicitDefine | getDeadRegState(DstIsDead));
1092       TransferImpOps(MI, MIB, MIB);
1093       MIB.setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
1094       MI.eraseFromParent();
1095       return true;
1096     }
1097
1098     case ARM::VSTMQIA: {
1099       unsigned NewOpc = ARM::VSTMDIA;
1100       MachineInstrBuilder MIB =
1101         BuildMI(MBB, MBBI, MI.getDebugLoc(), TII->get(NewOpc));
1102       unsigned OpIdx = 0;
1103
1104       // Grab the Q register source.
1105       bool SrcIsKill = MI.getOperand(OpIdx).isKill();
1106       unsigned SrcReg = MI.getOperand(OpIdx++).getReg();
1107
1108       // Copy the destination register.
1109       MIB.addOperand(MI.getOperand(OpIdx++));
1110
1111       // Copy the predicate operands.
1112       MIB.addOperand(MI.getOperand(OpIdx++));
1113       MIB.addOperand(MI.getOperand(OpIdx++));
1114
1115       // Add the source operands (D subregs).
1116       unsigned D0 = TRI->getSubReg(SrcReg, ARM::dsub_0);
1117       unsigned D1 = TRI->getSubReg(SrcReg, ARM::dsub_1);
1118       MIB.addReg(D0).addReg(D1);
1119
1120       if (SrcIsKill)      // Add an implicit kill for the Q register.
1121         MIB->addRegisterKilled(SrcReg, TRI, true);
1122
1123       TransferImpOps(MI, MIB, MIB);
1124       MIB.setMemRefs(MI.memoperands_begin(), MI.memoperands_end());
1125       MI.eraseFromParent();
1126       return true;
1127     }
1128
1129     case ARM::VLD2q8Pseudo:
1130     case ARM::VLD2q16Pseudo:
1131     case ARM::VLD2q32Pseudo:
1132     case ARM::VLD2q8PseudoWB_fixed:
1133     case ARM::VLD2q16PseudoWB_fixed:
1134     case ARM::VLD2q32PseudoWB_fixed:
1135     case ARM::VLD2q8PseudoWB_register:
1136     case ARM::VLD2q16PseudoWB_register:
1137     case ARM::VLD2q32PseudoWB_register:
1138     case ARM::VLD3d8Pseudo:
1139     case ARM::VLD3d16Pseudo:
1140     case ARM::VLD3d32Pseudo:
1141     case ARM::VLD1d64TPseudo:
1142     case ARM::VLD1d64TPseudoWB_fixed:
1143     case ARM::VLD3d8Pseudo_UPD:
1144     case ARM::VLD3d16Pseudo_UPD:
1145     case ARM::VLD3d32Pseudo_UPD:
1146     case ARM::VLD3q8Pseudo_UPD:
1147     case ARM::VLD3q16Pseudo_UPD:
1148     case ARM::VLD3q32Pseudo_UPD:
1149     case ARM::VLD3q8oddPseudo:
1150     case ARM::VLD3q16oddPseudo:
1151     case ARM::VLD3q32oddPseudo:
1152     case ARM::VLD3q8oddPseudo_UPD:
1153     case ARM::VLD3q16oddPseudo_UPD:
1154     case ARM::VLD3q32oddPseudo_UPD:
1155     case ARM::VLD4d8Pseudo:
1156     case ARM::VLD4d16Pseudo:
1157     case ARM::VLD4d32Pseudo:
1158     case ARM::VLD1d64QPseudo:
1159     case ARM::VLD1d64QPseudoWB_fixed:
1160     case ARM::VLD4d8Pseudo_UPD:
1161     case ARM::VLD4d16Pseudo_UPD:
1162     case ARM::VLD4d32Pseudo_UPD:
1163     case ARM::VLD4q8Pseudo_UPD:
1164     case ARM::VLD4q16Pseudo_UPD:
1165     case ARM::VLD4q32Pseudo_UPD:
1166     case ARM::VLD4q8oddPseudo:
1167     case ARM::VLD4q16oddPseudo:
1168     case ARM::VLD4q32oddPseudo:
1169     case ARM::VLD4q8oddPseudo_UPD:
1170     case ARM::VLD4q16oddPseudo_UPD:
1171     case ARM::VLD4q32oddPseudo_UPD:
1172     case ARM::VLD3DUPd8Pseudo:
1173     case ARM::VLD3DUPd16Pseudo:
1174     case ARM::VLD3DUPd32Pseudo:
1175     case ARM::VLD3DUPd8Pseudo_UPD:
1176     case ARM::VLD3DUPd16Pseudo_UPD:
1177     case ARM::VLD3DUPd32Pseudo_UPD:
1178     case ARM::VLD4DUPd8Pseudo:
1179     case ARM::VLD4DUPd16Pseudo:
1180     case ARM::VLD4DUPd32Pseudo:
1181     case ARM::VLD4DUPd8Pseudo_UPD:
1182     case ARM::VLD4DUPd16Pseudo_UPD:
1183     case ARM::VLD4DUPd32Pseudo_UPD:
1184       ExpandVLD(MBBI);
1185       return true;
1186
1187     case ARM::VST2q8Pseudo:
1188     case ARM::VST2q16Pseudo:
1189     case ARM::VST2q32Pseudo:
1190     case ARM::VST2q8PseudoWB_fixed:
1191     case ARM::VST2q16PseudoWB_fixed:
1192     case ARM::VST2q32PseudoWB_fixed:
1193     case ARM::VST2q8PseudoWB_register:
1194     case ARM::VST2q16PseudoWB_register:
1195     case ARM::VST2q32PseudoWB_register:
1196     case ARM::VST3d8Pseudo:
1197     case ARM::VST3d16Pseudo:
1198     case ARM::VST3d32Pseudo:
1199     case ARM::VST1d64TPseudo:
1200     case ARM::VST3d8Pseudo_UPD:
1201     case ARM::VST3d16Pseudo_UPD:
1202     case ARM::VST3d32Pseudo_UPD:
1203     case ARM::VST1d64TPseudoWB_fixed:
1204     case ARM::VST1d64TPseudoWB_register:
1205     case ARM::VST3q8Pseudo_UPD:
1206     case ARM::VST3q16Pseudo_UPD:
1207     case ARM::VST3q32Pseudo_UPD:
1208     case ARM::VST3q8oddPseudo:
1209     case ARM::VST3q16oddPseudo:
1210     case ARM::VST3q32oddPseudo:
1211     case ARM::VST3q8oddPseudo_UPD:
1212     case ARM::VST3q16oddPseudo_UPD:
1213     case ARM::VST3q32oddPseudo_UPD:
1214     case ARM::VST4d8Pseudo:
1215     case ARM::VST4d16Pseudo:
1216     case ARM::VST4d32Pseudo:
1217     case ARM::VST1d64QPseudo:
1218     case ARM::VST4d8Pseudo_UPD:
1219     case ARM::VST4d16Pseudo_UPD:
1220     case ARM::VST4d32Pseudo_UPD:
1221     case ARM::VST1d64QPseudoWB_fixed:
1222     case ARM::VST1d64QPseudoWB_register:
1223     case ARM::VST4q8Pseudo_UPD:
1224     case ARM::VST4q16Pseudo_UPD:
1225     case ARM::VST4q32Pseudo_UPD:
1226     case ARM::VST4q8oddPseudo:
1227     case ARM::VST4q16oddPseudo:
1228     case ARM::VST4q32oddPseudo:
1229     case ARM::VST4q8oddPseudo_UPD:
1230     case ARM::VST4q16oddPseudo_UPD:
1231     case ARM::VST4q32oddPseudo_UPD:
1232       ExpandVST(MBBI);
1233       return true;
1234
1235     case ARM::VLD1LNq8Pseudo:
1236     case ARM::VLD1LNq16Pseudo:
1237     case ARM::VLD1LNq32Pseudo:
1238     case ARM::VLD1LNq8Pseudo_UPD:
1239     case ARM::VLD1LNq16Pseudo_UPD:
1240     case ARM::VLD1LNq32Pseudo_UPD:
1241     case ARM::VLD2LNd8Pseudo:
1242     case ARM::VLD2LNd16Pseudo:
1243     case ARM::VLD2LNd32Pseudo:
1244     case ARM::VLD2LNq16Pseudo:
1245     case ARM::VLD2LNq32Pseudo:
1246     case ARM::VLD2LNd8Pseudo_UPD:
1247     case ARM::VLD2LNd16Pseudo_UPD:
1248     case ARM::VLD2LNd32Pseudo_UPD:
1249     case ARM::VLD2LNq16Pseudo_UPD:
1250     case ARM::VLD2LNq32Pseudo_UPD:
1251     case ARM::VLD3LNd8Pseudo:
1252     case ARM::VLD3LNd16Pseudo:
1253     case ARM::VLD3LNd32Pseudo:
1254     case ARM::VLD3LNq16Pseudo:
1255     case ARM::VLD3LNq32Pseudo:
1256     case ARM::VLD3LNd8Pseudo_UPD:
1257     case ARM::VLD3LNd16Pseudo_UPD:
1258     case ARM::VLD3LNd32Pseudo_UPD:
1259     case ARM::VLD3LNq16Pseudo_UPD:
1260     case ARM::VLD3LNq32Pseudo_UPD:
1261     case ARM::VLD4LNd8Pseudo:
1262     case ARM::VLD4LNd16Pseudo:
1263     case ARM::VLD4LNd32Pseudo:
1264     case ARM::VLD4LNq16Pseudo:
1265     case ARM::VLD4LNq32Pseudo:
1266     case ARM::VLD4LNd8Pseudo_UPD:
1267     case ARM::VLD4LNd16Pseudo_UPD:
1268     case ARM::VLD4LNd32Pseudo_UPD:
1269     case ARM::VLD4LNq16Pseudo_UPD:
1270     case ARM::VLD4LNq32Pseudo_UPD:
1271     case ARM::VST1LNq8Pseudo:
1272     case ARM::VST1LNq16Pseudo:
1273     case ARM::VST1LNq32Pseudo:
1274     case ARM::VST1LNq8Pseudo_UPD:
1275     case ARM::VST1LNq16Pseudo_UPD:
1276     case ARM::VST1LNq32Pseudo_UPD:
1277     case ARM::VST2LNd8Pseudo:
1278     case ARM::VST2LNd16Pseudo:
1279     case ARM::VST2LNd32Pseudo:
1280     case ARM::VST2LNq16Pseudo:
1281     case ARM::VST2LNq32Pseudo:
1282     case ARM::VST2LNd8Pseudo_UPD:
1283     case ARM::VST2LNd16Pseudo_UPD:
1284     case ARM::VST2LNd32Pseudo_UPD:
1285     case ARM::VST2LNq16Pseudo_UPD:
1286     case ARM::VST2LNq32Pseudo_UPD:
1287     case ARM::VST3LNd8Pseudo:
1288     case ARM::VST3LNd16Pseudo:
1289     case ARM::VST3LNd32Pseudo:
1290     case ARM::VST3LNq16Pseudo:
1291     case ARM::VST3LNq32Pseudo:
1292     case ARM::VST3LNd8Pseudo_UPD:
1293     case ARM::VST3LNd16Pseudo_UPD:
1294     case ARM::VST3LNd32Pseudo_UPD:
1295     case ARM::VST3LNq16Pseudo_UPD:
1296     case ARM::VST3LNq32Pseudo_UPD:
1297     case ARM::VST4LNd8Pseudo:
1298     case ARM::VST4LNd16Pseudo:
1299     case ARM::VST4LNd32Pseudo:
1300     case ARM::VST4LNq16Pseudo:
1301     case ARM::VST4LNq32Pseudo:
1302     case ARM::VST4LNd8Pseudo_UPD:
1303     case ARM::VST4LNd16Pseudo_UPD:
1304     case ARM::VST4LNd32Pseudo_UPD:
1305     case ARM::VST4LNq16Pseudo_UPD:
1306     case ARM::VST4LNq32Pseudo_UPD:
1307       ExpandLaneOp(MBBI);
1308       return true;
1309
1310     case ARM::VTBL3Pseudo: ExpandVTBL(MBBI, ARM::VTBL3, false); return true;
1311     case ARM::VTBL4Pseudo: ExpandVTBL(MBBI, ARM::VTBL4, false); return true;
1312     case ARM::VTBX3Pseudo: ExpandVTBL(MBBI, ARM::VTBX3, true); return true;
1313     case ARM::VTBX4Pseudo: ExpandVTBL(MBBI, ARM::VTBX4, true); return true;
1314   }
1315 }
1316
1317 bool ARMExpandPseudo::ExpandMBB(MachineBasicBlock &MBB) {
1318   bool Modified = false;
1319
1320   MachineBasicBlock::iterator MBBI = MBB.begin(), E = MBB.end();
1321   while (MBBI != E) {
1322     MachineBasicBlock::iterator NMBBI = std::next(MBBI);
1323     Modified |= ExpandMI(MBB, MBBI);
1324     MBBI = NMBBI;
1325   }
1326
1327   return Modified;
1328 }
1329
1330 bool ARMExpandPseudo::runOnMachineFunction(MachineFunction &MF) {
1331   const TargetMachine &TM = MF.getTarget();
1332   TII = static_cast<const ARMBaseInstrInfo*>(TM.getInstrInfo());
1333   TRI = TM.getRegisterInfo();
1334   STI = &TM.getSubtarget<ARMSubtarget>();
1335   AFI = MF.getInfo<ARMFunctionInfo>();
1336
1337   bool Modified = false;
1338   for (MachineFunction::iterator MFI = MF.begin(), E = MF.end(); MFI != E;
1339        ++MFI)
1340     Modified |= ExpandMBB(*MFI);
1341   if (VerifyARMPseudo)
1342     MF.verify(this, "After expanding ARM pseudo instructions.");
1343   return Modified;
1344 }
1345
1346 /// createARMExpandPseudoPass - returns an instance of the pseudo instruction
1347 /// expansion pass.
1348 FunctionPass *llvm::createARMExpandPseudoPass() {
1349   return new ARMExpandPseudo();
1350 }