lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 171       const { return 0; }
 172     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 187       const { return 0; }
 188     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 189       const { return 0; }
 190     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 191                                             unsigned Op) const { return 0; }
 192     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 193       const {return 0; }
 194     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 195       const { return 0; }
 196
 197     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 198       const {
 199       // {17-13} = reg
 200       // {12}    = (U)nsigned (add == '1', sub == '0')
 201       // {11-0}  = imm12
 202       const MachineOperand &MO  = MI.getOperand(Op);
 203       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 204       if (!MO.isReg()) {
 205         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 206         return 0;
 207       }
 208       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 209       int32_t Imm12 = MO1.getImm();
 210       uint32_t Binary;
 211       Binary = Imm12 & 0xfff;
 212       if (Imm12 >= 0)
 213         Binary |= (1 << 12);
 214       Binary |= (Reg << 13);
 215       return Binary;
 216     }
 217
 218     unsigned getMovtImmOpValue(const MachineInstr &MI, unsigned Op) const {
 219       return 0;
 220     }
 221
 222     uint32_t getAddrMode2OpValue(const MachineInstr &MI, unsigned OpIdx)
 223       const { return 0;}
 224     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 225       const { return 0;}
 226     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 227       const { return 0;}
 228     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op) const
 229       { return 0; }
 230     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 231       // {17-13} = reg
 232       // {12}    = (U)nsigned (add == '1', sub == '0')
 233       // {11-0}  = imm12
 234       const MachineOperand &MO  = MI.getOperand(Op);
 235       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 236       if (!MO.isReg()) {
 237         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 238         return 0;
 239       }
 240       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 241       int32_t Imm12 = MO1.getImm();
 242
 243       // Special value for #-0
 244       if (Imm12 == INT32_MIN)
 245         Imm12 = 0;
 246
 247       // Immediate is always encoded as positive. The 'U' bit controls add vs
 248       // sub.
 249       bool isAdd = true;
 250       if (Imm12 < 0) {
 251         Imm12 = -Imm12;
 252         isAdd = false;
 253       }
 254
 255       uint32_t Binary = Imm12 & 0xfff;
 256       if (isAdd)
 257         Binary |= (1 << 12);
 258       Binary |= (Reg << 13);
 259       return Binary;
 260     }
 261     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 262       const { return 0; }
 263
 264     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 265       const { return 0; }
 266
 267     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 268     /// machine operand requires relocation, record the relocation and return
 269     /// zero.
 270     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 271                             unsigned Reloc);
 272
 273     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 274     ///
 275     unsigned getShiftOp(unsigned Imm) const ;
 276
 277     /// Routines that handle operands which add machine relocations which are
 278     /// fixed up by the relocation stage.
 279     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 280                            bool MayNeedFarStub,  bool Indirect,
 281                            intptr_t ACPV = 0) const;
 282     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 283     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 284     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 285     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 286                                intptr_t JTBase = 0) const;
 287   };
 288 }
 289
 290 char ARMCodeEmitter::ID = 0;
 291
 292 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 293 /// code to the specified MCE object.
 294 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 295                                                 JITCodeEmitter &JCE) {
 296   return new ARMCodeEmitter(TM, JCE);
 297 }
 298
 299 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 300   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 301           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 302          "JIT relocation model must be set to static or default!");
 303   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 304   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 305   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 306   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 307   MCPEs = &MF.getConstantPool()->getConstants();
 308   MJTEs = 0;
 309   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 310   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 311   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 312   JTI->Initialize(MF, IsPIC);
 313   MMI = &getAnalysis<MachineModuleInfo>();
 314   MCE.setModuleInfo(MMI);
 315
 316   do {
 317     DEBUG(errs() << "JITTing function '"
 318           << MF.getFunction()->getName() << "'\n");
 319     MCE.startFunction(MF);
 320     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 321          MBB != E; ++MBB) {
 322       MCE.StartMachineBasicBlock(MBB);
 323       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 324            I != E; ++I)
 325         emitInstruction(*I);
 326     }
 327   } while (MCE.finishFunction(MF));
 328
 329   return false;
 330 }
 331
 332 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 333 ///
 334 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 335   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 336   default: llvm_unreachable("Unknown shift opc!");
 337   case ARM_AM::asr: return 2;
 338   case ARM_AM::lsl: return 0;
 339   case ARM_AM::lsr: return 1;
 340   case ARM_AM::ror:
 341   case ARM_AM::rrx: return 3;
 342   }
 343   return 0;
 344 }
 345
 346 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 347 /// machine operand requires relocation, record the relocation and return zero.
 348 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 349                                         const MachineOperand &MO,
 350                                         unsigned Reloc) {
 351   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 352       && "Relocation to this function should be for movt or movw");
 353
 354   if (MO.isImm())
 355     return static_cast<unsigned>(MO.getImm());
 356   else if (MO.isGlobal())
 357     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 358   else if (MO.isSymbol())
 359     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 360   else if (MO.isMBB())
 361     emitMachineBasicBlock(MO.getMBB(), Reloc);
 362   else {
 363 #ifndef NDEBUG
 364     errs() << MO;
 365 #endif
 366     llvm_unreachable("Unsupported operand type for movw/movt");
 367   }
 368   return 0;
 369 }
 370
 371 /// getMachineOpValue - Return binary encoding of operand. If the machine
 372 /// operand requires relocation, record the relocation and return zero.
 373 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 374                                            const MachineOperand &MO) const {
 375   if (MO.isReg())
 376     return getARMRegisterNumbering(MO.getReg());
 377   else if (MO.isImm())
 378     return static_cast<unsigned>(MO.getImm());
 379   else if (MO.isGlobal())
 380     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 381   else if (MO.isSymbol())
 382     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 383   else if (MO.isCPI()) {
 384     const TargetInstrDesc &TID = MI.getDesc();
 385     // For VFP load, the immediate offset is multiplied by 4.
 386     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 387       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 388     emitConstPoolAddress(MO.getIndex(), Reloc);
 389   } else if (MO.isJTI())
 390     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 391   else if (MO.isMBB())
 392     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 393   else
 394     llvm_unreachable("Unable to encode MachineOperand!");
 395   return 0;
 396 }
 397
 398 /// emitGlobalAddress - Emit the specified address to the code stream.
 399 ///
 400 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 401                                        bool MayNeedFarStub, bool Indirect,
 402                                        intptr_t ACPV) const {
 403   MachineRelocation MR = Indirect
 404     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 405                                            const_cast<GlobalValue *>(GV),
 406                                            ACPV, MayNeedFarStub)
 407     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 408                                const_cast<GlobalValue *>(GV), ACPV,
 409                                MayNeedFarStub);
 410   MCE.addRelocation(MR);
 411 }
 412
 413 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 414 /// be emitted to the current location in the function, and allow it to be PC
 415 /// relative.
 416 void ARMCodeEmitter::
 417 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 418   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 419                                                  Reloc, ES));
 420 }
 421
 422 /// emitConstPoolAddress - Arrange for the address of an constant pool
 423 /// to be emitted to the current location in the function, and allow it to be PC
 424 /// relative.
 425 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 426   // Tell JIT emitter we'll resolve the address.
 427   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 428                                                     Reloc, CPI, 0, true));
 429 }
 430
 431 /// emitJumpTableAddress - Arrange for the address of a jump table to
 432 /// be emitted to the current location in the function, and allow it to be PC
 433 /// relative.
 434 void ARMCodeEmitter::
 435 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 436   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 437                                                     Reloc, JTIndex, 0, true));
 438 }
 439
 440 /// emitMachineBasicBlock - Emit the specified address basic block.
 441 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 442                                            unsigned Reloc,
 443                                            intptr_t JTBase) const {
 444   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 445                                              Reloc, BB, JTBase));
 446 }
 447
 448 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 449   DEBUG(errs() << "  0x";
 450         errs().write_hex(Binary) << "\n");
 451   MCE.emitWordLE(Binary);
 452 }
 453
 454 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 455   DEBUG(errs() << "  0x";
 456         errs().write_hex(Binary) << "\n");
 457   MCE.emitDWordLE(Binary);
 458 }
 459
 460 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 461   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 462
 463   MCE.processDebugLoc(MI.getDebugLoc(), true);
 464
 465   ++NumEmitted;  // Keep track of the # of mi's emitted
 466   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 467   default: {
 468     llvm_unreachable("Unhandled instruction encoding format!");
 469     break;
 470   }
 471   case ARMII::MiscFrm:
 472     if (MI.getOpcode() == ARM::LEApcrelJT) {
 473       // Materialize jumptable address.
 474       emitLEApcrelJTInstruction(MI);
 475       break;
 476     }
 477     llvm_unreachable("Unhandled instruction encoding!");
 478     break;
 479   case ARMII::Pseudo:
 480     emitPseudoInstruction(MI);
 481     break;
 482   case ARMII::DPFrm:
 483   case ARMII::DPSoRegFrm:
 484     emitDataProcessingInstruction(MI);
 485     break;
 486   case ARMII::LdFrm:
 487   case ARMII::StFrm:
 488     emitLoadStoreInstruction(MI);
 489     break;
 490   case ARMII::LdMiscFrm:
 491   case ARMII::StMiscFrm:
 492     emitMiscLoadStoreInstruction(MI);
 493     break;
 494   case ARMII::LdStMulFrm:
 495     emitLoadStoreMultipleInstruction(MI);
 496     break;
 497   case ARMII::MulFrm:
 498     emitMulFrmInstruction(MI);
 499     break;
 500   case ARMII::ExtFrm:
 501     emitExtendInstruction(MI);
 502     break;
 503   case ARMII::ArithMiscFrm:
 504     emitMiscArithInstruction(MI);
 505     break;
 506   case ARMII::SatFrm:
 507     emitSaturateInstruction(MI);
 508     break;
 509   case ARMII::BrFrm:
 510     emitBranchInstruction(MI);
 511     break;
 512   case ARMII::BrMiscFrm:
 513     emitMiscBranchInstruction(MI);
 514     break;
 515   // VFP instructions.
 516   case ARMII::VFPUnaryFrm:
 517   case ARMII::VFPBinaryFrm:
 518     emitVFPArithInstruction(MI);
 519     break;
 520   case ARMII::VFPConv1Frm:
 521   case ARMII::VFPConv2Frm:
 522   case ARMII::VFPConv3Frm:
 523   case ARMII::VFPConv4Frm:
 524   case ARMII::VFPConv5Frm:
 525     emitVFPConversionInstruction(MI);
 526     break;
 527   case ARMII::VFPLdStFrm:
 528     emitVFPLoadStoreInstruction(MI);
 529     break;
 530   case ARMII::VFPLdStMulFrm:
 531     emitVFPLoadStoreMultipleInstruction(MI);
 532     break;
 533
 534   // NEON instructions.
 535   case ARMII::NGetLnFrm:
 536   case ARMII::NSetLnFrm:
 537     emitNEONLaneInstruction(MI);
 538     break;
 539   case ARMII::NDupFrm:
 540     emitNEONDupInstruction(MI);
 541     break;
 542   case ARMII::N1RegModImmFrm:
 543     emitNEON1RegModImmInstruction(MI);
 544     break;
 545   case ARMII::N2RegFrm:
 546     emitNEON2RegInstruction(MI);
 547     break;
 548   case ARMII::N3RegFrm:
 549     emitNEON3RegInstruction(MI);
 550     break;
 551   }
 552   MCE.processDebugLoc(MI.getDebugLoc(), false);
 553 }
 554
 555 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 556   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 557   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 558   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 559
 560   // Remember the CONSTPOOL_ENTRY address for later relocation.
 561   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 562
 563   // Emit constpool island entry. In most cases, the actual values will be
 564   // resolved and relocated after code emission.
 565   if (MCPE.isMachineConstantPoolEntry()) {
 566     ARMConstantPoolValue *ACPV =
 567       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 568
 569     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 570           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 571
 572     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 573     const GlobalValue *GV = ACPV->getGV();
 574     if (GV) {
 575       Reloc::Model RelocM = TM.getRelocationModel();
 576       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 577                         isa<Function>(GV),
 578                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 579                         (intptr_t)ACPV);
 580      } else  {
 581       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 582     }
 583     emitWordLE(0);
 584   } else {
 585     const Constant *CV = MCPE.Val.ConstVal;
 586
 587     DEBUG({
 588         errs() << "  ** Constant pool #" << CPI << " @ "
 589                << (void*)MCE.getCurrentPCValue() << " ";
 590         if (const Function *F = dyn_cast<Function>(CV))
 591           errs() << F->getName();
 592         else
 593           errs() << *CV;
 594         errs() << '\n';
 595       });
 596
 597     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 598       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 599       emitWordLE(0);
 600     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 601       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 602       emitWordLE(Val);
 603     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 604       if (CFP->getType()->isFloatTy())
 605         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 606       else if (CFP->getType()->isDoubleTy())
 607         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 608       else {
 609         llvm_unreachable("Unable to handle this constantpool entry!");
 610       }
 611     } else {
 612       llvm_unreachable("Unable to handle this constantpool entry!");
 613     }
 614   }
 615 }
 616
 617 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 618   const MachineOperand &MO0 = MI.getOperand(0);
 619   const MachineOperand &MO1 = MI.getOperand(1);
 620
 621   // Emit the 'movw' instruction.
 622   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 623
 624   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 625
 626   // Set the conditional execution predicate.
 627   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 628
 629   // Encode Rd.
 630   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 631
 632   // Encode imm16 as imm4:imm12
 633   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 634   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 635   emitWordLE(Binary);
 636
 637   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 638   // Emit the 'movt' instruction.
 639   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 640
 641   // Set the conditional execution predicate.
 642   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 643
 644   // Encode Rd.
 645   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 646
 647   // Encode imm16 as imm4:imm1, same as movw above.
 648   Binary |= Hi16 & 0xFFF;
 649   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 650   emitWordLE(Binary);
 651 }
 652
 653 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 654   const MachineOperand &MO0 = MI.getOperand(0);
 655   const MachineOperand &MO1 = MI.getOperand(1);
 656   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 657                                                   "Not a valid so_imm value!");
 658   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 659   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 660
 661   // Emit the 'mov' instruction.
 662   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 663
 664   // Set the conditional execution predicate.
 665   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 666
 667   // Encode Rd.
 668   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 669
 670   // Encode so_imm.
 671   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 672   Binary |= 1 << ARMII::I_BitShift;
 673   Binary |= getMachineSoImmOpValue(V1);
 674   emitWordLE(Binary);
 675
 676   // Now the 'orr' instruction.
 677   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 678
 679   // Set the conditional execution predicate.
 680   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 681
 682   // Encode Rd.
 683   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 684
 685   // Encode Rn.
 686   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 687
 688   // Encode so_imm.
 689   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 690   Binary |= 1 << ARMII::I_BitShift;
 691   Binary |= getMachineSoImmOpValue(V2);
 692   emitWordLE(Binary);
 693 }
 694
 695 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 696   // It's basically add r, pc, (LJTI - $+8)
 697
 698   const TargetInstrDesc &TID = MI.getDesc();
 699
 700   // Emit the 'add' instruction.
 701   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 702
 703   // Set the conditional execution predicate
 704   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 705
 706   // Encode S bit if MI modifies CPSR.
 707   Binary |= getAddrModeSBit(MI, TID);
 708
 709   // Encode Rd.
 710   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 711
 712   // Encode Rn which is PC.
 713   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 714
 715   // Encode the displacement.
 716   Binary |= 1 << ARMII::I_BitShift;
 717   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 718
 719   emitWordLE(Binary);
 720 }
 721
 722 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 723   unsigned Opcode = MI.getDesc().Opcode;
 724
 725   // Part of binary is determined by TableGn.
 726   unsigned Binary = getBinaryCodeForInstr(MI);
 727
 728   // Set the conditional execution predicate
 729   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 730
 731   // Encode S bit if MI modifies CPSR.
 732   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 733     Binary |= 1 << ARMII::S_BitShift;
 734
 735   // Encode register def if there is one.
 736   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 737
 738   // Encode the shift operation.
 739   switch (Opcode) {
 740   default: break;
 741   case ARM::RRX:
 742     // rrx
 743     Binary |= 0x6 << 4;
 744     break;
 745   case ARM::MOVsrl_flag:
 746     // lsr #1
 747     Binary |= (0x2 << 4) | (1 << 7);
 748     break;
 749   case ARM::MOVsra_flag:
 750     // asr #1
 751     Binary |= (0x4 << 4) | (1 << 7);
 752     break;
 753   }
 754
 755   // Encode register Rm.
 756   Binary |= getMachineOpValue(MI, 1);
 757
 758   emitWordLE(Binary);
 759 }
 760
 761 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 762   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 763         << (void*)MCE.getCurrentPCValue() << '\n');
 764   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 765 }
 766
 767 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 768   unsigned Opcode = MI.getDesc().Opcode;
 769   switch (Opcode) {
 770   default:
 771     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 772   case ARM::BX:
 773   case ARM::BMOVPCRX:
 774   case ARM::BXr9:
 775   case ARM::BMOVPCRXr9: {
 776     // First emit mov lr, pc
 777     unsigned Binary = 0x01a0e00f;
 778     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 779     emitWordLE(Binary);
 780
 781     // and then emit the branch.
 782     emitMiscBranchInstruction(MI);
 783     break;
 784   }
 785   case TargetOpcode::INLINEASM: {
 786     // We allow inline assembler nodes with empty bodies - they can
 787     // implicitly define registers, which is ok for JIT.
 788     if (MI.getOperand(0).getSymbolName()[0]) {
 789       report_fatal_error("JIT does not support inline asm!");
 790     }
 791     break;
 792   }
 793   case TargetOpcode::PROLOG_LABEL:
 794   case TargetOpcode::EH_LABEL:
 795     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 796     break;
 797   case TargetOpcode::IMPLICIT_DEF:
 798   case TargetOpcode::KILL:
 799     // Do nothing.
 800     break;
 801   case ARM::CONSTPOOL_ENTRY:
 802     emitConstPoolInstruction(MI);
 803     break;
 804   case ARM::PICADD: {
 805     // Remember of the address of the PC label for relocation later.
 806     addPCLabel(MI.getOperand(2).getImm());
 807     // PICADD is just an add instruction that implicitly read pc.
 808     emitDataProcessingInstruction(MI, 0, ARM::PC);
 809     break;
 810   }
 811   case ARM::PICLDR:
 812   case ARM::PICLDRB:
 813   case ARM::PICSTR:
 814   case ARM::PICSTRB: {
 815     // Remember of the address of the PC label for relocation later.
 816     addPCLabel(MI.getOperand(2).getImm());
 817     // These are just load / store instructions that implicitly read pc.
 818     emitLoadStoreInstruction(MI, 0, ARM::PC);
 819     break;
 820   }
 821   case ARM::PICLDRH:
 822   case ARM::PICLDRSH:
 823   case ARM::PICLDRSB:
 824   case ARM::PICSTRH: {
 825     // Remember of the address of the PC label for relocation later.
 826     addPCLabel(MI.getOperand(2).getImm());
 827     // These are just load / store instructions that implicitly read pc.
 828     emitMiscLoadStoreInstruction(MI, ARM::PC);
 829     break;
 830   }
 831
 832   case ARM::MOVi32imm:
 833     // Two instructions to materialize a constant.
 834     if (Subtarget->hasV6T2Ops())
 835       emitMOVi32immInstruction(MI);
 836     else
 837       emitMOVi2piecesInstruction(MI);
 838     break;
 839
 840   case ARM::LEApcrelJT:
 841     // Materialize jumptable address.
 842     emitLEApcrelJTInstruction(MI);
 843     break;
 844   case ARM::RRX:
 845   case ARM::MOVsrl_flag:
 846   case ARM::MOVsra_flag:
 847     emitPseudoMoveInstruction(MI);
 848     break;
 849   }
 850 }
 851
 852 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 853                                                 const TargetInstrDesc &TID,
 854                                                 const MachineOperand &MO,
 855                                                 unsigned OpIdx) {
 856   unsigned Binary = getMachineOpValue(MI, MO);
 857
 858   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 859   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 860   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 861
 862   // Encode the shift opcode.
 863   unsigned SBits = 0;
 864   unsigned Rs = MO1.getReg();
 865   if (Rs) {
 866     // Set shift operand (bit[7:4]).
 867     // LSL - 0001
 868     // LSR - 0011
 869     // ASR - 0101
 870     // ROR - 0111
 871     // RRX - 0110 and bit[11:8] clear.
 872     switch (SOpc) {
 873     default: llvm_unreachable("Unknown shift opc!");
 874     case ARM_AM::lsl: SBits = 0x1; break;
 875     case ARM_AM::lsr: SBits = 0x3; break;
 876     case ARM_AM::asr: SBits = 0x5; break;
 877     case ARM_AM::ror: SBits = 0x7; break;
 878     case ARM_AM::rrx: SBits = 0x6; break;
 879     }
 880   } else {
 881     // Set shift operand (bit[6:4]).
 882     // LSL - 000
 883     // LSR - 010
 884     // ASR - 100
 885     // ROR - 110
 886     switch (SOpc) {
 887     default: llvm_unreachable("Unknown shift opc!");
 888     case ARM_AM::lsl: SBits = 0x0; break;
 889     case ARM_AM::lsr: SBits = 0x2; break;
 890     case ARM_AM::asr: SBits = 0x4; break;
 891     case ARM_AM::ror: SBits = 0x6; break;
 892     }
 893   }
 894   Binary |= SBits << 4;
 895   if (SOpc == ARM_AM::rrx)
 896     return Binary;
 897
 898   // Encode the shift operation Rs or shift_imm (except rrx).
 899   if (Rs) {
 900     // Encode Rs bit[11:8].
 901     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 902     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 903   }
 904
 905   // Encode shift_imm bit[11:7].
 906   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 907 }
 908
 909 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 910   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 911   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 912
 913   // Encode rotate_imm.
 914   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 915     << ARMII::SoRotImmShift;
 916
 917   // Encode immed_8.
 918   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 919   return Binary;
 920 }
 921
 922 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 923                                          const TargetInstrDesc &TID) const {
 924   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 925     const MachineOperand &MO = MI.getOperand(i-1);
 926     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 927       return 1 << ARMII::S_BitShift;
 928   }
 929   return 0;
 930 }
 931
 932 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 933                                                    unsigned ImplicitRd,
 934                                                    unsigned ImplicitRn) {
 935   const TargetInstrDesc &TID = MI.getDesc();
 936
 937   // Part of binary is determined by TableGn.
 938   unsigned Binary = getBinaryCodeForInstr(MI);
 939
 940   // Set the conditional execution predicate
 941   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 942
 943   // Encode S bit if MI modifies CPSR.
 944   Binary |= getAddrModeSBit(MI, TID);
 945
 946   // Encode register def if there is one.
 947   unsigned NumDefs = TID.getNumDefs();
 948   unsigned OpIdx = 0;
 949   if (NumDefs)
 950     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 951   else if (ImplicitRd)
 952     // Special handling for implicit use (e.g. PC).
 953     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 954
 955   if (TID.Opcode == ARM::MOVi16) {
 956       // Get immediate from MI.
 957       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 958                       ARM::reloc_arm_movw);
 959       // Encode imm which is the same as in emitMOVi32immInstruction().
 960       Binary |= Lo16 & 0xFFF;
 961       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 962       emitWordLE(Binary);
 963       return;
 964   } else if(TID.Opcode == ARM::MOVTi16) {
 965       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 966                        ARM::reloc_arm_movt) >> 16);
 967       Binary |= Hi16 & 0xFFF;
 968       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 969       emitWordLE(Binary);
 970       return;
 971   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 972       uint32_t v = ~MI.getOperand(2).getImm();
 973       int32_t lsb = CountTrailingZeros_32(v);
 974       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 975       // Instr{20-16} = msb, Instr{11-7} = lsb
 976       Binary |= (msb & 0x1F) << 16;
 977       Binary |= (lsb & 0x1F) << 7;
 978       emitWordLE(Binary);
 979       return;
 980   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 981       // Encode Rn in Instr{0-3}
 982       Binary |= getMachineOpValue(MI, OpIdx++);
 983
 984       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 985       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 986
 987       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 988       Binary |= (widthm1 & 0x1F) << 16;
 989       Binary |= (lsb & 0x1F) << 7;
 990       emitWordLE(Binary);
 991       return;
 992   }
 993
 994   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 995   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 996     ++OpIdx;
 997
 998   // Encode first non-shifter register operand if there is one.
 999   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
1000   if (!isUnary) {
1001     if (ImplicitRn)
1002       // Special handling for implicit use (e.g. PC).
1003       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1004     else {
1005       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
1006       ++OpIdx;
1007     }
1008   }
1009
1010   // Encode shifter operand.
1011   const MachineOperand &MO = MI.getOperand(OpIdx);
1012   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1013     // Encode SoReg.
1014     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
1015     return;
1016   }
1017
1018   if (MO.isReg()) {
1019     // Encode register Rm.
1020     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
1021     return;
1022   }
1023
1024   // Encode so_imm.
1025   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1026
1027   emitWordLE(Binary);
1028 }
1029
1030 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1031                                               unsigned ImplicitRd,
1032                                               unsigned ImplicitRn) {
1033   const TargetInstrDesc &TID = MI.getDesc();
1034   unsigned Form = TID.TSFlags & ARMII::FormMask;
1035   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1036
1037   // Part of binary is determined by TableGn.
1038   unsigned Binary = getBinaryCodeForInstr(MI);
1039
1040   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1041   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1042       MI.getOpcode() == ARM::STRi12) {
1043     emitWordLE(Binary);
1044     return;
1045   }
1046
1047   // Set the conditional execution predicate
1048   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1049
1050   unsigned OpIdx = 0;
1051
1052   // Operand 0 of a pre- and post-indexed store is the address base
1053   // writeback. Skip it.
1054   bool Skipped = false;
1055   if (IsPrePost && Form == ARMII::StFrm) {
1056     ++OpIdx;
1057     Skipped = true;
1058   }
1059
1060   // Set first operand
1061   if (ImplicitRd)
1062     // Special handling for implicit use (e.g. PC).
1063     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1064   else
1065     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1066
1067   // Set second operand
1068   if (ImplicitRn)
1069     // Special handling for implicit use (e.g. PC).
1070     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1071   else
1072     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1073
1074   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1075   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1076     ++OpIdx;
1077
1078   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1079   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1080     ? 0 : MI.getOperand(OpIdx+1).getImm();
1081
1082   // Set bit U(23) according to sign of immed value (positive or negative).
1083   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1084              ARMII::U_BitShift);
1085   if (!MO2.getReg()) { // is immediate
1086     if (ARM_AM::getAM2Offset(AM2Opc))
1087       // Set the value of offset_12 field
1088       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1089     emitWordLE(Binary);
1090     return;
1091   }
1092
1093   // Set bit I(25), because this is not in immediate encoding.
1094   Binary |= 1 << ARMII::I_BitShift;
1095   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1096   // Set bit[3:0] to the corresponding Rm register
1097   Binary |= getARMRegisterNumbering(MO2.getReg());
1098
1099   // If this instr is in scaled register offset/index instruction, set
1100   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1101   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1102     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1103     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1104   }
1105
1106   emitWordLE(Binary);
1107 }
1108
1109 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1110                                                   unsigned ImplicitRn) {
1111   const TargetInstrDesc &TID = MI.getDesc();
1112   unsigned Form = TID.TSFlags & ARMII::FormMask;
1113   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1114
1115   // Part of binary is determined by TableGn.
1116   unsigned Binary = getBinaryCodeForInstr(MI);
1117
1118   // Set the conditional execution predicate
1119   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1120
1121   unsigned OpIdx = 0;
1122
1123   // Operand 0 of a pre- and post-indexed store is the address base
1124   // writeback. Skip it.
1125   bool Skipped = false;
1126   if (IsPrePost && Form == ARMII::StMiscFrm) {
1127     ++OpIdx;
1128     Skipped = true;
1129   }
1130
1131   // Set first operand
1132   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1133
1134   // Skip LDRD and STRD's second operand.
1135   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1136     ++OpIdx;
1137
1138   // Set second operand
1139   if (ImplicitRn)
1140     // Special handling for implicit use (e.g. PC).
1141     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1142   else
1143     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1144
1145   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1146   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1147     ++OpIdx;
1148
1149   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1150   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1151     ? 0 : MI.getOperand(OpIdx+1).getImm();
1152
1153   // Set bit U(23) according to sign of immed value (positive or negative)
1154   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1155              ARMII::U_BitShift);
1156
1157   // If this instr is in register offset/index encoding, set bit[3:0]
1158   // to the corresponding Rm register.
1159   if (MO2.getReg()) {
1160     Binary |= getARMRegisterNumbering(MO2.getReg());
1161     emitWordLE(Binary);
1162     return;
1163   }
1164
1165   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1166   Binary |= 1 << ARMII::AM3_I_BitShift;
1167   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1168     // Set operands
1169     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1170     Binary |= (ImmOffs & 0xF);                      // immedL
1171   }
1172
1173   emitWordLE(Binary);
1174 }
1175
1176 static unsigned getAddrModeUPBits(unsigned Mode) {
1177   unsigned Binary = 0;
1178
1179   // Set addressing mode by modifying bits U(23) and P(24)
1180   // IA - Increment after  - bit U = 1 and bit P = 0
1181   // IB - Increment before - bit U = 1 and bit P = 1
1182   // DA - Decrement after  - bit U = 0 and bit P = 0
1183   // DB - Decrement before - bit U = 0 and bit P = 1
1184   switch (Mode) {
1185   default: llvm_unreachable("Unknown addressing sub-mode!");
1186   case ARM_AM::da:                                     break;
1187   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1188   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1189   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1190   }
1191
1192   return Binary;
1193 }
1194
1195 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1196   const TargetInstrDesc &TID = MI.getDesc();
1197   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1198
1199   // Part of binary is determined by TableGn.
1200   unsigned Binary = getBinaryCodeForInstr(MI);
1201
1202   // Set the conditional execution predicate
1203   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1204
1205   // Skip operand 0 of an instruction with base register update.
1206   unsigned OpIdx = 0;
1207   if (IsUpdating)
1208     ++OpIdx;
1209
1210   // Set base address operand
1211   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1212
1213   // Set addressing mode by modifying bits U(23) and P(24)
1214   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1215   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1216
1217   // Set bit W(21)
1218   if (IsUpdating)
1219     Binary |= 0x1 << ARMII::W_BitShift;
1220
1221   // Set registers
1222   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1223     const MachineOperand &MO = MI.getOperand(i);
1224     if (!MO.isReg() || MO.isImplicit())
1225       break;
1226     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1227     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1228            RegNum < 16);
1229     Binary |= 0x1 << RegNum;
1230   }
1231
1232   emitWordLE(Binary);
1233 }
1234
1235 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1236   const TargetInstrDesc &TID = MI.getDesc();
1237
1238   // Part of binary is determined by TableGn.
1239   unsigned Binary = getBinaryCodeForInstr(MI);
1240
1241   // Set the conditional execution predicate
1242   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1243
1244   // Encode S bit if MI modifies CPSR.
1245   Binary |= getAddrModeSBit(MI, TID);
1246
1247   // 32x32->64bit operations have two destination registers. The number
1248   // of register definitions will tell us if that's what we're dealing with.
1249   unsigned OpIdx = 0;
1250   if (TID.getNumDefs() == 2)
1251     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1252
1253   // Encode Rd
1254   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1255
1256   // Encode Rm
1257   Binary |= getMachineOpValue(MI, OpIdx++);
1258
1259   // Encode Rs
1260   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1261
1262   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1263   // it as Rn (for multiply, that's in the same offset as RdLo.
1264   if (TID.getNumOperands() > OpIdx &&
1265       !TID.OpInfo[OpIdx].isPredicate() &&
1266       !TID.OpInfo[OpIdx].isOptionalDef())
1267     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1268
1269   emitWordLE(Binary);
1270 }
1271
1272 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1273   const TargetInstrDesc &TID = MI.getDesc();
1274
1275   // Part of binary is determined by TableGn.
1276   unsigned Binary = getBinaryCodeForInstr(MI);
1277
1278   // Set the conditional execution predicate
1279   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1280
1281   unsigned OpIdx = 0;
1282
1283   // Encode Rd
1284   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1285
1286   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1287   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1288   if (MO2.isReg()) {
1289     // Two register operand form.
1290     // Encode Rn.
1291     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1292
1293     // Encode Rm.
1294     Binary |= getMachineOpValue(MI, MO2);
1295     ++OpIdx;
1296   } else {
1297     Binary |= getMachineOpValue(MI, MO1);
1298   }
1299
1300   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1301   if (MI.getOperand(OpIdx).isImm() &&
1302       !TID.OpInfo[OpIdx].isPredicate() &&
1303       !TID.OpInfo[OpIdx].isOptionalDef())
1304     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1305
1306   emitWordLE(Binary);
1307 }
1308
1309 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1310   const TargetInstrDesc &TID = MI.getDesc();
1311
1312   // Part of binary is determined by TableGn.
1313   unsigned Binary = getBinaryCodeForInstr(MI);
1314
1315   // Set the conditional execution predicate
1316   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1317
1318   unsigned OpIdx = 0;
1319
1320   // Encode Rd
1321   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1322
1323   const MachineOperand &MO = MI.getOperand(OpIdx++);
1324   if (OpIdx == TID.getNumOperands() ||
1325       TID.OpInfo[OpIdx].isPredicate() ||
1326       TID.OpInfo[OpIdx].isOptionalDef()) {
1327     // Encode Rm and it's done.
1328     Binary |= getMachineOpValue(MI, MO);
1329     emitWordLE(Binary);
1330     return;
1331   }
1332
1333   // Encode Rn.
1334   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1335
1336   // Encode Rm.
1337   Binary |= getMachineOpValue(MI, OpIdx++);
1338
1339   // Encode shift_imm.
1340   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1341   if (TID.Opcode == ARM::PKHTB) {
1342     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1343     if (ShiftAmt == 32)
1344       ShiftAmt = 0;
1345   }
1346   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1347   Binary |= ShiftAmt << ARMII::ShiftShift;
1348
1349   emitWordLE(Binary);
1350 }
1351
1352 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1353   const TargetInstrDesc &TID = MI.getDesc();
1354
1355   // Part of binary is determined by TableGen.
1356   unsigned Binary = getBinaryCodeForInstr(MI);
1357
1358   // Set the conditional execution predicate
1359   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1360
1361   // Encode Rd
1362   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1363
1364   // Encode saturate bit position.
1365   unsigned Pos = MI.getOperand(1).getImm();
1366   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1367     Pos -= 1;
1368   assert((Pos < 16 || (Pos < 32 &&
1369                        TID.Opcode != ARM::SSAT16 &&
1370                        TID.Opcode != ARM::USAT16)) &&
1371          "saturate bit position out of range");
1372   Binary |= Pos << 16;
1373
1374   // Encode Rm
1375   Binary |= getMachineOpValue(MI, 2);
1376
1377   // Encode shift_imm.
1378   if (TID.getNumOperands() == 4) {
1379     unsigned ShiftOp = MI.getOperand(3).getImm();
1380     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1381     if (Opc == ARM_AM::asr)
1382       Binary |= (1 << 6);
1383     unsigned ShiftAmt = MI.getOperand(3).getImm();
1384     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1385       ShiftAmt = 0;
1386     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1387     Binary |= ShiftAmt << ARMII::ShiftShift;
1388   }
1389
1390   emitWordLE(Binary);
1391 }
1392
1393 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1394   const TargetInstrDesc &TID = MI.getDesc();
1395
1396   if (TID.Opcode == ARM::TPsoft) {
1397     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1398   }
1399
1400   // Part of binary is determined by TableGn.
1401   unsigned Binary = getBinaryCodeForInstr(MI);
1402
1403   // Set the conditional execution predicate
1404   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1405
1406   // Set signed_immed_24 field
1407   Binary |= getMachineOpValue(MI, 0);
1408
1409   emitWordLE(Binary);
1410 }
1411
1412 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1413   // Remember the base address of the inline jump table.
1414   uintptr_t JTBase = MCE.getCurrentPCValue();
1415   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1416   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1417                << '\n');
1418
1419   // Now emit the jump table entries.
1420   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1421   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1422     if (IsPIC)
1423       // DestBB address - JT base.
1424       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1425     else
1426       // Absolute DestBB address.
1427       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1428     emitWordLE(0);
1429   }
1430 }
1431
1432 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1433   const TargetInstrDesc &TID = MI.getDesc();
1434
1435   // Handle jump tables.
1436   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1437     // First emit a ldr pc, [] instruction.
1438     emitDataProcessingInstruction(MI, ARM::PC);
1439
1440     // Then emit the inline jump table.
1441     unsigned JTIndex =
1442       (TID.Opcode == ARM::BR_JTr)
1443       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1444     emitInlineJumpTable(JTIndex);
1445     return;
1446   } else if (TID.Opcode == ARM::BR_JTm) {
1447     // First emit a ldr pc, [] instruction.
1448     emitLoadStoreInstruction(MI, ARM::PC);
1449
1450     // Then emit the inline jump table.
1451     emitInlineJumpTable(MI.getOperand(3).getIndex());
1452     return;
1453   }
1454
1455   // Part of binary is determined by TableGn.
1456   unsigned Binary = getBinaryCodeForInstr(MI);
1457
1458   // Set the conditional execution predicate
1459   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1460
1461   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1462     // The return register is LR.
1463     Binary |= getARMRegisterNumbering(ARM::LR);
1464   else
1465     // otherwise, set the return register
1466     Binary |= getMachineOpValue(MI, 0);
1467
1468   emitWordLE(Binary);
1469 }
1470
1471 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1472   unsigned RegD = MI.getOperand(OpIdx).getReg();
1473   unsigned Binary = 0;
1474   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1475   RegD = getARMRegisterNumbering(RegD);
1476   if (!isSPVFP)
1477     Binary |=   RegD               << ARMII::RegRdShift;
1478   else {
1479     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1480     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1481   }
1482   return Binary;
1483 }
1484
1485 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1486   unsigned RegN = MI.getOperand(OpIdx).getReg();
1487   unsigned Binary = 0;
1488   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1489   RegN = getARMRegisterNumbering(RegN);
1490   if (!isSPVFP)
1491     Binary |=   RegN               << ARMII::RegRnShift;
1492   else {
1493     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1494     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1495   }
1496   return Binary;
1497 }
1498
1499 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1500   unsigned RegM = MI.getOperand(OpIdx).getReg();
1501   unsigned Binary = 0;
1502   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1503   RegM = getARMRegisterNumbering(RegM);
1504   if (!isSPVFP)
1505     Binary |=   RegM;
1506   else {
1507     Binary |= ((RegM & 0x1E) >> 1);
1508     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1509   }
1510   return Binary;
1511 }
1512
1513 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1514   const TargetInstrDesc &TID = MI.getDesc();
1515
1516   // Part of binary is determined by TableGn.
1517   unsigned Binary = getBinaryCodeForInstr(MI);
1518
1519   // Set the conditional execution predicate
1520   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1521
1522   unsigned OpIdx = 0;
1523   assert((Binary & ARMII::D_BitShift) == 0 &&
1524          (Binary & ARMII::N_BitShift) == 0 &&
1525          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1526
1527   // Encode Dd / Sd.
1528   Binary |= encodeVFPRd(MI, OpIdx++);
1529
1530   // If this is a two-address operand, skip it, e.g. FMACD.
1531   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1532     ++OpIdx;
1533
1534   // Encode Dn / Sn.
1535   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1536     Binary |= encodeVFPRn(MI, OpIdx++);
1537
1538   if (OpIdx == TID.getNumOperands() ||
1539       TID.OpInfo[OpIdx].isPredicate() ||
1540       TID.OpInfo[OpIdx].isOptionalDef()) {
1541     // FCMPEZD etc. has only one operand.
1542     emitWordLE(Binary);
1543     return;
1544   }
1545
1546   // Encode Dm / Sm.
1547   Binary |= encodeVFPRm(MI, OpIdx);
1548
1549   emitWordLE(Binary);
1550 }
1551
1552 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1553   const TargetInstrDesc &TID = MI.getDesc();
1554   unsigned Form = TID.TSFlags & ARMII::FormMask;
1555
1556   // Part of binary is determined by TableGn.
1557   unsigned Binary = getBinaryCodeForInstr(MI);
1558
1559   // Set the conditional execution predicate
1560   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1561
1562   switch (Form) {
1563   default: break;
1564   case ARMII::VFPConv1Frm:
1565   case ARMII::VFPConv2Frm:
1566   case ARMII::VFPConv3Frm:
1567     // Encode Dd / Sd.
1568     Binary |= encodeVFPRd(MI, 0);
1569     break;
1570   case ARMII::VFPConv4Frm:
1571     // Encode Dn / Sn.
1572     Binary |= encodeVFPRn(MI, 0);
1573     break;
1574   case ARMII::VFPConv5Frm:
1575     // Encode Dm / Sm.
1576     Binary |= encodeVFPRm(MI, 0);
1577     break;
1578   }
1579
1580   switch (Form) {
1581   default: break;
1582   case ARMII::VFPConv1Frm:
1583     // Encode Dm / Sm.
1584     Binary |= encodeVFPRm(MI, 1);
1585     break;
1586   case ARMII::VFPConv2Frm:
1587   case ARMII::VFPConv3Frm:
1588     // Encode Dn / Sn.
1589     Binary |= encodeVFPRn(MI, 1);
1590     break;
1591   case ARMII::VFPConv4Frm:
1592   case ARMII::VFPConv5Frm:
1593     // Encode Dd / Sd.
1594     Binary |= encodeVFPRd(MI, 1);
1595     break;
1596   }
1597
1598   if (Form == ARMII::VFPConv5Frm)
1599     // Encode Dn / Sn.
1600     Binary |= encodeVFPRn(MI, 2);
1601   else if (Form == ARMII::VFPConv3Frm)
1602     // Encode Dm / Sm.
1603     Binary |= encodeVFPRm(MI, 2);
1604
1605   emitWordLE(Binary);
1606 }
1607
1608 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1609   // Part of binary is determined by TableGn.
1610   unsigned Binary = getBinaryCodeForInstr(MI);
1611
1612   // Set the conditional execution predicate
1613   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1614
1615   unsigned OpIdx = 0;
1616
1617   // Encode Dd / Sd.
1618   Binary |= encodeVFPRd(MI, OpIdx++);
1619
1620   // Encode address base.
1621   const MachineOperand &Base = MI.getOperand(OpIdx++);
1622   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1623
1624   // If there is a non-zero immediate offset, encode it.
1625   if (Base.isReg()) {
1626     const MachineOperand &Offset = MI.getOperand(OpIdx);
1627     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1628       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1629         Binary |= 1 << ARMII::U_BitShift;
1630       Binary |= ImmOffs;
1631       emitWordLE(Binary);
1632       return;
1633     }
1634   }
1635
1636   // If immediate offset is omitted, default to +0.
1637   Binary |= 1 << ARMII::U_BitShift;
1638
1639   emitWordLE(Binary);
1640 }
1641
1642 void
1643 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1644   const TargetInstrDesc &TID = MI.getDesc();
1645   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1646
1647   // Part of binary is determined by TableGn.
1648   unsigned Binary = getBinaryCodeForInstr(MI);
1649
1650   // Set the conditional execution predicate
1651   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1652
1653   // Skip operand 0 of an instruction with base register update.
1654   unsigned OpIdx = 0;
1655   if (IsUpdating)
1656     ++OpIdx;
1657
1658   // Set base address operand
1659   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1660
1661   // Set addressing mode by modifying bits U(23) and P(24)
1662   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1663   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1664
1665   // Set bit W(21)
1666   if (IsUpdating)
1667     Binary |= 0x1 << ARMII::W_BitShift;
1668
1669   // First register is encoded in Dd.
1670   Binary |= encodeVFPRd(MI, OpIdx+2);
1671
1672   // Count the number of registers.
1673   unsigned NumRegs = 1;
1674   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1675     const MachineOperand &MO = MI.getOperand(i);
1676     if (!MO.isReg() || MO.isImplicit())
1677       break;
1678     ++NumRegs;
1679   }
1680   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1681   // Otherwise, it will be 0, in the case of 32-bit registers.
1682   if(Binary & 0x100)
1683     Binary |= NumRegs * 2;
1684   else
1685     Binary |= NumRegs;
1686
1687   emitWordLE(Binary);
1688 }
1689
1690 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1691   unsigned RegD = MI.getOperand(OpIdx).getReg();
1692   unsigned Binary = 0;
1693   RegD = getARMRegisterNumbering(RegD);
1694   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1695   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1696   return Binary;
1697 }
1698
1699 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1700   unsigned RegN = MI.getOperand(OpIdx).getReg();
1701   unsigned Binary = 0;
1702   RegN = getARMRegisterNumbering(RegN);
1703   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1704   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1705   return Binary;
1706 }
1707
1708 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1709   unsigned RegM = MI.getOperand(OpIdx).getReg();
1710   unsigned Binary = 0;
1711   RegM = getARMRegisterNumbering(RegM);
1712   Binary |= (RegM & 0xf);
1713   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1714   return Binary;
1715 }
1716
1717 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1718 /// data-processing instruction to the corresponding Thumb encoding.
1719 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1720   assert((Binary & 0xfe000000) == 0xf2000000 &&
1721          "not an ARM NEON data-processing instruction");
1722   unsigned UBit = (Binary >> 24) & 1;
1723   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1724 }
1725
1726 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1727   unsigned Binary = getBinaryCodeForInstr(MI);
1728
1729   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1730   const TargetInstrDesc &TID = MI.getDesc();
1731   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1732     RegTOpIdx = 0;
1733     RegNOpIdx = 1;
1734     LnOpIdx = 2;
1735   } else { // ARMII::NSetLnFrm
1736     RegTOpIdx = 2;
1737     RegNOpIdx = 0;
1738     LnOpIdx = 3;
1739   }
1740
1741   // Set the conditional execution predicate
1742   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1743
1744   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1745   RegT = getARMRegisterNumbering(RegT);
1746   Binary |= (RegT << ARMII::RegRdShift);
1747   Binary |= encodeNEONRn(MI, RegNOpIdx);
1748
1749   unsigned LaneShift;
1750   if ((Binary & (1 << 22)) != 0)
1751     LaneShift = 0; // 8-bit elements
1752   else if ((Binary & (1 << 5)) != 0)
1753     LaneShift = 1; // 16-bit elements
1754   else
1755     LaneShift = 2; // 32-bit elements
1756
1757   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1758   unsigned Opc1 = Lane >> 2;
1759   unsigned Opc2 = Lane & 3;
1760   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1761   Binary |= (Opc1 << 21);
1762   Binary |= (Opc2 << 5);
1763
1764   emitWordLE(Binary);
1765 }
1766
1767 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1768   unsigned Binary = getBinaryCodeForInstr(MI);
1769
1770   // Set the conditional execution predicate
1771   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1772
1773   unsigned RegT = MI.getOperand(1).getReg();
1774   RegT = getARMRegisterNumbering(RegT);
1775   Binary |= (RegT << ARMII::RegRdShift);
1776   Binary |= encodeNEONRn(MI, 0);
1777   emitWordLE(Binary);
1778 }
1779
1780 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1781   unsigned Binary = getBinaryCodeForInstr(MI);
1782   // Destination register is encoded in Dd.
1783   Binary |= encodeNEONRd(MI, 0);
1784   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1785   unsigned Imm = MI.getOperand(1).getImm();
1786   unsigned Op = (Imm >> 12) & 1;
1787   unsigned Cmode = (Imm >> 8) & 0xf;
1788   unsigned I = (Imm >> 7) & 1;
1789   unsigned Imm3 = (Imm >> 4) & 0x7;
1790   unsigned Imm4 = Imm & 0xf;
1791   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1792   if (IsThumb)
1793     Binary = convertNEONDataProcToThumb(Binary);
1794   emitWordLE(Binary);
1795 }
1796
1797 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1798   const TargetInstrDesc &TID = MI.getDesc();
1799   unsigned Binary = getBinaryCodeForInstr(MI);
1800   // Destination register is encoded in Dd; source register in Dm.
1801   unsigned OpIdx = 0;
1802   Binary |= encodeNEONRd(MI, OpIdx++);
1803   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1804     ++OpIdx;
1805   Binary |= encodeNEONRm(MI, OpIdx);
1806   if (IsThumb)
1807     Binary = convertNEONDataProcToThumb(Binary);
1808   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1809   emitWordLE(Binary);
1810 }
1811
1812 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1813   const TargetInstrDesc &TID = MI.getDesc();
1814   unsigned Binary = getBinaryCodeForInstr(MI);
1815   // Destination register is encoded in Dd; source registers in Dn and Dm.
1816   unsigned OpIdx = 0;
1817   Binary |= encodeNEONRd(MI, OpIdx++);
1818   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1819     ++OpIdx;
1820   Binary |= encodeNEONRn(MI, OpIdx++);
1821   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1822     ++OpIdx;
1823   Binary |= encodeNEONRm(MI, OpIdx);
1824   if (IsThumb)
1825     Binary = convertNEONDataProcToThumb(Binary);
1826   // FIXME: This does not handle VMOVDneon or VMOVQ.
1827   emitWordLE(Binary);
1828 }
1829
1830 #include "ARMGenCodeEmitter.inc"