lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned VFPThumb2PostEncoder(const MachineInstr&MI, unsigned Val)
 171       const { return 0; }
 172     unsigned getAdrLabelOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getT2AddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getT2AddrModeImm8OpValue(const MachineInstr &MI, unsigned Op)
 187       const { return 0; }
 188     unsigned getT2AddrModeImm8s4OpValue(const MachineInstr &MI, unsigned Op)
 189       const { return 0; }
 190     unsigned getT2AddrModeImm8OffsetOpValue(const MachineInstr &MI, unsigned Op)
 191       const { return 0; }
 192     unsigned getT2AddrModeImm12OffsetOpValue(const MachineInstr &MI,unsigned Op)
 193       const { return 0; }
 194     unsigned getT2AddrModeSORegOpValue(const MachineInstr &MI, unsigned Op)
 195       const { return 0; }
 196     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 197       const { return 0; }
 198     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 199       const { return 0; }
 200     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 201       const { return 0; }
 202     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 203       const { return 0; }
 204     unsigned getAddrMode6DupAddressOpValue(const MachineInstr &MI, unsigned Op)
 205       const { return 0; }
 206     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 207       const { return 0; }
 208     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 209                                             unsigned Op) const { return 0; }
 210     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 211       const {return 0; }
 212     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 213       const { return 0; }
 214
 215     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 216       const {
 217       // {17-13} = reg
 218       // {12}    = (U)nsigned (add == '1', sub == '0')
 219       // {11-0}  = imm12
 220       const MachineOperand &MO  = MI.getOperand(Op);
 221       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 222       if (!MO.isReg()) {
 223         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 224         return 0;
 225       }
 226       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 227       int32_t Imm12 = MO1.getImm();
 228       uint32_t Binary;
 229       Binary = Imm12 & 0xfff;
 230       if (Imm12 >= 0)
 231         Binary |= (1 << 12);
 232       Binary |= (Reg << 13);
 233       return Binary;
 234     }
 235
 236     unsigned getMovtImmOpValue(const MachineInstr &MI, unsigned Op) const {
 237       return 0;
 238     }
 239
 240     uint32_t getAddrMode2OpValue(const MachineInstr &MI, unsigned OpIdx)
 241       const { return 0;}
 242     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 243       const { return 0;}
 244     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 245       const { return 0;}
 246     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op)
 247       const { return 0; }
 248     uint32_t getAddrModeS4OpValue(const MachineInstr &MI, unsigned Op)
 249       const { return 0; }
 250     uint32_t getAddrModeS2OpValue(const MachineInstr &MI, unsigned Op)
 251       const { return 0; }
 252     uint32_t getAddrModeS1OpValue(const MachineInstr &MI, unsigned Op)
 253       const { return 0; }
 254     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 255       // {17-13} = reg
 256       // {12}    = (U)nsigned (add == '1', sub == '0')
 257       // {11-0}  = imm12
 258       const MachineOperand &MO  = MI.getOperand(Op);
 259       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 260       if (!MO.isReg()) {
 261         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 262         return 0;
 263       }
 264       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 265       int32_t Imm12 = MO1.getImm();
 266
 267       // Special value for #-0
 268       if (Imm12 == INT32_MIN)
 269         Imm12 = 0;
 270
 271       // Immediate is always encoded as positive. The 'U' bit controls add vs
 272       // sub.
 273       bool isAdd = true;
 274       if (Imm12 < 0) {
 275         Imm12 = -Imm12;
 276         isAdd = false;
 277       }
 278
 279       uint32_t Binary = Imm12 & 0xfff;
 280       if (isAdd)
 281         Binary |= (1 << 12);
 282       Binary |= (Reg << 13);
 283       return Binary;
 284     }
 285     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 286       const { return 0; }
 287
 288     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 289       const { return 0; }
 290
 291     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 292     /// machine operand requires relocation, record the relocation and return
 293     /// zero.
 294     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 295                             unsigned Reloc);
 296
 297     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 298     ///
 299     unsigned getShiftOp(unsigned Imm) const ;
 300
 301     /// Routines that handle operands which add machine relocations which are
 302     /// fixed up by the relocation stage.
 303     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 304                            bool MayNeedFarStub,  bool Indirect,
 305                            intptr_t ACPV = 0) const;
 306     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 307     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 308     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 309     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 310                                intptr_t JTBase = 0) const;
 311   };
 312 }
 313
 314 char ARMCodeEmitter::ID = 0;
 315
 316 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 317 /// code to the specified MCE object.
 318 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 319                                                 JITCodeEmitter &JCE) {
 320   return new ARMCodeEmitter(TM, JCE);
 321 }
 322
 323 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 324   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 325           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 326          "JIT relocation model must be set to static or default!");
 327   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 328   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 329   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 330   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 331   MCPEs = &MF.getConstantPool()->getConstants();
 332   MJTEs = 0;
 333   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 334   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 335   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 336   JTI->Initialize(MF, IsPIC);
 337   MMI = &getAnalysis<MachineModuleInfo>();
 338   MCE.setModuleInfo(MMI);
 339
 340   do {
 341     DEBUG(errs() << "JITTing function '"
 342           << MF.getFunction()->getName() << "'\n");
 343     MCE.startFunction(MF);
 344     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 345          MBB != E; ++MBB) {
 346       MCE.StartMachineBasicBlock(MBB);
 347       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 348            I != E; ++I)
 349         emitInstruction(*I);
 350     }
 351   } while (MCE.finishFunction(MF));
 352
 353   return false;
 354 }
 355
 356 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 357 ///
 358 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 359   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 360   default: llvm_unreachable("Unknown shift opc!");
 361   case ARM_AM::asr: return 2;
 362   case ARM_AM::lsl: return 0;
 363   case ARM_AM::lsr: return 1;
 364   case ARM_AM::ror:
 365   case ARM_AM::rrx: return 3;
 366   }
 367   return 0;
 368 }
 369
 370 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 371 /// machine operand requires relocation, record the relocation and return zero.
 372 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 373                                         const MachineOperand &MO,
 374                                         unsigned Reloc) {
 375   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 376       && "Relocation to this function should be for movt or movw");
 377
 378   if (MO.isImm())
 379     return static_cast<unsigned>(MO.getImm());
 380   else if (MO.isGlobal())
 381     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 382   else if (MO.isSymbol())
 383     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 384   else if (MO.isMBB())
 385     emitMachineBasicBlock(MO.getMBB(), Reloc);
 386   else {
 387 #ifndef NDEBUG
 388     errs() << MO;
 389 #endif
 390     llvm_unreachable("Unsupported operand type for movw/movt");
 391   }
 392   return 0;
 393 }
 394
 395 /// getMachineOpValue - Return binary encoding of operand. If the machine
 396 /// operand requires relocation, record the relocation and return zero.
 397 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 398                                            const MachineOperand &MO) const {
 399   if (MO.isReg())
 400     return getARMRegisterNumbering(MO.getReg());
 401   else if (MO.isImm())
 402     return static_cast<unsigned>(MO.getImm());
 403   else if (MO.isGlobal())
 404     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 405   else if (MO.isSymbol())
 406     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 407   else if (MO.isCPI()) {
 408     const TargetInstrDesc &TID = MI.getDesc();
 409     // For VFP load, the immediate offset is multiplied by 4.
 410     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 411       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 412     emitConstPoolAddress(MO.getIndex(), Reloc);
 413   } else if (MO.isJTI())
 414     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 415   else if (MO.isMBB())
 416     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 417   else
 418     llvm_unreachable("Unable to encode MachineOperand!");
 419   return 0;
 420 }
 421
 422 /// emitGlobalAddress - Emit the specified address to the code stream.
 423 ///
 424 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 425                                        bool MayNeedFarStub, bool Indirect,
 426                                        intptr_t ACPV) const {
 427   MachineRelocation MR = Indirect
 428     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 429                                            const_cast<GlobalValue *>(GV),
 430                                            ACPV, MayNeedFarStub)
 431     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 432                                const_cast<GlobalValue *>(GV), ACPV,
 433                                MayNeedFarStub);
 434   MCE.addRelocation(MR);
 435 }
 436
 437 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 438 /// be emitted to the current location in the function, and allow it to be PC
 439 /// relative.
 440 void ARMCodeEmitter::
 441 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 442   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 443                                                  Reloc, ES));
 444 }
 445
 446 /// emitConstPoolAddress - Arrange for the address of an constant pool
 447 /// to be emitted to the current location in the function, and allow it to be PC
 448 /// relative.
 449 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 450   // Tell JIT emitter we'll resolve the address.
 451   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 452                                                     Reloc, CPI, 0, true));
 453 }
 454
 455 /// emitJumpTableAddress - Arrange for the address of a jump table to
 456 /// be emitted to the current location in the function, and allow it to be PC
 457 /// relative.
 458 void ARMCodeEmitter::
 459 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 460   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 461                                                     Reloc, JTIndex, 0, true));
 462 }
 463
 464 /// emitMachineBasicBlock - Emit the specified address basic block.
 465 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 466                                            unsigned Reloc,
 467                                            intptr_t JTBase) const {
 468   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 469                                              Reloc, BB, JTBase));
 470 }
 471
 472 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 473   DEBUG(errs() << "  0x";
 474         errs().write_hex(Binary) << "\n");
 475   MCE.emitWordLE(Binary);
 476 }
 477
 478 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 479   DEBUG(errs() << "  0x";
 480         errs().write_hex(Binary) << "\n");
 481   MCE.emitDWordLE(Binary);
 482 }
 483
 484 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 485   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 486
 487   MCE.processDebugLoc(MI.getDebugLoc(), true);
 488
 489   ++NumEmitted;  // Keep track of the # of mi's emitted
 490   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 491   default: {
 492     llvm_unreachable("Unhandled instruction encoding format!");
 493     break;
 494   }
 495   case ARMII::MiscFrm:
 496     if (MI.getOpcode() == ARM::LEApcrelJT) {
 497       // Materialize jumptable address.
 498       emitLEApcrelJTInstruction(MI);
 499       break;
 500     }
 501     llvm_unreachable("Unhandled instruction encoding!");
 502     break;
 503   case ARMII::Pseudo:
 504     emitPseudoInstruction(MI);
 505     break;
 506   case ARMII::DPFrm:
 507   case ARMII::DPSoRegFrm:
 508     emitDataProcessingInstruction(MI);
 509     break;
 510   case ARMII::LdFrm:
 511   case ARMII::StFrm:
 512     emitLoadStoreInstruction(MI);
 513     break;
 514   case ARMII::LdMiscFrm:
 515   case ARMII::StMiscFrm:
 516     emitMiscLoadStoreInstruction(MI);
 517     break;
 518   case ARMII::LdStMulFrm:
 519     emitLoadStoreMultipleInstruction(MI);
 520     break;
 521   case ARMII::MulFrm:
 522     emitMulFrmInstruction(MI);
 523     break;
 524   case ARMII::ExtFrm:
 525     emitExtendInstruction(MI);
 526     break;
 527   case ARMII::ArithMiscFrm:
 528     emitMiscArithInstruction(MI);
 529     break;
 530   case ARMII::SatFrm:
 531     emitSaturateInstruction(MI);
 532     break;
 533   case ARMII::BrFrm:
 534     emitBranchInstruction(MI);
 535     break;
 536   case ARMII::BrMiscFrm:
 537     emitMiscBranchInstruction(MI);
 538     break;
 539   // VFP instructions.
 540   case ARMII::VFPUnaryFrm:
 541   case ARMII::VFPBinaryFrm:
 542     emitVFPArithInstruction(MI);
 543     break;
 544   case ARMII::VFPConv1Frm:
 545   case ARMII::VFPConv2Frm:
 546   case ARMII::VFPConv3Frm:
 547   case ARMII::VFPConv4Frm:
 548   case ARMII::VFPConv5Frm:
 549     emitVFPConversionInstruction(MI);
 550     break;
 551   case ARMII::VFPLdStFrm:
 552     emitVFPLoadStoreInstruction(MI);
 553     break;
 554   case ARMII::VFPLdStMulFrm:
 555     emitVFPLoadStoreMultipleInstruction(MI);
 556     break;
 557
 558   // NEON instructions.
 559   case ARMII::NGetLnFrm:
 560   case ARMII::NSetLnFrm:
 561     emitNEONLaneInstruction(MI);
 562     break;
 563   case ARMII::NDupFrm:
 564     emitNEONDupInstruction(MI);
 565     break;
 566   case ARMII::N1RegModImmFrm:
 567     emitNEON1RegModImmInstruction(MI);
 568     break;
 569   case ARMII::N2RegFrm:
 570     emitNEON2RegInstruction(MI);
 571     break;
 572   case ARMII::N3RegFrm:
 573     emitNEON3RegInstruction(MI);
 574     break;
 575   }
 576   MCE.processDebugLoc(MI.getDebugLoc(), false);
 577 }
 578
 579 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 580   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 581   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 582   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 583
 584   // Remember the CONSTPOOL_ENTRY address for later relocation.
 585   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 586
 587   // Emit constpool island entry. In most cases, the actual values will be
 588   // resolved and relocated after code emission.
 589   if (MCPE.isMachineConstantPoolEntry()) {
 590     ARMConstantPoolValue *ACPV =
 591       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 592
 593     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 594           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 595
 596     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 597     const GlobalValue *GV = ACPV->getGV();
 598     if (GV) {
 599       Reloc::Model RelocM = TM.getRelocationModel();
 600       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 601                         isa<Function>(GV),
 602                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 603                         (intptr_t)ACPV);
 604      } else  {
 605       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 606     }
 607     emitWordLE(0);
 608   } else {
 609     const Constant *CV = MCPE.Val.ConstVal;
 610
 611     DEBUG({
 612         errs() << "  ** Constant pool #" << CPI << " @ "
 613                << (void*)MCE.getCurrentPCValue() << " ";
 614         if (const Function *F = dyn_cast<Function>(CV))
 615           errs() << F->getName();
 616         else
 617           errs() << *CV;
 618         errs() << '\n';
 619       });
 620
 621     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 622       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 623       emitWordLE(0);
 624     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 625       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 626       emitWordLE(Val);
 627     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 628       if (CFP->getType()->isFloatTy())
 629         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 630       else if (CFP->getType()->isDoubleTy())
 631         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 632       else {
 633         llvm_unreachable("Unable to handle this constantpool entry!");
 634       }
 635     } else {
 636       llvm_unreachable("Unable to handle this constantpool entry!");
 637     }
 638   }
 639 }
 640
 641 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 642   const MachineOperand &MO0 = MI.getOperand(0);
 643   const MachineOperand &MO1 = MI.getOperand(1);
 644
 645   // Emit the 'movw' instruction.
 646   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 647
 648   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 649
 650   // Set the conditional execution predicate.
 651   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 652
 653   // Encode Rd.
 654   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 655
 656   // Encode imm16 as imm4:imm12
 657   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 658   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 659   emitWordLE(Binary);
 660
 661   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 662   // Emit the 'movt' instruction.
 663   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 664
 665   // Set the conditional execution predicate.
 666   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 667
 668   // Encode Rd.
 669   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 670
 671   // Encode imm16 as imm4:imm1, same as movw above.
 672   Binary |= Hi16 & 0xFFF;
 673   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 674   emitWordLE(Binary);
 675 }
 676
 677 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 678   const MachineOperand &MO0 = MI.getOperand(0);
 679   const MachineOperand &MO1 = MI.getOperand(1);
 680   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 681                                                   "Not a valid so_imm value!");
 682   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 683   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 684
 685   // Emit the 'mov' instruction.
 686   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 687
 688   // Set the conditional execution predicate.
 689   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 690
 691   // Encode Rd.
 692   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 693
 694   // Encode so_imm.
 695   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 696   Binary |= 1 << ARMII::I_BitShift;
 697   Binary |= getMachineSoImmOpValue(V1);
 698   emitWordLE(Binary);
 699
 700   // Now the 'orr' instruction.
 701   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 702
 703   // Set the conditional execution predicate.
 704   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 705
 706   // Encode Rd.
 707   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 708
 709   // Encode Rn.
 710   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 711
 712   // Encode so_imm.
 713   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 714   Binary |= 1 << ARMII::I_BitShift;
 715   Binary |= getMachineSoImmOpValue(V2);
 716   emitWordLE(Binary);
 717 }
 718
 719 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 720   // It's basically add r, pc, (LJTI - $+8)
 721
 722   const TargetInstrDesc &TID = MI.getDesc();
 723
 724   // Emit the 'add' instruction.
 725   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 726
 727   // Set the conditional execution predicate
 728   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 729
 730   // Encode S bit if MI modifies CPSR.
 731   Binary |= getAddrModeSBit(MI, TID);
 732
 733   // Encode Rd.
 734   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 735
 736   // Encode Rn which is PC.
 737   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 738
 739   // Encode the displacement.
 740   Binary |= 1 << ARMII::I_BitShift;
 741   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 742
 743   emitWordLE(Binary);
 744 }
 745
 746 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 747   unsigned Opcode = MI.getDesc().Opcode;
 748
 749   // Part of binary is determined by TableGn.
 750   unsigned Binary = getBinaryCodeForInstr(MI);
 751
 752   // Set the conditional execution predicate
 753   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 754
 755   // Encode S bit if MI modifies CPSR.
 756   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 757     Binary |= 1 << ARMII::S_BitShift;
 758
 759   // Encode register def if there is one.
 760   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 761
 762   // Encode the shift operation.
 763   switch (Opcode) {
 764   default: break;
 765   case ARM::RRX:
 766     // rrx
 767     Binary |= 0x6 << 4;
 768     break;
 769   case ARM::MOVsrl_flag:
 770     // lsr #1
 771     Binary |= (0x2 << 4) | (1 << 7);
 772     break;
 773   case ARM::MOVsra_flag:
 774     // asr #1
 775     Binary |= (0x4 << 4) | (1 << 7);
 776     break;
 777   }
 778
 779   // Encode register Rm.
 780   Binary |= getMachineOpValue(MI, 1);
 781
 782   emitWordLE(Binary);
 783 }
 784
 785 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 786   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 787         << (void*)MCE.getCurrentPCValue() << '\n');
 788   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 789 }
 790
 791 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 792   unsigned Opcode = MI.getDesc().Opcode;
 793   switch (Opcode) {
 794   default:
 795     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 796   case ARM::BX_CALL:
 797   case ARM::BMOVPCRX_CALL:
 798   case ARM::BXr9_CALL:
 799   case ARM::BMOVPCRXr9_CALL: {
 800     // First emit mov lr, pc
 801     unsigned Binary = 0x01a0e00f;
 802     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 803     emitWordLE(Binary);
 804
 805     // and then emit the branch.
 806     emitMiscBranchInstruction(MI);
 807     break;
 808   }
 809   case TargetOpcode::INLINEASM: {
 810     // We allow inline assembler nodes with empty bodies - they can
 811     // implicitly define registers, which is ok for JIT.
 812     if (MI.getOperand(0).getSymbolName()[0]) {
 813       report_fatal_error("JIT does not support inline asm!");
 814     }
 815     break;
 816   }
 817   case TargetOpcode::PROLOG_LABEL:
 818   case TargetOpcode::EH_LABEL:
 819     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 820     break;
 821   case TargetOpcode::IMPLICIT_DEF:
 822   case TargetOpcode::KILL:
 823     // Do nothing.
 824     break;
 825   case ARM::CONSTPOOL_ENTRY:
 826     emitConstPoolInstruction(MI);
 827     break;
 828   case ARM::PICADD: {
 829     // Remember of the address of the PC label for relocation later.
 830     addPCLabel(MI.getOperand(2).getImm());
 831     // PICADD is just an add instruction that implicitly read pc.
 832     emitDataProcessingInstruction(MI, 0, ARM::PC);
 833     break;
 834   }
 835   case ARM::PICLDR:
 836   case ARM::PICLDRB:
 837   case ARM::PICSTR:
 838   case ARM::PICSTRB: {
 839     // Remember of the address of the PC label for relocation later.
 840     addPCLabel(MI.getOperand(2).getImm());
 841     // These are just load / store instructions that implicitly read pc.
 842     emitLoadStoreInstruction(MI, 0, ARM::PC);
 843     break;
 844   }
 845   case ARM::PICLDRH:
 846   case ARM::PICLDRSH:
 847   case ARM::PICLDRSB:
 848   case ARM::PICSTRH: {
 849     // Remember of the address of the PC label for relocation later.
 850     addPCLabel(MI.getOperand(2).getImm());
 851     // These are just load / store instructions that implicitly read pc.
 852     emitMiscLoadStoreInstruction(MI, ARM::PC);
 853     break;
 854   }
 855
 856   case ARM::MOVi32imm:
 857     // Two instructions to materialize a constant.
 858     if (Subtarget->hasV6T2Ops())
 859       emitMOVi32immInstruction(MI);
 860     else
 861       emitMOVi2piecesInstruction(MI);
 862     break;
 863
 864   case ARM::LEApcrelJT:
 865     // Materialize jumptable address.
 866     emitLEApcrelJTInstruction(MI);
 867     break;
 868   case ARM::RRX:
 869   case ARM::MOVsrl_flag:
 870   case ARM::MOVsra_flag:
 871     emitPseudoMoveInstruction(MI);
 872     break;
 873   }
 874 }
 875
 876 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 877                                                 const TargetInstrDesc &TID,
 878                                                 const MachineOperand &MO,
 879                                                 unsigned OpIdx) {
 880   unsigned Binary = getMachineOpValue(MI, MO);
 881
 882   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 883   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 884   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 885
 886   // Encode the shift opcode.
 887   unsigned SBits = 0;
 888   unsigned Rs = MO1.getReg();
 889   if (Rs) {
 890     // Set shift operand (bit[7:4]).
 891     // LSL - 0001
 892     // LSR - 0011
 893     // ASR - 0101
 894     // ROR - 0111
 895     // RRX - 0110 and bit[11:8] clear.
 896     switch (SOpc) {
 897     default: llvm_unreachable("Unknown shift opc!");
 898     case ARM_AM::lsl: SBits = 0x1; break;
 899     case ARM_AM::lsr: SBits = 0x3; break;
 900     case ARM_AM::asr: SBits = 0x5; break;
 901     case ARM_AM::ror: SBits = 0x7; break;
 902     case ARM_AM::rrx: SBits = 0x6; break;
 903     }
 904   } else {
 905     // Set shift operand (bit[6:4]).
 906     // LSL - 000
 907     // LSR - 010
 908     // ASR - 100
 909     // ROR - 110
 910     switch (SOpc) {
 911     default: llvm_unreachable("Unknown shift opc!");
 912     case ARM_AM::lsl: SBits = 0x0; break;
 913     case ARM_AM::lsr: SBits = 0x2; break;
 914     case ARM_AM::asr: SBits = 0x4; break;
 915     case ARM_AM::ror: SBits = 0x6; break;
 916     }
 917   }
 918   Binary |= SBits << 4;
 919   if (SOpc == ARM_AM::rrx)
 920     return Binary;
 921
 922   // Encode the shift operation Rs or shift_imm (except rrx).
 923   if (Rs) {
 924     // Encode Rs bit[11:8].
 925     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 926     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 927   }
 928
 929   // Encode shift_imm bit[11:7].
 930   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 931 }
 932
 933 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 934   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 935   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 936
 937   // Encode rotate_imm.
 938   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 939     << ARMII::SoRotImmShift;
 940
 941   // Encode immed_8.
 942   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 943   return Binary;
 944 }
 945
 946 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 947                                          const TargetInstrDesc &TID) const {
 948   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 949     const MachineOperand &MO = MI.getOperand(i-1);
 950     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 951       return 1 << ARMII::S_BitShift;
 952   }
 953   return 0;
 954 }
 955
 956 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 957                                                    unsigned ImplicitRd,
 958                                                    unsigned ImplicitRn) {
 959   const TargetInstrDesc &TID = MI.getDesc();
 960
 961   // Part of binary is determined by TableGn.
 962   unsigned Binary = getBinaryCodeForInstr(MI);
 963
 964   // Set the conditional execution predicate
 965   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 966
 967   // Encode S bit if MI modifies CPSR.
 968   Binary |= getAddrModeSBit(MI, TID);
 969
 970   // Encode register def if there is one.
 971   unsigned NumDefs = TID.getNumDefs();
 972   unsigned OpIdx = 0;
 973   if (NumDefs)
 974     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 975   else if (ImplicitRd)
 976     // Special handling for implicit use (e.g. PC).
 977     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 978
 979   if (TID.Opcode == ARM::MOVi16) {
 980       // Get immediate from MI.
 981       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 982                       ARM::reloc_arm_movw);
 983       // Encode imm which is the same as in emitMOVi32immInstruction().
 984       Binary |= Lo16 & 0xFFF;
 985       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 986       emitWordLE(Binary);
 987       return;
 988   } else if(TID.Opcode == ARM::MOVTi16) {
 989       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 990                        ARM::reloc_arm_movt) >> 16);
 991       Binary |= Hi16 & 0xFFF;
 992       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 993       emitWordLE(Binary);
 994       return;
 995   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 996       uint32_t v = ~MI.getOperand(2).getImm();
 997       int32_t lsb = CountTrailingZeros_32(v);
 998       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 999       // Instr{20-16} = msb, Instr{11-7} = lsb
1000       Binary |= (msb & 0x1F) << 16;
1001       Binary |= (lsb & 0x1F) << 7;
1002       emitWordLE(Binary);
1003       return;
1004   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
1005       // Encode Rn in Instr{0-3}
1006       Binary |= getMachineOpValue(MI, OpIdx++);
1007
1008       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
1009       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
1010
1011       // Instr{20-16} = widthm1, Instr{11-7} = lsb
1012       Binary |= (widthm1 & 0x1F) << 16;
1013       Binary |= (lsb & 0x1F) << 7;
1014       emitWordLE(Binary);
1015       return;
1016   }
1017
1018   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
1019   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1020     ++OpIdx;
1021
1022   // Encode first non-shifter register operand if there is one.
1023   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
1024   if (!isUnary) {
1025     if (ImplicitRn)
1026       // Special handling for implicit use (e.g. PC).
1027       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1028     else {
1029       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
1030       ++OpIdx;
1031     }
1032   }
1033
1034   // Encode shifter operand.
1035   const MachineOperand &MO = MI.getOperand(OpIdx);
1036   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1037     // Encode SoReg.
1038     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
1039     return;
1040   }
1041
1042   if (MO.isReg()) {
1043     // Encode register Rm.
1044     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
1045     return;
1046   }
1047
1048   // Encode so_imm.
1049   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1050
1051   emitWordLE(Binary);
1052 }
1053
1054 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1055                                               unsigned ImplicitRd,
1056                                               unsigned ImplicitRn) {
1057   const TargetInstrDesc &TID = MI.getDesc();
1058   unsigned Form = TID.TSFlags & ARMII::FormMask;
1059   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1060
1061   // Part of binary is determined by TableGn.
1062   unsigned Binary = getBinaryCodeForInstr(MI);
1063
1064   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1065   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1066       MI.getOpcode() == ARM::STRi12) {
1067     emitWordLE(Binary);
1068     return;
1069   }
1070
1071   // Set the conditional execution predicate
1072   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1073
1074   unsigned OpIdx = 0;
1075
1076   // Operand 0 of a pre- and post-indexed store is the address base
1077   // writeback. Skip it.
1078   bool Skipped = false;
1079   if (IsPrePost && Form == ARMII::StFrm) {
1080     ++OpIdx;
1081     Skipped = true;
1082   }
1083
1084   // Set first operand
1085   if (ImplicitRd)
1086     // Special handling for implicit use (e.g. PC).
1087     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1088   else
1089     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1090
1091   // Set second operand
1092   if (ImplicitRn)
1093     // Special handling for implicit use (e.g. PC).
1094     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1095   else
1096     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1097
1098   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1099   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1100     ++OpIdx;
1101
1102   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1103   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1104     ? 0 : MI.getOperand(OpIdx+1).getImm();
1105
1106   // Set bit U(23) according to sign of immed value (positive or negative).
1107   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1108              ARMII::U_BitShift);
1109   if (!MO2.getReg()) { // is immediate
1110     if (ARM_AM::getAM2Offset(AM2Opc))
1111       // Set the value of offset_12 field
1112       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1113     emitWordLE(Binary);
1114     return;
1115   }
1116
1117   // Set bit I(25), because this is not in immediate encoding.
1118   Binary |= 1 << ARMII::I_BitShift;
1119   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1120   // Set bit[3:0] to the corresponding Rm register
1121   Binary |= getARMRegisterNumbering(MO2.getReg());
1122
1123   // If this instr is in scaled register offset/index instruction, set
1124   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1125   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1126     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1127     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1128   }
1129
1130   emitWordLE(Binary);
1131 }
1132
1133 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1134                                                   unsigned ImplicitRn) {
1135   const TargetInstrDesc &TID = MI.getDesc();
1136   unsigned Form = TID.TSFlags & ARMII::FormMask;
1137   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1138
1139   // Part of binary is determined by TableGn.
1140   unsigned Binary = getBinaryCodeForInstr(MI);
1141
1142   // Set the conditional execution predicate
1143   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1144
1145   unsigned OpIdx = 0;
1146
1147   // Operand 0 of a pre- and post-indexed store is the address base
1148   // writeback. Skip it.
1149   bool Skipped = false;
1150   if (IsPrePost && Form == ARMII::StMiscFrm) {
1151     ++OpIdx;
1152     Skipped = true;
1153   }
1154
1155   // Set first operand
1156   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1157
1158   // Skip LDRD and STRD's second operand.
1159   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1160     ++OpIdx;
1161
1162   // Set second operand
1163   if (ImplicitRn)
1164     // Special handling for implicit use (e.g. PC).
1165     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1166   else
1167     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1168
1169   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1170   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1171     ++OpIdx;
1172
1173   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1174   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1175     ? 0 : MI.getOperand(OpIdx+1).getImm();
1176
1177   // Set bit U(23) according to sign of immed value (positive or negative)
1178   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1179              ARMII::U_BitShift);
1180
1181   // If this instr is in register offset/index encoding, set bit[3:0]
1182   // to the corresponding Rm register.
1183   if (MO2.getReg()) {
1184     Binary |= getARMRegisterNumbering(MO2.getReg());
1185     emitWordLE(Binary);
1186     return;
1187   }
1188
1189   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1190   Binary |= 1 << ARMII::AM3_I_BitShift;
1191   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1192     // Set operands
1193     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1194     Binary |= (ImmOffs & 0xF);                      // immedL
1195   }
1196
1197   emitWordLE(Binary);
1198 }
1199
1200 static unsigned getAddrModeUPBits(unsigned Mode) {
1201   unsigned Binary = 0;
1202
1203   // Set addressing mode by modifying bits U(23) and P(24)
1204   // IA - Increment after  - bit U = 1 and bit P = 0
1205   // IB - Increment before - bit U = 1 and bit P = 1
1206   // DA - Decrement after  - bit U = 0 and bit P = 0
1207   // DB - Decrement before - bit U = 0 and bit P = 1
1208   switch (Mode) {
1209   default: llvm_unreachable("Unknown addressing sub-mode!");
1210   case ARM_AM::da:                                     break;
1211   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1212   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1213   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1214   }
1215
1216   return Binary;
1217 }
1218
1219 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1220   const TargetInstrDesc &TID = MI.getDesc();
1221   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1222
1223   // Part of binary is determined by TableGn.
1224   unsigned Binary = getBinaryCodeForInstr(MI);
1225
1226   // Set the conditional execution predicate
1227   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1228
1229   // Skip operand 0 of an instruction with base register update.
1230   unsigned OpIdx = 0;
1231   if (IsUpdating)
1232     ++OpIdx;
1233
1234   // Set base address operand
1235   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1236
1237   // Set addressing mode by modifying bits U(23) and P(24)
1238   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1239   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1240
1241   // Set bit W(21)
1242   if (IsUpdating)
1243     Binary |= 0x1 << ARMII::W_BitShift;
1244
1245   // Set registers
1246   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1247     const MachineOperand &MO = MI.getOperand(i);
1248     if (!MO.isReg() || MO.isImplicit())
1249       break;
1250     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1251     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1252            RegNum < 16);
1253     Binary |= 0x1 << RegNum;
1254   }
1255
1256   emitWordLE(Binary);
1257 }
1258
1259 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1260   const TargetInstrDesc &TID = MI.getDesc();
1261
1262   // Part of binary is determined by TableGn.
1263   unsigned Binary = getBinaryCodeForInstr(MI);
1264
1265   // Set the conditional execution predicate
1266   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1267
1268   // Encode S bit if MI modifies CPSR.
1269   Binary |= getAddrModeSBit(MI, TID);
1270
1271   // 32x32->64bit operations have two destination registers. The number
1272   // of register definitions will tell us if that's what we're dealing with.
1273   unsigned OpIdx = 0;
1274   if (TID.getNumDefs() == 2)
1275     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1276
1277   // Encode Rd
1278   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1279
1280   // Encode Rm
1281   Binary |= getMachineOpValue(MI, OpIdx++);
1282
1283   // Encode Rs
1284   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1285
1286   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1287   // it as Rn (for multiply, that's in the same offset as RdLo.
1288   if (TID.getNumOperands() > OpIdx &&
1289       !TID.OpInfo[OpIdx].isPredicate() &&
1290       !TID.OpInfo[OpIdx].isOptionalDef())
1291     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1292
1293   emitWordLE(Binary);
1294 }
1295
1296 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1297   const TargetInstrDesc &TID = MI.getDesc();
1298
1299   // Part of binary is determined by TableGn.
1300   unsigned Binary = getBinaryCodeForInstr(MI);
1301
1302   // Set the conditional execution predicate
1303   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1304
1305   unsigned OpIdx = 0;
1306
1307   // Encode Rd
1308   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1309
1310   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1311   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1312   if (MO2.isReg()) {
1313     // Two register operand form.
1314     // Encode Rn.
1315     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1316
1317     // Encode Rm.
1318     Binary |= getMachineOpValue(MI, MO2);
1319     ++OpIdx;
1320   } else {
1321     Binary |= getMachineOpValue(MI, MO1);
1322   }
1323
1324   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1325   if (MI.getOperand(OpIdx).isImm() &&
1326       !TID.OpInfo[OpIdx].isPredicate() &&
1327       !TID.OpInfo[OpIdx].isOptionalDef())
1328     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1329
1330   emitWordLE(Binary);
1331 }
1332
1333 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1334   const TargetInstrDesc &TID = MI.getDesc();
1335
1336   // Part of binary is determined by TableGn.
1337   unsigned Binary = getBinaryCodeForInstr(MI);
1338
1339   // Set the conditional execution predicate
1340   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1341
1342   unsigned OpIdx = 0;
1343
1344   // Encode Rd
1345   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1346
1347   const MachineOperand &MO = MI.getOperand(OpIdx++);
1348   if (OpIdx == TID.getNumOperands() ||
1349       TID.OpInfo[OpIdx].isPredicate() ||
1350       TID.OpInfo[OpIdx].isOptionalDef()) {
1351     // Encode Rm and it's done.
1352     Binary |= getMachineOpValue(MI, MO);
1353     emitWordLE(Binary);
1354     return;
1355   }
1356
1357   // Encode Rn.
1358   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1359
1360   // Encode Rm.
1361   Binary |= getMachineOpValue(MI, OpIdx++);
1362
1363   // Encode shift_imm.
1364   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1365   if (TID.Opcode == ARM::PKHTB) {
1366     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1367     if (ShiftAmt == 32)
1368       ShiftAmt = 0;
1369   }
1370   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1371   Binary |= ShiftAmt << ARMII::ShiftShift;
1372
1373   emitWordLE(Binary);
1374 }
1375
1376 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1377   const TargetInstrDesc &TID = MI.getDesc();
1378
1379   // Part of binary is determined by TableGen.
1380   unsigned Binary = getBinaryCodeForInstr(MI);
1381
1382   // Set the conditional execution predicate
1383   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1384
1385   // Encode Rd
1386   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1387
1388   // Encode saturate bit position.
1389   unsigned Pos = MI.getOperand(1).getImm();
1390   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1391     Pos -= 1;
1392   assert((Pos < 16 || (Pos < 32 &&
1393                        TID.Opcode != ARM::SSAT16 &&
1394                        TID.Opcode != ARM::USAT16)) &&
1395          "saturate bit position out of range");
1396   Binary |= Pos << 16;
1397
1398   // Encode Rm
1399   Binary |= getMachineOpValue(MI, 2);
1400
1401   // Encode shift_imm.
1402   if (TID.getNumOperands() == 4) {
1403     unsigned ShiftOp = MI.getOperand(3).getImm();
1404     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1405     if (Opc == ARM_AM::asr)
1406       Binary |= (1 << 6);
1407     unsigned ShiftAmt = MI.getOperand(3).getImm();
1408     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1409       ShiftAmt = 0;
1410     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1411     Binary |= ShiftAmt << ARMII::ShiftShift;
1412   }
1413
1414   emitWordLE(Binary);
1415 }
1416
1417 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1418   const TargetInstrDesc &TID = MI.getDesc();
1419
1420   if (TID.Opcode == ARM::TPsoft) {
1421     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1422   }
1423
1424   // Part of binary is determined by TableGn.
1425   unsigned Binary = getBinaryCodeForInstr(MI);
1426
1427   // Set the conditional execution predicate
1428   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1429
1430   // Set signed_immed_24 field
1431   Binary |= getMachineOpValue(MI, 0);
1432
1433   emitWordLE(Binary);
1434 }
1435
1436 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1437   // Remember the base address of the inline jump table.
1438   uintptr_t JTBase = MCE.getCurrentPCValue();
1439   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1440   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1441                << '\n');
1442
1443   // Now emit the jump table entries.
1444   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1445   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1446     if (IsPIC)
1447       // DestBB address - JT base.
1448       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1449     else
1450       // Absolute DestBB address.
1451       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1452     emitWordLE(0);
1453   }
1454 }
1455
1456 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1457   const TargetInstrDesc &TID = MI.getDesc();
1458
1459   // Handle jump tables.
1460   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1461     // First emit a ldr pc, [] instruction.
1462     emitDataProcessingInstruction(MI, ARM::PC);
1463
1464     // Then emit the inline jump table.
1465     unsigned JTIndex =
1466       (TID.Opcode == ARM::BR_JTr)
1467       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1468     emitInlineJumpTable(JTIndex);
1469     return;
1470   } else if (TID.Opcode == ARM::BR_JTm) {
1471     // First emit a ldr pc, [] instruction.
1472     emitLoadStoreInstruction(MI, ARM::PC);
1473
1474     // Then emit the inline jump table.
1475     emitInlineJumpTable(MI.getOperand(3).getIndex());
1476     return;
1477   }
1478
1479   // Part of binary is determined by TableGn.
1480   unsigned Binary = getBinaryCodeForInstr(MI);
1481
1482   // Set the conditional execution predicate
1483   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1484
1485   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1486     // The return register is LR.
1487     Binary |= getARMRegisterNumbering(ARM::LR);
1488   else
1489     // otherwise, set the return register
1490     Binary |= getMachineOpValue(MI, 0);
1491
1492   emitWordLE(Binary);
1493 }
1494
1495 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1496   unsigned RegD = MI.getOperand(OpIdx).getReg();
1497   unsigned Binary = 0;
1498   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1499   RegD = getARMRegisterNumbering(RegD);
1500   if (!isSPVFP)
1501     Binary |=   RegD               << ARMII::RegRdShift;
1502   else {
1503     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1504     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1505   }
1506   return Binary;
1507 }
1508
1509 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1510   unsigned RegN = MI.getOperand(OpIdx).getReg();
1511   unsigned Binary = 0;
1512   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1513   RegN = getARMRegisterNumbering(RegN);
1514   if (!isSPVFP)
1515     Binary |=   RegN               << ARMII::RegRnShift;
1516   else {
1517     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1518     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1519   }
1520   return Binary;
1521 }
1522
1523 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1524   unsigned RegM = MI.getOperand(OpIdx).getReg();
1525   unsigned Binary = 0;
1526   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1527   RegM = getARMRegisterNumbering(RegM);
1528   if (!isSPVFP)
1529     Binary |=   RegM;
1530   else {
1531     Binary |= ((RegM & 0x1E) >> 1);
1532     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1533   }
1534   return Binary;
1535 }
1536
1537 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1538   const TargetInstrDesc &TID = MI.getDesc();
1539
1540   // Part of binary is determined by TableGn.
1541   unsigned Binary = getBinaryCodeForInstr(MI);
1542
1543   // Set the conditional execution predicate
1544   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1545
1546   unsigned OpIdx = 0;
1547   assert((Binary & ARMII::D_BitShift) == 0 &&
1548          (Binary & ARMII::N_BitShift) == 0 &&
1549          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1550
1551   // Encode Dd / Sd.
1552   Binary |= encodeVFPRd(MI, OpIdx++);
1553
1554   // If this is a two-address operand, skip it, e.g. FMACD.
1555   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1556     ++OpIdx;
1557
1558   // Encode Dn / Sn.
1559   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1560     Binary |= encodeVFPRn(MI, OpIdx++);
1561
1562   if (OpIdx == TID.getNumOperands() ||
1563       TID.OpInfo[OpIdx].isPredicate() ||
1564       TID.OpInfo[OpIdx].isOptionalDef()) {
1565     // FCMPEZD etc. has only one operand.
1566     emitWordLE(Binary);
1567     return;
1568   }
1569
1570   // Encode Dm / Sm.
1571   Binary |= encodeVFPRm(MI, OpIdx);
1572
1573   emitWordLE(Binary);
1574 }
1575
1576 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1577   const TargetInstrDesc &TID = MI.getDesc();
1578   unsigned Form = TID.TSFlags & ARMII::FormMask;
1579
1580   // Part of binary is determined by TableGn.
1581   unsigned Binary = getBinaryCodeForInstr(MI);
1582
1583   // Set the conditional execution predicate
1584   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1585
1586   switch (Form) {
1587   default: break;
1588   case ARMII::VFPConv1Frm:
1589   case ARMII::VFPConv2Frm:
1590   case ARMII::VFPConv3Frm:
1591     // Encode Dd / Sd.
1592     Binary |= encodeVFPRd(MI, 0);
1593     break;
1594   case ARMII::VFPConv4Frm:
1595     // Encode Dn / Sn.
1596     Binary |= encodeVFPRn(MI, 0);
1597     break;
1598   case ARMII::VFPConv5Frm:
1599     // Encode Dm / Sm.
1600     Binary |= encodeVFPRm(MI, 0);
1601     break;
1602   }
1603
1604   switch (Form) {
1605   default: break;
1606   case ARMII::VFPConv1Frm:
1607     // Encode Dm / Sm.
1608     Binary |= encodeVFPRm(MI, 1);
1609     break;
1610   case ARMII::VFPConv2Frm:
1611   case ARMII::VFPConv3Frm:
1612     // Encode Dn / Sn.
1613     Binary |= encodeVFPRn(MI, 1);
1614     break;
1615   case ARMII::VFPConv4Frm:
1616   case ARMII::VFPConv5Frm:
1617     // Encode Dd / Sd.
1618     Binary |= encodeVFPRd(MI, 1);
1619     break;
1620   }
1621
1622   if (Form == ARMII::VFPConv5Frm)
1623     // Encode Dn / Sn.
1624     Binary |= encodeVFPRn(MI, 2);
1625   else if (Form == ARMII::VFPConv3Frm)
1626     // Encode Dm / Sm.
1627     Binary |= encodeVFPRm(MI, 2);
1628
1629   emitWordLE(Binary);
1630 }
1631
1632 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1633   // Part of binary is determined by TableGn.
1634   unsigned Binary = getBinaryCodeForInstr(MI);
1635
1636   // Set the conditional execution predicate
1637   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1638
1639   unsigned OpIdx = 0;
1640
1641   // Encode Dd / Sd.
1642   Binary |= encodeVFPRd(MI, OpIdx++);
1643
1644   // Encode address base.
1645   const MachineOperand &Base = MI.getOperand(OpIdx++);
1646   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1647
1648   // If there is a non-zero immediate offset, encode it.
1649   if (Base.isReg()) {
1650     const MachineOperand &Offset = MI.getOperand(OpIdx);
1651     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1652       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1653         Binary |= 1 << ARMII::U_BitShift;
1654       Binary |= ImmOffs;
1655       emitWordLE(Binary);
1656       return;
1657     }
1658   }
1659
1660   // If immediate offset is omitted, default to +0.
1661   Binary |= 1 << ARMII::U_BitShift;
1662
1663   emitWordLE(Binary);
1664 }
1665
1666 void
1667 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1668   const TargetInstrDesc &TID = MI.getDesc();
1669   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1670
1671   // Part of binary is determined by TableGn.
1672   unsigned Binary = getBinaryCodeForInstr(MI);
1673
1674   // Set the conditional execution predicate
1675   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1676
1677   // Skip operand 0 of an instruction with base register update.
1678   unsigned OpIdx = 0;
1679   if (IsUpdating)
1680     ++OpIdx;
1681
1682   // Set base address operand
1683   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1684
1685   // Set addressing mode by modifying bits U(23) and P(24)
1686   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1687   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1688
1689   // Set bit W(21)
1690   if (IsUpdating)
1691     Binary |= 0x1 << ARMII::W_BitShift;
1692
1693   // First register is encoded in Dd.
1694   Binary |= encodeVFPRd(MI, OpIdx+2);
1695
1696   // Count the number of registers.
1697   unsigned NumRegs = 1;
1698   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1699     const MachineOperand &MO = MI.getOperand(i);
1700     if (!MO.isReg() || MO.isImplicit())
1701       break;
1702     ++NumRegs;
1703   }
1704   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1705   // Otherwise, it will be 0, in the case of 32-bit registers.
1706   if(Binary & 0x100)
1707     Binary |= NumRegs * 2;
1708   else
1709     Binary |= NumRegs;
1710
1711   emitWordLE(Binary);
1712 }
1713
1714 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1715   unsigned RegD = MI.getOperand(OpIdx).getReg();
1716   unsigned Binary = 0;
1717   RegD = getARMRegisterNumbering(RegD);
1718   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1719   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1720   return Binary;
1721 }
1722
1723 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1724   unsigned RegN = MI.getOperand(OpIdx).getReg();
1725   unsigned Binary = 0;
1726   RegN = getARMRegisterNumbering(RegN);
1727   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1728   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1729   return Binary;
1730 }
1731
1732 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1733   unsigned RegM = MI.getOperand(OpIdx).getReg();
1734   unsigned Binary = 0;
1735   RegM = getARMRegisterNumbering(RegM);
1736   Binary |= (RegM & 0xf);
1737   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1738   return Binary;
1739 }
1740
1741 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1742 /// data-processing instruction to the corresponding Thumb encoding.
1743 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1744   assert((Binary & 0xfe000000) == 0xf2000000 &&
1745          "not an ARM NEON data-processing instruction");
1746   unsigned UBit = (Binary >> 24) & 1;
1747   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1748 }
1749
1750 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1751   unsigned Binary = getBinaryCodeForInstr(MI);
1752
1753   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1754   const TargetInstrDesc &TID = MI.getDesc();
1755   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1756     RegTOpIdx = 0;
1757     RegNOpIdx = 1;
1758     LnOpIdx = 2;
1759   } else { // ARMII::NSetLnFrm
1760     RegTOpIdx = 2;
1761     RegNOpIdx = 0;
1762     LnOpIdx = 3;
1763   }
1764
1765   // Set the conditional execution predicate
1766   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1767
1768   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1769   RegT = getARMRegisterNumbering(RegT);
1770   Binary |= (RegT << ARMII::RegRdShift);
1771   Binary |= encodeNEONRn(MI, RegNOpIdx);
1772
1773   unsigned LaneShift;
1774   if ((Binary & (1 << 22)) != 0)
1775     LaneShift = 0; // 8-bit elements
1776   else if ((Binary & (1 << 5)) != 0)
1777     LaneShift = 1; // 16-bit elements
1778   else
1779     LaneShift = 2; // 32-bit elements
1780
1781   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1782   unsigned Opc1 = Lane >> 2;
1783   unsigned Opc2 = Lane & 3;
1784   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1785   Binary |= (Opc1 << 21);
1786   Binary |= (Opc2 << 5);
1787
1788   emitWordLE(Binary);
1789 }
1790
1791 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1792   unsigned Binary = getBinaryCodeForInstr(MI);
1793
1794   // Set the conditional execution predicate
1795   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1796
1797   unsigned RegT = MI.getOperand(1).getReg();
1798   RegT = getARMRegisterNumbering(RegT);
1799   Binary |= (RegT << ARMII::RegRdShift);
1800   Binary |= encodeNEONRn(MI, 0);
1801   emitWordLE(Binary);
1802 }
1803
1804 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1805   unsigned Binary = getBinaryCodeForInstr(MI);
1806   // Destination register is encoded in Dd.
1807   Binary |= encodeNEONRd(MI, 0);
1808   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1809   unsigned Imm = MI.getOperand(1).getImm();
1810   unsigned Op = (Imm >> 12) & 1;
1811   unsigned Cmode = (Imm >> 8) & 0xf;
1812   unsigned I = (Imm >> 7) & 1;
1813   unsigned Imm3 = (Imm >> 4) & 0x7;
1814   unsigned Imm4 = Imm & 0xf;
1815   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1816   if (IsThumb)
1817     Binary = convertNEONDataProcToThumb(Binary);
1818   emitWordLE(Binary);
1819 }
1820
1821 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1822   const TargetInstrDesc &TID = MI.getDesc();
1823   unsigned Binary = getBinaryCodeForInstr(MI);
1824   // Destination register is encoded in Dd; source register in Dm.
1825   unsigned OpIdx = 0;
1826   Binary |= encodeNEONRd(MI, OpIdx++);
1827   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1828     ++OpIdx;
1829   Binary |= encodeNEONRm(MI, OpIdx);
1830   if (IsThumb)
1831     Binary = convertNEONDataProcToThumb(Binary);
1832   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1833   emitWordLE(Binary);
1834 }
1835
1836 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1837   const TargetInstrDesc &TID = MI.getDesc();
1838   unsigned Binary = getBinaryCodeForInstr(MI);
1839   // Destination register is encoded in Dd; source registers in Dn and Dm.
1840   unsigned OpIdx = 0;
1841   Binary |= encodeNEONRd(MI, OpIdx++);
1842   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1843     ++OpIdx;
1844   Binary |= encodeNEONRn(MI, OpIdx++);
1845   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1846     ++OpIdx;
1847   Binary |= encodeNEONRm(MI, OpIdx);
1848   if (IsThumb)
1849     Binary = convertNEONDataProcToThumb(Binary);
1850   // FIXME: This does not handle VMOVDneon or VMOVQ.
1851   emitWordLE(Binary);
1852 }
1853
1854 #include "ARMGenCodeEmitter.inc"