lib/Target/ARM/ARMBaseRegisterInfo.h

   1 //===-- ARMBaseRegisterInfo.h - ARM Register Information Impl ---*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the base ARM implementation of TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef ARMBASEREGISTERINFO_H
  15 #define ARMBASEREGISTERINFO_H
  16
  17 #include "ARM.h"
  18 #include "llvm/Target/TargetRegisterInfo.h"
  19
  20 #define GET_REGINFO_HEADER
  21 #include "ARMGenRegisterInfo.inc"
  22
  23 namespace llvm {
  24   class ARMSubtarget;
  25   class ARMBaseInstrInfo;
  26   class Type;
  27
  28 /// Register allocation hints.
  29 namespace ARMRI {
  30   enum {
  31     RegPairOdd  = 1,
  32     RegPairEven = 2
  33   };
  34 }
  35
  36 /// isARMArea1Register - Returns true if the register is a low register (r0-r7)
  37 /// or a stack/pc register that we should push/pop.
  38 static inline bool isARMArea1Register(unsigned Reg, bool isIOS) {
  39   using namespace ARM;
  40   switch (Reg) {
  41     case R0:  case R1:  case R2:  case R3:
  42     case R4:  case R5:  case R6:  case R7:
  43     case LR:  case SP:  case PC:
  44       return true;
  45     case R8:  case R9:  case R10: case R11:
  46       // For iOS we want r7 and lr to be next to each other.
  47       return !isIOS;
  48     default:
  49       return false;
  50   }
  51 }
  52
  53 static inline bool isARMArea2Register(unsigned Reg, bool isIOS) {
  54   using namespace ARM;
  55   switch (Reg) {
  56     case R8: case R9: case R10: case R11:
  57       // iOS has this second area.
  58       return isIOS;
  59     default:
  60       return false;
  61   }
  62 }
  63
  64 static inline bool isARMArea3Register(unsigned Reg, bool isIOS) {
  65   using namespace ARM;
  66   switch (Reg) {
  67     case D15: case D14: case D13: case D12:
  68     case D11: case D10: case D9:  case D8:
  69       return true;
  70     default:
  71       return false;
  72   }
  73 }
  74
  75 class ARMBaseRegisterInfo : public ARMGenRegisterInfo {
  76 protected:
  77   const ARMBaseInstrInfo &TII;
  78   const ARMSubtarget &STI;
  79
  80   /// FramePtr - ARM physical register used as frame ptr.
  81   unsigned FramePtr;
  82
  83   /// BasePtr - ARM physical register used as a base ptr in complex stack
  84   /// frames. I.e., when we need a 3rd base, not just SP and FP, due to
  85   /// variable size stack objects.
  86   unsigned BasePtr;
  87
  88   // Can be only subclassed.
  89   explicit ARMBaseRegisterInfo(const ARMBaseInstrInfo &tii,
  90                                const ARMSubtarget &STI);
  91
  92   // Return the opcode that implements 'Op', or 0 if no opcode
  93   unsigned getOpcode(int Op) const;
  94
  95 public:
  96   /// Code Generation virtual methods...
  97   const uint16_t *getCalleeSavedRegs(const MachineFunction *MF = 0) const;
  98   const uint32_t *getCallPreservedMask(CallingConv::ID) const;
  99   const uint32_t *getNoPreservedMask() const;
 100
 101   BitVector getReservedRegs(const MachineFunction &MF) const;
 102
 103   const TargetRegisterClass*
 104   getPointerRegClass(const MachineFunction &MF, unsigned Kind = 0) const;
 105   const TargetRegisterClass*
 106   getCrossCopyRegClass(const TargetRegisterClass *RC) const;
 107
 108   const TargetRegisterClass*
 109   getLargestLegalSuperClass(const TargetRegisterClass *RC) const;
 110
 111   unsigned getRegPressureLimit(const TargetRegisterClass *RC,
 112                                MachineFunction &MF) const;
 113
 114   ArrayRef<uint16_t> getRawAllocationOrder(const TargetRegisterClass *RC,
 115                                            unsigned HintType, unsigned HintReg,
 116                                            const MachineFunction &MF) const;
 117
 118   void getRegAllocationHints(unsigned VirtReg,
 119                              ArrayRef<MCPhysReg> Order,
 120                              SmallVectorImpl<MCPhysReg> &Hints,
 121                              const MachineFunction &MF,
 122                              const VirtRegMap *VRM) const;
 123
 124   unsigned ResolveRegAllocHint(unsigned Type, unsigned Reg,
 125                                const MachineFunction &MF) const;
 126
 127   void UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
 128                           MachineFunction &MF) const;
 129
 130   virtual bool avoidWriteAfterWrite(const TargetRegisterClass *RC) const;
 131
 132   bool hasBasePointer(const MachineFunction &MF) const;
 133
 134   bool canRealignStack(const MachineFunction &MF) const;
 135   bool needsStackRealignment(const MachineFunction &MF) const;
 136   int64_t getFrameIndexInstrOffset(const MachineInstr *MI, int Idx) const;
 137   bool needsFrameBaseReg(MachineInstr *MI, int64_t Offset) const;
 138   void materializeFrameBaseRegister(MachineBasicBlock *MBB,
 139                                     unsigned BaseReg, int FrameIdx,
 140                                     int64_t Offset) const;
 141   void resolveFrameIndex(MachineBasicBlock::iterator I,
 142                          unsigned BaseReg, int64_t Offset) const;
 143   bool isFrameOffsetLegal(const MachineInstr *MI, int64_t Offset) const;
 144
 145   bool cannotEliminateFrame(const MachineFunction &MF) const;
 146
 147   // Debug information queries.
 148   unsigned getFrameRegister(const MachineFunction &MF) const;
 149   unsigned getBaseRegister() const { return BasePtr; }
 150
 151   // Exception handling queries.
 152   unsigned getEHExceptionRegister() const;
 153   unsigned getEHHandlerRegister() const;
 154
 155   bool isLowRegister(unsigned Reg) const;
 156
 157
 158   /// emitLoadConstPool - Emits a load from constpool to materialize the
 159   /// specified immediate.
 160   virtual void emitLoadConstPool(MachineBasicBlock &MBB,
 161                                  MachineBasicBlock::iterator &MBBI,
 162                                  DebugLoc dl,
 163                                  unsigned DestReg, unsigned SubIdx,
 164                                  int Val,
 165                                  ARMCC::CondCodes Pred = ARMCC::AL,
 166                                  unsigned PredReg = 0,
 167                                  unsigned MIFlags = MachineInstr::NoFlags)const;
 168
 169   /// Code Generation virtual methods...
 170   virtual bool requiresRegisterScavenging(const MachineFunction &MF) const;
 171
 172   virtual bool trackLivenessAfterRegAlloc(const MachineFunction &MF) const;
 173
 174   virtual bool requiresFrameIndexScavenging(const MachineFunction &MF) const;
 175
 176   virtual bool requiresVirtualBaseRegisters(const MachineFunction &MF) const;
 177
 178   virtual void eliminateCallFramePseudoInstr(MachineFunction &MF,
 179                                            MachineBasicBlock &MBB,
 180                                            MachineBasicBlock::iterator I) const;
 181
 182   virtual void eliminateFrameIndex(MachineBasicBlock::iterator II,
 183                                    int SPAdj, RegScavenger *RS = NULL) const;
 184
 185 private:
 186   unsigned getRegisterPairEven(unsigned Reg, const MachineFunction &MF) const;
 187
 188   unsigned getRegisterPairOdd(unsigned Reg, const MachineFunction &MF) const;
 189 };
 190
 191 } // end namespace llvm
 192
 193 #endif