lib/Target/ARM/ARMBaseRegisterInfo.cpp

   1 //===- ARMBaseRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the base ARM implementation of TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMBaseRegisterInfo.h"
  18 #include "ARMInstrInfo.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineLocation.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/RegisterScavenging.h"
  30 #include "llvm/Support/ErrorHandling.h"
  31 #include "llvm/Target/TargetFrameInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/ADT/BitVector.h"
  35 #include "llvm/ADT/SmallVector.h"
  36 using namespace llvm;
  37
  38 unsigned ARMBaseRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  39   using namespace ARM;
  40   switch (RegEnum) {
  41   case R0:  case S0:  case D0:  return 0;
  42   case R1:  case S1:  case D1:  return 1;
  43   case R2:  case S2:  case D2:  return 2;
  44   case R3:  case S3:  case D3:  return 3;
  45   case R4:  case S4:  case D4:  return 4;
  46   case R5:  case S5:  case D5:  return 5;
  47   case R6:  case S6:  case D6:  return 6;
  48   case R7:  case S7:  case D7:  return 7;
  49   case R8:  case S8:  case D8:  return 8;
  50   case R9:  case S9:  case D9:  return 9;
  51   case R10: case S10: case D10: return 10;
  52   case R11: case S11: case D11: return 11;
  53   case R12: case S12: case D12: return 12;
  54   case SP:  case S13: case D13: return 13;
  55   case LR:  case S14: case D14: return 14;
  56   case PC:  case S15: case D15: return 15;
  57   case S16: return 16;
  58   case S17: return 17;
  59   case S18: return 18;
  60   case S19: return 19;
  61   case S20: return 20;
  62   case S21: return 21;
  63   case S22: return 22;
  64   case S23: return 23;
  65   case S24: return 24;
  66   case S25: return 25;
  67   case S26: return 26;
  68   case S27: return 27;
  69   case S28: return 28;
  70   case S29: return 29;
  71   case S30: return 30;
  72   case S31: return 31;
  73   default:
  74     LLVM_UNREACHABLE("Unknown ARM register!");
  75   }
  76 }
  77
  78 unsigned ARMBaseRegisterInfo::getRegisterNumbering(unsigned RegEnum,
  79                                                    bool &isSPVFP) {
  80   isSPVFP = false;
  81
  82   using namespace ARM;
  83   switch (RegEnum) {
  84   default:
  85     LLVM_UNREACHABLE("Unknown ARM register!");
  86   case R0:  case D0:  return 0;
  87   case R1:  case D1:  return 1;
  88   case R2:  case D2:  return 2;
  89   case R3:  case D3:  return 3;
  90   case R4:  case D4:  return 4;
  91   case R5:  case D5:  return 5;
  92   case R6:  case D6:  return 6;
  93   case R7:  case D7:  return 7;
  94   case R8:  case D8:  return 8;
  95   case R9:  case D9:  return 9;
  96   case R10: case D10: return 10;
  97   case R11: case D11: return 11;
  98   case R12: case D12: return 12;
  99   case SP:  case D13: return 13;
 100   case LR:  case D14: return 14;
 101   case PC:  case D15: return 15;
 102
 103   case S0: case S1: case S2: case S3:
 104   case S4: case S5: case S6: case S7:
 105   case S8: case S9: case S10: case S11:
 106   case S12: case S13: case S14: case S15:
 107   case S16: case S17: case S18: case S19:
 108   case S20: case S21: case S22: case S23:
 109   case S24: case S25: case S26: case S27:
 110   case S28: case S29: case S30: case S31:  {
 111     isSPVFP = true;
 112     switch (RegEnum) {
 113     default: return 0; // Avoid compile time warning.
 114     case S0: return 0;
 115     case S1: return 1;
 116     case S2: return 2;
 117     case S3: return 3;
 118     case S4: return 4;
 119     case S5: return 5;
 120     case S6: return 6;
 121     case S7: return 7;
 122     case S8: return 8;
 123     case S9: return 9;
 124     case S10: return 10;
 125     case S11: return 11;
 126     case S12: return 12;
 127     case S13: return 13;
 128     case S14: return 14;
 129     case S15: return 15;
 130     case S16: return 16;
 131     case S17: return 17;
 132     case S18: return 18;
 133     case S19: return 19;
 134     case S20: return 20;
 135     case S21: return 21;
 136     case S22: return 22;
 137     case S23: return 23;
 138     case S24: return 24;
 139     case S25: return 25;
 140     case S26: return 26;
 141     case S27: return 27;
 142     case S28: return 28;
 143     case S29: return 29;
 144     case S30: return 30;
 145     case S31: return 31;
 146     }
 147   }
 148   }
 149 }
 150
 151 ARMBaseRegisterInfo::ARMBaseRegisterInfo(const ARMBaseInstrInfo &tii,
 152                                          const ARMSubtarget &sti)
 153   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
 154     TII(tii), STI(sti),
 155     FramePtr((STI.isTargetDarwin() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
 156 }
 157
 158 unsigned ARMBaseRegisterInfo::
 159 getOpcode(int Op) const {
 160   return TII.getOpcode((ARMII::Op)Op);
 161 }
 162
 163 const unsigned*
 164 ARMBaseRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 165   static const unsigned CalleeSavedRegs[] = {
 166     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 167     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 168
 169     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 170     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 171     0
 172   };
 173
 174   static const unsigned DarwinCalleeSavedRegs[] = {
 175     // Darwin ABI deviates from ARM standard ABI. R9 is not a callee-saved
 176     // register.
 177     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 178     ARM::R11, ARM::R10, ARM::R8,
 179
 180     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 181     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 182     0
 183   };
 184   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 185 }
 186
 187 const TargetRegisterClass* const *
 188 ARMBaseRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
 189   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 190     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 191     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 192     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 193
 194     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 195     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 196     0
 197   };
 198
 199   static const TargetRegisterClass * const ThumbCalleeSavedRegClasses[] = {
 200     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 201     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::tGPRRegClass,
 202     &ARM::tGPRRegClass,&ARM::tGPRRegClass,&ARM::tGPRRegClass,
 203
 204     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 205     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 206     0
 207   };
 208
 209   static const TargetRegisterClass * const DarwinCalleeSavedRegClasses[] = {
 210     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 211     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 212     &ARM::GPRRegClass, &ARM::GPRRegClass,
 213
 214     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 215     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 216     0
 217   };
 218
 219   static const TargetRegisterClass * const DarwinThumbCalleeSavedRegClasses[] ={
 220     &ARM::GPRRegClass,  &ARM::tGPRRegClass, &ARM::tGPRRegClass,
 221     &ARM::tGPRRegClass, &ARM::tGPRRegClass, &ARM::GPRRegClass,
 222     &ARM::GPRRegClass,  &ARM::GPRRegClass,
 223
 224     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 225     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 226     0
 227   };
 228
 229   if (STI.isThumb()) {
 230     return STI.isTargetDarwin()
 231       ? DarwinThumbCalleeSavedRegClasses : ThumbCalleeSavedRegClasses;
 232   }
 233   return STI.isTargetDarwin()
 234     ? DarwinCalleeSavedRegClasses : CalleeSavedRegClasses;
 235 }
 236
 237 BitVector ARMBaseRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 238   // FIXME: avoid re-calculating this everytime.
 239   BitVector Reserved(getNumRegs());
 240   Reserved.set(ARM::SP);
 241   Reserved.set(ARM::PC);
 242   if (STI.isTargetDarwin() || hasFP(MF))
 243     Reserved.set(FramePtr);
 244   // Some targets reserve R9.
 245   if (STI.isR9Reserved())
 246     Reserved.set(ARM::R9);
 247   return Reserved;
 248 }
 249
 250 bool
 251 ARMBaseRegisterInfo::isReservedReg(const MachineFunction &MF, unsigned Reg) const {
 252   switch (Reg) {
 253   default: break;
 254   case ARM::SP:
 255   case ARM::PC:
 256     return true;
 257   case ARM::R7:
 258   case ARM::R11:
 259     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 260       return true;
 261     break;
 262   case ARM::R9:
 263     return STI.isR9Reserved();
 264   }
 265
 266   return false;
 267 }
 268
 269 const TargetRegisterClass *ARMBaseRegisterInfo::getPointerRegClass() const {
 270   return &ARM::GPRRegClass;
 271 }
 272
 273 /// getAllocationOrder - Returns the register allocation order for a specified
 274 /// register class in the form of a pair of TargetRegisterClass iterators.
 275 std::pair<TargetRegisterClass::iterator,TargetRegisterClass::iterator>
 276 ARMBaseRegisterInfo::getAllocationOrder(const TargetRegisterClass *RC,
 277                                         unsigned HintType, unsigned HintReg,
 278                                         const MachineFunction &MF) const {
 279   // Alternative register allocation orders when favoring even / odd registers
 280   // of register pairs.
 281
 282   // No FP, R9 is available.
 283   static const unsigned GPREven1[] = {
 284     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8, ARM::R10,
 285     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 286     ARM::R9, ARM::R11
 287   };
 288   static const unsigned GPROdd1[] = {
 289     ARM::R1, ARM::R3, ARM::R5, ARM::R7, ARM::R9, ARM::R11,
 290     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 291     ARM::R8, ARM::R10
 292   };
 293
 294   // FP is R7, R9 is available.
 295   static const unsigned GPREven2[] = {
 296     ARM::R0, ARM::R2, ARM::R4,          ARM::R8, ARM::R10,
 297     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6,
 298     ARM::R9, ARM::R11
 299   };
 300   static const unsigned GPROdd2[] = {
 301     ARM::R1, ARM::R3, ARM::R5,          ARM::R9, ARM::R11,
 302     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 303     ARM::R8, ARM::R10
 304   };
 305
 306   // FP is R11, R9 is available.
 307   static const unsigned GPREven3[] = {
 308     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8,
 309     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 310     ARM::R9
 311   };
 312   static const unsigned GPROdd3[] = {
 313     ARM::R1, ARM::R3, ARM::R5, ARM::R6, ARM::R9,
 314     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R7,
 315     ARM::R8
 316   };
 317
 318   // No FP, R9 is not available.
 319   static const unsigned GPREven4[] = {
 320     ARM::R0, ARM::R2, ARM::R4, ARM::R6,          ARM::R10,
 321     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8,
 322     ARM::R11
 323   };
 324   static const unsigned GPROdd4[] = {
 325     ARM::R1, ARM::R3, ARM::R5, ARM::R7,          ARM::R11,
 326     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 327     ARM::R10
 328   };
 329
 330   // FP is R7, R9 is not available.
 331   static const unsigned GPREven5[] = {
 332     ARM::R0, ARM::R2, ARM::R4,                   ARM::R10,
 333     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6, ARM::R8,
 334     ARM::R11
 335   };
 336   static const unsigned GPROdd5[] = {
 337     ARM::R1, ARM::R3, ARM::R5,                   ARM::R11,
 338     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 339     ARM::R10
 340   };
 341
 342   // FP is R11, R9 is not available.
 343   static const unsigned GPREven6[] = {
 344     ARM::R0, ARM::R2, ARM::R4, ARM::R6,
 345     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8
 346   };
 347   static const unsigned GPROdd6[] = {
 348     ARM::R1, ARM::R3, ARM::R5, ARM::R7,
 349     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8
 350   };
 351
 352
 353   if (HintType == ARMRI::RegPairEven) {
 354     if (isPhysicalRegister(HintReg) && getRegisterPairEven(HintReg, MF) == 0)
 355       // It's no longer possible to fulfill this hint. Return the default
 356       // allocation order.
 357       return std::make_pair(RC->allocation_order_begin(MF),
 358                             RC->allocation_order_end(MF));
 359
 360     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 361       if (!STI.isR9Reserved())
 362         return std::make_pair(GPREven1,
 363                               GPREven1 + (sizeof(GPREven1)/sizeof(unsigned)));
 364       else
 365         return std::make_pair(GPREven4,
 366                               GPREven4 + (sizeof(GPREven4)/sizeof(unsigned)));
 367     } else if (FramePtr == ARM::R7) {
 368       if (!STI.isR9Reserved())
 369         return std::make_pair(GPREven2,
 370                               GPREven2 + (sizeof(GPREven2)/sizeof(unsigned)));
 371       else
 372         return std::make_pair(GPREven5,
 373                               GPREven5 + (sizeof(GPREven5)/sizeof(unsigned)));
 374     } else { // FramePtr == ARM::R11
 375       if (!STI.isR9Reserved())
 376         return std::make_pair(GPREven3,
 377                               GPREven3 + (sizeof(GPREven3)/sizeof(unsigned)));
 378       else
 379         return std::make_pair(GPREven6,
 380                               GPREven6 + (sizeof(GPREven6)/sizeof(unsigned)));
 381     }
 382   } else if (HintType == ARMRI::RegPairOdd) {
 383     if (isPhysicalRegister(HintReg) && getRegisterPairOdd(HintReg, MF) == 0)
 384       // It's no longer possible to fulfill this hint. Return the default
 385       // allocation order.
 386       return std::make_pair(RC->allocation_order_begin(MF),
 387                             RC->allocation_order_end(MF));
 388
 389     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 390       if (!STI.isR9Reserved())
 391         return std::make_pair(GPROdd1,
 392                               GPROdd1 + (sizeof(GPROdd1)/sizeof(unsigned)));
 393       else
 394         return std::make_pair(GPROdd4,
 395                               GPROdd4 + (sizeof(GPROdd4)/sizeof(unsigned)));
 396     } else if (FramePtr == ARM::R7) {
 397       if (!STI.isR9Reserved())
 398         return std::make_pair(GPROdd2,
 399                               GPROdd2 + (sizeof(GPROdd2)/sizeof(unsigned)));
 400       else
 401         return std::make_pair(GPROdd5,
 402                               GPROdd5 + (sizeof(GPROdd5)/sizeof(unsigned)));
 403     } else { // FramePtr == ARM::R11
 404       if (!STI.isR9Reserved())
 405         return std::make_pair(GPROdd3,
 406                               GPROdd3 + (sizeof(GPROdd3)/sizeof(unsigned)));
 407       else
 408         return std::make_pair(GPROdd6,
 409                               GPROdd6 + (sizeof(GPROdd6)/sizeof(unsigned)));
 410     }
 411   }
 412   return std::make_pair(RC->allocation_order_begin(MF),
 413                         RC->allocation_order_end(MF));
 414 }
 415
 416 /// ResolveRegAllocHint - Resolves the specified register allocation hint
 417 /// to a physical register. Returns the physical register if it is successful.
 418 unsigned
 419 ARMBaseRegisterInfo::ResolveRegAllocHint(unsigned Type, unsigned Reg,
 420                                          const MachineFunction &MF) const {
 421   if (Reg == 0 || !isPhysicalRegister(Reg))
 422     return 0;
 423   if (Type == 0)
 424     return Reg;
 425   else if (Type == (unsigned)ARMRI::RegPairOdd)
 426     // Odd register.
 427     return getRegisterPairOdd(Reg, MF);
 428   else if (Type == (unsigned)ARMRI::RegPairEven)
 429     // Even register.
 430     return getRegisterPairEven(Reg, MF);
 431   return 0;
 432 }
 433
 434 void
 435 ARMBaseRegisterInfo::UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
 436                                         MachineFunction &MF) const {
 437   MachineRegisterInfo *MRI = &MF.getRegInfo();
 438   std::pair<unsigned, unsigned> Hint = MRI->getRegAllocationHint(Reg);
 439   if ((Hint.first == (unsigned)ARMRI::RegPairOdd ||
 440        Hint.first == (unsigned)ARMRI::RegPairEven) &&
 441       Hint.second && TargetRegisterInfo::isVirtualRegister(Hint.second)) {
 442     // If 'Reg' is one of the even / odd register pair and it's now changed
 443     // (e.g. coalesced) into a different register. The other register of the
 444     // pair allocation hint must be updated to reflect the relationship
 445     // change.
 446     unsigned OtherReg = Hint.second;
 447     Hint = MRI->getRegAllocationHint(OtherReg);
 448     if (Hint.second == Reg)
 449       // Make sure the pair has not already divorced.
 450       MRI->setRegAllocationHint(OtherReg, Hint.first, NewReg);
 451   }
 452 }
 453
 454 /// hasFP - Return true if the specified function should have a dedicated frame
 455 /// pointer register.  This is true if the function has variable sized allocas
 456 /// or if frame pointer elimination is disabled.
 457 ///
 458 bool ARMBaseRegisterInfo::hasFP(const MachineFunction &MF) const {
 459   const MachineFrameInfo *MFI = MF.getFrameInfo();
 460   return (NoFramePointerElim ||
 461           MFI->hasVarSizedObjects() ||
 462           MFI->isFrameAddressTaken());
 463 }
 464
 465 static unsigned estimateStackSize(MachineFunction &MF, MachineFrameInfo *MFI) {
 466   const MachineFrameInfo *FFI = MF.getFrameInfo();
 467   int Offset = 0;
 468   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
 469     int FixedOff = -FFI->getObjectOffset(i);
 470     if (FixedOff > Offset) Offset = FixedOff;
 471   }
 472   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
 473     if (FFI->isDeadObjectIndex(i))
 474       continue;
 475     Offset += FFI->getObjectSize(i);
 476     unsigned Align = FFI->getObjectAlignment(i);
 477     // Adjust to alignment boundary
 478     Offset = (Offset+Align-1)/Align*Align;
 479   }
 480   return (unsigned)Offset;
 481 }
 482
 483 void
 484 ARMBaseRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
 485                                                           RegScavenger *RS) const {
 486   // This tells PEI to spill the FP as if it is any other callee-save register
 487   // to take advantage the eliminateFrameIndex machinery. This also ensures it
 488   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
 489   // to combine multiple loads / stores.
 490   bool CanEliminateFrame = true;
 491   bool CS1Spilled = false;
 492   bool LRSpilled = false;
 493   unsigned NumGPRSpills = 0;
 494   SmallVector<unsigned, 4> UnspilledCS1GPRs;
 495   SmallVector<unsigned, 4> UnspilledCS2GPRs;
 496   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 497
 498   // Don't spill FP if the frame can be eliminated. This is determined
 499   // by scanning the callee-save registers to see if any is used.
 500   const unsigned *CSRegs = getCalleeSavedRegs();
 501   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
 502   for (unsigned i = 0; CSRegs[i]; ++i) {
 503     unsigned Reg = CSRegs[i];
 504     bool Spilled = false;
 505     if (MF.getRegInfo().isPhysRegUsed(Reg)) {
 506       AFI->setCSRegisterIsSpilled(Reg);
 507       Spilled = true;
 508       CanEliminateFrame = false;
 509     } else {
 510       // Check alias registers too.
 511       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
 512         if (MF.getRegInfo().isPhysRegUsed(*Aliases)) {
 513           Spilled = true;
 514           CanEliminateFrame = false;
 515         }
 516       }
 517     }
 518
 519     if (CSRegClasses[i] == &ARM::GPRRegClass) {
 520       if (Spilled) {
 521         NumGPRSpills++;
 522
 523         if (!STI.isTargetDarwin()) {
 524           if (Reg == ARM::LR)
 525             LRSpilled = true;
 526           CS1Spilled = true;
 527           continue;
 528         }
 529
 530         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
 531         switch (Reg) {
 532         case ARM::LR:
 533           LRSpilled = true;
 534           // Fallthrough
 535         case ARM::R4:
 536         case ARM::R5:
 537         case ARM::R6:
 538         case ARM::R7:
 539           CS1Spilled = true;
 540           break;
 541         default:
 542           break;
 543         }
 544       } else {
 545         if (!STI.isTargetDarwin()) {
 546           UnspilledCS1GPRs.push_back(Reg);
 547           continue;
 548         }
 549
 550         switch (Reg) {
 551         case ARM::R4:
 552         case ARM::R5:
 553         case ARM::R6:
 554         case ARM::R7:
 555         case ARM::LR:
 556           UnspilledCS1GPRs.push_back(Reg);
 557           break;
 558         default:
 559           UnspilledCS2GPRs.push_back(Reg);
 560           break;
 561         }
 562       }
 563     }
 564   }
 565
 566   bool ForceLRSpill = false;
 567   if (!LRSpilled && AFI->isThumbFunction()) {
 568     unsigned FnSize = TII.GetFunctionSizeInBytes(MF);
 569     // Force LR to be spilled if the Thumb function size is > 2048. This enables
 570     // use of BL to implement far jump. If it turns out that it's not needed
 571     // then the branch fix up path will undo it.
 572     if (FnSize >= (1 << 11)) {
 573       CanEliminateFrame = false;
 574       ForceLRSpill = true;
 575     }
 576   }
 577
 578   bool ExtraCSSpill = false;
 579   if (!CanEliminateFrame || hasFP(MF)) {
 580     AFI->setHasStackFrame(true);
 581
 582     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
 583     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
 584     if (!LRSpilled && CS1Spilled) {
 585       MF.getRegInfo().setPhysRegUsed(ARM::LR);
 586       AFI->setCSRegisterIsSpilled(ARM::LR);
 587       NumGPRSpills++;
 588       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
 589                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
 590       ForceLRSpill = false;
 591       ExtraCSSpill = true;
 592     }
 593
 594     // Darwin ABI requires FP to point to the stack slot that contains the
 595     // previous FP.
 596     if (STI.isTargetDarwin() || hasFP(MF)) {
 597       MF.getRegInfo().setPhysRegUsed(FramePtr);
 598       NumGPRSpills++;
 599     }
 600
 601     // If stack and double are 8-byte aligned and we are spilling an odd number
 602     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
 603     // the integer and double callee save areas.
 604     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
 605     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
 606       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
 607         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
 608           unsigned Reg = UnspilledCS1GPRs[i];
 609           // Don't spiil high register if the function is thumb
 610           if (!AFI->isThumbFunction() ||
 611               isARMLowRegister(Reg) || Reg == ARM::LR) {
 612             MF.getRegInfo().setPhysRegUsed(Reg);
 613             AFI->setCSRegisterIsSpilled(Reg);
 614             if (!isReservedReg(MF, Reg))
 615               ExtraCSSpill = true;
 616             break;
 617           }
 618         }
 619       } else if (!UnspilledCS2GPRs.empty() &&
 620                  !AFI->isThumbFunction()) {
 621         unsigned Reg = UnspilledCS2GPRs.front();
 622         MF.getRegInfo().setPhysRegUsed(Reg);
 623         AFI->setCSRegisterIsSpilled(Reg);
 624         if (!isReservedReg(MF, Reg))
 625           ExtraCSSpill = true;
 626       }
 627     }
 628
 629     // Estimate if we might need to scavenge a register at some point in order
 630     // to materialize a stack offset. If so, either spill one additional
 631     // callee-saved register or reserve a special spill slot to facilitate
 632     // register scavenging.
 633     if (RS && !ExtraCSSpill && !AFI->isThumbFunction()) {
 634       MachineFrameInfo  *MFI = MF.getFrameInfo();
 635       unsigned Size = estimateStackSize(MF, MFI);
 636       unsigned Limit = (1 << 12) - 1;
 637       for (MachineFunction::iterator BB = MF.begin(),E = MF.end();BB != E; ++BB)
 638         for (MachineBasicBlock::iterator I= BB->begin(); I != BB->end(); ++I) {
 639           for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i)
 640             if (I->getOperand(i).isFI()) {
 641               unsigned Opcode = I->getOpcode();
 642               const TargetInstrDesc &Desc = TII.get(Opcode);
 643               unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 644               if (AddrMode == ARMII::AddrMode3) {
 645                 Limit = (1 << 8) - 1;
 646                 goto DoneEstimating;
 647               } else if (AddrMode == ARMII::AddrMode5) {
 648                 unsigned ThisLimit = ((1 << 8) - 1) * 4;
 649                 if (ThisLimit < Limit)
 650                   Limit = ThisLimit;
 651               }
 652             }
 653         }
 654     DoneEstimating:
 655       if (Size >= Limit) {
 656         // If any non-reserved CS register isn't spilled, just spill one or two
 657         // extra. That should take care of it!
 658         unsigned NumExtras = TargetAlign / 4;
 659         SmallVector<unsigned, 2> Extras;
 660         while (NumExtras && !UnspilledCS1GPRs.empty()) {
 661           unsigned Reg = UnspilledCS1GPRs.back();
 662           UnspilledCS1GPRs.pop_back();
 663           if (!isReservedReg(MF, Reg)) {
 664             Extras.push_back(Reg);
 665             NumExtras--;
 666           }
 667         }
 668         while (NumExtras && !UnspilledCS2GPRs.empty()) {
 669           unsigned Reg = UnspilledCS2GPRs.back();
 670           UnspilledCS2GPRs.pop_back();
 671           if (!isReservedReg(MF, Reg)) {
 672             Extras.push_back(Reg);
 673             NumExtras--;
 674           }
 675         }
 676         if (Extras.size() && NumExtras == 0) {
 677           for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
 678             MF.getRegInfo().setPhysRegUsed(Extras[i]);
 679             AFI->setCSRegisterIsSpilled(Extras[i]);
 680           }
 681         } else {
 682           // Reserve a slot closest to SP or frame pointer.
 683           const TargetRegisterClass *RC = &ARM::GPRRegClass;
 684           RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
 685                                                            RC->getAlignment()));
 686         }
 687       }
 688     }
 689   }
 690
 691   if (ForceLRSpill) {
 692     MF.getRegInfo().setPhysRegUsed(ARM::LR);
 693     AFI->setCSRegisterIsSpilled(ARM::LR);
 694     AFI->setLRIsSpilledForFarJump(true);
 695   }
 696 }
 697
 698 unsigned ARMBaseRegisterInfo::getRARegister() const {
 699   return ARM::LR;
 700 }
 701
 702 unsigned ARMBaseRegisterInfo::getFrameRegister(MachineFunction &MF) const {
 703   if (STI.isTargetDarwin() || hasFP(MF))
 704     return FramePtr;
 705   return ARM::SP;
 706 }
 707
 708 unsigned ARMBaseRegisterInfo::getEHExceptionRegister() const {
 709   assert(0 && "What is the exception register");
 710   return 0;
 711 }
 712
 713 unsigned ARMBaseRegisterInfo::getEHHandlerRegister() const {
 714   assert(0 && "What is the exception handler register");
 715   return 0;
 716 }
 717
 718 int ARMBaseRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 719   return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 720 }
 721
 722 unsigned ARMBaseRegisterInfo::getRegisterPairEven(unsigned Reg,
 723                                                const MachineFunction &MF) const {
 724   switch (Reg) {
 725   default: break;
 726   // Return 0 if either register of the pair is a special register.
 727   // So no R12, etc.
 728   case ARM::R1:
 729     return ARM::R0;
 730   case ARM::R3:
 731     // FIXME!
 732     return STI.isThumb() ? 0 : ARM::R2;
 733   case ARM::R5:
 734     return ARM::R4;
 735   case ARM::R7:
 736     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R6;
 737   case ARM::R9:
 738     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R8;
 739   case ARM::R11:
 740     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R10;
 741
 742   case ARM::S1:
 743     return ARM::S0;
 744   case ARM::S3:
 745     return ARM::S2;
 746   case ARM::S5:
 747     return ARM::S4;
 748   case ARM::S7:
 749     return ARM::S6;
 750   case ARM::S9:
 751     return ARM::S8;
 752   case ARM::S11:
 753     return ARM::S10;
 754   case ARM::S13:
 755     return ARM::S12;
 756   case ARM::S15:
 757     return ARM::S14;
 758   case ARM::S17:
 759     return ARM::S16;
 760   case ARM::S19:
 761     return ARM::S18;
 762   case ARM::S21:
 763     return ARM::S20;
 764   case ARM::S23:
 765     return ARM::S22;
 766   case ARM::S25:
 767     return ARM::S24;
 768   case ARM::S27:
 769     return ARM::S26;
 770   case ARM::S29:
 771     return ARM::S28;
 772   case ARM::S31:
 773     return ARM::S30;
 774
 775   case ARM::D1:
 776     return ARM::D0;
 777   case ARM::D3:
 778     return ARM::D2;
 779   case ARM::D5:
 780     return ARM::D4;
 781   case ARM::D7:
 782     return ARM::D6;
 783   case ARM::D9:
 784     return ARM::D8;
 785   case ARM::D11:
 786     return ARM::D10;
 787   case ARM::D13:
 788     return ARM::D12;
 789   case ARM::D15:
 790     return ARM::D14;
 791   }
 792
 793   return 0;
 794 }
 795
 796 unsigned ARMBaseRegisterInfo::getRegisterPairOdd(unsigned Reg,
 797                                              const MachineFunction &MF) const {
 798   switch (Reg) {
 799   default: break;
 800   // Return 0 if either register of the pair is a special register.
 801   // So no R12, etc.
 802   case ARM::R0:
 803     return ARM::R1;
 804   case ARM::R2:
 805     // FIXME!
 806     return STI.isThumb() ? 0 : ARM::R3;
 807   case ARM::R4:
 808     return ARM::R5;
 809   case ARM::R6:
 810     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R7;
 811   case ARM::R8:
 812     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R9;
 813   case ARM::R10:
 814     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R11;
 815
 816   case ARM::S0:
 817     return ARM::S1;
 818   case ARM::S2:
 819     return ARM::S3;
 820   case ARM::S4:
 821     return ARM::S5;
 822   case ARM::S6:
 823     return ARM::S7;
 824   case ARM::S8:
 825     return ARM::S9;
 826   case ARM::S10:
 827     return ARM::S11;
 828   case ARM::S12:
 829     return ARM::S13;
 830   case ARM::S14:
 831     return ARM::S15;
 832   case ARM::S16:
 833     return ARM::S17;
 834   case ARM::S18:
 835     return ARM::S19;
 836   case ARM::S20:
 837     return ARM::S21;
 838   case ARM::S22:
 839     return ARM::S23;
 840   case ARM::S24:
 841     return ARM::S25;
 842   case ARM::S26:
 843     return ARM::S27;
 844   case ARM::S28:
 845     return ARM::S29;
 846   case ARM::S30:
 847     return ARM::S31;
 848
 849   case ARM::D0:
 850     return ARM::D1;
 851   case ARM::D2:
 852     return ARM::D3;
 853   case ARM::D4:
 854     return ARM::D5;
 855   case ARM::D6:
 856     return ARM::D7;
 857   case ARM::D8:
 858     return ARM::D9;
 859   case ARM::D10:
 860     return ARM::D11;
 861   case ARM::D12:
 862     return ARM::D13;
 863   case ARM::D14:
 864     return ARM::D15;
 865   }
 866
 867   return 0;
 868 }
 869
 870
 871 static inline
 872 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
 873   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
 874 }
 875
 876 static inline
 877 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
 878   return MIB.addReg(0);
 879 }
 880
 881 /// emitLoadConstPool - Emits a load from constpool to materialize the
 882 /// specified immediate.
 883 void ARMBaseRegisterInfo::
 884 emitLoadConstPool(MachineBasicBlock &MBB,
 885                   MachineBasicBlock::iterator &MBBI,
 886                   DebugLoc dl,
 887                   unsigned DestReg, int Val,
 888                   ARMCC::CondCodes Pred,
 889                   unsigned PredReg) const {
 890   MachineFunction &MF = *MBB.getParent();
 891   MachineConstantPool *ConstantPool = MF.getConstantPool();
 892   Constant *C = ConstantInt::get(Type::Int32Ty, Val);
 893   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
 894
 895   BuildMI(MBB, MBBI, dl, TII.get(ARM::LDRcp), DestReg)
 896     .addConstantPoolIndex(Idx)
 897     .addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 898 }
 899
 900 bool ARMBaseRegisterInfo::
 901 requiresRegisterScavenging(const MachineFunction &MF) const {
 902   return true;
 903 }
 904
 905 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
 906 // not required, we reserve argument space for call sites in the function
 907 // immediately on entry to the current function. This eliminates the need for
 908 // add/sub sp brackets around call sites. Returns true if the call frame is
 909 // included as part of the stack frame.
 910 bool ARMBaseRegisterInfo::
 911 hasReservedCallFrame(MachineFunction &MF) const {
 912   const MachineFrameInfo *FFI = MF.getFrameInfo();
 913   unsigned CFSize = FFI->getMaxCallFrameSize();
 914   // It's not always a good idea to include the call frame as part of the
 915   // stack frame. ARM (especially Thumb) has small immediate offset to
 916   // address the stack frame. So a large call frame can cause poor codegen
 917   // and may even makes it impossible to scavenge a register.
 918   if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
 919     return false;
 920
 921   return !MF.getFrameInfo()->hasVarSizedObjects();
 922 }
 923
 924 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 925 /// a destreg = basereg + immediate in ARM code.
 926 static
 927 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 928                              MachineBasicBlock::iterator &MBBI,
 929                              unsigned DestReg, unsigned BaseReg, int NumBytes,
 930                              ARMCC::CondCodes Pred, unsigned PredReg,
 931                              const ARMBaseInstrInfo &TII,
 932                              DebugLoc dl) {
 933   bool isSub = NumBytes < 0;
 934   if (isSub) NumBytes = -NumBytes;
 935
 936   while (NumBytes) {
 937     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 938     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 939     assert(ThisVal && "Didn't extract field correctly");
 940
 941     // We will handle these bits from offset, clear them.
 942     NumBytes &= ~ThisVal;
 943
 944     // Get the properly encoded SOImmVal field.
 945     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 946     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 947
 948     // Build the new ADD / SUB.
 949     BuildMI(MBB, MBBI, dl, TII.get(TII.getOpcode(isSub ? ARMII::SUBri : ARMII::ADDri)), DestReg)
 950       .addReg(BaseReg, RegState::Kill).addImm(SOImmVal)
 951       .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 952     BaseReg = DestReg;
 953   }
 954 }
 955
 956 static void
 957 emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 958              const ARMBaseInstrInfo &TII, DebugLoc dl,
 959              int NumBytes,
 960              ARMCC::CondCodes Pred = ARMCC::AL, unsigned PredReg = 0) {
 961   emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes,
 962                           Pred, PredReg, TII, dl);
 963 }
 964
 965 void ARMBaseRegisterInfo::
 966 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 967                               MachineBasicBlock::iterator I) const {
 968   if (!hasReservedCallFrame(MF)) {
 969     // If we have alloca, convert as follows:
 970     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 971     // ADJCALLSTACKUP   -> add, sp, sp, amount
 972     MachineInstr *Old = I;
 973     DebugLoc dl = Old->getDebugLoc();
 974     unsigned Amount = Old->getOperand(0).getImm();
 975     if (Amount != 0) {
 976       // We need to keep the stack aligned properly.  To do this, we round the
 977       // amount of space needed for the outgoing arguments up to the next
 978       // alignment boundary.
 979       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 980       Amount = (Amount+Align-1)/Align*Align;
 981
 982       // Replace the pseudo instruction with a new instruction...
 983       unsigned Opc = Old->getOpcode();
 984       ARMCC::CondCodes Pred = (ARMCC::CondCodes)Old->getOperand(1).getImm();
 985       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 986         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
 987         unsigned PredReg = Old->getOperand(2).getReg();
 988         emitSPUpdate(MBB, I, TII, dl, -Amount, Pred, PredReg);
 989       } else {
 990         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
 991         unsigned PredReg = Old->getOperand(3).getReg();
 992         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 993         emitSPUpdate(MBB, I, TII, dl, Amount, Pred, PredReg);
 994       }
 995     }
 996   }
 997   MBB.erase(I);
 998 }
 999
1000 /// findScratchRegister - Find a 'free' ARM register. If register scavenger
1001 /// is not being used, R12 is available. Otherwise, try for a call-clobbered
1002 /// register first and then a spilled callee-saved register if that fails.
1003 static
1004 unsigned findScratchRegister(RegScavenger *RS, const TargetRegisterClass *RC,
1005                              ARMFunctionInfo *AFI) {
1006   unsigned Reg = RS ? RS->FindUnusedReg(RC, true) : (unsigned) ARM::R12;
1007   assert (!AFI->isThumbFunction());
1008   if (Reg == 0)
1009     // Try a already spilled CS register.
1010     Reg = RS->FindUnusedReg(RC, AFI->getSpilledCSRegisters());
1011
1012   return Reg;
1013 }
1014
1015 void ARMBaseRegisterInfo::
1016 eliminateFrameIndex(MachineBasicBlock::iterator II,
1017                     int SPAdj, RegScavenger *RS) const{
1018   unsigned i = 0;
1019   MachineInstr &MI = *II;
1020   MachineBasicBlock &MBB = *MI.getParent();
1021   MachineFunction &MF = *MBB.getParent();
1022   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1023   DebugLoc dl = MI.getDebugLoc();
1024
1025   while (!MI.getOperand(i).isFI()) {
1026     ++i;
1027     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1028   }
1029
1030   unsigned FrameReg = ARM::SP;
1031   int FrameIndex = MI.getOperand(i).getIndex();
1032   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1033                MF.getFrameInfo()->getStackSize() + SPAdj;
1034
1035   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
1036     Offset -= AFI->getGPRCalleeSavedArea1Offset();
1037   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
1038     Offset -= AFI->getGPRCalleeSavedArea2Offset();
1039   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
1040     Offset -= AFI->getDPRCalleeSavedAreaOffset();
1041   else if (hasFP(MF)) {
1042     assert(SPAdj == 0 && "Unexpected");
1043     // There is alloca()'s in this function, must reference off the frame
1044     // pointer instead.
1045     FrameReg = getFrameRegister(MF);
1046     Offset -= AFI->getFramePtrSpillOffset();
1047   }
1048
1049   unsigned Opcode = MI.getOpcode();
1050   const TargetInstrDesc &Desc = MI.getDesc();
1051   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1052   bool isSub = false;
1053
1054   // Memory operands in inline assembly always use AddrMode2.
1055   if (Opcode == ARM::INLINEASM)
1056     AddrMode = ARMII::AddrMode2;
1057
1058   if (Opcode == getOpcode(ARMII::ADDri)) {
1059     Offset += MI.getOperand(i+1).getImm();
1060     if (Offset == 0) {
1061       // Turn it into a move.
1062       MI.setDesc(TII.get(getOpcode(ARMII::MOVr)));
1063       MI.getOperand(i).ChangeToRegister(FrameReg, false);
1064       MI.RemoveOperand(i+1);
1065       return;
1066     } else if (Offset < 0) {
1067       Offset = -Offset;
1068       isSub = true;
1069       MI.setDesc(TII.get(getOpcode(ARMII::SUBri)));
1070     }
1071
1072     // Common case: small offset, fits into instruction.
1073     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
1074     if (ImmedOffset != -1) {
1075       // Replace the FrameIndex with sp / fp
1076       MI.getOperand(i).ChangeToRegister(FrameReg, false);
1077       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
1078       return;
1079     }
1080
1081     // Otherwise, we fallback to common code below to form the imm offset with
1082     // a sequence of ADDri instructions.  First though, pull as much of the imm
1083     // into this ADDri as possible.
1084     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1085     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1086
1087     // We will handle these bits from offset, clear them.
1088     Offset &= ~ThisImmVal;
1089
1090     // Get the properly encoded SOImmVal field.
1091     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
1092     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
1093     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
1094   } else {
1095     unsigned ImmIdx = 0;
1096     int InstrOffs = 0;
1097     unsigned NumBits = 0;
1098     unsigned Scale = 1;
1099     switch (AddrMode) {
1100     case ARMII::AddrMode2: {
1101       ImmIdx = i+2;
1102       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1103       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1104         InstrOffs *= -1;
1105       NumBits = 12;
1106       break;
1107     }
1108     case ARMII::AddrMode3: {
1109       ImmIdx = i+2;
1110       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1111       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1112         InstrOffs *= -1;
1113       NumBits = 8;
1114       break;
1115     }
1116     case ARMII::AddrMode5: {
1117       ImmIdx = i+1;
1118       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1119       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1120         InstrOffs *= -1;
1121       NumBits = 8;
1122       Scale = 4;
1123       break;
1124     }
1125     default:
1126       LLVM_UNREACHABLE("Unsupported addressing mode!");
1127       break;
1128     }
1129
1130     Offset += InstrOffs * Scale;
1131     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1132     if (Offset < 0) {
1133       Offset = -Offset;
1134       isSub = true;
1135     }
1136
1137     // Common case: small offset, fits into instruction.
1138     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1139     int ImmedOffset = Offset / Scale;
1140     unsigned Mask = (1 << NumBits) - 1;
1141     if ((unsigned)Offset <= Mask * Scale) {
1142       // Replace the FrameIndex with sp
1143       MI.getOperand(i).ChangeToRegister(FrameReg, false);
1144       if (isSub)
1145         ImmedOffset |= 1 << NumBits;
1146       ImmOp.ChangeToImmediate(ImmedOffset);
1147       return;
1148     }
1149
1150     // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1151     ImmedOffset = ImmedOffset & Mask;
1152     if (isSub)
1153       ImmedOffset |= 1 << NumBits;
1154     ImmOp.ChangeToImmediate(ImmedOffset);
1155     Offset &= ~(Mask*Scale);
1156   }
1157
1158   // If we get here, the immediate doesn't fit into the instruction.  We folded
1159   // as much as possible above, handle the rest, providing a register that is
1160   // SP+LargeImm.
1161   assert(Offset && "This code isn't needed if offset already handled!");
1162
1163   // Insert a set of r12 with the full address: r12 = sp + offset
1164   // If the offset we have is too large to fit into the instruction, we need
1165   // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
1166   // out of 'Offset'.
1167   unsigned ScratchReg = findScratchRegister(RS, &ARM::GPRRegClass, AFI);
1168   if (ScratchReg == 0)
1169     // No register is "free". Scavenge a register.
1170     ScratchReg = RS->scavengeRegister(&ARM::GPRRegClass, II, SPAdj);
1171   int PIdx = MI.findFirstPredOperandIdx();
1172   ARMCC::CondCodes Pred = (PIdx == -1)
1173     ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
1174   unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
1175   emitARMRegPlusImmediate(MBB, II, ScratchReg, FrameReg,
1176                           isSub ? -Offset : Offset, Pred, PredReg, TII, dl);
1177   MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
1178 }
1179
1180 /// Move iterator pass the next bunch of callee save load / store ops for
1181 /// the particular spill area (1: integer area 1, 2: integer area 2,
1182 /// 3: fp area, 0: don't care).
1183 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1184                                    MachineBasicBlock::iterator &MBBI,
1185                                    int Opc, unsigned Area,
1186                                    const ARMSubtarget &STI) {
1187   while (MBBI != MBB.end() &&
1188          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFI()) {
1189     if (Area != 0) {
1190       bool Done = false;
1191       unsigned Category = 0;
1192       switch (MBBI->getOperand(0).getReg()) {
1193       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1194       case ARM::LR:
1195         Category = 1;
1196         break;
1197       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1198         Category = STI.isTargetDarwin() ? 2 : 1;
1199         break;
1200       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1201       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1202         Category = 3;
1203         break;
1204       default:
1205         Done = true;
1206         break;
1207       }
1208       if (Done || Category != Area)
1209         break;
1210     }
1211
1212     ++MBBI;
1213   }
1214 }
1215
1216 void ARMBaseRegisterInfo::
1217 emitPrologue(MachineFunction &MF) const {
1218   MachineBasicBlock &MBB = MF.front();
1219   MachineBasicBlock::iterator MBBI = MBB.begin();
1220   MachineFrameInfo  *MFI = MF.getFrameInfo();
1221   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1222   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1223   unsigned NumBytes = MFI->getStackSize();
1224   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1225   DebugLoc dl = (MBBI != MBB.end() ?
1226                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
1227
1228   // Determine the sizes of each callee-save spill areas and record which frame
1229   // belongs to which callee-save spill areas.
1230   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1231   int FramePtrSpillFI = 0;
1232
1233   if (VARegSaveSize)
1234     emitSPUpdate(MBB, MBBI, TII, dl, -VARegSaveSize);
1235
1236   if (!AFI->hasStackFrame()) {
1237     if (NumBytes != 0)
1238       emitSPUpdate(MBB, MBBI, TII, dl, -NumBytes);
1239     return;
1240   }
1241
1242   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1243     unsigned Reg = CSI[i].getReg();
1244     int FI = CSI[i].getFrameIdx();
1245     switch (Reg) {
1246     case ARM::R4:
1247     case ARM::R5:
1248     case ARM::R6:
1249     case ARM::R7:
1250     case ARM::LR:
1251       if (Reg == FramePtr)
1252         FramePtrSpillFI = FI;
1253       AFI->addGPRCalleeSavedArea1Frame(FI);
1254       GPRCS1Size += 4;
1255       break;
1256     case ARM::R8:
1257     case ARM::R9:
1258     case ARM::R10:
1259     case ARM::R11:
1260       if (Reg == FramePtr)
1261         FramePtrSpillFI = FI;
1262       if (STI.isTargetDarwin()) {
1263         AFI->addGPRCalleeSavedArea2Frame(FI);
1264         GPRCS2Size += 4;
1265       } else {
1266         AFI->addGPRCalleeSavedArea1Frame(FI);
1267         GPRCS1Size += 4;
1268       }
1269       break;
1270     default:
1271       AFI->addDPRCalleeSavedAreaFrame(FI);
1272       DPRCSSize += 8;
1273     }
1274   }
1275
1276   // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1277   emitSPUpdate(MBB, MBBI, TII, dl, -GPRCS1Size);
1278   movePastCSLoadStoreOps(MBB, MBBI, getOpcode(ARMII::STR), 1, STI);
1279
1280   // Darwin ABI requires FP to point to the stack slot that contains the
1281   // previous FP.
1282   if (STI.isTargetDarwin() || hasFP(MF)) {
1283     MachineInstrBuilder MIB =
1284       BuildMI(MBB, MBBI, dl, TII.get(getOpcode(ARMII::ADDri)), FramePtr)
1285       .addFrameIndex(FramePtrSpillFI).addImm(0);
1286     AddDefaultCC(AddDefaultPred(MIB));
1287   }
1288
1289   // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1290   emitSPUpdate(MBB, MBBI, TII, dl, -GPRCS2Size);
1291
1292   // Build the new SUBri to adjust SP for FP callee-save spill area.
1293   movePastCSLoadStoreOps(MBB, MBBI, getOpcode(ARMII::STR), 2, STI);
1294   emitSPUpdate(MBB, MBBI, TII, dl, -DPRCSSize);
1295
1296   // Determine starting offsets of spill areas.
1297   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1298   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1299   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1300   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1301   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1302   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1303   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1304
1305   NumBytes = DPRCSOffset;
1306   if (NumBytes) {
1307     // Insert it after all the callee-save spills.
1308     movePastCSLoadStoreOps(MBB, MBBI, getOpcode(ARMII::FSTD), 3, STI);
1309     emitSPUpdate(MBB, MBBI, TII, dl, -NumBytes);
1310   }
1311
1312   if (STI.isTargetELF() && hasFP(MF)) {
1313     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1314                              AFI->getFramePtrSpillOffset());
1315   }
1316
1317   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1318   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1319   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1320 }
1321
1322 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1323   for (unsigned i = 0; CSRegs[i]; ++i)
1324     if (Reg == CSRegs[i])
1325       return true;
1326   return false;
1327 }
1328
1329 static bool isCSRestore(MachineInstr *MI,
1330                         const ARMBaseInstrInfo &TII,
1331                         const unsigned *CSRegs) {
1332   return ((MI->getOpcode() == (int)TII.getOpcode(ARMII::FLDD) ||
1333            MI->getOpcode() == (int)TII.getOpcode(ARMII::LDR)) &&
1334           MI->getOperand(1).isFI() &&
1335           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1336 }
1337
1338 void ARMBaseRegisterInfo::
1339 emitEpilogue(MachineFunction &MF,
1340              MachineBasicBlock &MBB) const {
1341   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1342   assert(MBBI->getOpcode() == (int)getOpcode(ARMII::BX_RET) &&
1343          "Can only insert epilog into returning blocks");
1344   DebugLoc dl = MBBI->getDebugLoc();
1345   MachineFrameInfo *MFI = MF.getFrameInfo();
1346   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1347   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1348   int NumBytes = (int)MFI->getStackSize();
1349
1350   if (!AFI->hasStackFrame()) {
1351     if (NumBytes != 0)
1352       emitSPUpdate(MBB, MBBI, TII, dl, NumBytes);
1353   } else {
1354     // Unwind MBBI to point to first LDR / FLDD.
1355     const unsigned *CSRegs = getCalleeSavedRegs();
1356     if (MBBI != MBB.begin()) {
1357       do
1358         --MBBI;
1359       while (MBBI != MBB.begin() && isCSRestore(MBBI, TII, CSRegs));
1360       if (!isCSRestore(MBBI, TII, CSRegs))
1361         ++MBBI;
1362     }
1363
1364     // Move SP to start of FP callee save spill area.
1365     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1366                  AFI->getGPRCalleeSavedArea2Size() +
1367                  AFI->getDPRCalleeSavedAreaSize());
1368
1369     // Darwin ABI requires FP to point to the stack slot that contains the
1370     // previous FP.
1371     if ((STI.isTargetDarwin() && NumBytes) || hasFP(MF)) {
1372       NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1373       // Reset SP based on frame pointer only if the stack frame extends beyond
1374       // frame pointer stack slot or target is ELF and the function has FP.
1375       if (AFI->getGPRCalleeSavedArea2Size() ||
1376           AFI->getDPRCalleeSavedAreaSize()  ||
1377           AFI->getDPRCalleeSavedAreaOffset()||
1378           hasFP(MF)) {
1379         if (NumBytes)
1380           BuildMI(MBB, MBBI, dl, TII.get(getOpcode(ARMII::SUBri)), ARM::SP).addReg(FramePtr)
1381             .addImm(NumBytes)
1382             .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1383         else
1384           BuildMI(MBB, MBBI, dl, TII.get(getOpcode(ARMII::MOVr)), ARM::SP).addReg(FramePtr)
1385             .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1386       }
1387     } else if (NumBytes) {
1388       emitSPUpdate(MBB, MBBI, TII, dl, NumBytes);
1389     }
1390
1391     // Move SP to start of integer callee save spill area 2.
1392     movePastCSLoadStoreOps(MBB, MBBI, getOpcode(ARMII::FLDD), 3, STI);
1393     emitSPUpdate(MBB, MBBI, TII, dl, AFI->getDPRCalleeSavedAreaSize());
1394
1395     // Move SP to start of integer callee save spill area 1.
1396     movePastCSLoadStoreOps(MBB, MBBI, getOpcode(ARMII::LDR), 2, STI);
1397     emitSPUpdate(MBB, MBBI, TII, dl, AFI->getGPRCalleeSavedArea2Size());
1398
1399     // Move SP to SP upon entry to the function.
1400     movePastCSLoadStoreOps(MBB, MBBI, getOpcode(ARMII::LDR), 1, STI);
1401     emitSPUpdate(MBB, MBBI, TII, dl, AFI->getGPRCalleeSavedArea1Size());
1402   }
1403
1404   if (VARegSaveSize)
1405     emitSPUpdate(MBB, MBBI, TII, dl, VARegSaveSize);
1406
1407 }
1408
1409 #include "ARMGenRegisterInfo.inc"