lib/Target/ARM/ARMBaseInstrInfo.h

   1 //===- ARMBaseInstrInfo.h - ARM Base Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef ARMBASEINSTRUCTIONINFO_H
  15 #define ARMBASEINSTRUCTIONINFO_H
  16
  17 #include "ARM.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/Target/TargetInstrInfo.h"
  20
  21 namespace llvm {
  22   class ARMSubtarget;
  23   class ARMBaseRegisterInfo;
  24
  25 /// ARMII - This namespace holds all of the target specific flags that
  26 /// instruction info tracks.
  27 ///
  28 namespace ARMII {
  29   enum {
  30     //===------------------------------------------------------------------===//
  31     // Instruction Flags.
  32
  33     //===------------------------------------------------------------------===//
  34     // This four-bit field describes the addressing mode used.
  35
  36     AddrModeMask  = 0xf,
  37     AddrModeNone    = 0,
  38     AddrMode1       = 1,
  39     AddrMode2       = 2,
  40     AddrMode3       = 3,
  41     AddrMode4       = 4,
  42     AddrMode5       = 5,
  43     AddrMode6       = 6,
  44     AddrModeT1_1    = 7,
  45     AddrModeT1_2    = 8,
  46     AddrModeT1_4    = 9,
  47     AddrModeT1_s    = 10, // i8 * 4 for pc and sp relative data
  48     AddrModeT2_i12  = 11,
  49     AddrModeT2_i8   = 12,
  50     AddrModeT2_so   = 13,
  51     AddrModeT2_pc   = 14, // +/- i12 for pc relative data
  52     AddrModeT2_i8s4 = 15, // i8 * 4
  53
  54     // Size* - Flags to keep track of the size of an instruction.
  55     SizeShift     = 4,
  56     SizeMask      = 7 << SizeShift,
  57     SizeSpecial   = 1,   // 0 byte pseudo or special case.
  58     Size8Bytes    = 2,
  59     Size4Bytes    = 3,
  60     Size2Bytes    = 4,
  61
  62     // IndexMode - Unindex, pre-indexed, or post-indexed are valid for load
  63     // and store ops only.  Generic "updating" flag is used for ld/st multiple.
  64     IndexModeShift = 7,
  65     IndexModeMask  = 3 << IndexModeShift,
  66     IndexModePre   = 1,
  67     IndexModePost  = 2,
  68     IndexModeUpd   = 3,
  69
  70     //===------------------------------------------------------------------===//
  71     // Instruction encoding formats.
  72     //
  73     FormShift     = 9,
  74     FormMask      = 0x3f << FormShift,
  75
  76     // Pseudo instructions
  77     Pseudo        = 0  << FormShift,
  78
  79     // Multiply instructions
  80     MulFrm        = 1  << FormShift,
  81
  82     // Branch instructions
  83     BrFrm         = 2  << FormShift,
  84     BrMiscFrm     = 3  << FormShift,
  85
  86     // Data Processing instructions
  87     DPFrm         = 4  << FormShift,
  88     DPSoRegFrm    = 5  << FormShift,
  89
  90     // Load and Store
  91     LdFrm         = 6  << FormShift,
  92     StFrm         = 7  << FormShift,
  93     LdMiscFrm     = 8  << FormShift,
  94     StMiscFrm     = 9  << FormShift,
  95     LdStMulFrm    = 10 << FormShift,
  96
  97     LdStExFrm     = 11 << FormShift,
  98
  99     // Miscellaneous arithmetic instructions
 100     ArithMiscFrm  = 12 << FormShift,
 101     SatFrm        = 13 << FormShift,
 102
 103     // Extend instructions
 104     ExtFrm        = 14 << FormShift,
 105
 106     // VFP formats
 107     VFPUnaryFrm   = 15 << FormShift,
 108     VFPBinaryFrm  = 16 << FormShift,
 109     VFPConv1Frm   = 17 << FormShift,
 110     VFPConv2Frm   = 18 << FormShift,
 111     VFPConv3Frm   = 19 << FormShift,
 112     VFPConv4Frm   = 20 << FormShift,
 113     VFPConv5Frm   = 21 << FormShift,
 114     VFPLdStFrm    = 22 << FormShift,
 115     VFPLdStMulFrm = 23 << FormShift,
 116     VFPMiscFrm    = 24 << FormShift,
 117
 118     // Thumb format
 119     ThumbFrm      = 25 << FormShift,
 120
 121     // Miscelleaneous format
 122     MiscFrm       = 26 << FormShift,
 123
 124     // NEON formats
 125     NGetLnFrm     = 27 << FormShift,
 126     NSetLnFrm     = 28 << FormShift,
 127     NDupFrm       = 29 << FormShift,
 128     NLdStFrm      = 30 << FormShift,
 129     N1RegModImmFrm= 31 << FormShift,
 130     N2RegFrm      = 32 << FormShift,
 131     NVCVTFrm      = 33 << FormShift,
 132     NVDupLnFrm    = 34 << FormShift,
 133     N2RegVShLFrm  = 35 << FormShift,
 134     N2RegVShRFrm  = 36 << FormShift,
 135     N3RegFrm      = 37 << FormShift,
 136     N3RegVShFrm   = 38 << FormShift,
 137     NVExtFrm      = 39 << FormShift,
 138     NVMulSLFrm    = 40 << FormShift,
 139     NVTBLFrm      = 41 << FormShift,
 140
 141     //===------------------------------------------------------------------===//
 142     // Misc flags.
 143
 144     // UnaryDP - Indicates this is a unary data processing instruction, i.e.
 145     // it doesn't have a Rn operand.
 146     UnaryDP       = 1 << 15,
 147
 148     // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
 149     // a 16-bit Thumb instruction if certain conditions are met.
 150     Xform16Bit    = 1 << 16,
 151
 152     //===------------------------------------------------------------------===//
 153     // Code domain.
 154     DomainShift   = 17,
 155     DomainMask    = 3 << DomainShift,
 156     DomainGeneral = 0 << DomainShift,
 157     DomainVFP     = 1 << DomainShift,
 158     DomainNEON    = 2 << DomainShift,
 159
 160     //===------------------------------------------------------------------===//
 161     // Field shifts - such shifts are used to set field while generating
 162     // machine instructions.
 163     M_BitShift     = 5,
 164     ShiftImmShift  = 5,
 165     ShiftShift     = 7,
 166     N_BitShift     = 7,
 167     ImmHiShift     = 8,
 168     SoRotImmShift  = 8,
 169     RegRsShift     = 8,
 170     ExtRotImmShift = 10,
 171     RegRdLoShift   = 12,
 172     RegRdShift     = 12,
 173     RegRdHiShift   = 16,
 174     RegRnShift     = 16,
 175     S_BitShift     = 20,
 176     W_BitShift     = 21,
 177     AM3_I_BitShift = 22,
 178     D_BitShift     = 22,
 179     U_BitShift     = 23,
 180     P_BitShift     = 24,
 181     I_BitShift     = 25,
 182     CondShift      = 28
 183   };
 184 }
 185
 186 class ARMBaseInstrInfo : public TargetInstrInfoImpl {
 187   const ARMSubtarget &Subtarget;
 188 protected:
 189   // Can be only subclassed.
 190   explicit ARMBaseInstrInfo(const ARMSubtarget &STI);
 191 public:
 192   // Return the non-pre/post incrementing version of 'Opc'. Return 0
 193   // if there is not such an opcode.
 194   virtual unsigned getUnindexedOpcode(unsigned Opc) const =0;
 195
 196   virtual MachineInstr *convertToThreeAddress(MachineFunction::iterator &MFI,
 197                                               MachineBasicBlock::iterator &MBBI,
 198                                               LiveVariables *LV) const;
 199
 200   virtual const ARMBaseRegisterInfo &getRegisterInfo() const =0;
 201   const ARMSubtarget &getSubtarget() const { return Subtarget; }
 202
 203   bool spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 204                                  MachineBasicBlock::iterator MI,
 205                                  const std::vector<CalleeSavedInfo> &CSI,
 206                                  const TargetRegisterInfo *TRI) const;
 207
 208   // Branch analysis.
 209   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 210                              MachineBasicBlock *&FBB,
 211                              SmallVectorImpl<MachineOperand> &Cond,
 212                              bool AllowModify = false) const;
 213   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 214   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 215                                 MachineBasicBlock *FBB,
 216                                 const SmallVectorImpl<MachineOperand> &Cond,
 217                                 DebugLoc DL) const;
 218
 219   virtual
 220   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 221
 222   // Predication support.
 223   bool isPredicated(const MachineInstr *MI) const {
 224     int PIdx = MI->findFirstPredOperandIdx();
 225     return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 226   }
 227
 228   ARMCC::CondCodes getPredicate(const MachineInstr *MI) const {
 229     int PIdx = MI->findFirstPredOperandIdx();
 230     return PIdx != -1 ? (ARMCC::CondCodes)MI->getOperand(PIdx).getImm()
 231                       : ARMCC::AL;
 232   }
 233
 234   virtual
 235   bool PredicateInstruction(MachineInstr *MI,
 236                             const SmallVectorImpl<MachineOperand> &Pred) const;
 237
 238   virtual
 239   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 240                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 241
 242   virtual bool DefinesPredicate(MachineInstr *MI,
 243                                 std::vector<MachineOperand> &Pred) const;
 244
 245   virtual bool isPredicable(MachineInstr *MI) const;
 246
 247   /// GetInstSize - Returns the size of the specified MachineInstr.
 248   ///
 249   virtual unsigned GetInstSizeInBytes(const MachineInstr* MI) const;
 250
 251   virtual unsigned isLoadFromStackSlot(const MachineInstr *MI,
 252                                        int &FrameIndex) const;
 253   virtual unsigned isStoreToStackSlot(const MachineInstr *MI,
 254                                       int &FrameIndex) const;
 255
 256   virtual void copyPhysReg(MachineBasicBlock &MBB,
 257                            MachineBasicBlock::iterator I, DebugLoc DL,
 258                            unsigned DestReg, unsigned SrcReg,
 259                            bool KillSrc) const;
 260
 261   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 262                                    MachineBasicBlock::iterator MBBI,
 263                                    unsigned SrcReg, bool isKill, int FrameIndex,
 264                                    const TargetRegisterClass *RC,
 265                                    const TargetRegisterInfo *TRI) const;
 266
 267   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 268                                     MachineBasicBlock::iterator MBBI,
 269                                     unsigned DestReg, int FrameIndex,
 270                                     const TargetRegisterClass *RC,
 271                                     const TargetRegisterInfo *TRI) const;
 272
 273   virtual MachineInstr *emitFrameIndexDebugValue(MachineFunction &MF,
 274                                                  int FrameIx,
 275                                                  uint64_t Offset,
 276                                                  const MDNode *MDPtr,
 277                                                  DebugLoc DL) const;
 278
 279   virtual void reMaterialize(MachineBasicBlock &MBB,
 280                              MachineBasicBlock::iterator MI,
 281                              unsigned DestReg, unsigned SubIdx,
 282                              const MachineInstr *Orig,
 283                              const TargetRegisterInfo &TRI) const;
 284
 285   MachineInstr *duplicate(MachineInstr *Orig, MachineFunction &MF) const;
 286
 287   virtual bool produceSameValue(const MachineInstr *MI0,
 288                                 const MachineInstr *MI1) const;
 289
 290   /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
 291   /// determine if two loads are loading from the same base address. It should
 292   /// only return true if the base pointers are the same and the only
 293   /// differences between the two addresses is the offset. It also returns the
 294   /// offsets by reference.
 295   virtual bool areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
 296                                        int64_t &Offset1, int64_t &Offset2)const;
 297
 298   /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
 299   /// determine (in conjuction with areLoadsFromSameBasePtr) if two loads should
 300   /// be scheduled togther. On some targets if two loads are loading from
 301   /// addresses in the same cache line, it's better if they are scheduled
 302   /// together. This function takes two integers that represent the load offsets
 303   /// from the common base address. It returns true if it decides it's desirable
 304   /// to schedule the two loads together. "NumLoads" is the number of loads that
 305   /// have already been scheduled after Load1.
 306   virtual bool shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
 307                                        int64_t Offset1, int64_t Offset2,
 308                                        unsigned NumLoads) const;
 309
 310   virtual bool isSchedulingBoundary(const MachineInstr *MI,
 311                                     const MachineBasicBlock *MBB,
 312                                     const MachineFunction &MF) const;
 313
 314   virtual bool isProfitableToIfCvt(MachineBasicBlock &MBB,
 315                                    unsigned NumInstrs, float Prob) const;
 316
 317   virtual bool isProfitableToIfCvt(MachineBasicBlock &TMBB,unsigned NumT,
 318                                    MachineBasicBlock &FMBB,unsigned NumF,
 319                                    float Probability) const;
 320
 321   virtual bool isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 322                                          unsigned NumInstrs,
 323                                          float Probability) const {
 324     return NumInstrs && NumInstrs == 1;
 325   }
 326
 327   /// AnalyzeCompare - For a comparison instruction, return the source register
 328   /// in SrcReg and the value it compares against in CmpValue. Return true if
 329   /// the comparison instruction can be analyzed.
 330   virtual bool AnalyzeCompare(const MachineInstr *MI, unsigned &SrcReg,
 331                               int &CmpMask, int &CmpValue) const;
 332
 333   /// OptimizeCompareInstr - Convert the instruction to set the zero flag so
 334   /// that we can remove a "comparison with zero".
 335   virtual bool OptimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg,
 336                                     int CmpMask, int CmpValue,
 337                                     MachineBasicBlock::iterator &MII) const;
 338
 339   virtual unsigned getNumMicroOps(const MachineInstr *MI,
 340                                   const InstrItineraryData *ItinData) const;
 341 };
 342
 343 static inline
 344 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
 345   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
 346 }
 347
 348 static inline
 349 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
 350   return MIB.addReg(0);
 351 }
 352
 353 static inline
 354 const MachineInstrBuilder &AddDefaultT1CC(const MachineInstrBuilder &MIB,
 355                                           bool isDead = false) {
 356   return MIB.addReg(ARM::CPSR, getDefRegState(true) | getDeadRegState(isDead));
 357 }
 358
 359 static inline
 360 const MachineInstrBuilder &AddNoT1CC(const MachineInstrBuilder &MIB) {
 361   return MIB.addReg(0);
 362 }
 363
 364 static inline
 365 bool isUncondBranchOpcode(int Opc) {
 366   return Opc == ARM::B || Opc == ARM::tB || Opc == ARM::t2B;
 367 }
 368
 369 static inline
 370 bool isCondBranchOpcode(int Opc) {
 371   return Opc == ARM::Bcc || Opc == ARM::tBcc || Opc == ARM::t2Bcc;
 372 }
 373
 374 static inline
 375 bool isJumpTableBranchOpcode(int Opc) {
 376   return Opc == ARM::BR_JTr || Opc == ARM::BR_JTm || Opc == ARM::BR_JTadd ||
 377     Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT;
 378 }
 379
 380 static inline
 381 bool isIndirectBranchOpcode(int Opc) {
 382   return Opc == ARM::BRIND || Opc == ARM::MOVPCRX || Opc == ARM::tBRIND;
 383 }
 384
 385 /// getInstrPredicate - If instruction is predicated, returns its predicate
 386 /// condition, otherwise returns AL. It also returns the condition code
 387 /// register by reference.
 388 ARMCC::CondCodes getInstrPredicate(const MachineInstr *MI, unsigned &PredReg);
 389
 390 int getMatchingCondBranchOpcode(int Opc);
 391
 392 /// emitARMRegPlusImmediate / emitT2RegPlusImmediate - Emits a series of
 393 /// instructions to materializea destreg = basereg + immediate in ARM / Thumb2
 394 /// code.
 395 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 396                              MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 397                              unsigned DestReg, unsigned BaseReg, int NumBytes,
 398                              ARMCC::CondCodes Pred, unsigned PredReg,
 399                              const ARMBaseInstrInfo &TII);
 400
 401 void emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 402                             MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 403                             unsigned DestReg, unsigned BaseReg, int NumBytes,
 404                             ARMCC::CondCodes Pred, unsigned PredReg,
 405                             const ARMBaseInstrInfo &TII);
 406
 407
 408 /// rewriteARMFrameIndex / rewriteT2FrameIndex -
 409 /// Rewrite MI to access 'Offset' bytes from the FP. Return false if the
 410 /// offset could not be handled directly in MI, and return the left-over
 411 /// portion by reference.
 412 bool rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 413                           unsigned FrameReg, int &Offset,
 414                           const ARMBaseInstrInfo &TII);
 415
 416 bool rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 417                          unsigned FrameReg, int &Offset,
 418                          const ARMBaseInstrInfo &TII);
 419
 420 } // End llvm namespace
 421
 422 #endif