lib/Target/ARM/ARMBaseInstrInfo.h

   1 //===- ARMBaseInstrInfo.h - ARM Base Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef ARMBASEINSTRUCTIONINFO_H
  15 #define ARMBASEINSTRUCTIONINFO_H
  16
  17 #include "ARM.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/Target/TargetInstrInfo.h"
  20 #include "llvm/ADT/DenseMap.h"
  21 #include "llvm/ADT/SmallSet.h"
  22
  23 namespace llvm {
  24   class ARMSubtarget;
  25   class ARMBaseRegisterInfo;
  26
  27 /// ARMII - This namespace holds all of the target specific flags that
  28 /// instruction info tracks.
  29 ///
  30 namespace ARMII {
  31   enum {
  32     //===------------------------------------------------------------------===//
  33     // Instruction Flags.
  34
  35     //===------------------------------------------------------------------===//
  36     // This four-bit field describes the addressing mode used.
  37
  38     AddrModeMask  = 0x1f,
  39     AddrModeNone    = 0,
  40     AddrMode1       = 1,
  41     AddrMode2       = 2,
  42     AddrMode3       = 3,
  43     AddrMode4       = 4,
  44     AddrMode5       = 5,
  45     AddrMode6       = 6,
  46     AddrModeT1_1    = 7,
  47     AddrModeT1_2    = 8,
  48     AddrModeT1_4    = 9,
  49     AddrModeT1_s    = 10, // i8 * 4 for pc and sp relative data
  50     AddrModeT2_i12  = 11,
  51     AddrModeT2_i8   = 12,
  52     AddrModeT2_so   = 13,
  53     AddrModeT2_pc   = 14, // +/- i12 for pc relative data
  54     AddrModeT2_i8s4 = 15, // i8 * 4
  55     AddrMode_i12    = 16,
  56
  57     // Size* - Flags to keep track of the size of an instruction.
  58     SizeShift     = 5,
  59     SizeMask      = 7 << SizeShift,
  60     SizeSpecial   = 1,   // 0 byte pseudo or special case.
  61     Size8Bytes    = 2,
  62     Size4Bytes    = 3,
  63     Size2Bytes    = 4,
  64
  65     // IndexMode - Unindex, pre-indexed, or post-indexed are valid for load
  66     // and store ops only.  Generic "updating" flag is used for ld/st multiple.
  67     IndexModeShift = 8,
  68     IndexModeMask  = 3 << IndexModeShift,
  69     IndexModePre   = 1,
  70     IndexModePost  = 2,
  71     IndexModeUpd   = 3,
  72
  73     //===------------------------------------------------------------------===//
  74     // Instruction encoding formats.
  75     //
  76     FormShift     = 10,
  77     FormMask      = 0x3f << FormShift,
  78
  79     // Pseudo instructions
  80     Pseudo        = 0  << FormShift,
  81
  82     // Multiply instructions
  83     MulFrm        = 1  << FormShift,
  84
  85     // Branch instructions
  86     BrFrm         = 2  << FormShift,
  87     BrMiscFrm     = 3  << FormShift,
  88
  89     // Data Processing instructions
  90     DPFrm         = 4  << FormShift,
  91     DPSoRegFrm    = 5  << FormShift,
  92
  93     // Load and Store
  94     LdFrm         = 6  << FormShift,
  95     StFrm         = 7  << FormShift,
  96     LdMiscFrm     = 8  << FormShift,
  97     StMiscFrm     = 9  << FormShift,
  98     LdStMulFrm    = 10 << FormShift,
  99
 100     LdStExFrm     = 11 << FormShift,
 101
 102     // Miscellaneous arithmetic instructions
 103     ArithMiscFrm  = 12 << FormShift,
 104     SatFrm        = 13 << FormShift,
 105
 106     // Extend instructions
 107     ExtFrm        = 14 << FormShift,
 108
 109     // VFP formats
 110     VFPUnaryFrm   = 15 << FormShift,
 111     VFPBinaryFrm  = 16 << FormShift,
 112     VFPConv1Frm   = 17 << FormShift,
 113     VFPConv2Frm   = 18 << FormShift,
 114     VFPConv3Frm   = 19 << FormShift,
 115     VFPConv4Frm   = 20 << FormShift,
 116     VFPConv5Frm   = 21 << FormShift,
 117     VFPLdStFrm    = 22 << FormShift,
 118     VFPLdStMulFrm = 23 << FormShift,
 119     VFPMiscFrm    = 24 << FormShift,
 120
 121     // Thumb format
 122     ThumbFrm      = 25 << FormShift,
 123
 124     // Miscelleaneous format
 125     MiscFrm       = 26 << FormShift,
 126
 127     // NEON formats
 128     NGetLnFrm     = 27 << FormShift,
 129     NSetLnFrm     = 28 << FormShift,
 130     NDupFrm       = 29 << FormShift,
 131     NLdStFrm      = 30 << FormShift,
 132     N1RegModImmFrm= 31 << FormShift,
 133     N2RegFrm      = 32 << FormShift,
 134     NVCVTFrm      = 33 << FormShift,
 135     NVDupLnFrm    = 34 << FormShift,
 136     N2RegVShLFrm  = 35 << FormShift,
 137     N2RegVShRFrm  = 36 << FormShift,
 138     N3RegFrm      = 37 << FormShift,
 139     N3RegVShFrm   = 38 << FormShift,
 140     NVExtFrm      = 39 << FormShift,
 141     NVMulSLFrm    = 40 << FormShift,
 142     NVTBLFrm      = 41 << FormShift,
 143
 144     //===------------------------------------------------------------------===//
 145     // Misc flags.
 146
 147     // UnaryDP - Indicates this is a unary data processing instruction, i.e.
 148     // it doesn't have a Rn operand.
 149     UnaryDP       = 1 << 16,
 150
 151     // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
 152     // a 16-bit Thumb instruction if certain conditions are met.
 153     Xform16Bit    = 1 << 17,
 154
 155     //===------------------------------------------------------------------===//
 156     // Code domain.
 157     DomainShift   = 18,
 158     DomainMask    = 3 << DomainShift,
 159     DomainGeneral = 0 << DomainShift,
 160     DomainVFP     = 1 << DomainShift,
 161     DomainNEON    = 2 << DomainShift,
 162
 163     //===------------------------------------------------------------------===//
 164     // Field shifts - such shifts are used to set field while generating
 165     // machine instructions.
 166     //
 167     // FIXME: This list will need adjusting/fixing as the MC code emitter
 168     // takes shape and the ARMCodeEmitter.cpp bits go away.
 169     ShiftTypeShift = 4,
 170
 171     M_BitShift     = 5,
 172     ShiftImmShift  = 5,
 173     ShiftShift     = 7,
 174     N_BitShift     = 7,
 175     ImmHiShift     = 8,
 176     SoRotImmShift  = 8,
 177     RegRsShift     = 8,
 178     ExtRotImmShift = 10,
 179     RegRdLoShift   = 12,
 180     RegRdShift     = 12,
 181     RegRdHiShift   = 16,
 182     RegRnShift     = 16,
 183     S_BitShift     = 20,
 184     W_BitShift     = 21,
 185     AM3_I_BitShift = 22,
 186     D_BitShift     = 22,
 187     U_BitShift     = 23,
 188     P_BitShift     = 24,
 189     I_BitShift     = 25,
 190     CondShift      = 28
 191   };
 192 }
 193
 194 class ARMBaseInstrInfo : public TargetInstrInfoImpl {
 195   const ARMSubtarget &Subtarget;
 196
 197 protected:
 198   // Can be only subclassed.
 199   explicit ARMBaseInstrInfo(const ARMSubtarget &STI);
 200
 201 public:
 202   // Return the non-pre/post incrementing version of 'Opc'. Return 0
 203   // if there is not such an opcode.
 204   virtual unsigned getUnindexedOpcode(unsigned Opc) const =0;
 205
 206   virtual MachineInstr *convertToThreeAddress(MachineFunction::iterator &MFI,
 207                                               MachineBasicBlock::iterator &MBBI,
 208                                               LiveVariables *LV) const;
 209
 210   virtual const ARMBaseRegisterInfo &getRegisterInfo() const =0;
 211   const ARMSubtarget &getSubtarget() const { return Subtarget; }
 212
 213   ScheduleHazardRecognizer *
 214   CreateTargetHazardRecognizer(const TargetMachine *TM,
 215                                const ScheduleDAG *DAG) const;
 216
 217   ScheduleHazardRecognizer *
 218   CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 219                                      const ScheduleDAG *DAG) const;
 220
 221   // Branch analysis.
 222   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 223                              MachineBasicBlock *&FBB,
 224                              SmallVectorImpl<MachineOperand> &Cond,
 225                              bool AllowModify = false) const;
 226   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 227   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 228                                 MachineBasicBlock *FBB,
 229                                 const SmallVectorImpl<MachineOperand> &Cond,
 230                                 DebugLoc DL) const;
 231
 232   virtual
 233   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 234
 235   // Predication support.
 236   bool isPredicated(const MachineInstr *MI) const {
 237     int PIdx = MI->findFirstPredOperandIdx();
 238     return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 239   }
 240
 241   ARMCC::CondCodes getPredicate(const MachineInstr *MI) const {
 242     int PIdx = MI->findFirstPredOperandIdx();
 243     return PIdx != -1 ? (ARMCC::CondCodes)MI->getOperand(PIdx).getImm()
 244                       : ARMCC::AL;
 245   }
 246
 247   virtual
 248   bool PredicateInstruction(MachineInstr *MI,
 249                             const SmallVectorImpl<MachineOperand> &Pred) const;
 250
 251   virtual
 252   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 253                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 254
 255   virtual bool DefinesPredicate(MachineInstr *MI,
 256                                 std::vector<MachineOperand> &Pred) const;
 257
 258   virtual bool isPredicable(MachineInstr *MI) const;
 259
 260   /// GetInstSize - Returns the size of the specified MachineInstr.
 261   ///
 262   virtual unsigned GetInstSizeInBytes(const MachineInstr* MI) const;
 263
 264   virtual unsigned isLoadFromStackSlot(const MachineInstr *MI,
 265                                        int &FrameIndex) const;
 266   virtual unsigned isStoreToStackSlot(const MachineInstr *MI,
 267                                       int &FrameIndex) const;
 268
 269   virtual void copyPhysReg(MachineBasicBlock &MBB,
 270                            MachineBasicBlock::iterator I, DebugLoc DL,
 271                            unsigned DestReg, unsigned SrcReg,
 272                            bool KillSrc) const;
 273
 274   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 275                                    MachineBasicBlock::iterator MBBI,
 276                                    unsigned SrcReg, bool isKill, int FrameIndex,
 277                                    const TargetRegisterClass *RC,
 278                                    const TargetRegisterInfo *TRI) const;
 279
 280   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 281                                     MachineBasicBlock::iterator MBBI,
 282                                     unsigned DestReg, int FrameIndex,
 283                                     const TargetRegisterClass *RC,
 284                                     const TargetRegisterInfo *TRI) const;
 285
 286   virtual MachineInstr *emitFrameIndexDebugValue(MachineFunction &MF,
 287                                                  int FrameIx,
 288                                                  uint64_t Offset,
 289                                                  const MDNode *MDPtr,
 290                                                  DebugLoc DL) const;
 291
 292   virtual void reMaterialize(MachineBasicBlock &MBB,
 293                              MachineBasicBlock::iterator MI,
 294                              unsigned DestReg, unsigned SubIdx,
 295                              const MachineInstr *Orig,
 296                              const TargetRegisterInfo &TRI) const;
 297
 298   MachineInstr *duplicate(MachineInstr *Orig, MachineFunction &MF) const;
 299
 300   virtual bool produceSameValue(const MachineInstr *MI0,
 301                                 const MachineInstr *MI1) const;
 302
 303   /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
 304   /// determine if two loads are loading from the same base address. It should
 305   /// only return true if the base pointers are the same and the only
 306   /// differences between the two addresses is the offset. It also returns the
 307   /// offsets by reference.
 308   virtual bool areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
 309                                        int64_t &Offset1, int64_t &Offset2)const;
 310
 311   /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
 312   /// determine (in conjuction with areLoadsFromSameBasePtr) if two loads should
 313   /// be scheduled togther. On some targets if two loads are loading from
 314   /// addresses in the same cache line, it's better if they are scheduled
 315   /// together. This function takes two integers that represent the load offsets
 316   /// from the common base address. It returns true if it decides it's desirable
 317   /// to schedule the two loads together. "NumLoads" is the number of loads that
 318   /// have already been scheduled after Load1.
 319   virtual bool shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
 320                                        int64_t Offset1, int64_t Offset2,
 321                                        unsigned NumLoads) const;
 322
 323   virtual bool isSchedulingBoundary(const MachineInstr *MI,
 324                                     const MachineBasicBlock *MBB,
 325                                     const MachineFunction &MF) const;
 326
 327   virtual bool isProfitableToIfCvt(MachineBasicBlock &MBB,
 328                                    unsigned NumCyles, unsigned ExtraPredCycles,
 329                                    float Prob, float Confidence) const;
 330
 331   virtual bool isProfitableToIfCvt(MachineBasicBlock &TMBB,
 332                                    unsigned NumT, unsigned ExtraT,
 333                                    MachineBasicBlock &FMBB,
 334                                    unsigned NumF, unsigned ExtraF,
 335                                    float Probability, float Confidence) const;
 336
 337   virtual bool isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 338                                          unsigned NumCyles,
 339                                          float Probability,
 340                                          float Confidence) const {
 341     return NumCyles == 1;
 342   }
 343
 344   /// AnalyzeCompare - For a comparison instruction, return the source register
 345   /// in SrcReg and the value it compares against in CmpValue. Return true if
 346   /// the comparison instruction can be analyzed.
 347   virtual bool AnalyzeCompare(const MachineInstr *MI, unsigned &SrcReg,
 348                               int &CmpMask, int &CmpValue) const;
 349
 350   /// OptimizeCompareInstr - Convert the instruction to set the zero flag so
 351   /// that we can remove a "comparison with zero".
 352   virtual bool OptimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg,
 353                                     int CmpMask, int CmpValue,
 354                                     const MachineRegisterInfo *MRI) const;
 355
 356   /// FoldImmediate - 'Reg' is known to be defined by a move immediate
 357   /// instruction, try to fold the immediate into the use instruction.
 358   virtual bool FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
 359                              unsigned Reg, MachineRegisterInfo *MRI) const;
 360
 361   virtual unsigned getNumMicroOps(const InstrItineraryData *ItinData,
 362                                   const MachineInstr *MI) const;
 363
 364   virtual
 365   int getOperandLatency(const InstrItineraryData *ItinData,
 366                         const MachineInstr *DefMI, unsigned DefIdx,
 367                         const MachineInstr *UseMI, unsigned UseIdx) const;
 368   virtual
 369   int getOperandLatency(const InstrItineraryData *ItinData,
 370                         SDNode *DefNode, unsigned DefIdx,
 371                         SDNode *UseNode, unsigned UseIdx) const;
 372 private:
 373   int getVLDMDefCycle(const InstrItineraryData *ItinData,
 374                       const TargetInstrDesc &DefTID,
 375                       unsigned DefClass,
 376                       unsigned DefIdx, unsigned DefAlign) const;
 377   int getLDMDefCycle(const InstrItineraryData *ItinData,
 378                      const TargetInstrDesc &DefTID,
 379                      unsigned DefClass,
 380                      unsigned DefIdx, unsigned DefAlign) const;
 381   int getVSTMUseCycle(const InstrItineraryData *ItinData,
 382                       const TargetInstrDesc &UseTID,
 383                       unsigned UseClass,
 384                       unsigned UseIdx, unsigned UseAlign) const;
 385   int getSTMUseCycle(const InstrItineraryData *ItinData,
 386                      const TargetInstrDesc &UseTID,
 387                      unsigned UseClass,
 388                      unsigned UseIdx, unsigned UseAlign) const;
 389   int getOperandLatency(const InstrItineraryData *ItinData,
 390                         const TargetInstrDesc &DefTID,
 391                         unsigned DefIdx, unsigned DefAlign,
 392                         const TargetInstrDesc &UseTID,
 393                         unsigned UseIdx, unsigned UseAlign) const;
 394
 395   int getInstrLatency(const InstrItineraryData *ItinData,
 396                       const MachineInstr *MI, unsigned *PredCost = 0) const;
 397
 398   int getInstrLatency(const InstrItineraryData *ItinData,
 399                       SDNode *Node) const;
 400
 401   bool hasHighOperandLatency(const InstrItineraryData *ItinData,
 402                              const MachineRegisterInfo *MRI,
 403                              const MachineInstr *DefMI, unsigned DefIdx,
 404                              const MachineInstr *UseMI, unsigned UseIdx) const;
 405   bool hasLowDefLatency(const InstrItineraryData *ItinData,
 406                         const MachineInstr *DefMI, unsigned DefIdx) const;
 407
 408 private:
 409   /// Modeling special VFP / NEON fp MLA / MLS hazards.
 410
 411   /// MLxEntryMap - Map fp MLA / MLS to the corresponding entry in the internal
 412   /// MLx table.
 413   DenseMap<unsigned, unsigned> MLxEntryMap;
 414
 415   /// MLxHazardOpcodes - Set of add / sub and multiply opcodes that would cause
 416   /// stalls when scheduled together with fp MLA / MLS opcodes.
 417   SmallSet<unsigned, 16> MLxHazardOpcodes;
 418
 419 public:
 420   /// isFpMLxInstruction - Return true if the specified opcode is a fp MLA / MLS
 421   /// instruction.
 422   bool isFpMLxInstruction(unsigned Opcode) const {
 423     return MLxEntryMap.count(Opcode);
 424   }
 425
 426   /// isFpMLxInstruction - This version also returns the multiply opcode and the
 427   /// addition / subtraction opcode to expand to. Return true for 'HasLane' for
 428   /// the MLX instructions with an extra lane operand.
 429   bool isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
 430                           unsigned &AddSubOpc, bool &NegAcc,
 431                           bool &HasLane) const;
 432
 433   /// canCauseFpMLxStall - Return true if an instruction of the specified opcode
 434   /// will cause stalls when scheduled after (within 4-cycle window) a fp
 435   /// MLA / MLS instruction.
 436   bool canCauseFpMLxStall(unsigned Opcode) const {
 437     return MLxHazardOpcodes.count(Opcode);
 438   }
 439 };
 440
 441 static inline
 442 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
 443   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
 444 }
 445
 446 static inline
 447 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
 448   return MIB.addReg(0);
 449 }
 450
 451 static inline
 452 const MachineInstrBuilder &AddDefaultT1CC(const MachineInstrBuilder &MIB,
 453                                           bool isDead = false) {
 454   return MIB.addReg(ARM::CPSR, getDefRegState(true) | getDeadRegState(isDead));
 455 }
 456
 457 static inline
 458 const MachineInstrBuilder &AddNoT1CC(const MachineInstrBuilder &MIB) {
 459   return MIB.addReg(0);
 460 }
 461
 462 static inline
 463 bool isUncondBranchOpcode(int Opc) {
 464   return Opc == ARM::B || Opc == ARM::tB || Opc == ARM::t2B;
 465 }
 466
 467 static inline
 468 bool isCondBranchOpcode(int Opc) {
 469   return Opc == ARM::Bcc || Opc == ARM::tBcc || Opc == ARM::t2Bcc;
 470 }
 471
 472 static inline
 473 bool isJumpTableBranchOpcode(int Opc) {
 474   return Opc == ARM::BR_JTr || Opc == ARM::BR_JTm || Opc == ARM::BR_JTadd ||
 475     Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT;
 476 }
 477
 478 static inline
 479 bool isIndirectBranchOpcode(int Opc) {
 480   return Opc == ARM::BX || Opc == ARM::MOVPCRX || Opc == ARM::tBRIND;
 481 }
 482
 483 /// getInstrPredicate - If instruction is predicated, returns its predicate
 484 /// condition, otherwise returns AL. It also returns the condition code
 485 /// register by reference.
 486 ARMCC::CondCodes getInstrPredicate(const MachineInstr *MI, unsigned &PredReg);
 487
 488 int getMatchingCondBranchOpcode(int Opc);
 489
 490 /// emitARMRegPlusImmediate / emitT2RegPlusImmediate - Emits a series of
 491 /// instructions to materializea destreg = basereg + immediate in ARM / Thumb2
 492 /// code.
 493 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 494                              MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 495                              unsigned DestReg, unsigned BaseReg, int NumBytes,
 496                              ARMCC::CondCodes Pred, unsigned PredReg,
 497                              const ARMBaseInstrInfo &TII);
 498
 499 void emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 500                             MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 501                             unsigned DestReg, unsigned BaseReg, int NumBytes,
 502                             ARMCC::CondCodes Pred, unsigned PredReg,
 503                             const ARMBaseInstrInfo &TII);
 504 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 505                                MachineBasicBlock::iterator &MBBI,
 506                                unsigned DestReg, unsigned BaseReg,
 507                                int NumBytes, const TargetInstrInfo &TII,
 508                                const ARMBaseRegisterInfo& MRI,
 509                                DebugLoc dl);
 510
 511
 512 /// rewriteARMFrameIndex / rewriteT2FrameIndex -
 513 /// Rewrite MI to access 'Offset' bytes from the FP. Return false if the
 514 /// offset could not be handled directly in MI, and return the left-over
 515 /// portion by reference.
 516 bool rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 517                           unsigned FrameReg, int &Offset,
 518                           const ARMBaseInstrInfo &TII);
 519
 520 bool rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 521                          unsigned FrameReg, int &Offset,
 522                          const ARMBaseInstrInfo &TII);
 523
 524 } // End llvm namespace
 525
 526 #endif