lib/Target/ARM/ARMBaseInstrInfo.h

   1 //===- ARMBaseInstrInfo.h - ARM Base Instruction Information ----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef ARMBASEINSTRUCTIONINFO_H
  15 #define ARMBASEINSTRUCTIONINFO_H
  16
  17 #include "ARM.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/Target/TargetInstrInfo.h"
  20 #include "llvm/ADT/DenseMap.h"
  21 #include "llvm/ADT/SmallSet.h"
  22
  23 #define GET_INSTRINFO_HEADER
  24 #include "ARMGenInstrInfo.inc"
  25
  26 namespace llvm {
  27   class ARMSubtarget;
  28   class ARMBaseRegisterInfo;
  29
  30 class ARMBaseInstrInfo : public ARMGenInstrInfo {
  31   const ARMSubtarget &Subtarget;
  32
  33 protected:
  34   // Can be only subclassed.
  35   explicit ARMBaseInstrInfo(const ARMSubtarget &STI);
  36
  37 public:
  38   // Return the non-pre/post incrementing version of 'Opc'. Return 0
  39   // if there is not such an opcode.
  40   virtual unsigned getUnindexedOpcode(unsigned Opc) const =0;
  41
  42   virtual MachineInstr *convertToThreeAddress(MachineFunction::iterator &MFI,
  43                                               MachineBasicBlock::iterator &MBBI,
  44                                               LiveVariables *LV) const;
  45
  46   virtual const ARMBaseRegisterInfo &getRegisterInfo() const =0;
  47   const ARMSubtarget &getSubtarget() const { return Subtarget; }
  48
  49   ScheduleHazardRecognizer *
  50   CreateTargetHazardRecognizer(const TargetMachine *TM,
  51                                const ScheduleDAG *DAG) const;
  52
  53   ScheduleHazardRecognizer *
  54   CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
  55                                      const ScheduleDAG *DAG) const;
  56
  57   // Branch analysis.
  58   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
  59                              MachineBasicBlock *&FBB,
  60                              SmallVectorImpl<MachineOperand> &Cond,
  61                              bool AllowModify = false) const;
  62   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const;
  63   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
  64                                 MachineBasicBlock *FBB,
  65                                 const SmallVectorImpl<MachineOperand> &Cond,
  66                                 DebugLoc DL) const;
  67
  68   virtual
  69   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
  70
  71   // Predication support.
  72   bool isPredicated(const MachineInstr *MI) const {
  73     int PIdx = MI->findFirstPredOperandIdx();
  74     return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
  75   }
  76
  77   ARMCC::CondCodes getPredicate(const MachineInstr *MI) const {
  78     int PIdx = MI->findFirstPredOperandIdx();
  79     return PIdx != -1 ? (ARMCC::CondCodes)MI->getOperand(PIdx).getImm()
  80                       : ARMCC::AL;
  81   }
  82
  83   virtual
  84   bool PredicateInstruction(MachineInstr *MI,
  85                             const SmallVectorImpl<MachineOperand> &Pred) const;
  86
  87   virtual
  88   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
  89                          const SmallVectorImpl<MachineOperand> &Pred2) const;
  90
  91   virtual bool DefinesPredicate(MachineInstr *MI,
  92                                 std::vector<MachineOperand> &Pred) const;
  93
  94   virtual bool isPredicable(MachineInstr *MI) const;
  95
  96   /// GetInstSize - Returns the size of the specified MachineInstr.
  97   ///
  98   virtual unsigned GetInstSizeInBytes(const MachineInstr* MI) const;
  99
 100   virtual unsigned isLoadFromStackSlot(const MachineInstr *MI,
 101                                        int &FrameIndex) const;
 102   virtual unsigned isStoreToStackSlot(const MachineInstr *MI,
 103                                       int &FrameIndex) const;
 104   virtual unsigned isLoadFromStackSlotPostFE(const MachineInstr *MI,
 105                                              int &FrameIndex) const;
 106   virtual unsigned isStoreToStackSlotPostFE(const MachineInstr *MI,
 107                                             int &FrameIndex) const;
 108
 109   virtual void copyPhysReg(MachineBasicBlock &MBB,
 110                            MachineBasicBlock::iterator I, DebugLoc DL,
 111                            unsigned DestReg, unsigned SrcReg,
 112                            bool KillSrc) const;
 113
 114   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 115                                    MachineBasicBlock::iterator MBBI,
 116                                    unsigned SrcReg, bool isKill, int FrameIndex,
 117                                    const TargetRegisterClass *RC,
 118                                    const TargetRegisterInfo *TRI) const;
 119
 120   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 121                                     MachineBasicBlock::iterator MBBI,
 122                                     unsigned DestReg, int FrameIndex,
 123                                     const TargetRegisterClass *RC,
 124                                     const TargetRegisterInfo *TRI) const;
 125
 126   virtual MachineInstr *emitFrameIndexDebugValue(MachineFunction &MF,
 127                                                  int FrameIx,
 128                                                  uint64_t Offset,
 129                                                  const MDNode *MDPtr,
 130                                                  DebugLoc DL) const;
 131
 132   virtual void reMaterialize(MachineBasicBlock &MBB,
 133                              MachineBasicBlock::iterator MI,
 134                              unsigned DestReg, unsigned SubIdx,
 135                              const MachineInstr *Orig,
 136                              const TargetRegisterInfo &TRI) const;
 137
 138   MachineInstr *duplicate(MachineInstr *Orig, MachineFunction &MF) const;
 139
 140   virtual bool produceSameValue(const MachineInstr *MI0,
 141                                 const MachineInstr *MI1,
 142                                 const MachineRegisterInfo *MRI) const;
 143
 144   /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
 145   /// determine if two loads are loading from the same base address. It should
 146   /// only return true if the base pointers are the same and the only
 147   /// differences between the two addresses is the offset. It also returns the
 148   /// offsets by reference.
 149   virtual bool areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
 150                                        int64_t &Offset1, int64_t &Offset2)const;
 151
 152   /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
 153   /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads
 154   /// should be scheduled togther. On some targets if two loads are loading from
 155   /// addresses in the same cache line, it's better if they are scheduled
 156   /// together. This function takes two integers that represent the load offsets
 157   /// from the common base address. It returns true if it decides it's desirable
 158   /// to schedule the two loads together. "NumLoads" is the number of loads that
 159   /// have already been scheduled after Load1.
 160   virtual bool shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
 161                                        int64_t Offset1, int64_t Offset2,
 162                                        unsigned NumLoads) const;
 163
 164   virtual bool isSchedulingBoundary(const MachineInstr *MI,
 165                                     const MachineBasicBlock *MBB,
 166                                     const MachineFunction &MF) const;
 167
 168   virtual bool isProfitableToIfCvt(MachineBasicBlock &MBB,
 169                                    unsigned NumCycles, unsigned ExtraPredCycles,
 170                                    const BranchProbability &Probability) const;
 171
 172   virtual bool isProfitableToIfCvt(MachineBasicBlock &TMBB,
 173                                    unsigned NumT, unsigned ExtraT,
 174                                    MachineBasicBlock &FMBB,
 175                                    unsigned NumF, unsigned ExtraF,
 176                                    const BranchProbability &Probability) const;
 177
 178   virtual bool isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 179                                          unsigned NumCycles,
 180                                          const BranchProbability
 181                                            &Probability) const {
 182     return NumCycles == 1;
 183   }
 184
 185   /// AnalyzeCompare - For a comparison instruction, return the source register
 186   /// in SrcReg and the value it compares against in CmpValue. Return true if
 187   /// the comparison instruction can be analyzed.
 188   virtual bool AnalyzeCompare(const MachineInstr *MI, unsigned &SrcReg,
 189                               int &CmpMask, int &CmpValue) const;
 190
 191   /// OptimizeCompareInstr - Convert the instruction to set the zero flag so
 192   /// that we can remove a "comparison with zero".
 193   virtual bool OptimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg,
 194                                     int CmpMask, int CmpValue,
 195                                     const MachineRegisterInfo *MRI) const;
 196
 197   /// FoldImmediate - 'Reg' is known to be defined by a move immediate
 198   /// instruction, try to fold the immediate into the use instruction.
 199   virtual bool FoldImmediate(MachineInstr *UseMI, MachineInstr *DefMI,
 200                              unsigned Reg, MachineRegisterInfo *MRI) const;
 201
 202   virtual unsigned getNumMicroOps(const InstrItineraryData *ItinData,
 203                                   const MachineInstr *MI) const;
 204
 205   virtual
 206   int getOperandLatency(const InstrItineraryData *ItinData,
 207                         const MachineInstr *DefMI, unsigned DefIdx,
 208                         const MachineInstr *UseMI, unsigned UseIdx) const;
 209   virtual
 210   int getOperandLatency(const InstrItineraryData *ItinData,
 211                         SDNode *DefNode, unsigned DefIdx,
 212                         SDNode *UseNode, unsigned UseIdx) const;
 213
 214   /// VFP/NEON execution domains.
 215   std::pair<uint16_t, uint16_t>
 216   getExecutionDomain(const MachineInstr *MI) const;
 217   void setExecutionDomain(MachineInstr *MI, unsigned Domain) const;
 218
 219 private:
 220   int getVLDMDefCycle(const InstrItineraryData *ItinData,
 221                       const MCInstrDesc &DefMCID,
 222                       unsigned DefClass,
 223                       unsigned DefIdx, unsigned DefAlign) const;
 224   int getLDMDefCycle(const InstrItineraryData *ItinData,
 225                      const MCInstrDesc &DefMCID,
 226                      unsigned DefClass,
 227                      unsigned DefIdx, unsigned DefAlign) const;
 228   int getVSTMUseCycle(const InstrItineraryData *ItinData,
 229                       const MCInstrDesc &UseMCID,
 230                       unsigned UseClass,
 231                       unsigned UseIdx, unsigned UseAlign) const;
 232   int getSTMUseCycle(const InstrItineraryData *ItinData,
 233                      const MCInstrDesc &UseMCID,
 234                      unsigned UseClass,
 235                      unsigned UseIdx, unsigned UseAlign) const;
 236   int getOperandLatency(const InstrItineraryData *ItinData,
 237                         const MCInstrDesc &DefMCID,
 238                         unsigned DefIdx, unsigned DefAlign,
 239                         const MCInstrDesc &UseMCID,
 240                         unsigned UseIdx, unsigned UseAlign) const;
 241
 242   int getInstrLatency(const InstrItineraryData *ItinData,
 243                       const MachineInstr *MI, unsigned *PredCost = 0) const;
 244
 245   int getInstrLatency(const InstrItineraryData *ItinData,
 246                       SDNode *Node) const;
 247
 248   bool hasHighOperandLatency(const InstrItineraryData *ItinData,
 249                              const MachineRegisterInfo *MRI,
 250                              const MachineInstr *DefMI, unsigned DefIdx,
 251                              const MachineInstr *UseMI, unsigned UseIdx) const;
 252   bool hasLowDefLatency(const InstrItineraryData *ItinData,
 253                         const MachineInstr *DefMI, unsigned DefIdx) const;
 254
 255   /// verifyInstruction - Perform target specific instruction verification.
 256   bool verifyInstruction(const MachineInstr *MI, StringRef &ErrInfo) const;
 257
 258 private:
 259   /// Modeling special VFP / NEON fp MLA / MLS hazards.
 260
 261   /// MLxEntryMap - Map fp MLA / MLS to the corresponding entry in the internal
 262   /// MLx table.
 263   DenseMap<unsigned, unsigned> MLxEntryMap;
 264
 265   /// MLxHazardOpcodes - Set of add / sub and multiply opcodes that would cause
 266   /// stalls when scheduled together with fp MLA / MLS opcodes.
 267   SmallSet<unsigned, 16> MLxHazardOpcodes;
 268
 269 public:
 270   /// isFpMLxInstruction - Return true if the specified opcode is a fp MLA / MLS
 271   /// instruction.
 272   bool isFpMLxInstruction(unsigned Opcode) const {
 273     return MLxEntryMap.count(Opcode);
 274   }
 275
 276   /// isFpMLxInstruction - This version also returns the multiply opcode and the
 277   /// addition / subtraction opcode to expand to. Return true for 'HasLane' for
 278   /// the MLX instructions with an extra lane operand.
 279   bool isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
 280                           unsigned &AddSubOpc, bool &NegAcc,
 281                           bool &HasLane) const;
 282
 283   /// canCauseFpMLxStall - Return true if an instruction of the specified opcode
 284   /// will cause stalls when scheduled after (within 4-cycle window) a fp
 285   /// MLA / MLS instruction.
 286   bool canCauseFpMLxStall(unsigned Opcode) const {
 287     return MLxHazardOpcodes.count(Opcode);
 288   }
 289 };
 290
 291 static inline
 292 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
 293   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
 294 }
 295
 296 static inline
 297 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
 298   return MIB.addReg(0);
 299 }
 300
 301 static inline
 302 const MachineInstrBuilder &AddDefaultT1CC(const MachineInstrBuilder &MIB,
 303                                           bool isDead = false) {
 304   return MIB.addReg(ARM::CPSR, getDefRegState(true) | getDeadRegState(isDead));
 305 }
 306
 307 static inline
 308 const MachineInstrBuilder &AddNoT1CC(const MachineInstrBuilder &MIB) {
 309   return MIB.addReg(0);
 310 }
 311
 312 static inline
 313 bool isUncondBranchOpcode(int Opc) {
 314   return Opc == ARM::B || Opc == ARM::tB || Opc == ARM::t2B;
 315 }
 316
 317 static inline
 318 bool isCondBranchOpcode(int Opc) {
 319   return Opc == ARM::Bcc || Opc == ARM::tBcc || Opc == ARM::t2Bcc;
 320 }
 321
 322 static inline
 323 bool isJumpTableBranchOpcode(int Opc) {
 324   return Opc == ARM::BR_JTr || Opc == ARM::BR_JTm || Opc == ARM::BR_JTadd ||
 325     Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT;
 326 }
 327
 328 static inline
 329 bool isIndirectBranchOpcode(int Opc) {
 330   return Opc == ARM::BX || Opc == ARM::MOVPCRX || Opc == ARM::tBRIND;
 331 }
 332
 333 /// getInstrPredicate - If instruction is predicated, returns its predicate
 334 /// condition, otherwise returns AL. It also returns the condition code
 335 /// register by reference.
 336 ARMCC::CondCodes getInstrPredicate(const MachineInstr *MI, unsigned &PredReg);
 337
 338 int getMatchingCondBranchOpcode(int Opc);
 339
 340
 341 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether
 342 /// the instruction is encoded with an 'S' bit is determined by the optional
 343 /// CPSR def operand.
 344 unsigned convertAddSubFlagsOpcode(unsigned OldOpc);
 345
 346 /// emitARMRegPlusImmediate / emitT2RegPlusImmediate - Emits a series of
 347 /// instructions to materializea destreg = basereg + immediate in ARM / Thumb2
 348 /// code.
 349 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 350                              MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 351                              unsigned DestReg, unsigned BaseReg, int NumBytes,
 352                              ARMCC::CondCodes Pred, unsigned PredReg,
 353                              const ARMBaseInstrInfo &TII, unsigned MIFlags = 0);
 354
 355 void emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 356                             MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 357                             unsigned DestReg, unsigned BaseReg, int NumBytes,
 358                             ARMCC::CondCodes Pred, unsigned PredReg,
 359                             const ARMBaseInstrInfo &TII, unsigned MIFlags = 0);
 360 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 361                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 362                                unsigned DestReg, unsigned BaseReg,
 363                                int NumBytes, const TargetInstrInfo &TII,
 364                                const ARMBaseRegisterInfo& MRI,
 365                                unsigned MIFlags = 0);
 366
 367
 368 /// rewriteARMFrameIndex / rewriteT2FrameIndex -
 369 /// Rewrite MI to access 'Offset' bytes from the FP. Return false if the
 370 /// offset could not be handled directly in MI, and return the left-over
 371 /// portion by reference.
 372 bool rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 373                           unsigned FrameReg, int &Offset,
 374                           const ARMBaseInstrInfo &TII);
 375
 376 bool rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 377                          unsigned FrameReg, int &Offset,
 378                          const ARMBaseInstrInfo &TII);
 379
 380 } // End llvm namespace
 381
 382 #endif