lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMHazardRecognizer.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "MCTargetDesc/ARMAddressingModes.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/LiveVariables.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  27 #include "llvm/CodeGen/MachineMemOperand.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/SelectionDAGNodes.h"
  30 #include "llvm/IR/Constants.h"
  31 #include "llvm/IR/Function.h"
  32 #include "llvm/IR/GlobalValue.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Support/BranchProbability.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38
  39 #define GET_INSTRINFO_CTOR
  40 #include "ARMGenInstrInfo.inc"
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  46                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  47
  48 static cl::opt<bool>
  49 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  50            cl::desc("Widen ARM vmovs to vmovd when possible"));
  51
  52 static cl::opt<unsigned>
  53 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  54      cl::Hidden, cl::init(12),
  55      cl::desc("Clearance before partial register updates"));
  56
  57 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  58 struct ARM_MLxEntry {
  59   uint16_t MLxOpc;     // MLA / MLS opcode
  60   uint16_t MulOpc;     // Expanded multiplication opcode
  61   uint16_t AddSubOpc;  // Expanded add / sub opcode
  62   bool NegAcc;         // True if the acc is negated before the add / sub.
  63   bool HasLane;        // True if instruction has an extra "lane" operand.
  64 };
  65
  66 static const ARM_MLxEntry ARM_MLxTable[] = {
  67   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  68   // fp scalar ops
  69   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  70   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  71   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  72   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  73   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  74   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  75   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  76   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  77
  78   // fp SIMD ops
  79   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  80   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  81   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  82   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  83   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  84   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  85   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  86   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  87 };
  88
  89 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  90   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  91     Subtarget(STI) {
  92   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  93     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  94       assert(false && "Duplicated entries?");
  95     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  96     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  97   }
  98 }
  99
 100 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 101 // currently defaults to no prepass hazard recognizer.
 102 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 103 CreateTargetHazardRecognizer(const TargetMachine *TM,
 104                              const ScheduleDAG *DAG) const {
 105   if (usePreRAHazardRecognizer()) {
 106     const InstrItineraryData *II = TM->getInstrItineraryData();
 107     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 108   }
 109   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 110 }
 111
 112 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 113 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 114                                    const ScheduleDAG *DAG) const {
 115   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 116     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 117   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 118 }
 119
 120 MachineInstr *
 121 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 122                                         MachineBasicBlock::iterator &MBBI,
 123                                         LiveVariables *LV) const {
 124   // FIXME: Thumb2 support.
 125
 126   if (!EnableARM3Addr)
 127     return NULL;
 128
 129   MachineInstr *MI = MBBI;
 130   MachineFunction &MF = *MI->getParent()->getParent();
 131   uint64_t TSFlags = MI->getDesc().TSFlags;
 132   bool isPre = false;
 133   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 134   default: return NULL;
 135   case ARMII::IndexModePre:
 136     isPre = true;
 137     break;
 138   case ARMII::IndexModePost:
 139     break;
 140   }
 141
 142   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 143   // operation.
 144   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 145   if (MemOpc == 0)
 146     return NULL;
 147
 148   MachineInstr *UpdateMI = NULL;
 149   MachineInstr *MemMI = NULL;
 150   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 151   const MCInstrDesc &MCID = MI->getDesc();
 152   unsigned NumOps = MCID.getNumOperands();
 153   bool isLoad = !MI->mayStore();
 154   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 155   const MachineOperand &Base = MI->getOperand(2);
 156   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 157   unsigned WBReg = WB.getReg();
 158   unsigned BaseReg = Base.getReg();
 159   unsigned OffReg = Offset.getReg();
 160   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 161   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 162   switch (AddrMode) {
 163   default: llvm_unreachable("Unknown indexed op!");
 164   case ARMII::AddrMode2: {
 165     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 166     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 167     if (OffReg == 0) {
 168       if (ARM_AM::getSOImmVal(Amt) == -1)
 169         // Can't encode it in a so_imm operand. This transformation will
 170         // add more than 1 instruction. Abandon!
 171         return NULL;
 172       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 173                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 174         .addReg(BaseReg).addImm(Amt)
 175         .addImm(Pred).addReg(0).addReg(0);
 176     } else if (Amt != 0) {
 177       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 178       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 179       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 180                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 181         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 182         .addImm(Pred).addReg(0).addReg(0);
 183     } else
 184       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 185                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 186         .addReg(BaseReg).addReg(OffReg)
 187         .addImm(Pred).addReg(0).addReg(0);
 188     break;
 189   }
 190   case ARMII::AddrMode3 : {
 191     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 192     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 193     if (OffReg == 0)
 194       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 195       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 196                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 197         .addReg(BaseReg).addImm(Amt)
 198         .addImm(Pred).addReg(0).addReg(0);
 199     else
 200       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 201                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 202         .addReg(BaseReg).addReg(OffReg)
 203         .addImm(Pred).addReg(0).addReg(0);
 204     break;
 205   }
 206   }
 207
 208   std::vector<MachineInstr*> NewMIs;
 209   if (isPre) {
 210     if (isLoad)
 211       MemMI = BuildMI(MF, MI->getDebugLoc(),
 212                       get(MemOpc), MI->getOperand(0).getReg())
 213         .addReg(WBReg).addImm(0).addImm(Pred);
 214     else
 215       MemMI = BuildMI(MF, MI->getDebugLoc(),
 216                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 217         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 218     NewMIs.push_back(MemMI);
 219     NewMIs.push_back(UpdateMI);
 220   } else {
 221     if (isLoad)
 222       MemMI = BuildMI(MF, MI->getDebugLoc(),
 223                       get(MemOpc), MI->getOperand(0).getReg())
 224         .addReg(BaseReg).addImm(0).addImm(Pred);
 225     else
 226       MemMI = BuildMI(MF, MI->getDebugLoc(),
 227                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 228         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 229     if (WB.isDead())
 230       UpdateMI->getOperand(0).setIsDead();
 231     NewMIs.push_back(UpdateMI);
 232     NewMIs.push_back(MemMI);
 233   }
 234
 235   // Transfer LiveVariables states, kill / dead info.
 236   if (LV) {
 237     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 238       MachineOperand &MO = MI->getOperand(i);
 239       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 240         unsigned Reg = MO.getReg();
 241
 242         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 243         if (MO.isDef()) {
 244           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 245           if (MO.isDead())
 246             LV->addVirtualRegisterDead(Reg, NewMI);
 247         }
 248         if (MO.isUse() && MO.isKill()) {
 249           for (unsigned j = 0; j < 2; ++j) {
 250             // Look at the two new MI's in reverse order.
 251             MachineInstr *NewMI = NewMIs[j];
 252             if (!NewMI->readsRegister(Reg))
 253               continue;
 254             LV->addVirtualRegisterKilled(Reg, NewMI);
 255             if (VI.removeKill(MI))
 256               VI.Kills.push_back(NewMI);
 257             break;
 258           }
 259         }
 260       }
 261     }
 262   }
 263
 264   MFI->insert(MBBI, NewMIs[1]);
 265   MFI->insert(MBBI, NewMIs[0]);
 266   return NewMIs[0];
 267 }
 268
 269 // Branch analysis.
 270 bool
 271 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 272                                 MachineBasicBlock *&FBB,
 273                                 SmallVectorImpl<MachineOperand> &Cond,
 274                                 bool AllowModify) const {
 275   // If the block has no terminators, it just falls into the block after it.
 276   MachineBasicBlock::iterator I = MBB.end();
 277   if (I == MBB.begin())
 278     return false;
 279   --I;
 280   while (I->isDebugValue()) {
 281     if (I == MBB.begin())
 282       return false;
 283     --I;
 284   }
 285
 286   // Get the last instruction in the block.
 287   MachineInstr *LastInst = I;
 288   unsigned LastOpc = LastInst->getOpcode();
 289
 290   // Check if it's an indirect branch first, this should return 'unanalyzable'
 291   // even if it's predicated.
 292   if (isIndirectBranchOpcode(LastOpc))
 293     return true;
 294
 295   if (!isUnpredicatedTerminator(I))
 296     return false;
 297
 298   // If there is only one terminator instruction, process it.
 299   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 300     if (isUncondBranchOpcode(LastOpc)) {
 301       TBB = LastInst->getOperand(0).getMBB();
 302       return false;
 303     }
 304     if (isCondBranchOpcode(LastOpc)) {
 305       // Block ends with fall-through condbranch.
 306       TBB = LastInst->getOperand(0).getMBB();
 307       Cond.push_back(LastInst->getOperand(1));
 308       Cond.push_back(LastInst->getOperand(2));
 309       return false;
 310     }
 311     return true;  // Can't handle indirect branch.
 312   }
 313
 314   // Get the instruction before it if it is a terminator.
 315   MachineInstr *SecondLastInst = I;
 316   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 317
 318   // If AllowModify is true and the block ends with two or more unconditional
 319   // branches, delete all but the first unconditional branch.
 320   if (AllowModify && isUncondBranchOpcode(LastOpc)) {
 321     while (isUncondBranchOpcode(SecondLastOpc)) {
 322       LastInst->eraseFromParent();
 323       LastInst = SecondLastInst;
 324       LastOpc = LastInst->getOpcode();
 325       if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 326         // Return now the only terminator is an unconditional branch.
 327         TBB = LastInst->getOperand(0).getMBB();
 328         return false;
 329       } else {
 330         SecondLastInst = I;
 331         SecondLastOpc = SecondLastInst->getOpcode();
 332       }
 333     }
 334   }
 335
 336   // If there are three terminators, we don't know what sort of block this is.
 337   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 338     return true;
 339
 340   // If the block ends with a B and a Bcc, handle it.
 341   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 342     TBB =  SecondLastInst->getOperand(0).getMBB();
 343     Cond.push_back(SecondLastInst->getOperand(1));
 344     Cond.push_back(SecondLastInst->getOperand(2));
 345     FBB = LastInst->getOperand(0).getMBB();
 346     return false;
 347   }
 348
 349   // If the block ends with two unconditional branches, handle it.  The second
 350   // one is not executed, so remove it.
 351   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 352     TBB = SecondLastInst->getOperand(0).getMBB();
 353     I = LastInst;
 354     if (AllowModify)
 355       I->eraseFromParent();
 356     return false;
 357   }
 358
 359   // ...likewise if it ends with a branch table followed by an unconditional
 360   // branch. The branch folder can create these, and we must get rid of them for
 361   // correctness of Thumb constant islands.
 362   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 363        isIndirectBranchOpcode(SecondLastOpc)) &&
 364       isUncondBranchOpcode(LastOpc)) {
 365     I = LastInst;
 366     if (AllowModify)
 367       I->eraseFromParent();
 368     return true;
 369   }
 370
 371   // Otherwise, can't handle this.
 372   return true;
 373 }
 374
 375
 376 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 377   MachineBasicBlock::iterator I = MBB.end();
 378   if (I == MBB.begin()) return 0;
 379   --I;
 380   while (I->isDebugValue()) {
 381     if (I == MBB.begin())
 382       return 0;
 383     --I;
 384   }
 385   if (!isUncondBranchOpcode(I->getOpcode()) &&
 386       !isCondBranchOpcode(I->getOpcode()))
 387     return 0;
 388
 389   // Remove the branch.
 390   I->eraseFromParent();
 391
 392   I = MBB.end();
 393
 394   if (I == MBB.begin()) return 1;
 395   --I;
 396   if (!isCondBranchOpcode(I->getOpcode()))
 397     return 1;
 398
 399   // Remove the branch.
 400   I->eraseFromParent();
 401   return 2;
 402 }
 403
 404 unsigned
 405 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 406                                MachineBasicBlock *FBB,
 407                                const SmallVectorImpl<MachineOperand> &Cond,
 408                                DebugLoc DL) const {
 409   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 410   int BOpc   = !AFI->isThumbFunction()
 411     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 412   int BccOpc = !AFI->isThumbFunction()
 413     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 414   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 415
 416   // Shouldn't be a fall through.
 417   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 418   assert((Cond.size() == 2 || Cond.size() == 0) &&
 419          "ARM branch conditions have two components!");
 420
 421   if (FBB == 0) {
 422     if (Cond.empty()) { // Unconditional branch?
 423       if (isThumb)
 424         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 425       else
 426         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 427     } else
 428       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 429         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 430     return 1;
 431   }
 432
 433   // Two-way conditional branch.
 434   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 435     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 436   if (isThumb)
 437     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 438   else
 439     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 440   return 2;
 441 }
 442
 443 bool ARMBaseInstrInfo::
 444 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 445   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 446   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 447   return false;
 448 }
 449
 450 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 451   if (MI->isBundle()) {
 452     MachineBasicBlock::const_instr_iterator I = MI;
 453     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 454     while (++I != E && I->isInsideBundle()) {
 455       int PIdx = I->findFirstPredOperandIdx();
 456       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 457         return true;
 458     }
 459     return false;
 460   }
 461
 462   int PIdx = MI->findFirstPredOperandIdx();
 463   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 464 }
 465
 466 bool ARMBaseInstrInfo::
 467 PredicateInstruction(MachineInstr *MI,
 468                      const SmallVectorImpl<MachineOperand> &Pred) const {
 469   unsigned Opc = MI->getOpcode();
 470   if (isUncondBranchOpcode(Opc)) {
 471     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 472     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 473       .addImm(Pred[0].getImm())
 474       .addReg(Pred[1].getReg());
 475     return true;
 476   }
 477
 478   int PIdx = MI->findFirstPredOperandIdx();
 479   if (PIdx != -1) {
 480     MachineOperand &PMO = MI->getOperand(PIdx);
 481     PMO.setImm(Pred[0].getImm());
 482     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 483     return true;
 484   }
 485   return false;
 486 }
 487
 488 bool ARMBaseInstrInfo::
 489 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 490                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 491   if (Pred1.size() > 2 || Pred2.size() > 2)
 492     return false;
 493
 494   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 495   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 496   if (CC1 == CC2)
 497     return true;
 498
 499   switch (CC1) {
 500   default:
 501     return false;
 502   case ARMCC::AL:
 503     return true;
 504   case ARMCC::HS:
 505     return CC2 == ARMCC::HI;
 506   case ARMCC::LS:
 507     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 508   case ARMCC::GE:
 509     return CC2 == ARMCC::GT;
 510   case ARMCC::LE:
 511     return CC2 == ARMCC::LT;
 512   }
 513 }
 514
 515 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 516                                     std::vector<MachineOperand> &Pred) const {
 517   bool Found = false;
 518   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 519     const MachineOperand &MO = MI->getOperand(i);
 520     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 521         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 522       Pred.push_back(MO);
 523       Found = true;
 524     }
 525   }
 526
 527   return Found;
 528 }
 529
 530 /// isPredicable - Return true if the specified instruction can be predicated.
 531 /// By default, this returns true for every instruction with a
 532 /// PredicateOperand.
 533 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 534   if (!MI->isPredicable())
 535     return false;
 536
 537   if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 538     ARMFunctionInfo *AFI =
 539       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 540     return AFI->isThumb2Function();
 541   }
 542   return true;
 543 }
 544
 545 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 546 LLVM_ATTRIBUTE_NOINLINE
 547 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 548                                 unsigned JTI);
 549 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 550                                 unsigned JTI) {
 551   assert(JTI < JT.size());
 552   return JT[JTI].MBBs.size();
 553 }
 554
 555 /// GetInstSize - Return the size of the specified MachineInstr.
 556 ///
 557 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 558   const MachineBasicBlock &MBB = *MI->getParent();
 559   const MachineFunction *MF = MBB.getParent();
 560   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 561
 562   const MCInstrDesc &MCID = MI->getDesc();
 563   if (MCID.getSize())
 564     return MCID.getSize();
 565
 566   // If this machine instr is an inline asm, measure it.
 567   if (MI->getOpcode() == ARM::INLINEASM)
 568     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 569   if (MI->isLabel())
 570     return 0;
 571   unsigned Opc = MI->getOpcode();
 572   switch (Opc) {
 573   case TargetOpcode::IMPLICIT_DEF:
 574   case TargetOpcode::KILL:
 575   case TargetOpcode::PROLOG_LABEL:
 576   case TargetOpcode::EH_LABEL:
 577   case TargetOpcode::DBG_VALUE:
 578     return 0;
 579   case TargetOpcode::BUNDLE:
 580     return getInstBundleLength(MI);
 581   case ARM::MOVi16_ga_pcrel:
 582   case ARM::MOVTi16_ga_pcrel:
 583   case ARM::t2MOVi16_ga_pcrel:
 584   case ARM::t2MOVTi16_ga_pcrel:
 585     return 4;
 586   case ARM::MOVi32imm:
 587   case ARM::t2MOVi32imm:
 588     return 8;
 589   case ARM::CONSTPOOL_ENTRY:
 590     // If this machine instr is a constant pool entry, its size is recorded as
 591     // operand #2.
 592     return MI->getOperand(2).getImm();
 593   case ARM::Int_eh_sjlj_longjmp:
 594     return 16;
 595   case ARM::tInt_eh_sjlj_longjmp:
 596     return 10;
 597   case ARM::Int_eh_sjlj_setjmp:
 598   case ARM::Int_eh_sjlj_setjmp_nofp:
 599     return 20;
 600   case ARM::tInt_eh_sjlj_setjmp:
 601   case ARM::t2Int_eh_sjlj_setjmp:
 602   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 603     return 12;
 604   case ARM::BR_JTr:
 605   case ARM::BR_JTm:
 606   case ARM::BR_JTadd:
 607   case ARM::tBR_JTr:
 608   case ARM::t2BR_JT:
 609   case ARM::t2TBB_JT:
 610   case ARM::t2TBH_JT: {
 611     // These are jumptable branches, i.e. a branch followed by an inlined
 612     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 613     // entry is one byte; TBH two byte each.
 614     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 615       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 616     unsigned NumOps = MCID.getNumOperands();
 617     MachineOperand JTOP =
 618       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 619     unsigned JTI = JTOP.getIndex();
 620     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 621     assert(MJTI != 0);
 622     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 623     assert(JTI < JT.size());
 624     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 625     // 4 aligned. The assembler / linker may add 2 byte padding just before
 626     // the JT entries.  The size does not include this padding; the
 627     // constant islands pass does separate bookkeeping for it.
 628     // FIXME: If we know the size of the function is less than (1 << 16) *2
 629     // bytes, we can use 16-bit entries instead. Then there won't be an
 630     // alignment issue.
 631     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 632     unsigned NumEntries = getNumJTEntries(JT, JTI);
 633     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 634       // Make sure the instruction that follows TBB is 2-byte aligned.
 635       // FIXME: Constant island pass should insert an "ALIGN" instruction
 636       // instead.
 637       ++NumEntries;
 638     return NumEntries * EntrySize + InstSize;
 639   }
 640   default:
 641     // Otherwise, pseudo-instruction sizes are zero.
 642     return 0;
 643   }
 644 }
 645
 646 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 647   unsigned Size = 0;
 648   MachineBasicBlock::const_instr_iterator I = MI;
 649   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 650   while (++I != E && I->isInsideBundle()) {
 651     assert(!I->isBundle() && "No nested bundle!");
 652     Size += GetInstSizeInBytes(&*I);
 653   }
 654   return Size;
 655 }
 656
 657 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 658                                    MachineBasicBlock::iterator I, DebugLoc DL,
 659                                    unsigned DestReg, unsigned SrcReg,
 660                                    bool KillSrc) const {
 661   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 662   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 663
 664   if (GPRDest && GPRSrc) {
 665     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 666                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 667     return;
 668   }
 669
 670   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 671   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 672
 673   unsigned Opc = 0;
 674   if (SPRDest && SPRSrc)
 675     Opc = ARM::VMOVS;
 676   else if (GPRDest && SPRSrc)
 677     Opc = ARM::VMOVRS;
 678   else if (SPRDest && GPRSrc)
 679     Opc = ARM::VMOVSR;
 680   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 681     Opc = ARM::VMOVD;
 682   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 683     Opc = ARM::VORRq;
 684
 685   if (Opc) {
 686     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 687     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 688     if (Opc == ARM::VORRq)
 689       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 690     AddDefaultPred(MIB);
 691     return;
 692   }
 693
 694   // Handle register classes that require multiple instructions.
 695   unsigned BeginIdx = 0;
 696   unsigned SubRegs = 0;
 697   int Spacing = 1;
 698
 699   // Use VORRq when possible.
 700   if (ARM::QQPRRegClass.contains(DestReg, SrcReg))
 701     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 2;
 702   else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg))
 703     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 4;
 704   // Fall back to VMOVD.
 705   else if (ARM::DPairRegClass.contains(DestReg, SrcReg))
 706     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2;
 707   else if (ARM::DTripleRegClass.contains(DestReg, SrcReg))
 708     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3;
 709   else if (ARM::DQuadRegClass.contains(DestReg, SrcReg))
 710     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4;
 711   else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg))
 712     Opc = ARM::MOVr, BeginIdx = ARM::gsub_0, SubRegs = 2;
 713
 714   else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg))
 715     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2, Spacing = 2;
 716   else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg))
 717     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3, Spacing = 2;
 718   else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg))
 719     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4, Spacing = 2;
 720
 721   assert(Opc && "Impossible reg-to-reg copy");
 722
 723   const TargetRegisterInfo *TRI = &getRegisterInfo();
 724   MachineInstrBuilder Mov;
 725
 726   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 727   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 728     BeginIdx = BeginIdx + ((SubRegs-1)*Spacing);
 729     Spacing = -Spacing;
 730   }
 731 #ifndef NDEBUG
 732   SmallSet<unsigned, 4> DstRegs;
 733 #endif
 734   for (unsigned i = 0; i != SubRegs; ++i) {
 735     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i*Spacing);
 736     unsigned Src = TRI->getSubReg(SrcReg,  BeginIdx + i*Spacing);
 737     assert(Dst && Src && "Bad sub-register");
 738 #ifndef NDEBUG
 739     assert(!DstRegs.count(Src) && "destructive vector copy");
 740     DstRegs.insert(Dst);
 741 #endif
 742     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst)
 743       .addReg(Src);
 744     // VORR takes two source operands.
 745     if (Opc == ARM::VORRq)
 746       Mov.addReg(Src);
 747     Mov = AddDefaultPred(Mov);
 748   }
 749   // Add implicit super-register defs and kills to the last instruction.
 750   Mov->addRegisterDefined(DestReg, TRI);
 751   if (KillSrc)
 752     Mov->addRegisterKilled(SrcReg, TRI);
 753 }
 754
 755 const MachineInstrBuilder &
 756 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 757                           unsigned SubIdx, unsigned State,
 758                           const TargetRegisterInfo *TRI) const {
 759   if (!SubIdx)
 760     return MIB.addReg(Reg, State);
 761
 762   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 763     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 764   return MIB.addReg(Reg, State, SubIdx);
 765 }
 766
 767 void ARMBaseInstrInfo::
 768 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 769                     unsigned SrcReg, bool isKill, int FI,
 770                     const TargetRegisterClass *RC,
 771                     const TargetRegisterInfo *TRI) const {
 772   DebugLoc DL;
 773   if (I != MBB.end()) DL = I->getDebugLoc();
 774   MachineFunction &MF = *MBB.getParent();
 775   MachineFrameInfo &MFI = *MF.getFrameInfo();
 776   unsigned Align = MFI.getObjectAlignment(FI);
 777
 778   MachineMemOperand *MMO =
 779     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 780                             MachineMemOperand::MOStore,
 781                             MFI.getObjectSize(FI),
 782                             Align);
 783
 784   switch (RC->getSize()) {
 785     case 4:
 786       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 787         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 788                    .addReg(SrcReg, getKillRegState(isKill))
 789                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 790       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 791         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 792                    .addReg(SrcReg, getKillRegState(isKill))
 793                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 794       } else
 795         llvm_unreachable("Unknown reg class!");
 796       break;
 797     case 8:
 798       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 799         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 800                    .addReg(SrcReg, getKillRegState(isKill))
 801                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 802       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 803         if (Subtarget.hasV5TEOps()) {
 804           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 805           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 806           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 807           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 808
 809           AddDefaultPred(MIB);
 810         } else {
 811           // Fallback to STM instruction, which has existed since the dawn of
 812           // time.
 813           MachineInstrBuilder MIB =
 814             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 815                              .addFrameIndex(FI).addMemOperand(MMO));
 816           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 817           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 818         }
 819       } else
 820         llvm_unreachable("Unknown reg class!");
 821       break;
 822     case 16:
 823       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 824         // Use aligned spills if the stack can be realigned.
 825         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 826           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 827                      .addFrameIndex(FI).addImm(16)
 828                      .addReg(SrcReg, getKillRegState(isKill))
 829                      .addMemOperand(MMO));
 830         } else {
 831           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 832                      .addReg(SrcReg, getKillRegState(isKill))
 833                      .addFrameIndex(FI)
 834                      .addMemOperand(MMO));
 835         }
 836       } else
 837         llvm_unreachable("Unknown reg class!");
 838       break;
 839     case 24:
 840       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 841         // Use aligned spills if the stack can be realigned.
 842         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 843           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 844                      .addFrameIndex(FI).addImm(16)
 845                      .addReg(SrcReg, getKillRegState(isKill))
 846                      .addMemOperand(MMO));
 847         } else {
 848           MachineInstrBuilder MIB =
 849           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 850                        .addFrameIndex(FI))
 851                        .addMemOperand(MMO);
 852           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 853           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 854           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 855         }
 856       } else
 857         llvm_unreachable("Unknown reg class!");
 858       break;
 859     case 32:
 860       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 861         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 862           // FIXME: It's possible to only store part of the QQ register if the
 863           // spilled def has a sub-register index.
 864           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 865                      .addFrameIndex(FI).addImm(16)
 866                      .addReg(SrcReg, getKillRegState(isKill))
 867                      .addMemOperand(MMO));
 868         } else {
 869           MachineInstrBuilder MIB =
 870           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 871                        .addFrameIndex(FI))
 872                        .addMemOperand(MMO);
 873           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 874           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 875           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 876                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 877         }
 878       } else
 879         llvm_unreachable("Unknown reg class!");
 880       break;
 881     case 64:
 882       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 883         MachineInstrBuilder MIB =
 884           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 885                          .addFrameIndex(FI))
 886                          .addMemOperand(MMO);
 887         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 888         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 889         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 890         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 891         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 892         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 893         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 894               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 895       } else
 896         llvm_unreachable("Unknown reg class!");
 897       break;
 898     default:
 899       llvm_unreachable("Unknown reg class!");
 900   }
 901 }
 902
 903 unsigned
 904 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 905                                      int &FrameIndex) const {
 906   switch (MI->getOpcode()) {
 907   default: break;
 908   case ARM::STRrs:
 909   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 910     if (MI->getOperand(1).isFI() &&
 911         MI->getOperand(2).isReg() &&
 912         MI->getOperand(3).isImm() &&
 913         MI->getOperand(2).getReg() == 0 &&
 914         MI->getOperand(3).getImm() == 0) {
 915       FrameIndex = MI->getOperand(1).getIndex();
 916       return MI->getOperand(0).getReg();
 917     }
 918     break;
 919   case ARM::STRi12:
 920   case ARM::t2STRi12:
 921   case ARM::tSTRspi:
 922   case ARM::VSTRD:
 923   case ARM::VSTRS:
 924     if (MI->getOperand(1).isFI() &&
 925         MI->getOperand(2).isImm() &&
 926         MI->getOperand(2).getImm() == 0) {
 927       FrameIndex = MI->getOperand(1).getIndex();
 928       return MI->getOperand(0).getReg();
 929     }
 930     break;
 931   case ARM::VST1q64:
 932   case ARM::VST1d64TPseudo:
 933   case ARM::VST1d64QPseudo:
 934     if (MI->getOperand(0).isFI() &&
 935         MI->getOperand(2).getSubReg() == 0) {
 936       FrameIndex = MI->getOperand(0).getIndex();
 937       return MI->getOperand(2).getReg();
 938     }
 939     break;
 940   case ARM::VSTMQIA:
 941     if (MI->getOperand(1).isFI() &&
 942         MI->getOperand(0).getSubReg() == 0) {
 943       FrameIndex = MI->getOperand(1).getIndex();
 944       return MI->getOperand(0).getReg();
 945     }
 946     break;
 947   }
 948
 949   return 0;
 950 }
 951
 952 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 953                                                     int &FrameIndex) const {
 954   const MachineMemOperand *Dummy;
 955   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 956 }
 957
 958 void ARMBaseInstrInfo::
 959 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 960                      unsigned DestReg, int FI,
 961                      const TargetRegisterClass *RC,
 962                      const TargetRegisterInfo *TRI) const {
 963   DebugLoc DL;
 964   if (I != MBB.end()) DL = I->getDebugLoc();
 965   MachineFunction &MF = *MBB.getParent();
 966   MachineFrameInfo &MFI = *MF.getFrameInfo();
 967   unsigned Align = MFI.getObjectAlignment(FI);
 968   MachineMemOperand *MMO =
 969     MF.getMachineMemOperand(
 970                     MachinePointerInfo::getFixedStack(FI),
 971                             MachineMemOperand::MOLoad,
 972                             MFI.getObjectSize(FI),
 973                             Align);
 974
 975   switch (RC->getSize()) {
 976   case 4:
 977     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 978       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 979                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 980
 981     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 982       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 983                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 984     } else
 985       llvm_unreachable("Unknown reg class!");
 986     break;
 987   case 8:
 988     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 989       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 990                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 991     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 992       MachineInstrBuilder MIB;
 993
 994       if (Subtarget.hasV5TEOps()) {
 995         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
 996         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
 997         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
 998         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 999
1000         AddDefaultPred(MIB);
1001       } else {
1002         // Fallback to LDM instruction, which has existed since the dawn of
1003         // time.
1004         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1005                                  .addFrameIndex(FI).addMemOperand(MMO));
1006         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1007         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1008       }
1009
1010       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1011         MIB.addReg(DestReg, RegState::ImplicitDefine);
1012     } else
1013       llvm_unreachable("Unknown reg class!");
1014     break;
1015   case 16:
1016     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1017       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1018         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1019                      .addFrameIndex(FI).addImm(16)
1020                      .addMemOperand(MMO));
1021       } else {
1022         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1023                        .addFrameIndex(FI)
1024                        .addMemOperand(MMO));
1025       }
1026     } else
1027       llvm_unreachable("Unknown reg class!");
1028     break;
1029   case 24:
1030     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1031       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1032         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1033                      .addFrameIndex(FI).addImm(16)
1034                      .addMemOperand(MMO));
1035       } else {
1036         MachineInstrBuilder MIB =
1037           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1038                          .addFrameIndex(FI)
1039                          .addMemOperand(MMO));
1040         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1041         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1042         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1043         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1044           MIB.addReg(DestReg, RegState::ImplicitDefine);
1045       }
1046     } else
1047       llvm_unreachable("Unknown reg class!");
1048     break;
1049    case 32:
1050     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1051       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1052         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1053                      .addFrameIndex(FI).addImm(16)
1054                      .addMemOperand(MMO));
1055       } else {
1056         MachineInstrBuilder MIB =
1057         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1058                        .addFrameIndex(FI))
1059                        .addMemOperand(MMO);
1060         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1061         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1062         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1063         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1064         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1065           MIB.addReg(DestReg, RegState::ImplicitDefine);
1066       }
1067     } else
1068       llvm_unreachable("Unknown reg class!");
1069     break;
1070   case 64:
1071     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1072       MachineInstrBuilder MIB =
1073       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1074                      .addFrameIndex(FI))
1075                      .addMemOperand(MMO);
1076       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1077       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1078       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1079       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1080       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1081       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1082       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1083       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1084       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1085         MIB.addReg(DestReg, RegState::ImplicitDefine);
1086     } else
1087       llvm_unreachable("Unknown reg class!");
1088     break;
1089   default:
1090     llvm_unreachable("Unknown regclass!");
1091   }
1092 }
1093
1094 unsigned
1095 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1096                                       int &FrameIndex) const {
1097   switch (MI->getOpcode()) {
1098   default: break;
1099   case ARM::LDRrs:
1100   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1101     if (MI->getOperand(1).isFI() &&
1102         MI->getOperand(2).isReg() &&
1103         MI->getOperand(3).isImm() &&
1104         MI->getOperand(2).getReg() == 0 &&
1105         MI->getOperand(3).getImm() == 0) {
1106       FrameIndex = MI->getOperand(1).getIndex();
1107       return MI->getOperand(0).getReg();
1108     }
1109     break;
1110   case ARM::LDRi12:
1111   case ARM::t2LDRi12:
1112   case ARM::tLDRspi:
1113   case ARM::VLDRD:
1114   case ARM::VLDRS:
1115     if (MI->getOperand(1).isFI() &&
1116         MI->getOperand(2).isImm() &&
1117         MI->getOperand(2).getImm() == 0) {
1118       FrameIndex = MI->getOperand(1).getIndex();
1119       return MI->getOperand(0).getReg();
1120     }
1121     break;
1122   case ARM::VLD1q64:
1123   case ARM::VLD1d64TPseudo:
1124   case ARM::VLD1d64QPseudo:
1125     if (MI->getOperand(1).isFI() &&
1126         MI->getOperand(0).getSubReg() == 0) {
1127       FrameIndex = MI->getOperand(1).getIndex();
1128       return MI->getOperand(0).getReg();
1129     }
1130     break;
1131   case ARM::VLDMQIA:
1132     if (MI->getOperand(1).isFI() &&
1133         MI->getOperand(0).getSubReg() == 0) {
1134       FrameIndex = MI->getOperand(1).getIndex();
1135       return MI->getOperand(0).getReg();
1136     }
1137     break;
1138   }
1139
1140   return 0;
1141 }
1142
1143 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1144                                              int &FrameIndex) const {
1145   const MachineMemOperand *Dummy;
1146   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1147 }
1148
1149 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1150   // This hook gets to expand COPY instructions before they become
1151   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1152   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1153   // changed into a VORR that can go down the NEON pipeline.
1154   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15())
1155     return false;
1156
1157   // Look for a copy between even S-registers.  That is where we keep floats
1158   // when using NEON v2f32 instructions for f32 arithmetic.
1159   unsigned DstRegS = MI->getOperand(0).getReg();
1160   unsigned SrcRegS = MI->getOperand(1).getReg();
1161   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1162     return false;
1163
1164   const TargetRegisterInfo *TRI = &getRegisterInfo();
1165   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1166                                               &ARM::DPRRegClass);
1167   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1168                                               &ARM::DPRRegClass);
1169   if (!DstRegD || !SrcRegD)
1170     return false;
1171
1172   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1173   // legal if the COPY already defines the full DstRegD, and it isn't a
1174   // sub-register insertion.
1175   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1176     return false;
1177
1178   // A dead copy shouldn't show up here, but reject it just in case.
1179   if (MI->getOperand(0).isDead())
1180     return false;
1181
1182   // All clear, widen the COPY.
1183   DEBUG(dbgs() << "widening:    " << *MI);
1184   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1185
1186   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1187   // or some other super-register.
1188   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1189   if (ImpDefIdx != -1)
1190     MI->RemoveOperand(ImpDefIdx);
1191
1192   // Change the opcode and operands.
1193   MI->setDesc(get(ARM::VMOVD));
1194   MI->getOperand(0).setReg(DstRegD);
1195   MI->getOperand(1).setReg(SrcRegD);
1196   AddDefaultPred(MIB);
1197
1198   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1199   // register scavenger and machine verifier, so we need to indicate that we
1200   // are reading an undefined value from SrcRegD, but a proper value from
1201   // SrcRegS.
1202   MI->getOperand(1).setIsUndef();
1203   MIB.addReg(SrcRegS, RegState::Implicit);
1204
1205   // SrcRegD may actually contain an unrelated value in the ssub_1
1206   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1207   if (MI->getOperand(1).isKill()) {
1208     MI->getOperand(1).setIsKill(false);
1209     MI->addRegisterKilled(SrcRegS, TRI, true);
1210   }
1211
1212   DEBUG(dbgs() << "replaced by: " << *MI);
1213   return true;
1214 }
1215
1216 MachineInstr*
1217 ARMBaseInstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
1218                                            int FrameIx, uint64_t Offset,
1219                                            const MDNode *MDPtr,
1220                                            DebugLoc DL) const {
1221   MachineInstrBuilder MIB = BuildMI(MF, DL, get(ARM::DBG_VALUE))
1222     .addFrameIndex(FrameIx).addImm(0).addImm(Offset).addMetadata(MDPtr);
1223   return &*MIB;
1224 }
1225
1226 /// Create a copy of a const pool value. Update CPI to the new index and return
1227 /// the label UID.
1228 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1229   MachineConstantPool *MCP = MF.getConstantPool();
1230   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1231
1232   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1233   assert(MCPE.isMachineConstantPoolEntry() &&
1234          "Expecting a machine constantpool entry!");
1235   ARMConstantPoolValue *ACPV =
1236     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1237
1238   unsigned PCLabelId = AFI->createPICLabelUId();
1239   ARMConstantPoolValue *NewCPV = 0;
1240   // FIXME: The below assumes PIC relocation model and that the function
1241   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1242   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1243   // instructions, so that's probably OK, but is PIC always correct when
1244   // we get here?
1245   if (ACPV->isGlobalValue())
1246     NewCPV = ARMConstantPoolConstant::
1247       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1248              ARMCP::CPValue, 4);
1249   else if (ACPV->isExtSymbol())
1250     NewCPV = ARMConstantPoolSymbol::
1251       Create(MF.getFunction()->getContext(),
1252              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1253   else if (ACPV->isBlockAddress())
1254     NewCPV = ARMConstantPoolConstant::
1255       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1256              ARMCP::CPBlockAddress, 4);
1257   else if (ACPV->isLSDA())
1258     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1259                                              ARMCP::CPLSDA, 4);
1260   else if (ACPV->isMachineBasicBlock())
1261     NewCPV = ARMConstantPoolMBB::
1262       Create(MF.getFunction()->getContext(),
1263              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1264   else
1265     llvm_unreachable("Unexpected ARM constantpool value type!!");
1266   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1267   return PCLabelId;
1268 }
1269
1270 void ARMBaseInstrInfo::
1271 reMaterialize(MachineBasicBlock &MBB,
1272               MachineBasicBlock::iterator I,
1273               unsigned DestReg, unsigned SubIdx,
1274               const MachineInstr *Orig,
1275               const TargetRegisterInfo &TRI) const {
1276   unsigned Opcode = Orig->getOpcode();
1277   switch (Opcode) {
1278   default: {
1279     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1280     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1281     MBB.insert(I, MI);
1282     break;
1283   }
1284   case ARM::tLDRpci_pic:
1285   case ARM::t2LDRpci_pic: {
1286     MachineFunction &MF = *MBB.getParent();
1287     unsigned CPI = Orig->getOperand(1).getIndex();
1288     unsigned PCLabelId = duplicateCPV(MF, CPI);
1289     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1290                                       DestReg)
1291       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1292     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1293     break;
1294   }
1295   }
1296 }
1297
1298 MachineInstr *
1299 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1300   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1301   switch(Orig->getOpcode()) {
1302   case ARM::tLDRpci_pic:
1303   case ARM::t2LDRpci_pic: {
1304     unsigned CPI = Orig->getOperand(1).getIndex();
1305     unsigned PCLabelId = duplicateCPV(MF, CPI);
1306     Orig->getOperand(1).setIndex(CPI);
1307     Orig->getOperand(2).setImm(PCLabelId);
1308     break;
1309   }
1310   }
1311   return MI;
1312 }
1313
1314 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1315                                         const MachineInstr *MI1,
1316                                         const MachineRegisterInfo *MRI) const {
1317   int Opcode = MI0->getOpcode();
1318   if (Opcode == ARM::t2LDRpci ||
1319       Opcode == ARM::t2LDRpci_pic ||
1320       Opcode == ARM::tLDRpci ||
1321       Opcode == ARM::tLDRpci_pic ||
1322       Opcode == ARM::MOV_ga_dyn ||
1323       Opcode == ARM::MOV_ga_pcrel ||
1324       Opcode == ARM::MOV_ga_pcrel_ldr ||
1325       Opcode == ARM::t2MOV_ga_dyn ||
1326       Opcode == ARM::t2MOV_ga_pcrel) {
1327     if (MI1->getOpcode() != Opcode)
1328       return false;
1329     if (MI0->getNumOperands() != MI1->getNumOperands())
1330       return false;
1331
1332     const MachineOperand &MO0 = MI0->getOperand(1);
1333     const MachineOperand &MO1 = MI1->getOperand(1);
1334     if (MO0.getOffset() != MO1.getOffset())
1335       return false;
1336
1337     if (Opcode == ARM::MOV_ga_dyn ||
1338         Opcode == ARM::MOV_ga_pcrel ||
1339         Opcode == ARM::MOV_ga_pcrel_ldr ||
1340         Opcode == ARM::t2MOV_ga_dyn ||
1341         Opcode == ARM::t2MOV_ga_pcrel)
1342       // Ignore the PC labels.
1343       return MO0.getGlobal() == MO1.getGlobal();
1344
1345     const MachineFunction *MF = MI0->getParent()->getParent();
1346     const MachineConstantPool *MCP = MF->getConstantPool();
1347     int CPI0 = MO0.getIndex();
1348     int CPI1 = MO1.getIndex();
1349     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1350     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1351     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1352     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1353     if (isARMCP0 && isARMCP1) {
1354       ARMConstantPoolValue *ACPV0 =
1355         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1356       ARMConstantPoolValue *ACPV1 =
1357         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1358       return ACPV0->hasSameValue(ACPV1);
1359     } else if (!isARMCP0 && !isARMCP1) {
1360       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1361     }
1362     return false;
1363   } else if (Opcode == ARM::PICLDR) {
1364     if (MI1->getOpcode() != Opcode)
1365       return false;
1366     if (MI0->getNumOperands() != MI1->getNumOperands())
1367       return false;
1368
1369     unsigned Addr0 = MI0->getOperand(1).getReg();
1370     unsigned Addr1 = MI1->getOperand(1).getReg();
1371     if (Addr0 != Addr1) {
1372       if (!MRI ||
1373           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1374           !TargetRegisterInfo::isVirtualRegister(Addr1))
1375         return false;
1376
1377       // This assumes SSA form.
1378       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1379       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1380       // Check if the loaded value, e.g. a constantpool of a global address, are
1381       // the same.
1382       if (!produceSameValue(Def0, Def1, MRI))
1383         return false;
1384     }
1385
1386     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1387       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1388       const MachineOperand &MO0 = MI0->getOperand(i);
1389       const MachineOperand &MO1 = MI1->getOperand(i);
1390       if (!MO0.isIdenticalTo(MO1))
1391         return false;
1392     }
1393     return true;
1394   }
1395
1396   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1397 }
1398
1399 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1400 /// determine if two loads are loading from the same base address. It should
1401 /// only return true if the base pointers are the same and the only differences
1402 /// between the two addresses is the offset. It also returns the offsets by
1403 /// reference.
1404 ///
1405 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1406 /// is permanently disabled.
1407 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1408                                                int64_t &Offset1,
1409                                                int64_t &Offset2) const {
1410   // Don't worry about Thumb: just ARM and Thumb2.
1411   if (Subtarget.isThumb1Only()) return false;
1412
1413   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1414     return false;
1415
1416   switch (Load1->getMachineOpcode()) {
1417   default:
1418     return false;
1419   case ARM::LDRi12:
1420   case ARM::LDRBi12:
1421   case ARM::LDRD:
1422   case ARM::LDRH:
1423   case ARM::LDRSB:
1424   case ARM::LDRSH:
1425   case ARM::VLDRD:
1426   case ARM::VLDRS:
1427   case ARM::t2LDRi8:
1428   case ARM::t2LDRDi8:
1429   case ARM::t2LDRSHi8:
1430   case ARM::t2LDRi12:
1431   case ARM::t2LDRSHi12:
1432     break;
1433   }
1434
1435   switch (Load2->getMachineOpcode()) {
1436   default:
1437     return false;
1438   case ARM::LDRi12:
1439   case ARM::LDRBi12:
1440   case ARM::LDRD:
1441   case ARM::LDRH:
1442   case ARM::LDRSB:
1443   case ARM::LDRSH:
1444   case ARM::VLDRD:
1445   case ARM::VLDRS:
1446   case ARM::t2LDRi8:
1447   case ARM::t2LDRSHi8:
1448   case ARM::t2LDRi12:
1449   case ARM::t2LDRSHi12:
1450     break;
1451   }
1452
1453   // Check if base addresses and chain operands match.
1454   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1455       Load1->getOperand(4) != Load2->getOperand(4))
1456     return false;
1457
1458   // Index should be Reg0.
1459   if (Load1->getOperand(3) != Load2->getOperand(3))
1460     return false;
1461
1462   // Determine the offsets.
1463   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1464       isa<ConstantSDNode>(Load2->getOperand(1))) {
1465     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1466     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1467     return true;
1468   }
1469
1470   return false;
1471 }
1472
1473 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1474 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1475 /// be scheduled togther. On some targets if two loads are loading from
1476 /// addresses in the same cache line, it's better if they are scheduled
1477 /// together. This function takes two integers that represent the load offsets
1478 /// from the common base address. It returns true if it decides it's desirable
1479 /// to schedule the two loads together. "NumLoads" is the number of loads that
1480 /// have already been scheduled after Load1.
1481 ///
1482 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1483 /// is permanently disabled.
1484 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1485                                                int64_t Offset1, int64_t Offset2,
1486                                                unsigned NumLoads) const {
1487   // Don't worry about Thumb: just ARM and Thumb2.
1488   if (Subtarget.isThumb1Only()) return false;
1489
1490   assert(Offset2 > Offset1);
1491
1492   if ((Offset2 - Offset1) / 8 > 64)
1493     return false;
1494
1495   if (Load1->getMachineOpcode() != Load2->getMachineOpcode())
1496     return false;  // FIXME: overly conservative?
1497
1498   // Four loads in a row should be sufficient.
1499   if (NumLoads >= 3)
1500     return false;
1501
1502   return true;
1503 }
1504
1505 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1506                                             const MachineBasicBlock *MBB,
1507                                             const MachineFunction &MF) const {
1508   // Debug info is never a scheduling boundary. It's necessary to be explicit
1509   // due to the special treatment of IT instructions below, otherwise a
1510   // dbg_value followed by an IT will result in the IT instruction being
1511   // considered a scheduling hazard, which is wrong. It should be the actual
1512   // instruction preceding the dbg_value instruction(s), just like it is
1513   // when debug info is not present.
1514   if (MI->isDebugValue())
1515     return false;
1516
1517   // Terminators and labels can't be scheduled around.
1518   if (MI->isTerminator() || MI->isLabel())
1519     return true;
1520
1521   // Treat the start of the IT block as a scheduling boundary, but schedule
1522   // t2IT along with all instructions following it.
1523   // FIXME: This is a big hammer. But the alternative is to add all potential
1524   // true and anti dependencies to IT block instructions as implicit operands
1525   // to the t2IT instruction. The added compile time and complexity does not
1526   // seem worth it.
1527   MachineBasicBlock::const_iterator I = MI;
1528   // Make sure to skip any dbg_value instructions
1529   while (++I != MBB->end() && I->isDebugValue())
1530     ;
1531   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1532     return true;
1533
1534   // Don't attempt to schedule around any instruction that defines
1535   // a stack-oriented pointer, as it's unlikely to be profitable. This
1536   // saves compile time, because it doesn't require every single
1537   // stack slot reference to depend on the instruction that does the
1538   // modification.
1539   // Calls don't actually change the stack pointer, even if they have imp-defs.
1540   // No ARM calling conventions change the stack pointer. (X86 calling
1541   // conventions sometimes do).
1542   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1543     return true;
1544
1545   return false;
1546 }
1547
1548 bool ARMBaseInstrInfo::
1549 isProfitableToIfCvt(MachineBasicBlock &MBB,
1550                     unsigned NumCycles, unsigned ExtraPredCycles,
1551                     const BranchProbability &Probability) const {
1552   if (!NumCycles)
1553     return false;
1554
1555   // Attempt to estimate the relative costs of predication versus branching.
1556   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1557   UnpredCost /= Probability.getDenominator();
1558   UnpredCost += 1; // The branch itself
1559   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1560
1561   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1562 }
1563
1564 bool ARMBaseInstrInfo::
1565 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1566                     unsigned TCycles, unsigned TExtra,
1567                     MachineBasicBlock &FMBB,
1568                     unsigned FCycles, unsigned FExtra,
1569                     const BranchProbability &Probability) const {
1570   if (!TCycles || !FCycles)
1571     return false;
1572
1573   // Attempt to estimate the relative costs of predication versus branching.
1574   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1575   TUnpredCost /= Probability.getDenominator();
1576
1577   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1578   unsigned FUnpredCost = Comp * FCycles;
1579   FUnpredCost /= Probability.getDenominator();
1580
1581   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1582   UnpredCost += 1; // The branch itself
1583   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1584
1585   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1586 }
1587
1588 bool
1589 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1590                                             MachineBasicBlock &FMBB) const {
1591   // Reduce false anti-dependencies to let Swift's out-of-order execution
1592   // engine do its thing.
1593   return Subtarget.isSwift();
1594 }
1595
1596 /// getInstrPredicate - If instruction is predicated, returns its predicate
1597 /// condition, otherwise returns AL. It also returns the condition code
1598 /// register by reference.
1599 ARMCC::CondCodes
1600 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1601   int PIdx = MI->findFirstPredOperandIdx();
1602   if (PIdx == -1) {
1603     PredReg = 0;
1604     return ARMCC::AL;
1605   }
1606
1607   PredReg = MI->getOperand(PIdx+1).getReg();
1608   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1609 }
1610
1611
1612 int llvm::getMatchingCondBranchOpcode(int Opc) {
1613   if (Opc == ARM::B)
1614     return ARM::Bcc;
1615   if (Opc == ARM::tB)
1616     return ARM::tBcc;
1617   if (Opc == ARM::t2B)
1618     return ARM::t2Bcc;
1619
1620   llvm_unreachable("Unknown unconditional branch opcode!");
1621 }
1622
1623 /// commuteInstruction - Handle commutable instructions.
1624 MachineInstr *
1625 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1626   switch (MI->getOpcode()) {
1627   case ARM::MOVCCr:
1628   case ARM::t2MOVCCr: {
1629     // MOVCC can be commuted by inverting the condition.
1630     unsigned PredReg = 0;
1631     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1632     // MOVCC AL can't be inverted. Shouldn't happen.
1633     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1634       return NULL;
1635     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1636     if (!MI)
1637       return NULL;
1638     // After swapping the MOVCC operands, also invert the condition.
1639     MI->getOperand(MI->findFirstPredOperandIdx())
1640       .setImm(ARMCC::getOppositeCondition(CC));
1641     return MI;
1642   }
1643   }
1644   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1645 }
1646
1647 /// Identify instructions that can be folded into a MOVCC instruction, and
1648 /// return the defining instruction.
1649 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1650                                       const MachineRegisterInfo &MRI,
1651                                       const TargetInstrInfo *TII) {
1652   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1653     return 0;
1654   if (!MRI.hasOneNonDBGUse(Reg))
1655     return 0;
1656   MachineInstr *MI = MRI.getVRegDef(Reg);
1657   if (!MI)
1658     return 0;
1659   // MI is folded into the MOVCC by predicating it.
1660   if (!MI->isPredicable())
1661     return 0;
1662   // Check if MI has any non-dead defs or physreg uses. This also detects
1663   // predicated instructions which will be reading CPSR.
1664   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1665     const MachineOperand &MO = MI->getOperand(i);
1666     // Reject frame index operands, PEI can't handle the predicated pseudos.
1667     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1668       return 0;
1669     if (!MO.isReg())
1670       continue;
1671     // MI can't have any tied operands, that would conflict with predication.
1672     if (MO.isTied())
1673       return 0;
1674     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1675       return 0;
1676     if (MO.isDef() && !MO.isDead())
1677       return 0;
1678   }
1679   bool DontMoveAcrossStores = true;
1680   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1681     return 0;
1682   return MI;
1683 }
1684
1685 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1686                                      SmallVectorImpl<MachineOperand> &Cond,
1687                                      unsigned &TrueOp, unsigned &FalseOp,
1688                                      bool &Optimizable) const {
1689   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1690          "Unknown select instruction");
1691   // MOVCC operands:
1692   // 0: Def.
1693   // 1: True use.
1694   // 2: False use.
1695   // 3: Condition code.
1696   // 4: CPSR use.
1697   TrueOp = 1;
1698   FalseOp = 2;
1699   Cond.push_back(MI->getOperand(3));
1700   Cond.push_back(MI->getOperand(4));
1701   // We can always fold a def.
1702   Optimizable = true;
1703   return false;
1704 }
1705
1706 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1707                                                bool PreferFalse) const {
1708   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1709          "Unknown select instruction");
1710   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1711   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1712   bool Invert = !DefMI;
1713   if (!DefMI)
1714     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1715   if (!DefMI)
1716     return 0;
1717
1718   // Create a new predicated version of DefMI.
1719   // Rfalse is the first use.
1720   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1721                                       DefMI->getDesc(),
1722                                       MI->getOperand(0).getReg());
1723
1724   // Copy all the DefMI operands, excluding its (null) predicate.
1725   const MCInstrDesc &DefDesc = DefMI->getDesc();
1726   for (unsigned i = 1, e = DefDesc.getNumOperands();
1727        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1728     NewMI.addOperand(DefMI->getOperand(i));
1729
1730   unsigned CondCode = MI->getOperand(3).getImm();
1731   if (Invert)
1732     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1733   else
1734     NewMI.addImm(CondCode);
1735   NewMI.addOperand(MI->getOperand(4));
1736
1737   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1738   if (NewMI->hasOptionalDef())
1739     AddDefaultCC(NewMI);
1740
1741   // The output register value when the predicate is false is an implicit
1742   // register operand tied to the first def.
1743   // The tie makes the register allocator ensure the FalseReg is allocated the
1744   // same register as operand 0.
1745   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1746   FalseReg.setImplicit();
1747   NewMI.addOperand(FalseReg);
1748   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1749
1750   // The caller will erase MI, but not DefMI.
1751   DefMI->eraseFromParent();
1752   return NewMI;
1753 }
1754
1755 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1756 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1757 /// def operand.
1758 ///
1759 /// This will go away once we can teach tblgen how to set the optional CPSR def
1760 /// operand itself.
1761 struct AddSubFlagsOpcodePair {
1762   uint16_t PseudoOpc;
1763   uint16_t MachineOpc;
1764 };
1765
1766 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1767   {ARM::ADDSri, ARM::ADDri},
1768   {ARM::ADDSrr, ARM::ADDrr},
1769   {ARM::ADDSrsi, ARM::ADDrsi},
1770   {ARM::ADDSrsr, ARM::ADDrsr},
1771
1772   {ARM::SUBSri, ARM::SUBri},
1773   {ARM::SUBSrr, ARM::SUBrr},
1774   {ARM::SUBSrsi, ARM::SUBrsi},
1775   {ARM::SUBSrsr, ARM::SUBrsr},
1776
1777   {ARM::RSBSri, ARM::RSBri},
1778   {ARM::RSBSrsi, ARM::RSBrsi},
1779   {ARM::RSBSrsr, ARM::RSBrsr},
1780
1781   {ARM::t2ADDSri, ARM::t2ADDri},
1782   {ARM::t2ADDSrr, ARM::t2ADDrr},
1783   {ARM::t2ADDSrs, ARM::t2ADDrs},
1784
1785   {ARM::t2SUBSri, ARM::t2SUBri},
1786   {ARM::t2SUBSrr, ARM::t2SUBrr},
1787   {ARM::t2SUBSrs, ARM::t2SUBrs},
1788
1789   {ARM::t2RSBSri, ARM::t2RSBri},
1790   {ARM::t2RSBSrs, ARM::t2RSBrs},
1791 };
1792
1793 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1794   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1795     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1796       return AddSubFlagsOpcodeMap[i].MachineOpc;
1797   return 0;
1798 }
1799
1800 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1801                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1802                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1803                                ARMCC::CondCodes Pred, unsigned PredReg,
1804                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1805   bool isSub = NumBytes < 0;
1806   if (isSub) NumBytes = -NumBytes;
1807
1808   while (NumBytes) {
1809     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1810     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1811     assert(ThisVal && "Didn't extract field correctly");
1812
1813     // We will handle these bits from offset, clear them.
1814     NumBytes &= ~ThisVal;
1815
1816     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1817
1818     // Build the new ADD / SUB.
1819     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1820     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1821       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1822       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1823       .setMIFlags(MIFlags);
1824     BaseReg = DestReg;
1825   }
1826 }
1827
1828 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1829                                 unsigned FrameReg, int &Offset,
1830                                 const ARMBaseInstrInfo &TII) {
1831   unsigned Opcode = MI.getOpcode();
1832   const MCInstrDesc &Desc = MI.getDesc();
1833   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1834   bool isSub = false;
1835
1836   // Memory operands in inline assembly always use AddrMode2.
1837   if (Opcode == ARM::INLINEASM)
1838     AddrMode = ARMII::AddrMode2;
1839
1840   if (Opcode == ARM::ADDri) {
1841     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1842     if (Offset == 0) {
1843       // Turn it into a move.
1844       MI.setDesc(TII.get(ARM::MOVr));
1845       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1846       MI.RemoveOperand(FrameRegIdx+1);
1847       Offset = 0;
1848       return true;
1849     } else if (Offset < 0) {
1850       Offset = -Offset;
1851       isSub = true;
1852       MI.setDesc(TII.get(ARM::SUBri));
1853     }
1854
1855     // Common case: small offset, fits into instruction.
1856     if (ARM_AM::getSOImmVal(Offset) != -1) {
1857       // Replace the FrameIndex with sp / fp
1858       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1859       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1860       Offset = 0;
1861       return true;
1862     }
1863
1864     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1865     // as possible.
1866     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1867     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1868
1869     // We will handle these bits from offset, clear them.
1870     Offset &= ~ThisImmVal;
1871
1872     // Get the properly encoded SOImmVal field.
1873     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1874            "Bit extraction didn't work?");
1875     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1876  } else {
1877     unsigned ImmIdx = 0;
1878     int InstrOffs = 0;
1879     unsigned NumBits = 0;
1880     unsigned Scale = 1;
1881     switch (AddrMode) {
1882     case ARMII::AddrMode_i12: {
1883       ImmIdx = FrameRegIdx + 1;
1884       InstrOffs = MI.getOperand(ImmIdx).getImm();
1885       NumBits = 12;
1886       break;
1887     }
1888     case ARMII::AddrMode2: {
1889       ImmIdx = FrameRegIdx+2;
1890       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1891       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1892         InstrOffs *= -1;
1893       NumBits = 12;
1894       break;
1895     }
1896     case ARMII::AddrMode3: {
1897       ImmIdx = FrameRegIdx+2;
1898       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1899       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1900         InstrOffs *= -1;
1901       NumBits = 8;
1902       break;
1903     }
1904     case ARMII::AddrMode4:
1905     case ARMII::AddrMode6:
1906       // Can't fold any offset even if it's zero.
1907       return false;
1908     case ARMII::AddrMode5: {
1909       ImmIdx = FrameRegIdx+1;
1910       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1911       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1912         InstrOffs *= -1;
1913       NumBits = 8;
1914       Scale = 4;
1915       break;
1916     }
1917     default:
1918       llvm_unreachable("Unsupported addressing mode!");
1919     }
1920
1921     Offset += InstrOffs * Scale;
1922     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1923     if (Offset < 0) {
1924       Offset = -Offset;
1925       isSub = true;
1926     }
1927
1928     // Attempt to fold address comp. if opcode has offset bits
1929     if (NumBits > 0) {
1930       // Common case: small offset, fits into instruction.
1931       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1932       int ImmedOffset = Offset / Scale;
1933       unsigned Mask = (1 << NumBits) - 1;
1934       if ((unsigned)Offset <= Mask * Scale) {
1935         // Replace the FrameIndex with sp
1936         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1937         // FIXME: When addrmode2 goes away, this will simplify (like the
1938         // T2 version), as the LDR.i12 versions don't need the encoding
1939         // tricks for the offset value.
1940         if (isSub) {
1941           if (AddrMode == ARMII::AddrMode_i12)
1942             ImmedOffset = -ImmedOffset;
1943           else
1944             ImmedOffset |= 1 << NumBits;
1945         }
1946         ImmOp.ChangeToImmediate(ImmedOffset);
1947         Offset = 0;
1948         return true;
1949       }
1950
1951       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1952       ImmedOffset = ImmedOffset & Mask;
1953       if (isSub) {
1954         if (AddrMode == ARMII::AddrMode_i12)
1955           ImmedOffset = -ImmedOffset;
1956         else
1957           ImmedOffset |= 1 << NumBits;
1958       }
1959       ImmOp.ChangeToImmediate(ImmedOffset);
1960       Offset &= ~(Mask*Scale);
1961     }
1962   }
1963
1964   Offset = (isSub) ? -Offset : Offset;
1965   return Offset == 0;
1966 }
1967
1968 /// analyzeCompare - For a comparison instruction, return the source registers
1969 /// in SrcReg and SrcReg2 if having two register operands, and the value it
1970 /// compares against in CmpValue. Return true if the comparison instruction
1971 /// can be analyzed.
1972 bool ARMBaseInstrInfo::
1973 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
1974                int &CmpMask, int &CmpValue) const {
1975   switch (MI->getOpcode()) {
1976   default: break;
1977   case ARM::CMPri:
1978   case ARM::t2CMPri:
1979     SrcReg = MI->getOperand(0).getReg();
1980     SrcReg2 = 0;
1981     CmpMask = ~0;
1982     CmpValue = MI->getOperand(1).getImm();
1983     return true;
1984   case ARM::CMPrr:
1985   case ARM::t2CMPrr:
1986     SrcReg = MI->getOperand(0).getReg();
1987     SrcReg2 = MI->getOperand(1).getReg();
1988     CmpMask = ~0;
1989     CmpValue = 0;
1990     return true;
1991   case ARM::TSTri:
1992   case ARM::t2TSTri:
1993     SrcReg = MI->getOperand(0).getReg();
1994     SrcReg2 = 0;
1995     CmpMask = MI->getOperand(1).getImm();
1996     CmpValue = 0;
1997     return true;
1998   }
1999
2000   return false;
2001 }
2002
2003 /// isSuitableForMask - Identify a suitable 'and' instruction that
2004 /// operates on the given source register and applies the same mask
2005 /// as a 'tst' instruction. Provide a limited look-through for copies.
2006 /// When successful, MI will hold the found instruction.
2007 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2008                               int CmpMask, bool CommonUse) {
2009   switch (MI->getOpcode()) {
2010     case ARM::ANDri:
2011     case ARM::t2ANDri:
2012       if (CmpMask != MI->getOperand(2).getImm())
2013         return false;
2014       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2015         return true;
2016       break;
2017     case ARM::COPY: {
2018       // Walk down one instruction which is potentially an 'and'.
2019       const MachineInstr &Copy = *MI;
2020       MachineBasicBlock::iterator AND(
2021         llvm::next(MachineBasicBlock::iterator(MI)));
2022       if (AND == MI->getParent()->end()) return false;
2023       MI = AND;
2024       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2025                                CmpMask, true);
2026     }
2027   }
2028
2029   return false;
2030 }
2031
2032 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2033 /// the condition code if we modify the instructions such that flags are
2034 /// set by MI(b,a).
2035 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2036   switch (CC) {
2037   default: return ARMCC::AL;
2038   case ARMCC::EQ: return ARMCC::EQ;
2039   case ARMCC::NE: return ARMCC::NE;
2040   case ARMCC::HS: return ARMCC::LS;
2041   case ARMCC::LO: return ARMCC::HI;
2042   case ARMCC::HI: return ARMCC::LO;
2043   case ARMCC::LS: return ARMCC::HS;
2044   case ARMCC::GE: return ARMCC::LE;
2045   case ARMCC::LT: return ARMCC::GT;
2046   case ARMCC::GT: return ARMCC::LT;
2047   case ARMCC::LE: return ARMCC::GE;
2048   }
2049 }
2050
2051 /// isRedundantFlagInstr - check whether the first instruction, whose only
2052 /// purpose is to update flags, can be made redundant.
2053 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2054 /// CMPri can be made redundant by SUBri if the operands are the same.
2055 /// This function can be extended later on.
2056 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2057                                         unsigned SrcReg2, int ImmValue,
2058                                         MachineInstr *OI) {
2059   if ((CmpI->getOpcode() == ARM::CMPrr ||
2060        CmpI->getOpcode() == ARM::t2CMPrr) &&
2061       (OI->getOpcode() == ARM::SUBrr ||
2062        OI->getOpcode() == ARM::t2SUBrr) &&
2063       ((OI->getOperand(1).getReg() == SrcReg &&
2064         OI->getOperand(2).getReg() == SrcReg2) ||
2065        (OI->getOperand(1).getReg() == SrcReg2 &&
2066         OI->getOperand(2).getReg() == SrcReg)))
2067     return true;
2068
2069   if ((CmpI->getOpcode() == ARM::CMPri ||
2070        CmpI->getOpcode() == ARM::t2CMPri) &&
2071       (OI->getOpcode() == ARM::SUBri ||
2072        OI->getOpcode() == ARM::t2SUBri) &&
2073       OI->getOperand(1).getReg() == SrcReg &&
2074       OI->getOperand(2).getImm() == ImmValue)
2075     return true;
2076   return false;
2077 }
2078
2079 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2080 /// comparison into one that sets the zero bit in the flags register;
2081 /// Remove a redundant Compare instruction if an earlier instruction can set the
2082 /// flags in the same way as Compare.
2083 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2084 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2085 /// condition code of instructions which use the flags.
2086 bool ARMBaseInstrInfo::
2087 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2088                      int CmpMask, int CmpValue,
2089                      const MachineRegisterInfo *MRI) const {
2090   // Get the unique definition of SrcReg.
2091   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2092   if (!MI) return false;
2093
2094   // Masked compares sometimes use the same register as the corresponding 'and'.
2095   if (CmpMask != ~0) {
2096     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2097       MI = 0;
2098       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
2099            UE = MRI->use_end(); UI != UE; ++UI) {
2100         if (UI->getParent() != CmpInstr->getParent()) continue;
2101         MachineInstr *PotentialAND = &*UI;
2102         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2103             isPredicated(PotentialAND))
2104           continue;
2105         MI = PotentialAND;
2106         break;
2107       }
2108       if (!MI) return false;
2109     }
2110   }
2111
2112   // Get ready to iterate backward from CmpInstr.
2113   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2114                               B = CmpInstr->getParent()->begin();
2115
2116   // Early exit if CmpInstr is at the beginning of the BB.
2117   if (I == B) return false;
2118
2119   // There are two possible candidates which can be changed to set CPSR:
2120   // One is MI, the other is a SUB instruction.
2121   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2122   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2123   MachineInstr *Sub = NULL;
2124   if (SrcReg2 != 0)
2125     // MI is not a candidate for CMPrr.
2126     MI = NULL;
2127   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2128     // Conservatively refuse to convert an instruction which isn't in the same
2129     // BB as the comparison.
2130     // For CMPri, we need to check Sub, thus we can't return here.
2131     if (CmpInstr->getOpcode() == ARM::CMPri ||
2132        CmpInstr->getOpcode() == ARM::t2CMPri)
2133       MI = NULL;
2134     else
2135       return false;
2136   }
2137
2138   // Check that CPSR isn't set between the comparison instruction and the one we
2139   // want to change. At the same time, search for Sub.
2140   const TargetRegisterInfo *TRI = &getRegisterInfo();
2141   --I;
2142   for (; I != E; --I) {
2143     const MachineInstr &Instr = *I;
2144
2145     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2146         Instr.readsRegister(ARM::CPSR, TRI))
2147       // This instruction modifies or uses CPSR after the one we want to
2148       // change. We can't do this transformation.
2149       return false;
2150
2151     // Check whether CmpInstr can be made redundant by the current instruction.
2152     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2153       Sub = &*I;
2154       break;
2155     }
2156
2157     if (I == B)
2158       // The 'and' is below the comparison instruction.
2159       return false;
2160   }
2161
2162   // Return false if no candidates exist.
2163   if (!MI && !Sub)
2164     return false;
2165
2166   // The single candidate is called MI.
2167   if (!MI) MI = Sub;
2168
2169   // We can't use a predicated instruction - it doesn't always write the flags.
2170   if (isPredicated(MI))
2171     return false;
2172
2173   switch (MI->getOpcode()) {
2174   default: break;
2175   case ARM::RSBrr:
2176   case ARM::RSBri:
2177   case ARM::RSCrr:
2178   case ARM::RSCri:
2179   case ARM::ADDrr:
2180   case ARM::ADDri:
2181   case ARM::ADCrr:
2182   case ARM::ADCri:
2183   case ARM::SUBrr:
2184   case ARM::SUBri:
2185   case ARM::SBCrr:
2186   case ARM::SBCri:
2187   case ARM::t2RSBri:
2188   case ARM::t2ADDrr:
2189   case ARM::t2ADDri:
2190   case ARM::t2ADCrr:
2191   case ARM::t2ADCri:
2192   case ARM::t2SUBrr:
2193   case ARM::t2SUBri:
2194   case ARM::t2SBCrr:
2195   case ARM::t2SBCri:
2196   case ARM::ANDrr:
2197   case ARM::ANDri:
2198   case ARM::t2ANDrr:
2199   case ARM::t2ANDri:
2200   case ARM::ORRrr:
2201   case ARM::ORRri:
2202   case ARM::t2ORRrr:
2203   case ARM::t2ORRri:
2204   case ARM::EORrr:
2205   case ARM::EORri:
2206   case ARM::t2EORrr:
2207   case ARM::t2EORri: {
2208     // Scan forward for the use of CPSR
2209     // When checking against MI: if it's a conditional code requires
2210     // checking of V bit, then this is not safe to do.
2211     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2212     // If we are done with the basic block, we need to check whether CPSR is
2213     // live-out.
2214     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2215         OperandsToUpdate;
2216     bool isSafe = false;
2217     I = CmpInstr;
2218     E = CmpInstr->getParent()->end();
2219     while (!isSafe && ++I != E) {
2220       const MachineInstr &Instr = *I;
2221       for (unsigned IO = 0, EO = Instr.getNumOperands();
2222            !isSafe && IO != EO; ++IO) {
2223         const MachineOperand &MO = Instr.getOperand(IO);
2224         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2225           isSafe = true;
2226           break;
2227         }
2228         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2229           continue;
2230         if (MO.isDef()) {
2231           isSafe = true;
2232           break;
2233         }
2234         // Condition code is after the operand before CPSR.
2235         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
2236         if (Sub) {
2237           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2238           if (NewCC == ARMCC::AL)
2239             return false;
2240           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2241           // on CMP needs to be updated to be based on SUB.
2242           // Push the condition code operands to OperandsToUpdate.
2243           // If it is safe to remove CmpInstr, the condition code of these
2244           // operands will be modified.
2245           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2246               Sub->getOperand(2).getReg() == SrcReg)
2247             OperandsToUpdate.push_back(std::make_pair(&((*I).getOperand(IO-1)),
2248                                                       NewCC));
2249         }
2250         else
2251           switch (CC) {
2252           default:
2253             // CPSR can be used multiple times, we should continue.
2254             break;
2255           case ARMCC::VS:
2256           case ARMCC::VC:
2257           case ARMCC::GE:
2258           case ARMCC::LT:
2259           case ARMCC::GT:
2260           case ARMCC::LE:
2261             return false;
2262           }
2263       }
2264     }
2265
2266     // If CPSR is not killed nor re-defined, we should check whether it is
2267     // live-out. If it is live-out, do not optimize.
2268     if (!isSafe) {
2269       MachineBasicBlock *MBB = CmpInstr->getParent();
2270       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2271                SE = MBB->succ_end(); SI != SE; ++SI)
2272         if ((*SI)->isLiveIn(ARM::CPSR))
2273           return false;
2274     }
2275
2276     // Toggle the optional operand to CPSR.
2277     MI->getOperand(5).setReg(ARM::CPSR);
2278     MI->getOperand(5).setIsDef(true);
2279     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2280     CmpInstr->eraseFromParent();
2281
2282     // Modify the condition code of operands in OperandsToUpdate.
2283     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2284     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2285     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2286       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2287     return true;
2288   }
2289   }
2290
2291   return false;
2292 }
2293
2294 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2295                                      MachineInstr *DefMI, unsigned Reg,
2296                                      MachineRegisterInfo *MRI) const {
2297   // Fold large immediates into add, sub, or, xor.
2298   unsigned DefOpc = DefMI->getOpcode();
2299   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2300     return false;
2301   if (!DefMI->getOperand(1).isImm())
2302     // Could be t2MOVi32imm <ga:xx>
2303     return false;
2304
2305   if (!MRI->hasOneNonDBGUse(Reg))
2306     return false;
2307
2308   const MCInstrDesc &DefMCID = DefMI->getDesc();
2309   if (DefMCID.hasOptionalDef()) {
2310     unsigned NumOps = DefMCID.getNumOperands();
2311     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2312     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2313       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2314       // to delete DefMI.
2315       return false;
2316   }
2317
2318   const MCInstrDesc &UseMCID = UseMI->getDesc();
2319   if (UseMCID.hasOptionalDef()) {
2320     unsigned NumOps = UseMCID.getNumOperands();
2321     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2322       // If the instruction sets the flag, do not attempt this optimization
2323       // since it may change the semantics of the code.
2324       return false;
2325   }
2326
2327   unsigned UseOpc = UseMI->getOpcode();
2328   unsigned NewUseOpc = 0;
2329   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2330   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2331   bool Commute = false;
2332   switch (UseOpc) {
2333   default: return false;
2334   case ARM::SUBrr:
2335   case ARM::ADDrr:
2336   case ARM::ORRrr:
2337   case ARM::EORrr:
2338   case ARM::t2SUBrr:
2339   case ARM::t2ADDrr:
2340   case ARM::t2ORRrr:
2341   case ARM::t2EORrr: {
2342     Commute = UseMI->getOperand(2).getReg() != Reg;
2343     switch (UseOpc) {
2344     default: break;
2345     case ARM::SUBrr: {
2346       if (Commute)
2347         return false;
2348       ImmVal = -ImmVal;
2349       NewUseOpc = ARM::SUBri;
2350       // Fallthrough
2351     }
2352     case ARM::ADDrr:
2353     case ARM::ORRrr:
2354     case ARM::EORrr: {
2355       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2356         return false;
2357       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2358       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2359       switch (UseOpc) {
2360       default: break;
2361       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2362       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2363       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2364       }
2365       break;
2366     }
2367     case ARM::t2SUBrr: {
2368       if (Commute)
2369         return false;
2370       ImmVal = -ImmVal;
2371       NewUseOpc = ARM::t2SUBri;
2372       // Fallthrough
2373     }
2374     case ARM::t2ADDrr:
2375     case ARM::t2ORRrr:
2376     case ARM::t2EORrr: {
2377       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2378         return false;
2379       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2380       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2381       switch (UseOpc) {
2382       default: break;
2383       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2384       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2385       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2386       }
2387       break;
2388     }
2389     }
2390   }
2391   }
2392
2393   unsigned OpIdx = Commute ? 2 : 1;
2394   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2395   bool isKill = UseMI->getOperand(OpIdx).isKill();
2396   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2397   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2398                                       UseMI, UseMI->getDebugLoc(),
2399                                       get(NewUseOpc), NewReg)
2400                               .addReg(Reg1, getKillRegState(isKill))
2401                               .addImm(SOImmValV1)));
2402   UseMI->setDesc(get(NewUseOpc));
2403   UseMI->getOperand(1).setReg(NewReg);
2404   UseMI->getOperand(1).setIsKill();
2405   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2406   DefMI->eraseFromParent();
2407   return true;
2408 }
2409
2410 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2411                                         const MachineInstr *MI) {
2412   switch (MI->getOpcode()) {
2413   default: {
2414     const MCInstrDesc &Desc = MI->getDesc();
2415     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2416     assert(UOps >= 0 && "bad # UOps");
2417     return UOps;
2418   }
2419
2420   case ARM::LDRrs:
2421   case ARM::LDRBrs:
2422   case ARM::STRrs:
2423   case ARM::STRBrs: {
2424     unsigned ShOpVal = MI->getOperand(3).getImm();
2425     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2426     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2427     if (!isSub &&
2428         (ShImm == 0 ||
2429          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2430           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2431       return 1;
2432     return 2;
2433   }
2434
2435   case ARM::LDRH:
2436   case ARM::STRH: {
2437     if (!MI->getOperand(2).getReg())
2438       return 1;
2439
2440     unsigned ShOpVal = MI->getOperand(3).getImm();
2441     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2442     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2443     if (!isSub &&
2444         (ShImm == 0 ||
2445          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2446           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2447       return 1;
2448     return 2;
2449   }
2450
2451   case ARM::LDRSB:
2452   case ARM::LDRSH:
2453     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2454
2455   case ARM::LDRSB_POST:
2456   case ARM::LDRSH_POST: {
2457     unsigned Rt = MI->getOperand(0).getReg();
2458     unsigned Rm = MI->getOperand(3).getReg();
2459     return (Rt == Rm) ? 4 : 3;
2460   }
2461
2462   case ARM::LDR_PRE_REG:
2463   case ARM::LDRB_PRE_REG: {
2464     unsigned Rt = MI->getOperand(0).getReg();
2465     unsigned Rm = MI->getOperand(3).getReg();
2466     if (Rt == Rm)
2467       return 3;
2468     unsigned ShOpVal = MI->getOperand(4).getImm();
2469     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2470     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2471     if (!isSub &&
2472         (ShImm == 0 ||
2473          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2474           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2475       return 2;
2476     return 3;
2477   }
2478
2479   case ARM::STR_PRE_REG:
2480   case ARM::STRB_PRE_REG: {
2481     unsigned ShOpVal = MI->getOperand(4).getImm();
2482     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2483     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2484     if (!isSub &&
2485         (ShImm == 0 ||
2486          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2487           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2488       return 2;
2489     return 3;
2490   }
2491
2492   case ARM::LDRH_PRE:
2493   case ARM::STRH_PRE: {
2494     unsigned Rt = MI->getOperand(0).getReg();
2495     unsigned Rm = MI->getOperand(3).getReg();
2496     if (!Rm)
2497       return 2;
2498     if (Rt == Rm)
2499       return 3;
2500     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2501       ? 3 : 2;
2502   }
2503
2504   case ARM::LDR_POST_REG:
2505   case ARM::LDRB_POST_REG:
2506   case ARM::LDRH_POST: {
2507     unsigned Rt = MI->getOperand(0).getReg();
2508     unsigned Rm = MI->getOperand(3).getReg();
2509     return (Rt == Rm) ? 3 : 2;
2510   }
2511
2512   case ARM::LDR_PRE_IMM:
2513   case ARM::LDRB_PRE_IMM:
2514   case ARM::LDR_POST_IMM:
2515   case ARM::LDRB_POST_IMM:
2516   case ARM::STRB_POST_IMM:
2517   case ARM::STRB_POST_REG:
2518   case ARM::STRB_PRE_IMM:
2519   case ARM::STRH_POST:
2520   case ARM::STR_POST_IMM:
2521   case ARM::STR_POST_REG:
2522   case ARM::STR_PRE_IMM:
2523     return 2;
2524
2525   case ARM::LDRSB_PRE:
2526   case ARM::LDRSH_PRE: {
2527     unsigned Rm = MI->getOperand(3).getReg();
2528     if (Rm == 0)
2529       return 3;
2530     unsigned Rt = MI->getOperand(0).getReg();
2531     if (Rt == Rm)
2532       return 4;
2533     unsigned ShOpVal = MI->getOperand(4).getImm();
2534     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2535     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2536     if (!isSub &&
2537         (ShImm == 0 ||
2538          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2539           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2540       return 3;
2541     return 4;
2542   }
2543
2544   case ARM::LDRD: {
2545     unsigned Rt = MI->getOperand(0).getReg();
2546     unsigned Rn = MI->getOperand(2).getReg();
2547     unsigned Rm = MI->getOperand(3).getReg();
2548     if (Rm)
2549       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2550     return (Rt == Rn) ? 3 : 2;
2551   }
2552
2553   case ARM::STRD: {
2554     unsigned Rm = MI->getOperand(3).getReg();
2555     if (Rm)
2556       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2557     return 2;
2558   }
2559
2560   case ARM::LDRD_POST:
2561   case ARM::t2LDRD_POST:
2562     return 3;
2563
2564   case ARM::STRD_POST:
2565   case ARM::t2STRD_POST:
2566     return 4;
2567
2568   case ARM::LDRD_PRE: {
2569     unsigned Rt = MI->getOperand(0).getReg();
2570     unsigned Rn = MI->getOperand(3).getReg();
2571     unsigned Rm = MI->getOperand(4).getReg();
2572     if (Rm)
2573       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2574     return (Rt == Rn) ? 4 : 3;
2575   }
2576
2577   case ARM::t2LDRD_PRE: {
2578     unsigned Rt = MI->getOperand(0).getReg();
2579     unsigned Rn = MI->getOperand(3).getReg();
2580     return (Rt == Rn) ? 4 : 3;
2581   }
2582
2583   case ARM::STRD_PRE: {
2584     unsigned Rm = MI->getOperand(4).getReg();
2585     if (Rm)
2586       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2587     return 3;
2588   }
2589
2590   case ARM::t2STRD_PRE:
2591     return 3;
2592
2593   case ARM::t2LDR_POST:
2594   case ARM::t2LDRB_POST:
2595   case ARM::t2LDRB_PRE:
2596   case ARM::t2LDRSBi12:
2597   case ARM::t2LDRSBi8:
2598   case ARM::t2LDRSBpci:
2599   case ARM::t2LDRSBs:
2600   case ARM::t2LDRH_POST:
2601   case ARM::t2LDRH_PRE:
2602   case ARM::t2LDRSBT:
2603   case ARM::t2LDRSB_POST:
2604   case ARM::t2LDRSB_PRE:
2605   case ARM::t2LDRSH_POST:
2606   case ARM::t2LDRSH_PRE:
2607   case ARM::t2LDRSHi12:
2608   case ARM::t2LDRSHi8:
2609   case ARM::t2LDRSHpci:
2610   case ARM::t2LDRSHs:
2611     return 2;
2612
2613   case ARM::t2LDRDi8: {
2614     unsigned Rt = MI->getOperand(0).getReg();
2615     unsigned Rn = MI->getOperand(2).getReg();
2616     return (Rt == Rn) ? 3 : 2;
2617   }
2618
2619   case ARM::t2STRB_POST:
2620   case ARM::t2STRB_PRE:
2621   case ARM::t2STRBs:
2622   case ARM::t2STRDi8:
2623   case ARM::t2STRH_POST:
2624   case ARM::t2STRH_PRE:
2625   case ARM::t2STRHs:
2626   case ARM::t2STR_POST:
2627   case ARM::t2STR_PRE:
2628   case ARM::t2STRs:
2629     return 2;
2630   }
2631 }
2632
2633 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2634 // can't be easily determined return 0 (missing MachineMemOperand).
2635 //
2636 // FIXME: The current MachineInstr design does not support relying on machine
2637 // mem operands to determine the width of a memory access. Instead, we expect
2638 // the target to provide this information based on the instruction opcode and
2639 // operands. However, using MachineMemOperand is a the best solution now for
2640 // two reasons:
2641 //
2642 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2643 // operands. This is much more dangerous than using the MachineMemOperand
2644 // sizes because CodeGen passes can insert/remove optional machine operands. In
2645 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2646 // postRA passes as well.
2647 //
2648 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2649 // machine model that calls this should handle the unknown (zero size) case.
2650 //
2651 // Long term, we should require a target hook that verifies MachineMemOperand
2652 // sizes during MC lowering. That target hook should be local to MC lowering
2653 // because we can't ensure that it is aware of other MI forms. Doing this will
2654 // ensure that MachineMemOperands are correctly propagated through all passes.
2655 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2656   unsigned Size = 0;
2657   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2658          E = MI->memoperands_end(); I != E; ++I) {
2659     Size += (*I)->getSize();
2660   }
2661   return Size / 4;
2662 }
2663
2664 unsigned
2665 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2666                                  const MachineInstr *MI) const {
2667   if (!ItinData || ItinData->isEmpty())
2668     return 1;
2669
2670   const MCInstrDesc &Desc = MI->getDesc();
2671   unsigned Class = Desc.getSchedClass();
2672   int ItinUOps = ItinData->getNumMicroOps(Class);
2673   if (ItinUOps >= 0) {
2674     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2675       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2676
2677     return ItinUOps;
2678   }
2679
2680   unsigned Opc = MI->getOpcode();
2681   switch (Opc) {
2682   default:
2683     llvm_unreachable("Unexpected multi-uops instruction!");
2684   case ARM::VLDMQIA:
2685   case ARM::VSTMQIA:
2686     return 2;
2687
2688   // The number of uOps for load / store multiple are determined by the number
2689   // registers.
2690   //
2691   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2692   // same cycle. The scheduling for the first load / store must be done
2693   // separately by assuming the address is not 64-bit aligned.
2694   //
2695   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2696   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2697   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2698   case ARM::VLDMDIA:
2699   case ARM::VLDMDIA_UPD:
2700   case ARM::VLDMDDB_UPD:
2701   case ARM::VLDMSIA:
2702   case ARM::VLDMSIA_UPD:
2703   case ARM::VLDMSDB_UPD:
2704   case ARM::VSTMDIA:
2705   case ARM::VSTMDIA_UPD:
2706   case ARM::VSTMDDB_UPD:
2707   case ARM::VSTMSIA:
2708   case ARM::VSTMSIA_UPD:
2709   case ARM::VSTMSDB_UPD: {
2710     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2711     return (NumRegs / 2) + (NumRegs % 2) + 1;
2712   }
2713
2714   case ARM::LDMIA_RET:
2715   case ARM::LDMIA:
2716   case ARM::LDMDA:
2717   case ARM::LDMDB:
2718   case ARM::LDMIB:
2719   case ARM::LDMIA_UPD:
2720   case ARM::LDMDA_UPD:
2721   case ARM::LDMDB_UPD:
2722   case ARM::LDMIB_UPD:
2723   case ARM::STMIA:
2724   case ARM::STMDA:
2725   case ARM::STMDB:
2726   case ARM::STMIB:
2727   case ARM::STMIA_UPD:
2728   case ARM::STMDA_UPD:
2729   case ARM::STMDB_UPD:
2730   case ARM::STMIB_UPD:
2731   case ARM::tLDMIA:
2732   case ARM::tLDMIA_UPD:
2733   case ARM::tSTMIA_UPD:
2734   case ARM::tPOP_RET:
2735   case ARM::tPOP:
2736   case ARM::tPUSH:
2737   case ARM::t2LDMIA_RET:
2738   case ARM::t2LDMIA:
2739   case ARM::t2LDMDB:
2740   case ARM::t2LDMIA_UPD:
2741   case ARM::t2LDMDB_UPD:
2742   case ARM::t2STMIA:
2743   case ARM::t2STMDB:
2744   case ARM::t2STMIA_UPD:
2745   case ARM::t2STMDB_UPD: {
2746     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2747     if (Subtarget.isSwift()) {
2748       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2749       switch (Opc) {
2750       default: break;
2751       case ARM::VLDMDIA_UPD:
2752       case ARM::VLDMDDB_UPD:
2753       case ARM::VLDMSIA_UPD:
2754       case ARM::VLDMSDB_UPD:
2755       case ARM::VSTMDIA_UPD:
2756       case ARM::VSTMDDB_UPD:
2757       case ARM::VSTMSIA_UPD:
2758       case ARM::VSTMSDB_UPD:
2759       case ARM::LDMIA_UPD:
2760       case ARM::LDMDA_UPD:
2761       case ARM::LDMDB_UPD:
2762       case ARM::LDMIB_UPD:
2763       case ARM::STMIA_UPD:
2764       case ARM::STMDA_UPD:
2765       case ARM::STMDB_UPD:
2766       case ARM::STMIB_UPD:
2767       case ARM::tLDMIA_UPD:
2768       case ARM::tSTMIA_UPD:
2769       case ARM::t2LDMIA_UPD:
2770       case ARM::t2LDMDB_UPD:
2771       case ARM::t2STMIA_UPD:
2772       case ARM::t2STMDB_UPD:
2773         ++UOps; // One for base register writeback.
2774         break;
2775       case ARM::LDMIA_RET:
2776       case ARM::tPOP_RET:
2777       case ARM::t2LDMIA_RET:
2778         UOps += 2; // One for base reg wb, one for write to pc.
2779         break;
2780       }
2781       return UOps;
2782     } else if (Subtarget.isCortexA8()) {
2783       if (NumRegs < 4)
2784         return 2;
2785       // 4 registers would be issued: 2, 2.
2786       // 5 registers would be issued: 2, 2, 1.
2787       int A8UOps = (NumRegs / 2);
2788       if (NumRegs % 2)
2789         ++A8UOps;
2790       return A8UOps;
2791     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2792       int A9UOps = (NumRegs / 2);
2793       // If there are odd number of registers or if it's not 64-bit aligned,
2794       // then it takes an extra AGU (Address Generation Unit) cycle.
2795       if ((NumRegs % 2) ||
2796           !MI->hasOneMemOperand() ||
2797           (*MI->memoperands_begin())->getAlignment() < 8)
2798         ++A9UOps;
2799       return A9UOps;
2800     } else {
2801       // Assume the worst.
2802       return NumRegs;
2803     }
2804   }
2805   }
2806 }
2807
2808 int
2809 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2810                                   const MCInstrDesc &DefMCID,
2811                                   unsigned DefClass,
2812                                   unsigned DefIdx, unsigned DefAlign) const {
2813   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2814   if (RegNo <= 0)
2815     // Def is the address writeback.
2816     return ItinData->getOperandCycle(DefClass, DefIdx);
2817
2818   int DefCycle;
2819   if (Subtarget.isCortexA8()) {
2820     // (regno / 2) + (regno % 2) + 1
2821     DefCycle = RegNo / 2 + 1;
2822     if (RegNo % 2)
2823       ++DefCycle;
2824   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2825     DefCycle = RegNo;
2826     bool isSLoad = false;
2827
2828     switch (DefMCID.getOpcode()) {
2829     default: break;
2830     case ARM::VLDMSIA:
2831     case ARM::VLDMSIA_UPD:
2832     case ARM::VLDMSDB_UPD:
2833       isSLoad = true;
2834       break;
2835     }
2836
2837     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2838     // then it takes an extra cycle.
2839     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2840       ++DefCycle;
2841   } else {
2842     // Assume the worst.
2843     DefCycle = RegNo + 2;
2844   }
2845
2846   return DefCycle;
2847 }
2848
2849 int
2850 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2851                                  const MCInstrDesc &DefMCID,
2852                                  unsigned DefClass,
2853                                  unsigned DefIdx, unsigned DefAlign) const {
2854   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2855   if (RegNo <= 0)
2856     // Def is the address writeback.
2857     return ItinData->getOperandCycle(DefClass, DefIdx);
2858
2859   int DefCycle;
2860   if (Subtarget.isCortexA8()) {
2861     // 4 registers would be issued: 1, 2, 1.
2862     // 5 registers would be issued: 1, 2, 2.
2863     DefCycle = RegNo / 2;
2864     if (DefCycle < 1)
2865       DefCycle = 1;
2866     // Result latency is issue cycle + 2: E2.
2867     DefCycle += 2;
2868   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2869     DefCycle = (RegNo / 2);
2870     // If there are odd number of registers or if it's not 64-bit aligned,
2871     // then it takes an extra AGU (Address Generation Unit) cycle.
2872     if ((RegNo % 2) || DefAlign < 8)
2873       ++DefCycle;
2874     // Result latency is AGU cycles + 2.
2875     DefCycle += 2;
2876   } else {
2877     // Assume the worst.
2878     DefCycle = RegNo + 2;
2879   }
2880
2881   return DefCycle;
2882 }
2883
2884 int
2885 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
2886                                   const MCInstrDesc &UseMCID,
2887                                   unsigned UseClass,
2888                                   unsigned UseIdx, unsigned UseAlign) const {
2889   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2890   if (RegNo <= 0)
2891     return ItinData->getOperandCycle(UseClass, UseIdx);
2892
2893   int UseCycle;
2894   if (Subtarget.isCortexA8()) {
2895     // (regno / 2) + (regno % 2) + 1
2896     UseCycle = RegNo / 2 + 1;
2897     if (RegNo % 2)
2898       ++UseCycle;
2899   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2900     UseCycle = RegNo;
2901     bool isSStore = false;
2902
2903     switch (UseMCID.getOpcode()) {
2904     default: break;
2905     case ARM::VSTMSIA:
2906     case ARM::VSTMSIA_UPD:
2907     case ARM::VSTMSDB_UPD:
2908       isSStore = true;
2909       break;
2910     }
2911
2912     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2913     // then it takes an extra cycle.
2914     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
2915       ++UseCycle;
2916   } else {
2917     // Assume the worst.
2918     UseCycle = RegNo + 2;
2919   }
2920
2921   return UseCycle;
2922 }
2923
2924 int
2925 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
2926                                  const MCInstrDesc &UseMCID,
2927                                  unsigned UseClass,
2928                                  unsigned UseIdx, unsigned UseAlign) const {
2929   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2930   if (RegNo <= 0)
2931     return ItinData->getOperandCycle(UseClass, UseIdx);
2932
2933   int UseCycle;
2934   if (Subtarget.isCortexA8()) {
2935     UseCycle = RegNo / 2;
2936     if (UseCycle < 2)
2937       UseCycle = 2;
2938     // Read in E3.
2939     UseCycle += 2;
2940   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2941     UseCycle = (RegNo / 2);
2942     // If there are odd number of registers or if it's not 64-bit aligned,
2943     // then it takes an extra AGU (Address Generation Unit) cycle.
2944     if ((RegNo % 2) || UseAlign < 8)
2945       ++UseCycle;
2946   } else {
2947     // Assume the worst.
2948     UseCycle = 1;
2949   }
2950   return UseCycle;
2951 }
2952
2953 int
2954 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2955                                     const MCInstrDesc &DefMCID,
2956                                     unsigned DefIdx, unsigned DefAlign,
2957                                     const MCInstrDesc &UseMCID,
2958                                     unsigned UseIdx, unsigned UseAlign) const {
2959   unsigned DefClass = DefMCID.getSchedClass();
2960   unsigned UseClass = UseMCID.getSchedClass();
2961
2962   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
2963     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
2964
2965   // This may be a def / use of a variable_ops instruction, the operand
2966   // latency might be determinable dynamically. Let the target try to
2967   // figure it out.
2968   int DefCycle = -1;
2969   bool LdmBypass = false;
2970   switch (DefMCID.getOpcode()) {
2971   default:
2972     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2973     break;
2974
2975   case ARM::VLDMDIA:
2976   case ARM::VLDMDIA_UPD:
2977   case ARM::VLDMDDB_UPD:
2978   case ARM::VLDMSIA:
2979   case ARM::VLDMSIA_UPD:
2980   case ARM::VLDMSDB_UPD:
2981     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2982     break;
2983
2984   case ARM::LDMIA_RET:
2985   case ARM::LDMIA:
2986   case ARM::LDMDA:
2987   case ARM::LDMDB:
2988   case ARM::LDMIB:
2989   case ARM::LDMIA_UPD:
2990   case ARM::LDMDA_UPD:
2991   case ARM::LDMDB_UPD:
2992   case ARM::LDMIB_UPD:
2993   case ARM::tLDMIA:
2994   case ARM::tLDMIA_UPD:
2995   case ARM::tPUSH:
2996   case ARM::t2LDMIA_RET:
2997   case ARM::t2LDMIA:
2998   case ARM::t2LDMDB:
2999   case ARM::t2LDMIA_UPD:
3000   case ARM::t2LDMDB_UPD:
3001     LdmBypass = 1;
3002     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3003     break;
3004   }
3005
3006   if (DefCycle == -1)
3007     // We can't seem to determine the result latency of the def, assume it's 2.
3008     DefCycle = 2;
3009
3010   int UseCycle = -1;
3011   switch (UseMCID.getOpcode()) {
3012   default:
3013     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3014     break;
3015
3016   case ARM::VSTMDIA:
3017   case ARM::VSTMDIA_UPD:
3018   case ARM::VSTMDDB_UPD:
3019   case ARM::VSTMSIA:
3020   case ARM::VSTMSIA_UPD:
3021   case ARM::VSTMSDB_UPD:
3022     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3023     break;
3024
3025   case ARM::STMIA:
3026   case ARM::STMDA:
3027   case ARM::STMDB:
3028   case ARM::STMIB:
3029   case ARM::STMIA_UPD:
3030   case ARM::STMDA_UPD:
3031   case ARM::STMDB_UPD:
3032   case ARM::STMIB_UPD:
3033   case ARM::tSTMIA_UPD:
3034   case ARM::tPOP_RET:
3035   case ARM::tPOP:
3036   case ARM::t2STMIA:
3037   case ARM::t2STMDB:
3038   case ARM::t2STMIA_UPD:
3039   case ARM::t2STMDB_UPD:
3040     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3041     break;
3042   }
3043
3044   if (UseCycle == -1)
3045     // Assume it's read in the first stage.
3046     UseCycle = 1;
3047
3048   UseCycle = DefCycle - UseCycle + 1;
3049   if (UseCycle > 0) {
3050     if (LdmBypass) {
3051       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3052       // first def operand.
3053       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3054                                           UseClass, UseIdx))
3055         --UseCycle;
3056     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3057                                                UseClass, UseIdx)) {
3058       --UseCycle;
3059     }
3060   }
3061
3062   return UseCycle;
3063 }
3064
3065 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3066                                            const MachineInstr *MI, unsigned Reg,
3067                                            unsigned &DefIdx, unsigned &Dist) {
3068   Dist = 0;
3069
3070   MachineBasicBlock::const_iterator I = MI; ++I;
3071   MachineBasicBlock::const_instr_iterator II =
3072     llvm::prior(I.getInstrIterator());
3073   assert(II->isInsideBundle() && "Empty bundle?");
3074
3075   int Idx = -1;
3076   while (II->isInsideBundle()) {
3077     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3078     if (Idx != -1)
3079       break;
3080     --II;
3081     ++Dist;
3082   }
3083
3084   assert(Idx != -1 && "Cannot find bundled definition!");
3085   DefIdx = Idx;
3086   return II;
3087 }
3088
3089 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3090                                            const MachineInstr *MI, unsigned Reg,
3091                                            unsigned &UseIdx, unsigned &Dist) {
3092   Dist = 0;
3093
3094   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3095   assert(II->isInsideBundle() && "Empty bundle?");
3096   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3097
3098   // FIXME: This doesn't properly handle multiple uses.
3099   int Idx = -1;
3100   while (II != E && II->isInsideBundle()) {
3101     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3102     if (Idx != -1)
3103       break;
3104     if (II->getOpcode() != ARM::t2IT)
3105       ++Dist;
3106     ++II;
3107   }
3108
3109   if (Idx == -1) {
3110     Dist = 0;
3111     return 0;
3112   }
3113
3114   UseIdx = Idx;
3115   return II;
3116 }
3117
3118 /// Return the number of cycles to add to (or subtract from) the static
3119 /// itinerary based on the def opcode and alignment. The caller will ensure that
3120 /// adjusted latency is at least one cycle.
3121 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3122                             const MachineInstr *DefMI,
3123                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3124   int Adjust = 0;
3125   if (Subtarget.isCortexA8() || Subtarget.isLikeA9()) {
3126     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3127     // variants are one cycle cheaper.
3128     switch (DefMCID->getOpcode()) {
3129     default: break;
3130     case ARM::LDRrs:
3131     case ARM::LDRBrs: {
3132       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3133       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3134       if (ShImm == 0 ||
3135           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3136         --Adjust;
3137       break;
3138     }
3139     case ARM::t2LDRs:
3140     case ARM::t2LDRBs:
3141     case ARM::t2LDRHs:
3142     case ARM::t2LDRSHs: {
3143       // Thumb2 mode: lsl only.
3144       unsigned ShAmt = DefMI->getOperand(3).getImm();
3145       if (ShAmt == 0 || ShAmt == 2)
3146         --Adjust;
3147       break;
3148     }
3149     }
3150   } else if (Subtarget.isSwift()) {
3151     // FIXME: Properly handle all of the latency adjustments for address
3152     // writeback.
3153     switch (DefMCID->getOpcode()) {
3154     default: break;
3155     case ARM::LDRrs:
3156     case ARM::LDRBrs: {
3157       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3158       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3159       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3160       if (!isSub &&
3161           (ShImm == 0 ||
3162            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3163             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3164         Adjust -= 2;
3165       else if (!isSub &&
3166                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3167         --Adjust;
3168       break;
3169     }
3170     case ARM::t2LDRs:
3171     case ARM::t2LDRBs:
3172     case ARM::t2LDRHs:
3173     case ARM::t2LDRSHs: {
3174       // Thumb2 mode: lsl only.
3175       unsigned ShAmt = DefMI->getOperand(3).getImm();
3176       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3177         Adjust -= 2;
3178       break;
3179     }
3180     }
3181   }
3182
3183   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3184     switch (DefMCID->getOpcode()) {
3185     default: break;
3186     case ARM::VLD1q8:
3187     case ARM::VLD1q16:
3188     case ARM::VLD1q32:
3189     case ARM::VLD1q64:
3190     case ARM::VLD1q8wb_fixed:
3191     case ARM::VLD1q16wb_fixed:
3192     case ARM::VLD1q32wb_fixed:
3193     case ARM::VLD1q64wb_fixed:
3194     case ARM::VLD1q8wb_register:
3195     case ARM::VLD1q16wb_register:
3196     case ARM::VLD1q32wb_register:
3197     case ARM::VLD1q64wb_register:
3198     case ARM::VLD2d8:
3199     case ARM::VLD2d16:
3200     case ARM::VLD2d32:
3201     case ARM::VLD2q8:
3202     case ARM::VLD2q16:
3203     case ARM::VLD2q32:
3204     case ARM::VLD2d8wb_fixed:
3205     case ARM::VLD2d16wb_fixed:
3206     case ARM::VLD2d32wb_fixed:
3207     case ARM::VLD2q8wb_fixed:
3208     case ARM::VLD2q16wb_fixed:
3209     case ARM::VLD2q32wb_fixed:
3210     case ARM::VLD2d8wb_register:
3211     case ARM::VLD2d16wb_register:
3212     case ARM::VLD2d32wb_register:
3213     case ARM::VLD2q8wb_register:
3214     case ARM::VLD2q16wb_register:
3215     case ARM::VLD2q32wb_register:
3216     case ARM::VLD3d8:
3217     case ARM::VLD3d16:
3218     case ARM::VLD3d32:
3219     case ARM::VLD1d64T:
3220     case ARM::VLD3d8_UPD:
3221     case ARM::VLD3d16_UPD:
3222     case ARM::VLD3d32_UPD:
3223     case ARM::VLD1d64Twb_fixed:
3224     case ARM::VLD1d64Twb_register:
3225     case ARM::VLD3q8_UPD:
3226     case ARM::VLD3q16_UPD:
3227     case ARM::VLD3q32_UPD:
3228     case ARM::VLD4d8:
3229     case ARM::VLD4d16:
3230     case ARM::VLD4d32:
3231     case ARM::VLD1d64Q:
3232     case ARM::VLD4d8_UPD:
3233     case ARM::VLD4d16_UPD:
3234     case ARM::VLD4d32_UPD:
3235     case ARM::VLD1d64Qwb_fixed:
3236     case ARM::VLD1d64Qwb_register:
3237     case ARM::VLD4q8_UPD:
3238     case ARM::VLD4q16_UPD:
3239     case ARM::VLD4q32_UPD:
3240     case ARM::VLD1DUPq8:
3241     case ARM::VLD1DUPq16:
3242     case ARM::VLD1DUPq32:
3243     case ARM::VLD1DUPq8wb_fixed:
3244     case ARM::VLD1DUPq16wb_fixed:
3245     case ARM::VLD1DUPq32wb_fixed:
3246     case ARM::VLD1DUPq8wb_register:
3247     case ARM::VLD1DUPq16wb_register:
3248     case ARM::VLD1DUPq32wb_register:
3249     case ARM::VLD2DUPd8:
3250     case ARM::VLD2DUPd16:
3251     case ARM::VLD2DUPd32:
3252     case ARM::VLD2DUPd8wb_fixed:
3253     case ARM::VLD2DUPd16wb_fixed:
3254     case ARM::VLD2DUPd32wb_fixed:
3255     case ARM::VLD2DUPd8wb_register:
3256     case ARM::VLD2DUPd16wb_register:
3257     case ARM::VLD2DUPd32wb_register:
3258     case ARM::VLD4DUPd8:
3259     case ARM::VLD4DUPd16:
3260     case ARM::VLD4DUPd32:
3261     case ARM::VLD4DUPd8_UPD:
3262     case ARM::VLD4DUPd16_UPD:
3263     case ARM::VLD4DUPd32_UPD:
3264     case ARM::VLD1LNd8:
3265     case ARM::VLD1LNd16:
3266     case ARM::VLD1LNd32:
3267     case ARM::VLD1LNd8_UPD:
3268     case ARM::VLD1LNd16_UPD:
3269     case ARM::VLD1LNd32_UPD:
3270     case ARM::VLD2LNd8:
3271     case ARM::VLD2LNd16:
3272     case ARM::VLD2LNd32:
3273     case ARM::VLD2LNq16:
3274     case ARM::VLD2LNq32:
3275     case ARM::VLD2LNd8_UPD:
3276     case ARM::VLD2LNd16_UPD:
3277     case ARM::VLD2LNd32_UPD:
3278     case ARM::VLD2LNq16_UPD:
3279     case ARM::VLD2LNq32_UPD:
3280     case ARM::VLD4LNd8:
3281     case ARM::VLD4LNd16:
3282     case ARM::VLD4LNd32:
3283     case ARM::VLD4LNq16:
3284     case ARM::VLD4LNq32:
3285     case ARM::VLD4LNd8_UPD:
3286     case ARM::VLD4LNd16_UPD:
3287     case ARM::VLD4LNd32_UPD:
3288     case ARM::VLD4LNq16_UPD:
3289     case ARM::VLD4LNq32_UPD:
3290       // If the address is not 64-bit aligned, the latencies of these
3291       // instructions increases by one.
3292       ++Adjust;
3293       break;
3294     }
3295   }
3296   return Adjust;
3297 }
3298
3299
3300
3301 int
3302 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3303                                     const MachineInstr *DefMI, unsigned DefIdx,
3304                                     const MachineInstr *UseMI,
3305                                     unsigned UseIdx) const {
3306   // No operand latency. The caller may fall back to getInstrLatency.
3307   if (!ItinData || ItinData->isEmpty())
3308     return -1;
3309
3310   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3311   unsigned Reg = DefMO.getReg();
3312   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3313   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3314
3315   unsigned DefAdj = 0;
3316   if (DefMI->isBundle()) {
3317     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3318     DefMCID = &DefMI->getDesc();
3319   }
3320   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3321       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3322     return 1;
3323   }
3324
3325   unsigned UseAdj = 0;
3326   if (UseMI->isBundle()) {
3327     unsigned NewUseIdx;
3328     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3329                                                    Reg, NewUseIdx, UseAdj);
3330     if (!NewUseMI)
3331       return -1;
3332
3333     UseMI = NewUseMI;
3334     UseIdx = NewUseIdx;
3335     UseMCID = &UseMI->getDesc();
3336   }
3337
3338   if (Reg == ARM::CPSR) {
3339     if (DefMI->getOpcode() == ARM::FMSTAT) {
3340       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3341       return Subtarget.isLikeA9() ? 1 : 20;
3342     }
3343
3344     // CPSR set and branch can be paired in the same cycle.
3345     if (UseMI->isBranch())
3346       return 0;
3347
3348     // Otherwise it takes the instruction latency (generally one).
3349     unsigned Latency = getInstrLatency(ItinData, DefMI);
3350
3351     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3352     // its uses. Instructions which are otherwise scheduled between them may
3353     // incur a code size penalty (not able to use the CPSR setting 16-bit
3354     // instructions).
3355     if (Latency > 0 && Subtarget.isThumb2()) {
3356       const MachineFunction *MF = DefMI->getParent()->getParent();
3357       if (MF->getFunction()->getAttributes().
3358             hasAttribute(AttributeSet::FunctionIndex,
3359                          Attribute::OptimizeForSize))
3360         --Latency;
3361     }
3362     return Latency;
3363   }
3364
3365   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3366     return -1;
3367
3368   unsigned DefAlign = DefMI->hasOneMemOperand()
3369     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3370   unsigned UseAlign = UseMI->hasOneMemOperand()
3371     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3372
3373   // Get the itinerary's latency if possible, and handle variable_ops.
3374   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3375                                   *UseMCID, UseIdx, UseAlign);
3376   // Unable to find operand latency. The caller may resort to getInstrLatency.
3377   if (Latency < 0)
3378     return Latency;
3379
3380   // Adjust for IT block position.
3381   int Adj = DefAdj + UseAdj;
3382
3383   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3384   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3385   if (Adj >= 0 || (int)Latency > -Adj) {
3386     return Latency + Adj;
3387   }
3388   // Return the itinerary latency, which may be zero but not less than zero.
3389   return Latency;
3390 }
3391
3392 int
3393 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3394                                     SDNode *DefNode, unsigned DefIdx,
3395                                     SDNode *UseNode, unsigned UseIdx) const {
3396   if (!DefNode->isMachineOpcode())
3397     return 1;
3398
3399   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3400
3401   if (isZeroCost(DefMCID.Opcode))
3402     return 0;
3403
3404   if (!ItinData || ItinData->isEmpty())
3405     return DefMCID.mayLoad() ? 3 : 1;
3406
3407   if (!UseNode->isMachineOpcode()) {
3408     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3409     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3410       return Latency <= 2 ? 1 : Latency - 1;
3411     else
3412       return Latency <= 3 ? 1 : Latency - 2;
3413   }
3414
3415   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3416   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3417   unsigned DefAlign = !DefMN->memoperands_empty()
3418     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3419   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3420   unsigned UseAlign = !UseMN->memoperands_empty()
3421     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3422   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3423                                   UseMCID, UseIdx, UseAlign);
3424
3425   if (Latency > 1 &&
3426       (Subtarget.isCortexA8() || Subtarget.isLikeA9())) {
3427     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3428     // variants are one cycle cheaper.
3429     switch (DefMCID.getOpcode()) {
3430     default: break;
3431     case ARM::LDRrs:
3432     case ARM::LDRBrs: {
3433       unsigned ShOpVal =
3434         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3435       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3436       if (ShImm == 0 ||
3437           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3438         --Latency;
3439       break;
3440     }
3441     case ARM::t2LDRs:
3442     case ARM::t2LDRBs:
3443     case ARM::t2LDRHs:
3444     case ARM::t2LDRSHs: {
3445       // Thumb2 mode: lsl only.
3446       unsigned ShAmt =
3447         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3448       if (ShAmt == 0 || ShAmt == 2)
3449         --Latency;
3450       break;
3451     }
3452     }
3453   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3454     // FIXME: Properly handle all of the latency adjustments for address
3455     // writeback.
3456     switch (DefMCID.getOpcode()) {
3457     default: break;
3458     case ARM::LDRrs:
3459     case ARM::LDRBrs: {
3460       unsigned ShOpVal =
3461         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3462       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3463       if (ShImm == 0 ||
3464           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3465            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3466         Latency -= 2;
3467       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3468         --Latency;
3469       break;
3470     }
3471     case ARM::t2LDRs:
3472     case ARM::t2LDRBs:
3473     case ARM::t2LDRHs:
3474     case ARM::t2LDRSHs: {
3475       // Thumb2 mode: lsl 0-3 only.
3476       Latency -= 2;
3477       break;
3478     }
3479     }
3480   }
3481
3482   if (DefAlign < 8 && Subtarget.isLikeA9())
3483     switch (DefMCID.getOpcode()) {
3484     default: break;
3485     case ARM::VLD1q8:
3486     case ARM::VLD1q16:
3487     case ARM::VLD1q32:
3488     case ARM::VLD1q64:
3489     case ARM::VLD1q8wb_register:
3490     case ARM::VLD1q16wb_register:
3491     case ARM::VLD1q32wb_register:
3492     case ARM::VLD1q64wb_register:
3493     case ARM::VLD1q8wb_fixed:
3494     case ARM::VLD1q16wb_fixed:
3495     case ARM::VLD1q32wb_fixed:
3496     case ARM::VLD1q64wb_fixed:
3497     case ARM::VLD2d8:
3498     case ARM::VLD2d16:
3499     case ARM::VLD2d32:
3500     case ARM::VLD2q8Pseudo:
3501     case ARM::VLD2q16Pseudo:
3502     case ARM::VLD2q32Pseudo:
3503     case ARM::VLD2d8wb_fixed:
3504     case ARM::VLD2d16wb_fixed:
3505     case ARM::VLD2d32wb_fixed:
3506     case ARM::VLD2q8PseudoWB_fixed:
3507     case ARM::VLD2q16PseudoWB_fixed:
3508     case ARM::VLD2q32PseudoWB_fixed:
3509     case ARM::VLD2d8wb_register:
3510     case ARM::VLD2d16wb_register:
3511     case ARM::VLD2d32wb_register:
3512     case ARM::VLD2q8PseudoWB_register:
3513     case ARM::VLD2q16PseudoWB_register:
3514     case ARM::VLD2q32PseudoWB_register:
3515     case ARM::VLD3d8Pseudo:
3516     case ARM::VLD3d16Pseudo:
3517     case ARM::VLD3d32Pseudo:
3518     case ARM::VLD1d64TPseudo:
3519     case ARM::VLD3d8Pseudo_UPD:
3520     case ARM::VLD3d16Pseudo_UPD:
3521     case ARM::VLD3d32Pseudo_UPD:
3522     case ARM::VLD3q8Pseudo_UPD:
3523     case ARM::VLD3q16Pseudo_UPD:
3524     case ARM::VLD3q32Pseudo_UPD:
3525     case ARM::VLD3q8oddPseudo:
3526     case ARM::VLD3q16oddPseudo:
3527     case ARM::VLD3q32oddPseudo:
3528     case ARM::VLD3q8oddPseudo_UPD:
3529     case ARM::VLD3q16oddPseudo_UPD:
3530     case ARM::VLD3q32oddPseudo_UPD:
3531     case ARM::VLD4d8Pseudo:
3532     case ARM::VLD4d16Pseudo:
3533     case ARM::VLD4d32Pseudo:
3534     case ARM::VLD1d64QPseudo:
3535     case ARM::VLD4d8Pseudo_UPD:
3536     case ARM::VLD4d16Pseudo_UPD:
3537     case ARM::VLD4d32Pseudo_UPD:
3538     case ARM::VLD4q8Pseudo_UPD:
3539     case ARM::VLD4q16Pseudo_UPD:
3540     case ARM::VLD4q32Pseudo_UPD:
3541     case ARM::VLD4q8oddPseudo:
3542     case ARM::VLD4q16oddPseudo:
3543     case ARM::VLD4q32oddPseudo:
3544     case ARM::VLD4q8oddPseudo_UPD:
3545     case ARM::VLD4q16oddPseudo_UPD:
3546     case ARM::VLD4q32oddPseudo_UPD:
3547     case ARM::VLD1DUPq8:
3548     case ARM::VLD1DUPq16:
3549     case ARM::VLD1DUPq32:
3550     case ARM::VLD1DUPq8wb_fixed:
3551     case ARM::VLD1DUPq16wb_fixed:
3552     case ARM::VLD1DUPq32wb_fixed:
3553     case ARM::VLD1DUPq8wb_register:
3554     case ARM::VLD1DUPq16wb_register:
3555     case ARM::VLD1DUPq32wb_register:
3556     case ARM::VLD2DUPd8:
3557     case ARM::VLD2DUPd16:
3558     case ARM::VLD2DUPd32:
3559     case ARM::VLD2DUPd8wb_fixed:
3560     case ARM::VLD2DUPd16wb_fixed:
3561     case ARM::VLD2DUPd32wb_fixed:
3562     case ARM::VLD2DUPd8wb_register:
3563     case ARM::VLD2DUPd16wb_register:
3564     case ARM::VLD2DUPd32wb_register:
3565     case ARM::VLD4DUPd8Pseudo:
3566     case ARM::VLD4DUPd16Pseudo:
3567     case ARM::VLD4DUPd32Pseudo:
3568     case ARM::VLD4DUPd8Pseudo_UPD:
3569     case ARM::VLD4DUPd16Pseudo_UPD:
3570     case ARM::VLD4DUPd32Pseudo_UPD:
3571     case ARM::VLD1LNq8Pseudo:
3572     case ARM::VLD1LNq16Pseudo:
3573     case ARM::VLD1LNq32Pseudo:
3574     case ARM::VLD1LNq8Pseudo_UPD:
3575     case ARM::VLD1LNq16Pseudo_UPD:
3576     case ARM::VLD1LNq32Pseudo_UPD:
3577     case ARM::VLD2LNd8Pseudo:
3578     case ARM::VLD2LNd16Pseudo:
3579     case ARM::VLD2LNd32Pseudo:
3580     case ARM::VLD2LNq16Pseudo:
3581     case ARM::VLD2LNq32Pseudo:
3582     case ARM::VLD2LNd8Pseudo_UPD:
3583     case ARM::VLD2LNd16Pseudo_UPD:
3584     case ARM::VLD2LNd32Pseudo_UPD:
3585     case ARM::VLD2LNq16Pseudo_UPD:
3586     case ARM::VLD2LNq32Pseudo_UPD:
3587     case ARM::VLD4LNd8Pseudo:
3588     case ARM::VLD4LNd16Pseudo:
3589     case ARM::VLD4LNd32Pseudo:
3590     case ARM::VLD4LNq16Pseudo:
3591     case ARM::VLD4LNq32Pseudo:
3592     case ARM::VLD4LNd8Pseudo_UPD:
3593     case ARM::VLD4LNd16Pseudo_UPD:
3594     case ARM::VLD4LNd32Pseudo_UPD:
3595     case ARM::VLD4LNq16Pseudo_UPD:
3596     case ARM::VLD4LNq32Pseudo_UPD:
3597       // If the address is not 64-bit aligned, the latencies of these
3598       // instructions increases by one.
3599       ++Latency;
3600       break;
3601     }
3602
3603   return Latency;
3604 }
3605
3606 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3607                                            const MachineInstr *MI,
3608                                            unsigned *PredCost) const {
3609   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3610       MI->isRegSequence() || MI->isImplicitDef())
3611     return 1;
3612
3613   // An instruction scheduler typically runs on unbundled instructions, however
3614   // other passes may query the latency of a bundled instruction.
3615   if (MI->isBundle()) {
3616     unsigned Latency = 0;
3617     MachineBasicBlock::const_instr_iterator I = MI;
3618     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3619     while (++I != E && I->isInsideBundle()) {
3620       if (I->getOpcode() != ARM::t2IT)
3621         Latency += getInstrLatency(ItinData, I, PredCost);
3622     }
3623     return Latency;
3624   }
3625
3626   const MCInstrDesc &MCID = MI->getDesc();
3627   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3628     // When predicated, CPSR is an additional source operand for CPSR updating
3629     // instructions, this apparently increases their latencies.
3630     *PredCost = 1;
3631   }
3632   // Be sure to call getStageLatency for an empty itinerary in case it has a
3633   // valid MinLatency property.
3634   if (!ItinData)
3635     return MI->mayLoad() ? 3 : 1;
3636
3637   unsigned Class = MCID.getSchedClass();
3638
3639   // For instructions with variable uops, use uops as latency.
3640   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3641     return getNumMicroOps(ItinData, MI);
3642
3643   // For the common case, fall back on the itinerary's latency.
3644   unsigned Latency = ItinData->getStageLatency(Class);
3645
3646   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3647   unsigned DefAlign = MI->hasOneMemOperand()
3648     ? (*MI->memoperands_begin())->getAlignment() : 0;
3649   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3650   if (Adj >= 0 || (int)Latency > -Adj) {
3651     return Latency + Adj;
3652   }
3653   return Latency;
3654 }
3655
3656 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3657                                       SDNode *Node) const {
3658   if (!Node->isMachineOpcode())
3659     return 1;
3660
3661   if (!ItinData || ItinData->isEmpty())
3662     return 1;
3663
3664   unsigned Opcode = Node->getMachineOpcode();
3665   switch (Opcode) {
3666   default:
3667     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3668   case ARM::VLDMQIA:
3669   case ARM::VSTMQIA:
3670     return 2;
3671   }
3672 }
3673
3674 bool ARMBaseInstrInfo::
3675 hasHighOperandLatency(const InstrItineraryData *ItinData,
3676                       const MachineRegisterInfo *MRI,
3677                       const MachineInstr *DefMI, unsigned DefIdx,
3678                       const MachineInstr *UseMI, unsigned UseIdx) const {
3679   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3680   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3681   if (Subtarget.isCortexA8() &&
3682       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3683     // CortexA8 VFP instructions are not pipelined.
3684     return true;
3685
3686   // Hoist VFP / NEON instructions with 4 or higher latency.
3687   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
3688   if (Latency < 0)
3689     Latency = getInstrLatency(ItinData, DefMI);
3690   if (Latency <= 3)
3691     return false;
3692   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3693          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3694 }
3695
3696 bool ARMBaseInstrInfo::
3697 hasLowDefLatency(const InstrItineraryData *ItinData,
3698                  const MachineInstr *DefMI, unsigned DefIdx) const {
3699   if (!ItinData || ItinData->isEmpty())
3700     return false;
3701
3702   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3703   if (DDomain == ARMII::DomainGeneral) {
3704     unsigned DefClass = DefMI->getDesc().getSchedClass();
3705     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3706     return (DefCycle != -1 && DefCycle <= 2);
3707   }
3708   return false;
3709 }
3710
3711 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3712                                          StringRef &ErrInfo) const {
3713   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3714     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3715     return false;
3716   }
3717   return true;
3718 }
3719
3720 bool
3721 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3722                                      unsigned &AddSubOpc,
3723                                      bool &NegAcc, bool &HasLane) const {
3724   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3725   if (I == MLxEntryMap.end())
3726     return false;
3727
3728   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3729   MulOpc = Entry.MulOpc;
3730   AddSubOpc = Entry.AddSubOpc;
3731   NegAcc = Entry.NegAcc;
3732   HasLane = Entry.HasLane;
3733   return true;
3734 }
3735
3736 //===----------------------------------------------------------------------===//
3737 // Execution domains.
3738 //===----------------------------------------------------------------------===//
3739 //
3740 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3741 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3742 // but they can be changed to vorr equivalents that are executed by the NEON
3743 // pipeline.
3744 //
3745 // We use the following execution domain numbering:
3746 //
3747 enum ARMExeDomain {
3748   ExeGeneric = 0,
3749   ExeVFP = 1,
3750   ExeNEON = 2
3751 };
3752 //
3753 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3754 //
3755 std::pair<uint16_t, uint16_t>
3756 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3757   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3758   // if they are not predicated.
3759   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3760     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3761
3762   // CortexA9 is particularly picky about mixing the two and wants these
3763   // converted.
3764   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
3765       (MI->getOpcode() == ARM::VMOVRS ||
3766        MI->getOpcode() == ARM::VMOVSR ||
3767        MI->getOpcode() == ARM::VMOVS))
3768     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3769
3770   // No other instructions can be swizzled, so just determine their domain.
3771   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3772
3773   if (Domain & ARMII::DomainNEON)
3774     return std::make_pair(ExeNEON, 0);
3775
3776   // Certain instructions can go either way on Cortex-A8.
3777   // Treat them as NEON instructions.
3778   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3779     return std::make_pair(ExeNEON, 0);
3780
3781   if (Domain & ARMII::DomainVFP)
3782     return std::make_pair(ExeVFP, 0);
3783
3784   return std::make_pair(ExeGeneric, 0);
3785 }
3786
3787 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
3788                                             unsigned SReg, unsigned &Lane) {
3789   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
3790   Lane = 0;
3791
3792   if (DReg != ARM::NoRegister)
3793    return DReg;
3794
3795   Lane = 1;
3796   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
3797
3798   assert(DReg && "S-register with no D super-register?");
3799   return DReg;
3800 }
3801
3802 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
3803 /// set ImplicitSReg to a register number that must be marked as implicit-use or
3804 /// zero if no register needs to be defined as implicit-use.
3805 ///
3806 /// If the function cannot determine if an SPR should be marked implicit use or
3807 /// not, it returns false.
3808 ///
3809 /// This function handles cases where an instruction is being modified from taking
3810 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
3811 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
3812 /// lane of the DPR).
3813 ///
3814 /// If the other SPR is defined, an implicit-use of it should be added. Else,
3815 /// (including the case where the DPR itself is defined), it should not.
3816 ///
3817 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
3818                                        MachineInstr *MI,
3819                                        unsigned DReg, unsigned Lane,
3820                                        unsigned &ImplicitSReg) {
3821   // If the DPR is defined or used already, the other SPR lane will be chained
3822   // correctly, so there is nothing to be done.
3823   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
3824     ImplicitSReg = 0;
3825     return true;
3826   }
3827
3828   // Otherwise we need to go searching to see if the SPR is set explicitly.
3829   ImplicitSReg = TRI->getSubReg(DReg,
3830                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
3831   MachineBasicBlock::LivenessQueryResult LQR =
3832     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
3833
3834   if (LQR == MachineBasicBlock::LQR_Live)
3835     return true;
3836   else if (LQR == MachineBasicBlock::LQR_Unknown)
3837     return false;
3838
3839   // If the register is known not to be live, there is no need to add an
3840   // implicit-use.
3841   ImplicitSReg = 0;
3842   return true;
3843 }
3844
3845 void
3846 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
3847   unsigned DstReg, SrcReg, DReg;
3848   unsigned Lane;
3849   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
3850   const TargetRegisterInfo *TRI = &getRegisterInfo();
3851   switch (MI->getOpcode()) {
3852     default:
3853       llvm_unreachable("cannot handle opcode!");
3854       break;
3855     case ARM::VMOVD:
3856       if (Domain != ExeNEON)
3857         break;
3858
3859       // Zap the predicate operands.
3860       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
3861
3862       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
3863       DstReg = MI->getOperand(0).getReg();
3864       SrcReg = MI->getOperand(1).getReg();
3865
3866       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3867         MI->RemoveOperand(i-1);
3868
3869       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
3870       MI->setDesc(get(ARM::VORRd));
3871       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3872                         .addReg(SrcReg)
3873                         .addReg(SrcReg));
3874       break;
3875     case ARM::VMOVRS:
3876       if (Domain != ExeNEON)
3877         break;
3878       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
3879
3880       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
3881       DstReg = MI->getOperand(0).getReg();
3882       SrcReg = MI->getOperand(1).getReg();
3883
3884       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3885         MI->RemoveOperand(i-1);
3886
3887       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
3888
3889       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
3890       // Note that DSrc has been widened and the other lane may be undef, which
3891       // contaminates the entire register.
3892       MI->setDesc(get(ARM::VGETLNi32));
3893       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3894                         .addReg(DReg, RegState::Undef)
3895                         .addImm(Lane));
3896
3897       // The old source should be an implicit use, otherwise we might think it
3898       // was dead before here.
3899       MIB.addReg(SrcReg, RegState::Implicit);
3900       break;
3901     case ARM::VMOVSR: {
3902       if (Domain != ExeNEON)
3903         break;
3904       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
3905
3906       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
3907       DstReg = MI->getOperand(0).getReg();
3908       SrcReg = MI->getOperand(1).getReg();
3909
3910       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
3911
3912       unsigned ImplicitSReg;
3913       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
3914         break;
3915
3916       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3917         MI->RemoveOperand(i-1);
3918
3919       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
3920       // Again DDst may be undefined at the beginning of this instruction.
3921       MI->setDesc(get(ARM::VSETLNi32));
3922       MIB.addReg(DReg, RegState::Define)
3923          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
3924          .addReg(SrcReg)
3925          .addImm(Lane);
3926       AddDefaultPred(MIB);
3927
3928       // The narrower destination must be marked as set to keep previous chains
3929       // in place.
3930       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
3931       if (ImplicitSReg != 0)
3932         MIB.addReg(ImplicitSReg, RegState::Implicit);
3933       break;
3934     }
3935     case ARM::VMOVS: {
3936       if (Domain != ExeNEON)
3937         break;
3938
3939       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
3940       DstReg = MI->getOperand(0).getReg();
3941       SrcReg = MI->getOperand(1).getReg();
3942
3943       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
3944       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
3945       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
3946
3947       unsigned ImplicitSReg;
3948       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
3949         break;
3950
3951       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3952         MI->RemoveOperand(i-1);
3953
3954       if (DSrc == DDst) {
3955         // Destination can be:
3956         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
3957         MI->setDesc(get(ARM::VDUPLN32d));
3958         MIB.addReg(DDst, RegState::Define)
3959            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
3960            .addImm(SrcLane);
3961         AddDefaultPred(MIB);
3962
3963         // Neither the source or the destination are naturally represented any
3964         // more, so add them in manually.
3965         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
3966         MIB.addReg(SrcReg, RegState::Implicit);
3967         if (ImplicitSReg != 0)
3968           MIB.addReg(ImplicitSReg, RegState::Implicit);
3969         break;
3970       }
3971
3972       // In general there's no single instruction that can perform an S <-> S
3973       // move in NEON space, but a pair of VEXT instructions *can* do the
3974       // job. It turns out that the VEXTs needed will only use DSrc once, with
3975       // the position based purely on the combination of lane-0 and lane-1
3976       // involved. For example
3977       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
3978       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
3979       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
3980       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
3981       //
3982       // Pattern of the MachineInstrs is:
3983       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
3984       MachineInstrBuilder NewMIB;
3985       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
3986                        get(ARM::VEXTd32), DDst);
3987
3988       // On the first instruction, both DSrc and DDst may be <undef> if present.
3989       // Specifically when the original instruction didn't have them as an
3990       // <imp-use>.
3991       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
3992       bool CurUndef = !MI->readsRegister(CurReg, TRI);
3993       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
3994
3995       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
3996       CurUndef = !MI->readsRegister(CurReg, TRI);
3997       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
3998
3999       NewMIB.addImm(1);
4000       AddDefaultPred(NewMIB);
4001
4002       if (SrcLane == DstLane)
4003         NewMIB.addReg(SrcReg, RegState::Implicit);
4004
4005       MI->setDesc(get(ARM::VEXTd32));
4006       MIB.addReg(DDst, RegState::Define);
4007
4008       // On the second instruction, DDst has definitely been defined above, so
4009       // it is not <undef>. DSrc, if present, can be <undef> as above.
4010       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4011       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4012       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4013
4014       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4015       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4016       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4017
4018       MIB.addImm(1);
4019       AddDefaultPred(MIB);
4020
4021       if (SrcLane != DstLane)
4022         MIB.addReg(SrcReg, RegState::Implicit);
4023
4024       // As before, the original destination is no longer represented, add it
4025       // implicitly.
4026       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4027       if (ImplicitSReg != 0)
4028         MIB.addReg(ImplicitSReg, RegState::Implicit);
4029       break;
4030     }
4031   }
4032
4033 }
4034
4035 //===----------------------------------------------------------------------===//
4036 // Partial register updates
4037 //===----------------------------------------------------------------------===//
4038 //
4039 // Swift renames NEON registers with 64-bit granularity.  That means any
4040 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4041 // problem is mostly avoided by translating f32 operations to v2f32 operations
4042 // on D-registers, but f32 loads are still a problem.
4043 //
4044 // These instructions can load an f32 into a NEON register:
4045 //
4046 // VLDRS - Only writes S, partial D update.
4047 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4048 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4049 //
4050 // FCONSTD can be used as a dependency-breaking instruction.
4051 unsigned ARMBaseInstrInfo::
4052 getPartialRegUpdateClearance(const MachineInstr *MI,
4053                              unsigned OpNum,
4054                              const TargetRegisterInfo *TRI) const {
4055   if (!SwiftPartialUpdateClearance ||
4056       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4057     return 0;
4058
4059   assert(TRI && "Need TRI instance");
4060
4061   const MachineOperand &MO = MI->getOperand(OpNum);
4062   if (MO.readsReg())
4063     return 0;
4064   unsigned Reg = MO.getReg();
4065   int UseOp = -1;
4066
4067   switch(MI->getOpcode()) {
4068     // Normal instructions writing only an S-register.
4069   case ARM::VLDRS:
4070   case ARM::FCONSTS:
4071   case ARM::VMOVSR:
4072   case ARM::VMOVv8i8:
4073   case ARM::VMOVv4i16:
4074   case ARM::VMOVv2i32:
4075   case ARM::VMOVv2f32:
4076   case ARM::VMOVv1i64:
4077     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4078     break;
4079
4080     // Explicitly reads the dependency.
4081   case ARM::VLD1LNd32:
4082     UseOp = 3;
4083     break;
4084   default:
4085     return 0;
4086   }
4087
4088   // If this instruction actually reads a value from Reg, there is no unwanted
4089   // dependency.
4090   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4091     return 0;
4092
4093   // We must be able to clobber the whole D-reg.
4094   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4095     // Virtual register must be a foo:ssub_0<def,undef> operand.
4096     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4097       return 0;
4098   } else if (ARM::SPRRegClass.contains(Reg)) {
4099     // Physical register: MI must define the full D-reg.
4100     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4101                                              &ARM::DPRRegClass);
4102     if (!DReg || !MI->definesRegister(DReg, TRI))
4103       return 0;
4104   }
4105
4106   // MI has an unwanted D-register dependency.
4107   // Avoid defs in the previous N instructrions.
4108   return SwiftPartialUpdateClearance;
4109 }
4110
4111 // Break a partial register dependency after getPartialRegUpdateClearance
4112 // returned non-zero.
4113 void ARMBaseInstrInfo::
4114 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4115                           unsigned OpNum,
4116                           const TargetRegisterInfo *TRI) const {
4117   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4118   assert(TRI && "Need TRI instance");
4119
4120   const MachineOperand &MO = MI->getOperand(OpNum);
4121   unsigned Reg = MO.getReg();
4122   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4123          "Can't break virtual register dependencies.");
4124   unsigned DReg = Reg;
4125
4126   // If MI defines an S-reg, find the corresponding D super-register.
4127   if (ARM::SPRRegClass.contains(Reg)) {
4128     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4129     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4130   }
4131
4132   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4133   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4134
4135   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4136   // the full D-register by loading the same value to both lanes.  The
4137   // instruction is micro-coded with 2 uops, so don't do this until we can
4138   // properly schedule micro-coded instuctions.  The dispatcher stalls cause
4139   // too big regressions.
4140
4141   // Insert the dependency-breaking FCONSTD before MI.
4142   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4143   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4144                          get(ARM::FCONSTD), DReg).addImm(96));
4145   MI->addRegisterKilled(DReg, TRI, true);
4146 }
4147
4148 bool ARMBaseInstrInfo::hasNOP() const {
4149   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4150 }
4151
4152 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4153   if (MI->getNumOperands() < 4)
4154     return true;
4155   unsigned ShOpVal = MI->getOperand(3).getImm();
4156   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4157   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4158   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4159       ((ShImm == 1 || ShImm == 2) &&
4160        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4161     return true;
4162
4163   return false;
4164 }