lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFeatures.h"
  19 #include "ARMHazardRecognizer.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "MCTargetDesc/ARMAddressingModes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/LiveVariables.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAGNodes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GlobalValue.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/BranchProbability.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39
  40 #define GET_INSTRINFO_CTOR_DTOR
  41 #include "ARMGenInstrInfo.inc"
  42
  43 using namespace llvm;
  44
  45 static cl::opt<bool>
  46 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  47                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  48
  49 static cl::opt<bool>
  50 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  51            cl::desc("Widen ARM vmovs to vmovd when possible"));
  52
  53 static cl::opt<unsigned>
  54 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  55      cl::Hidden, cl::init(12),
  56      cl::desc("Clearance before partial register updates"));
  57
  58 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  59 struct ARM_MLxEntry {
  60   uint16_t MLxOpc;     // MLA / MLS opcode
  61   uint16_t MulOpc;     // Expanded multiplication opcode
  62   uint16_t AddSubOpc;  // Expanded add / sub opcode
  63   bool NegAcc;         // True if the acc is negated before the add / sub.
  64   bool HasLane;        // True if instruction has an extra "lane" operand.
  65 };
  66
  67 static const ARM_MLxEntry ARM_MLxTable[] = {
  68   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  69   // fp scalar ops
  70   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  71   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  72   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  73   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  74   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  75   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  76   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  77   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  78
  79   // fp SIMD ops
  80   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  81   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  82   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  83   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  84   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  85   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  86   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  87   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  88 };
  89
  90 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  91   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  92     Subtarget(STI) {
  93   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  94     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  95       assert(false && "Duplicated entries?");
  96     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  97     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  98   }
  99 }
 100
 101 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 102 // currently defaults to no prepass hazard recognizer.
 103 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 104 CreateTargetHazardRecognizer(const TargetMachine *TM,
 105                              const ScheduleDAG *DAG) const {
 106   if (usePreRAHazardRecognizer()) {
 107     const InstrItineraryData *II = TM->getInstrItineraryData();
 108     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 109   }
 110   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 111 }
 112
 113 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 114 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 115                                    const ScheduleDAG *DAG) const {
 116   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 117     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 118   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 119 }
 120
 121 MachineInstr *
 122 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 123                                         MachineBasicBlock::iterator &MBBI,
 124                                         LiveVariables *LV) const {
 125   // FIXME: Thumb2 support.
 126
 127   if (!EnableARM3Addr)
 128     return NULL;
 129
 130   MachineInstr *MI = MBBI;
 131   MachineFunction &MF = *MI->getParent()->getParent();
 132   uint64_t TSFlags = MI->getDesc().TSFlags;
 133   bool isPre = false;
 134   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 135   default: return NULL;
 136   case ARMII::IndexModePre:
 137     isPre = true;
 138     break;
 139   case ARMII::IndexModePost:
 140     break;
 141   }
 142
 143   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 144   // operation.
 145   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 146   if (MemOpc == 0)
 147     return NULL;
 148
 149   MachineInstr *UpdateMI = NULL;
 150   MachineInstr *MemMI = NULL;
 151   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 152   const MCInstrDesc &MCID = MI->getDesc();
 153   unsigned NumOps = MCID.getNumOperands();
 154   bool isLoad = !MI->mayStore();
 155   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 156   const MachineOperand &Base = MI->getOperand(2);
 157   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 158   unsigned WBReg = WB.getReg();
 159   unsigned BaseReg = Base.getReg();
 160   unsigned OffReg = Offset.getReg();
 161   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 162   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 163   switch (AddrMode) {
 164   default: llvm_unreachable("Unknown indexed op!");
 165   case ARMII::AddrMode2: {
 166     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 167     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 168     if (OffReg == 0) {
 169       if (ARM_AM::getSOImmVal(Amt) == -1)
 170         // Can't encode it in a so_imm operand. This transformation will
 171         // add more than 1 instruction. Abandon!
 172         return NULL;
 173       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 174                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 175         .addReg(BaseReg).addImm(Amt)
 176         .addImm(Pred).addReg(0).addReg(0);
 177     } else if (Amt != 0) {
 178       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 179       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 182         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     } else
 185       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 186                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 187         .addReg(BaseReg).addReg(OffReg)
 188         .addImm(Pred).addReg(0).addReg(0);
 189     break;
 190   }
 191   case ARMII::AddrMode3 : {
 192     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 193     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 194     if (OffReg == 0)
 195       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 198         .addReg(BaseReg).addImm(Amt)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     else
 201       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 202                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 203         .addReg(BaseReg).addReg(OffReg)
 204         .addImm(Pred).addReg(0).addReg(0);
 205     break;
 206   }
 207   }
 208
 209   std::vector<MachineInstr*> NewMIs;
 210   if (isPre) {
 211     if (isLoad)
 212       MemMI = BuildMI(MF, MI->getDebugLoc(),
 213                       get(MemOpc), MI->getOperand(0).getReg())
 214         .addReg(WBReg).addImm(0).addImm(Pred);
 215     else
 216       MemMI = BuildMI(MF, MI->getDebugLoc(),
 217                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 218         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 219     NewMIs.push_back(MemMI);
 220     NewMIs.push_back(UpdateMI);
 221   } else {
 222     if (isLoad)
 223       MemMI = BuildMI(MF, MI->getDebugLoc(),
 224                       get(MemOpc), MI->getOperand(0).getReg())
 225         .addReg(BaseReg).addImm(0).addImm(Pred);
 226     else
 227       MemMI = BuildMI(MF, MI->getDebugLoc(),
 228                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 229         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 230     if (WB.isDead())
 231       UpdateMI->getOperand(0).setIsDead();
 232     NewMIs.push_back(UpdateMI);
 233     NewMIs.push_back(MemMI);
 234   }
 235
 236   // Transfer LiveVariables states, kill / dead info.
 237   if (LV) {
 238     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 239       MachineOperand &MO = MI->getOperand(i);
 240       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 241         unsigned Reg = MO.getReg();
 242
 243         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 244         if (MO.isDef()) {
 245           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 246           if (MO.isDead())
 247             LV->addVirtualRegisterDead(Reg, NewMI);
 248         }
 249         if (MO.isUse() && MO.isKill()) {
 250           for (unsigned j = 0; j < 2; ++j) {
 251             // Look at the two new MI's in reverse order.
 252             MachineInstr *NewMI = NewMIs[j];
 253             if (!NewMI->readsRegister(Reg))
 254               continue;
 255             LV->addVirtualRegisterKilled(Reg, NewMI);
 256             if (VI.removeKill(MI))
 257               VI.Kills.push_back(NewMI);
 258             break;
 259           }
 260         }
 261       }
 262     }
 263   }
 264
 265   MFI->insert(MBBI, NewMIs[1]);
 266   MFI->insert(MBBI, NewMIs[0]);
 267   return NewMIs[0];
 268 }
 269
 270 // Branch analysis.
 271 bool
 272 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 273                                 MachineBasicBlock *&FBB,
 274                                 SmallVectorImpl<MachineOperand> &Cond,
 275                                 bool AllowModify) const {
 276   TBB = 0;
 277   FBB = 0;
 278
 279   MachineBasicBlock::iterator I = MBB.end();
 280   if (I == MBB.begin())
 281     return false; // Empty blocks are easy.
 282   --I;
 283
 284   // Walk backwards from the end of the basic block until the branch is
 285   // analyzed or we give up.
 286   while (isPredicated(I) || I->isTerminator()) {
 287
 288     // Flag to be raised on unanalyzeable instructions. This is useful in cases
 289     // where we want to clean up on the end of the basic block before we bail
 290     // out.
 291     bool CantAnalyze = false;
 292
 293     // Skip over DEBUG values and predicated nonterminators.
 294     while (I->isDebugValue() || !I->isTerminator()) {
 295       if (I == MBB.begin())
 296         return false;
 297       --I;
 298     }
 299
 300     if (isIndirectBranchOpcode(I->getOpcode()) ||
 301         isJumpTableBranchOpcode(I->getOpcode())) {
 302       // Indirect branches and jump tables can't be analyzed, but we still want
 303       // to clean up any instructions at the tail of the basic block.
 304       CantAnalyze = true;
 305     } else if (isUncondBranchOpcode(I->getOpcode())) {
 306       TBB = I->getOperand(0).getMBB();
 307     } else if (isCondBranchOpcode(I->getOpcode())) {
 308       // Bail out if we encounter multiple conditional branches.
 309       if (!Cond.empty())
 310         return true;
 311
 312       assert(!FBB && "FBB should have been null.");
 313       FBB = TBB;
 314       TBB = I->getOperand(0).getMBB();
 315       Cond.push_back(I->getOperand(1));
 316       Cond.push_back(I->getOperand(2));
 317     } else if (I->isReturn()) {
 318       // Returns can't be analyzed, but we should run cleanup.
 319       CantAnalyze = !isPredicated(I);
 320     } else {
 321       // We encountered other unrecognized terminator. Bail out immediately.
 322       return true;
 323     }
 324
 325     // Cleanup code - to be run for unpredicated unconditional branches and
 326     //                returns.
 327     if (!isPredicated(I) &&
 328           (isUncondBranchOpcode(I->getOpcode()) ||
 329            isIndirectBranchOpcode(I->getOpcode()) ||
 330            isJumpTableBranchOpcode(I->getOpcode()) ||
 331            I->isReturn())) {
 332       // Forget any previous condition branch information - it no longer applies.
 333       Cond.clear();
 334       FBB = 0;
 335
 336       // If we can modify the function, delete everything below this
 337       // unconditional branch.
 338       if (AllowModify) {
 339         MachineBasicBlock::iterator DI = llvm::next(I);
 340         while (DI != MBB.end()) {
 341           MachineInstr *InstToDelete = DI;
 342           ++DI;
 343           InstToDelete->eraseFromParent();
 344         }
 345       }
 346     }
 347
 348     if (CantAnalyze)
 349       return true;
 350
 351     if (I == MBB.begin())
 352       return false;
 353
 354     --I;
 355   }
 356
 357   // We made it past the terminators without bailing out - we must have
 358   // analyzed this branch successfully.
 359   return false;
 360 }
 361
 362
 363 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 364   MachineBasicBlock::iterator I = MBB.end();
 365   if (I == MBB.begin()) return 0;
 366   --I;
 367   while (I->isDebugValue()) {
 368     if (I == MBB.begin())
 369       return 0;
 370     --I;
 371   }
 372   if (!isUncondBranchOpcode(I->getOpcode()) &&
 373       !isCondBranchOpcode(I->getOpcode()))
 374     return 0;
 375
 376   // Remove the branch.
 377   I->eraseFromParent();
 378
 379   I = MBB.end();
 380
 381   if (I == MBB.begin()) return 1;
 382   --I;
 383   if (!isCondBranchOpcode(I->getOpcode()))
 384     return 1;
 385
 386   // Remove the branch.
 387   I->eraseFromParent();
 388   return 2;
 389 }
 390
 391 unsigned
 392 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 393                                MachineBasicBlock *FBB,
 394                                const SmallVectorImpl<MachineOperand> &Cond,
 395                                DebugLoc DL) const {
 396   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 397   int BOpc   = !AFI->isThumbFunction()
 398     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 399   int BccOpc = !AFI->isThumbFunction()
 400     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 401   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 402
 403   // Shouldn't be a fall through.
 404   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 405   assert((Cond.size() == 2 || Cond.size() == 0) &&
 406          "ARM branch conditions have two components!");
 407
 408   if (FBB == 0) {
 409     if (Cond.empty()) { // Unconditional branch?
 410       if (isThumb)
 411         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 412       else
 413         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 414     } else
 415       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 416         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 417     return 1;
 418   }
 419
 420   // Two-way conditional branch.
 421   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 422     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 423   if (isThumb)
 424     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 425   else
 426     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 427   return 2;
 428 }
 429
 430 bool ARMBaseInstrInfo::
 431 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 432   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 433   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 434   return false;
 435 }
 436
 437 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 438   if (MI->isBundle()) {
 439     MachineBasicBlock::const_instr_iterator I = MI;
 440     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 441     while (++I != E && I->isInsideBundle()) {
 442       int PIdx = I->findFirstPredOperandIdx();
 443       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 444         return true;
 445     }
 446     return false;
 447   }
 448
 449   int PIdx = MI->findFirstPredOperandIdx();
 450   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 451 }
 452
 453 bool ARMBaseInstrInfo::
 454 PredicateInstruction(MachineInstr *MI,
 455                      const SmallVectorImpl<MachineOperand> &Pred) const {
 456   unsigned Opc = MI->getOpcode();
 457   if (isUncondBranchOpcode(Opc)) {
 458     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 459     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 460       .addImm(Pred[0].getImm())
 461       .addReg(Pred[1].getReg());
 462     return true;
 463   }
 464
 465   int PIdx = MI->findFirstPredOperandIdx();
 466   if (PIdx != -1) {
 467     MachineOperand &PMO = MI->getOperand(PIdx);
 468     PMO.setImm(Pred[0].getImm());
 469     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 470     return true;
 471   }
 472   return false;
 473 }
 474
 475 bool ARMBaseInstrInfo::
 476 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 477                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 478   if (Pred1.size() > 2 || Pred2.size() > 2)
 479     return false;
 480
 481   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 482   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 483   if (CC1 == CC2)
 484     return true;
 485
 486   switch (CC1) {
 487   default:
 488     return false;
 489   case ARMCC::AL:
 490     return true;
 491   case ARMCC::HS:
 492     return CC2 == ARMCC::HI;
 493   case ARMCC::LS:
 494     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 495   case ARMCC::GE:
 496     return CC2 == ARMCC::GT;
 497   case ARMCC::LE:
 498     return CC2 == ARMCC::LT;
 499   }
 500 }
 501
 502 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 503                                     std::vector<MachineOperand> &Pred) const {
 504   bool Found = false;
 505   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 506     const MachineOperand &MO = MI->getOperand(i);
 507     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 508         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 509       Pred.push_back(MO);
 510       Found = true;
 511     }
 512   }
 513
 514   return Found;
 515 }
 516
 517 /// isPredicable - Return true if the specified instruction can be predicated.
 518 /// By default, this returns true for every instruction with a
 519 /// PredicateOperand.
 520 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 521   if (!MI->isPredicable())
 522     return false;
 523
 524   ARMFunctionInfo *AFI =
 525     MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 526
 527   if (AFI->isThumb2Function()) {
 528     if (getSubtarget().restrictIT())
 529       return isV8EligibleForIT(MI);
 530   } else { // non-Thumb
 531     if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON)
 532       return false;
 533   }
 534
 535   return true;
 536 }
 537
 538 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 539 LLVM_ATTRIBUTE_NOINLINE
 540 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 541                                 unsigned JTI);
 542 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 543                                 unsigned JTI) {
 544   assert(JTI < JT.size());
 545   return JT[JTI].MBBs.size();
 546 }
 547
 548 /// GetInstSize - Return the size of the specified MachineInstr.
 549 ///
 550 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 551   const MachineBasicBlock &MBB = *MI->getParent();
 552   const MachineFunction *MF = MBB.getParent();
 553   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 554
 555   const MCInstrDesc &MCID = MI->getDesc();
 556   if (MCID.getSize())
 557     return MCID.getSize();
 558
 559   // If this machine instr is an inline asm, measure it.
 560   if (MI->getOpcode() == ARM::INLINEASM)
 561     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 562   if (MI->isLabel())
 563     return 0;
 564   unsigned Opc = MI->getOpcode();
 565   switch (Opc) {
 566   case TargetOpcode::IMPLICIT_DEF:
 567   case TargetOpcode::KILL:
 568   case TargetOpcode::PROLOG_LABEL:
 569   case TargetOpcode::EH_LABEL:
 570   case TargetOpcode::DBG_VALUE:
 571     return 0;
 572   case TargetOpcode::BUNDLE:
 573     return getInstBundleLength(MI);
 574   case ARM::MOVi16_ga_pcrel:
 575   case ARM::MOVTi16_ga_pcrel:
 576   case ARM::t2MOVi16_ga_pcrel:
 577   case ARM::t2MOVTi16_ga_pcrel:
 578     return 4;
 579   case ARM::MOVi32imm:
 580   case ARM::t2MOVi32imm:
 581     return 8;
 582   case ARM::CONSTPOOL_ENTRY:
 583     // If this machine instr is a constant pool entry, its size is recorded as
 584     // operand #2.
 585     return MI->getOperand(2).getImm();
 586   case ARM::Int_eh_sjlj_longjmp:
 587     return 16;
 588   case ARM::tInt_eh_sjlj_longjmp:
 589     return 10;
 590   case ARM::Int_eh_sjlj_setjmp:
 591   case ARM::Int_eh_sjlj_setjmp_nofp:
 592     return 20;
 593   case ARM::tInt_eh_sjlj_setjmp:
 594   case ARM::t2Int_eh_sjlj_setjmp:
 595   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 596     return 12;
 597   case ARM::BR_JTr:
 598   case ARM::BR_JTm:
 599   case ARM::BR_JTadd:
 600   case ARM::tBR_JTr:
 601   case ARM::t2BR_JT:
 602   case ARM::t2TBB_JT:
 603   case ARM::t2TBH_JT: {
 604     // These are jumptable branches, i.e. a branch followed by an inlined
 605     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 606     // entry is one byte; TBH two byte each.
 607     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 608       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 609     unsigned NumOps = MCID.getNumOperands();
 610     MachineOperand JTOP =
 611       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 612     unsigned JTI = JTOP.getIndex();
 613     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 614     assert(MJTI != 0);
 615     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 616     assert(JTI < JT.size());
 617     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 618     // 4 aligned. The assembler / linker may add 2 byte padding just before
 619     // the JT entries.  The size does not include this padding; the
 620     // constant islands pass does separate bookkeeping for it.
 621     // FIXME: If we know the size of the function is less than (1 << 16) *2
 622     // bytes, we can use 16-bit entries instead. Then there won't be an
 623     // alignment issue.
 624     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 625     unsigned NumEntries = getNumJTEntries(JT, JTI);
 626     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 627       // Make sure the instruction that follows TBB is 2-byte aligned.
 628       // FIXME: Constant island pass should insert an "ALIGN" instruction
 629       // instead.
 630       ++NumEntries;
 631     return NumEntries * EntrySize + InstSize;
 632   }
 633   default:
 634     // Otherwise, pseudo-instruction sizes are zero.
 635     return 0;
 636   }
 637 }
 638
 639 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 640   unsigned Size = 0;
 641   MachineBasicBlock::const_instr_iterator I = MI;
 642   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 643   while (++I != E && I->isInsideBundle()) {
 644     assert(!I->isBundle() && "No nested bundle!");
 645     Size += GetInstSizeInBytes(&*I);
 646   }
 647   return Size;
 648 }
 649
 650 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 651                                    MachineBasicBlock::iterator I, DebugLoc DL,
 652                                    unsigned DestReg, unsigned SrcReg,
 653                                    bool KillSrc) const {
 654   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 655   bool GPRSrc = ARM::GPRRegClass.contains(SrcReg);
 656
 657   if (GPRDest && GPRSrc) {
 658     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 659                                     .addReg(SrcReg, getKillRegState(KillSrc))));
 660     return;
 661   }
 662
 663   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 664   bool SPRSrc = ARM::SPRRegClass.contains(SrcReg);
 665
 666   unsigned Opc = 0;
 667   if (SPRDest && SPRSrc)
 668     Opc = ARM::VMOVS;
 669   else if (GPRDest && SPRSrc)
 670     Opc = ARM::VMOVRS;
 671   else if (SPRDest && GPRSrc)
 672     Opc = ARM::VMOVSR;
 673   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 674     Opc = ARM::VMOVD;
 675   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 676     Opc = ARM::VORRq;
 677
 678   if (Opc) {
 679     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 680     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 681     if (Opc == ARM::VORRq)
 682       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 683     AddDefaultPred(MIB);
 684     return;
 685   }
 686
 687   // Handle register classes that require multiple instructions.
 688   unsigned BeginIdx = 0;
 689   unsigned SubRegs = 0;
 690   int Spacing = 1;
 691
 692   // Use VORRq when possible.
 693   if (ARM::QQPRRegClass.contains(DestReg, SrcReg)) {
 694     Opc = ARM::VORRq;
 695     BeginIdx = ARM::qsub_0;
 696     SubRegs = 2;
 697   } else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
 698     Opc = ARM::VORRq;
 699     BeginIdx = ARM::qsub_0;
 700     SubRegs = 4;
 701   // Fall back to VMOVD.
 702   } else if (ARM::DPairRegClass.contains(DestReg, SrcReg)) {
 703     Opc = ARM::VMOVD;
 704     BeginIdx = ARM::dsub_0;
 705     SubRegs = 2;
 706   } else if (ARM::DTripleRegClass.contains(DestReg, SrcReg)) {
 707     Opc = ARM::VMOVD;
 708     BeginIdx = ARM::dsub_0;
 709     SubRegs = 3;
 710   } else if (ARM::DQuadRegClass.contains(DestReg, SrcReg)) {
 711     Opc = ARM::VMOVD;
 712     BeginIdx = ARM::dsub_0;
 713     SubRegs = 4;
 714   } else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg)) {
 715     Opc = Subtarget.isThumb2() ? ARM::tMOVr : ARM::MOVr;
 716     BeginIdx = ARM::gsub_0;
 717     SubRegs = 2;
 718   } else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg)) {
 719     Opc = ARM::VMOVD;
 720     BeginIdx = ARM::dsub_0;
 721     SubRegs = 2;
 722     Spacing = 2;
 723   } else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg)) {
 724     Opc = ARM::VMOVD;
 725     BeginIdx = ARM::dsub_0;
 726     SubRegs = 3;
 727     Spacing = 2;
 728   } else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg)) {
 729     Opc = ARM::VMOVD;
 730     BeginIdx = ARM::dsub_0;
 731     SubRegs = 4;
 732     Spacing = 2;
 733   }
 734
 735   assert(Opc && "Impossible reg-to-reg copy");
 736
 737   const TargetRegisterInfo *TRI = &getRegisterInfo();
 738   MachineInstrBuilder Mov;
 739
 740   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 741   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 742     BeginIdx = BeginIdx + ((SubRegs - 1) * Spacing);
 743     Spacing = -Spacing;
 744   }
 745 #ifndef NDEBUG
 746   SmallSet<unsigned, 4> DstRegs;
 747 #endif
 748   for (unsigned i = 0; i != SubRegs; ++i) {
 749     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i * Spacing);
 750     unsigned Src = TRI->getSubReg(SrcReg, BeginIdx + i * Spacing);
 751     assert(Dst && Src && "Bad sub-register");
 752 #ifndef NDEBUG
 753     assert(!DstRegs.count(Src) && "destructive vector copy");
 754     DstRegs.insert(Dst);
 755 #endif
 756     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst).addReg(Src);
 757     // VORR takes two source operands.
 758     if (Opc == ARM::VORRq)
 759       Mov.addReg(Src);
 760     Mov = AddDefaultPred(Mov);
 761     // MOVr can set CC.
 762     if (Opc == ARM::MOVr)
 763       Mov = AddDefaultCC(Mov);
 764   }
 765   // Add implicit super-register defs and kills to the last instruction.
 766   Mov->addRegisterDefined(DestReg, TRI);
 767   if (KillSrc)
 768     Mov->addRegisterKilled(SrcReg, TRI);
 769 }
 770
 771 const MachineInstrBuilder &
 772 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 773                           unsigned SubIdx, unsigned State,
 774                           const TargetRegisterInfo *TRI) const {
 775   if (!SubIdx)
 776     return MIB.addReg(Reg, State);
 777
 778   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 779     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 780   return MIB.addReg(Reg, State, SubIdx);
 781 }
 782
 783 void ARMBaseInstrInfo::
 784 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 785                     unsigned SrcReg, bool isKill, int FI,
 786                     const TargetRegisterClass *RC,
 787                     const TargetRegisterInfo *TRI) const {
 788   DebugLoc DL;
 789   if (I != MBB.end()) DL = I->getDebugLoc();
 790   MachineFunction &MF = *MBB.getParent();
 791   MachineFrameInfo &MFI = *MF.getFrameInfo();
 792   unsigned Align = MFI.getObjectAlignment(FI);
 793
 794   MachineMemOperand *MMO =
 795     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 796                             MachineMemOperand::MOStore,
 797                             MFI.getObjectSize(FI),
 798                             Align);
 799
 800   switch (RC->getSize()) {
 801     case 4:
 802       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 803         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 804                    .addReg(SrcReg, getKillRegState(isKill))
 805                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 806       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 807         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 808                    .addReg(SrcReg, getKillRegState(isKill))
 809                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 810       } else
 811         llvm_unreachable("Unknown reg class!");
 812       break;
 813     case 8:
 814       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 815         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 816                    .addReg(SrcReg, getKillRegState(isKill))
 817                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 818       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 819         if (Subtarget.hasV5TEOps()) {
 820           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 821           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 822           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 823           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 824
 825           AddDefaultPred(MIB);
 826         } else {
 827           // Fallback to STM instruction, which has existed since the dawn of
 828           // time.
 829           MachineInstrBuilder MIB =
 830             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 831                              .addFrameIndex(FI).addMemOperand(MMO));
 832           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 833           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 834         }
 835       } else
 836         llvm_unreachable("Unknown reg class!");
 837       break;
 838     case 16:
 839       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 840         // Use aligned spills if the stack can be realigned.
 841         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 842           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 843                      .addFrameIndex(FI).addImm(16)
 844                      .addReg(SrcReg, getKillRegState(isKill))
 845                      .addMemOperand(MMO));
 846         } else {
 847           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 848                      .addReg(SrcReg, getKillRegState(isKill))
 849                      .addFrameIndex(FI)
 850                      .addMemOperand(MMO));
 851         }
 852       } else
 853         llvm_unreachable("Unknown reg class!");
 854       break;
 855     case 24:
 856       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 857         // Use aligned spills if the stack can be realigned.
 858         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 859           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 860                      .addFrameIndex(FI).addImm(16)
 861                      .addReg(SrcReg, getKillRegState(isKill))
 862                      .addMemOperand(MMO));
 863         } else {
 864           MachineInstrBuilder MIB =
 865           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 866                        .addFrameIndex(FI))
 867                        .addMemOperand(MMO);
 868           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 869           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 870           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 871         }
 872       } else
 873         llvm_unreachable("Unknown reg class!");
 874       break;
 875     case 32:
 876       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 877         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 878           // FIXME: It's possible to only store part of the QQ register if the
 879           // spilled def has a sub-register index.
 880           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 881                      .addFrameIndex(FI).addImm(16)
 882                      .addReg(SrcReg, getKillRegState(isKill))
 883                      .addMemOperand(MMO));
 884         } else {
 885           MachineInstrBuilder MIB =
 886           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 887                        .addFrameIndex(FI))
 888                        .addMemOperand(MMO);
 889           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 890           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 891           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 892                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 893         }
 894       } else
 895         llvm_unreachable("Unknown reg class!");
 896       break;
 897     case 64:
 898       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 899         MachineInstrBuilder MIB =
 900           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 901                          .addFrameIndex(FI))
 902                          .addMemOperand(MMO);
 903         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 904         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 905         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 906         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 907         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 908         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 909         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 910               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 911       } else
 912         llvm_unreachable("Unknown reg class!");
 913       break;
 914     default:
 915       llvm_unreachable("Unknown reg class!");
 916   }
 917 }
 918
 919 unsigned
 920 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 921                                      int &FrameIndex) const {
 922   switch (MI->getOpcode()) {
 923   default: break;
 924   case ARM::STRrs:
 925   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 926     if (MI->getOperand(1).isFI() &&
 927         MI->getOperand(2).isReg() &&
 928         MI->getOperand(3).isImm() &&
 929         MI->getOperand(2).getReg() == 0 &&
 930         MI->getOperand(3).getImm() == 0) {
 931       FrameIndex = MI->getOperand(1).getIndex();
 932       return MI->getOperand(0).getReg();
 933     }
 934     break;
 935   case ARM::STRi12:
 936   case ARM::t2STRi12:
 937   case ARM::tSTRspi:
 938   case ARM::VSTRD:
 939   case ARM::VSTRS:
 940     if (MI->getOperand(1).isFI() &&
 941         MI->getOperand(2).isImm() &&
 942         MI->getOperand(2).getImm() == 0) {
 943       FrameIndex = MI->getOperand(1).getIndex();
 944       return MI->getOperand(0).getReg();
 945     }
 946     break;
 947   case ARM::VST1q64:
 948   case ARM::VST1d64TPseudo:
 949   case ARM::VST1d64QPseudo:
 950     if (MI->getOperand(0).isFI() &&
 951         MI->getOperand(2).getSubReg() == 0) {
 952       FrameIndex = MI->getOperand(0).getIndex();
 953       return MI->getOperand(2).getReg();
 954     }
 955     break;
 956   case ARM::VSTMQIA:
 957     if (MI->getOperand(1).isFI() &&
 958         MI->getOperand(0).getSubReg() == 0) {
 959       FrameIndex = MI->getOperand(1).getIndex();
 960       return MI->getOperand(0).getReg();
 961     }
 962     break;
 963   }
 964
 965   return 0;
 966 }
 967
 968 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 969                                                     int &FrameIndex) const {
 970   const MachineMemOperand *Dummy;
 971   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 972 }
 973
 974 void ARMBaseInstrInfo::
 975 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 976                      unsigned DestReg, int FI,
 977                      const TargetRegisterClass *RC,
 978                      const TargetRegisterInfo *TRI) const {
 979   DebugLoc DL;
 980   if (I != MBB.end()) DL = I->getDebugLoc();
 981   MachineFunction &MF = *MBB.getParent();
 982   MachineFrameInfo &MFI = *MF.getFrameInfo();
 983   unsigned Align = MFI.getObjectAlignment(FI);
 984   MachineMemOperand *MMO =
 985     MF.getMachineMemOperand(
 986                     MachinePointerInfo::getFixedStack(FI),
 987                             MachineMemOperand::MOLoad,
 988                             MFI.getObjectSize(FI),
 989                             Align);
 990
 991   switch (RC->getSize()) {
 992   case 4:
 993     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 994       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 995                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 996
 997     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 998       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 999                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1000     } else
1001       llvm_unreachable("Unknown reg class!");
1002     break;
1003   case 8:
1004     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
1005       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
1006                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1007     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
1008       MachineInstrBuilder MIB;
1009
1010       if (Subtarget.hasV5TEOps()) {
1011         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
1012         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1013         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1014         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
1015
1016         AddDefaultPred(MIB);
1017       } else {
1018         // Fallback to LDM instruction, which has existed since the dawn of
1019         // time.
1020         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1021                                  .addFrameIndex(FI).addMemOperand(MMO));
1022         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1023         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1024       }
1025
1026       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1027         MIB.addReg(DestReg, RegState::ImplicitDefine);
1028     } else
1029       llvm_unreachable("Unknown reg class!");
1030     break;
1031   case 16:
1032     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1033       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1034         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1035                      .addFrameIndex(FI).addImm(16)
1036                      .addMemOperand(MMO));
1037       } else {
1038         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1039                        .addFrameIndex(FI)
1040                        .addMemOperand(MMO));
1041       }
1042     } else
1043       llvm_unreachable("Unknown reg class!");
1044     break;
1045   case 24:
1046     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1047       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1048         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1049                      .addFrameIndex(FI).addImm(16)
1050                      .addMemOperand(MMO));
1051       } else {
1052         MachineInstrBuilder MIB =
1053           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1054                          .addFrameIndex(FI)
1055                          .addMemOperand(MMO));
1056         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1057         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1058         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1059         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1060           MIB.addReg(DestReg, RegState::ImplicitDefine);
1061       }
1062     } else
1063       llvm_unreachable("Unknown reg class!");
1064     break;
1065    case 32:
1066     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1067       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1068         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1069                      .addFrameIndex(FI).addImm(16)
1070                      .addMemOperand(MMO));
1071       } else {
1072         MachineInstrBuilder MIB =
1073         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1074                        .addFrameIndex(FI))
1075                        .addMemOperand(MMO);
1076         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1077         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1078         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1079         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1080         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1081           MIB.addReg(DestReg, RegState::ImplicitDefine);
1082       }
1083     } else
1084       llvm_unreachable("Unknown reg class!");
1085     break;
1086   case 64:
1087     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1088       MachineInstrBuilder MIB =
1089       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1090                      .addFrameIndex(FI))
1091                      .addMemOperand(MMO);
1092       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1093       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1094       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1095       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1096       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1097       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1098       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1099       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1100       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1101         MIB.addReg(DestReg, RegState::ImplicitDefine);
1102     } else
1103       llvm_unreachable("Unknown reg class!");
1104     break;
1105   default:
1106     llvm_unreachable("Unknown regclass!");
1107   }
1108 }
1109
1110 unsigned
1111 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1112                                       int &FrameIndex) const {
1113   switch (MI->getOpcode()) {
1114   default: break;
1115   case ARM::LDRrs:
1116   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1117     if (MI->getOperand(1).isFI() &&
1118         MI->getOperand(2).isReg() &&
1119         MI->getOperand(3).isImm() &&
1120         MI->getOperand(2).getReg() == 0 &&
1121         MI->getOperand(3).getImm() == 0) {
1122       FrameIndex = MI->getOperand(1).getIndex();
1123       return MI->getOperand(0).getReg();
1124     }
1125     break;
1126   case ARM::LDRi12:
1127   case ARM::t2LDRi12:
1128   case ARM::tLDRspi:
1129   case ARM::VLDRD:
1130   case ARM::VLDRS:
1131     if (MI->getOperand(1).isFI() &&
1132         MI->getOperand(2).isImm() &&
1133         MI->getOperand(2).getImm() == 0) {
1134       FrameIndex = MI->getOperand(1).getIndex();
1135       return MI->getOperand(0).getReg();
1136     }
1137     break;
1138   case ARM::VLD1q64:
1139   case ARM::VLD1d64TPseudo:
1140   case ARM::VLD1d64QPseudo:
1141     if (MI->getOperand(1).isFI() &&
1142         MI->getOperand(0).getSubReg() == 0) {
1143       FrameIndex = MI->getOperand(1).getIndex();
1144       return MI->getOperand(0).getReg();
1145     }
1146     break;
1147   case ARM::VLDMQIA:
1148     if (MI->getOperand(1).isFI() &&
1149         MI->getOperand(0).getSubReg() == 0) {
1150       FrameIndex = MI->getOperand(1).getIndex();
1151       return MI->getOperand(0).getReg();
1152     }
1153     break;
1154   }
1155
1156   return 0;
1157 }
1158
1159 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1160                                              int &FrameIndex) const {
1161   const MachineMemOperand *Dummy;
1162   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1163 }
1164
1165 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1166   // This hook gets to expand COPY instructions before they become
1167   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1168   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1169   // changed into a VORR that can go down the NEON pipeline.
1170   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15())
1171     return false;
1172
1173   // Look for a copy between even S-registers.  That is where we keep floats
1174   // when using NEON v2f32 instructions for f32 arithmetic.
1175   unsigned DstRegS = MI->getOperand(0).getReg();
1176   unsigned SrcRegS = MI->getOperand(1).getReg();
1177   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1178     return false;
1179
1180   const TargetRegisterInfo *TRI = &getRegisterInfo();
1181   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1182                                               &ARM::DPRRegClass);
1183   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1184                                               &ARM::DPRRegClass);
1185   if (!DstRegD || !SrcRegD)
1186     return false;
1187
1188   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1189   // legal if the COPY already defines the full DstRegD, and it isn't a
1190   // sub-register insertion.
1191   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1192     return false;
1193
1194   // A dead copy shouldn't show up here, but reject it just in case.
1195   if (MI->getOperand(0).isDead())
1196     return false;
1197
1198   // All clear, widen the COPY.
1199   DEBUG(dbgs() << "widening:    " << *MI);
1200   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1201
1202   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1203   // or some other super-register.
1204   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1205   if (ImpDefIdx != -1)
1206     MI->RemoveOperand(ImpDefIdx);
1207
1208   // Change the opcode and operands.
1209   MI->setDesc(get(ARM::VMOVD));
1210   MI->getOperand(0).setReg(DstRegD);
1211   MI->getOperand(1).setReg(SrcRegD);
1212   AddDefaultPred(MIB);
1213
1214   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1215   // register scavenger and machine verifier, so we need to indicate that we
1216   // are reading an undefined value from SrcRegD, but a proper value from
1217   // SrcRegS.
1218   MI->getOperand(1).setIsUndef();
1219   MIB.addReg(SrcRegS, RegState::Implicit);
1220
1221   // SrcRegD may actually contain an unrelated value in the ssub_1
1222   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1223   if (MI->getOperand(1).isKill()) {
1224     MI->getOperand(1).setIsKill(false);
1225     MI->addRegisterKilled(SrcRegS, TRI, true);
1226   }
1227
1228   DEBUG(dbgs() << "replaced by: " << *MI);
1229   return true;
1230 }
1231
1232 /// Create a copy of a const pool value. Update CPI to the new index and return
1233 /// the label UID.
1234 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1235   MachineConstantPool *MCP = MF.getConstantPool();
1236   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1237
1238   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1239   assert(MCPE.isMachineConstantPoolEntry() &&
1240          "Expecting a machine constantpool entry!");
1241   ARMConstantPoolValue *ACPV =
1242     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1243
1244   unsigned PCLabelId = AFI->createPICLabelUId();
1245   ARMConstantPoolValue *NewCPV = 0;
1246   // FIXME: The below assumes PIC relocation model and that the function
1247   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1248   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1249   // instructions, so that's probably OK, but is PIC always correct when
1250   // we get here?
1251   if (ACPV->isGlobalValue())
1252     NewCPV = ARMConstantPoolConstant::
1253       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1254              ARMCP::CPValue, 4);
1255   else if (ACPV->isExtSymbol())
1256     NewCPV = ARMConstantPoolSymbol::
1257       Create(MF.getFunction()->getContext(),
1258              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1259   else if (ACPV->isBlockAddress())
1260     NewCPV = ARMConstantPoolConstant::
1261       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1262              ARMCP::CPBlockAddress, 4);
1263   else if (ACPV->isLSDA())
1264     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1265                                              ARMCP::CPLSDA, 4);
1266   else if (ACPV->isMachineBasicBlock())
1267     NewCPV = ARMConstantPoolMBB::
1268       Create(MF.getFunction()->getContext(),
1269              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1270   else
1271     llvm_unreachable("Unexpected ARM constantpool value type!!");
1272   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1273   return PCLabelId;
1274 }
1275
1276 void ARMBaseInstrInfo::
1277 reMaterialize(MachineBasicBlock &MBB,
1278               MachineBasicBlock::iterator I,
1279               unsigned DestReg, unsigned SubIdx,
1280               const MachineInstr *Orig,
1281               const TargetRegisterInfo &TRI) const {
1282   unsigned Opcode = Orig->getOpcode();
1283   switch (Opcode) {
1284   default: {
1285     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1286     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1287     MBB.insert(I, MI);
1288     break;
1289   }
1290   case ARM::tLDRpci_pic:
1291   case ARM::t2LDRpci_pic: {
1292     MachineFunction &MF = *MBB.getParent();
1293     unsigned CPI = Orig->getOperand(1).getIndex();
1294     unsigned PCLabelId = duplicateCPV(MF, CPI);
1295     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1296                                       DestReg)
1297       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1298     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1299     break;
1300   }
1301   }
1302 }
1303
1304 MachineInstr *
1305 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1306   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1307   switch(Orig->getOpcode()) {
1308   case ARM::tLDRpci_pic:
1309   case ARM::t2LDRpci_pic: {
1310     unsigned CPI = Orig->getOperand(1).getIndex();
1311     unsigned PCLabelId = duplicateCPV(MF, CPI);
1312     Orig->getOperand(1).setIndex(CPI);
1313     Orig->getOperand(2).setImm(PCLabelId);
1314     break;
1315   }
1316   }
1317   return MI;
1318 }
1319
1320 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1321                                         const MachineInstr *MI1,
1322                                         const MachineRegisterInfo *MRI) const {
1323   int Opcode = MI0->getOpcode();
1324   if (Opcode == ARM::t2LDRpci ||
1325       Opcode == ARM::t2LDRpci_pic ||
1326       Opcode == ARM::tLDRpci ||
1327       Opcode == ARM::tLDRpci_pic ||
1328       Opcode == ARM::LDRLIT_ga_pcrel ||
1329       Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1330       Opcode == ARM::tLDRLIT_ga_pcrel ||
1331       Opcode == ARM::MOV_ga_pcrel ||
1332       Opcode == ARM::MOV_ga_pcrel_ldr ||
1333       Opcode == ARM::t2MOV_ga_pcrel) {
1334     if (MI1->getOpcode() != Opcode)
1335       return false;
1336     if (MI0->getNumOperands() != MI1->getNumOperands())
1337       return false;
1338
1339     const MachineOperand &MO0 = MI0->getOperand(1);
1340     const MachineOperand &MO1 = MI1->getOperand(1);
1341     if (MO0.getOffset() != MO1.getOffset())
1342       return false;
1343
1344     if (Opcode == ARM::LDRLIT_ga_pcrel ||
1345         Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1346         Opcode == ARM::tLDRLIT_ga_pcrel ||
1347         Opcode == ARM::MOV_ga_pcrel ||
1348         Opcode == ARM::MOV_ga_pcrel_ldr ||
1349         Opcode == ARM::t2MOV_ga_pcrel)
1350       // Ignore the PC labels.
1351       return MO0.getGlobal() == MO1.getGlobal();
1352
1353     const MachineFunction *MF = MI0->getParent()->getParent();
1354     const MachineConstantPool *MCP = MF->getConstantPool();
1355     int CPI0 = MO0.getIndex();
1356     int CPI1 = MO1.getIndex();
1357     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1358     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1359     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1360     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1361     if (isARMCP0 && isARMCP1) {
1362       ARMConstantPoolValue *ACPV0 =
1363         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1364       ARMConstantPoolValue *ACPV1 =
1365         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1366       return ACPV0->hasSameValue(ACPV1);
1367     } else if (!isARMCP0 && !isARMCP1) {
1368       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1369     }
1370     return false;
1371   } else if (Opcode == ARM::PICLDR) {
1372     if (MI1->getOpcode() != Opcode)
1373       return false;
1374     if (MI0->getNumOperands() != MI1->getNumOperands())
1375       return false;
1376
1377     unsigned Addr0 = MI0->getOperand(1).getReg();
1378     unsigned Addr1 = MI1->getOperand(1).getReg();
1379     if (Addr0 != Addr1) {
1380       if (!MRI ||
1381           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1382           !TargetRegisterInfo::isVirtualRegister(Addr1))
1383         return false;
1384
1385       // This assumes SSA form.
1386       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1387       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1388       // Check if the loaded value, e.g. a constantpool of a global address, are
1389       // the same.
1390       if (!produceSameValue(Def0, Def1, MRI))
1391         return false;
1392     }
1393
1394     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1395       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1396       const MachineOperand &MO0 = MI0->getOperand(i);
1397       const MachineOperand &MO1 = MI1->getOperand(i);
1398       if (!MO0.isIdenticalTo(MO1))
1399         return false;
1400     }
1401     return true;
1402   }
1403
1404   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1405 }
1406
1407 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1408 /// determine if two loads are loading from the same base address. It should
1409 /// only return true if the base pointers are the same and the only differences
1410 /// between the two addresses is the offset. It also returns the offsets by
1411 /// reference.
1412 ///
1413 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1414 /// is permanently disabled.
1415 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1416                                                int64_t &Offset1,
1417                                                int64_t &Offset2) const {
1418   // Don't worry about Thumb: just ARM and Thumb2.
1419   if (Subtarget.isThumb1Only()) return false;
1420
1421   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1422     return false;
1423
1424   switch (Load1->getMachineOpcode()) {
1425   default:
1426     return false;
1427   case ARM::LDRi12:
1428   case ARM::LDRBi12:
1429   case ARM::LDRD:
1430   case ARM::LDRH:
1431   case ARM::LDRSB:
1432   case ARM::LDRSH:
1433   case ARM::VLDRD:
1434   case ARM::VLDRS:
1435   case ARM::t2LDRi8:
1436   case ARM::t2LDRBi8:
1437   case ARM::t2LDRDi8:
1438   case ARM::t2LDRSHi8:
1439   case ARM::t2LDRi12:
1440   case ARM::t2LDRBi12:
1441   case ARM::t2LDRSHi12:
1442     break;
1443   }
1444
1445   switch (Load2->getMachineOpcode()) {
1446   default:
1447     return false;
1448   case ARM::LDRi12:
1449   case ARM::LDRBi12:
1450   case ARM::LDRD:
1451   case ARM::LDRH:
1452   case ARM::LDRSB:
1453   case ARM::LDRSH:
1454   case ARM::VLDRD:
1455   case ARM::VLDRS:
1456   case ARM::t2LDRi8:
1457   case ARM::t2LDRBi8:
1458   case ARM::t2LDRSHi8:
1459   case ARM::t2LDRi12:
1460   case ARM::t2LDRBi12:
1461   case ARM::t2LDRSHi12:
1462     break;
1463   }
1464
1465   // Check if base addresses and chain operands match.
1466   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1467       Load1->getOperand(4) != Load2->getOperand(4))
1468     return false;
1469
1470   // Index should be Reg0.
1471   if (Load1->getOperand(3) != Load2->getOperand(3))
1472     return false;
1473
1474   // Determine the offsets.
1475   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1476       isa<ConstantSDNode>(Load2->getOperand(1))) {
1477     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1478     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1479     return true;
1480   }
1481
1482   return false;
1483 }
1484
1485 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1486 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1487 /// be scheduled togther. On some targets if two loads are loading from
1488 /// addresses in the same cache line, it's better if they are scheduled
1489 /// together. This function takes two integers that represent the load offsets
1490 /// from the common base address. It returns true if it decides it's desirable
1491 /// to schedule the two loads together. "NumLoads" is the number of loads that
1492 /// have already been scheduled after Load1.
1493 ///
1494 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1495 /// is permanently disabled.
1496 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1497                                                int64_t Offset1, int64_t Offset2,
1498                                                unsigned NumLoads) const {
1499   // Don't worry about Thumb: just ARM and Thumb2.
1500   if (Subtarget.isThumb1Only()) return false;
1501
1502   assert(Offset2 > Offset1);
1503
1504   if ((Offset2 - Offset1) / 8 > 64)
1505     return false;
1506
1507   // Check if the machine opcodes are different. If they are different
1508   // then we consider them to not be of the same base address,
1509   // EXCEPT in the case of Thumb2 byte loads where one is LDRBi8 and the other LDRBi12.
1510   // In this case, they are considered to be the same because they are different
1511   // encoding forms of the same basic instruction.
1512   if ((Load1->getMachineOpcode() != Load2->getMachineOpcode()) &&
1513       !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1514          Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1515         (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1516          Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1517     return false;  // FIXME: overly conservative?
1518
1519   // Four loads in a row should be sufficient.
1520   if (NumLoads >= 3)
1521     return false;
1522
1523   return true;
1524 }
1525
1526 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1527                                             const MachineBasicBlock *MBB,
1528                                             const MachineFunction &MF) const {
1529   // Debug info is never a scheduling boundary. It's necessary to be explicit
1530   // due to the special treatment of IT instructions below, otherwise a
1531   // dbg_value followed by an IT will result in the IT instruction being
1532   // considered a scheduling hazard, which is wrong. It should be the actual
1533   // instruction preceding the dbg_value instruction(s), just like it is
1534   // when debug info is not present.
1535   if (MI->isDebugValue())
1536     return false;
1537
1538   // Terminators and labels can't be scheduled around.
1539   if (MI->isTerminator() || MI->isLabel())
1540     return true;
1541
1542   // Treat the start of the IT block as a scheduling boundary, but schedule
1543   // t2IT along with all instructions following it.
1544   // FIXME: This is a big hammer. But the alternative is to add all potential
1545   // true and anti dependencies to IT block instructions as implicit operands
1546   // to the t2IT instruction. The added compile time and complexity does not
1547   // seem worth it.
1548   MachineBasicBlock::const_iterator I = MI;
1549   // Make sure to skip any dbg_value instructions
1550   while (++I != MBB->end() && I->isDebugValue())
1551     ;
1552   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1553     return true;
1554
1555   // Don't attempt to schedule around any instruction that defines
1556   // a stack-oriented pointer, as it's unlikely to be profitable. This
1557   // saves compile time, because it doesn't require every single
1558   // stack slot reference to depend on the instruction that does the
1559   // modification.
1560   // Calls don't actually change the stack pointer, even if they have imp-defs.
1561   // No ARM calling conventions change the stack pointer. (X86 calling
1562   // conventions sometimes do).
1563   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1564     return true;
1565
1566   return false;
1567 }
1568
1569 bool ARMBaseInstrInfo::
1570 isProfitableToIfCvt(MachineBasicBlock &MBB,
1571                     unsigned NumCycles, unsigned ExtraPredCycles,
1572                     const BranchProbability &Probability) const {
1573   if (!NumCycles)
1574     return false;
1575
1576   // Attempt to estimate the relative costs of predication versus branching.
1577   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1578   UnpredCost /= Probability.getDenominator();
1579   UnpredCost += 1; // The branch itself
1580   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1581
1582   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1583 }
1584
1585 bool ARMBaseInstrInfo::
1586 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1587                     unsigned TCycles, unsigned TExtra,
1588                     MachineBasicBlock &FMBB,
1589                     unsigned FCycles, unsigned FExtra,
1590                     const BranchProbability &Probability) const {
1591   if (!TCycles || !FCycles)
1592     return false;
1593
1594   // Attempt to estimate the relative costs of predication versus branching.
1595   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1596   TUnpredCost /= Probability.getDenominator();
1597
1598   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1599   unsigned FUnpredCost = Comp * FCycles;
1600   FUnpredCost /= Probability.getDenominator();
1601
1602   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1603   UnpredCost += 1; // The branch itself
1604   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1605
1606   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1607 }
1608
1609 bool
1610 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1611                                             MachineBasicBlock &FMBB) const {
1612   // Reduce false anti-dependencies to let Swift's out-of-order execution
1613   // engine do its thing.
1614   return Subtarget.isSwift();
1615 }
1616
1617 /// getInstrPredicate - If instruction is predicated, returns its predicate
1618 /// condition, otherwise returns AL. It also returns the condition code
1619 /// register by reference.
1620 ARMCC::CondCodes
1621 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1622   int PIdx = MI->findFirstPredOperandIdx();
1623   if (PIdx == -1) {
1624     PredReg = 0;
1625     return ARMCC::AL;
1626   }
1627
1628   PredReg = MI->getOperand(PIdx+1).getReg();
1629   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1630 }
1631
1632
1633 int llvm::getMatchingCondBranchOpcode(int Opc) {
1634   if (Opc == ARM::B)
1635     return ARM::Bcc;
1636   if (Opc == ARM::tB)
1637     return ARM::tBcc;
1638   if (Opc == ARM::t2B)
1639     return ARM::t2Bcc;
1640
1641   llvm_unreachable("Unknown unconditional branch opcode!");
1642 }
1643
1644 /// commuteInstruction - Handle commutable instructions.
1645 MachineInstr *
1646 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1647   switch (MI->getOpcode()) {
1648   case ARM::MOVCCr:
1649   case ARM::t2MOVCCr: {
1650     // MOVCC can be commuted by inverting the condition.
1651     unsigned PredReg = 0;
1652     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1653     // MOVCC AL can't be inverted. Shouldn't happen.
1654     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1655       return NULL;
1656     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1657     if (!MI)
1658       return NULL;
1659     // After swapping the MOVCC operands, also invert the condition.
1660     MI->getOperand(MI->findFirstPredOperandIdx())
1661       .setImm(ARMCC::getOppositeCondition(CC));
1662     return MI;
1663   }
1664   }
1665   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1666 }
1667
1668 /// Identify instructions that can be folded into a MOVCC instruction, and
1669 /// return the defining instruction.
1670 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1671                                       const MachineRegisterInfo &MRI,
1672                                       const TargetInstrInfo *TII) {
1673   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1674     return 0;
1675   if (!MRI.hasOneNonDBGUse(Reg))
1676     return 0;
1677   MachineInstr *MI = MRI.getVRegDef(Reg);
1678   if (!MI)
1679     return 0;
1680   // MI is folded into the MOVCC by predicating it.
1681   if (!MI->isPredicable())
1682     return 0;
1683   // Check if MI has any non-dead defs or physreg uses. This also detects
1684   // predicated instructions which will be reading CPSR.
1685   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1686     const MachineOperand &MO = MI->getOperand(i);
1687     // Reject frame index operands, PEI can't handle the predicated pseudos.
1688     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1689       return 0;
1690     if (!MO.isReg())
1691       continue;
1692     // MI can't have any tied operands, that would conflict with predication.
1693     if (MO.isTied())
1694       return 0;
1695     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1696       return 0;
1697     if (MO.isDef() && !MO.isDead())
1698       return 0;
1699   }
1700   bool DontMoveAcrossStores = true;
1701   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1702     return 0;
1703   return MI;
1704 }
1705
1706 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1707                                      SmallVectorImpl<MachineOperand> &Cond,
1708                                      unsigned &TrueOp, unsigned &FalseOp,
1709                                      bool &Optimizable) const {
1710   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1711          "Unknown select instruction");
1712   // MOVCC operands:
1713   // 0: Def.
1714   // 1: True use.
1715   // 2: False use.
1716   // 3: Condition code.
1717   // 4: CPSR use.
1718   TrueOp = 1;
1719   FalseOp = 2;
1720   Cond.push_back(MI->getOperand(3));
1721   Cond.push_back(MI->getOperand(4));
1722   // We can always fold a def.
1723   Optimizable = true;
1724   return false;
1725 }
1726
1727 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1728                                                bool PreferFalse) const {
1729   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1730          "Unknown select instruction");
1731   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1732   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1733   bool Invert = !DefMI;
1734   if (!DefMI)
1735     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1736   if (!DefMI)
1737     return 0;
1738
1739   // Find new register class to use.
1740   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1741   unsigned       DestReg  = MI->getOperand(0).getReg();
1742   const TargetRegisterClass *PreviousClass = MRI.getRegClass(FalseReg.getReg());
1743   if (!MRI.constrainRegClass(DestReg, PreviousClass))
1744     return 0;
1745
1746   // Create a new predicated version of DefMI.
1747   // Rfalse is the first use.
1748   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1749                                       DefMI->getDesc(), DestReg);
1750
1751   // Copy all the DefMI operands, excluding its (null) predicate.
1752   const MCInstrDesc &DefDesc = DefMI->getDesc();
1753   for (unsigned i = 1, e = DefDesc.getNumOperands();
1754        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1755     NewMI.addOperand(DefMI->getOperand(i));
1756
1757   unsigned CondCode = MI->getOperand(3).getImm();
1758   if (Invert)
1759     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1760   else
1761     NewMI.addImm(CondCode);
1762   NewMI.addOperand(MI->getOperand(4));
1763
1764   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1765   if (NewMI->hasOptionalDef())
1766     AddDefaultCC(NewMI);
1767
1768   // The output register value when the predicate is false is an implicit
1769   // register operand tied to the first def.
1770   // The tie makes the register allocator ensure the FalseReg is allocated the
1771   // same register as operand 0.
1772   FalseReg.setImplicit();
1773   NewMI.addOperand(FalseReg);
1774   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1775
1776   // The caller will erase MI, but not DefMI.
1777   DefMI->eraseFromParent();
1778   return NewMI;
1779 }
1780
1781 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1782 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1783 /// def operand.
1784 ///
1785 /// This will go away once we can teach tblgen how to set the optional CPSR def
1786 /// operand itself.
1787 struct AddSubFlagsOpcodePair {
1788   uint16_t PseudoOpc;
1789   uint16_t MachineOpc;
1790 };
1791
1792 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1793   {ARM::ADDSri, ARM::ADDri},
1794   {ARM::ADDSrr, ARM::ADDrr},
1795   {ARM::ADDSrsi, ARM::ADDrsi},
1796   {ARM::ADDSrsr, ARM::ADDrsr},
1797
1798   {ARM::SUBSri, ARM::SUBri},
1799   {ARM::SUBSrr, ARM::SUBrr},
1800   {ARM::SUBSrsi, ARM::SUBrsi},
1801   {ARM::SUBSrsr, ARM::SUBrsr},
1802
1803   {ARM::RSBSri, ARM::RSBri},
1804   {ARM::RSBSrsi, ARM::RSBrsi},
1805   {ARM::RSBSrsr, ARM::RSBrsr},
1806
1807   {ARM::t2ADDSri, ARM::t2ADDri},
1808   {ARM::t2ADDSrr, ARM::t2ADDrr},
1809   {ARM::t2ADDSrs, ARM::t2ADDrs},
1810
1811   {ARM::t2SUBSri, ARM::t2SUBri},
1812   {ARM::t2SUBSrr, ARM::t2SUBrr},
1813   {ARM::t2SUBSrs, ARM::t2SUBrs},
1814
1815   {ARM::t2RSBSri, ARM::t2RSBri},
1816   {ARM::t2RSBSrs, ARM::t2RSBrs},
1817 };
1818
1819 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1820   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1821     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1822       return AddSubFlagsOpcodeMap[i].MachineOpc;
1823   return 0;
1824 }
1825
1826 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1827                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1828                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1829                                ARMCC::CondCodes Pred, unsigned PredReg,
1830                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1831   if (NumBytes == 0 && DestReg != BaseReg) {
1832     BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), DestReg)
1833       .addReg(BaseReg, RegState::Kill)
1834       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1835       .setMIFlags(MIFlags);
1836     return;
1837   }
1838
1839   bool isSub = NumBytes < 0;
1840   if (isSub) NumBytes = -NumBytes;
1841
1842   while (NumBytes) {
1843     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1844     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1845     assert(ThisVal && "Didn't extract field correctly");
1846
1847     // We will handle these bits from offset, clear them.
1848     NumBytes &= ~ThisVal;
1849
1850     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1851
1852     // Build the new ADD / SUB.
1853     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1854     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1855       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1856       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1857       .setMIFlags(MIFlags);
1858     BaseReg = DestReg;
1859   }
1860 }
1861
1862 bool llvm::tryFoldSPUpdateIntoPushPop(const ARMSubtarget &Subtarget,
1863                                       MachineFunction &MF, MachineInstr *MI,
1864                                       unsigned NumBytes) {
1865   // This optimisation potentially adds lots of load and store
1866   // micro-operations, it's only really a great benefit to code-size.
1867   if (!Subtarget.isMinSize())
1868     return false;
1869
1870   // If only one register is pushed/popped, LLVM can use an LDR/STR
1871   // instead. We can't modify those so make sure we're dealing with an
1872   // instruction we understand.
1873   bool IsPop = isPopOpcode(MI->getOpcode());
1874   bool IsPush = isPushOpcode(MI->getOpcode());
1875   if (!IsPush && !IsPop)
1876     return false;
1877
1878   bool IsVFPPushPop = MI->getOpcode() == ARM::VSTMDDB_UPD ||
1879                       MI->getOpcode() == ARM::VLDMDIA_UPD;
1880   bool IsT1PushPop = MI->getOpcode() == ARM::tPUSH ||
1881                      MI->getOpcode() == ARM::tPOP ||
1882                      MI->getOpcode() == ARM::tPOP_RET;
1883
1884   assert((IsT1PushPop || (MI->getOperand(0).getReg() == ARM::SP &&
1885                           MI->getOperand(1).getReg() == ARM::SP)) &&
1886          "trying to fold sp update into non-sp-updating push/pop");
1887
1888   // The VFP push & pop act on D-registers, so we can only fold an adjustment
1889   // by a multiple of 8 bytes in correctly. Similarly rN is 4-bytes. Don't try
1890   // if this is violated.
1891   if (NumBytes % (IsVFPPushPop ? 8 : 4) != 0)
1892     return false;
1893
1894   // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
1895   // pred) so the list starts at 4. Thumb1 starts after the predicate.
1896   int RegListIdx = IsT1PushPop ? 2 : 4;
1897
1898   // Calculate the space we'll need in terms of registers.
1899   unsigned FirstReg = MI->getOperand(RegListIdx).getReg();
1900   unsigned RD0Reg, RegsNeeded;
1901   if (IsVFPPushPop) {
1902     RD0Reg = ARM::D0;
1903     RegsNeeded = NumBytes / 8;
1904   } else {
1905     RD0Reg = ARM::R0;
1906     RegsNeeded = NumBytes / 4;
1907   }
1908
1909   // We're going to have to strip all list operands off before
1910   // re-adding them since the order matters, so save the existing ones
1911   // for later.
1912   SmallVector<MachineOperand, 4> RegList;
1913   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
1914     RegList.push_back(MI->getOperand(i));
1915
1916   MachineBasicBlock *MBB = MI->getParent();
1917   const TargetRegisterInfo *TRI = MF.getRegInfo().getTargetRegisterInfo();
1918   const MCPhysReg *CSRegs = TRI->getCalleeSavedRegs(&MF);
1919
1920   // Now try to find enough space in the reglist to allocate NumBytes.
1921   for (unsigned CurReg = FirstReg - 1; CurReg >= RD0Reg && RegsNeeded;
1922        --CurReg) {
1923     if (!IsPop) {
1924       // Pushing any register is completely harmless, mark the
1925       // register involved as undef since we don't care about it in
1926       // the slightest.
1927       RegList.push_back(MachineOperand::CreateReg(CurReg, false, false,
1928                                                   false, false, true));
1929       --RegsNeeded;
1930       continue;
1931     }
1932
1933     // However, we can only pop an extra register if it's not live. For
1934     // registers live within the function we might clobber a return value
1935     // register; the other way a register can be live here is if it's
1936     // callee-saved.
1937     if (isCalleeSavedRegister(CurReg, CSRegs) ||
1938         MBB->computeRegisterLiveness(TRI, CurReg, MI) !=
1939             MachineBasicBlock::LQR_Dead) {
1940       // VFP pops don't allow holes in the register list, so any skip is fatal
1941       // for our transformation. GPR pops do, so we should just keep looking.
1942       if (IsVFPPushPop)
1943         return false;
1944       else
1945         continue;
1946     }
1947
1948     // Mark the unimportant registers as <def,dead> in the POP.
1949     RegList.push_back(MachineOperand::CreateReg(CurReg, true, false, false,
1950                                                 true));
1951     --RegsNeeded;
1952   }
1953
1954   if (RegsNeeded > 0)
1955     return false;
1956
1957   // Finally we know we can profitably perform the optimisation so go
1958   // ahead: strip all existing registers off and add them back again
1959   // in the right order.
1960   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
1961     MI->RemoveOperand(i);
1962
1963   // Add the complete list back in.
1964   MachineInstrBuilder MIB(MF, &*MI);
1965   for (int i = RegList.size() - 1; i >= 0; --i)
1966     MIB.addOperand(RegList[i]);
1967
1968   return true;
1969 }
1970
1971 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1972                                 unsigned FrameReg, int &Offset,
1973                                 const ARMBaseInstrInfo &TII) {
1974   unsigned Opcode = MI.getOpcode();
1975   const MCInstrDesc &Desc = MI.getDesc();
1976   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1977   bool isSub = false;
1978
1979   // Memory operands in inline assembly always use AddrMode2.
1980   if (Opcode == ARM::INLINEASM)
1981     AddrMode = ARMII::AddrMode2;
1982
1983   if (Opcode == ARM::ADDri) {
1984     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1985     if (Offset == 0) {
1986       // Turn it into a move.
1987       MI.setDesc(TII.get(ARM::MOVr));
1988       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1989       MI.RemoveOperand(FrameRegIdx+1);
1990       Offset = 0;
1991       return true;
1992     } else if (Offset < 0) {
1993       Offset = -Offset;
1994       isSub = true;
1995       MI.setDesc(TII.get(ARM::SUBri));
1996     }
1997
1998     // Common case: small offset, fits into instruction.
1999     if (ARM_AM::getSOImmVal(Offset) != -1) {
2000       // Replace the FrameIndex with sp / fp
2001       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2002       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
2003       Offset = 0;
2004       return true;
2005     }
2006
2007     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
2008     // as possible.
2009     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
2010     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
2011
2012     // We will handle these bits from offset, clear them.
2013     Offset &= ~ThisImmVal;
2014
2015     // Get the properly encoded SOImmVal field.
2016     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
2017            "Bit extraction didn't work?");
2018     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
2019  } else {
2020     unsigned ImmIdx = 0;
2021     int InstrOffs = 0;
2022     unsigned NumBits = 0;
2023     unsigned Scale = 1;
2024     switch (AddrMode) {
2025     case ARMII::AddrMode_i12: {
2026       ImmIdx = FrameRegIdx + 1;
2027       InstrOffs = MI.getOperand(ImmIdx).getImm();
2028       NumBits = 12;
2029       break;
2030     }
2031     case ARMII::AddrMode2: {
2032       ImmIdx = FrameRegIdx+2;
2033       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
2034       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2035         InstrOffs *= -1;
2036       NumBits = 12;
2037       break;
2038     }
2039     case ARMII::AddrMode3: {
2040       ImmIdx = FrameRegIdx+2;
2041       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
2042       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2043         InstrOffs *= -1;
2044       NumBits = 8;
2045       break;
2046     }
2047     case ARMII::AddrMode4:
2048     case ARMII::AddrMode6:
2049       // Can't fold any offset even if it's zero.
2050       return false;
2051     case ARMII::AddrMode5: {
2052       ImmIdx = FrameRegIdx+1;
2053       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
2054       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2055         InstrOffs *= -1;
2056       NumBits = 8;
2057       Scale = 4;
2058       break;
2059     }
2060     default:
2061       llvm_unreachable("Unsupported addressing mode!");
2062     }
2063
2064     Offset += InstrOffs * Scale;
2065     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
2066     if (Offset < 0) {
2067       Offset = -Offset;
2068       isSub = true;
2069     }
2070
2071     // Attempt to fold address comp. if opcode has offset bits
2072     if (NumBits > 0) {
2073       // Common case: small offset, fits into instruction.
2074       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
2075       int ImmedOffset = Offset / Scale;
2076       unsigned Mask = (1 << NumBits) - 1;
2077       if ((unsigned)Offset <= Mask * Scale) {
2078         // Replace the FrameIndex with sp
2079         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2080         // FIXME: When addrmode2 goes away, this will simplify (like the
2081         // T2 version), as the LDR.i12 versions don't need the encoding
2082         // tricks for the offset value.
2083         if (isSub) {
2084           if (AddrMode == ARMII::AddrMode_i12)
2085             ImmedOffset = -ImmedOffset;
2086           else
2087             ImmedOffset |= 1 << NumBits;
2088         }
2089         ImmOp.ChangeToImmediate(ImmedOffset);
2090         Offset = 0;
2091         return true;
2092       }
2093
2094       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
2095       ImmedOffset = ImmedOffset & Mask;
2096       if (isSub) {
2097         if (AddrMode == ARMII::AddrMode_i12)
2098           ImmedOffset = -ImmedOffset;
2099         else
2100           ImmedOffset |= 1 << NumBits;
2101       }
2102       ImmOp.ChangeToImmediate(ImmedOffset);
2103       Offset &= ~(Mask*Scale);
2104     }
2105   }
2106
2107   Offset = (isSub) ? -Offset : Offset;
2108   return Offset == 0;
2109 }
2110
2111 /// analyzeCompare - For a comparison instruction, return the source registers
2112 /// in SrcReg and SrcReg2 if having two register operands, and the value it
2113 /// compares against in CmpValue. Return true if the comparison instruction
2114 /// can be analyzed.
2115 bool ARMBaseInstrInfo::
2116 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
2117                int &CmpMask, int &CmpValue) const {
2118   switch (MI->getOpcode()) {
2119   default: break;
2120   case ARM::CMPri:
2121   case ARM::t2CMPri:
2122     SrcReg = MI->getOperand(0).getReg();
2123     SrcReg2 = 0;
2124     CmpMask = ~0;
2125     CmpValue = MI->getOperand(1).getImm();
2126     return true;
2127   case ARM::CMPrr:
2128   case ARM::t2CMPrr:
2129     SrcReg = MI->getOperand(0).getReg();
2130     SrcReg2 = MI->getOperand(1).getReg();
2131     CmpMask = ~0;
2132     CmpValue = 0;
2133     return true;
2134   case ARM::TSTri:
2135   case ARM::t2TSTri:
2136     SrcReg = MI->getOperand(0).getReg();
2137     SrcReg2 = 0;
2138     CmpMask = MI->getOperand(1).getImm();
2139     CmpValue = 0;
2140     return true;
2141   }
2142
2143   return false;
2144 }
2145
2146 /// isSuitableForMask - Identify a suitable 'and' instruction that
2147 /// operates on the given source register and applies the same mask
2148 /// as a 'tst' instruction. Provide a limited look-through for copies.
2149 /// When successful, MI will hold the found instruction.
2150 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2151                               int CmpMask, bool CommonUse) {
2152   switch (MI->getOpcode()) {
2153     case ARM::ANDri:
2154     case ARM::t2ANDri:
2155       if (CmpMask != MI->getOperand(2).getImm())
2156         return false;
2157       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2158         return true;
2159       break;
2160     case ARM::COPY: {
2161       // Walk down one instruction which is potentially an 'and'.
2162       const MachineInstr &Copy = *MI;
2163       MachineBasicBlock::iterator AND(
2164         llvm::next(MachineBasicBlock::iterator(MI)));
2165       if (AND == MI->getParent()->end()) return false;
2166       MI = AND;
2167       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2168                                CmpMask, true);
2169     }
2170   }
2171
2172   return false;
2173 }
2174
2175 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2176 /// the condition code if we modify the instructions such that flags are
2177 /// set by MI(b,a).
2178 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2179   switch (CC) {
2180   default: return ARMCC::AL;
2181   case ARMCC::EQ: return ARMCC::EQ;
2182   case ARMCC::NE: return ARMCC::NE;
2183   case ARMCC::HS: return ARMCC::LS;
2184   case ARMCC::LO: return ARMCC::HI;
2185   case ARMCC::HI: return ARMCC::LO;
2186   case ARMCC::LS: return ARMCC::HS;
2187   case ARMCC::GE: return ARMCC::LE;
2188   case ARMCC::LT: return ARMCC::GT;
2189   case ARMCC::GT: return ARMCC::LT;
2190   case ARMCC::LE: return ARMCC::GE;
2191   }
2192 }
2193
2194 /// isRedundantFlagInstr - check whether the first instruction, whose only
2195 /// purpose is to update flags, can be made redundant.
2196 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2197 /// CMPri can be made redundant by SUBri if the operands are the same.
2198 /// This function can be extended later on.
2199 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2200                                         unsigned SrcReg2, int ImmValue,
2201                                         MachineInstr *OI) {
2202   if ((CmpI->getOpcode() == ARM::CMPrr ||
2203        CmpI->getOpcode() == ARM::t2CMPrr) &&
2204       (OI->getOpcode() == ARM::SUBrr ||
2205        OI->getOpcode() == ARM::t2SUBrr) &&
2206       ((OI->getOperand(1).getReg() == SrcReg &&
2207         OI->getOperand(2).getReg() == SrcReg2) ||
2208        (OI->getOperand(1).getReg() == SrcReg2 &&
2209         OI->getOperand(2).getReg() == SrcReg)))
2210     return true;
2211
2212   if ((CmpI->getOpcode() == ARM::CMPri ||
2213        CmpI->getOpcode() == ARM::t2CMPri) &&
2214       (OI->getOpcode() == ARM::SUBri ||
2215        OI->getOpcode() == ARM::t2SUBri) &&
2216       OI->getOperand(1).getReg() == SrcReg &&
2217       OI->getOperand(2).getImm() == ImmValue)
2218     return true;
2219   return false;
2220 }
2221
2222 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2223 /// comparison into one that sets the zero bit in the flags register;
2224 /// Remove a redundant Compare instruction if an earlier instruction can set the
2225 /// flags in the same way as Compare.
2226 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2227 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2228 /// condition code of instructions which use the flags.
2229 bool ARMBaseInstrInfo::
2230 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2231                      int CmpMask, int CmpValue,
2232                      const MachineRegisterInfo *MRI) const {
2233   // Get the unique definition of SrcReg.
2234   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2235   if (!MI) return false;
2236
2237   // Masked compares sometimes use the same register as the corresponding 'and'.
2238   if (CmpMask != ~0) {
2239     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2240       MI = 0;
2241       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
2242            UE = MRI->use_end(); UI != UE; ++UI) {
2243         if (UI->getParent() != CmpInstr->getParent()) continue;
2244         MachineInstr *PotentialAND = &*UI;
2245         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2246             isPredicated(PotentialAND))
2247           continue;
2248         MI = PotentialAND;
2249         break;
2250       }
2251       if (!MI) return false;
2252     }
2253   }
2254
2255   // Get ready to iterate backward from CmpInstr.
2256   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2257                               B = CmpInstr->getParent()->begin();
2258
2259   // Early exit if CmpInstr is at the beginning of the BB.
2260   if (I == B) return false;
2261
2262   // There are two possible candidates which can be changed to set CPSR:
2263   // One is MI, the other is a SUB instruction.
2264   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2265   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2266   MachineInstr *Sub = NULL;
2267   if (SrcReg2 != 0)
2268     // MI is not a candidate for CMPrr.
2269     MI = NULL;
2270   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2271     // Conservatively refuse to convert an instruction which isn't in the same
2272     // BB as the comparison.
2273     // For CMPri, we need to check Sub, thus we can't return here.
2274     if (CmpInstr->getOpcode() == ARM::CMPri ||
2275        CmpInstr->getOpcode() == ARM::t2CMPri)
2276       MI = NULL;
2277     else
2278       return false;
2279   }
2280
2281   // Check that CPSR isn't set between the comparison instruction and the one we
2282   // want to change. At the same time, search for Sub.
2283   const TargetRegisterInfo *TRI = &getRegisterInfo();
2284   --I;
2285   for (; I != E; --I) {
2286     const MachineInstr &Instr = *I;
2287
2288     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2289         Instr.readsRegister(ARM::CPSR, TRI))
2290       // This instruction modifies or uses CPSR after the one we want to
2291       // change. We can't do this transformation.
2292       return false;
2293
2294     // Check whether CmpInstr can be made redundant by the current instruction.
2295     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2296       Sub = &*I;
2297       break;
2298     }
2299
2300     if (I == B)
2301       // The 'and' is below the comparison instruction.
2302       return false;
2303   }
2304
2305   // Return false if no candidates exist.
2306   if (!MI && !Sub)
2307     return false;
2308
2309   // The single candidate is called MI.
2310   if (!MI) MI = Sub;
2311
2312   // We can't use a predicated instruction - it doesn't always write the flags.
2313   if (isPredicated(MI))
2314     return false;
2315
2316   switch (MI->getOpcode()) {
2317   default: break;
2318   case ARM::RSBrr:
2319   case ARM::RSBri:
2320   case ARM::RSCrr:
2321   case ARM::RSCri:
2322   case ARM::ADDrr:
2323   case ARM::ADDri:
2324   case ARM::ADCrr:
2325   case ARM::ADCri:
2326   case ARM::SUBrr:
2327   case ARM::SUBri:
2328   case ARM::SBCrr:
2329   case ARM::SBCri:
2330   case ARM::t2RSBri:
2331   case ARM::t2ADDrr:
2332   case ARM::t2ADDri:
2333   case ARM::t2ADCrr:
2334   case ARM::t2ADCri:
2335   case ARM::t2SUBrr:
2336   case ARM::t2SUBri:
2337   case ARM::t2SBCrr:
2338   case ARM::t2SBCri:
2339   case ARM::ANDrr:
2340   case ARM::ANDri:
2341   case ARM::t2ANDrr:
2342   case ARM::t2ANDri:
2343   case ARM::ORRrr:
2344   case ARM::ORRri:
2345   case ARM::t2ORRrr:
2346   case ARM::t2ORRri:
2347   case ARM::EORrr:
2348   case ARM::EORri:
2349   case ARM::t2EORrr:
2350   case ARM::t2EORri: {
2351     // Scan forward for the use of CPSR
2352     // When checking against MI: if it's a conditional code requires
2353     // checking of V bit, then this is not safe to do.
2354     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2355     // If we are done with the basic block, we need to check whether CPSR is
2356     // live-out.
2357     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2358         OperandsToUpdate;
2359     bool isSafe = false;
2360     I = CmpInstr;
2361     E = CmpInstr->getParent()->end();
2362     while (!isSafe && ++I != E) {
2363       const MachineInstr &Instr = *I;
2364       for (unsigned IO = 0, EO = Instr.getNumOperands();
2365            !isSafe && IO != EO; ++IO) {
2366         const MachineOperand &MO = Instr.getOperand(IO);
2367         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2368           isSafe = true;
2369           break;
2370         }
2371         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2372           continue;
2373         if (MO.isDef()) {
2374           isSafe = true;
2375           break;
2376         }
2377         // Condition code is after the operand before CPSR.
2378         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
2379         if (Sub) {
2380           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2381           if (NewCC == ARMCC::AL)
2382             return false;
2383           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2384           // on CMP needs to be updated to be based on SUB.
2385           // Push the condition code operands to OperandsToUpdate.
2386           // If it is safe to remove CmpInstr, the condition code of these
2387           // operands will be modified.
2388           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2389               Sub->getOperand(2).getReg() == SrcReg)
2390             OperandsToUpdate.push_back(std::make_pair(&((*I).getOperand(IO-1)),
2391                                                       NewCC));
2392         }
2393         else
2394           switch (CC) {
2395           default:
2396             // CPSR can be used multiple times, we should continue.
2397             break;
2398           case ARMCC::VS:
2399           case ARMCC::VC:
2400           case ARMCC::GE:
2401           case ARMCC::LT:
2402           case ARMCC::GT:
2403           case ARMCC::LE:
2404             return false;
2405           }
2406       }
2407     }
2408
2409     // If CPSR is not killed nor re-defined, we should check whether it is
2410     // live-out. If it is live-out, do not optimize.
2411     if (!isSafe) {
2412       MachineBasicBlock *MBB = CmpInstr->getParent();
2413       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2414                SE = MBB->succ_end(); SI != SE; ++SI)
2415         if ((*SI)->isLiveIn(ARM::CPSR))
2416           return false;
2417     }
2418
2419     // Toggle the optional operand to CPSR.
2420     MI->getOperand(5).setReg(ARM::CPSR);
2421     MI->getOperand(5).setIsDef(true);
2422     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2423     CmpInstr->eraseFromParent();
2424
2425     // Modify the condition code of operands in OperandsToUpdate.
2426     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2427     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2428     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2429       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2430     return true;
2431   }
2432   }
2433
2434   return false;
2435 }
2436
2437 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2438                                      MachineInstr *DefMI, unsigned Reg,
2439                                      MachineRegisterInfo *MRI) const {
2440   // Fold large immediates into add, sub, or, xor.
2441   unsigned DefOpc = DefMI->getOpcode();
2442   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2443     return false;
2444   if (!DefMI->getOperand(1).isImm())
2445     // Could be t2MOVi32imm <ga:xx>
2446     return false;
2447
2448   if (!MRI->hasOneNonDBGUse(Reg))
2449     return false;
2450
2451   const MCInstrDesc &DefMCID = DefMI->getDesc();
2452   if (DefMCID.hasOptionalDef()) {
2453     unsigned NumOps = DefMCID.getNumOperands();
2454     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2455     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2456       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2457       // to delete DefMI.
2458       return false;
2459   }
2460
2461   const MCInstrDesc &UseMCID = UseMI->getDesc();
2462   if (UseMCID.hasOptionalDef()) {
2463     unsigned NumOps = UseMCID.getNumOperands();
2464     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2465       // If the instruction sets the flag, do not attempt this optimization
2466       // since it may change the semantics of the code.
2467       return false;
2468   }
2469
2470   unsigned UseOpc = UseMI->getOpcode();
2471   unsigned NewUseOpc = 0;
2472   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2473   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2474   bool Commute = false;
2475   switch (UseOpc) {
2476   default: return false;
2477   case ARM::SUBrr:
2478   case ARM::ADDrr:
2479   case ARM::ORRrr:
2480   case ARM::EORrr:
2481   case ARM::t2SUBrr:
2482   case ARM::t2ADDrr:
2483   case ARM::t2ORRrr:
2484   case ARM::t2EORrr: {
2485     Commute = UseMI->getOperand(2).getReg() != Reg;
2486     switch (UseOpc) {
2487     default: break;
2488     case ARM::SUBrr: {
2489       if (Commute)
2490         return false;
2491       ImmVal = -ImmVal;
2492       NewUseOpc = ARM::SUBri;
2493       // Fallthrough
2494     }
2495     case ARM::ADDrr:
2496     case ARM::ORRrr:
2497     case ARM::EORrr: {
2498       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2499         return false;
2500       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2501       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2502       switch (UseOpc) {
2503       default: break;
2504       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2505       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2506       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2507       }
2508       break;
2509     }
2510     case ARM::t2SUBrr: {
2511       if (Commute)
2512         return false;
2513       ImmVal = -ImmVal;
2514       NewUseOpc = ARM::t2SUBri;
2515       // Fallthrough
2516     }
2517     case ARM::t2ADDrr:
2518     case ARM::t2ORRrr:
2519     case ARM::t2EORrr: {
2520       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2521         return false;
2522       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2523       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2524       switch (UseOpc) {
2525       default: break;
2526       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2527       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2528       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2529       }
2530       break;
2531     }
2532     }
2533   }
2534   }
2535
2536   unsigned OpIdx = Commute ? 2 : 1;
2537   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2538   bool isKill = UseMI->getOperand(OpIdx).isKill();
2539   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2540   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2541                                       UseMI, UseMI->getDebugLoc(),
2542                                       get(NewUseOpc), NewReg)
2543                               .addReg(Reg1, getKillRegState(isKill))
2544                               .addImm(SOImmValV1)));
2545   UseMI->setDesc(get(NewUseOpc));
2546   UseMI->getOperand(1).setReg(NewReg);
2547   UseMI->getOperand(1).setIsKill();
2548   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2549   DefMI->eraseFromParent();
2550   return true;
2551 }
2552
2553 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2554                                         const MachineInstr *MI) {
2555   switch (MI->getOpcode()) {
2556   default: {
2557     const MCInstrDesc &Desc = MI->getDesc();
2558     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2559     assert(UOps >= 0 && "bad # UOps");
2560     return UOps;
2561   }
2562
2563   case ARM::LDRrs:
2564   case ARM::LDRBrs:
2565   case ARM::STRrs:
2566   case ARM::STRBrs: {
2567     unsigned ShOpVal = MI->getOperand(3).getImm();
2568     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2569     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2570     if (!isSub &&
2571         (ShImm == 0 ||
2572          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2573           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2574       return 1;
2575     return 2;
2576   }
2577
2578   case ARM::LDRH:
2579   case ARM::STRH: {
2580     if (!MI->getOperand(2).getReg())
2581       return 1;
2582
2583     unsigned ShOpVal = MI->getOperand(3).getImm();
2584     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2585     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2586     if (!isSub &&
2587         (ShImm == 0 ||
2588          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2589           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2590       return 1;
2591     return 2;
2592   }
2593
2594   case ARM::LDRSB:
2595   case ARM::LDRSH:
2596     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2597
2598   case ARM::LDRSB_POST:
2599   case ARM::LDRSH_POST: {
2600     unsigned Rt = MI->getOperand(0).getReg();
2601     unsigned Rm = MI->getOperand(3).getReg();
2602     return (Rt == Rm) ? 4 : 3;
2603   }
2604
2605   case ARM::LDR_PRE_REG:
2606   case ARM::LDRB_PRE_REG: {
2607     unsigned Rt = MI->getOperand(0).getReg();
2608     unsigned Rm = MI->getOperand(3).getReg();
2609     if (Rt == Rm)
2610       return 3;
2611     unsigned ShOpVal = MI->getOperand(4).getImm();
2612     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2613     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2614     if (!isSub &&
2615         (ShImm == 0 ||
2616          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2617           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2618       return 2;
2619     return 3;
2620   }
2621
2622   case ARM::STR_PRE_REG:
2623   case ARM::STRB_PRE_REG: {
2624     unsigned ShOpVal = MI->getOperand(4).getImm();
2625     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2626     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2627     if (!isSub &&
2628         (ShImm == 0 ||
2629          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2630           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2631       return 2;
2632     return 3;
2633   }
2634
2635   case ARM::LDRH_PRE:
2636   case ARM::STRH_PRE: {
2637     unsigned Rt = MI->getOperand(0).getReg();
2638     unsigned Rm = MI->getOperand(3).getReg();
2639     if (!Rm)
2640       return 2;
2641     if (Rt == Rm)
2642       return 3;
2643     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2644       ? 3 : 2;
2645   }
2646
2647   case ARM::LDR_POST_REG:
2648   case ARM::LDRB_POST_REG:
2649   case ARM::LDRH_POST: {
2650     unsigned Rt = MI->getOperand(0).getReg();
2651     unsigned Rm = MI->getOperand(3).getReg();
2652     return (Rt == Rm) ? 3 : 2;
2653   }
2654
2655   case ARM::LDR_PRE_IMM:
2656   case ARM::LDRB_PRE_IMM:
2657   case ARM::LDR_POST_IMM:
2658   case ARM::LDRB_POST_IMM:
2659   case ARM::STRB_POST_IMM:
2660   case ARM::STRB_POST_REG:
2661   case ARM::STRB_PRE_IMM:
2662   case ARM::STRH_POST:
2663   case ARM::STR_POST_IMM:
2664   case ARM::STR_POST_REG:
2665   case ARM::STR_PRE_IMM:
2666     return 2;
2667
2668   case ARM::LDRSB_PRE:
2669   case ARM::LDRSH_PRE: {
2670     unsigned Rm = MI->getOperand(3).getReg();
2671     if (Rm == 0)
2672       return 3;
2673     unsigned Rt = MI->getOperand(0).getReg();
2674     if (Rt == Rm)
2675       return 4;
2676     unsigned ShOpVal = MI->getOperand(4).getImm();
2677     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2678     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2679     if (!isSub &&
2680         (ShImm == 0 ||
2681          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2682           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2683       return 3;
2684     return 4;
2685   }
2686
2687   case ARM::LDRD: {
2688     unsigned Rt = MI->getOperand(0).getReg();
2689     unsigned Rn = MI->getOperand(2).getReg();
2690     unsigned Rm = MI->getOperand(3).getReg();
2691     if (Rm)
2692       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2693     return (Rt == Rn) ? 3 : 2;
2694   }
2695
2696   case ARM::STRD: {
2697     unsigned Rm = MI->getOperand(3).getReg();
2698     if (Rm)
2699       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2700     return 2;
2701   }
2702
2703   case ARM::LDRD_POST:
2704   case ARM::t2LDRD_POST:
2705     return 3;
2706
2707   case ARM::STRD_POST:
2708   case ARM::t2STRD_POST:
2709     return 4;
2710
2711   case ARM::LDRD_PRE: {
2712     unsigned Rt = MI->getOperand(0).getReg();
2713     unsigned Rn = MI->getOperand(3).getReg();
2714     unsigned Rm = MI->getOperand(4).getReg();
2715     if (Rm)
2716       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2717     return (Rt == Rn) ? 4 : 3;
2718   }
2719
2720   case ARM::t2LDRD_PRE: {
2721     unsigned Rt = MI->getOperand(0).getReg();
2722     unsigned Rn = MI->getOperand(3).getReg();
2723     return (Rt == Rn) ? 4 : 3;
2724   }
2725
2726   case ARM::STRD_PRE: {
2727     unsigned Rm = MI->getOperand(4).getReg();
2728     if (Rm)
2729       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2730     return 3;
2731   }
2732
2733   case ARM::t2STRD_PRE:
2734     return 3;
2735
2736   case ARM::t2LDR_POST:
2737   case ARM::t2LDRB_POST:
2738   case ARM::t2LDRB_PRE:
2739   case ARM::t2LDRSBi12:
2740   case ARM::t2LDRSBi8:
2741   case ARM::t2LDRSBpci:
2742   case ARM::t2LDRSBs:
2743   case ARM::t2LDRH_POST:
2744   case ARM::t2LDRH_PRE:
2745   case ARM::t2LDRSBT:
2746   case ARM::t2LDRSB_POST:
2747   case ARM::t2LDRSB_PRE:
2748   case ARM::t2LDRSH_POST:
2749   case ARM::t2LDRSH_PRE:
2750   case ARM::t2LDRSHi12:
2751   case ARM::t2LDRSHi8:
2752   case ARM::t2LDRSHpci:
2753   case ARM::t2LDRSHs:
2754     return 2;
2755
2756   case ARM::t2LDRDi8: {
2757     unsigned Rt = MI->getOperand(0).getReg();
2758     unsigned Rn = MI->getOperand(2).getReg();
2759     return (Rt == Rn) ? 3 : 2;
2760   }
2761
2762   case ARM::t2STRB_POST:
2763   case ARM::t2STRB_PRE:
2764   case ARM::t2STRBs:
2765   case ARM::t2STRDi8:
2766   case ARM::t2STRH_POST:
2767   case ARM::t2STRH_PRE:
2768   case ARM::t2STRHs:
2769   case ARM::t2STR_POST:
2770   case ARM::t2STR_PRE:
2771   case ARM::t2STRs:
2772     return 2;
2773   }
2774 }
2775
2776 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2777 // can't be easily determined return 0 (missing MachineMemOperand).
2778 //
2779 // FIXME: The current MachineInstr design does not support relying on machine
2780 // mem operands to determine the width of a memory access. Instead, we expect
2781 // the target to provide this information based on the instruction opcode and
2782 // operands. However, using MachineMemOperand is a the best solution now for
2783 // two reasons:
2784 //
2785 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2786 // operands. This is much more dangerous than using the MachineMemOperand
2787 // sizes because CodeGen passes can insert/remove optional machine operands. In
2788 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2789 // postRA passes as well.
2790 //
2791 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2792 // machine model that calls this should handle the unknown (zero size) case.
2793 //
2794 // Long term, we should require a target hook that verifies MachineMemOperand
2795 // sizes during MC lowering. That target hook should be local to MC lowering
2796 // because we can't ensure that it is aware of other MI forms. Doing this will
2797 // ensure that MachineMemOperands are correctly propagated through all passes.
2798 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2799   unsigned Size = 0;
2800   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2801          E = MI->memoperands_end(); I != E; ++I) {
2802     Size += (*I)->getSize();
2803   }
2804   return Size / 4;
2805 }
2806
2807 unsigned
2808 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2809                                  const MachineInstr *MI) const {
2810   if (!ItinData || ItinData->isEmpty())
2811     return 1;
2812
2813   const MCInstrDesc &Desc = MI->getDesc();
2814   unsigned Class = Desc.getSchedClass();
2815   int ItinUOps = ItinData->getNumMicroOps(Class);
2816   if (ItinUOps >= 0) {
2817     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2818       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2819
2820     return ItinUOps;
2821   }
2822
2823   unsigned Opc = MI->getOpcode();
2824   switch (Opc) {
2825   default:
2826     llvm_unreachable("Unexpected multi-uops instruction!");
2827   case ARM::VLDMQIA:
2828   case ARM::VSTMQIA:
2829     return 2;
2830
2831   // The number of uOps for load / store multiple are determined by the number
2832   // registers.
2833   //
2834   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2835   // same cycle. The scheduling for the first load / store must be done
2836   // separately by assuming the address is not 64-bit aligned.
2837   //
2838   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2839   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2840   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2841   case ARM::VLDMDIA:
2842   case ARM::VLDMDIA_UPD:
2843   case ARM::VLDMDDB_UPD:
2844   case ARM::VLDMSIA:
2845   case ARM::VLDMSIA_UPD:
2846   case ARM::VLDMSDB_UPD:
2847   case ARM::VSTMDIA:
2848   case ARM::VSTMDIA_UPD:
2849   case ARM::VSTMDDB_UPD:
2850   case ARM::VSTMSIA:
2851   case ARM::VSTMSIA_UPD:
2852   case ARM::VSTMSDB_UPD: {
2853     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2854     return (NumRegs / 2) + (NumRegs % 2) + 1;
2855   }
2856
2857   case ARM::LDMIA_RET:
2858   case ARM::LDMIA:
2859   case ARM::LDMDA:
2860   case ARM::LDMDB:
2861   case ARM::LDMIB:
2862   case ARM::LDMIA_UPD:
2863   case ARM::LDMDA_UPD:
2864   case ARM::LDMDB_UPD:
2865   case ARM::LDMIB_UPD:
2866   case ARM::STMIA:
2867   case ARM::STMDA:
2868   case ARM::STMDB:
2869   case ARM::STMIB:
2870   case ARM::STMIA_UPD:
2871   case ARM::STMDA_UPD:
2872   case ARM::STMDB_UPD:
2873   case ARM::STMIB_UPD:
2874   case ARM::tLDMIA:
2875   case ARM::tLDMIA_UPD:
2876   case ARM::tSTMIA_UPD:
2877   case ARM::tPOP_RET:
2878   case ARM::tPOP:
2879   case ARM::tPUSH:
2880   case ARM::t2LDMIA_RET:
2881   case ARM::t2LDMIA:
2882   case ARM::t2LDMDB:
2883   case ARM::t2LDMIA_UPD:
2884   case ARM::t2LDMDB_UPD:
2885   case ARM::t2STMIA:
2886   case ARM::t2STMDB:
2887   case ARM::t2STMIA_UPD:
2888   case ARM::t2STMDB_UPD: {
2889     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2890     if (Subtarget.isSwift()) {
2891       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2892       switch (Opc) {
2893       default: break;
2894       case ARM::VLDMDIA_UPD:
2895       case ARM::VLDMDDB_UPD:
2896       case ARM::VLDMSIA_UPD:
2897       case ARM::VLDMSDB_UPD:
2898       case ARM::VSTMDIA_UPD:
2899       case ARM::VSTMDDB_UPD:
2900       case ARM::VSTMSIA_UPD:
2901       case ARM::VSTMSDB_UPD:
2902       case ARM::LDMIA_UPD:
2903       case ARM::LDMDA_UPD:
2904       case ARM::LDMDB_UPD:
2905       case ARM::LDMIB_UPD:
2906       case ARM::STMIA_UPD:
2907       case ARM::STMDA_UPD:
2908       case ARM::STMDB_UPD:
2909       case ARM::STMIB_UPD:
2910       case ARM::tLDMIA_UPD:
2911       case ARM::tSTMIA_UPD:
2912       case ARM::t2LDMIA_UPD:
2913       case ARM::t2LDMDB_UPD:
2914       case ARM::t2STMIA_UPD:
2915       case ARM::t2STMDB_UPD:
2916         ++UOps; // One for base register writeback.
2917         break;
2918       case ARM::LDMIA_RET:
2919       case ARM::tPOP_RET:
2920       case ARM::t2LDMIA_RET:
2921         UOps += 2; // One for base reg wb, one for write to pc.
2922         break;
2923       }
2924       return UOps;
2925     } else if (Subtarget.isCortexA8()) {
2926       if (NumRegs < 4)
2927         return 2;
2928       // 4 registers would be issued: 2, 2.
2929       // 5 registers would be issued: 2, 2, 1.
2930       int A8UOps = (NumRegs / 2);
2931       if (NumRegs % 2)
2932         ++A8UOps;
2933       return A8UOps;
2934     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2935       int A9UOps = (NumRegs / 2);
2936       // If there are odd number of registers or if it's not 64-bit aligned,
2937       // then it takes an extra AGU (Address Generation Unit) cycle.
2938       if ((NumRegs % 2) ||
2939           !MI->hasOneMemOperand() ||
2940           (*MI->memoperands_begin())->getAlignment() < 8)
2941         ++A9UOps;
2942       return A9UOps;
2943     } else {
2944       // Assume the worst.
2945       return NumRegs;
2946     }
2947   }
2948   }
2949 }
2950
2951 int
2952 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2953                                   const MCInstrDesc &DefMCID,
2954                                   unsigned DefClass,
2955                                   unsigned DefIdx, unsigned DefAlign) const {
2956   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2957   if (RegNo <= 0)
2958     // Def is the address writeback.
2959     return ItinData->getOperandCycle(DefClass, DefIdx);
2960
2961   int DefCycle;
2962   if (Subtarget.isCortexA8()) {
2963     // (regno / 2) + (regno % 2) + 1
2964     DefCycle = RegNo / 2 + 1;
2965     if (RegNo % 2)
2966       ++DefCycle;
2967   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2968     DefCycle = RegNo;
2969     bool isSLoad = false;
2970
2971     switch (DefMCID.getOpcode()) {
2972     default: break;
2973     case ARM::VLDMSIA:
2974     case ARM::VLDMSIA_UPD:
2975     case ARM::VLDMSDB_UPD:
2976       isSLoad = true;
2977       break;
2978     }
2979
2980     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2981     // then it takes an extra cycle.
2982     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2983       ++DefCycle;
2984   } else {
2985     // Assume the worst.
2986     DefCycle = RegNo + 2;
2987   }
2988
2989   return DefCycle;
2990 }
2991
2992 int
2993 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2994                                  const MCInstrDesc &DefMCID,
2995                                  unsigned DefClass,
2996                                  unsigned DefIdx, unsigned DefAlign) const {
2997   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2998   if (RegNo <= 0)
2999     // Def is the address writeback.
3000     return ItinData->getOperandCycle(DefClass, DefIdx);
3001
3002   int DefCycle;
3003   if (Subtarget.isCortexA8()) {
3004     // 4 registers would be issued: 1, 2, 1.
3005     // 5 registers would be issued: 1, 2, 2.
3006     DefCycle = RegNo / 2;
3007     if (DefCycle < 1)
3008       DefCycle = 1;
3009     // Result latency is issue cycle + 2: E2.
3010     DefCycle += 2;
3011   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3012     DefCycle = (RegNo / 2);
3013     // If there are odd number of registers or if it's not 64-bit aligned,
3014     // then it takes an extra AGU (Address Generation Unit) cycle.
3015     if ((RegNo % 2) || DefAlign < 8)
3016       ++DefCycle;
3017     // Result latency is AGU cycles + 2.
3018     DefCycle += 2;
3019   } else {
3020     // Assume the worst.
3021     DefCycle = RegNo + 2;
3022   }
3023
3024   return DefCycle;
3025 }
3026
3027 int
3028 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
3029                                   const MCInstrDesc &UseMCID,
3030                                   unsigned UseClass,
3031                                   unsigned UseIdx, unsigned UseAlign) const {
3032   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3033   if (RegNo <= 0)
3034     return ItinData->getOperandCycle(UseClass, UseIdx);
3035
3036   int UseCycle;
3037   if (Subtarget.isCortexA8()) {
3038     // (regno / 2) + (regno % 2) + 1
3039     UseCycle = RegNo / 2 + 1;
3040     if (RegNo % 2)
3041       ++UseCycle;
3042   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3043     UseCycle = RegNo;
3044     bool isSStore = false;
3045
3046     switch (UseMCID.getOpcode()) {
3047     default: break;
3048     case ARM::VSTMSIA:
3049     case ARM::VSTMSIA_UPD:
3050     case ARM::VSTMSDB_UPD:
3051       isSStore = true;
3052       break;
3053     }
3054
3055     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3056     // then it takes an extra cycle.
3057     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
3058       ++UseCycle;
3059   } else {
3060     // Assume the worst.
3061     UseCycle = RegNo + 2;
3062   }
3063
3064   return UseCycle;
3065 }
3066
3067 int
3068 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
3069                                  const MCInstrDesc &UseMCID,
3070                                  unsigned UseClass,
3071                                  unsigned UseIdx, unsigned UseAlign) const {
3072   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3073   if (RegNo <= 0)
3074     return ItinData->getOperandCycle(UseClass, UseIdx);
3075
3076   int UseCycle;
3077   if (Subtarget.isCortexA8()) {
3078     UseCycle = RegNo / 2;
3079     if (UseCycle < 2)
3080       UseCycle = 2;
3081     // Read in E3.
3082     UseCycle += 2;
3083   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3084     UseCycle = (RegNo / 2);
3085     // If there are odd number of registers or if it's not 64-bit aligned,
3086     // then it takes an extra AGU (Address Generation Unit) cycle.
3087     if ((RegNo % 2) || UseAlign < 8)
3088       ++UseCycle;
3089   } else {
3090     // Assume the worst.
3091     UseCycle = 1;
3092   }
3093   return UseCycle;
3094 }
3095
3096 int
3097 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3098                                     const MCInstrDesc &DefMCID,
3099                                     unsigned DefIdx, unsigned DefAlign,
3100                                     const MCInstrDesc &UseMCID,
3101                                     unsigned UseIdx, unsigned UseAlign) const {
3102   unsigned DefClass = DefMCID.getSchedClass();
3103   unsigned UseClass = UseMCID.getSchedClass();
3104
3105   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
3106     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
3107
3108   // This may be a def / use of a variable_ops instruction, the operand
3109   // latency might be determinable dynamically. Let the target try to
3110   // figure it out.
3111   int DefCycle = -1;
3112   bool LdmBypass = false;
3113   switch (DefMCID.getOpcode()) {
3114   default:
3115     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3116     break;
3117
3118   case ARM::VLDMDIA:
3119   case ARM::VLDMDIA_UPD:
3120   case ARM::VLDMDDB_UPD:
3121   case ARM::VLDMSIA:
3122   case ARM::VLDMSIA_UPD:
3123   case ARM::VLDMSDB_UPD:
3124     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3125     break;
3126
3127   case ARM::LDMIA_RET:
3128   case ARM::LDMIA:
3129   case ARM::LDMDA:
3130   case ARM::LDMDB:
3131   case ARM::LDMIB:
3132   case ARM::LDMIA_UPD:
3133   case ARM::LDMDA_UPD:
3134   case ARM::LDMDB_UPD:
3135   case ARM::LDMIB_UPD:
3136   case ARM::tLDMIA:
3137   case ARM::tLDMIA_UPD:
3138   case ARM::tPUSH:
3139   case ARM::t2LDMIA_RET:
3140   case ARM::t2LDMIA:
3141   case ARM::t2LDMDB:
3142   case ARM::t2LDMIA_UPD:
3143   case ARM::t2LDMDB_UPD:
3144     LdmBypass = 1;
3145     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3146     break;
3147   }
3148
3149   if (DefCycle == -1)
3150     // We can't seem to determine the result latency of the def, assume it's 2.
3151     DefCycle = 2;
3152
3153   int UseCycle = -1;
3154   switch (UseMCID.getOpcode()) {
3155   default:
3156     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3157     break;
3158
3159   case ARM::VSTMDIA:
3160   case ARM::VSTMDIA_UPD:
3161   case ARM::VSTMDDB_UPD:
3162   case ARM::VSTMSIA:
3163   case ARM::VSTMSIA_UPD:
3164   case ARM::VSTMSDB_UPD:
3165     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3166     break;
3167
3168   case ARM::STMIA:
3169   case ARM::STMDA:
3170   case ARM::STMDB:
3171   case ARM::STMIB:
3172   case ARM::STMIA_UPD:
3173   case ARM::STMDA_UPD:
3174   case ARM::STMDB_UPD:
3175   case ARM::STMIB_UPD:
3176   case ARM::tSTMIA_UPD:
3177   case ARM::tPOP_RET:
3178   case ARM::tPOP:
3179   case ARM::t2STMIA:
3180   case ARM::t2STMDB:
3181   case ARM::t2STMIA_UPD:
3182   case ARM::t2STMDB_UPD:
3183     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3184     break;
3185   }
3186
3187   if (UseCycle == -1)
3188     // Assume it's read in the first stage.
3189     UseCycle = 1;
3190
3191   UseCycle = DefCycle - UseCycle + 1;
3192   if (UseCycle > 0) {
3193     if (LdmBypass) {
3194       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3195       // first def operand.
3196       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3197                                           UseClass, UseIdx))
3198         --UseCycle;
3199     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3200                                                UseClass, UseIdx)) {
3201       --UseCycle;
3202     }
3203   }
3204
3205   return UseCycle;
3206 }
3207
3208 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3209                                            const MachineInstr *MI, unsigned Reg,
3210                                            unsigned &DefIdx, unsigned &Dist) {
3211   Dist = 0;
3212
3213   MachineBasicBlock::const_iterator I = MI; ++I;
3214   MachineBasicBlock::const_instr_iterator II =
3215     llvm::prior(I.getInstrIterator());
3216   assert(II->isInsideBundle() && "Empty bundle?");
3217
3218   int Idx = -1;
3219   while (II->isInsideBundle()) {
3220     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3221     if (Idx != -1)
3222       break;
3223     --II;
3224     ++Dist;
3225   }
3226
3227   assert(Idx != -1 && "Cannot find bundled definition!");
3228   DefIdx = Idx;
3229   return II;
3230 }
3231
3232 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3233                                            const MachineInstr *MI, unsigned Reg,
3234                                            unsigned &UseIdx, unsigned &Dist) {
3235   Dist = 0;
3236
3237   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3238   assert(II->isInsideBundle() && "Empty bundle?");
3239   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3240
3241   // FIXME: This doesn't properly handle multiple uses.
3242   int Idx = -1;
3243   while (II != E && II->isInsideBundle()) {
3244     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3245     if (Idx != -1)
3246       break;
3247     if (II->getOpcode() != ARM::t2IT)
3248       ++Dist;
3249     ++II;
3250   }
3251
3252   if (Idx == -1) {
3253     Dist = 0;
3254     return 0;
3255   }
3256
3257   UseIdx = Idx;
3258   return II;
3259 }
3260
3261 /// Return the number of cycles to add to (or subtract from) the static
3262 /// itinerary based on the def opcode and alignment. The caller will ensure that
3263 /// adjusted latency is at least one cycle.
3264 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3265                             const MachineInstr *DefMI,
3266                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3267   int Adjust = 0;
3268   if (Subtarget.isCortexA8() || Subtarget.isLikeA9()) {
3269     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3270     // variants are one cycle cheaper.
3271     switch (DefMCID->getOpcode()) {
3272     default: break;
3273     case ARM::LDRrs:
3274     case ARM::LDRBrs: {
3275       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3276       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3277       if (ShImm == 0 ||
3278           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3279         --Adjust;
3280       break;
3281     }
3282     case ARM::t2LDRs:
3283     case ARM::t2LDRBs:
3284     case ARM::t2LDRHs:
3285     case ARM::t2LDRSHs: {
3286       // Thumb2 mode: lsl only.
3287       unsigned ShAmt = DefMI->getOperand(3).getImm();
3288       if (ShAmt == 0 || ShAmt == 2)
3289         --Adjust;
3290       break;
3291     }
3292     }
3293   } else if (Subtarget.isSwift()) {
3294     // FIXME: Properly handle all of the latency adjustments for address
3295     // writeback.
3296     switch (DefMCID->getOpcode()) {
3297     default: break;
3298     case ARM::LDRrs:
3299     case ARM::LDRBrs: {
3300       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3301       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3302       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3303       if (!isSub &&
3304           (ShImm == 0 ||
3305            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3306             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3307         Adjust -= 2;
3308       else if (!isSub &&
3309                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3310         --Adjust;
3311       break;
3312     }
3313     case ARM::t2LDRs:
3314     case ARM::t2LDRBs:
3315     case ARM::t2LDRHs:
3316     case ARM::t2LDRSHs: {
3317       // Thumb2 mode: lsl only.
3318       unsigned ShAmt = DefMI->getOperand(3).getImm();
3319       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3320         Adjust -= 2;
3321       break;
3322     }
3323     }
3324   }
3325
3326   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3327     switch (DefMCID->getOpcode()) {
3328     default: break;
3329     case ARM::VLD1q8:
3330     case ARM::VLD1q16:
3331     case ARM::VLD1q32:
3332     case ARM::VLD1q64:
3333     case ARM::VLD1q8wb_fixed:
3334     case ARM::VLD1q16wb_fixed:
3335     case ARM::VLD1q32wb_fixed:
3336     case ARM::VLD1q64wb_fixed:
3337     case ARM::VLD1q8wb_register:
3338     case ARM::VLD1q16wb_register:
3339     case ARM::VLD1q32wb_register:
3340     case ARM::VLD1q64wb_register:
3341     case ARM::VLD2d8:
3342     case ARM::VLD2d16:
3343     case ARM::VLD2d32:
3344     case ARM::VLD2q8:
3345     case ARM::VLD2q16:
3346     case ARM::VLD2q32:
3347     case ARM::VLD2d8wb_fixed:
3348     case ARM::VLD2d16wb_fixed:
3349     case ARM::VLD2d32wb_fixed:
3350     case ARM::VLD2q8wb_fixed:
3351     case ARM::VLD2q16wb_fixed:
3352     case ARM::VLD2q32wb_fixed:
3353     case ARM::VLD2d8wb_register:
3354     case ARM::VLD2d16wb_register:
3355     case ARM::VLD2d32wb_register:
3356     case ARM::VLD2q8wb_register:
3357     case ARM::VLD2q16wb_register:
3358     case ARM::VLD2q32wb_register:
3359     case ARM::VLD3d8:
3360     case ARM::VLD3d16:
3361     case ARM::VLD3d32:
3362     case ARM::VLD1d64T:
3363     case ARM::VLD3d8_UPD:
3364     case ARM::VLD3d16_UPD:
3365     case ARM::VLD3d32_UPD:
3366     case ARM::VLD1d64Twb_fixed:
3367     case ARM::VLD1d64Twb_register:
3368     case ARM::VLD3q8_UPD:
3369     case ARM::VLD3q16_UPD:
3370     case ARM::VLD3q32_UPD:
3371     case ARM::VLD4d8:
3372     case ARM::VLD4d16:
3373     case ARM::VLD4d32:
3374     case ARM::VLD1d64Q:
3375     case ARM::VLD4d8_UPD:
3376     case ARM::VLD4d16_UPD:
3377     case ARM::VLD4d32_UPD:
3378     case ARM::VLD1d64Qwb_fixed:
3379     case ARM::VLD1d64Qwb_register:
3380     case ARM::VLD4q8_UPD:
3381     case ARM::VLD4q16_UPD:
3382     case ARM::VLD4q32_UPD:
3383     case ARM::VLD1DUPq8:
3384     case ARM::VLD1DUPq16:
3385     case ARM::VLD1DUPq32:
3386     case ARM::VLD1DUPq8wb_fixed:
3387     case ARM::VLD1DUPq16wb_fixed:
3388     case ARM::VLD1DUPq32wb_fixed:
3389     case ARM::VLD1DUPq8wb_register:
3390     case ARM::VLD1DUPq16wb_register:
3391     case ARM::VLD1DUPq32wb_register:
3392     case ARM::VLD2DUPd8:
3393     case ARM::VLD2DUPd16:
3394     case ARM::VLD2DUPd32:
3395     case ARM::VLD2DUPd8wb_fixed:
3396     case ARM::VLD2DUPd16wb_fixed:
3397     case ARM::VLD2DUPd32wb_fixed:
3398     case ARM::VLD2DUPd8wb_register:
3399     case ARM::VLD2DUPd16wb_register:
3400     case ARM::VLD2DUPd32wb_register:
3401     case ARM::VLD4DUPd8:
3402     case ARM::VLD4DUPd16:
3403     case ARM::VLD4DUPd32:
3404     case ARM::VLD4DUPd8_UPD:
3405     case ARM::VLD4DUPd16_UPD:
3406     case ARM::VLD4DUPd32_UPD:
3407     case ARM::VLD1LNd8:
3408     case ARM::VLD1LNd16:
3409     case ARM::VLD1LNd32:
3410     case ARM::VLD1LNd8_UPD:
3411     case ARM::VLD1LNd16_UPD:
3412     case ARM::VLD1LNd32_UPD:
3413     case ARM::VLD2LNd8:
3414     case ARM::VLD2LNd16:
3415     case ARM::VLD2LNd32:
3416     case ARM::VLD2LNq16:
3417     case ARM::VLD2LNq32:
3418     case ARM::VLD2LNd8_UPD:
3419     case ARM::VLD2LNd16_UPD:
3420     case ARM::VLD2LNd32_UPD:
3421     case ARM::VLD2LNq16_UPD:
3422     case ARM::VLD2LNq32_UPD:
3423     case ARM::VLD4LNd8:
3424     case ARM::VLD4LNd16:
3425     case ARM::VLD4LNd32:
3426     case ARM::VLD4LNq16:
3427     case ARM::VLD4LNq32:
3428     case ARM::VLD4LNd8_UPD:
3429     case ARM::VLD4LNd16_UPD:
3430     case ARM::VLD4LNd32_UPD:
3431     case ARM::VLD4LNq16_UPD:
3432     case ARM::VLD4LNq32_UPD:
3433       // If the address is not 64-bit aligned, the latencies of these
3434       // instructions increases by one.
3435       ++Adjust;
3436       break;
3437     }
3438   }
3439   return Adjust;
3440 }
3441
3442
3443
3444 int
3445 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3446                                     const MachineInstr *DefMI, unsigned DefIdx,
3447                                     const MachineInstr *UseMI,
3448                                     unsigned UseIdx) const {
3449   // No operand latency. The caller may fall back to getInstrLatency.
3450   if (!ItinData || ItinData->isEmpty())
3451     return -1;
3452
3453   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3454   unsigned Reg = DefMO.getReg();
3455   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3456   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3457
3458   unsigned DefAdj = 0;
3459   if (DefMI->isBundle()) {
3460     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3461     DefMCID = &DefMI->getDesc();
3462   }
3463   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3464       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3465     return 1;
3466   }
3467
3468   unsigned UseAdj = 0;
3469   if (UseMI->isBundle()) {
3470     unsigned NewUseIdx;
3471     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3472                                                    Reg, NewUseIdx, UseAdj);
3473     if (!NewUseMI)
3474       return -1;
3475
3476     UseMI = NewUseMI;
3477     UseIdx = NewUseIdx;
3478     UseMCID = &UseMI->getDesc();
3479   }
3480
3481   if (Reg == ARM::CPSR) {
3482     if (DefMI->getOpcode() == ARM::FMSTAT) {
3483       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3484       return Subtarget.isLikeA9() ? 1 : 20;
3485     }
3486
3487     // CPSR set and branch can be paired in the same cycle.
3488     if (UseMI->isBranch())
3489       return 0;
3490
3491     // Otherwise it takes the instruction latency (generally one).
3492     unsigned Latency = getInstrLatency(ItinData, DefMI);
3493
3494     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3495     // its uses. Instructions which are otherwise scheduled between them may
3496     // incur a code size penalty (not able to use the CPSR setting 16-bit
3497     // instructions).
3498     if (Latency > 0 && Subtarget.isThumb2()) {
3499       const MachineFunction *MF = DefMI->getParent()->getParent();
3500       if (MF->getFunction()->getAttributes().
3501             hasAttribute(AttributeSet::FunctionIndex,
3502                          Attribute::OptimizeForSize))
3503         --Latency;
3504     }
3505     return Latency;
3506   }
3507
3508   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3509     return -1;
3510
3511   unsigned DefAlign = DefMI->hasOneMemOperand()
3512     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3513   unsigned UseAlign = UseMI->hasOneMemOperand()
3514     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3515
3516   // Get the itinerary's latency if possible, and handle variable_ops.
3517   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3518                                   *UseMCID, UseIdx, UseAlign);
3519   // Unable to find operand latency. The caller may resort to getInstrLatency.
3520   if (Latency < 0)
3521     return Latency;
3522
3523   // Adjust for IT block position.
3524   int Adj = DefAdj + UseAdj;
3525
3526   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3527   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3528   if (Adj >= 0 || (int)Latency > -Adj) {
3529     return Latency + Adj;
3530   }
3531   // Return the itinerary latency, which may be zero but not less than zero.
3532   return Latency;
3533 }
3534
3535 int
3536 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3537                                     SDNode *DefNode, unsigned DefIdx,
3538                                     SDNode *UseNode, unsigned UseIdx) const {
3539   if (!DefNode->isMachineOpcode())
3540     return 1;
3541
3542   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3543
3544   if (isZeroCost(DefMCID.Opcode))
3545     return 0;
3546
3547   if (!ItinData || ItinData->isEmpty())
3548     return DefMCID.mayLoad() ? 3 : 1;
3549
3550   if (!UseNode->isMachineOpcode()) {
3551     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3552     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3553       return Latency <= 2 ? 1 : Latency - 1;
3554     else
3555       return Latency <= 3 ? 1 : Latency - 2;
3556   }
3557
3558   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3559   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3560   unsigned DefAlign = !DefMN->memoperands_empty()
3561     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3562   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3563   unsigned UseAlign = !UseMN->memoperands_empty()
3564     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3565   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3566                                   UseMCID, UseIdx, UseAlign);
3567
3568   if (Latency > 1 &&
3569       (Subtarget.isCortexA8() || Subtarget.isLikeA9())) {
3570     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3571     // variants are one cycle cheaper.
3572     switch (DefMCID.getOpcode()) {
3573     default: break;
3574     case ARM::LDRrs:
3575     case ARM::LDRBrs: {
3576       unsigned ShOpVal =
3577         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3578       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3579       if (ShImm == 0 ||
3580           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3581         --Latency;
3582       break;
3583     }
3584     case ARM::t2LDRs:
3585     case ARM::t2LDRBs:
3586     case ARM::t2LDRHs:
3587     case ARM::t2LDRSHs: {
3588       // Thumb2 mode: lsl only.
3589       unsigned ShAmt =
3590         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3591       if (ShAmt == 0 || ShAmt == 2)
3592         --Latency;
3593       break;
3594     }
3595     }
3596   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3597     // FIXME: Properly handle all of the latency adjustments for address
3598     // writeback.
3599     switch (DefMCID.getOpcode()) {
3600     default: break;
3601     case ARM::LDRrs:
3602     case ARM::LDRBrs: {
3603       unsigned ShOpVal =
3604         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3605       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3606       if (ShImm == 0 ||
3607           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3608            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3609         Latency -= 2;
3610       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3611         --Latency;
3612       break;
3613     }
3614     case ARM::t2LDRs:
3615     case ARM::t2LDRBs:
3616     case ARM::t2LDRHs:
3617     case ARM::t2LDRSHs: {
3618       // Thumb2 mode: lsl 0-3 only.
3619       Latency -= 2;
3620       break;
3621     }
3622     }
3623   }
3624
3625   if (DefAlign < 8 && Subtarget.isLikeA9())
3626     switch (DefMCID.getOpcode()) {
3627     default: break;
3628     case ARM::VLD1q8:
3629     case ARM::VLD1q16:
3630     case ARM::VLD1q32:
3631     case ARM::VLD1q64:
3632     case ARM::VLD1q8wb_register:
3633     case ARM::VLD1q16wb_register:
3634     case ARM::VLD1q32wb_register:
3635     case ARM::VLD1q64wb_register:
3636     case ARM::VLD1q8wb_fixed:
3637     case ARM::VLD1q16wb_fixed:
3638     case ARM::VLD1q32wb_fixed:
3639     case ARM::VLD1q64wb_fixed:
3640     case ARM::VLD2d8:
3641     case ARM::VLD2d16:
3642     case ARM::VLD2d32:
3643     case ARM::VLD2q8Pseudo:
3644     case ARM::VLD2q16Pseudo:
3645     case ARM::VLD2q32Pseudo:
3646     case ARM::VLD2d8wb_fixed:
3647     case ARM::VLD2d16wb_fixed:
3648     case ARM::VLD2d32wb_fixed:
3649     case ARM::VLD2q8PseudoWB_fixed:
3650     case ARM::VLD2q16PseudoWB_fixed:
3651     case ARM::VLD2q32PseudoWB_fixed:
3652     case ARM::VLD2d8wb_register:
3653     case ARM::VLD2d16wb_register:
3654     case ARM::VLD2d32wb_register:
3655     case ARM::VLD2q8PseudoWB_register:
3656     case ARM::VLD2q16PseudoWB_register:
3657     case ARM::VLD2q32PseudoWB_register:
3658     case ARM::VLD3d8Pseudo:
3659     case ARM::VLD3d16Pseudo:
3660     case ARM::VLD3d32Pseudo:
3661     case ARM::VLD1d64TPseudo:
3662     case ARM::VLD3d8Pseudo_UPD:
3663     case ARM::VLD3d16Pseudo_UPD:
3664     case ARM::VLD3d32Pseudo_UPD:
3665     case ARM::VLD3q8Pseudo_UPD:
3666     case ARM::VLD3q16Pseudo_UPD:
3667     case ARM::VLD3q32Pseudo_UPD:
3668     case ARM::VLD3q8oddPseudo:
3669     case ARM::VLD3q16oddPseudo:
3670     case ARM::VLD3q32oddPseudo:
3671     case ARM::VLD3q8oddPseudo_UPD:
3672     case ARM::VLD3q16oddPseudo_UPD:
3673     case ARM::VLD3q32oddPseudo_UPD:
3674     case ARM::VLD4d8Pseudo:
3675     case ARM::VLD4d16Pseudo:
3676     case ARM::VLD4d32Pseudo:
3677     case ARM::VLD1d64QPseudo:
3678     case ARM::VLD4d8Pseudo_UPD:
3679     case ARM::VLD4d16Pseudo_UPD:
3680     case ARM::VLD4d32Pseudo_UPD:
3681     case ARM::VLD4q8Pseudo_UPD:
3682     case ARM::VLD4q16Pseudo_UPD:
3683     case ARM::VLD4q32Pseudo_UPD:
3684     case ARM::VLD4q8oddPseudo:
3685     case ARM::VLD4q16oddPseudo:
3686     case ARM::VLD4q32oddPseudo:
3687     case ARM::VLD4q8oddPseudo_UPD:
3688     case ARM::VLD4q16oddPseudo_UPD:
3689     case ARM::VLD4q32oddPseudo_UPD:
3690     case ARM::VLD1DUPq8:
3691     case ARM::VLD1DUPq16:
3692     case ARM::VLD1DUPq32:
3693     case ARM::VLD1DUPq8wb_fixed:
3694     case ARM::VLD1DUPq16wb_fixed:
3695     case ARM::VLD1DUPq32wb_fixed:
3696     case ARM::VLD1DUPq8wb_register:
3697     case ARM::VLD1DUPq16wb_register:
3698     case ARM::VLD1DUPq32wb_register:
3699     case ARM::VLD2DUPd8:
3700     case ARM::VLD2DUPd16:
3701     case ARM::VLD2DUPd32:
3702     case ARM::VLD2DUPd8wb_fixed:
3703     case ARM::VLD2DUPd16wb_fixed:
3704     case ARM::VLD2DUPd32wb_fixed:
3705     case ARM::VLD2DUPd8wb_register:
3706     case ARM::VLD2DUPd16wb_register:
3707     case ARM::VLD2DUPd32wb_register:
3708     case ARM::VLD4DUPd8Pseudo:
3709     case ARM::VLD4DUPd16Pseudo:
3710     case ARM::VLD4DUPd32Pseudo:
3711     case ARM::VLD4DUPd8Pseudo_UPD:
3712     case ARM::VLD4DUPd16Pseudo_UPD:
3713     case ARM::VLD4DUPd32Pseudo_UPD:
3714     case ARM::VLD1LNq8Pseudo:
3715     case ARM::VLD1LNq16Pseudo:
3716     case ARM::VLD1LNq32Pseudo:
3717     case ARM::VLD1LNq8Pseudo_UPD:
3718     case ARM::VLD1LNq16Pseudo_UPD:
3719     case ARM::VLD1LNq32Pseudo_UPD:
3720     case ARM::VLD2LNd8Pseudo:
3721     case ARM::VLD2LNd16Pseudo:
3722     case ARM::VLD2LNd32Pseudo:
3723     case ARM::VLD2LNq16Pseudo:
3724     case ARM::VLD2LNq32Pseudo:
3725     case ARM::VLD2LNd8Pseudo_UPD:
3726     case ARM::VLD2LNd16Pseudo_UPD:
3727     case ARM::VLD2LNd32Pseudo_UPD:
3728     case ARM::VLD2LNq16Pseudo_UPD:
3729     case ARM::VLD2LNq32Pseudo_UPD:
3730     case ARM::VLD4LNd8Pseudo:
3731     case ARM::VLD4LNd16Pseudo:
3732     case ARM::VLD4LNd32Pseudo:
3733     case ARM::VLD4LNq16Pseudo:
3734     case ARM::VLD4LNq32Pseudo:
3735     case ARM::VLD4LNd8Pseudo_UPD:
3736     case ARM::VLD4LNd16Pseudo_UPD:
3737     case ARM::VLD4LNd32Pseudo_UPD:
3738     case ARM::VLD4LNq16Pseudo_UPD:
3739     case ARM::VLD4LNq32Pseudo_UPD:
3740       // If the address is not 64-bit aligned, the latencies of these
3741       // instructions increases by one.
3742       ++Latency;
3743       break;
3744     }
3745
3746   return Latency;
3747 }
3748
3749 unsigned ARMBaseInstrInfo::getPredicationCost(const MachineInstr *MI) const {
3750    if (MI->isCopyLike() || MI->isInsertSubreg() ||
3751       MI->isRegSequence() || MI->isImplicitDef())
3752     return 0;
3753
3754   if (MI->isBundle())
3755     return 0;
3756
3757   const MCInstrDesc &MCID = MI->getDesc();
3758
3759   if (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)) {
3760     // When predicated, CPSR is an additional source operand for CPSR updating
3761     // instructions, this apparently increases their latencies.
3762     return 1;
3763   }
3764   return 0;
3765 }
3766
3767 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3768                                            const MachineInstr *MI,
3769                                            unsigned *PredCost) const {
3770   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3771       MI->isRegSequence() || MI->isImplicitDef())
3772     return 1;
3773
3774   // An instruction scheduler typically runs on unbundled instructions, however
3775   // other passes may query the latency of a bundled instruction.
3776   if (MI->isBundle()) {
3777     unsigned Latency = 0;
3778     MachineBasicBlock::const_instr_iterator I = MI;
3779     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3780     while (++I != E && I->isInsideBundle()) {
3781       if (I->getOpcode() != ARM::t2IT)
3782         Latency += getInstrLatency(ItinData, I, PredCost);
3783     }
3784     return Latency;
3785   }
3786
3787   const MCInstrDesc &MCID = MI->getDesc();
3788   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3789     // When predicated, CPSR is an additional source operand for CPSR updating
3790     // instructions, this apparently increases their latencies.
3791     *PredCost = 1;
3792   }
3793   // Be sure to call getStageLatency for an empty itinerary in case it has a
3794   // valid MinLatency property.
3795   if (!ItinData)
3796     return MI->mayLoad() ? 3 : 1;
3797
3798   unsigned Class = MCID.getSchedClass();
3799
3800   // For instructions with variable uops, use uops as latency.
3801   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3802     return getNumMicroOps(ItinData, MI);
3803
3804   // For the common case, fall back on the itinerary's latency.
3805   unsigned Latency = ItinData->getStageLatency(Class);
3806
3807   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3808   unsigned DefAlign = MI->hasOneMemOperand()
3809     ? (*MI->memoperands_begin())->getAlignment() : 0;
3810   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3811   if (Adj >= 0 || (int)Latency > -Adj) {
3812     return Latency + Adj;
3813   }
3814   return Latency;
3815 }
3816
3817 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3818                                       SDNode *Node) const {
3819   if (!Node->isMachineOpcode())
3820     return 1;
3821
3822   if (!ItinData || ItinData->isEmpty())
3823     return 1;
3824
3825   unsigned Opcode = Node->getMachineOpcode();
3826   switch (Opcode) {
3827   default:
3828     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3829   case ARM::VLDMQIA:
3830   case ARM::VSTMQIA:
3831     return 2;
3832   }
3833 }
3834
3835 bool ARMBaseInstrInfo::
3836 hasHighOperandLatency(const InstrItineraryData *ItinData,
3837                       const MachineRegisterInfo *MRI,
3838                       const MachineInstr *DefMI, unsigned DefIdx,
3839                       const MachineInstr *UseMI, unsigned UseIdx) const {
3840   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3841   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3842   if (Subtarget.isCortexA8() &&
3843       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3844     // CortexA8 VFP instructions are not pipelined.
3845     return true;
3846
3847   // Hoist VFP / NEON instructions with 4 or higher latency.
3848   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
3849   if (Latency < 0)
3850     Latency = getInstrLatency(ItinData, DefMI);
3851   if (Latency <= 3)
3852     return false;
3853   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3854          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3855 }
3856
3857 bool ARMBaseInstrInfo::
3858 hasLowDefLatency(const InstrItineraryData *ItinData,
3859                  const MachineInstr *DefMI, unsigned DefIdx) const {
3860   if (!ItinData || ItinData->isEmpty())
3861     return false;
3862
3863   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3864   if (DDomain == ARMII::DomainGeneral) {
3865     unsigned DefClass = DefMI->getDesc().getSchedClass();
3866     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3867     return (DefCycle != -1 && DefCycle <= 2);
3868   }
3869   return false;
3870 }
3871
3872 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3873                                          StringRef &ErrInfo) const {
3874   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3875     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3876     return false;
3877   }
3878   return true;
3879 }
3880
3881 bool
3882 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3883                                      unsigned &AddSubOpc,
3884                                      bool &NegAcc, bool &HasLane) const {
3885   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3886   if (I == MLxEntryMap.end())
3887     return false;
3888
3889   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3890   MulOpc = Entry.MulOpc;
3891   AddSubOpc = Entry.AddSubOpc;
3892   NegAcc = Entry.NegAcc;
3893   HasLane = Entry.HasLane;
3894   return true;
3895 }
3896
3897 //===----------------------------------------------------------------------===//
3898 // Execution domains.
3899 //===----------------------------------------------------------------------===//
3900 //
3901 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3902 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3903 // but they can be changed to vorr equivalents that are executed by the NEON
3904 // pipeline.
3905 //
3906 // We use the following execution domain numbering:
3907 //
3908 enum ARMExeDomain {
3909   ExeGeneric = 0,
3910   ExeVFP = 1,
3911   ExeNEON = 2
3912 };
3913 //
3914 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3915 //
3916 std::pair<uint16_t, uint16_t>
3917 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3918   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3919   // if they are not predicated.
3920   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3921     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3922
3923   // CortexA9 is particularly picky about mixing the two and wants these
3924   // converted.
3925   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
3926       (MI->getOpcode() == ARM::VMOVRS ||
3927        MI->getOpcode() == ARM::VMOVSR ||
3928        MI->getOpcode() == ARM::VMOVS))
3929     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3930
3931   // No other instructions can be swizzled, so just determine their domain.
3932   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3933
3934   if (Domain & ARMII::DomainNEON)
3935     return std::make_pair(ExeNEON, 0);
3936
3937   // Certain instructions can go either way on Cortex-A8.
3938   // Treat them as NEON instructions.
3939   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3940     return std::make_pair(ExeNEON, 0);
3941
3942   if (Domain & ARMII::DomainVFP)
3943     return std::make_pair(ExeVFP, 0);
3944
3945   return std::make_pair(ExeGeneric, 0);
3946 }
3947
3948 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
3949                                             unsigned SReg, unsigned &Lane) {
3950   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
3951   Lane = 0;
3952
3953   if (DReg != ARM::NoRegister)
3954    return DReg;
3955
3956   Lane = 1;
3957   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
3958
3959   assert(DReg && "S-register with no D super-register?");
3960   return DReg;
3961 }
3962
3963 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
3964 /// set ImplicitSReg to a register number that must be marked as implicit-use or
3965 /// zero if no register needs to be defined as implicit-use.
3966 ///
3967 /// If the function cannot determine if an SPR should be marked implicit use or
3968 /// not, it returns false.
3969 ///
3970 /// This function handles cases where an instruction is being modified from taking
3971 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
3972 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
3973 /// lane of the DPR).
3974 ///
3975 /// If the other SPR is defined, an implicit-use of it should be added. Else,
3976 /// (including the case where the DPR itself is defined), it should not.
3977 ///
3978 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
3979                                        MachineInstr *MI,
3980                                        unsigned DReg, unsigned Lane,
3981                                        unsigned &ImplicitSReg) {
3982   // If the DPR is defined or used already, the other SPR lane will be chained
3983   // correctly, so there is nothing to be done.
3984   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
3985     ImplicitSReg = 0;
3986     return true;
3987   }
3988
3989   // Otherwise we need to go searching to see if the SPR is set explicitly.
3990   ImplicitSReg = TRI->getSubReg(DReg,
3991                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
3992   MachineBasicBlock::LivenessQueryResult LQR =
3993     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
3994
3995   if (LQR == MachineBasicBlock::LQR_Live)
3996     return true;
3997   else if (LQR == MachineBasicBlock::LQR_Unknown)
3998     return false;
3999
4000   // If the register is known not to be live, there is no need to add an
4001   // implicit-use.
4002   ImplicitSReg = 0;
4003   return true;
4004 }
4005
4006 void
4007 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
4008   unsigned DstReg, SrcReg, DReg;
4009   unsigned Lane;
4010   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4011   const TargetRegisterInfo *TRI = &getRegisterInfo();
4012   switch (MI->getOpcode()) {
4013     default:
4014       llvm_unreachable("cannot handle opcode!");
4015       break;
4016     case ARM::VMOVD:
4017       if (Domain != ExeNEON)
4018         break;
4019
4020       // Zap the predicate operands.
4021       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
4022
4023       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
4024       DstReg = MI->getOperand(0).getReg();
4025       SrcReg = MI->getOperand(1).getReg();
4026
4027       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4028         MI->RemoveOperand(i-1);
4029
4030       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
4031       MI->setDesc(get(ARM::VORRd));
4032       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4033                         .addReg(SrcReg)
4034                         .addReg(SrcReg));
4035       break;
4036     case ARM::VMOVRS:
4037       if (Domain != ExeNEON)
4038         break;
4039       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
4040
4041       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
4042       DstReg = MI->getOperand(0).getReg();
4043       SrcReg = MI->getOperand(1).getReg();
4044
4045       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4046         MI->RemoveOperand(i-1);
4047
4048       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
4049
4050       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
4051       // Note that DSrc has been widened and the other lane may be undef, which
4052       // contaminates the entire register.
4053       MI->setDesc(get(ARM::VGETLNi32));
4054       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4055                         .addReg(DReg, RegState::Undef)
4056                         .addImm(Lane));
4057
4058       // The old source should be an implicit use, otherwise we might think it
4059       // was dead before here.
4060       MIB.addReg(SrcReg, RegState::Implicit);
4061       break;
4062     case ARM::VMOVSR: {
4063       if (Domain != ExeNEON)
4064         break;
4065       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
4066
4067       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
4068       DstReg = MI->getOperand(0).getReg();
4069       SrcReg = MI->getOperand(1).getReg();
4070
4071       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
4072
4073       unsigned ImplicitSReg;
4074       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
4075         break;
4076
4077       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4078         MI->RemoveOperand(i-1);
4079
4080       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
4081       // Again DDst may be undefined at the beginning of this instruction.
4082       MI->setDesc(get(ARM::VSETLNi32));
4083       MIB.addReg(DReg, RegState::Define)
4084          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
4085          .addReg(SrcReg)
4086          .addImm(Lane);
4087       AddDefaultPred(MIB);
4088
4089       // The narrower destination must be marked as set to keep previous chains
4090       // in place.
4091       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4092       if (ImplicitSReg != 0)
4093         MIB.addReg(ImplicitSReg, RegState::Implicit);
4094       break;
4095     }
4096     case ARM::VMOVS: {
4097       if (Domain != ExeNEON)
4098         break;
4099
4100       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
4101       DstReg = MI->getOperand(0).getReg();
4102       SrcReg = MI->getOperand(1).getReg();
4103
4104       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
4105       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
4106       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
4107
4108       unsigned ImplicitSReg;
4109       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
4110         break;
4111
4112       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4113         MI->RemoveOperand(i-1);
4114
4115       if (DSrc == DDst) {
4116         // Destination can be:
4117         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
4118         MI->setDesc(get(ARM::VDUPLN32d));
4119         MIB.addReg(DDst, RegState::Define)
4120            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
4121            .addImm(SrcLane);
4122         AddDefaultPred(MIB);
4123
4124         // Neither the source or the destination are naturally represented any
4125         // more, so add them in manually.
4126         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
4127         MIB.addReg(SrcReg, RegState::Implicit);
4128         if (ImplicitSReg != 0)
4129           MIB.addReg(ImplicitSReg, RegState::Implicit);
4130         break;
4131       }
4132
4133       // In general there's no single instruction that can perform an S <-> S
4134       // move in NEON space, but a pair of VEXT instructions *can* do the
4135       // job. It turns out that the VEXTs needed will only use DSrc once, with
4136       // the position based purely on the combination of lane-0 and lane-1
4137       // involved. For example
4138       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
4139       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
4140       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
4141       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
4142       //
4143       // Pattern of the MachineInstrs is:
4144       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
4145       MachineInstrBuilder NewMIB;
4146       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4147                        get(ARM::VEXTd32), DDst);
4148
4149       // On the first instruction, both DSrc and DDst may be <undef> if present.
4150       // Specifically when the original instruction didn't have them as an
4151       // <imp-use>.
4152       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
4153       bool CurUndef = !MI->readsRegister(CurReg, TRI);
4154       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4155
4156       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
4157       CurUndef = !MI->readsRegister(CurReg, TRI);
4158       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4159
4160       NewMIB.addImm(1);
4161       AddDefaultPred(NewMIB);
4162
4163       if (SrcLane == DstLane)
4164         NewMIB.addReg(SrcReg, RegState::Implicit);
4165
4166       MI->setDesc(get(ARM::VEXTd32));
4167       MIB.addReg(DDst, RegState::Define);
4168
4169       // On the second instruction, DDst has definitely been defined above, so
4170       // it is not <undef>. DSrc, if present, can be <undef> as above.
4171       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4172       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4173       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4174
4175       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4176       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4177       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4178
4179       MIB.addImm(1);
4180       AddDefaultPred(MIB);
4181
4182       if (SrcLane != DstLane)
4183         MIB.addReg(SrcReg, RegState::Implicit);
4184
4185       // As before, the original destination is no longer represented, add it
4186       // implicitly.
4187       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4188       if (ImplicitSReg != 0)
4189         MIB.addReg(ImplicitSReg, RegState::Implicit);
4190       break;
4191     }
4192   }
4193
4194 }
4195
4196 //===----------------------------------------------------------------------===//
4197 // Partial register updates
4198 //===----------------------------------------------------------------------===//
4199 //
4200 // Swift renames NEON registers with 64-bit granularity.  That means any
4201 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4202 // problem is mostly avoided by translating f32 operations to v2f32 operations
4203 // on D-registers, but f32 loads are still a problem.
4204 //
4205 // These instructions can load an f32 into a NEON register:
4206 //
4207 // VLDRS - Only writes S, partial D update.
4208 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4209 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4210 //
4211 // FCONSTD can be used as a dependency-breaking instruction.
4212 unsigned ARMBaseInstrInfo::
4213 getPartialRegUpdateClearance(const MachineInstr *MI,
4214                              unsigned OpNum,
4215                              const TargetRegisterInfo *TRI) const {
4216   if (!SwiftPartialUpdateClearance ||
4217       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4218     return 0;
4219
4220   assert(TRI && "Need TRI instance");
4221
4222   const MachineOperand &MO = MI->getOperand(OpNum);
4223   if (MO.readsReg())
4224     return 0;
4225   unsigned Reg = MO.getReg();
4226   int UseOp = -1;
4227
4228   switch(MI->getOpcode()) {
4229     // Normal instructions writing only an S-register.
4230   case ARM::VLDRS:
4231   case ARM::FCONSTS:
4232   case ARM::VMOVSR:
4233   case ARM::VMOVv8i8:
4234   case ARM::VMOVv4i16:
4235   case ARM::VMOVv2i32:
4236   case ARM::VMOVv2f32:
4237   case ARM::VMOVv1i64:
4238     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4239     break;
4240
4241     // Explicitly reads the dependency.
4242   case ARM::VLD1LNd32:
4243     UseOp = 3;
4244     break;
4245   default:
4246     return 0;
4247   }
4248
4249   // If this instruction actually reads a value from Reg, there is no unwanted
4250   // dependency.
4251   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4252     return 0;
4253
4254   // We must be able to clobber the whole D-reg.
4255   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4256     // Virtual register must be a foo:ssub_0<def,undef> operand.
4257     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4258       return 0;
4259   } else if (ARM::SPRRegClass.contains(Reg)) {
4260     // Physical register: MI must define the full D-reg.
4261     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4262                                              &ARM::DPRRegClass);
4263     if (!DReg || !MI->definesRegister(DReg, TRI))
4264       return 0;
4265   }
4266
4267   // MI has an unwanted D-register dependency.
4268   // Avoid defs in the previous N instructrions.
4269   return SwiftPartialUpdateClearance;
4270 }
4271
4272 // Break a partial register dependency after getPartialRegUpdateClearance
4273 // returned non-zero.
4274 void ARMBaseInstrInfo::
4275 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4276                           unsigned OpNum,
4277                           const TargetRegisterInfo *TRI) const {
4278   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4279   assert(TRI && "Need TRI instance");
4280
4281   const MachineOperand &MO = MI->getOperand(OpNum);
4282   unsigned Reg = MO.getReg();
4283   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4284          "Can't break virtual register dependencies.");
4285   unsigned DReg = Reg;
4286
4287   // If MI defines an S-reg, find the corresponding D super-register.
4288   if (ARM::SPRRegClass.contains(Reg)) {
4289     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4290     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4291   }
4292
4293   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4294   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4295
4296   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4297   // the full D-register by loading the same value to both lanes.  The
4298   // instruction is micro-coded with 2 uops, so don't do this until we can
4299   // properly schedule micro-coded instructions.  The dispatcher stalls cause
4300   // too big regressions.
4301
4302   // Insert the dependency-breaking FCONSTD before MI.
4303   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4304   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4305                          get(ARM::FCONSTD), DReg).addImm(96));
4306   MI->addRegisterKilled(DReg, TRI, true);
4307 }
4308
4309 bool ARMBaseInstrInfo::hasNOP() const {
4310   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4311 }
4312
4313 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4314   if (MI->getNumOperands() < 4)
4315     return true;
4316   unsigned ShOpVal = MI->getOperand(3).getImm();
4317   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4318   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4319   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4320       ((ShImm == 1 || ShImm == 2) &&
4321        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4322     return true;
4323
4324   return false;
4325 }