lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFeatures.h"
  19 #include "ARMHazardRecognizer.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "MCTargetDesc/ARMAddressingModes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/LiveVariables.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAGNodes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GlobalValue.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/BranchProbability.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39
  40 #define GET_INSTRINFO_CTOR
  41 #include "ARMGenInstrInfo.inc"
  42
  43 using namespace llvm;
  44
  45 static cl::opt<bool>
  46 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  47                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  48
  49 static cl::opt<bool>
  50 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  51            cl::desc("Widen ARM vmovs to vmovd when possible"));
  52
  53 static cl::opt<unsigned>
  54 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  55      cl::Hidden, cl::init(12),
  56      cl::desc("Clearance before partial register updates"));
  57
  58 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  59 struct ARM_MLxEntry {
  60   uint16_t MLxOpc;     // MLA / MLS opcode
  61   uint16_t MulOpc;     // Expanded multiplication opcode
  62   uint16_t AddSubOpc;  // Expanded add / sub opcode
  63   bool NegAcc;         // True if the acc is negated before the add / sub.
  64   bool HasLane;        // True if instruction has an extra "lane" operand.
  65 };
  66
  67 static const ARM_MLxEntry ARM_MLxTable[] = {
  68   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  69   // fp scalar ops
  70   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  71   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  72   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  73   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  74   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  75   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  76   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  77   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  78
  79   // fp SIMD ops
  80   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  81   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  82   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  83   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  84   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  85   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  86   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  87   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  88 };
  89
  90 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  91   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  92     Subtarget(STI) {
  93   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  94     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  95       assert(false && "Duplicated entries?");
  96     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  97     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  98   }
  99 }
 100
 101 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 102 // currently defaults to no prepass hazard recognizer.
 103 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 104 CreateTargetHazardRecognizer(const TargetMachine *TM,
 105                              const ScheduleDAG *DAG) const {
 106   if (usePreRAHazardRecognizer()) {
 107     const InstrItineraryData *II = TM->getInstrItineraryData();
 108     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 109   }
 110   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 111 }
 112
 113 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 114 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 115                                    const ScheduleDAG *DAG) const {
 116   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 117     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 118   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 119 }
 120
 121 MachineInstr *
 122 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 123                                         MachineBasicBlock::iterator &MBBI,
 124                                         LiveVariables *LV) const {
 125   // FIXME: Thumb2 support.
 126
 127   if (!EnableARM3Addr)
 128     return NULL;
 129
 130   MachineInstr *MI = MBBI;
 131   MachineFunction &MF = *MI->getParent()->getParent();
 132   uint64_t TSFlags = MI->getDesc().TSFlags;
 133   bool isPre = false;
 134   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 135   default: return NULL;
 136   case ARMII::IndexModePre:
 137     isPre = true;
 138     break;
 139   case ARMII::IndexModePost:
 140     break;
 141   }
 142
 143   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 144   // operation.
 145   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 146   if (MemOpc == 0)
 147     return NULL;
 148
 149   MachineInstr *UpdateMI = NULL;
 150   MachineInstr *MemMI = NULL;
 151   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 152   const MCInstrDesc &MCID = MI->getDesc();
 153   unsigned NumOps = MCID.getNumOperands();
 154   bool isLoad = !MI->mayStore();
 155   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 156   const MachineOperand &Base = MI->getOperand(2);
 157   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 158   unsigned WBReg = WB.getReg();
 159   unsigned BaseReg = Base.getReg();
 160   unsigned OffReg = Offset.getReg();
 161   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 162   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 163   switch (AddrMode) {
 164   default: llvm_unreachable("Unknown indexed op!");
 165   case ARMII::AddrMode2: {
 166     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 167     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 168     if (OffReg == 0) {
 169       if (ARM_AM::getSOImmVal(Amt) == -1)
 170         // Can't encode it in a so_imm operand. This transformation will
 171         // add more than 1 instruction. Abandon!
 172         return NULL;
 173       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 174                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 175         .addReg(BaseReg).addImm(Amt)
 176         .addImm(Pred).addReg(0).addReg(0);
 177     } else if (Amt != 0) {
 178       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 179       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 182         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     } else
 185       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 186                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 187         .addReg(BaseReg).addReg(OffReg)
 188         .addImm(Pred).addReg(0).addReg(0);
 189     break;
 190   }
 191   case ARMII::AddrMode3 : {
 192     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 193     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 194     if (OffReg == 0)
 195       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 198         .addReg(BaseReg).addImm(Amt)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     else
 201       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 202                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 203         .addReg(BaseReg).addReg(OffReg)
 204         .addImm(Pred).addReg(0).addReg(0);
 205     break;
 206   }
 207   }
 208
 209   std::vector<MachineInstr*> NewMIs;
 210   if (isPre) {
 211     if (isLoad)
 212       MemMI = BuildMI(MF, MI->getDebugLoc(),
 213                       get(MemOpc), MI->getOperand(0).getReg())
 214         .addReg(WBReg).addImm(0).addImm(Pred);
 215     else
 216       MemMI = BuildMI(MF, MI->getDebugLoc(),
 217                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 218         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 219     NewMIs.push_back(MemMI);
 220     NewMIs.push_back(UpdateMI);
 221   } else {
 222     if (isLoad)
 223       MemMI = BuildMI(MF, MI->getDebugLoc(),
 224                       get(MemOpc), MI->getOperand(0).getReg())
 225         .addReg(BaseReg).addImm(0).addImm(Pred);
 226     else
 227       MemMI = BuildMI(MF, MI->getDebugLoc(),
 228                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 229         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 230     if (WB.isDead())
 231       UpdateMI->getOperand(0).setIsDead();
 232     NewMIs.push_back(UpdateMI);
 233     NewMIs.push_back(MemMI);
 234   }
 235
 236   // Transfer LiveVariables states, kill / dead info.
 237   if (LV) {
 238     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 239       MachineOperand &MO = MI->getOperand(i);
 240       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 241         unsigned Reg = MO.getReg();
 242
 243         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 244         if (MO.isDef()) {
 245           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 246           if (MO.isDead())
 247             LV->addVirtualRegisterDead(Reg, NewMI);
 248         }
 249         if (MO.isUse() && MO.isKill()) {
 250           for (unsigned j = 0; j < 2; ++j) {
 251             // Look at the two new MI's in reverse order.
 252             MachineInstr *NewMI = NewMIs[j];
 253             if (!NewMI->readsRegister(Reg))
 254               continue;
 255             LV->addVirtualRegisterKilled(Reg, NewMI);
 256             if (VI.removeKill(MI))
 257               VI.Kills.push_back(NewMI);
 258             break;
 259           }
 260         }
 261       }
 262     }
 263   }
 264
 265   MFI->insert(MBBI, NewMIs[1]);
 266   MFI->insert(MBBI, NewMIs[0]);
 267   return NewMIs[0];
 268 }
 269
 270 // Branch analysis.
 271 bool
 272 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 273                                 MachineBasicBlock *&FBB,
 274                                 SmallVectorImpl<MachineOperand> &Cond,
 275                                 bool AllowModify) const {
 276   TBB = 0;
 277   FBB = 0;
 278
 279   MachineBasicBlock::iterator I = MBB.end();
 280   if (I == MBB.begin())
 281     return false; // Empty blocks are easy.
 282   --I;
 283
 284   // Walk backwards from the end of the basic block until the branch is
 285   // analyzed or we give up.
 286   while (isPredicated(I) || I->isTerminator()) {
 287
 288     // Flag to be raised on unanalyzeable instructions. This is useful in cases
 289     // where we want to clean up on the end of the basic block before we bail
 290     // out.
 291     bool CantAnalyze = false;
 292
 293     // Skip over DEBUG values and predicated nonterminators.
 294     while (I->isDebugValue() || !I->isTerminator()) {
 295       if (I == MBB.begin())
 296         return false;
 297       --I;
 298     }
 299
 300     if (isIndirectBranchOpcode(I->getOpcode()) ||
 301         isJumpTableBranchOpcode(I->getOpcode())) {
 302       // Indirect branches and jump tables can't be analyzed, but we still want
 303       // to clean up any instructions at the tail of the basic block.
 304       CantAnalyze = true;
 305     } else if (isUncondBranchOpcode(I->getOpcode())) {
 306       TBB = I->getOperand(0).getMBB();
 307     } else if (isCondBranchOpcode(I->getOpcode())) {
 308       // Bail out if we encounter multiple conditional branches.
 309       if (!Cond.empty())
 310         return true;
 311
 312       assert(!FBB && "FBB should have been null.");
 313       FBB = TBB;
 314       TBB = I->getOperand(0).getMBB();
 315       Cond.push_back(I->getOperand(1));
 316       Cond.push_back(I->getOperand(2));
 317     } else if (I->isReturn()) {
 318       // Returns can't be analyzed, but we should run cleanup.
 319       CantAnalyze = !isPredicated(I);
 320     } else {
 321       // We encountered other unrecognized terminator. Bail out immediately.
 322       return true;
 323     }
 324
 325     // Cleanup code - to be run for unpredicated unconditional branches and
 326     //                returns.
 327     if (!isPredicated(I) &&
 328           (isUncondBranchOpcode(I->getOpcode()) ||
 329            isIndirectBranchOpcode(I->getOpcode()) ||
 330            isJumpTableBranchOpcode(I->getOpcode()) ||
 331            I->isReturn())) {
 332       // Forget any previous condition branch information - it no longer applies.
 333       Cond.clear();
 334       FBB = 0;
 335
 336       // If we can modify the function, delete everything below this
 337       // unconditional branch.
 338       if (AllowModify) {
 339         MachineBasicBlock::iterator DI = llvm::next(I);
 340         while (DI != MBB.end()) {
 341           MachineInstr *InstToDelete = DI;
 342           ++DI;
 343           InstToDelete->eraseFromParent();
 344         }
 345       }
 346     }
 347
 348     if (CantAnalyze)
 349       return true;
 350
 351     if (I == MBB.begin())
 352       return false;
 353
 354     --I;
 355   }
 356
 357   // We made it past the terminators without bailing out - we must have
 358   // analyzed this branch successfully.
 359   return false;
 360 }
 361
 362
 363 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 364   MachineBasicBlock::iterator I = MBB.end();
 365   if (I == MBB.begin()) return 0;
 366   --I;
 367   while (I->isDebugValue()) {
 368     if (I == MBB.begin())
 369       return 0;
 370     --I;
 371   }
 372   if (!isUncondBranchOpcode(I->getOpcode()) &&
 373       !isCondBranchOpcode(I->getOpcode()))
 374     return 0;
 375
 376   // Remove the branch.
 377   I->eraseFromParent();
 378
 379   I = MBB.end();
 380
 381   if (I == MBB.begin()) return 1;
 382   --I;
 383   if (!isCondBranchOpcode(I->getOpcode()))
 384     return 1;
 385
 386   // Remove the branch.
 387   I->eraseFromParent();
 388   return 2;
 389 }
 390
 391 unsigned
 392 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 393                                MachineBasicBlock *FBB,
 394                                const SmallVectorImpl<MachineOperand> &Cond,
 395                                DebugLoc DL) const {
 396   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 397   int BOpc   = !AFI->isThumbFunction()
 398     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 399   int BccOpc = !AFI->isThumbFunction()
 400     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 401   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 402
 403   // Shouldn't be a fall through.
 404   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 405   assert((Cond.size() == 2 || Cond.size() == 0) &&
 406          "ARM branch conditions have two components!");
 407
 408   if (FBB == 0) {
 409     if (Cond.empty()) { // Unconditional branch?
 410       if (isThumb)
 411         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 412       else
 413         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 414     } else
 415       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 416         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 417     return 1;
 418   }
 419
 420   // Two-way conditional branch.
 421   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 422     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 423   if (isThumb)
 424     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 425   else
 426     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 427   return 2;
 428 }
 429
 430 bool ARMBaseInstrInfo::
 431 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 432   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 433   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 434   return false;
 435 }
 436
 437 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 438   if (MI->isBundle()) {
 439     MachineBasicBlock::const_instr_iterator I = MI;
 440     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 441     while (++I != E && I->isInsideBundle()) {
 442       int PIdx = I->findFirstPredOperandIdx();
 443       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 444         return true;
 445     }
 446     return false;
 447   }
 448
 449   int PIdx = MI->findFirstPredOperandIdx();
 450   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 451 }
 452
 453 bool ARMBaseInstrInfo::
 454 PredicateInstruction(MachineInstr *MI,
 455                      const SmallVectorImpl<MachineOperand> &Pred) const {
 456   unsigned Opc = MI->getOpcode();
 457   if (isUncondBranchOpcode(Opc)) {
 458     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 459     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 460       .addImm(Pred[0].getImm())
 461       .addReg(Pred[1].getReg());
 462     return true;
 463   }
 464
 465   int PIdx = MI->findFirstPredOperandIdx();
 466   if (PIdx != -1) {
 467     MachineOperand &PMO = MI->getOperand(PIdx);
 468     PMO.setImm(Pred[0].getImm());
 469     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 470     return true;
 471   }
 472   return false;
 473 }
 474
 475 bool ARMBaseInstrInfo::
 476 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 477                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 478   if (Pred1.size() > 2 || Pred2.size() > 2)
 479     return false;
 480
 481   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 482   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 483   if (CC1 == CC2)
 484     return true;
 485
 486   switch (CC1) {
 487   default:
 488     return false;
 489   case ARMCC::AL:
 490     return true;
 491   case ARMCC::HS:
 492     return CC2 == ARMCC::HI;
 493   case ARMCC::LS:
 494     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 495   case ARMCC::GE:
 496     return CC2 == ARMCC::GT;
 497   case ARMCC::LE:
 498     return CC2 == ARMCC::LT;
 499   }
 500 }
 501
 502 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 503                                     std::vector<MachineOperand> &Pred) const {
 504   bool Found = false;
 505   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 506     const MachineOperand &MO = MI->getOperand(i);
 507     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 508         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 509       Pred.push_back(MO);
 510       Found = true;
 511     }
 512   }
 513
 514   return Found;
 515 }
 516
 517 /// isPredicable - Return true if the specified instruction can be predicated.
 518 /// By default, this returns true for every instruction with a
 519 /// PredicateOperand.
 520 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 521   if (!MI->isPredicable())
 522     return false;
 523
 524   ARMFunctionInfo *AFI =
 525     MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 526
 527   if (AFI->isThumb2Function()) {
 528     if (getSubtarget().hasV8Ops())
 529       return isV8EligibleForIT(MI);
 530   } else { // non-Thumb
 531     if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON)
 532       return false;
 533   }
 534
 535   return true;
 536 }
 537
 538 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 539 LLVM_ATTRIBUTE_NOINLINE
 540 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 541                                 unsigned JTI);
 542 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 543                                 unsigned JTI) {
 544   assert(JTI < JT.size());
 545   return JT[JTI].MBBs.size();
 546 }
 547
 548 /// GetInstSize - Return the size of the specified MachineInstr.
 549 ///
 550 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 551   const MachineBasicBlock &MBB = *MI->getParent();
 552   const MachineFunction *MF = MBB.getParent();
 553   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 554
 555   const MCInstrDesc &MCID = MI->getDesc();
 556   if (MCID.getSize())
 557     return MCID.getSize();
 558
 559   // If this machine instr is an inline asm, measure it.
 560   if (MI->getOpcode() == ARM::INLINEASM)
 561     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 562   if (MI->isLabel())
 563     return 0;
 564   unsigned Opc = MI->getOpcode();
 565   switch (Opc) {
 566   case TargetOpcode::IMPLICIT_DEF:
 567   case TargetOpcode::KILL:
 568   case TargetOpcode::PROLOG_LABEL:
 569   case TargetOpcode::EH_LABEL:
 570   case TargetOpcode::DBG_VALUE:
 571     return 0;
 572   case TargetOpcode::BUNDLE:
 573     return getInstBundleLength(MI);
 574   case ARM::MOVi16_ga_pcrel:
 575   case ARM::MOVTi16_ga_pcrel:
 576   case ARM::t2MOVi16_ga_pcrel:
 577   case ARM::t2MOVTi16_ga_pcrel:
 578     return 4;
 579   case ARM::MOVi32imm:
 580   case ARM::t2MOVi32imm:
 581     return 8;
 582   case ARM::CONSTPOOL_ENTRY:
 583     // If this machine instr is a constant pool entry, its size is recorded as
 584     // operand #2.
 585     return MI->getOperand(2).getImm();
 586   case ARM::Int_eh_sjlj_longjmp:
 587     return 16;
 588   case ARM::tInt_eh_sjlj_longjmp:
 589     return 10;
 590   case ARM::Int_eh_sjlj_setjmp:
 591   case ARM::Int_eh_sjlj_setjmp_nofp:
 592     return 20;
 593   case ARM::tInt_eh_sjlj_setjmp:
 594   case ARM::t2Int_eh_sjlj_setjmp:
 595   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 596     return 12;
 597   case ARM::BR_JTr:
 598   case ARM::BR_JTm:
 599   case ARM::BR_JTadd:
 600   case ARM::tBR_JTr:
 601   case ARM::t2BR_JT:
 602   case ARM::t2TBB_JT:
 603   case ARM::t2TBH_JT: {
 604     // These are jumptable branches, i.e. a branch followed by an inlined
 605     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 606     // entry is one byte; TBH two byte each.
 607     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 608       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 609     unsigned NumOps = MCID.getNumOperands();
 610     MachineOperand JTOP =
 611       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 612     unsigned JTI = JTOP.getIndex();
 613     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 614     assert(MJTI != 0);
 615     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 616     assert(JTI < JT.size());
 617     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 618     // 4 aligned. The assembler / linker may add 2 byte padding just before
 619     // the JT entries.  The size does not include this padding; the
 620     // constant islands pass does separate bookkeeping for it.
 621     // FIXME: If we know the size of the function is less than (1 << 16) *2
 622     // bytes, we can use 16-bit entries instead. Then there won't be an
 623     // alignment issue.
 624     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 625     unsigned NumEntries = getNumJTEntries(JT, JTI);
 626     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 627       // Make sure the instruction that follows TBB is 2-byte aligned.
 628       // FIXME: Constant island pass should insert an "ALIGN" instruction
 629       // instead.
 630       ++NumEntries;
 631     return NumEntries * EntrySize + InstSize;
 632   }
 633   default:
 634     // Otherwise, pseudo-instruction sizes are zero.
 635     return 0;
 636   }
 637 }
 638
 639 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 640   unsigned Size = 0;
 641   MachineBasicBlock::const_instr_iterator I = MI;
 642   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 643   while (++I != E && I->isInsideBundle()) {
 644     assert(!I->isBundle() && "No nested bundle!");
 645     Size += GetInstSizeInBytes(&*I);
 646   }
 647   return Size;
 648 }
 649
 650 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 651                                    MachineBasicBlock::iterator I, DebugLoc DL,
 652                                    unsigned DestReg, unsigned SrcReg,
 653                                    bool KillSrc) const {
 654   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 655   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 656
 657   if (GPRDest && GPRSrc) {
 658     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 659                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 660     return;
 661   }
 662
 663   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 664   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 665
 666   unsigned Opc = 0;
 667   if (SPRDest && SPRSrc)
 668     Opc = ARM::VMOVS;
 669   else if (GPRDest && SPRSrc)
 670     Opc = ARM::VMOVRS;
 671   else if (SPRDest && GPRSrc)
 672     Opc = ARM::VMOVSR;
 673   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 674     Opc = ARM::VMOVD;
 675   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 676     Opc = ARM::VORRq;
 677
 678   if (Opc) {
 679     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 680     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 681     if (Opc == ARM::VORRq)
 682       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 683     AddDefaultPred(MIB);
 684     return;
 685   }
 686
 687   // Handle register classes that require multiple instructions.
 688   unsigned BeginIdx = 0;
 689   unsigned SubRegs = 0;
 690   int Spacing = 1;
 691
 692   // Use VORRq when possible.
 693   if (ARM::QQPRRegClass.contains(DestReg, SrcReg))
 694     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 2;
 695   else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg))
 696     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 4;
 697   // Fall back to VMOVD.
 698   else if (ARM::DPairRegClass.contains(DestReg, SrcReg))
 699     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2;
 700   else if (ARM::DTripleRegClass.contains(DestReg, SrcReg))
 701     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3;
 702   else if (ARM::DQuadRegClass.contains(DestReg, SrcReg))
 703     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4;
 704   else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg))
 705     Opc = ARM::MOVr, BeginIdx = ARM::gsub_0, SubRegs = 2;
 706
 707   else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg))
 708     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2, Spacing = 2;
 709   else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg))
 710     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3, Spacing = 2;
 711   else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg))
 712     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4, Spacing = 2;
 713
 714   assert(Opc && "Impossible reg-to-reg copy");
 715
 716   const TargetRegisterInfo *TRI = &getRegisterInfo();
 717   MachineInstrBuilder Mov;
 718
 719   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 720   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 721     BeginIdx = BeginIdx + ((SubRegs-1)*Spacing);
 722     Spacing = -Spacing;
 723   }
 724 #ifndef NDEBUG
 725   SmallSet<unsigned, 4> DstRegs;
 726 #endif
 727   for (unsigned i = 0; i != SubRegs; ++i) {
 728     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i*Spacing);
 729     unsigned Src = TRI->getSubReg(SrcReg,  BeginIdx + i*Spacing);
 730     assert(Dst && Src && "Bad sub-register");
 731 #ifndef NDEBUG
 732     assert(!DstRegs.count(Src) && "destructive vector copy");
 733     DstRegs.insert(Dst);
 734 #endif
 735     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst)
 736       .addReg(Src);
 737     // VORR takes two source operands.
 738     if (Opc == ARM::VORRq)
 739       Mov.addReg(Src);
 740     Mov = AddDefaultPred(Mov);
 741     // MOVr can set CC.
 742     if (Opc == ARM::MOVr)
 743       Mov = AddDefaultCC(Mov);
 744   }
 745   // Add implicit super-register defs and kills to the last instruction.
 746   Mov->addRegisterDefined(DestReg, TRI);
 747   if (KillSrc)
 748     Mov->addRegisterKilled(SrcReg, TRI);
 749 }
 750
 751 const MachineInstrBuilder &
 752 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 753                           unsigned SubIdx, unsigned State,
 754                           const TargetRegisterInfo *TRI) const {
 755   if (!SubIdx)
 756     return MIB.addReg(Reg, State);
 757
 758   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 759     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 760   return MIB.addReg(Reg, State, SubIdx);
 761 }
 762
 763 void ARMBaseInstrInfo::
 764 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 765                     unsigned SrcReg, bool isKill, int FI,
 766                     const TargetRegisterClass *RC,
 767                     const TargetRegisterInfo *TRI) const {
 768   DebugLoc DL;
 769   if (I != MBB.end()) DL = I->getDebugLoc();
 770   MachineFunction &MF = *MBB.getParent();
 771   MachineFrameInfo &MFI = *MF.getFrameInfo();
 772   unsigned Align = MFI.getObjectAlignment(FI);
 773
 774   MachineMemOperand *MMO =
 775     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 776                             MachineMemOperand::MOStore,
 777                             MFI.getObjectSize(FI),
 778                             Align);
 779
 780   switch (RC->getSize()) {
 781     case 4:
 782       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 783         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 784                    .addReg(SrcReg, getKillRegState(isKill))
 785                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 786       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 787         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 788                    .addReg(SrcReg, getKillRegState(isKill))
 789                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 790       } else
 791         llvm_unreachable("Unknown reg class!");
 792       break;
 793     case 8:
 794       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 795         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 796                    .addReg(SrcReg, getKillRegState(isKill))
 797                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 798       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 799         if (Subtarget.hasV5TEOps()) {
 800           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 801           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 802           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 803           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 804
 805           AddDefaultPred(MIB);
 806         } else {
 807           // Fallback to STM instruction, which has existed since the dawn of
 808           // time.
 809           MachineInstrBuilder MIB =
 810             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 811                              .addFrameIndex(FI).addMemOperand(MMO));
 812           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 813           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 814         }
 815       } else
 816         llvm_unreachable("Unknown reg class!");
 817       break;
 818     case 16:
 819       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 820         // Use aligned spills if the stack can be realigned.
 821         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 822           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 823                      .addFrameIndex(FI).addImm(16)
 824                      .addReg(SrcReg, getKillRegState(isKill))
 825                      .addMemOperand(MMO));
 826         } else {
 827           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 828                      .addReg(SrcReg, getKillRegState(isKill))
 829                      .addFrameIndex(FI)
 830                      .addMemOperand(MMO));
 831         }
 832       } else
 833         llvm_unreachable("Unknown reg class!");
 834       break;
 835     case 24:
 836       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 837         // Use aligned spills if the stack can be realigned.
 838         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 839           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 840                      .addFrameIndex(FI).addImm(16)
 841                      .addReg(SrcReg, getKillRegState(isKill))
 842                      .addMemOperand(MMO));
 843         } else {
 844           MachineInstrBuilder MIB =
 845           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 846                        .addFrameIndex(FI))
 847                        .addMemOperand(MMO);
 848           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 849           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 850           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 851         }
 852       } else
 853         llvm_unreachable("Unknown reg class!");
 854       break;
 855     case 32:
 856       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 857         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 858           // FIXME: It's possible to only store part of the QQ register if the
 859           // spilled def has a sub-register index.
 860           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 861                      .addFrameIndex(FI).addImm(16)
 862                      .addReg(SrcReg, getKillRegState(isKill))
 863                      .addMemOperand(MMO));
 864         } else {
 865           MachineInstrBuilder MIB =
 866           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 867                        .addFrameIndex(FI))
 868                        .addMemOperand(MMO);
 869           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 870           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 871           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 872                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 873         }
 874       } else
 875         llvm_unreachable("Unknown reg class!");
 876       break;
 877     case 64:
 878       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 879         MachineInstrBuilder MIB =
 880           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 881                          .addFrameIndex(FI))
 882                          .addMemOperand(MMO);
 883         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 884         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 885         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 886         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 887         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 888         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 889         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 890               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 891       } else
 892         llvm_unreachable("Unknown reg class!");
 893       break;
 894     default:
 895       llvm_unreachable("Unknown reg class!");
 896   }
 897 }
 898
 899 unsigned
 900 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 901                                      int &FrameIndex) const {
 902   switch (MI->getOpcode()) {
 903   default: break;
 904   case ARM::STRrs:
 905   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 906     if (MI->getOperand(1).isFI() &&
 907         MI->getOperand(2).isReg() &&
 908         MI->getOperand(3).isImm() &&
 909         MI->getOperand(2).getReg() == 0 &&
 910         MI->getOperand(3).getImm() == 0) {
 911       FrameIndex = MI->getOperand(1).getIndex();
 912       return MI->getOperand(0).getReg();
 913     }
 914     break;
 915   case ARM::STRi12:
 916   case ARM::t2STRi12:
 917   case ARM::tSTRspi:
 918   case ARM::VSTRD:
 919   case ARM::VSTRS:
 920     if (MI->getOperand(1).isFI() &&
 921         MI->getOperand(2).isImm() &&
 922         MI->getOperand(2).getImm() == 0) {
 923       FrameIndex = MI->getOperand(1).getIndex();
 924       return MI->getOperand(0).getReg();
 925     }
 926     break;
 927   case ARM::VST1q64:
 928   case ARM::VST1d64TPseudo:
 929   case ARM::VST1d64QPseudo:
 930     if (MI->getOperand(0).isFI() &&
 931         MI->getOperand(2).getSubReg() == 0) {
 932       FrameIndex = MI->getOperand(0).getIndex();
 933       return MI->getOperand(2).getReg();
 934     }
 935     break;
 936   case ARM::VSTMQIA:
 937     if (MI->getOperand(1).isFI() &&
 938         MI->getOperand(0).getSubReg() == 0) {
 939       FrameIndex = MI->getOperand(1).getIndex();
 940       return MI->getOperand(0).getReg();
 941     }
 942     break;
 943   }
 944
 945   return 0;
 946 }
 947
 948 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 949                                                     int &FrameIndex) const {
 950   const MachineMemOperand *Dummy;
 951   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 952 }
 953
 954 void ARMBaseInstrInfo::
 955 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 956                      unsigned DestReg, int FI,
 957                      const TargetRegisterClass *RC,
 958                      const TargetRegisterInfo *TRI) const {
 959   DebugLoc DL;
 960   if (I != MBB.end()) DL = I->getDebugLoc();
 961   MachineFunction &MF = *MBB.getParent();
 962   MachineFrameInfo &MFI = *MF.getFrameInfo();
 963   unsigned Align = MFI.getObjectAlignment(FI);
 964   MachineMemOperand *MMO =
 965     MF.getMachineMemOperand(
 966                     MachinePointerInfo::getFixedStack(FI),
 967                             MachineMemOperand::MOLoad,
 968                             MFI.getObjectSize(FI),
 969                             Align);
 970
 971   switch (RC->getSize()) {
 972   case 4:
 973     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 974       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 975                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 976
 977     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 978       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 979                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 980     } else
 981       llvm_unreachable("Unknown reg class!");
 982     break;
 983   case 8:
 984     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 985       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 986                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 987     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 988       MachineInstrBuilder MIB;
 989
 990       if (Subtarget.hasV5TEOps()) {
 991         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
 992         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
 993         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
 994         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 995
 996         AddDefaultPred(MIB);
 997       } else {
 998         // Fallback to LDM instruction, which has existed since the dawn of
 999         // time.
1000         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1001                                  .addFrameIndex(FI).addMemOperand(MMO));
1002         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1003         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1004       }
1005
1006       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1007         MIB.addReg(DestReg, RegState::ImplicitDefine);
1008     } else
1009       llvm_unreachable("Unknown reg class!");
1010     break;
1011   case 16:
1012     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1013       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1014         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1015                      .addFrameIndex(FI).addImm(16)
1016                      .addMemOperand(MMO));
1017       } else {
1018         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1019                        .addFrameIndex(FI)
1020                        .addMemOperand(MMO));
1021       }
1022     } else
1023       llvm_unreachable("Unknown reg class!");
1024     break;
1025   case 24:
1026     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1027       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1028         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1029                      .addFrameIndex(FI).addImm(16)
1030                      .addMemOperand(MMO));
1031       } else {
1032         MachineInstrBuilder MIB =
1033           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1034                          .addFrameIndex(FI)
1035                          .addMemOperand(MMO));
1036         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1037         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1038         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1039         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1040           MIB.addReg(DestReg, RegState::ImplicitDefine);
1041       }
1042     } else
1043       llvm_unreachable("Unknown reg class!");
1044     break;
1045    case 32:
1046     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1047       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1048         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1049                      .addFrameIndex(FI).addImm(16)
1050                      .addMemOperand(MMO));
1051       } else {
1052         MachineInstrBuilder MIB =
1053         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1054                        .addFrameIndex(FI))
1055                        .addMemOperand(MMO);
1056         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1057         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1058         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1059         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1060         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1061           MIB.addReg(DestReg, RegState::ImplicitDefine);
1062       }
1063     } else
1064       llvm_unreachable("Unknown reg class!");
1065     break;
1066   case 64:
1067     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1068       MachineInstrBuilder MIB =
1069       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1070                      .addFrameIndex(FI))
1071                      .addMemOperand(MMO);
1072       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1073       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1074       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1075       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1076       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1077       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1078       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1079       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1080       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1081         MIB.addReg(DestReg, RegState::ImplicitDefine);
1082     } else
1083       llvm_unreachable("Unknown reg class!");
1084     break;
1085   default:
1086     llvm_unreachable("Unknown regclass!");
1087   }
1088 }
1089
1090 unsigned
1091 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1092                                       int &FrameIndex) const {
1093   switch (MI->getOpcode()) {
1094   default: break;
1095   case ARM::LDRrs:
1096   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1097     if (MI->getOperand(1).isFI() &&
1098         MI->getOperand(2).isReg() &&
1099         MI->getOperand(3).isImm() &&
1100         MI->getOperand(2).getReg() == 0 &&
1101         MI->getOperand(3).getImm() == 0) {
1102       FrameIndex = MI->getOperand(1).getIndex();
1103       return MI->getOperand(0).getReg();
1104     }
1105     break;
1106   case ARM::LDRi12:
1107   case ARM::t2LDRi12:
1108   case ARM::tLDRspi:
1109   case ARM::VLDRD:
1110   case ARM::VLDRS:
1111     if (MI->getOperand(1).isFI() &&
1112         MI->getOperand(2).isImm() &&
1113         MI->getOperand(2).getImm() == 0) {
1114       FrameIndex = MI->getOperand(1).getIndex();
1115       return MI->getOperand(0).getReg();
1116     }
1117     break;
1118   case ARM::VLD1q64:
1119   case ARM::VLD1d64TPseudo:
1120   case ARM::VLD1d64QPseudo:
1121     if (MI->getOperand(1).isFI() &&
1122         MI->getOperand(0).getSubReg() == 0) {
1123       FrameIndex = MI->getOperand(1).getIndex();
1124       return MI->getOperand(0).getReg();
1125     }
1126     break;
1127   case ARM::VLDMQIA:
1128     if (MI->getOperand(1).isFI() &&
1129         MI->getOperand(0).getSubReg() == 0) {
1130       FrameIndex = MI->getOperand(1).getIndex();
1131       return MI->getOperand(0).getReg();
1132     }
1133     break;
1134   }
1135
1136   return 0;
1137 }
1138
1139 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1140                                              int &FrameIndex) const {
1141   const MachineMemOperand *Dummy;
1142   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1143 }
1144
1145 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1146   // This hook gets to expand COPY instructions before they become
1147   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1148   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1149   // changed into a VORR that can go down the NEON pipeline.
1150   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15())
1151     return false;
1152
1153   // Look for a copy between even S-registers.  That is where we keep floats
1154   // when using NEON v2f32 instructions for f32 arithmetic.
1155   unsigned DstRegS = MI->getOperand(0).getReg();
1156   unsigned SrcRegS = MI->getOperand(1).getReg();
1157   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1158     return false;
1159
1160   const TargetRegisterInfo *TRI = &getRegisterInfo();
1161   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1162                                               &ARM::DPRRegClass);
1163   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1164                                               &ARM::DPRRegClass);
1165   if (!DstRegD || !SrcRegD)
1166     return false;
1167
1168   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1169   // legal if the COPY already defines the full DstRegD, and it isn't a
1170   // sub-register insertion.
1171   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1172     return false;
1173
1174   // A dead copy shouldn't show up here, but reject it just in case.
1175   if (MI->getOperand(0).isDead())
1176     return false;
1177
1178   // All clear, widen the COPY.
1179   DEBUG(dbgs() << "widening:    " << *MI);
1180   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1181
1182   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1183   // or some other super-register.
1184   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1185   if (ImpDefIdx != -1)
1186     MI->RemoveOperand(ImpDefIdx);
1187
1188   // Change the opcode and operands.
1189   MI->setDesc(get(ARM::VMOVD));
1190   MI->getOperand(0).setReg(DstRegD);
1191   MI->getOperand(1).setReg(SrcRegD);
1192   AddDefaultPred(MIB);
1193
1194   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1195   // register scavenger and machine verifier, so we need to indicate that we
1196   // are reading an undefined value from SrcRegD, but a proper value from
1197   // SrcRegS.
1198   MI->getOperand(1).setIsUndef();
1199   MIB.addReg(SrcRegS, RegState::Implicit);
1200
1201   // SrcRegD may actually contain an unrelated value in the ssub_1
1202   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1203   if (MI->getOperand(1).isKill()) {
1204     MI->getOperand(1).setIsKill(false);
1205     MI->addRegisterKilled(SrcRegS, TRI, true);
1206   }
1207
1208   DEBUG(dbgs() << "replaced by: " << *MI);
1209   return true;
1210 }
1211
1212 /// Create a copy of a const pool value. Update CPI to the new index and return
1213 /// the label UID.
1214 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1215   MachineConstantPool *MCP = MF.getConstantPool();
1216   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1217
1218   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1219   assert(MCPE.isMachineConstantPoolEntry() &&
1220          "Expecting a machine constantpool entry!");
1221   ARMConstantPoolValue *ACPV =
1222     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1223
1224   unsigned PCLabelId = AFI->createPICLabelUId();
1225   ARMConstantPoolValue *NewCPV = 0;
1226   // FIXME: The below assumes PIC relocation model and that the function
1227   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1228   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1229   // instructions, so that's probably OK, but is PIC always correct when
1230   // we get here?
1231   if (ACPV->isGlobalValue())
1232     NewCPV = ARMConstantPoolConstant::
1233       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1234              ARMCP::CPValue, 4);
1235   else if (ACPV->isExtSymbol())
1236     NewCPV = ARMConstantPoolSymbol::
1237       Create(MF.getFunction()->getContext(),
1238              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1239   else if (ACPV->isBlockAddress())
1240     NewCPV = ARMConstantPoolConstant::
1241       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1242              ARMCP::CPBlockAddress, 4);
1243   else if (ACPV->isLSDA())
1244     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1245                                              ARMCP::CPLSDA, 4);
1246   else if (ACPV->isMachineBasicBlock())
1247     NewCPV = ARMConstantPoolMBB::
1248       Create(MF.getFunction()->getContext(),
1249              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1250   else
1251     llvm_unreachable("Unexpected ARM constantpool value type!!");
1252   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1253   return PCLabelId;
1254 }
1255
1256 void ARMBaseInstrInfo::
1257 reMaterialize(MachineBasicBlock &MBB,
1258               MachineBasicBlock::iterator I,
1259               unsigned DestReg, unsigned SubIdx,
1260               const MachineInstr *Orig,
1261               const TargetRegisterInfo &TRI) const {
1262   unsigned Opcode = Orig->getOpcode();
1263   switch (Opcode) {
1264   default: {
1265     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1266     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1267     MBB.insert(I, MI);
1268     break;
1269   }
1270   case ARM::tLDRpci_pic:
1271   case ARM::t2LDRpci_pic: {
1272     MachineFunction &MF = *MBB.getParent();
1273     unsigned CPI = Orig->getOperand(1).getIndex();
1274     unsigned PCLabelId = duplicateCPV(MF, CPI);
1275     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1276                                       DestReg)
1277       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1278     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1279     break;
1280   }
1281   }
1282 }
1283
1284 MachineInstr *
1285 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1286   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1287   switch(Orig->getOpcode()) {
1288   case ARM::tLDRpci_pic:
1289   case ARM::t2LDRpci_pic: {
1290     unsigned CPI = Orig->getOperand(1).getIndex();
1291     unsigned PCLabelId = duplicateCPV(MF, CPI);
1292     Orig->getOperand(1).setIndex(CPI);
1293     Orig->getOperand(2).setImm(PCLabelId);
1294     break;
1295   }
1296   }
1297   return MI;
1298 }
1299
1300 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1301                                         const MachineInstr *MI1,
1302                                         const MachineRegisterInfo *MRI) const {
1303   int Opcode = MI0->getOpcode();
1304   if (Opcode == ARM::t2LDRpci ||
1305       Opcode == ARM::t2LDRpci_pic ||
1306       Opcode == ARM::tLDRpci ||
1307       Opcode == ARM::tLDRpci_pic ||
1308       Opcode == ARM::MOV_ga_dyn ||
1309       Opcode == ARM::MOV_ga_pcrel ||
1310       Opcode == ARM::MOV_ga_pcrel_ldr ||
1311       Opcode == ARM::t2MOV_ga_dyn ||
1312       Opcode == ARM::t2MOV_ga_pcrel) {
1313     if (MI1->getOpcode() != Opcode)
1314       return false;
1315     if (MI0->getNumOperands() != MI1->getNumOperands())
1316       return false;
1317
1318     const MachineOperand &MO0 = MI0->getOperand(1);
1319     const MachineOperand &MO1 = MI1->getOperand(1);
1320     if (MO0.getOffset() != MO1.getOffset())
1321       return false;
1322
1323     if (Opcode == ARM::MOV_ga_dyn ||
1324         Opcode == ARM::MOV_ga_pcrel ||
1325         Opcode == ARM::MOV_ga_pcrel_ldr ||
1326         Opcode == ARM::t2MOV_ga_dyn ||
1327         Opcode == ARM::t2MOV_ga_pcrel)
1328       // Ignore the PC labels.
1329       return MO0.getGlobal() == MO1.getGlobal();
1330
1331     const MachineFunction *MF = MI0->getParent()->getParent();
1332     const MachineConstantPool *MCP = MF->getConstantPool();
1333     int CPI0 = MO0.getIndex();
1334     int CPI1 = MO1.getIndex();
1335     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1336     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1337     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1338     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1339     if (isARMCP0 && isARMCP1) {
1340       ARMConstantPoolValue *ACPV0 =
1341         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1342       ARMConstantPoolValue *ACPV1 =
1343         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1344       return ACPV0->hasSameValue(ACPV1);
1345     } else if (!isARMCP0 && !isARMCP1) {
1346       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1347     }
1348     return false;
1349   } else if (Opcode == ARM::PICLDR) {
1350     if (MI1->getOpcode() != Opcode)
1351       return false;
1352     if (MI0->getNumOperands() != MI1->getNumOperands())
1353       return false;
1354
1355     unsigned Addr0 = MI0->getOperand(1).getReg();
1356     unsigned Addr1 = MI1->getOperand(1).getReg();
1357     if (Addr0 != Addr1) {
1358       if (!MRI ||
1359           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1360           !TargetRegisterInfo::isVirtualRegister(Addr1))
1361         return false;
1362
1363       // This assumes SSA form.
1364       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1365       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1366       // Check if the loaded value, e.g. a constantpool of a global address, are
1367       // the same.
1368       if (!produceSameValue(Def0, Def1, MRI))
1369         return false;
1370     }
1371
1372     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1373       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1374       const MachineOperand &MO0 = MI0->getOperand(i);
1375       const MachineOperand &MO1 = MI1->getOperand(i);
1376       if (!MO0.isIdenticalTo(MO1))
1377         return false;
1378     }
1379     return true;
1380   }
1381
1382   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1383 }
1384
1385 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1386 /// determine if two loads are loading from the same base address. It should
1387 /// only return true if the base pointers are the same and the only differences
1388 /// between the two addresses is the offset. It also returns the offsets by
1389 /// reference.
1390 ///
1391 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1392 /// is permanently disabled.
1393 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1394                                                int64_t &Offset1,
1395                                                int64_t &Offset2) const {
1396   // Don't worry about Thumb: just ARM and Thumb2.
1397   if (Subtarget.isThumb1Only()) return false;
1398
1399   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1400     return false;
1401
1402   switch (Load1->getMachineOpcode()) {
1403   default:
1404     return false;
1405   case ARM::LDRi12:
1406   case ARM::LDRBi12:
1407   case ARM::LDRD:
1408   case ARM::LDRH:
1409   case ARM::LDRSB:
1410   case ARM::LDRSH:
1411   case ARM::VLDRD:
1412   case ARM::VLDRS:
1413   case ARM::t2LDRi8:
1414   case ARM::t2LDRBi8:
1415   case ARM::t2LDRDi8:
1416   case ARM::t2LDRSHi8:
1417   case ARM::t2LDRi12:
1418   case ARM::t2LDRBi12:
1419   case ARM::t2LDRSHi12:
1420     break;
1421   }
1422
1423   switch (Load2->getMachineOpcode()) {
1424   default:
1425     return false;
1426   case ARM::LDRi12:
1427   case ARM::LDRBi12:
1428   case ARM::LDRD:
1429   case ARM::LDRH:
1430   case ARM::LDRSB:
1431   case ARM::LDRSH:
1432   case ARM::VLDRD:
1433   case ARM::VLDRS:
1434   case ARM::t2LDRi8:
1435   case ARM::t2LDRBi8:
1436   case ARM::t2LDRSHi8:
1437   case ARM::t2LDRi12:
1438   case ARM::t2LDRBi12:
1439   case ARM::t2LDRSHi12:
1440     break;
1441   }
1442
1443   // Check if base addresses and chain operands match.
1444   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1445       Load1->getOperand(4) != Load2->getOperand(4))
1446     return false;
1447
1448   // Index should be Reg0.
1449   if (Load1->getOperand(3) != Load2->getOperand(3))
1450     return false;
1451
1452   // Determine the offsets.
1453   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1454       isa<ConstantSDNode>(Load2->getOperand(1))) {
1455     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1456     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1457     return true;
1458   }
1459
1460   return false;
1461 }
1462
1463 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1464 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1465 /// be scheduled togther. On some targets if two loads are loading from
1466 /// addresses in the same cache line, it's better if they are scheduled
1467 /// together. This function takes two integers that represent the load offsets
1468 /// from the common base address. It returns true if it decides it's desirable
1469 /// to schedule the two loads together. "NumLoads" is the number of loads that
1470 /// have already been scheduled after Load1.
1471 ///
1472 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1473 /// is permanently disabled.
1474 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1475                                                int64_t Offset1, int64_t Offset2,
1476                                                unsigned NumLoads) const {
1477   // Don't worry about Thumb: just ARM and Thumb2.
1478   if (Subtarget.isThumb1Only()) return false;
1479
1480   assert(Offset2 > Offset1);
1481
1482   if ((Offset2 - Offset1) / 8 > 64)
1483     return false;
1484
1485   // Check if the machine opcodes are different. If they are different
1486   // then we consider them to not be of the same base address,
1487   // EXCEPT in the case of Thumb2 byte loads where one is LDRBi8 and the other LDRBi12.
1488   // In this case, they are considered to be the same because they are different
1489   // encoding forms of the same basic instruction.
1490   if ((Load1->getMachineOpcode() != Load2->getMachineOpcode()) &&
1491       !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1492          Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1493         (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1494          Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1495     return false;  // FIXME: overly conservative?
1496
1497   // Four loads in a row should be sufficient.
1498   if (NumLoads >= 3)
1499     return false;
1500
1501   return true;
1502 }
1503
1504 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1505                                             const MachineBasicBlock *MBB,
1506                                             const MachineFunction &MF) const {
1507   // Debug info is never a scheduling boundary. It's necessary to be explicit
1508   // due to the special treatment of IT instructions below, otherwise a
1509   // dbg_value followed by an IT will result in the IT instruction being
1510   // considered a scheduling hazard, which is wrong. It should be the actual
1511   // instruction preceding the dbg_value instruction(s), just like it is
1512   // when debug info is not present.
1513   if (MI->isDebugValue())
1514     return false;
1515
1516   // Terminators and labels can't be scheduled around.
1517   if (MI->isTerminator() || MI->isLabel())
1518     return true;
1519
1520   // Treat the start of the IT block as a scheduling boundary, but schedule
1521   // t2IT along with all instructions following it.
1522   // FIXME: This is a big hammer. But the alternative is to add all potential
1523   // true and anti dependencies to IT block instructions as implicit operands
1524   // to the t2IT instruction. The added compile time and complexity does not
1525   // seem worth it.
1526   MachineBasicBlock::const_iterator I = MI;
1527   // Make sure to skip any dbg_value instructions
1528   while (++I != MBB->end() && I->isDebugValue())
1529     ;
1530   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1531     return true;
1532
1533   // Don't attempt to schedule around any instruction that defines
1534   // a stack-oriented pointer, as it's unlikely to be profitable. This
1535   // saves compile time, because it doesn't require every single
1536   // stack slot reference to depend on the instruction that does the
1537   // modification.
1538   // Calls don't actually change the stack pointer, even if they have imp-defs.
1539   // No ARM calling conventions change the stack pointer. (X86 calling
1540   // conventions sometimes do).
1541   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1542     return true;
1543
1544   return false;
1545 }
1546
1547 bool ARMBaseInstrInfo::
1548 isProfitableToIfCvt(MachineBasicBlock &MBB,
1549                     unsigned NumCycles, unsigned ExtraPredCycles,
1550                     const BranchProbability &Probability) const {
1551   if (!NumCycles)
1552     return false;
1553
1554   // Attempt to estimate the relative costs of predication versus branching.
1555   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1556   UnpredCost /= Probability.getDenominator();
1557   UnpredCost += 1; // The branch itself
1558   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1559
1560   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1561 }
1562
1563 bool ARMBaseInstrInfo::
1564 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1565                     unsigned TCycles, unsigned TExtra,
1566                     MachineBasicBlock &FMBB,
1567                     unsigned FCycles, unsigned FExtra,
1568                     const BranchProbability &Probability) const {
1569   if (!TCycles || !FCycles)
1570     return false;
1571
1572   // Attempt to estimate the relative costs of predication versus branching.
1573   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1574   TUnpredCost /= Probability.getDenominator();
1575
1576   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1577   unsigned FUnpredCost = Comp * FCycles;
1578   FUnpredCost /= Probability.getDenominator();
1579
1580   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1581   UnpredCost += 1; // The branch itself
1582   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1583
1584   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1585 }
1586
1587 bool
1588 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1589                                             MachineBasicBlock &FMBB) const {
1590   // Reduce false anti-dependencies to let Swift's out-of-order execution
1591   // engine do its thing.
1592   return Subtarget.isSwift();
1593 }
1594
1595 /// getInstrPredicate - If instruction is predicated, returns its predicate
1596 /// condition, otherwise returns AL. It also returns the condition code
1597 /// register by reference.
1598 ARMCC::CondCodes
1599 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1600   int PIdx = MI->findFirstPredOperandIdx();
1601   if (PIdx == -1) {
1602     PredReg = 0;
1603     return ARMCC::AL;
1604   }
1605
1606   PredReg = MI->getOperand(PIdx+1).getReg();
1607   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1608 }
1609
1610
1611 int llvm::getMatchingCondBranchOpcode(int Opc) {
1612   if (Opc == ARM::B)
1613     return ARM::Bcc;
1614   if (Opc == ARM::tB)
1615     return ARM::tBcc;
1616   if (Opc == ARM::t2B)
1617     return ARM::t2Bcc;
1618
1619   llvm_unreachable("Unknown unconditional branch opcode!");
1620 }
1621
1622 /// commuteInstruction - Handle commutable instructions.
1623 MachineInstr *
1624 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1625   switch (MI->getOpcode()) {
1626   case ARM::MOVCCr:
1627   case ARM::t2MOVCCr: {
1628     // MOVCC can be commuted by inverting the condition.
1629     unsigned PredReg = 0;
1630     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1631     // MOVCC AL can't be inverted. Shouldn't happen.
1632     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1633       return NULL;
1634     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1635     if (!MI)
1636       return NULL;
1637     // After swapping the MOVCC operands, also invert the condition.
1638     MI->getOperand(MI->findFirstPredOperandIdx())
1639       .setImm(ARMCC::getOppositeCondition(CC));
1640     return MI;
1641   }
1642   }
1643   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1644 }
1645
1646 /// Identify instructions that can be folded into a MOVCC instruction, and
1647 /// return the defining instruction.
1648 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1649                                       const MachineRegisterInfo &MRI,
1650                                       const TargetInstrInfo *TII) {
1651   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1652     return 0;
1653   if (!MRI.hasOneNonDBGUse(Reg))
1654     return 0;
1655   MachineInstr *MI = MRI.getVRegDef(Reg);
1656   if (!MI)
1657     return 0;
1658   // MI is folded into the MOVCC by predicating it.
1659   if (!MI->isPredicable())
1660     return 0;
1661   // Check if MI has any non-dead defs or physreg uses. This also detects
1662   // predicated instructions which will be reading CPSR.
1663   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1664     const MachineOperand &MO = MI->getOperand(i);
1665     // Reject frame index operands, PEI can't handle the predicated pseudos.
1666     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1667       return 0;
1668     if (!MO.isReg())
1669       continue;
1670     // MI can't have any tied operands, that would conflict with predication.
1671     if (MO.isTied())
1672       return 0;
1673     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1674       return 0;
1675     if (MO.isDef() && !MO.isDead())
1676       return 0;
1677   }
1678   bool DontMoveAcrossStores = true;
1679   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1680     return 0;
1681   return MI;
1682 }
1683
1684 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1685                                      SmallVectorImpl<MachineOperand> &Cond,
1686                                      unsigned &TrueOp, unsigned &FalseOp,
1687                                      bool &Optimizable) const {
1688   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1689          "Unknown select instruction");
1690   // MOVCC operands:
1691   // 0: Def.
1692   // 1: True use.
1693   // 2: False use.
1694   // 3: Condition code.
1695   // 4: CPSR use.
1696   TrueOp = 1;
1697   FalseOp = 2;
1698   Cond.push_back(MI->getOperand(3));
1699   Cond.push_back(MI->getOperand(4));
1700   // We can always fold a def.
1701   Optimizable = true;
1702   return false;
1703 }
1704
1705 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1706                                                bool PreferFalse) const {
1707   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1708          "Unknown select instruction");
1709   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1710   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1711   bool Invert = !DefMI;
1712   if (!DefMI)
1713     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1714   if (!DefMI)
1715     return 0;
1716
1717   // Create a new predicated version of DefMI.
1718   // Rfalse is the first use.
1719   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1720                                       DefMI->getDesc(),
1721                                       MI->getOperand(0).getReg());
1722
1723   // Copy all the DefMI operands, excluding its (null) predicate.
1724   const MCInstrDesc &DefDesc = DefMI->getDesc();
1725   for (unsigned i = 1, e = DefDesc.getNumOperands();
1726        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1727     NewMI.addOperand(DefMI->getOperand(i));
1728
1729   unsigned CondCode = MI->getOperand(3).getImm();
1730   if (Invert)
1731     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1732   else
1733     NewMI.addImm(CondCode);
1734   NewMI.addOperand(MI->getOperand(4));
1735
1736   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1737   if (NewMI->hasOptionalDef())
1738     AddDefaultCC(NewMI);
1739
1740   // The output register value when the predicate is false is an implicit
1741   // register operand tied to the first def.
1742   // The tie makes the register allocator ensure the FalseReg is allocated the
1743   // same register as operand 0.
1744   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1745   FalseReg.setImplicit();
1746   NewMI.addOperand(FalseReg);
1747   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1748
1749   // The caller will erase MI, but not DefMI.
1750   DefMI->eraseFromParent();
1751   return NewMI;
1752 }
1753
1754 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1755 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1756 /// def operand.
1757 ///
1758 /// This will go away once we can teach tblgen how to set the optional CPSR def
1759 /// operand itself.
1760 struct AddSubFlagsOpcodePair {
1761   uint16_t PseudoOpc;
1762   uint16_t MachineOpc;
1763 };
1764
1765 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1766   {ARM::ADDSri, ARM::ADDri},
1767   {ARM::ADDSrr, ARM::ADDrr},
1768   {ARM::ADDSrsi, ARM::ADDrsi},
1769   {ARM::ADDSrsr, ARM::ADDrsr},
1770
1771   {ARM::SUBSri, ARM::SUBri},
1772   {ARM::SUBSrr, ARM::SUBrr},
1773   {ARM::SUBSrsi, ARM::SUBrsi},
1774   {ARM::SUBSrsr, ARM::SUBrsr},
1775
1776   {ARM::RSBSri, ARM::RSBri},
1777   {ARM::RSBSrsi, ARM::RSBrsi},
1778   {ARM::RSBSrsr, ARM::RSBrsr},
1779
1780   {ARM::t2ADDSri, ARM::t2ADDri},
1781   {ARM::t2ADDSrr, ARM::t2ADDrr},
1782   {ARM::t2ADDSrs, ARM::t2ADDrs},
1783
1784   {ARM::t2SUBSri, ARM::t2SUBri},
1785   {ARM::t2SUBSrr, ARM::t2SUBrr},
1786   {ARM::t2SUBSrs, ARM::t2SUBrs},
1787
1788   {ARM::t2RSBSri, ARM::t2RSBri},
1789   {ARM::t2RSBSrs, ARM::t2RSBrs},
1790 };
1791
1792 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1793   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1794     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1795       return AddSubFlagsOpcodeMap[i].MachineOpc;
1796   return 0;
1797 }
1798
1799 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1800                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1801                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1802                                ARMCC::CondCodes Pred, unsigned PredReg,
1803                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1804   bool isSub = NumBytes < 0;
1805   if (isSub) NumBytes = -NumBytes;
1806
1807   while (NumBytes) {
1808     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1809     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1810     assert(ThisVal && "Didn't extract field correctly");
1811
1812     // We will handle these bits from offset, clear them.
1813     NumBytes &= ~ThisVal;
1814
1815     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1816
1817     // Build the new ADD / SUB.
1818     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1819     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1820       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1821       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1822       .setMIFlags(MIFlags);
1823     BaseReg = DestReg;
1824   }
1825 }
1826
1827 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1828                                 unsigned FrameReg, int &Offset,
1829                                 const ARMBaseInstrInfo &TII) {
1830   unsigned Opcode = MI.getOpcode();
1831   const MCInstrDesc &Desc = MI.getDesc();
1832   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1833   bool isSub = false;
1834
1835   // Memory operands in inline assembly always use AddrMode2.
1836   if (Opcode == ARM::INLINEASM)
1837     AddrMode = ARMII::AddrMode2;
1838
1839   if (Opcode == ARM::ADDri) {
1840     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1841     if (Offset == 0) {
1842       // Turn it into a move.
1843       MI.setDesc(TII.get(ARM::MOVr));
1844       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1845       MI.RemoveOperand(FrameRegIdx+1);
1846       Offset = 0;
1847       return true;
1848     } else if (Offset < 0) {
1849       Offset = -Offset;
1850       isSub = true;
1851       MI.setDesc(TII.get(ARM::SUBri));
1852     }
1853
1854     // Common case: small offset, fits into instruction.
1855     if (ARM_AM::getSOImmVal(Offset) != -1) {
1856       // Replace the FrameIndex with sp / fp
1857       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1858       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1859       Offset = 0;
1860       return true;
1861     }
1862
1863     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1864     // as possible.
1865     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1866     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1867
1868     // We will handle these bits from offset, clear them.
1869     Offset &= ~ThisImmVal;
1870
1871     // Get the properly encoded SOImmVal field.
1872     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1873            "Bit extraction didn't work?");
1874     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1875  } else {
1876     unsigned ImmIdx = 0;
1877     int InstrOffs = 0;
1878     unsigned NumBits = 0;
1879     unsigned Scale = 1;
1880     switch (AddrMode) {
1881     case ARMII::AddrMode_i12: {
1882       ImmIdx = FrameRegIdx + 1;
1883       InstrOffs = MI.getOperand(ImmIdx).getImm();
1884       NumBits = 12;
1885       break;
1886     }
1887     case ARMII::AddrMode2: {
1888       ImmIdx = FrameRegIdx+2;
1889       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1890       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1891         InstrOffs *= -1;
1892       NumBits = 12;
1893       break;
1894     }
1895     case ARMII::AddrMode3: {
1896       ImmIdx = FrameRegIdx+2;
1897       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1898       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1899         InstrOffs *= -1;
1900       NumBits = 8;
1901       break;
1902     }
1903     case ARMII::AddrMode4:
1904     case ARMII::AddrMode6:
1905       // Can't fold any offset even if it's zero.
1906       return false;
1907     case ARMII::AddrMode5: {
1908       ImmIdx = FrameRegIdx+1;
1909       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1910       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1911         InstrOffs *= -1;
1912       NumBits = 8;
1913       Scale = 4;
1914       break;
1915     }
1916     default:
1917       llvm_unreachable("Unsupported addressing mode!");
1918     }
1919
1920     Offset += InstrOffs * Scale;
1921     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1922     if (Offset < 0) {
1923       Offset = -Offset;
1924       isSub = true;
1925     }
1926
1927     // Attempt to fold address comp. if opcode has offset bits
1928     if (NumBits > 0) {
1929       // Common case: small offset, fits into instruction.
1930       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1931       int ImmedOffset = Offset / Scale;
1932       unsigned Mask = (1 << NumBits) - 1;
1933       if ((unsigned)Offset <= Mask * Scale) {
1934         // Replace the FrameIndex with sp
1935         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1936         // FIXME: When addrmode2 goes away, this will simplify (like the
1937         // T2 version), as the LDR.i12 versions don't need the encoding
1938         // tricks for the offset value.
1939         if (isSub) {
1940           if (AddrMode == ARMII::AddrMode_i12)
1941             ImmedOffset = -ImmedOffset;
1942           else
1943             ImmedOffset |= 1 << NumBits;
1944         }
1945         ImmOp.ChangeToImmediate(ImmedOffset);
1946         Offset = 0;
1947         return true;
1948       }
1949
1950       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1951       ImmedOffset = ImmedOffset & Mask;
1952       if (isSub) {
1953         if (AddrMode == ARMII::AddrMode_i12)
1954           ImmedOffset = -ImmedOffset;
1955         else
1956           ImmedOffset |= 1 << NumBits;
1957       }
1958       ImmOp.ChangeToImmediate(ImmedOffset);
1959       Offset &= ~(Mask*Scale);
1960     }
1961   }
1962
1963   Offset = (isSub) ? -Offset : Offset;
1964   return Offset == 0;
1965 }
1966
1967 /// analyzeCompare - For a comparison instruction, return the source registers
1968 /// in SrcReg and SrcReg2 if having two register operands, and the value it
1969 /// compares against in CmpValue. Return true if the comparison instruction
1970 /// can be analyzed.
1971 bool ARMBaseInstrInfo::
1972 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
1973                int &CmpMask, int &CmpValue) const {
1974   switch (MI->getOpcode()) {
1975   default: break;
1976   case ARM::CMPri:
1977   case ARM::t2CMPri:
1978     SrcReg = MI->getOperand(0).getReg();
1979     SrcReg2 = 0;
1980     CmpMask = ~0;
1981     CmpValue = MI->getOperand(1).getImm();
1982     return true;
1983   case ARM::CMPrr:
1984   case ARM::t2CMPrr:
1985     SrcReg = MI->getOperand(0).getReg();
1986     SrcReg2 = MI->getOperand(1).getReg();
1987     CmpMask = ~0;
1988     CmpValue = 0;
1989     return true;
1990   case ARM::TSTri:
1991   case ARM::t2TSTri:
1992     SrcReg = MI->getOperand(0).getReg();
1993     SrcReg2 = 0;
1994     CmpMask = MI->getOperand(1).getImm();
1995     CmpValue = 0;
1996     return true;
1997   }
1998
1999   return false;
2000 }
2001
2002 /// isSuitableForMask - Identify a suitable 'and' instruction that
2003 /// operates on the given source register and applies the same mask
2004 /// as a 'tst' instruction. Provide a limited look-through for copies.
2005 /// When successful, MI will hold the found instruction.
2006 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2007                               int CmpMask, bool CommonUse) {
2008   switch (MI->getOpcode()) {
2009     case ARM::ANDri:
2010     case ARM::t2ANDri:
2011       if (CmpMask != MI->getOperand(2).getImm())
2012         return false;
2013       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2014         return true;
2015       break;
2016     case ARM::COPY: {
2017       // Walk down one instruction which is potentially an 'and'.
2018       const MachineInstr &Copy = *MI;
2019       MachineBasicBlock::iterator AND(
2020         llvm::next(MachineBasicBlock::iterator(MI)));
2021       if (AND == MI->getParent()->end()) return false;
2022       MI = AND;
2023       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2024                                CmpMask, true);
2025     }
2026   }
2027
2028   return false;
2029 }
2030
2031 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2032 /// the condition code if we modify the instructions such that flags are
2033 /// set by MI(b,a).
2034 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2035   switch (CC) {
2036   default: return ARMCC::AL;
2037   case ARMCC::EQ: return ARMCC::EQ;
2038   case ARMCC::NE: return ARMCC::NE;
2039   case ARMCC::HS: return ARMCC::LS;
2040   case ARMCC::LO: return ARMCC::HI;
2041   case ARMCC::HI: return ARMCC::LO;
2042   case ARMCC::LS: return ARMCC::HS;
2043   case ARMCC::GE: return ARMCC::LE;
2044   case ARMCC::LT: return ARMCC::GT;
2045   case ARMCC::GT: return ARMCC::LT;
2046   case ARMCC::LE: return ARMCC::GE;
2047   }
2048 }
2049
2050 /// isRedundantFlagInstr - check whether the first instruction, whose only
2051 /// purpose is to update flags, can be made redundant.
2052 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2053 /// CMPri can be made redundant by SUBri if the operands are the same.
2054 /// This function can be extended later on.
2055 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2056                                         unsigned SrcReg2, int ImmValue,
2057                                         MachineInstr *OI) {
2058   if ((CmpI->getOpcode() == ARM::CMPrr ||
2059        CmpI->getOpcode() == ARM::t2CMPrr) &&
2060       (OI->getOpcode() == ARM::SUBrr ||
2061        OI->getOpcode() == ARM::t2SUBrr) &&
2062       ((OI->getOperand(1).getReg() == SrcReg &&
2063         OI->getOperand(2).getReg() == SrcReg2) ||
2064        (OI->getOperand(1).getReg() == SrcReg2 &&
2065         OI->getOperand(2).getReg() == SrcReg)))
2066     return true;
2067
2068   if ((CmpI->getOpcode() == ARM::CMPri ||
2069        CmpI->getOpcode() == ARM::t2CMPri) &&
2070       (OI->getOpcode() == ARM::SUBri ||
2071        OI->getOpcode() == ARM::t2SUBri) &&
2072       OI->getOperand(1).getReg() == SrcReg &&
2073       OI->getOperand(2).getImm() == ImmValue)
2074     return true;
2075   return false;
2076 }
2077
2078 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2079 /// comparison into one that sets the zero bit in the flags register;
2080 /// Remove a redundant Compare instruction if an earlier instruction can set the
2081 /// flags in the same way as Compare.
2082 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2083 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2084 /// condition code of instructions which use the flags.
2085 bool ARMBaseInstrInfo::
2086 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2087                      int CmpMask, int CmpValue,
2088                      const MachineRegisterInfo *MRI) const {
2089   // Get the unique definition of SrcReg.
2090   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2091   if (!MI) return false;
2092
2093   // Masked compares sometimes use the same register as the corresponding 'and'.
2094   if (CmpMask != ~0) {
2095     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2096       MI = 0;
2097       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
2098            UE = MRI->use_end(); UI != UE; ++UI) {
2099         if (UI->getParent() != CmpInstr->getParent()) continue;
2100         MachineInstr *PotentialAND = &*UI;
2101         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2102             isPredicated(PotentialAND))
2103           continue;
2104         MI = PotentialAND;
2105         break;
2106       }
2107       if (!MI) return false;
2108     }
2109   }
2110
2111   // Get ready to iterate backward from CmpInstr.
2112   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2113                               B = CmpInstr->getParent()->begin();
2114
2115   // Early exit if CmpInstr is at the beginning of the BB.
2116   if (I == B) return false;
2117
2118   // There are two possible candidates which can be changed to set CPSR:
2119   // One is MI, the other is a SUB instruction.
2120   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2121   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2122   MachineInstr *Sub = NULL;
2123   if (SrcReg2 != 0)
2124     // MI is not a candidate for CMPrr.
2125     MI = NULL;
2126   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2127     // Conservatively refuse to convert an instruction which isn't in the same
2128     // BB as the comparison.
2129     // For CMPri, we need to check Sub, thus we can't return here.
2130     if (CmpInstr->getOpcode() == ARM::CMPri ||
2131        CmpInstr->getOpcode() == ARM::t2CMPri)
2132       MI = NULL;
2133     else
2134       return false;
2135   }
2136
2137   // Check that CPSR isn't set between the comparison instruction and the one we
2138   // want to change. At the same time, search for Sub.
2139   const TargetRegisterInfo *TRI = &getRegisterInfo();
2140   --I;
2141   for (; I != E; --I) {
2142     const MachineInstr &Instr = *I;
2143
2144     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2145         Instr.readsRegister(ARM::CPSR, TRI))
2146       // This instruction modifies or uses CPSR after the one we want to
2147       // change. We can't do this transformation.
2148       return false;
2149
2150     // Check whether CmpInstr can be made redundant by the current instruction.
2151     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2152       Sub = &*I;
2153       break;
2154     }
2155
2156     if (I == B)
2157       // The 'and' is below the comparison instruction.
2158       return false;
2159   }
2160
2161   // Return false if no candidates exist.
2162   if (!MI && !Sub)
2163     return false;
2164
2165   // The single candidate is called MI.
2166   if (!MI) MI = Sub;
2167
2168   // We can't use a predicated instruction - it doesn't always write the flags.
2169   if (isPredicated(MI))
2170     return false;
2171
2172   switch (MI->getOpcode()) {
2173   default: break;
2174   case ARM::RSBrr:
2175   case ARM::RSBri:
2176   case ARM::RSCrr:
2177   case ARM::RSCri:
2178   case ARM::ADDrr:
2179   case ARM::ADDri:
2180   case ARM::ADCrr:
2181   case ARM::ADCri:
2182   case ARM::SUBrr:
2183   case ARM::SUBri:
2184   case ARM::SBCrr:
2185   case ARM::SBCri:
2186   case ARM::t2RSBri:
2187   case ARM::t2ADDrr:
2188   case ARM::t2ADDri:
2189   case ARM::t2ADCrr:
2190   case ARM::t2ADCri:
2191   case ARM::t2SUBrr:
2192   case ARM::t2SUBri:
2193   case ARM::t2SBCrr:
2194   case ARM::t2SBCri:
2195   case ARM::ANDrr:
2196   case ARM::ANDri:
2197   case ARM::t2ANDrr:
2198   case ARM::t2ANDri:
2199   case ARM::ORRrr:
2200   case ARM::ORRri:
2201   case ARM::t2ORRrr:
2202   case ARM::t2ORRri:
2203   case ARM::EORrr:
2204   case ARM::EORri:
2205   case ARM::t2EORrr:
2206   case ARM::t2EORri: {
2207     // Scan forward for the use of CPSR
2208     // When checking against MI: if it's a conditional code requires
2209     // checking of V bit, then this is not safe to do.
2210     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2211     // If we are done with the basic block, we need to check whether CPSR is
2212     // live-out.
2213     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2214         OperandsToUpdate;
2215     bool isSafe = false;
2216     I = CmpInstr;
2217     E = CmpInstr->getParent()->end();
2218     while (!isSafe && ++I != E) {
2219       const MachineInstr &Instr = *I;
2220       for (unsigned IO = 0, EO = Instr.getNumOperands();
2221            !isSafe && IO != EO; ++IO) {
2222         const MachineOperand &MO = Instr.getOperand(IO);
2223         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2224           isSafe = true;
2225           break;
2226         }
2227         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2228           continue;
2229         if (MO.isDef()) {
2230           isSafe = true;
2231           break;
2232         }
2233         // Condition code is after the operand before CPSR.
2234         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
2235         if (Sub) {
2236           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2237           if (NewCC == ARMCC::AL)
2238             return false;
2239           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2240           // on CMP needs to be updated to be based on SUB.
2241           // Push the condition code operands to OperandsToUpdate.
2242           // If it is safe to remove CmpInstr, the condition code of these
2243           // operands will be modified.
2244           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2245               Sub->getOperand(2).getReg() == SrcReg)
2246             OperandsToUpdate.push_back(std::make_pair(&((*I).getOperand(IO-1)),
2247                                                       NewCC));
2248         }
2249         else
2250           switch (CC) {
2251           default:
2252             // CPSR can be used multiple times, we should continue.
2253             break;
2254           case ARMCC::VS:
2255           case ARMCC::VC:
2256           case ARMCC::GE:
2257           case ARMCC::LT:
2258           case ARMCC::GT:
2259           case ARMCC::LE:
2260             return false;
2261           }
2262       }
2263     }
2264
2265     // If CPSR is not killed nor re-defined, we should check whether it is
2266     // live-out. If it is live-out, do not optimize.
2267     if (!isSafe) {
2268       MachineBasicBlock *MBB = CmpInstr->getParent();
2269       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2270                SE = MBB->succ_end(); SI != SE; ++SI)
2271         if ((*SI)->isLiveIn(ARM::CPSR))
2272           return false;
2273     }
2274
2275     // Toggle the optional operand to CPSR.
2276     MI->getOperand(5).setReg(ARM::CPSR);
2277     MI->getOperand(5).setIsDef(true);
2278     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2279     CmpInstr->eraseFromParent();
2280
2281     // Modify the condition code of operands in OperandsToUpdate.
2282     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2283     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2284     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2285       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2286     return true;
2287   }
2288   }
2289
2290   return false;
2291 }
2292
2293 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2294                                      MachineInstr *DefMI, unsigned Reg,
2295                                      MachineRegisterInfo *MRI) const {
2296   // Fold large immediates into add, sub, or, xor.
2297   unsigned DefOpc = DefMI->getOpcode();
2298   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2299     return false;
2300   if (!DefMI->getOperand(1).isImm())
2301     // Could be t2MOVi32imm <ga:xx>
2302     return false;
2303
2304   if (!MRI->hasOneNonDBGUse(Reg))
2305     return false;
2306
2307   const MCInstrDesc &DefMCID = DefMI->getDesc();
2308   if (DefMCID.hasOptionalDef()) {
2309     unsigned NumOps = DefMCID.getNumOperands();
2310     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2311     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2312       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2313       // to delete DefMI.
2314       return false;
2315   }
2316
2317   const MCInstrDesc &UseMCID = UseMI->getDesc();
2318   if (UseMCID.hasOptionalDef()) {
2319     unsigned NumOps = UseMCID.getNumOperands();
2320     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2321       // If the instruction sets the flag, do not attempt this optimization
2322       // since it may change the semantics of the code.
2323       return false;
2324   }
2325
2326   unsigned UseOpc = UseMI->getOpcode();
2327   unsigned NewUseOpc = 0;
2328   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2329   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2330   bool Commute = false;
2331   switch (UseOpc) {
2332   default: return false;
2333   case ARM::SUBrr:
2334   case ARM::ADDrr:
2335   case ARM::ORRrr:
2336   case ARM::EORrr:
2337   case ARM::t2SUBrr:
2338   case ARM::t2ADDrr:
2339   case ARM::t2ORRrr:
2340   case ARM::t2EORrr: {
2341     Commute = UseMI->getOperand(2).getReg() != Reg;
2342     switch (UseOpc) {
2343     default: break;
2344     case ARM::SUBrr: {
2345       if (Commute)
2346         return false;
2347       ImmVal = -ImmVal;
2348       NewUseOpc = ARM::SUBri;
2349       // Fallthrough
2350     }
2351     case ARM::ADDrr:
2352     case ARM::ORRrr:
2353     case ARM::EORrr: {
2354       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2355         return false;
2356       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2357       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2358       switch (UseOpc) {
2359       default: break;
2360       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2361       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2362       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2363       }
2364       break;
2365     }
2366     case ARM::t2SUBrr: {
2367       if (Commute)
2368         return false;
2369       ImmVal = -ImmVal;
2370       NewUseOpc = ARM::t2SUBri;
2371       // Fallthrough
2372     }
2373     case ARM::t2ADDrr:
2374     case ARM::t2ORRrr:
2375     case ARM::t2EORrr: {
2376       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2377         return false;
2378       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2379       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2380       switch (UseOpc) {
2381       default: break;
2382       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2383       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2384       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2385       }
2386       break;
2387     }
2388     }
2389   }
2390   }
2391
2392   unsigned OpIdx = Commute ? 2 : 1;
2393   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2394   bool isKill = UseMI->getOperand(OpIdx).isKill();
2395   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2396   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2397                                       UseMI, UseMI->getDebugLoc(),
2398                                       get(NewUseOpc), NewReg)
2399                               .addReg(Reg1, getKillRegState(isKill))
2400                               .addImm(SOImmValV1)));
2401   UseMI->setDesc(get(NewUseOpc));
2402   UseMI->getOperand(1).setReg(NewReg);
2403   UseMI->getOperand(1).setIsKill();
2404   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2405   DefMI->eraseFromParent();
2406   return true;
2407 }
2408
2409 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2410                                         const MachineInstr *MI) {
2411   switch (MI->getOpcode()) {
2412   default: {
2413     const MCInstrDesc &Desc = MI->getDesc();
2414     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2415     assert(UOps >= 0 && "bad # UOps");
2416     return UOps;
2417   }
2418
2419   case ARM::LDRrs:
2420   case ARM::LDRBrs:
2421   case ARM::STRrs:
2422   case ARM::STRBrs: {
2423     unsigned ShOpVal = MI->getOperand(3).getImm();
2424     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2425     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2426     if (!isSub &&
2427         (ShImm == 0 ||
2428          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2429           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2430       return 1;
2431     return 2;
2432   }
2433
2434   case ARM::LDRH:
2435   case ARM::STRH: {
2436     if (!MI->getOperand(2).getReg())
2437       return 1;
2438
2439     unsigned ShOpVal = MI->getOperand(3).getImm();
2440     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2441     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2442     if (!isSub &&
2443         (ShImm == 0 ||
2444          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2445           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2446       return 1;
2447     return 2;
2448   }
2449
2450   case ARM::LDRSB:
2451   case ARM::LDRSH:
2452     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2453
2454   case ARM::LDRSB_POST:
2455   case ARM::LDRSH_POST: {
2456     unsigned Rt = MI->getOperand(0).getReg();
2457     unsigned Rm = MI->getOperand(3).getReg();
2458     return (Rt == Rm) ? 4 : 3;
2459   }
2460
2461   case ARM::LDR_PRE_REG:
2462   case ARM::LDRB_PRE_REG: {
2463     unsigned Rt = MI->getOperand(0).getReg();
2464     unsigned Rm = MI->getOperand(3).getReg();
2465     if (Rt == Rm)
2466       return 3;
2467     unsigned ShOpVal = MI->getOperand(4).getImm();
2468     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2469     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2470     if (!isSub &&
2471         (ShImm == 0 ||
2472          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2473           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2474       return 2;
2475     return 3;
2476   }
2477
2478   case ARM::STR_PRE_REG:
2479   case ARM::STRB_PRE_REG: {
2480     unsigned ShOpVal = MI->getOperand(4).getImm();
2481     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2482     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2483     if (!isSub &&
2484         (ShImm == 0 ||
2485          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2486           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2487       return 2;
2488     return 3;
2489   }
2490
2491   case ARM::LDRH_PRE:
2492   case ARM::STRH_PRE: {
2493     unsigned Rt = MI->getOperand(0).getReg();
2494     unsigned Rm = MI->getOperand(3).getReg();
2495     if (!Rm)
2496       return 2;
2497     if (Rt == Rm)
2498       return 3;
2499     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2500       ? 3 : 2;
2501   }
2502
2503   case ARM::LDR_POST_REG:
2504   case ARM::LDRB_POST_REG:
2505   case ARM::LDRH_POST: {
2506     unsigned Rt = MI->getOperand(0).getReg();
2507     unsigned Rm = MI->getOperand(3).getReg();
2508     return (Rt == Rm) ? 3 : 2;
2509   }
2510
2511   case ARM::LDR_PRE_IMM:
2512   case ARM::LDRB_PRE_IMM:
2513   case ARM::LDR_POST_IMM:
2514   case ARM::LDRB_POST_IMM:
2515   case ARM::STRB_POST_IMM:
2516   case ARM::STRB_POST_REG:
2517   case ARM::STRB_PRE_IMM:
2518   case ARM::STRH_POST:
2519   case ARM::STR_POST_IMM:
2520   case ARM::STR_POST_REG:
2521   case ARM::STR_PRE_IMM:
2522     return 2;
2523
2524   case ARM::LDRSB_PRE:
2525   case ARM::LDRSH_PRE: {
2526     unsigned Rm = MI->getOperand(3).getReg();
2527     if (Rm == 0)
2528       return 3;
2529     unsigned Rt = MI->getOperand(0).getReg();
2530     if (Rt == Rm)
2531       return 4;
2532     unsigned ShOpVal = MI->getOperand(4).getImm();
2533     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2534     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2535     if (!isSub &&
2536         (ShImm == 0 ||
2537          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2538           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2539       return 3;
2540     return 4;
2541   }
2542
2543   case ARM::LDRD: {
2544     unsigned Rt = MI->getOperand(0).getReg();
2545     unsigned Rn = MI->getOperand(2).getReg();
2546     unsigned Rm = MI->getOperand(3).getReg();
2547     if (Rm)
2548       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2549     return (Rt == Rn) ? 3 : 2;
2550   }
2551
2552   case ARM::STRD: {
2553     unsigned Rm = MI->getOperand(3).getReg();
2554     if (Rm)
2555       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2556     return 2;
2557   }
2558
2559   case ARM::LDRD_POST:
2560   case ARM::t2LDRD_POST:
2561     return 3;
2562
2563   case ARM::STRD_POST:
2564   case ARM::t2STRD_POST:
2565     return 4;
2566
2567   case ARM::LDRD_PRE: {
2568     unsigned Rt = MI->getOperand(0).getReg();
2569     unsigned Rn = MI->getOperand(3).getReg();
2570     unsigned Rm = MI->getOperand(4).getReg();
2571     if (Rm)
2572       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2573     return (Rt == Rn) ? 4 : 3;
2574   }
2575
2576   case ARM::t2LDRD_PRE: {
2577     unsigned Rt = MI->getOperand(0).getReg();
2578     unsigned Rn = MI->getOperand(3).getReg();
2579     return (Rt == Rn) ? 4 : 3;
2580   }
2581
2582   case ARM::STRD_PRE: {
2583     unsigned Rm = MI->getOperand(4).getReg();
2584     if (Rm)
2585       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2586     return 3;
2587   }
2588
2589   case ARM::t2STRD_PRE:
2590     return 3;
2591
2592   case ARM::t2LDR_POST:
2593   case ARM::t2LDRB_POST:
2594   case ARM::t2LDRB_PRE:
2595   case ARM::t2LDRSBi12:
2596   case ARM::t2LDRSBi8:
2597   case ARM::t2LDRSBpci:
2598   case ARM::t2LDRSBs:
2599   case ARM::t2LDRH_POST:
2600   case ARM::t2LDRH_PRE:
2601   case ARM::t2LDRSBT:
2602   case ARM::t2LDRSB_POST:
2603   case ARM::t2LDRSB_PRE:
2604   case ARM::t2LDRSH_POST:
2605   case ARM::t2LDRSH_PRE:
2606   case ARM::t2LDRSHi12:
2607   case ARM::t2LDRSHi8:
2608   case ARM::t2LDRSHpci:
2609   case ARM::t2LDRSHs:
2610     return 2;
2611
2612   case ARM::t2LDRDi8: {
2613     unsigned Rt = MI->getOperand(0).getReg();
2614     unsigned Rn = MI->getOperand(2).getReg();
2615     return (Rt == Rn) ? 3 : 2;
2616   }
2617
2618   case ARM::t2STRB_POST:
2619   case ARM::t2STRB_PRE:
2620   case ARM::t2STRBs:
2621   case ARM::t2STRDi8:
2622   case ARM::t2STRH_POST:
2623   case ARM::t2STRH_PRE:
2624   case ARM::t2STRHs:
2625   case ARM::t2STR_POST:
2626   case ARM::t2STR_PRE:
2627   case ARM::t2STRs:
2628     return 2;
2629   }
2630 }
2631
2632 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2633 // can't be easily determined return 0 (missing MachineMemOperand).
2634 //
2635 // FIXME: The current MachineInstr design does not support relying on machine
2636 // mem operands to determine the width of a memory access. Instead, we expect
2637 // the target to provide this information based on the instruction opcode and
2638 // operands. However, using MachineMemOperand is a the best solution now for
2639 // two reasons:
2640 //
2641 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2642 // operands. This is much more dangerous than using the MachineMemOperand
2643 // sizes because CodeGen passes can insert/remove optional machine operands. In
2644 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2645 // postRA passes as well.
2646 //
2647 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2648 // machine model that calls this should handle the unknown (zero size) case.
2649 //
2650 // Long term, we should require a target hook that verifies MachineMemOperand
2651 // sizes during MC lowering. That target hook should be local to MC lowering
2652 // because we can't ensure that it is aware of other MI forms. Doing this will
2653 // ensure that MachineMemOperands are correctly propagated through all passes.
2654 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2655   unsigned Size = 0;
2656   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2657          E = MI->memoperands_end(); I != E; ++I) {
2658     Size += (*I)->getSize();
2659   }
2660   return Size / 4;
2661 }
2662
2663 unsigned
2664 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2665                                  const MachineInstr *MI) const {
2666   if (!ItinData || ItinData->isEmpty())
2667     return 1;
2668
2669   const MCInstrDesc &Desc = MI->getDesc();
2670   unsigned Class = Desc.getSchedClass();
2671   int ItinUOps = ItinData->getNumMicroOps(Class);
2672   if (ItinUOps >= 0) {
2673     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2674       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2675
2676     return ItinUOps;
2677   }
2678
2679   unsigned Opc = MI->getOpcode();
2680   switch (Opc) {
2681   default:
2682     llvm_unreachable("Unexpected multi-uops instruction!");
2683   case ARM::VLDMQIA:
2684   case ARM::VSTMQIA:
2685     return 2;
2686
2687   // The number of uOps for load / store multiple are determined by the number
2688   // registers.
2689   //
2690   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2691   // same cycle. The scheduling for the first load / store must be done
2692   // separately by assuming the address is not 64-bit aligned.
2693   //
2694   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2695   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2696   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2697   case ARM::VLDMDIA:
2698   case ARM::VLDMDIA_UPD:
2699   case ARM::VLDMDDB_UPD:
2700   case ARM::VLDMSIA:
2701   case ARM::VLDMSIA_UPD:
2702   case ARM::VLDMSDB_UPD:
2703   case ARM::VSTMDIA:
2704   case ARM::VSTMDIA_UPD:
2705   case ARM::VSTMDDB_UPD:
2706   case ARM::VSTMSIA:
2707   case ARM::VSTMSIA_UPD:
2708   case ARM::VSTMSDB_UPD: {
2709     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2710     return (NumRegs / 2) + (NumRegs % 2) + 1;
2711   }
2712
2713   case ARM::LDMIA_RET:
2714   case ARM::LDMIA:
2715   case ARM::LDMDA:
2716   case ARM::LDMDB:
2717   case ARM::LDMIB:
2718   case ARM::LDMIA_UPD:
2719   case ARM::LDMDA_UPD:
2720   case ARM::LDMDB_UPD:
2721   case ARM::LDMIB_UPD:
2722   case ARM::STMIA:
2723   case ARM::STMDA:
2724   case ARM::STMDB:
2725   case ARM::STMIB:
2726   case ARM::STMIA_UPD:
2727   case ARM::STMDA_UPD:
2728   case ARM::STMDB_UPD:
2729   case ARM::STMIB_UPD:
2730   case ARM::tLDMIA:
2731   case ARM::tLDMIA_UPD:
2732   case ARM::tSTMIA_UPD:
2733   case ARM::tPOP_RET:
2734   case ARM::tPOP:
2735   case ARM::tPUSH:
2736   case ARM::t2LDMIA_RET:
2737   case ARM::t2LDMIA:
2738   case ARM::t2LDMDB:
2739   case ARM::t2LDMIA_UPD:
2740   case ARM::t2LDMDB_UPD:
2741   case ARM::t2STMIA:
2742   case ARM::t2STMDB:
2743   case ARM::t2STMIA_UPD:
2744   case ARM::t2STMDB_UPD: {
2745     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2746     if (Subtarget.isSwift()) {
2747       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2748       switch (Opc) {
2749       default: break;
2750       case ARM::VLDMDIA_UPD:
2751       case ARM::VLDMDDB_UPD:
2752       case ARM::VLDMSIA_UPD:
2753       case ARM::VLDMSDB_UPD:
2754       case ARM::VSTMDIA_UPD:
2755       case ARM::VSTMDDB_UPD:
2756       case ARM::VSTMSIA_UPD:
2757       case ARM::VSTMSDB_UPD:
2758       case ARM::LDMIA_UPD:
2759       case ARM::LDMDA_UPD:
2760       case ARM::LDMDB_UPD:
2761       case ARM::LDMIB_UPD:
2762       case ARM::STMIA_UPD:
2763       case ARM::STMDA_UPD:
2764       case ARM::STMDB_UPD:
2765       case ARM::STMIB_UPD:
2766       case ARM::tLDMIA_UPD:
2767       case ARM::tSTMIA_UPD:
2768       case ARM::t2LDMIA_UPD:
2769       case ARM::t2LDMDB_UPD:
2770       case ARM::t2STMIA_UPD:
2771       case ARM::t2STMDB_UPD:
2772         ++UOps; // One for base register writeback.
2773         break;
2774       case ARM::LDMIA_RET:
2775       case ARM::tPOP_RET:
2776       case ARM::t2LDMIA_RET:
2777         UOps += 2; // One for base reg wb, one for write to pc.
2778         break;
2779       }
2780       return UOps;
2781     } else if (Subtarget.isCortexA8()) {
2782       if (NumRegs < 4)
2783         return 2;
2784       // 4 registers would be issued: 2, 2.
2785       // 5 registers would be issued: 2, 2, 1.
2786       int A8UOps = (NumRegs / 2);
2787       if (NumRegs % 2)
2788         ++A8UOps;
2789       return A8UOps;
2790     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2791       int A9UOps = (NumRegs / 2);
2792       // If there are odd number of registers or if it's not 64-bit aligned,
2793       // then it takes an extra AGU (Address Generation Unit) cycle.
2794       if ((NumRegs % 2) ||
2795           !MI->hasOneMemOperand() ||
2796           (*MI->memoperands_begin())->getAlignment() < 8)
2797         ++A9UOps;
2798       return A9UOps;
2799     } else {
2800       // Assume the worst.
2801       return NumRegs;
2802     }
2803   }
2804   }
2805 }
2806
2807 int
2808 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2809                                   const MCInstrDesc &DefMCID,
2810                                   unsigned DefClass,
2811                                   unsigned DefIdx, unsigned DefAlign) const {
2812   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2813   if (RegNo <= 0)
2814     // Def is the address writeback.
2815     return ItinData->getOperandCycle(DefClass, DefIdx);
2816
2817   int DefCycle;
2818   if (Subtarget.isCortexA8()) {
2819     // (regno / 2) + (regno % 2) + 1
2820     DefCycle = RegNo / 2 + 1;
2821     if (RegNo % 2)
2822       ++DefCycle;
2823   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2824     DefCycle = RegNo;
2825     bool isSLoad = false;
2826
2827     switch (DefMCID.getOpcode()) {
2828     default: break;
2829     case ARM::VLDMSIA:
2830     case ARM::VLDMSIA_UPD:
2831     case ARM::VLDMSDB_UPD:
2832       isSLoad = true;
2833       break;
2834     }
2835
2836     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2837     // then it takes an extra cycle.
2838     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2839       ++DefCycle;
2840   } else {
2841     // Assume the worst.
2842     DefCycle = RegNo + 2;
2843   }
2844
2845   return DefCycle;
2846 }
2847
2848 int
2849 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2850                                  const MCInstrDesc &DefMCID,
2851                                  unsigned DefClass,
2852                                  unsigned DefIdx, unsigned DefAlign) const {
2853   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2854   if (RegNo <= 0)
2855     // Def is the address writeback.
2856     return ItinData->getOperandCycle(DefClass, DefIdx);
2857
2858   int DefCycle;
2859   if (Subtarget.isCortexA8()) {
2860     // 4 registers would be issued: 1, 2, 1.
2861     // 5 registers would be issued: 1, 2, 2.
2862     DefCycle = RegNo / 2;
2863     if (DefCycle < 1)
2864       DefCycle = 1;
2865     // Result latency is issue cycle + 2: E2.
2866     DefCycle += 2;
2867   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2868     DefCycle = (RegNo / 2);
2869     // If there are odd number of registers or if it's not 64-bit aligned,
2870     // then it takes an extra AGU (Address Generation Unit) cycle.
2871     if ((RegNo % 2) || DefAlign < 8)
2872       ++DefCycle;
2873     // Result latency is AGU cycles + 2.
2874     DefCycle += 2;
2875   } else {
2876     // Assume the worst.
2877     DefCycle = RegNo + 2;
2878   }
2879
2880   return DefCycle;
2881 }
2882
2883 int
2884 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
2885                                   const MCInstrDesc &UseMCID,
2886                                   unsigned UseClass,
2887                                   unsigned UseIdx, unsigned UseAlign) const {
2888   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2889   if (RegNo <= 0)
2890     return ItinData->getOperandCycle(UseClass, UseIdx);
2891
2892   int UseCycle;
2893   if (Subtarget.isCortexA8()) {
2894     // (regno / 2) + (regno % 2) + 1
2895     UseCycle = RegNo / 2 + 1;
2896     if (RegNo % 2)
2897       ++UseCycle;
2898   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2899     UseCycle = RegNo;
2900     bool isSStore = false;
2901
2902     switch (UseMCID.getOpcode()) {
2903     default: break;
2904     case ARM::VSTMSIA:
2905     case ARM::VSTMSIA_UPD:
2906     case ARM::VSTMSDB_UPD:
2907       isSStore = true;
2908       break;
2909     }
2910
2911     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2912     // then it takes an extra cycle.
2913     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
2914       ++UseCycle;
2915   } else {
2916     // Assume the worst.
2917     UseCycle = RegNo + 2;
2918   }
2919
2920   return UseCycle;
2921 }
2922
2923 int
2924 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
2925                                  const MCInstrDesc &UseMCID,
2926                                  unsigned UseClass,
2927                                  unsigned UseIdx, unsigned UseAlign) const {
2928   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2929   if (RegNo <= 0)
2930     return ItinData->getOperandCycle(UseClass, UseIdx);
2931
2932   int UseCycle;
2933   if (Subtarget.isCortexA8()) {
2934     UseCycle = RegNo / 2;
2935     if (UseCycle < 2)
2936       UseCycle = 2;
2937     // Read in E3.
2938     UseCycle += 2;
2939   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2940     UseCycle = (RegNo / 2);
2941     // If there are odd number of registers or if it's not 64-bit aligned,
2942     // then it takes an extra AGU (Address Generation Unit) cycle.
2943     if ((RegNo % 2) || UseAlign < 8)
2944       ++UseCycle;
2945   } else {
2946     // Assume the worst.
2947     UseCycle = 1;
2948   }
2949   return UseCycle;
2950 }
2951
2952 int
2953 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2954                                     const MCInstrDesc &DefMCID,
2955                                     unsigned DefIdx, unsigned DefAlign,
2956                                     const MCInstrDesc &UseMCID,
2957                                     unsigned UseIdx, unsigned UseAlign) const {
2958   unsigned DefClass = DefMCID.getSchedClass();
2959   unsigned UseClass = UseMCID.getSchedClass();
2960
2961   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
2962     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
2963
2964   // This may be a def / use of a variable_ops instruction, the operand
2965   // latency might be determinable dynamically. Let the target try to
2966   // figure it out.
2967   int DefCycle = -1;
2968   bool LdmBypass = false;
2969   switch (DefMCID.getOpcode()) {
2970   default:
2971     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2972     break;
2973
2974   case ARM::VLDMDIA:
2975   case ARM::VLDMDIA_UPD:
2976   case ARM::VLDMDDB_UPD:
2977   case ARM::VLDMSIA:
2978   case ARM::VLDMSIA_UPD:
2979   case ARM::VLDMSDB_UPD:
2980     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2981     break;
2982
2983   case ARM::LDMIA_RET:
2984   case ARM::LDMIA:
2985   case ARM::LDMDA:
2986   case ARM::LDMDB:
2987   case ARM::LDMIB:
2988   case ARM::LDMIA_UPD:
2989   case ARM::LDMDA_UPD:
2990   case ARM::LDMDB_UPD:
2991   case ARM::LDMIB_UPD:
2992   case ARM::tLDMIA:
2993   case ARM::tLDMIA_UPD:
2994   case ARM::tPUSH:
2995   case ARM::t2LDMIA_RET:
2996   case ARM::t2LDMIA:
2997   case ARM::t2LDMDB:
2998   case ARM::t2LDMIA_UPD:
2999   case ARM::t2LDMDB_UPD:
3000     LdmBypass = 1;
3001     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3002     break;
3003   }
3004
3005   if (DefCycle == -1)
3006     // We can't seem to determine the result latency of the def, assume it's 2.
3007     DefCycle = 2;
3008
3009   int UseCycle = -1;
3010   switch (UseMCID.getOpcode()) {
3011   default:
3012     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3013     break;
3014
3015   case ARM::VSTMDIA:
3016   case ARM::VSTMDIA_UPD:
3017   case ARM::VSTMDDB_UPD:
3018   case ARM::VSTMSIA:
3019   case ARM::VSTMSIA_UPD:
3020   case ARM::VSTMSDB_UPD:
3021     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3022     break;
3023
3024   case ARM::STMIA:
3025   case ARM::STMDA:
3026   case ARM::STMDB:
3027   case ARM::STMIB:
3028   case ARM::STMIA_UPD:
3029   case ARM::STMDA_UPD:
3030   case ARM::STMDB_UPD:
3031   case ARM::STMIB_UPD:
3032   case ARM::tSTMIA_UPD:
3033   case ARM::tPOP_RET:
3034   case ARM::tPOP:
3035   case ARM::t2STMIA:
3036   case ARM::t2STMDB:
3037   case ARM::t2STMIA_UPD:
3038   case ARM::t2STMDB_UPD:
3039     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3040     break;
3041   }
3042
3043   if (UseCycle == -1)
3044     // Assume it's read in the first stage.
3045     UseCycle = 1;
3046
3047   UseCycle = DefCycle - UseCycle + 1;
3048   if (UseCycle > 0) {
3049     if (LdmBypass) {
3050       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3051       // first def operand.
3052       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3053                                           UseClass, UseIdx))
3054         --UseCycle;
3055     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3056                                                UseClass, UseIdx)) {
3057       --UseCycle;
3058     }
3059   }
3060
3061   return UseCycle;
3062 }
3063
3064 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3065                                            const MachineInstr *MI, unsigned Reg,
3066                                            unsigned &DefIdx, unsigned &Dist) {
3067   Dist = 0;
3068
3069   MachineBasicBlock::const_iterator I = MI; ++I;
3070   MachineBasicBlock::const_instr_iterator II =
3071     llvm::prior(I.getInstrIterator());
3072   assert(II->isInsideBundle() && "Empty bundle?");
3073
3074   int Idx = -1;
3075   while (II->isInsideBundle()) {
3076     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3077     if (Idx != -1)
3078       break;
3079     --II;
3080     ++Dist;
3081   }
3082
3083   assert(Idx != -1 && "Cannot find bundled definition!");
3084   DefIdx = Idx;
3085   return II;
3086 }
3087
3088 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3089                                            const MachineInstr *MI, unsigned Reg,
3090                                            unsigned &UseIdx, unsigned &Dist) {
3091   Dist = 0;
3092
3093   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3094   assert(II->isInsideBundle() && "Empty bundle?");
3095   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3096
3097   // FIXME: This doesn't properly handle multiple uses.
3098   int Idx = -1;
3099   while (II != E && II->isInsideBundle()) {
3100     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3101     if (Idx != -1)
3102       break;
3103     if (II->getOpcode() != ARM::t2IT)
3104       ++Dist;
3105     ++II;
3106   }
3107
3108   if (Idx == -1) {
3109     Dist = 0;
3110     return 0;
3111   }
3112
3113   UseIdx = Idx;
3114   return II;
3115 }
3116
3117 /// Return the number of cycles to add to (or subtract from) the static
3118 /// itinerary based on the def opcode and alignment. The caller will ensure that
3119 /// adjusted latency is at least one cycle.
3120 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3121                             const MachineInstr *DefMI,
3122                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3123   int Adjust = 0;
3124   if (Subtarget.isCortexA8() || Subtarget.isLikeA9()) {
3125     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3126     // variants are one cycle cheaper.
3127     switch (DefMCID->getOpcode()) {
3128     default: break;
3129     case ARM::LDRrs:
3130     case ARM::LDRBrs: {
3131       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3132       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3133       if (ShImm == 0 ||
3134           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3135         --Adjust;
3136       break;
3137     }
3138     case ARM::t2LDRs:
3139     case ARM::t2LDRBs:
3140     case ARM::t2LDRHs:
3141     case ARM::t2LDRSHs: {
3142       // Thumb2 mode: lsl only.
3143       unsigned ShAmt = DefMI->getOperand(3).getImm();
3144       if (ShAmt == 0 || ShAmt == 2)
3145         --Adjust;
3146       break;
3147     }
3148     }
3149   } else if (Subtarget.isSwift()) {
3150     // FIXME: Properly handle all of the latency adjustments for address
3151     // writeback.
3152     switch (DefMCID->getOpcode()) {
3153     default: break;
3154     case ARM::LDRrs:
3155     case ARM::LDRBrs: {
3156       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3157       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3158       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3159       if (!isSub &&
3160           (ShImm == 0 ||
3161            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3162             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3163         Adjust -= 2;
3164       else if (!isSub &&
3165                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3166         --Adjust;
3167       break;
3168     }
3169     case ARM::t2LDRs:
3170     case ARM::t2LDRBs:
3171     case ARM::t2LDRHs:
3172     case ARM::t2LDRSHs: {
3173       // Thumb2 mode: lsl only.
3174       unsigned ShAmt = DefMI->getOperand(3).getImm();
3175       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3176         Adjust -= 2;
3177       break;
3178     }
3179     }
3180   }
3181
3182   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3183     switch (DefMCID->getOpcode()) {
3184     default: break;
3185     case ARM::VLD1q8:
3186     case ARM::VLD1q16:
3187     case ARM::VLD1q32:
3188     case ARM::VLD1q64:
3189     case ARM::VLD1q8wb_fixed:
3190     case ARM::VLD1q16wb_fixed:
3191     case ARM::VLD1q32wb_fixed:
3192     case ARM::VLD1q64wb_fixed:
3193     case ARM::VLD1q8wb_register:
3194     case ARM::VLD1q16wb_register:
3195     case ARM::VLD1q32wb_register:
3196     case ARM::VLD1q64wb_register:
3197     case ARM::VLD2d8:
3198     case ARM::VLD2d16:
3199     case ARM::VLD2d32:
3200     case ARM::VLD2q8:
3201     case ARM::VLD2q16:
3202     case ARM::VLD2q32:
3203     case ARM::VLD2d8wb_fixed:
3204     case ARM::VLD2d16wb_fixed:
3205     case ARM::VLD2d32wb_fixed:
3206     case ARM::VLD2q8wb_fixed:
3207     case ARM::VLD2q16wb_fixed:
3208     case ARM::VLD2q32wb_fixed:
3209     case ARM::VLD2d8wb_register:
3210     case ARM::VLD2d16wb_register:
3211     case ARM::VLD2d32wb_register:
3212     case ARM::VLD2q8wb_register:
3213     case ARM::VLD2q16wb_register:
3214     case ARM::VLD2q32wb_register:
3215     case ARM::VLD3d8:
3216     case ARM::VLD3d16:
3217     case ARM::VLD3d32:
3218     case ARM::VLD1d64T:
3219     case ARM::VLD3d8_UPD:
3220     case ARM::VLD3d16_UPD:
3221     case ARM::VLD3d32_UPD:
3222     case ARM::VLD1d64Twb_fixed:
3223     case ARM::VLD1d64Twb_register:
3224     case ARM::VLD3q8_UPD:
3225     case ARM::VLD3q16_UPD:
3226     case ARM::VLD3q32_UPD:
3227     case ARM::VLD4d8:
3228     case ARM::VLD4d16:
3229     case ARM::VLD4d32:
3230     case ARM::VLD1d64Q:
3231     case ARM::VLD4d8_UPD:
3232     case ARM::VLD4d16_UPD:
3233     case ARM::VLD4d32_UPD:
3234     case ARM::VLD1d64Qwb_fixed:
3235     case ARM::VLD1d64Qwb_register:
3236     case ARM::VLD4q8_UPD:
3237     case ARM::VLD4q16_UPD:
3238     case ARM::VLD4q32_UPD:
3239     case ARM::VLD1DUPq8:
3240     case ARM::VLD1DUPq16:
3241     case ARM::VLD1DUPq32:
3242     case ARM::VLD1DUPq8wb_fixed:
3243     case ARM::VLD1DUPq16wb_fixed:
3244     case ARM::VLD1DUPq32wb_fixed:
3245     case ARM::VLD1DUPq8wb_register:
3246     case ARM::VLD1DUPq16wb_register:
3247     case ARM::VLD1DUPq32wb_register:
3248     case ARM::VLD2DUPd8:
3249     case ARM::VLD2DUPd16:
3250     case ARM::VLD2DUPd32:
3251     case ARM::VLD2DUPd8wb_fixed:
3252     case ARM::VLD2DUPd16wb_fixed:
3253     case ARM::VLD2DUPd32wb_fixed:
3254     case ARM::VLD2DUPd8wb_register:
3255     case ARM::VLD2DUPd16wb_register:
3256     case ARM::VLD2DUPd32wb_register:
3257     case ARM::VLD4DUPd8:
3258     case ARM::VLD4DUPd16:
3259     case ARM::VLD4DUPd32:
3260     case ARM::VLD4DUPd8_UPD:
3261     case ARM::VLD4DUPd16_UPD:
3262     case ARM::VLD4DUPd32_UPD:
3263     case ARM::VLD1LNd8:
3264     case ARM::VLD1LNd16:
3265     case ARM::VLD1LNd32:
3266     case ARM::VLD1LNd8_UPD:
3267     case ARM::VLD1LNd16_UPD:
3268     case ARM::VLD1LNd32_UPD:
3269     case ARM::VLD2LNd8:
3270     case ARM::VLD2LNd16:
3271     case ARM::VLD2LNd32:
3272     case ARM::VLD2LNq16:
3273     case ARM::VLD2LNq32:
3274     case ARM::VLD2LNd8_UPD:
3275     case ARM::VLD2LNd16_UPD:
3276     case ARM::VLD2LNd32_UPD:
3277     case ARM::VLD2LNq16_UPD:
3278     case ARM::VLD2LNq32_UPD:
3279     case ARM::VLD4LNd8:
3280     case ARM::VLD4LNd16:
3281     case ARM::VLD4LNd32:
3282     case ARM::VLD4LNq16:
3283     case ARM::VLD4LNq32:
3284     case ARM::VLD4LNd8_UPD:
3285     case ARM::VLD4LNd16_UPD:
3286     case ARM::VLD4LNd32_UPD:
3287     case ARM::VLD4LNq16_UPD:
3288     case ARM::VLD4LNq32_UPD:
3289       // If the address is not 64-bit aligned, the latencies of these
3290       // instructions increases by one.
3291       ++Adjust;
3292       break;
3293     }
3294   }
3295   return Adjust;
3296 }
3297
3298
3299
3300 int
3301 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3302                                     const MachineInstr *DefMI, unsigned DefIdx,
3303                                     const MachineInstr *UseMI,
3304                                     unsigned UseIdx) const {
3305   // No operand latency. The caller may fall back to getInstrLatency.
3306   if (!ItinData || ItinData->isEmpty())
3307     return -1;
3308
3309   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3310   unsigned Reg = DefMO.getReg();
3311   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3312   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3313
3314   unsigned DefAdj = 0;
3315   if (DefMI->isBundle()) {
3316     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3317     DefMCID = &DefMI->getDesc();
3318   }
3319   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3320       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3321     return 1;
3322   }
3323
3324   unsigned UseAdj = 0;
3325   if (UseMI->isBundle()) {
3326     unsigned NewUseIdx;
3327     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3328                                                    Reg, NewUseIdx, UseAdj);
3329     if (!NewUseMI)
3330       return -1;
3331
3332     UseMI = NewUseMI;
3333     UseIdx = NewUseIdx;
3334     UseMCID = &UseMI->getDesc();
3335   }
3336
3337   if (Reg == ARM::CPSR) {
3338     if (DefMI->getOpcode() == ARM::FMSTAT) {
3339       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3340       return Subtarget.isLikeA9() ? 1 : 20;
3341     }
3342
3343     // CPSR set and branch can be paired in the same cycle.
3344     if (UseMI->isBranch())
3345       return 0;
3346
3347     // Otherwise it takes the instruction latency (generally one).
3348     unsigned Latency = getInstrLatency(ItinData, DefMI);
3349
3350     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3351     // its uses. Instructions which are otherwise scheduled between them may
3352     // incur a code size penalty (not able to use the CPSR setting 16-bit
3353     // instructions).
3354     if (Latency > 0 && Subtarget.isThumb2()) {
3355       const MachineFunction *MF = DefMI->getParent()->getParent();
3356       if (MF->getFunction()->getAttributes().
3357             hasAttribute(AttributeSet::FunctionIndex,
3358                          Attribute::OptimizeForSize))
3359         --Latency;
3360     }
3361     return Latency;
3362   }
3363
3364   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3365     return -1;
3366
3367   unsigned DefAlign = DefMI->hasOneMemOperand()
3368     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3369   unsigned UseAlign = UseMI->hasOneMemOperand()
3370     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3371
3372   // Get the itinerary's latency if possible, and handle variable_ops.
3373   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3374                                   *UseMCID, UseIdx, UseAlign);
3375   // Unable to find operand latency. The caller may resort to getInstrLatency.
3376   if (Latency < 0)
3377     return Latency;
3378
3379   // Adjust for IT block position.
3380   int Adj = DefAdj + UseAdj;
3381
3382   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3383   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3384   if (Adj >= 0 || (int)Latency > -Adj) {
3385     return Latency + Adj;
3386   }
3387   // Return the itinerary latency, which may be zero but not less than zero.
3388   return Latency;
3389 }
3390
3391 int
3392 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3393                                     SDNode *DefNode, unsigned DefIdx,
3394                                     SDNode *UseNode, unsigned UseIdx) const {
3395   if (!DefNode->isMachineOpcode())
3396     return 1;
3397
3398   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3399
3400   if (isZeroCost(DefMCID.Opcode))
3401     return 0;
3402
3403   if (!ItinData || ItinData->isEmpty())
3404     return DefMCID.mayLoad() ? 3 : 1;
3405
3406   if (!UseNode->isMachineOpcode()) {
3407     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3408     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3409       return Latency <= 2 ? 1 : Latency - 1;
3410     else
3411       return Latency <= 3 ? 1 : Latency - 2;
3412   }
3413
3414   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3415   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3416   unsigned DefAlign = !DefMN->memoperands_empty()
3417     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3418   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3419   unsigned UseAlign = !UseMN->memoperands_empty()
3420     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3421   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3422                                   UseMCID, UseIdx, UseAlign);
3423
3424   if (Latency > 1 &&
3425       (Subtarget.isCortexA8() || Subtarget.isLikeA9())) {
3426     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3427     // variants are one cycle cheaper.
3428     switch (DefMCID.getOpcode()) {
3429     default: break;
3430     case ARM::LDRrs:
3431     case ARM::LDRBrs: {
3432       unsigned ShOpVal =
3433         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3434       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3435       if (ShImm == 0 ||
3436           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3437         --Latency;
3438       break;
3439     }
3440     case ARM::t2LDRs:
3441     case ARM::t2LDRBs:
3442     case ARM::t2LDRHs:
3443     case ARM::t2LDRSHs: {
3444       // Thumb2 mode: lsl only.
3445       unsigned ShAmt =
3446         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3447       if (ShAmt == 0 || ShAmt == 2)
3448         --Latency;
3449       break;
3450     }
3451     }
3452   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3453     // FIXME: Properly handle all of the latency adjustments for address
3454     // writeback.
3455     switch (DefMCID.getOpcode()) {
3456     default: break;
3457     case ARM::LDRrs:
3458     case ARM::LDRBrs: {
3459       unsigned ShOpVal =
3460         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3461       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3462       if (ShImm == 0 ||
3463           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3464            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3465         Latency -= 2;
3466       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3467         --Latency;
3468       break;
3469     }
3470     case ARM::t2LDRs:
3471     case ARM::t2LDRBs:
3472     case ARM::t2LDRHs:
3473     case ARM::t2LDRSHs: {
3474       // Thumb2 mode: lsl 0-3 only.
3475       Latency -= 2;
3476       break;
3477     }
3478     }
3479   }
3480
3481   if (DefAlign < 8 && Subtarget.isLikeA9())
3482     switch (DefMCID.getOpcode()) {
3483     default: break;
3484     case ARM::VLD1q8:
3485     case ARM::VLD1q16:
3486     case ARM::VLD1q32:
3487     case ARM::VLD1q64:
3488     case ARM::VLD1q8wb_register:
3489     case ARM::VLD1q16wb_register:
3490     case ARM::VLD1q32wb_register:
3491     case ARM::VLD1q64wb_register:
3492     case ARM::VLD1q8wb_fixed:
3493     case ARM::VLD1q16wb_fixed:
3494     case ARM::VLD1q32wb_fixed:
3495     case ARM::VLD1q64wb_fixed:
3496     case ARM::VLD2d8:
3497     case ARM::VLD2d16:
3498     case ARM::VLD2d32:
3499     case ARM::VLD2q8Pseudo:
3500     case ARM::VLD2q16Pseudo:
3501     case ARM::VLD2q32Pseudo:
3502     case ARM::VLD2d8wb_fixed:
3503     case ARM::VLD2d16wb_fixed:
3504     case ARM::VLD2d32wb_fixed:
3505     case ARM::VLD2q8PseudoWB_fixed:
3506     case ARM::VLD2q16PseudoWB_fixed:
3507     case ARM::VLD2q32PseudoWB_fixed:
3508     case ARM::VLD2d8wb_register:
3509     case ARM::VLD2d16wb_register:
3510     case ARM::VLD2d32wb_register:
3511     case ARM::VLD2q8PseudoWB_register:
3512     case ARM::VLD2q16PseudoWB_register:
3513     case ARM::VLD2q32PseudoWB_register:
3514     case ARM::VLD3d8Pseudo:
3515     case ARM::VLD3d16Pseudo:
3516     case ARM::VLD3d32Pseudo:
3517     case ARM::VLD1d64TPseudo:
3518     case ARM::VLD3d8Pseudo_UPD:
3519     case ARM::VLD3d16Pseudo_UPD:
3520     case ARM::VLD3d32Pseudo_UPD:
3521     case ARM::VLD3q8Pseudo_UPD:
3522     case ARM::VLD3q16Pseudo_UPD:
3523     case ARM::VLD3q32Pseudo_UPD:
3524     case ARM::VLD3q8oddPseudo:
3525     case ARM::VLD3q16oddPseudo:
3526     case ARM::VLD3q32oddPseudo:
3527     case ARM::VLD3q8oddPseudo_UPD:
3528     case ARM::VLD3q16oddPseudo_UPD:
3529     case ARM::VLD3q32oddPseudo_UPD:
3530     case ARM::VLD4d8Pseudo:
3531     case ARM::VLD4d16Pseudo:
3532     case ARM::VLD4d32Pseudo:
3533     case ARM::VLD1d64QPseudo:
3534     case ARM::VLD4d8Pseudo_UPD:
3535     case ARM::VLD4d16Pseudo_UPD:
3536     case ARM::VLD4d32Pseudo_UPD:
3537     case ARM::VLD4q8Pseudo_UPD:
3538     case ARM::VLD4q16Pseudo_UPD:
3539     case ARM::VLD4q32Pseudo_UPD:
3540     case ARM::VLD4q8oddPseudo:
3541     case ARM::VLD4q16oddPseudo:
3542     case ARM::VLD4q32oddPseudo:
3543     case ARM::VLD4q8oddPseudo_UPD:
3544     case ARM::VLD4q16oddPseudo_UPD:
3545     case ARM::VLD4q32oddPseudo_UPD:
3546     case ARM::VLD1DUPq8:
3547     case ARM::VLD1DUPq16:
3548     case ARM::VLD1DUPq32:
3549     case ARM::VLD1DUPq8wb_fixed:
3550     case ARM::VLD1DUPq16wb_fixed:
3551     case ARM::VLD1DUPq32wb_fixed:
3552     case ARM::VLD1DUPq8wb_register:
3553     case ARM::VLD1DUPq16wb_register:
3554     case ARM::VLD1DUPq32wb_register:
3555     case ARM::VLD2DUPd8:
3556     case ARM::VLD2DUPd16:
3557     case ARM::VLD2DUPd32:
3558     case ARM::VLD2DUPd8wb_fixed:
3559     case ARM::VLD2DUPd16wb_fixed:
3560     case ARM::VLD2DUPd32wb_fixed:
3561     case ARM::VLD2DUPd8wb_register:
3562     case ARM::VLD2DUPd16wb_register:
3563     case ARM::VLD2DUPd32wb_register:
3564     case ARM::VLD4DUPd8Pseudo:
3565     case ARM::VLD4DUPd16Pseudo:
3566     case ARM::VLD4DUPd32Pseudo:
3567     case ARM::VLD4DUPd8Pseudo_UPD:
3568     case ARM::VLD4DUPd16Pseudo_UPD:
3569     case ARM::VLD4DUPd32Pseudo_UPD:
3570     case ARM::VLD1LNq8Pseudo:
3571     case ARM::VLD1LNq16Pseudo:
3572     case ARM::VLD1LNq32Pseudo:
3573     case ARM::VLD1LNq8Pseudo_UPD:
3574     case ARM::VLD1LNq16Pseudo_UPD:
3575     case ARM::VLD1LNq32Pseudo_UPD:
3576     case ARM::VLD2LNd8Pseudo:
3577     case ARM::VLD2LNd16Pseudo:
3578     case ARM::VLD2LNd32Pseudo:
3579     case ARM::VLD2LNq16Pseudo:
3580     case ARM::VLD2LNq32Pseudo:
3581     case ARM::VLD2LNd8Pseudo_UPD:
3582     case ARM::VLD2LNd16Pseudo_UPD:
3583     case ARM::VLD2LNd32Pseudo_UPD:
3584     case ARM::VLD2LNq16Pseudo_UPD:
3585     case ARM::VLD2LNq32Pseudo_UPD:
3586     case ARM::VLD4LNd8Pseudo:
3587     case ARM::VLD4LNd16Pseudo:
3588     case ARM::VLD4LNd32Pseudo:
3589     case ARM::VLD4LNq16Pseudo:
3590     case ARM::VLD4LNq32Pseudo:
3591     case ARM::VLD4LNd8Pseudo_UPD:
3592     case ARM::VLD4LNd16Pseudo_UPD:
3593     case ARM::VLD4LNd32Pseudo_UPD:
3594     case ARM::VLD4LNq16Pseudo_UPD:
3595     case ARM::VLD4LNq32Pseudo_UPD:
3596       // If the address is not 64-bit aligned, the latencies of these
3597       // instructions increases by one.
3598       ++Latency;
3599       break;
3600     }
3601
3602   return Latency;
3603 }
3604
3605 unsigned ARMBaseInstrInfo::getPredicationCost(const MachineInstr *MI) const {
3606    if (MI->isCopyLike() || MI->isInsertSubreg() ||
3607       MI->isRegSequence() || MI->isImplicitDef())
3608     return 0;
3609
3610   if (MI->isBundle())
3611     return 0;
3612
3613   const MCInstrDesc &MCID = MI->getDesc();
3614
3615   if (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)) {
3616     // When predicated, CPSR is an additional source operand for CPSR updating
3617     // instructions, this apparently increases their latencies.
3618     return 1;
3619   }
3620   return 0;
3621 }
3622
3623 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3624                                            const MachineInstr *MI,
3625                                            unsigned *PredCost) const {
3626   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3627       MI->isRegSequence() || MI->isImplicitDef())
3628     return 1;
3629
3630   // An instruction scheduler typically runs on unbundled instructions, however
3631   // other passes may query the latency of a bundled instruction.
3632   if (MI->isBundle()) {
3633     unsigned Latency = 0;
3634     MachineBasicBlock::const_instr_iterator I = MI;
3635     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3636     while (++I != E && I->isInsideBundle()) {
3637       if (I->getOpcode() != ARM::t2IT)
3638         Latency += getInstrLatency(ItinData, I, PredCost);
3639     }
3640     return Latency;
3641   }
3642
3643   const MCInstrDesc &MCID = MI->getDesc();
3644   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3645     // When predicated, CPSR is an additional source operand for CPSR updating
3646     // instructions, this apparently increases their latencies.
3647     *PredCost = 1;
3648   }
3649   // Be sure to call getStageLatency for an empty itinerary in case it has a
3650   // valid MinLatency property.
3651   if (!ItinData)
3652     return MI->mayLoad() ? 3 : 1;
3653
3654   unsigned Class = MCID.getSchedClass();
3655
3656   // For instructions with variable uops, use uops as latency.
3657   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3658     return getNumMicroOps(ItinData, MI);
3659
3660   // For the common case, fall back on the itinerary's latency.
3661   unsigned Latency = ItinData->getStageLatency(Class);
3662
3663   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3664   unsigned DefAlign = MI->hasOneMemOperand()
3665     ? (*MI->memoperands_begin())->getAlignment() : 0;
3666   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3667   if (Adj >= 0 || (int)Latency > -Adj) {
3668     return Latency + Adj;
3669   }
3670   return Latency;
3671 }
3672
3673 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3674                                       SDNode *Node) const {
3675   if (!Node->isMachineOpcode())
3676     return 1;
3677
3678   if (!ItinData || ItinData->isEmpty())
3679     return 1;
3680
3681   unsigned Opcode = Node->getMachineOpcode();
3682   switch (Opcode) {
3683   default:
3684     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3685   case ARM::VLDMQIA:
3686   case ARM::VSTMQIA:
3687     return 2;
3688   }
3689 }
3690
3691 bool ARMBaseInstrInfo::
3692 hasHighOperandLatency(const InstrItineraryData *ItinData,
3693                       const MachineRegisterInfo *MRI,
3694                       const MachineInstr *DefMI, unsigned DefIdx,
3695                       const MachineInstr *UseMI, unsigned UseIdx) const {
3696   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3697   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3698   if (Subtarget.isCortexA8() &&
3699       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3700     // CortexA8 VFP instructions are not pipelined.
3701     return true;
3702
3703   // Hoist VFP / NEON instructions with 4 or higher latency.
3704   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
3705   if (Latency < 0)
3706     Latency = getInstrLatency(ItinData, DefMI);
3707   if (Latency <= 3)
3708     return false;
3709   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3710          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3711 }
3712
3713 bool ARMBaseInstrInfo::
3714 hasLowDefLatency(const InstrItineraryData *ItinData,
3715                  const MachineInstr *DefMI, unsigned DefIdx) const {
3716   if (!ItinData || ItinData->isEmpty())
3717     return false;
3718
3719   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3720   if (DDomain == ARMII::DomainGeneral) {
3721     unsigned DefClass = DefMI->getDesc().getSchedClass();
3722     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3723     return (DefCycle != -1 && DefCycle <= 2);
3724   }
3725   return false;
3726 }
3727
3728 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3729                                          StringRef &ErrInfo) const {
3730   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3731     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3732     return false;
3733   }
3734   return true;
3735 }
3736
3737 bool
3738 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3739                                      unsigned &AddSubOpc,
3740                                      bool &NegAcc, bool &HasLane) const {
3741   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3742   if (I == MLxEntryMap.end())
3743     return false;
3744
3745   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3746   MulOpc = Entry.MulOpc;
3747   AddSubOpc = Entry.AddSubOpc;
3748   NegAcc = Entry.NegAcc;
3749   HasLane = Entry.HasLane;
3750   return true;
3751 }
3752
3753 //===----------------------------------------------------------------------===//
3754 // Execution domains.
3755 //===----------------------------------------------------------------------===//
3756 //
3757 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3758 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3759 // but they can be changed to vorr equivalents that are executed by the NEON
3760 // pipeline.
3761 //
3762 // We use the following execution domain numbering:
3763 //
3764 enum ARMExeDomain {
3765   ExeGeneric = 0,
3766   ExeVFP = 1,
3767   ExeNEON = 2
3768 };
3769 //
3770 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3771 //
3772 std::pair<uint16_t, uint16_t>
3773 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3774   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3775   // if they are not predicated.
3776   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3777     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3778
3779   // CortexA9 is particularly picky about mixing the two and wants these
3780   // converted.
3781   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
3782       (MI->getOpcode() == ARM::VMOVRS ||
3783        MI->getOpcode() == ARM::VMOVSR ||
3784        MI->getOpcode() == ARM::VMOVS))
3785     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3786
3787   // No other instructions can be swizzled, so just determine their domain.
3788   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3789
3790   if (Domain & ARMII::DomainNEON)
3791     return std::make_pair(ExeNEON, 0);
3792
3793   // Certain instructions can go either way on Cortex-A8.
3794   // Treat them as NEON instructions.
3795   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3796     return std::make_pair(ExeNEON, 0);
3797
3798   if (Domain & ARMII::DomainVFP)
3799     return std::make_pair(ExeVFP, 0);
3800
3801   return std::make_pair(ExeGeneric, 0);
3802 }
3803
3804 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
3805                                             unsigned SReg, unsigned &Lane) {
3806   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
3807   Lane = 0;
3808
3809   if (DReg != ARM::NoRegister)
3810    return DReg;
3811
3812   Lane = 1;
3813   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
3814
3815   assert(DReg && "S-register with no D super-register?");
3816   return DReg;
3817 }
3818
3819 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
3820 /// set ImplicitSReg to a register number that must be marked as implicit-use or
3821 /// zero if no register needs to be defined as implicit-use.
3822 ///
3823 /// If the function cannot determine if an SPR should be marked implicit use or
3824 /// not, it returns false.
3825 ///
3826 /// This function handles cases where an instruction is being modified from taking
3827 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
3828 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
3829 /// lane of the DPR).
3830 ///
3831 /// If the other SPR is defined, an implicit-use of it should be added. Else,
3832 /// (including the case where the DPR itself is defined), it should not.
3833 ///
3834 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
3835                                        MachineInstr *MI,
3836                                        unsigned DReg, unsigned Lane,
3837                                        unsigned &ImplicitSReg) {
3838   // If the DPR is defined or used already, the other SPR lane will be chained
3839   // correctly, so there is nothing to be done.
3840   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
3841     ImplicitSReg = 0;
3842     return true;
3843   }
3844
3845   // Otherwise we need to go searching to see if the SPR is set explicitly.
3846   ImplicitSReg = TRI->getSubReg(DReg,
3847                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
3848   MachineBasicBlock::LivenessQueryResult LQR =
3849     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
3850
3851   if (LQR == MachineBasicBlock::LQR_Live)
3852     return true;
3853   else if (LQR == MachineBasicBlock::LQR_Unknown)
3854     return false;
3855
3856   // If the register is known not to be live, there is no need to add an
3857   // implicit-use.
3858   ImplicitSReg = 0;
3859   return true;
3860 }
3861
3862 void
3863 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
3864   unsigned DstReg, SrcReg, DReg;
3865   unsigned Lane;
3866   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
3867   const TargetRegisterInfo *TRI = &getRegisterInfo();
3868   switch (MI->getOpcode()) {
3869     default:
3870       llvm_unreachable("cannot handle opcode!");
3871       break;
3872     case ARM::VMOVD:
3873       if (Domain != ExeNEON)
3874         break;
3875
3876       // Zap the predicate operands.
3877       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
3878
3879       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
3880       DstReg = MI->getOperand(0).getReg();
3881       SrcReg = MI->getOperand(1).getReg();
3882
3883       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3884         MI->RemoveOperand(i-1);
3885
3886       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
3887       MI->setDesc(get(ARM::VORRd));
3888       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3889                         .addReg(SrcReg)
3890                         .addReg(SrcReg));
3891       break;
3892     case ARM::VMOVRS:
3893       if (Domain != ExeNEON)
3894         break;
3895       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
3896
3897       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
3898       DstReg = MI->getOperand(0).getReg();
3899       SrcReg = MI->getOperand(1).getReg();
3900
3901       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3902         MI->RemoveOperand(i-1);
3903
3904       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
3905
3906       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
3907       // Note that DSrc has been widened and the other lane may be undef, which
3908       // contaminates the entire register.
3909       MI->setDesc(get(ARM::VGETLNi32));
3910       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3911                         .addReg(DReg, RegState::Undef)
3912                         .addImm(Lane));
3913
3914       // The old source should be an implicit use, otherwise we might think it
3915       // was dead before here.
3916       MIB.addReg(SrcReg, RegState::Implicit);
3917       break;
3918     case ARM::VMOVSR: {
3919       if (Domain != ExeNEON)
3920         break;
3921       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
3922
3923       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
3924       DstReg = MI->getOperand(0).getReg();
3925       SrcReg = MI->getOperand(1).getReg();
3926
3927       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
3928
3929       unsigned ImplicitSReg;
3930       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
3931         break;
3932
3933       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3934         MI->RemoveOperand(i-1);
3935
3936       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
3937       // Again DDst may be undefined at the beginning of this instruction.
3938       MI->setDesc(get(ARM::VSETLNi32));
3939       MIB.addReg(DReg, RegState::Define)
3940          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
3941          .addReg(SrcReg)
3942          .addImm(Lane);
3943       AddDefaultPred(MIB);
3944
3945       // The narrower destination must be marked as set to keep previous chains
3946       // in place.
3947       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
3948       if (ImplicitSReg != 0)
3949         MIB.addReg(ImplicitSReg, RegState::Implicit);
3950       break;
3951     }
3952     case ARM::VMOVS: {
3953       if (Domain != ExeNEON)
3954         break;
3955
3956       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
3957       DstReg = MI->getOperand(0).getReg();
3958       SrcReg = MI->getOperand(1).getReg();
3959
3960       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
3961       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
3962       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
3963
3964       unsigned ImplicitSReg;
3965       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
3966         break;
3967
3968       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3969         MI->RemoveOperand(i-1);
3970
3971       if (DSrc == DDst) {
3972         // Destination can be:
3973         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
3974         MI->setDesc(get(ARM::VDUPLN32d));
3975         MIB.addReg(DDst, RegState::Define)
3976            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
3977            .addImm(SrcLane);
3978         AddDefaultPred(MIB);
3979
3980         // Neither the source or the destination are naturally represented any
3981         // more, so add them in manually.
3982         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
3983         MIB.addReg(SrcReg, RegState::Implicit);
3984         if (ImplicitSReg != 0)
3985           MIB.addReg(ImplicitSReg, RegState::Implicit);
3986         break;
3987       }
3988
3989       // In general there's no single instruction that can perform an S <-> S
3990       // move in NEON space, but a pair of VEXT instructions *can* do the
3991       // job. It turns out that the VEXTs needed will only use DSrc once, with
3992       // the position based purely on the combination of lane-0 and lane-1
3993       // involved. For example
3994       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
3995       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
3996       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
3997       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
3998       //
3999       // Pattern of the MachineInstrs is:
4000       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
4001       MachineInstrBuilder NewMIB;
4002       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4003                        get(ARM::VEXTd32), DDst);
4004
4005       // On the first instruction, both DSrc and DDst may be <undef> if present.
4006       // Specifically when the original instruction didn't have them as an
4007       // <imp-use>.
4008       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
4009       bool CurUndef = !MI->readsRegister(CurReg, TRI);
4010       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4011
4012       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
4013       CurUndef = !MI->readsRegister(CurReg, TRI);
4014       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4015
4016       NewMIB.addImm(1);
4017       AddDefaultPred(NewMIB);
4018
4019       if (SrcLane == DstLane)
4020         NewMIB.addReg(SrcReg, RegState::Implicit);
4021
4022       MI->setDesc(get(ARM::VEXTd32));
4023       MIB.addReg(DDst, RegState::Define);
4024
4025       // On the second instruction, DDst has definitely been defined above, so
4026       // it is not <undef>. DSrc, if present, can be <undef> as above.
4027       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4028       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4029       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4030
4031       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4032       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4033       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4034
4035       MIB.addImm(1);
4036       AddDefaultPred(MIB);
4037
4038       if (SrcLane != DstLane)
4039         MIB.addReg(SrcReg, RegState::Implicit);
4040
4041       // As before, the original destination is no longer represented, add it
4042       // implicitly.
4043       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4044       if (ImplicitSReg != 0)
4045         MIB.addReg(ImplicitSReg, RegState::Implicit);
4046       break;
4047     }
4048   }
4049
4050 }
4051
4052 //===----------------------------------------------------------------------===//
4053 // Partial register updates
4054 //===----------------------------------------------------------------------===//
4055 //
4056 // Swift renames NEON registers with 64-bit granularity.  That means any
4057 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4058 // problem is mostly avoided by translating f32 operations to v2f32 operations
4059 // on D-registers, but f32 loads are still a problem.
4060 //
4061 // These instructions can load an f32 into a NEON register:
4062 //
4063 // VLDRS - Only writes S, partial D update.
4064 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4065 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4066 //
4067 // FCONSTD can be used as a dependency-breaking instruction.
4068 unsigned ARMBaseInstrInfo::
4069 getPartialRegUpdateClearance(const MachineInstr *MI,
4070                              unsigned OpNum,
4071                              const TargetRegisterInfo *TRI) const {
4072   if (!SwiftPartialUpdateClearance ||
4073       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4074     return 0;
4075
4076   assert(TRI && "Need TRI instance");
4077
4078   const MachineOperand &MO = MI->getOperand(OpNum);
4079   if (MO.readsReg())
4080     return 0;
4081   unsigned Reg = MO.getReg();
4082   int UseOp = -1;
4083
4084   switch(MI->getOpcode()) {
4085     // Normal instructions writing only an S-register.
4086   case ARM::VLDRS:
4087   case ARM::FCONSTS:
4088   case ARM::VMOVSR:
4089   case ARM::VMOVv8i8:
4090   case ARM::VMOVv4i16:
4091   case ARM::VMOVv2i32:
4092   case ARM::VMOVv2f32:
4093   case ARM::VMOVv1i64:
4094     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4095     break;
4096
4097     // Explicitly reads the dependency.
4098   case ARM::VLD1LNd32:
4099     UseOp = 3;
4100     break;
4101   default:
4102     return 0;
4103   }
4104
4105   // If this instruction actually reads a value from Reg, there is no unwanted
4106   // dependency.
4107   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4108     return 0;
4109
4110   // We must be able to clobber the whole D-reg.
4111   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4112     // Virtual register must be a foo:ssub_0<def,undef> operand.
4113     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4114       return 0;
4115   } else if (ARM::SPRRegClass.contains(Reg)) {
4116     // Physical register: MI must define the full D-reg.
4117     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4118                                              &ARM::DPRRegClass);
4119     if (!DReg || !MI->definesRegister(DReg, TRI))
4120       return 0;
4121   }
4122
4123   // MI has an unwanted D-register dependency.
4124   // Avoid defs in the previous N instructrions.
4125   return SwiftPartialUpdateClearance;
4126 }
4127
4128 // Break a partial register dependency after getPartialRegUpdateClearance
4129 // returned non-zero.
4130 void ARMBaseInstrInfo::
4131 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4132                           unsigned OpNum,
4133                           const TargetRegisterInfo *TRI) const {
4134   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4135   assert(TRI && "Need TRI instance");
4136
4137   const MachineOperand &MO = MI->getOperand(OpNum);
4138   unsigned Reg = MO.getReg();
4139   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4140          "Can't break virtual register dependencies.");
4141   unsigned DReg = Reg;
4142
4143   // If MI defines an S-reg, find the corresponding D super-register.
4144   if (ARM::SPRRegClass.contains(Reg)) {
4145     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4146     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4147   }
4148
4149   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4150   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4151
4152   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4153   // the full D-register by loading the same value to both lanes.  The
4154   // instruction is micro-coded with 2 uops, so don't do this until we can
4155   // properly schedule micro-coded instructions.  The dispatcher stalls cause
4156   // too big regressions.
4157
4158   // Insert the dependency-breaking FCONSTD before MI.
4159   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4160   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4161                          get(ARM::FCONSTD), DReg).addImm(96));
4162   MI->addRegisterKilled(DReg, TRI, true);
4163 }
4164
4165 bool ARMBaseInstrInfo::hasNOP() const {
4166   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4167 }
4168
4169 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4170   if (MI->getNumOperands() < 4)
4171     return true;
4172   unsigned ShOpVal = MI->getOperand(3).getImm();
4173   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4174   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4175   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4176       ((ShImm == 1 || ShImm == 2) &&
4177        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4178     return true;
4179
4180   return false;
4181 }