lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFeatures.h"
  19 #include "ARMHazardRecognizer.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "MCTargetDesc/ARMAddressingModes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/LiveVariables.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAGNodes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GlobalValue.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/Support/BranchProbability.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/ErrorHandling.h"
  39
  40 using namespace llvm;
  41
  42 #define DEBUG_TYPE "arm-instrinfo"
  43
  44 #define GET_INSTRINFO_CTOR_DTOR
  45 #include "ARMGenInstrInfo.inc"
  46
  47 static cl::opt<bool>
  48 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  49                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  50
  51 static cl::opt<bool>
  52 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  53            cl::desc("Widen ARM vmovs to vmovd when possible"));
  54
  55 static cl::opt<unsigned>
  56 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  57      cl::Hidden, cl::init(12),
  58      cl::desc("Clearance before partial register updates"));
  59
  60 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  61 struct ARM_MLxEntry {
  62   uint16_t MLxOpc;     // MLA / MLS opcode
  63   uint16_t MulOpc;     // Expanded multiplication opcode
  64   uint16_t AddSubOpc;  // Expanded add / sub opcode
  65   bool NegAcc;         // True if the acc is negated before the add / sub.
  66   bool HasLane;        // True if instruction has an extra "lane" operand.
  67 };
  68
  69 static const ARM_MLxEntry ARM_MLxTable[] = {
  70   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  71   // fp scalar ops
  72   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  73   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  74   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  75   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  76   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  77   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  78   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  79   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  80
  81   // fp SIMD ops
  82   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  83   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  84   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  85   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  86   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  87   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  88   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  89   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  90 };
  91
  92 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  93   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  94     Subtarget(STI) {
  95   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  96     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  97       assert(false && "Duplicated entries?");
  98     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  99     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
 100   }
 101 }
 102
 103 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 104 // currently defaults to no prepass hazard recognizer.
 105 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 106 CreateTargetHazardRecognizer(const TargetMachine *TM,
 107                              const ScheduleDAG *DAG) const {
 108   if (usePreRAHazardRecognizer()) {
 109     const InstrItineraryData *II = TM->getInstrItineraryData();
 110     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 111   }
 112   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 113 }
 114
 115 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 116 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 117                                    const ScheduleDAG *DAG) const {
 118   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 119     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 120   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 121 }
 122
 123 MachineInstr *
 124 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 125                                         MachineBasicBlock::iterator &MBBI,
 126                                         LiveVariables *LV) const {
 127   // FIXME: Thumb2 support.
 128
 129   if (!EnableARM3Addr)
 130     return NULL;
 131
 132   MachineInstr *MI = MBBI;
 133   MachineFunction &MF = *MI->getParent()->getParent();
 134   uint64_t TSFlags = MI->getDesc().TSFlags;
 135   bool isPre = false;
 136   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 137   default: return NULL;
 138   case ARMII::IndexModePre:
 139     isPre = true;
 140     break;
 141   case ARMII::IndexModePost:
 142     break;
 143   }
 144
 145   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 146   // operation.
 147   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 148   if (MemOpc == 0)
 149     return NULL;
 150
 151   MachineInstr *UpdateMI = NULL;
 152   MachineInstr *MemMI = NULL;
 153   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 154   const MCInstrDesc &MCID = MI->getDesc();
 155   unsigned NumOps = MCID.getNumOperands();
 156   bool isLoad = !MI->mayStore();
 157   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 158   const MachineOperand &Base = MI->getOperand(2);
 159   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 160   unsigned WBReg = WB.getReg();
 161   unsigned BaseReg = Base.getReg();
 162   unsigned OffReg = Offset.getReg();
 163   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 164   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 165   switch (AddrMode) {
 166   default: llvm_unreachable("Unknown indexed op!");
 167   case ARMII::AddrMode2: {
 168     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 169     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 170     if (OffReg == 0) {
 171       if (ARM_AM::getSOImmVal(Amt) == -1)
 172         // Can't encode it in a so_imm operand. This transformation will
 173         // add more than 1 instruction. Abandon!
 174         return NULL;
 175       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 176                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 177         .addReg(BaseReg).addImm(Amt)
 178         .addImm(Pred).addReg(0).addReg(0);
 179     } else if (Amt != 0) {
 180       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 181       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 182       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 183                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 184         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 185         .addImm(Pred).addReg(0).addReg(0);
 186     } else
 187       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 188                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 189         .addReg(BaseReg).addReg(OffReg)
 190         .addImm(Pred).addReg(0).addReg(0);
 191     break;
 192   }
 193   case ARMII::AddrMode3 : {
 194     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 195     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 196     if (OffReg == 0)
 197       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 198       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 199                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 200         .addReg(BaseReg).addImm(Amt)
 201         .addImm(Pred).addReg(0).addReg(0);
 202     else
 203       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 204                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 205         .addReg(BaseReg).addReg(OffReg)
 206         .addImm(Pred).addReg(0).addReg(0);
 207     break;
 208   }
 209   }
 210
 211   std::vector<MachineInstr*> NewMIs;
 212   if (isPre) {
 213     if (isLoad)
 214       MemMI = BuildMI(MF, MI->getDebugLoc(),
 215                       get(MemOpc), MI->getOperand(0).getReg())
 216         .addReg(WBReg).addImm(0).addImm(Pred);
 217     else
 218       MemMI = BuildMI(MF, MI->getDebugLoc(),
 219                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 220         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 221     NewMIs.push_back(MemMI);
 222     NewMIs.push_back(UpdateMI);
 223   } else {
 224     if (isLoad)
 225       MemMI = BuildMI(MF, MI->getDebugLoc(),
 226                       get(MemOpc), MI->getOperand(0).getReg())
 227         .addReg(BaseReg).addImm(0).addImm(Pred);
 228     else
 229       MemMI = BuildMI(MF, MI->getDebugLoc(),
 230                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 231         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 232     if (WB.isDead())
 233       UpdateMI->getOperand(0).setIsDead();
 234     NewMIs.push_back(UpdateMI);
 235     NewMIs.push_back(MemMI);
 236   }
 237
 238   // Transfer LiveVariables states, kill / dead info.
 239   if (LV) {
 240     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 241       MachineOperand &MO = MI->getOperand(i);
 242       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 243         unsigned Reg = MO.getReg();
 244
 245         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 246         if (MO.isDef()) {
 247           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 248           if (MO.isDead())
 249             LV->addVirtualRegisterDead(Reg, NewMI);
 250         }
 251         if (MO.isUse() && MO.isKill()) {
 252           for (unsigned j = 0; j < 2; ++j) {
 253             // Look at the two new MI's in reverse order.
 254             MachineInstr *NewMI = NewMIs[j];
 255             if (!NewMI->readsRegister(Reg))
 256               continue;
 257             LV->addVirtualRegisterKilled(Reg, NewMI);
 258             if (VI.removeKill(MI))
 259               VI.Kills.push_back(NewMI);
 260             break;
 261           }
 262         }
 263       }
 264     }
 265   }
 266
 267   MFI->insert(MBBI, NewMIs[1]);
 268   MFI->insert(MBBI, NewMIs[0]);
 269   return NewMIs[0];
 270 }
 271
 272 // Branch analysis.
 273 bool
 274 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 275                                 MachineBasicBlock *&FBB,
 276                                 SmallVectorImpl<MachineOperand> &Cond,
 277                                 bool AllowModify) const {
 278   TBB = 0;
 279   FBB = 0;
 280
 281   MachineBasicBlock::iterator I = MBB.end();
 282   if (I == MBB.begin())
 283     return false; // Empty blocks are easy.
 284   --I;
 285
 286   // Walk backwards from the end of the basic block until the branch is
 287   // analyzed or we give up.
 288   while (isPredicated(I) || I->isTerminator() || I->isDebugValue()) {
 289
 290     // Flag to be raised on unanalyzeable instructions. This is useful in cases
 291     // where we want to clean up on the end of the basic block before we bail
 292     // out.
 293     bool CantAnalyze = false;
 294
 295     // Skip over DEBUG values and predicated nonterminators.
 296     while (I->isDebugValue() || !I->isTerminator()) {
 297       if (I == MBB.begin())
 298         return false;
 299       --I;
 300     }
 301
 302     if (isIndirectBranchOpcode(I->getOpcode()) ||
 303         isJumpTableBranchOpcode(I->getOpcode())) {
 304       // Indirect branches and jump tables can't be analyzed, but we still want
 305       // to clean up any instructions at the tail of the basic block.
 306       CantAnalyze = true;
 307     } else if (isUncondBranchOpcode(I->getOpcode())) {
 308       TBB = I->getOperand(0).getMBB();
 309     } else if (isCondBranchOpcode(I->getOpcode())) {
 310       // Bail out if we encounter multiple conditional branches.
 311       if (!Cond.empty())
 312         return true;
 313
 314       assert(!FBB && "FBB should have been null.");
 315       FBB = TBB;
 316       TBB = I->getOperand(0).getMBB();
 317       Cond.push_back(I->getOperand(1));
 318       Cond.push_back(I->getOperand(2));
 319     } else if (I->isReturn()) {
 320       // Returns can't be analyzed, but we should run cleanup.
 321       CantAnalyze = !isPredicated(I);
 322     } else {
 323       // We encountered other unrecognized terminator. Bail out immediately.
 324       return true;
 325     }
 326
 327     // Cleanup code - to be run for unpredicated unconditional branches and
 328     //                returns.
 329     if (!isPredicated(I) &&
 330           (isUncondBranchOpcode(I->getOpcode()) ||
 331            isIndirectBranchOpcode(I->getOpcode()) ||
 332            isJumpTableBranchOpcode(I->getOpcode()) ||
 333            I->isReturn())) {
 334       // Forget any previous condition branch information - it no longer applies.
 335       Cond.clear();
 336       FBB = 0;
 337
 338       // If we can modify the function, delete everything below this
 339       // unconditional branch.
 340       if (AllowModify) {
 341         MachineBasicBlock::iterator DI = std::next(I);
 342         while (DI != MBB.end()) {
 343           MachineInstr *InstToDelete = DI;
 344           ++DI;
 345           InstToDelete->eraseFromParent();
 346         }
 347       }
 348     }
 349
 350     if (CantAnalyze)
 351       return true;
 352
 353     if (I == MBB.begin())
 354       return false;
 355
 356     --I;
 357   }
 358
 359   // We made it past the terminators without bailing out - we must have
 360   // analyzed this branch successfully.
 361   return false;
 362 }
 363
 364
 365 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 366   MachineBasicBlock::iterator I = MBB.end();
 367   if (I == MBB.begin()) return 0;
 368   --I;
 369   while (I->isDebugValue()) {
 370     if (I == MBB.begin())
 371       return 0;
 372     --I;
 373   }
 374   if (!isUncondBranchOpcode(I->getOpcode()) &&
 375       !isCondBranchOpcode(I->getOpcode()))
 376     return 0;
 377
 378   // Remove the branch.
 379   I->eraseFromParent();
 380
 381   I = MBB.end();
 382
 383   if (I == MBB.begin()) return 1;
 384   --I;
 385   if (!isCondBranchOpcode(I->getOpcode()))
 386     return 1;
 387
 388   // Remove the branch.
 389   I->eraseFromParent();
 390   return 2;
 391 }
 392
 393 unsigned
 394 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 395                                MachineBasicBlock *FBB,
 396                                const SmallVectorImpl<MachineOperand> &Cond,
 397                                DebugLoc DL) const {
 398   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 399   int BOpc   = !AFI->isThumbFunction()
 400     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 401   int BccOpc = !AFI->isThumbFunction()
 402     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 403   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 404
 405   // Shouldn't be a fall through.
 406   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 407   assert((Cond.size() == 2 || Cond.size() == 0) &&
 408          "ARM branch conditions have two components!");
 409
 410   if (FBB == 0) {
 411     if (Cond.empty()) { // Unconditional branch?
 412       if (isThumb)
 413         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 414       else
 415         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 416     } else
 417       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 418         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 419     return 1;
 420   }
 421
 422   // Two-way conditional branch.
 423   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 424     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 425   if (isThumb)
 426     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 427   else
 428     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 429   return 2;
 430 }
 431
 432 bool ARMBaseInstrInfo::
 433 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 434   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 435   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 436   return false;
 437 }
 438
 439 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 440   if (MI->isBundle()) {
 441     MachineBasicBlock::const_instr_iterator I = MI;
 442     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 443     while (++I != E && I->isInsideBundle()) {
 444       int PIdx = I->findFirstPredOperandIdx();
 445       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 446         return true;
 447     }
 448     return false;
 449   }
 450
 451   int PIdx = MI->findFirstPredOperandIdx();
 452   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 453 }
 454
 455 bool ARMBaseInstrInfo::
 456 PredicateInstruction(MachineInstr *MI,
 457                      const SmallVectorImpl<MachineOperand> &Pred) const {
 458   unsigned Opc = MI->getOpcode();
 459   if (isUncondBranchOpcode(Opc)) {
 460     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 461     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 462       .addImm(Pred[0].getImm())
 463       .addReg(Pred[1].getReg());
 464     return true;
 465   }
 466
 467   int PIdx = MI->findFirstPredOperandIdx();
 468   if (PIdx != -1) {
 469     MachineOperand &PMO = MI->getOperand(PIdx);
 470     PMO.setImm(Pred[0].getImm());
 471     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 472     return true;
 473   }
 474   return false;
 475 }
 476
 477 bool ARMBaseInstrInfo::
 478 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 479                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 480   if (Pred1.size() > 2 || Pred2.size() > 2)
 481     return false;
 482
 483   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 484   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 485   if (CC1 == CC2)
 486     return true;
 487
 488   switch (CC1) {
 489   default:
 490     return false;
 491   case ARMCC::AL:
 492     return true;
 493   case ARMCC::HS:
 494     return CC2 == ARMCC::HI;
 495   case ARMCC::LS:
 496     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 497   case ARMCC::GE:
 498     return CC2 == ARMCC::GT;
 499   case ARMCC::LE:
 500     return CC2 == ARMCC::LT;
 501   }
 502 }
 503
 504 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 505                                     std::vector<MachineOperand> &Pred) const {
 506   bool Found = false;
 507   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 508     const MachineOperand &MO = MI->getOperand(i);
 509     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 510         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 511       Pred.push_back(MO);
 512       Found = true;
 513     }
 514   }
 515
 516   return Found;
 517 }
 518
 519 /// isPredicable - Return true if the specified instruction can be predicated.
 520 /// By default, this returns true for every instruction with a
 521 /// PredicateOperand.
 522 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 523   if (!MI->isPredicable())
 524     return false;
 525
 526   ARMFunctionInfo *AFI =
 527     MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 528
 529   if (AFI->isThumb2Function()) {
 530     if (getSubtarget().restrictIT())
 531       return isV8EligibleForIT(MI);
 532   } else { // non-Thumb
 533     if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON)
 534       return false;
 535   }
 536
 537   return true;
 538 }
 539
 540 namespace llvm {
 541 template <> bool IsCPSRDead<MachineInstr>(MachineInstr *MI) {
 542   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 543     const MachineOperand &MO = MI->getOperand(i);
 544     if (!MO.isReg() || MO.isUndef() || MO.isUse())
 545       continue;
 546     if (MO.getReg() != ARM::CPSR)
 547       continue;
 548     if (!MO.isDead())
 549       return false;
 550   }
 551   // all definitions of CPSR are dead
 552   return true;
 553 }
 554 }
 555
 556 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 557 LLVM_ATTRIBUTE_NOINLINE
 558 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 559                                 unsigned JTI);
 560 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 561                                 unsigned JTI) {
 562   assert(JTI < JT.size());
 563   return JT[JTI].MBBs.size();
 564 }
 565
 566 /// GetInstSize - Return the size of the specified MachineInstr.
 567 ///
 568 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 569   const MachineBasicBlock &MBB = *MI->getParent();
 570   const MachineFunction *MF = MBB.getParent();
 571   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 572
 573   const MCInstrDesc &MCID = MI->getDesc();
 574   if (MCID.getSize())
 575     return MCID.getSize();
 576
 577   // If this machine instr is an inline asm, measure it.
 578   if (MI->getOpcode() == ARM::INLINEASM)
 579     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 580   unsigned Opc = MI->getOpcode();
 581   switch (Opc) {
 582   default:
 583     // pseudo-instruction sizes are zero.
 584     return 0;
 585   case TargetOpcode::BUNDLE:
 586     return getInstBundleLength(MI);
 587   case ARM::MOVi16_ga_pcrel:
 588   case ARM::MOVTi16_ga_pcrel:
 589   case ARM::t2MOVi16_ga_pcrel:
 590   case ARM::t2MOVTi16_ga_pcrel:
 591     return 4;
 592   case ARM::MOVi32imm:
 593   case ARM::t2MOVi32imm:
 594     return 8;
 595   case ARM::CONSTPOOL_ENTRY:
 596     // If this machine instr is a constant pool entry, its size is recorded as
 597     // operand #2.
 598     return MI->getOperand(2).getImm();
 599   case ARM::Int_eh_sjlj_longjmp:
 600     return 16;
 601   case ARM::tInt_eh_sjlj_longjmp:
 602     return 10;
 603   case ARM::Int_eh_sjlj_setjmp:
 604   case ARM::Int_eh_sjlj_setjmp_nofp:
 605     return 20;
 606   case ARM::tInt_eh_sjlj_setjmp:
 607   case ARM::t2Int_eh_sjlj_setjmp:
 608   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 609     return 12;
 610   case ARM::BR_JTr:
 611   case ARM::BR_JTm:
 612   case ARM::BR_JTadd:
 613   case ARM::tBR_JTr:
 614   case ARM::t2BR_JT:
 615   case ARM::t2TBB_JT:
 616   case ARM::t2TBH_JT: {
 617     // These are jumptable branches, i.e. a branch followed by an inlined
 618     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 619     // entry is one byte; TBH two byte each.
 620     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 621       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 622     unsigned NumOps = MCID.getNumOperands();
 623     MachineOperand JTOP =
 624       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 625     unsigned JTI = JTOP.getIndex();
 626     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 627     assert(MJTI != 0);
 628     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 629     assert(JTI < JT.size());
 630     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 631     // 4 aligned. The assembler / linker may add 2 byte padding just before
 632     // the JT entries.  The size does not include this padding; the
 633     // constant islands pass does separate bookkeeping for it.
 634     // FIXME: If we know the size of the function is less than (1 << 16) *2
 635     // bytes, we can use 16-bit entries instead. Then there won't be an
 636     // alignment issue.
 637     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 638     unsigned NumEntries = getNumJTEntries(JT, JTI);
 639     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 640       // Make sure the instruction that follows TBB is 2-byte aligned.
 641       // FIXME: Constant island pass should insert an "ALIGN" instruction
 642       // instead.
 643       ++NumEntries;
 644     return NumEntries * EntrySize + InstSize;
 645   }
 646   }
 647 }
 648
 649 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 650   unsigned Size = 0;
 651   MachineBasicBlock::const_instr_iterator I = MI;
 652   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 653   while (++I != E && I->isInsideBundle()) {
 654     assert(!I->isBundle() && "No nested bundle!");
 655     Size += GetInstSizeInBytes(&*I);
 656   }
 657   return Size;
 658 }
 659
 660 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 661                                    MachineBasicBlock::iterator I, DebugLoc DL,
 662                                    unsigned DestReg, unsigned SrcReg,
 663                                    bool KillSrc) const {
 664   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 665   bool GPRSrc = ARM::GPRRegClass.contains(SrcReg);
 666
 667   if (GPRDest && GPRSrc) {
 668     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 669                                     .addReg(SrcReg, getKillRegState(KillSrc))));
 670     return;
 671   }
 672
 673   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 674   bool SPRSrc = ARM::SPRRegClass.contains(SrcReg);
 675
 676   unsigned Opc = 0;
 677   if (SPRDest && SPRSrc)
 678     Opc = ARM::VMOVS;
 679   else if (GPRDest && SPRSrc)
 680     Opc = ARM::VMOVRS;
 681   else if (SPRDest && GPRSrc)
 682     Opc = ARM::VMOVSR;
 683   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 684     Opc = ARM::VMOVD;
 685   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 686     Opc = ARM::VORRq;
 687
 688   if (Opc) {
 689     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 690     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 691     if (Opc == ARM::VORRq)
 692       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 693     AddDefaultPred(MIB);
 694     return;
 695   }
 696
 697   // Handle register classes that require multiple instructions.
 698   unsigned BeginIdx = 0;
 699   unsigned SubRegs = 0;
 700   int Spacing = 1;
 701
 702   // Use VORRq when possible.
 703   if (ARM::QQPRRegClass.contains(DestReg, SrcReg)) {
 704     Opc = ARM::VORRq;
 705     BeginIdx = ARM::qsub_0;
 706     SubRegs = 2;
 707   } else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
 708     Opc = ARM::VORRq;
 709     BeginIdx = ARM::qsub_0;
 710     SubRegs = 4;
 711   // Fall back to VMOVD.
 712   } else if (ARM::DPairRegClass.contains(DestReg, SrcReg)) {
 713     Opc = ARM::VMOVD;
 714     BeginIdx = ARM::dsub_0;
 715     SubRegs = 2;
 716   } else if (ARM::DTripleRegClass.contains(DestReg, SrcReg)) {
 717     Opc = ARM::VMOVD;
 718     BeginIdx = ARM::dsub_0;
 719     SubRegs = 3;
 720   } else if (ARM::DQuadRegClass.contains(DestReg, SrcReg)) {
 721     Opc = ARM::VMOVD;
 722     BeginIdx = ARM::dsub_0;
 723     SubRegs = 4;
 724   } else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg)) {
 725     Opc = Subtarget.isThumb2() ? ARM::tMOVr : ARM::MOVr;
 726     BeginIdx = ARM::gsub_0;
 727     SubRegs = 2;
 728   } else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg)) {
 729     Opc = ARM::VMOVD;
 730     BeginIdx = ARM::dsub_0;
 731     SubRegs = 2;
 732     Spacing = 2;
 733   } else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg)) {
 734     Opc = ARM::VMOVD;
 735     BeginIdx = ARM::dsub_0;
 736     SubRegs = 3;
 737     Spacing = 2;
 738   } else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg)) {
 739     Opc = ARM::VMOVD;
 740     BeginIdx = ARM::dsub_0;
 741     SubRegs = 4;
 742     Spacing = 2;
 743   }
 744
 745   assert(Opc && "Impossible reg-to-reg copy");
 746
 747   const TargetRegisterInfo *TRI = &getRegisterInfo();
 748   MachineInstrBuilder Mov;
 749
 750   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 751   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 752     BeginIdx = BeginIdx + ((SubRegs - 1) * Spacing);
 753     Spacing = -Spacing;
 754   }
 755 #ifndef NDEBUG
 756   SmallSet<unsigned, 4> DstRegs;
 757 #endif
 758   for (unsigned i = 0; i != SubRegs; ++i) {
 759     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i * Spacing);
 760     unsigned Src = TRI->getSubReg(SrcReg, BeginIdx + i * Spacing);
 761     assert(Dst && Src && "Bad sub-register");
 762 #ifndef NDEBUG
 763     assert(!DstRegs.count(Src) && "destructive vector copy");
 764     DstRegs.insert(Dst);
 765 #endif
 766     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst).addReg(Src);
 767     // VORR takes two source operands.
 768     if (Opc == ARM::VORRq)
 769       Mov.addReg(Src);
 770     Mov = AddDefaultPred(Mov);
 771     // MOVr can set CC.
 772     if (Opc == ARM::MOVr)
 773       Mov = AddDefaultCC(Mov);
 774   }
 775   // Add implicit super-register defs and kills to the last instruction.
 776   Mov->addRegisterDefined(DestReg, TRI);
 777   if (KillSrc)
 778     Mov->addRegisterKilled(SrcReg, TRI);
 779 }
 780
 781 const MachineInstrBuilder &
 782 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 783                           unsigned SubIdx, unsigned State,
 784                           const TargetRegisterInfo *TRI) const {
 785   if (!SubIdx)
 786     return MIB.addReg(Reg, State);
 787
 788   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 789     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 790   return MIB.addReg(Reg, State, SubIdx);
 791 }
 792
 793 void ARMBaseInstrInfo::
 794 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 795                     unsigned SrcReg, bool isKill, int FI,
 796                     const TargetRegisterClass *RC,
 797                     const TargetRegisterInfo *TRI) const {
 798   DebugLoc DL;
 799   if (I != MBB.end()) DL = I->getDebugLoc();
 800   MachineFunction &MF = *MBB.getParent();
 801   MachineFrameInfo &MFI = *MF.getFrameInfo();
 802   unsigned Align = MFI.getObjectAlignment(FI);
 803
 804   MachineMemOperand *MMO =
 805     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 806                             MachineMemOperand::MOStore,
 807                             MFI.getObjectSize(FI),
 808                             Align);
 809
 810   switch (RC->getSize()) {
 811     case 4:
 812       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 813         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 814                    .addReg(SrcReg, getKillRegState(isKill))
 815                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 816       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 817         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 818                    .addReg(SrcReg, getKillRegState(isKill))
 819                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 820       } else
 821         llvm_unreachable("Unknown reg class!");
 822       break;
 823     case 8:
 824       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 825         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 826                    .addReg(SrcReg, getKillRegState(isKill))
 827                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 828       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 829         if (Subtarget.hasV5TEOps()) {
 830           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 831           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 832           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 833           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 834
 835           AddDefaultPred(MIB);
 836         } else {
 837           // Fallback to STM instruction, which has existed since the dawn of
 838           // time.
 839           MachineInstrBuilder MIB =
 840             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 841                              .addFrameIndex(FI).addMemOperand(MMO));
 842           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 843           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 844         }
 845       } else
 846         llvm_unreachable("Unknown reg class!");
 847       break;
 848     case 16:
 849       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 850         // Use aligned spills if the stack can be realigned.
 851         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 852           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 853                      .addFrameIndex(FI).addImm(16)
 854                      .addReg(SrcReg, getKillRegState(isKill))
 855                      .addMemOperand(MMO));
 856         } else {
 857           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 858                      .addReg(SrcReg, getKillRegState(isKill))
 859                      .addFrameIndex(FI)
 860                      .addMemOperand(MMO));
 861         }
 862       } else
 863         llvm_unreachable("Unknown reg class!");
 864       break;
 865     case 24:
 866       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 867         // Use aligned spills if the stack can be realigned.
 868         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 869           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 870                      .addFrameIndex(FI).addImm(16)
 871                      .addReg(SrcReg, getKillRegState(isKill))
 872                      .addMemOperand(MMO));
 873         } else {
 874           MachineInstrBuilder MIB =
 875           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 876                        .addFrameIndex(FI))
 877                        .addMemOperand(MMO);
 878           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 879           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 880           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 881         }
 882       } else
 883         llvm_unreachable("Unknown reg class!");
 884       break;
 885     case 32:
 886       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 887         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 888           // FIXME: It's possible to only store part of the QQ register if the
 889           // spilled def has a sub-register index.
 890           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 891                      .addFrameIndex(FI).addImm(16)
 892                      .addReg(SrcReg, getKillRegState(isKill))
 893                      .addMemOperand(MMO));
 894         } else {
 895           MachineInstrBuilder MIB =
 896           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 897                        .addFrameIndex(FI))
 898                        .addMemOperand(MMO);
 899           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 900           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 901           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 902                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 903         }
 904       } else
 905         llvm_unreachable("Unknown reg class!");
 906       break;
 907     case 64:
 908       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 909         MachineInstrBuilder MIB =
 910           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 911                          .addFrameIndex(FI))
 912                          .addMemOperand(MMO);
 913         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 914         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 915         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 916         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 917         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 918         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 919         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 920               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 921       } else
 922         llvm_unreachable("Unknown reg class!");
 923       break;
 924     default:
 925       llvm_unreachable("Unknown reg class!");
 926   }
 927 }
 928
 929 unsigned
 930 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 931                                      int &FrameIndex) const {
 932   switch (MI->getOpcode()) {
 933   default: break;
 934   case ARM::STRrs:
 935   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 936     if (MI->getOperand(1).isFI() &&
 937         MI->getOperand(2).isReg() &&
 938         MI->getOperand(3).isImm() &&
 939         MI->getOperand(2).getReg() == 0 &&
 940         MI->getOperand(3).getImm() == 0) {
 941       FrameIndex = MI->getOperand(1).getIndex();
 942       return MI->getOperand(0).getReg();
 943     }
 944     break;
 945   case ARM::STRi12:
 946   case ARM::t2STRi12:
 947   case ARM::tSTRspi:
 948   case ARM::VSTRD:
 949   case ARM::VSTRS:
 950     if (MI->getOperand(1).isFI() &&
 951         MI->getOperand(2).isImm() &&
 952         MI->getOperand(2).getImm() == 0) {
 953       FrameIndex = MI->getOperand(1).getIndex();
 954       return MI->getOperand(0).getReg();
 955     }
 956     break;
 957   case ARM::VST1q64:
 958   case ARM::VST1d64TPseudo:
 959   case ARM::VST1d64QPseudo:
 960     if (MI->getOperand(0).isFI() &&
 961         MI->getOperand(2).getSubReg() == 0) {
 962       FrameIndex = MI->getOperand(0).getIndex();
 963       return MI->getOperand(2).getReg();
 964     }
 965     break;
 966   case ARM::VSTMQIA:
 967     if (MI->getOperand(1).isFI() &&
 968         MI->getOperand(0).getSubReg() == 0) {
 969       FrameIndex = MI->getOperand(1).getIndex();
 970       return MI->getOperand(0).getReg();
 971     }
 972     break;
 973   }
 974
 975   return 0;
 976 }
 977
 978 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 979                                                     int &FrameIndex) const {
 980   const MachineMemOperand *Dummy;
 981   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 982 }
 983
 984 void ARMBaseInstrInfo::
 985 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 986                      unsigned DestReg, int FI,
 987                      const TargetRegisterClass *RC,
 988                      const TargetRegisterInfo *TRI) const {
 989   DebugLoc DL;
 990   if (I != MBB.end()) DL = I->getDebugLoc();
 991   MachineFunction &MF = *MBB.getParent();
 992   MachineFrameInfo &MFI = *MF.getFrameInfo();
 993   unsigned Align = MFI.getObjectAlignment(FI);
 994   MachineMemOperand *MMO =
 995     MF.getMachineMemOperand(
 996                     MachinePointerInfo::getFixedStack(FI),
 997                             MachineMemOperand::MOLoad,
 998                             MFI.getObjectSize(FI),
 999                             Align);
1000
1001   switch (RC->getSize()) {
1002   case 4:
1003     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
1004       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
1005                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1006
1007     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
1008       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
1009                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1010     } else
1011       llvm_unreachable("Unknown reg class!");
1012     break;
1013   case 8:
1014     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
1015       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
1016                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1017     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
1018       MachineInstrBuilder MIB;
1019
1020       if (Subtarget.hasV5TEOps()) {
1021         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
1022         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1023         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1024         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
1025
1026         AddDefaultPred(MIB);
1027       } else {
1028         // Fallback to LDM instruction, which has existed since the dawn of
1029         // time.
1030         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1031                                  .addFrameIndex(FI).addMemOperand(MMO));
1032         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1033         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1034       }
1035
1036       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1037         MIB.addReg(DestReg, RegState::ImplicitDefine);
1038     } else
1039       llvm_unreachable("Unknown reg class!");
1040     break;
1041   case 16:
1042     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1043       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1044         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1045                      .addFrameIndex(FI).addImm(16)
1046                      .addMemOperand(MMO));
1047       } else {
1048         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1049                        .addFrameIndex(FI)
1050                        .addMemOperand(MMO));
1051       }
1052     } else
1053       llvm_unreachable("Unknown reg class!");
1054     break;
1055   case 24:
1056     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1057       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1058         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1059                      .addFrameIndex(FI).addImm(16)
1060                      .addMemOperand(MMO));
1061       } else {
1062         MachineInstrBuilder MIB =
1063           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1064                          .addFrameIndex(FI)
1065                          .addMemOperand(MMO));
1066         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1067         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1068         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1069         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1070           MIB.addReg(DestReg, RegState::ImplicitDefine);
1071       }
1072     } else
1073       llvm_unreachable("Unknown reg class!");
1074     break;
1075    case 32:
1076     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1077       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1078         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1079                      .addFrameIndex(FI).addImm(16)
1080                      .addMemOperand(MMO));
1081       } else {
1082         MachineInstrBuilder MIB =
1083         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1084                        .addFrameIndex(FI))
1085                        .addMemOperand(MMO);
1086         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1087         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1088         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1089         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1090         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1091           MIB.addReg(DestReg, RegState::ImplicitDefine);
1092       }
1093     } else
1094       llvm_unreachable("Unknown reg class!");
1095     break;
1096   case 64:
1097     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1098       MachineInstrBuilder MIB =
1099       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1100                      .addFrameIndex(FI))
1101                      .addMemOperand(MMO);
1102       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1103       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1104       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1105       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1106       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1107       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1108       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1109       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1110       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1111         MIB.addReg(DestReg, RegState::ImplicitDefine);
1112     } else
1113       llvm_unreachable("Unknown reg class!");
1114     break;
1115   default:
1116     llvm_unreachable("Unknown regclass!");
1117   }
1118 }
1119
1120 unsigned
1121 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1122                                       int &FrameIndex) const {
1123   switch (MI->getOpcode()) {
1124   default: break;
1125   case ARM::LDRrs:
1126   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1127     if (MI->getOperand(1).isFI() &&
1128         MI->getOperand(2).isReg() &&
1129         MI->getOperand(3).isImm() &&
1130         MI->getOperand(2).getReg() == 0 &&
1131         MI->getOperand(3).getImm() == 0) {
1132       FrameIndex = MI->getOperand(1).getIndex();
1133       return MI->getOperand(0).getReg();
1134     }
1135     break;
1136   case ARM::LDRi12:
1137   case ARM::t2LDRi12:
1138   case ARM::tLDRspi:
1139   case ARM::VLDRD:
1140   case ARM::VLDRS:
1141     if (MI->getOperand(1).isFI() &&
1142         MI->getOperand(2).isImm() &&
1143         MI->getOperand(2).getImm() == 0) {
1144       FrameIndex = MI->getOperand(1).getIndex();
1145       return MI->getOperand(0).getReg();
1146     }
1147     break;
1148   case ARM::VLD1q64:
1149   case ARM::VLD1d64TPseudo:
1150   case ARM::VLD1d64QPseudo:
1151     if (MI->getOperand(1).isFI() &&
1152         MI->getOperand(0).getSubReg() == 0) {
1153       FrameIndex = MI->getOperand(1).getIndex();
1154       return MI->getOperand(0).getReg();
1155     }
1156     break;
1157   case ARM::VLDMQIA:
1158     if (MI->getOperand(1).isFI() &&
1159         MI->getOperand(0).getSubReg() == 0) {
1160       FrameIndex = MI->getOperand(1).getIndex();
1161       return MI->getOperand(0).getReg();
1162     }
1163     break;
1164   }
1165
1166   return 0;
1167 }
1168
1169 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1170                                              int &FrameIndex) const {
1171   const MachineMemOperand *Dummy;
1172   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1173 }
1174
1175 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1176   // This hook gets to expand COPY instructions before they become
1177   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1178   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1179   // changed into a VORR that can go down the NEON pipeline.
1180   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15())
1181     return false;
1182
1183   // Look for a copy between even S-registers.  That is where we keep floats
1184   // when using NEON v2f32 instructions for f32 arithmetic.
1185   unsigned DstRegS = MI->getOperand(0).getReg();
1186   unsigned SrcRegS = MI->getOperand(1).getReg();
1187   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1188     return false;
1189
1190   const TargetRegisterInfo *TRI = &getRegisterInfo();
1191   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1192                                               &ARM::DPRRegClass);
1193   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1194                                               &ARM::DPRRegClass);
1195   if (!DstRegD || !SrcRegD)
1196     return false;
1197
1198   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1199   // legal if the COPY already defines the full DstRegD, and it isn't a
1200   // sub-register insertion.
1201   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1202     return false;
1203
1204   // A dead copy shouldn't show up here, but reject it just in case.
1205   if (MI->getOperand(0).isDead())
1206     return false;
1207
1208   // All clear, widen the COPY.
1209   DEBUG(dbgs() << "widening:    " << *MI);
1210   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1211
1212   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1213   // or some other super-register.
1214   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1215   if (ImpDefIdx != -1)
1216     MI->RemoveOperand(ImpDefIdx);
1217
1218   // Change the opcode and operands.
1219   MI->setDesc(get(ARM::VMOVD));
1220   MI->getOperand(0).setReg(DstRegD);
1221   MI->getOperand(1).setReg(SrcRegD);
1222   AddDefaultPred(MIB);
1223
1224   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1225   // register scavenger and machine verifier, so we need to indicate that we
1226   // are reading an undefined value from SrcRegD, but a proper value from
1227   // SrcRegS.
1228   MI->getOperand(1).setIsUndef();
1229   MIB.addReg(SrcRegS, RegState::Implicit);
1230
1231   // SrcRegD may actually contain an unrelated value in the ssub_1
1232   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1233   if (MI->getOperand(1).isKill()) {
1234     MI->getOperand(1).setIsKill(false);
1235     MI->addRegisterKilled(SrcRegS, TRI, true);
1236   }
1237
1238   DEBUG(dbgs() << "replaced by: " << *MI);
1239   return true;
1240 }
1241
1242 /// Create a copy of a const pool value. Update CPI to the new index and return
1243 /// the label UID.
1244 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1245   MachineConstantPool *MCP = MF.getConstantPool();
1246   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1247
1248   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1249   assert(MCPE.isMachineConstantPoolEntry() &&
1250          "Expecting a machine constantpool entry!");
1251   ARMConstantPoolValue *ACPV =
1252     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1253
1254   unsigned PCLabelId = AFI->createPICLabelUId();
1255   ARMConstantPoolValue *NewCPV = 0;
1256
1257   // FIXME: The below assumes PIC relocation model and that the function
1258   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1259   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1260   // instructions, so that's probably OK, but is PIC always correct when
1261   // we get here?
1262   if (ACPV->isGlobalValue())
1263     NewCPV = ARMConstantPoolConstant::
1264       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1265              ARMCP::CPValue, 4);
1266   else if (ACPV->isExtSymbol())
1267     NewCPV = ARMConstantPoolSymbol::
1268       Create(MF.getFunction()->getContext(),
1269              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1270   else if (ACPV->isBlockAddress())
1271     NewCPV = ARMConstantPoolConstant::
1272       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1273              ARMCP::CPBlockAddress, 4);
1274   else if (ACPV->isLSDA())
1275     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1276                                              ARMCP::CPLSDA, 4);
1277   else if (ACPV->isMachineBasicBlock())
1278     NewCPV = ARMConstantPoolMBB::
1279       Create(MF.getFunction()->getContext(),
1280              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1281   else
1282     llvm_unreachable("Unexpected ARM constantpool value type!!");
1283   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1284   return PCLabelId;
1285 }
1286
1287 void ARMBaseInstrInfo::
1288 reMaterialize(MachineBasicBlock &MBB,
1289               MachineBasicBlock::iterator I,
1290               unsigned DestReg, unsigned SubIdx,
1291               const MachineInstr *Orig,
1292               const TargetRegisterInfo &TRI) const {
1293   unsigned Opcode = Orig->getOpcode();
1294   switch (Opcode) {
1295   default: {
1296     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1297     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1298     MBB.insert(I, MI);
1299     break;
1300   }
1301   case ARM::tLDRpci_pic:
1302   case ARM::t2LDRpci_pic: {
1303     MachineFunction &MF = *MBB.getParent();
1304     unsigned CPI = Orig->getOperand(1).getIndex();
1305     unsigned PCLabelId = duplicateCPV(MF, CPI);
1306     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1307                                       DestReg)
1308       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1309     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1310     break;
1311   }
1312   }
1313 }
1314
1315 MachineInstr *
1316 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1317   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1318   switch(Orig->getOpcode()) {
1319   case ARM::tLDRpci_pic:
1320   case ARM::t2LDRpci_pic: {
1321     unsigned CPI = Orig->getOperand(1).getIndex();
1322     unsigned PCLabelId = duplicateCPV(MF, CPI);
1323     Orig->getOperand(1).setIndex(CPI);
1324     Orig->getOperand(2).setImm(PCLabelId);
1325     break;
1326   }
1327   }
1328   return MI;
1329 }
1330
1331 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1332                                         const MachineInstr *MI1,
1333                                         const MachineRegisterInfo *MRI) const {
1334   int Opcode = MI0->getOpcode();
1335   if (Opcode == ARM::t2LDRpci ||
1336       Opcode == ARM::t2LDRpci_pic ||
1337       Opcode == ARM::tLDRpci ||
1338       Opcode == ARM::tLDRpci_pic ||
1339       Opcode == ARM::LDRLIT_ga_pcrel ||
1340       Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1341       Opcode == ARM::tLDRLIT_ga_pcrel ||
1342       Opcode == ARM::MOV_ga_pcrel ||
1343       Opcode == ARM::MOV_ga_pcrel_ldr ||
1344       Opcode == ARM::t2MOV_ga_pcrel) {
1345     if (MI1->getOpcode() != Opcode)
1346       return false;
1347     if (MI0->getNumOperands() != MI1->getNumOperands())
1348       return false;
1349
1350     const MachineOperand &MO0 = MI0->getOperand(1);
1351     const MachineOperand &MO1 = MI1->getOperand(1);
1352     if (MO0.getOffset() != MO1.getOffset())
1353       return false;
1354
1355     if (Opcode == ARM::LDRLIT_ga_pcrel ||
1356         Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1357         Opcode == ARM::tLDRLIT_ga_pcrel ||
1358         Opcode == ARM::MOV_ga_pcrel ||
1359         Opcode == ARM::MOV_ga_pcrel_ldr ||
1360         Opcode == ARM::t2MOV_ga_pcrel)
1361       // Ignore the PC labels.
1362       return MO0.getGlobal() == MO1.getGlobal();
1363
1364     const MachineFunction *MF = MI0->getParent()->getParent();
1365     const MachineConstantPool *MCP = MF->getConstantPool();
1366     int CPI0 = MO0.getIndex();
1367     int CPI1 = MO1.getIndex();
1368     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1369     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1370     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1371     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1372     if (isARMCP0 && isARMCP1) {
1373       ARMConstantPoolValue *ACPV0 =
1374         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1375       ARMConstantPoolValue *ACPV1 =
1376         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1377       return ACPV0->hasSameValue(ACPV1);
1378     } else if (!isARMCP0 && !isARMCP1) {
1379       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1380     }
1381     return false;
1382   } else if (Opcode == ARM::PICLDR) {
1383     if (MI1->getOpcode() != Opcode)
1384       return false;
1385     if (MI0->getNumOperands() != MI1->getNumOperands())
1386       return false;
1387
1388     unsigned Addr0 = MI0->getOperand(1).getReg();
1389     unsigned Addr1 = MI1->getOperand(1).getReg();
1390     if (Addr0 != Addr1) {
1391       if (!MRI ||
1392           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1393           !TargetRegisterInfo::isVirtualRegister(Addr1))
1394         return false;
1395
1396       // This assumes SSA form.
1397       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1398       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1399       // Check if the loaded value, e.g. a constantpool of a global address, are
1400       // the same.
1401       if (!produceSameValue(Def0, Def1, MRI))
1402         return false;
1403     }
1404
1405     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1406       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1407       const MachineOperand &MO0 = MI0->getOperand(i);
1408       const MachineOperand &MO1 = MI1->getOperand(i);
1409       if (!MO0.isIdenticalTo(MO1))
1410         return false;
1411     }
1412     return true;
1413   }
1414
1415   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1416 }
1417
1418 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1419 /// determine if two loads are loading from the same base address. It should
1420 /// only return true if the base pointers are the same and the only differences
1421 /// between the two addresses is the offset. It also returns the offsets by
1422 /// reference.
1423 ///
1424 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1425 /// is permanently disabled.
1426 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1427                                                int64_t &Offset1,
1428                                                int64_t &Offset2) const {
1429   // Don't worry about Thumb: just ARM and Thumb2.
1430   if (Subtarget.isThumb1Only()) return false;
1431
1432   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1433     return false;
1434
1435   switch (Load1->getMachineOpcode()) {
1436   default:
1437     return false;
1438   case ARM::LDRi12:
1439   case ARM::LDRBi12:
1440   case ARM::LDRD:
1441   case ARM::LDRH:
1442   case ARM::LDRSB:
1443   case ARM::LDRSH:
1444   case ARM::VLDRD:
1445   case ARM::VLDRS:
1446   case ARM::t2LDRi8:
1447   case ARM::t2LDRBi8:
1448   case ARM::t2LDRDi8:
1449   case ARM::t2LDRSHi8:
1450   case ARM::t2LDRi12:
1451   case ARM::t2LDRBi12:
1452   case ARM::t2LDRSHi12:
1453     break;
1454   }
1455
1456   switch (Load2->getMachineOpcode()) {
1457   default:
1458     return false;
1459   case ARM::LDRi12:
1460   case ARM::LDRBi12:
1461   case ARM::LDRD:
1462   case ARM::LDRH:
1463   case ARM::LDRSB:
1464   case ARM::LDRSH:
1465   case ARM::VLDRD:
1466   case ARM::VLDRS:
1467   case ARM::t2LDRi8:
1468   case ARM::t2LDRBi8:
1469   case ARM::t2LDRSHi8:
1470   case ARM::t2LDRi12:
1471   case ARM::t2LDRBi12:
1472   case ARM::t2LDRSHi12:
1473     break;
1474   }
1475
1476   // Check if base addresses and chain operands match.
1477   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1478       Load1->getOperand(4) != Load2->getOperand(4))
1479     return false;
1480
1481   // Index should be Reg0.
1482   if (Load1->getOperand(3) != Load2->getOperand(3))
1483     return false;
1484
1485   // Determine the offsets.
1486   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1487       isa<ConstantSDNode>(Load2->getOperand(1))) {
1488     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1489     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1490     return true;
1491   }
1492
1493   return false;
1494 }
1495
1496 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1497 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1498 /// be scheduled togther. On some targets if two loads are loading from
1499 /// addresses in the same cache line, it's better if they are scheduled
1500 /// together. This function takes two integers that represent the load offsets
1501 /// from the common base address. It returns true if it decides it's desirable
1502 /// to schedule the two loads together. "NumLoads" is the number of loads that
1503 /// have already been scheduled after Load1.
1504 ///
1505 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1506 /// is permanently disabled.
1507 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1508                                                int64_t Offset1, int64_t Offset2,
1509                                                unsigned NumLoads) const {
1510   // Don't worry about Thumb: just ARM and Thumb2.
1511   if (Subtarget.isThumb1Only()) return false;
1512
1513   assert(Offset2 > Offset1);
1514
1515   if ((Offset2 - Offset1) / 8 > 64)
1516     return false;
1517
1518   // Check if the machine opcodes are different. If they are different
1519   // then we consider them to not be of the same base address,
1520   // EXCEPT in the case of Thumb2 byte loads where one is LDRBi8 and the other LDRBi12.
1521   // In this case, they are considered to be the same because they are different
1522   // encoding forms of the same basic instruction.
1523   if ((Load1->getMachineOpcode() != Load2->getMachineOpcode()) &&
1524       !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1525          Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1526         (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1527          Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1528     return false;  // FIXME: overly conservative?
1529
1530   // Four loads in a row should be sufficient.
1531   if (NumLoads >= 3)
1532     return false;
1533
1534   return true;
1535 }
1536
1537 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1538                                             const MachineBasicBlock *MBB,
1539                                             const MachineFunction &MF) const {
1540   // Debug info is never a scheduling boundary. It's necessary to be explicit
1541   // due to the special treatment of IT instructions below, otherwise a
1542   // dbg_value followed by an IT will result in the IT instruction being
1543   // considered a scheduling hazard, which is wrong. It should be the actual
1544   // instruction preceding the dbg_value instruction(s), just like it is
1545   // when debug info is not present.
1546   if (MI->isDebugValue())
1547     return false;
1548
1549   // Terminators and labels can't be scheduled around.
1550   if (MI->isTerminator() || MI->isPosition())
1551     return true;
1552
1553   // Treat the start of the IT block as a scheduling boundary, but schedule
1554   // t2IT along with all instructions following it.
1555   // FIXME: This is a big hammer. But the alternative is to add all potential
1556   // true and anti dependencies to IT block instructions as implicit operands
1557   // to the t2IT instruction. The added compile time and complexity does not
1558   // seem worth it.
1559   MachineBasicBlock::const_iterator I = MI;
1560   // Make sure to skip any dbg_value instructions
1561   while (++I != MBB->end() && I->isDebugValue())
1562     ;
1563   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1564     return true;
1565
1566   // Don't attempt to schedule around any instruction that defines
1567   // a stack-oriented pointer, as it's unlikely to be profitable. This
1568   // saves compile time, because it doesn't require every single
1569   // stack slot reference to depend on the instruction that does the
1570   // modification.
1571   // Calls don't actually change the stack pointer, even if they have imp-defs.
1572   // No ARM calling conventions change the stack pointer. (X86 calling
1573   // conventions sometimes do).
1574   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1575     return true;
1576
1577   return false;
1578 }
1579
1580 bool ARMBaseInstrInfo::
1581 isProfitableToIfCvt(MachineBasicBlock &MBB,
1582                     unsigned NumCycles, unsigned ExtraPredCycles,
1583                     const BranchProbability &Probability) const {
1584   if (!NumCycles)
1585     return false;
1586
1587   // Attempt to estimate the relative costs of predication versus branching.
1588   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1589   UnpredCost /= Probability.getDenominator();
1590   UnpredCost += 1; // The branch itself
1591   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1592
1593   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1594 }
1595
1596 bool ARMBaseInstrInfo::
1597 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1598                     unsigned TCycles, unsigned TExtra,
1599                     MachineBasicBlock &FMBB,
1600                     unsigned FCycles, unsigned FExtra,
1601                     const BranchProbability &Probability) const {
1602   if (!TCycles || !FCycles)
1603     return false;
1604
1605   // Attempt to estimate the relative costs of predication versus branching.
1606   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1607   TUnpredCost /= Probability.getDenominator();
1608
1609   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1610   unsigned FUnpredCost = Comp * FCycles;
1611   FUnpredCost /= Probability.getDenominator();
1612
1613   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1614   UnpredCost += 1; // The branch itself
1615   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1616
1617   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1618 }
1619
1620 bool
1621 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1622                                             MachineBasicBlock &FMBB) const {
1623   // Reduce false anti-dependencies to let Swift's out-of-order execution
1624   // engine do its thing.
1625   return Subtarget.isSwift();
1626 }
1627
1628 /// getInstrPredicate - If instruction is predicated, returns its predicate
1629 /// condition, otherwise returns AL. It also returns the condition code
1630 /// register by reference.
1631 ARMCC::CondCodes
1632 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1633   int PIdx = MI->findFirstPredOperandIdx();
1634   if (PIdx == -1) {
1635     PredReg = 0;
1636     return ARMCC::AL;
1637   }
1638
1639   PredReg = MI->getOperand(PIdx+1).getReg();
1640   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1641 }
1642
1643
1644 int llvm::getMatchingCondBranchOpcode(int Opc) {
1645   if (Opc == ARM::B)
1646     return ARM::Bcc;
1647   if (Opc == ARM::tB)
1648     return ARM::tBcc;
1649   if (Opc == ARM::t2B)
1650     return ARM::t2Bcc;
1651
1652   llvm_unreachable("Unknown unconditional branch opcode!");
1653 }
1654
1655 /// commuteInstruction - Handle commutable instructions.
1656 MachineInstr *
1657 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1658   switch (MI->getOpcode()) {
1659   case ARM::MOVCCr:
1660   case ARM::t2MOVCCr: {
1661     // MOVCC can be commuted by inverting the condition.
1662     unsigned PredReg = 0;
1663     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1664     // MOVCC AL can't be inverted. Shouldn't happen.
1665     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1666       return NULL;
1667     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1668     if (!MI)
1669       return NULL;
1670     // After swapping the MOVCC operands, also invert the condition.
1671     MI->getOperand(MI->findFirstPredOperandIdx())
1672       .setImm(ARMCC::getOppositeCondition(CC));
1673     return MI;
1674   }
1675   }
1676   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1677 }
1678
1679 /// Identify instructions that can be folded into a MOVCC instruction, and
1680 /// return the defining instruction.
1681 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1682                                       const MachineRegisterInfo &MRI,
1683                                       const TargetInstrInfo *TII) {
1684   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1685     return 0;
1686   if (!MRI.hasOneNonDBGUse(Reg))
1687     return 0;
1688   MachineInstr *MI = MRI.getVRegDef(Reg);
1689   if (!MI)
1690     return 0;
1691   // MI is folded into the MOVCC by predicating it.
1692   if (!MI->isPredicable())
1693     return 0;
1694   // Check if MI has any non-dead defs or physreg uses. This also detects
1695   // predicated instructions which will be reading CPSR.
1696   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1697     const MachineOperand &MO = MI->getOperand(i);
1698     // Reject frame index operands, PEI can't handle the predicated pseudos.
1699     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1700       return 0;
1701     if (!MO.isReg())
1702       continue;
1703     // MI can't have any tied operands, that would conflict with predication.
1704     if (MO.isTied())
1705       return 0;
1706     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1707       return 0;
1708     if (MO.isDef() && !MO.isDead())
1709       return 0;
1710   }
1711   bool DontMoveAcrossStores = true;
1712   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1713     return 0;
1714   return MI;
1715 }
1716
1717 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1718                                      SmallVectorImpl<MachineOperand> &Cond,
1719                                      unsigned &TrueOp, unsigned &FalseOp,
1720                                      bool &Optimizable) const {
1721   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1722          "Unknown select instruction");
1723   // MOVCC operands:
1724   // 0: Def.
1725   // 1: True use.
1726   // 2: False use.
1727   // 3: Condition code.
1728   // 4: CPSR use.
1729   TrueOp = 1;
1730   FalseOp = 2;
1731   Cond.push_back(MI->getOperand(3));
1732   Cond.push_back(MI->getOperand(4));
1733   // We can always fold a def.
1734   Optimizable = true;
1735   return false;
1736 }
1737
1738 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1739                                                bool PreferFalse) const {
1740   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1741          "Unknown select instruction");
1742   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1743   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1744   bool Invert = !DefMI;
1745   if (!DefMI)
1746     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1747   if (!DefMI)
1748     return 0;
1749
1750   // Find new register class to use.
1751   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1752   unsigned       DestReg  = MI->getOperand(0).getReg();
1753   const TargetRegisterClass *PreviousClass = MRI.getRegClass(FalseReg.getReg());
1754   if (!MRI.constrainRegClass(DestReg, PreviousClass))
1755     return 0;
1756
1757   // Create a new predicated version of DefMI.
1758   // Rfalse is the first use.
1759   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1760                                       DefMI->getDesc(), DestReg);
1761
1762   // Copy all the DefMI operands, excluding its (null) predicate.
1763   const MCInstrDesc &DefDesc = DefMI->getDesc();
1764   for (unsigned i = 1, e = DefDesc.getNumOperands();
1765        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1766     NewMI.addOperand(DefMI->getOperand(i));
1767
1768   unsigned CondCode = MI->getOperand(3).getImm();
1769   if (Invert)
1770     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1771   else
1772     NewMI.addImm(CondCode);
1773   NewMI.addOperand(MI->getOperand(4));
1774
1775   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1776   if (NewMI->hasOptionalDef())
1777     AddDefaultCC(NewMI);
1778
1779   // The output register value when the predicate is false is an implicit
1780   // register operand tied to the first def.
1781   // The tie makes the register allocator ensure the FalseReg is allocated the
1782   // same register as operand 0.
1783   FalseReg.setImplicit();
1784   NewMI.addOperand(FalseReg);
1785   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1786
1787   // The caller will erase MI, but not DefMI.
1788   DefMI->eraseFromParent();
1789   return NewMI;
1790 }
1791
1792 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1793 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1794 /// def operand.
1795 ///
1796 /// This will go away once we can teach tblgen how to set the optional CPSR def
1797 /// operand itself.
1798 struct AddSubFlagsOpcodePair {
1799   uint16_t PseudoOpc;
1800   uint16_t MachineOpc;
1801 };
1802
1803 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1804   {ARM::ADDSri, ARM::ADDri},
1805   {ARM::ADDSrr, ARM::ADDrr},
1806   {ARM::ADDSrsi, ARM::ADDrsi},
1807   {ARM::ADDSrsr, ARM::ADDrsr},
1808
1809   {ARM::SUBSri, ARM::SUBri},
1810   {ARM::SUBSrr, ARM::SUBrr},
1811   {ARM::SUBSrsi, ARM::SUBrsi},
1812   {ARM::SUBSrsr, ARM::SUBrsr},
1813
1814   {ARM::RSBSri, ARM::RSBri},
1815   {ARM::RSBSrsi, ARM::RSBrsi},
1816   {ARM::RSBSrsr, ARM::RSBrsr},
1817
1818   {ARM::t2ADDSri, ARM::t2ADDri},
1819   {ARM::t2ADDSrr, ARM::t2ADDrr},
1820   {ARM::t2ADDSrs, ARM::t2ADDrs},
1821
1822   {ARM::t2SUBSri, ARM::t2SUBri},
1823   {ARM::t2SUBSrr, ARM::t2SUBrr},
1824   {ARM::t2SUBSrs, ARM::t2SUBrs},
1825
1826   {ARM::t2RSBSri, ARM::t2RSBri},
1827   {ARM::t2RSBSrs, ARM::t2RSBrs},
1828 };
1829
1830 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1831   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1832     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1833       return AddSubFlagsOpcodeMap[i].MachineOpc;
1834   return 0;
1835 }
1836
1837 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1838                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1839                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1840                                ARMCC::CondCodes Pred, unsigned PredReg,
1841                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1842   if (NumBytes == 0 && DestReg != BaseReg) {
1843     BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), DestReg)
1844       .addReg(BaseReg, RegState::Kill)
1845       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1846       .setMIFlags(MIFlags);
1847     return;
1848   }
1849
1850   bool isSub = NumBytes < 0;
1851   if (isSub) NumBytes = -NumBytes;
1852
1853   while (NumBytes) {
1854     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1855     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1856     assert(ThisVal && "Didn't extract field correctly");
1857
1858     // We will handle these bits from offset, clear them.
1859     NumBytes &= ~ThisVal;
1860
1861     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1862
1863     // Build the new ADD / SUB.
1864     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1865     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1866       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1867       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1868       .setMIFlags(MIFlags);
1869     BaseReg = DestReg;
1870   }
1871 }
1872
1873 static bool isAnySubRegLive(unsigned Reg, const TargetRegisterInfo *TRI,
1874                       MachineInstr *MI) {
1875   for (MCSubRegIterator Subreg(Reg, TRI, /* IncludeSelf */ true);
1876        Subreg.isValid(); ++Subreg)
1877     if (MI->getParent()->computeRegisterLiveness(TRI, *Subreg, MI) !=
1878         MachineBasicBlock::LQR_Dead)
1879       return true;
1880   return false;
1881 }
1882 bool llvm::tryFoldSPUpdateIntoPushPop(const ARMSubtarget &Subtarget,
1883                                       MachineFunction &MF, MachineInstr *MI,
1884                                       unsigned NumBytes) {
1885   // This optimisation potentially adds lots of load and store
1886   // micro-operations, it's only really a great benefit to code-size.
1887   if (!Subtarget.isMinSize())
1888     return false;
1889
1890   // If only one register is pushed/popped, LLVM can use an LDR/STR
1891   // instead. We can't modify those so make sure we're dealing with an
1892   // instruction we understand.
1893   bool IsPop = isPopOpcode(MI->getOpcode());
1894   bool IsPush = isPushOpcode(MI->getOpcode());
1895   if (!IsPush && !IsPop)
1896     return false;
1897
1898   bool IsVFPPushPop = MI->getOpcode() == ARM::VSTMDDB_UPD ||
1899                       MI->getOpcode() == ARM::VLDMDIA_UPD;
1900   bool IsT1PushPop = MI->getOpcode() == ARM::tPUSH ||
1901                      MI->getOpcode() == ARM::tPOP ||
1902                      MI->getOpcode() == ARM::tPOP_RET;
1903
1904   assert((IsT1PushPop || (MI->getOperand(0).getReg() == ARM::SP &&
1905                           MI->getOperand(1).getReg() == ARM::SP)) &&
1906          "trying to fold sp update into non-sp-updating push/pop");
1907
1908   // The VFP push & pop act on D-registers, so we can only fold an adjustment
1909   // by a multiple of 8 bytes in correctly. Similarly rN is 4-bytes. Don't try
1910   // if this is violated.
1911   if (NumBytes % (IsVFPPushPop ? 8 : 4) != 0)
1912     return false;
1913
1914   // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
1915   // pred) so the list starts at 4. Thumb1 starts after the predicate.
1916   int RegListIdx = IsT1PushPop ? 2 : 4;
1917
1918   // Calculate the space we'll need in terms of registers.
1919   unsigned FirstReg = MI->getOperand(RegListIdx).getReg();
1920   unsigned RD0Reg, RegsNeeded;
1921   if (IsVFPPushPop) {
1922     RD0Reg = ARM::D0;
1923     RegsNeeded = NumBytes / 8;
1924   } else {
1925     RD0Reg = ARM::R0;
1926     RegsNeeded = NumBytes / 4;
1927   }
1928
1929   // We're going to have to strip all list operands off before
1930   // re-adding them since the order matters, so save the existing ones
1931   // for later.
1932   SmallVector<MachineOperand, 4> RegList;
1933   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
1934     RegList.push_back(MI->getOperand(i));
1935
1936   const TargetRegisterInfo *TRI = MF.getRegInfo().getTargetRegisterInfo();
1937   const MCPhysReg *CSRegs = TRI->getCalleeSavedRegs(&MF);
1938
1939   // Now try to find enough space in the reglist to allocate NumBytes.
1940   for (unsigned CurReg = FirstReg - 1; CurReg >= RD0Reg && RegsNeeded;
1941        --CurReg) {
1942     if (!IsPop) {
1943       // Pushing any register is completely harmless, mark the
1944       // register involved as undef since we don't care about it in
1945       // the slightest.
1946       RegList.push_back(MachineOperand::CreateReg(CurReg, false, false,
1947                                                   false, false, true));
1948       --RegsNeeded;
1949       continue;
1950     }
1951
1952     // However, we can only pop an extra register if it's not live. For
1953     // registers live within the function we might clobber a return value
1954     // register; the other way a register can be live here is if it's
1955     // callee-saved.
1956     // TODO: Currently, computeRegisterLiveness() does not report "live" if a
1957     // sub reg is live. When computeRegisterLiveness() works for sub reg, it
1958     // can replace isAnySubRegLive().
1959     if (isCalleeSavedRegister(CurReg, CSRegs) ||
1960         isAnySubRegLive(CurReg, TRI, MI)) {
1961       // VFP pops don't allow holes in the register list, so any skip is fatal
1962       // for our transformation. GPR pops do, so we should just keep looking.
1963       if (IsVFPPushPop)
1964         return false;
1965       else
1966         continue;
1967     }
1968
1969     // Mark the unimportant registers as <def,dead> in the POP.
1970     RegList.push_back(MachineOperand::CreateReg(CurReg, true, false, false,
1971                                                 true));
1972     --RegsNeeded;
1973   }
1974
1975   if (RegsNeeded > 0)
1976     return false;
1977
1978   // Finally we know we can profitably perform the optimisation so go
1979   // ahead: strip all existing registers off and add them back again
1980   // in the right order.
1981   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
1982     MI->RemoveOperand(i);
1983
1984   // Add the complete list back in.
1985   MachineInstrBuilder MIB(MF, &*MI);
1986   for (int i = RegList.size() - 1; i >= 0; --i)
1987     MIB.addOperand(RegList[i]);
1988
1989   return true;
1990 }
1991
1992 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1993                                 unsigned FrameReg, int &Offset,
1994                                 const ARMBaseInstrInfo &TII) {
1995   unsigned Opcode = MI.getOpcode();
1996   const MCInstrDesc &Desc = MI.getDesc();
1997   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1998   bool isSub = false;
1999
2000   // Memory operands in inline assembly always use AddrMode2.
2001   if (Opcode == ARM::INLINEASM)
2002     AddrMode = ARMII::AddrMode2;
2003
2004   if (Opcode == ARM::ADDri) {
2005     Offset += MI.getOperand(FrameRegIdx+1).getImm();
2006     if (Offset == 0) {
2007       // Turn it into a move.
2008       MI.setDesc(TII.get(ARM::MOVr));
2009       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2010       MI.RemoveOperand(FrameRegIdx+1);
2011       Offset = 0;
2012       return true;
2013     } else if (Offset < 0) {
2014       Offset = -Offset;
2015       isSub = true;
2016       MI.setDesc(TII.get(ARM::SUBri));
2017     }
2018
2019     // Common case: small offset, fits into instruction.
2020     if (ARM_AM::getSOImmVal(Offset) != -1) {
2021       // Replace the FrameIndex with sp / fp
2022       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2023       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
2024       Offset = 0;
2025       return true;
2026     }
2027
2028     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
2029     // as possible.
2030     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
2031     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
2032
2033     // We will handle these bits from offset, clear them.
2034     Offset &= ~ThisImmVal;
2035
2036     // Get the properly encoded SOImmVal field.
2037     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
2038            "Bit extraction didn't work?");
2039     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
2040  } else {
2041     unsigned ImmIdx = 0;
2042     int InstrOffs = 0;
2043     unsigned NumBits = 0;
2044     unsigned Scale = 1;
2045     switch (AddrMode) {
2046     case ARMII::AddrMode_i12: {
2047       ImmIdx = FrameRegIdx + 1;
2048       InstrOffs = MI.getOperand(ImmIdx).getImm();
2049       NumBits = 12;
2050       break;
2051     }
2052     case ARMII::AddrMode2: {
2053       ImmIdx = FrameRegIdx+2;
2054       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
2055       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2056         InstrOffs *= -1;
2057       NumBits = 12;
2058       break;
2059     }
2060     case ARMII::AddrMode3: {
2061       ImmIdx = FrameRegIdx+2;
2062       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
2063       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2064         InstrOffs *= -1;
2065       NumBits = 8;
2066       break;
2067     }
2068     case ARMII::AddrMode4:
2069     case ARMII::AddrMode6:
2070       // Can't fold any offset even if it's zero.
2071       return false;
2072     case ARMII::AddrMode5: {
2073       ImmIdx = FrameRegIdx+1;
2074       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
2075       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2076         InstrOffs *= -1;
2077       NumBits = 8;
2078       Scale = 4;
2079       break;
2080     }
2081     default:
2082       llvm_unreachable("Unsupported addressing mode!");
2083     }
2084
2085     Offset += InstrOffs * Scale;
2086     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
2087     if (Offset < 0) {
2088       Offset = -Offset;
2089       isSub = true;
2090     }
2091
2092     // Attempt to fold address comp. if opcode has offset bits
2093     if (NumBits > 0) {
2094       // Common case: small offset, fits into instruction.
2095       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
2096       int ImmedOffset = Offset / Scale;
2097       unsigned Mask = (1 << NumBits) - 1;
2098       if ((unsigned)Offset <= Mask * Scale) {
2099         // Replace the FrameIndex with sp
2100         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2101         // FIXME: When addrmode2 goes away, this will simplify (like the
2102         // T2 version), as the LDR.i12 versions don't need the encoding
2103         // tricks for the offset value.
2104         if (isSub) {
2105           if (AddrMode == ARMII::AddrMode_i12)
2106             ImmedOffset = -ImmedOffset;
2107           else
2108             ImmedOffset |= 1 << NumBits;
2109         }
2110         ImmOp.ChangeToImmediate(ImmedOffset);
2111         Offset = 0;
2112         return true;
2113       }
2114
2115       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
2116       ImmedOffset = ImmedOffset & Mask;
2117       if (isSub) {
2118         if (AddrMode == ARMII::AddrMode_i12)
2119           ImmedOffset = -ImmedOffset;
2120         else
2121           ImmedOffset |= 1 << NumBits;
2122       }
2123       ImmOp.ChangeToImmediate(ImmedOffset);
2124       Offset &= ~(Mask*Scale);
2125     }
2126   }
2127
2128   Offset = (isSub) ? -Offset : Offset;
2129   return Offset == 0;
2130 }
2131
2132 /// analyzeCompare - For a comparison instruction, return the source registers
2133 /// in SrcReg and SrcReg2 if having two register operands, and the value it
2134 /// compares against in CmpValue. Return true if the comparison instruction
2135 /// can be analyzed.
2136 bool ARMBaseInstrInfo::
2137 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
2138                int &CmpMask, int &CmpValue) const {
2139   switch (MI->getOpcode()) {
2140   default: break;
2141   case ARM::CMPri:
2142   case ARM::t2CMPri:
2143     SrcReg = MI->getOperand(0).getReg();
2144     SrcReg2 = 0;
2145     CmpMask = ~0;
2146     CmpValue = MI->getOperand(1).getImm();
2147     return true;
2148   case ARM::CMPrr:
2149   case ARM::t2CMPrr:
2150     SrcReg = MI->getOperand(0).getReg();
2151     SrcReg2 = MI->getOperand(1).getReg();
2152     CmpMask = ~0;
2153     CmpValue = 0;
2154     return true;
2155   case ARM::TSTri:
2156   case ARM::t2TSTri:
2157     SrcReg = MI->getOperand(0).getReg();
2158     SrcReg2 = 0;
2159     CmpMask = MI->getOperand(1).getImm();
2160     CmpValue = 0;
2161     return true;
2162   }
2163
2164   return false;
2165 }
2166
2167 /// isSuitableForMask - Identify a suitable 'and' instruction that
2168 /// operates on the given source register and applies the same mask
2169 /// as a 'tst' instruction. Provide a limited look-through for copies.
2170 /// When successful, MI will hold the found instruction.
2171 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2172                               int CmpMask, bool CommonUse) {
2173   switch (MI->getOpcode()) {
2174     case ARM::ANDri:
2175     case ARM::t2ANDri:
2176       if (CmpMask != MI->getOperand(2).getImm())
2177         return false;
2178       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2179         return true;
2180       break;
2181     case ARM::COPY: {
2182       // Walk down one instruction which is potentially an 'and'.
2183       const MachineInstr &Copy = *MI;
2184       MachineBasicBlock::iterator AND(
2185         std::next(MachineBasicBlock::iterator(MI)));
2186       if (AND == MI->getParent()->end()) return false;
2187       MI = AND;
2188       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2189                                CmpMask, true);
2190     }
2191   }
2192
2193   return false;
2194 }
2195
2196 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2197 /// the condition code if we modify the instructions such that flags are
2198 /// set by MI(b,a).
2199 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2200   switch (CC) {
2201   default: return ARMCC::AL;
2202   case ARMCC::EQ: return ARMCC::EQ;
2203   case ARMCC::NE: return ARMCC::NE;
2204   case ARMCC::HS: return ARMCC::LS;
2205   case ARMCC::LO: return ARMCC::HI;
2206   case ARMCC::HI: return ARMCC::LO;
2207   case ARMCC::LS: return ARMCC::HS;
2208   case ARMCC::GE: return ARMCC::LE;
2209   case ARMCC::LT: return ARMCC::GT;
2210   case ARMCC::GT: return ARMCC::LT;
2211   case ARMCC::LE: return ARMCC::GE;
2212   }
2213 }
2214
2215 /// isRedundantFlagInstr - check whether the first instruction, whose only
2216 /// purpose is to update flags, can be made redundant.
2217 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2218 /// CMPri can be made redundant by SUBri if the operands are the same.
2219 /// This function can be extended later on.
2220 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2221                                         unsigned SrcReg2, int ImmValue,
2222                                         MachineInstr *OI) {
2223   if ((CmpI->getOpcode() == ARM::CMPrr ||
2224        CmpI->getOpcode() == ARM::t2CMPrr) &&
2225       (OI->getOpcode() == ARM::SUBrr ||
2226        OI->getOpcode() == ARM::t2SUBrr) &&
2227       ((OI->getOperand(1).getReg() == SrcReg &&
2228         OI->getOperand(2).getReg() == SrcReg2) ||
2229        (OI->getOperand(1).getReg() == SrcReg2 &&
2230         OI->getOperand(2).getReg() == SrcReg)))
2231     return true;
2232
2233   if ((CmpI->getOpcode() == ARM::CMPri ||
2234        CmpI->getOpcode() == ARM::t2CMPri) &&
2235       (OI->getOpcode() == ARM::SUBri ||
2236        OI->getOpcode() == ARM::t2SUBri) &&
2237       OI->getOperand(1).getReg() == SrcReg &&
2238       OI->getOperand(2).getImm() == ImmValue)
2239     return true;
2240   return false;
2241 }
2242
2243 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2244 /// comparison into one that sets the zero bit in the flags register;
2245 /// Remove a redundant Compare instruction if an earlier instruction can set the
2246 /// flags in the same way as Compare.
2247 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2248 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2249 /// condition code of instructions which use the flags.
2250 bool ARMBaseInstrInfo::
2251 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2252                      int CmpMask, int CmpValue,
2253                      const MachineRegisterInfo *MRI) const {
2254   // Get the unique definition of SrcReg.
2255   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2256   if (!MI) return false;
2257
2258   // Masked compares sometimes use the same register as the corresponding 'and'.
2259   if (CmpMask != ~0) {
2260     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2261       MI = 0;
2262       for (MachineRegisterInfo::use_instr_iterator
2263            UI = MRI->use_instr_begin(SrcReg), UE = MRI->use_instr_end();
2264            UI != UE; ++UI) {
2265         if (UI->getParent() != CmpInstr->getParent()) continue;
2266         MachineInstr *PotentialAND = &*UI;
2267         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2268             isPredicated(PotentialAND))
2269           continue;
2270         MI = PotentialAND;
2271         break;
2272       }
2273       if (!MI) return false;
2274     }
2275   }
2276
2277   // Get ready to iterate backward from CmpInstr.
2278   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2279                               B = CmpInstr->getParent()->begin();
2280
2281   // Early exit if CmpInstr is at the beginning of the BB.
2282   if (I == B) return false;
2283
2284   // There are two possible candidates which can be changed to set CPSR:
2285   // One is MI, the other is a SUB instruction.
2286   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2287   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2288   MachineInstr *Sub = NULL;
2289   if (SrcReg2 != 0)
2290     // MI is not a candidate for CMPrr.
2291     MI = NULL;
2292   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2293     // Conservatively refuse to convert an instruction which isn't in the same
2294     // BB as the comparison.
2295     // For CMPri, we need to check Sub, thus we can't return here.
2296     if (CmpInstr->getOpcode() == ARM::CMPri ||
2297        CmpInstr->getOpcode() == ARM::t2CMPri)
2298       MI = NULL;
2299     else
2300       return false;
2301   }
2302
2303   // Check that CPSR isn't set between the comparison instruction and the one we
2304   // want to change. At the same time, search for Sub.
2305   const TargetRegisterInfo *TRI = &getRegisterInfo();
2306   --I;
2307   for (; I != E; --I) {
2308     const MachineInstr &Instr = *I;
2309
2310     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2311         Instr.readsRegister(ARM::CPSR, TRI))
2312       // This instruction modifies or uses CPSR after the one we want to
2313       // change. We can't do this transformation.
2314       return false;
2315
2316     // Check whether CmpInstr can be made redundant by the current instruction.
2317     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2318       Sub = &*I;
2319       break;
2320     }
2321
2322     if (I == B)
2323       // The 'and' is below the comparison instruction.
2324       return false;
2325   }
2326
2327   // Return false if no candidates exist.
2328   if (!MI && !Sub)
2329     return false;
2330
2331   // The single candidate is called MI.
2332   if (!MI) MI = Sub;
2333
2334   // We can't use a predicated instruction - it doesn't always write the flags.
2335   if (isPredicated(MI))
2336     return false;
2337
2338   switch (MI->getOpcode()) {
2339   default: break;
2340   case ARM::RSBrr:
2341   case ARM::RSBri:
2342   case ARM::RSCrr:
2343   case ARM::RSCri:
2344   case ARM::ADDrr:
2345   case ARM::ADDri:
2346   case ARM::ADCrr:
2347   case ARM::ADCri:
2348   case ARM::SUBrr:
2349   case ARM::SUBri:
2350   case ARM::SBCrr:
2351   case ARM::SBCri:
2352   case ARM::t2RSBri:
2353   case ARM::t2ADDrr:
2354   case ARM::t2ADDri:
2355   case ARM::t2ADCrr:
2356   case ARM::t2ADCri:
2357   case ARM::t2SUBrr:
2358   case ARM::t2SUBri:
2359   case ARM::t2SBCrr:
2360   case ARM::t2SBCri:
2361   case ARM::ANDrr:
2362   case ARM::ANDri:
2363   case ARM::t2ANDrr:
2364   case ARM::t2ANDri:
2365   case ARM::ORRrr:
2366   case ARM::ORRri:
2367   case ARM::t2ORRrr:
2368   case ARM::t2ORRri:
2369   case ARM::EORrr:
2370   case ARM::EORri:
2371   case ARM::t2EORrr:
2372   case ARM::t2EORri: {
2373     // Scan forward for the use of CPSR
2374     // When checking against MI: if it's a conditional code requires
2375     // checking of V bit, then this is not safe to do.
2376     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2377     // If we are done with the basic block, we need to check whether CPSR is
2378     // live-out.
2379     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2380         OperandsToUpdate;
2381     bool isSafe = false;
2382     I = CmpInstr;
2383     E = CmpInstr->getParent()->end();
2384     while (!isSafe && ++I != E) {
2385       const MachineInstr &Instr = *I;
2386       for (unsigned IO = 0, EO = Instr.getNumOperands();
2387            !isSafe && IO != EO; ++IO) {
2388         const MachineOperand &MO = Instr.getOperand(IO);
2389         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2390           isSafe = true;
2391           break;
2392         }
2393         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2394           continue;
2395         if (MO.isDef()) {
2396           isSafe = true;
2397           break;
2398         }
2399         // Condition code is after the operand before CPSR except for VSELs.
2400         ARMCC::CondCodes CC;
2401         bool IsInstrVSel = true;
2402         switch (Instr.getOpcode()) {
2403         default:
2404           IsInstrVSel = false;
2405           CC = (ARMCC::CondCodes)Instr.getOperand(IO - 1).getImm();
2406           break;
2407         case ARM::VSELEQD:
2408         case ARM::VSELEQS:
2409           CC = ARMCC::EQ;
2410           break;
2411         case ARM::VSELGTD:
2412         case ARM::VSELGTS:
2413           CC = ARMCC::GT;
2414           break;
2415         case ARM::VSELGED:
2416         case ARM::VSELGES:
2417           CC = ARMCC::GE;
2418           break;
2419         case ARM::VSELVSS:
2420         case ARM::VSELVSD:
2421           CC = ARMCC::VS;
2422           break;
2423         }
2424
2425         if (Sub) {
2426           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2427           if (NewCC == ARMCC::AL)
2428             return false;
2429           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2430           // on CMP needs to be updated to be based on SUB.
2431           // Push the condition code operands to OperandsToUpdate.
2432           // If it is safe to remove CmpInstr, the condition code of these
2433           // operands will be modified.
2434           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2435               Sub->getOperand(2).getReg() == SrcReg) {
2436             // VSel doesn't support condition code update.
2437             if (IsInstrVSel)
2438               return false;
2439             OperandsToUpdate.push_back(
2440                 std::make_pair(&((*I).getOperand(IO - 1)), NewCC));
2441           }
2442         } else
2443           switch (CC) {
2444           default:
2445             // CPSR can be used multiple times, we should continue.
2446             break;
2447           case ARMCC::VS:
2448           case ARMCC::VC:
2449           case ARMCC::GE:
2450           case ARMCC::LT:
2451           case ARMCC::GT:
2452           case ARMCC::LE:
2453             return false;
2454           }
2455       }
2456     }
2457
2458     // If CPSR is not killed nor re-defined, we should check whether it is
2459     // live-out. If it is live-out, do not optimize.
2460     if (!isSafe) {
2461       MachineBasicBlock *MBB = CmpInstr->getParent();
2462       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2463                SE = MBB->succ_end(); SI != SE; ++SI)
2464         if ((*SI)->isLiveIn(ARM::CPSR))
2465           return false;
2466     }
2467
2468     // Toggle the optional operand to CPSR.
2469     MI->getOperand(5).setReg(ARM::CPSR);
2470     MI->getOperand(5).setIsDef(true);
2471     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2472     CmpInstr->eraseFromParent();
2473
2474     // Modify the condition code of operands in OperandsToUpdate.
2475     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2476     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2477     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2478       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2479     return true;
2480   }
2481   }
2482
2483   return false;
2484 }
2485
2486 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2487                                      MachineInstr *DefMI, unsigned Reg,
2488                                      MachineRegisterInfo *MRI) const {
2489   // Fold large immediates into add, sub, or, xor.
2490   unsigned DefOpc = DefMI->getOpcode();
2491   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2492     return false;
2493   if (!DefMI->getOperand(1).isImm())
2494     // Could be t2MOVi32imm <ga:xx>
2495     return false;
2496
2497   if (!MRI->hasOneNonDBGUse(Reg))
2498     return false;
2499
2500   const MCInstrDesc &DefMCID = DefMI->getDesc();
2501   if (DefMCID.hasOptionalDef()) {
2502     unsigned NumOps = DefMCID.getNumOperands();
2503     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2504     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2505       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2506       // to delete DefMI.
2507       return false;
2508   }
2509
2510   const MCInstrDesc &UseMCID = UseMI->getDesc();
2511   if (UseMCID.hasOptionalDef()) {
2512     unsigned NumOps = UseMCID.getNumOperands();
2513     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2514       // If the instruction sets the flag, do not attempt this optimization
2515       // since it may change the semantics of the code.
2516       return false;
2517   }
2518
2519   unsigned UseOpc = UseMI->getOpcode();
2520   unsigned NewUseOpc = 0;
2521   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2522   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2523   bool Commute = false;
2524   switch (UseOpc) {
2525   default: return false;
2526   case ARM::SUBrr:
2527   case ARM::ADDrr:
2528   case ARM::ORRrr:
2529   case ARM::EORrr:
2530   case ARM::t2SUBrr:
2531   case ARM::t2ADDrr:
2532   case ARM::t2ORRrr:
2533   case ARM::t2EORrr: {
2534     Commute = UseMI->getOperand(2).getReg() != Reg;
2535     switch (UseOpc) {
2536     default: break;
2537     case ARM::SUBrr: {
2538       if (Commute)
2539         return false;
2540       ImmVal = -ImmVal;
2541       NewUseOpc = ARM::SUBri;
2542       // Fallthrough
2543     }
2544     case ARM::ADDrr:
2545     case ARM::ORRrr:
2546     case ARM::EORrr: {
2547       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2548         return false;
2549       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2550       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2551       switch (UseOpc) {
2552       default: break;
2553       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2554       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2555       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2556       }
2557       break;
2558     }
2559     case ARM::t2SUBrr: {
2560       if (Commute)
2561         return false;
2562       ImmVal = -ImmVal;
2563       NewUseOpc = ARM::t2SUBri;
2564       // Fallthrough
2565     }
2566     case ARM::t2ADDrr:
2567     case ARM::t2ORRrr:
2568     case ARM::t2EORrr: {
2569       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2570         return false;
2571       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2572       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2573       switch (UseOpc) {
2574       default: break;
2575       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2576       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2577       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2578       }
2579       break;
2580     }
2581     }
2582   }
2583   }
2584
2585   unsigned OpIdx = Commute ? 2 : 1;
2586   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2587   bool isKill = UseMI->getOperand(OpIdx).isKill();
2588   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2589   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2590                                       UseMI, UseMI->getDebugLoc(),
2591                                       get(NewUseOpc), NewReg)
2592                               .addReg(Reg1, getKillRegState(isKill))
2593                               .addImm(SOImmValV1)));
2594   UseMI->setDesc(get(NewUseOpc));
2595   UseMI->getOperand(1).setReg(NewReg);
2596   UseMI->getOperand(1).setIsKill();
2597   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2598   DefMI->eraseFromParent();
2599   return true;
2600 }
2601
2602 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2603                                         const MachineInstr *MI) {
2604   switch (MI->getOpcode()) {
2605   default: {
2606     const MCInstrDesc &Desc = MI->getDesc();
2607     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2608     assert(UOps >= 0 && "bad # UOps");
2609     return UOps;
2610   }
2611
2612   case ARM::LDRrs:
2613   case ARM::LDRBrs:
2614   case ARM::STRrs:
2615   case ARM::STRBrs: {
2616     unsigned ShOpVal = MI->getOperand(3).getImm();
2617     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2618     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2619     if (!isSub &&
2620         (ShImm == 0 ||
2621          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2622           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2623       return 1;
2624     return 2;
2625   }
2626
2627   case ARM::LDRH:
2628   case ARM::STRH: {
2629     if (!MI->getOperand(2).getReg())
2630       return 1;
2631
2632     unsigned ShOpVal = MI->getOperand(3).getImm();
2633     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2634     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2635     if (!isSub &&
2636         (ShImm == 0 ||
2637          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2638           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2639       return 1;
2640     return 2;
2641   }
2642
2643   case ARM::LDRSB:
2644   case ARM::LDRSH:
2645     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2646
2647   case ARM::LDRSB_POST:
2648   case ARM::LDRSH_POST: {
2649     unsigned Rt = MI->getOperand(0).getReg();
2650     unsigned Rm = MI->getOperand(3).getReg();
2651     return (Rt == Rm) ? 4 : 3;
2652   }
2653
2654   case ARM::LDR_PRE_REG:
2655   case ARM::LDRB_PRE_REG: {
2656     unsigned Rt = MI->getOperand(0).getReg();
2657     unsigned Rm = MI->getOperand(3).getReg();
2658     if (Rt == Rm)
2659       return 3;
2660     unsigned ShOpVal = MI->getOperand(4).getImm();
2661     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2662     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2663     if (!isSub &&
2664         (ShImm == 0 ||
2665          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2666           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2667       return 2;
2668     return 3;
2669   }
2670
2671   case ARM::STR_PRE_REG:
2672   case ARM::STRB_PRE_REG: {
2673     unsigned ShOpVal = MI->getOperand(4).getImm();
2674     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2675     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2676     if (!isSub &&
2677         (ShImm == 0 ||
2678          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2679           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2680       return 2;
2681     return 3;
2682   }
2683
2684   case ARM::LDRH_PRE:
2685   case ARM::STRH_PRE: {
2686     unsigned Rt = MI->getOperand(0).getReg();
2687     unsigned Rm = MI->getOperand(3).getReg();
2688     if (!Rm)
2689       return 2;
2690     if (Rt == Rm)
2691       return 3;
2692     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2693       ? 3 : 2;
2694   }
2695
2696   case ARM::LDR_POST_REG:
2697   case ARM::LDRB_POST_REG:
2698   case ARM::LDRH_POST: {
2699     unsigned Rt = MI->getOperand(0).getReg();
2700     unsigned Rm = MI->getOperand(3).getReg();
2701     return (Rt == Rm) ? 3 : 2;
2702   }
2703
2704   case ARM::LDR_PRE_IMM:
2705   case ARM::LDRB_PRE_IMM:
2706   case ARM::LDR_POST_IMM:
2707   case ARM::LDRB_POST_IMM:
2708   case ARM::STRB_POST_IMM:
2709   case ARM::STRB_POST_REG:
2710   case ARM::STRB_PRE_IMM:
2711   case ARM::STRH_POST:
2712   case ARM::STR_POST_IMM:
2713   case ARM::STR_POST_REG:
2714   case ARM::STR_PRE_IMM:
2715     return 2;
2716
2717   case ARM::LDRSB_PRE:
2718   case ARM::LDRSH_PRE: {
2719     unsigned Rm = MI->getOperand(3).getReg();
2720     if (Rm == 0)
2721       return 3;
2722     unsigned Rt = MI->getOperand(0).getReg();
2723     if (Rt == Rm)
2724       return 4;
2725     unsigned ShOpVal = MI->getOperand(4).getImm();
2726     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2727     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2728     if (!isSub &&
2729         (ShImm == 0 ||
2730          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2731           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2732       return 3;
2733     return 4;
2734   }
2735
2736   case ARM::LDRD: {
2737     unsigned Rt = MI->getOperand(0).getReg();
2738     unsigned Rn = MI->getOperand(2).getReg();
2739     unsigned Rm = MI->getOperand(3).getReg();
2740     if (Rm)
2741       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2742     return (Rt == Rn) ? 3 : 2;
2743   }
2744
2745   case ARM::STRD: {
2746     unsigned Rm = MI->getOperand(3).getReg();
2747     if (Rm)
2748       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2749     return 2;
2750   }
2751
2752   case ARM::LDRD_POST:
2753   case ARM::t2LDRD_POST:
2754     return 3;
2755
2756   case ARM::STRD_POST:
2757   case ARM::t2STRD_POST:
2758     return 4;
2759
2760   case ARM::LDRD_PRE: {
2761     unsigned Rt = MI->getOperand(0).getReg();
2762     unsigned Rn = MI->getOperand(3).getReg();
2763     unsigned Rm = MI->getOperand(4).getReg();
2764     if (Rm)
2765       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2766     return (Rt == Rn) ? 4 : 3;
2767   }
2768
2769   case ARM::t2LDRD_PRE: {
2770     unsigned Rt = MI->getOperand(0).getReg();
2771     unsigned Rn = MI->getOperand(3).getReg();
2772     return (Rt == Rn) ? 4 : 3;
2773   }
2774
2775   case ARM::STRD_PRE: {
2776     unsigned Rm = MI->getOperand(4).getReg();
2777     if (Rm)
2778       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2779     return 3;
2780   }
2781
2782   case ARM::t2STRD_PRE:
2783     return 3;
2784
2785   case ARM::t2LDR_POST:
2786   case ARM::t2LDRB_POST:
2787   case ARM::t2LDRB_PRE:
2788   case ARM::t2LDRSBi12:
2789   case ARM::t2LDRSBi8:
2790   case ARM::t2LDRSBpci:
2791   case ARM::t2LDRSBs:
2792   case ARM::t2LDRH_POST:
2793   case ARM::t2LDRH_PRE:
2794   case ARM::t2LDRSBT:
2795   case ARM::t2LDRSB_POST:
2796   case ARM::t2LDRSB_PRE:
2797   case ARM::t2LDRSH_POST:
2798   case ARM::t2LDRSH_PRE:
2799   case ARM::t2LDRSHi12:
2800   case ARM::t2LDRSHi8:
2801   case ARM::t2LDRSHpci:
2802   case ARM::t2LDRSHs:
2803     return 2;
2804
2805   case ARM::t2LDRDi8: {
2806     unsigned Rt = MI->getOperand(0).getReg();
2807     unsigned Rn = MI->getOperand(2).getReg();
2808     return (Rt == Rn) ? 3 : 2;
2809   }
2810
2811   case ARM::t2STRB_POST:
2812   case ARM::t2STRB_PRE:
2813   case ARM::t2STRBs:
2814   case ARM::t2STRDi8:
2815   case ARM::t2STRH_POST:
2816   case ARM::t2STRH_PRE:
2817   case ARM::t2STRHs:
2818   case ARM::t2STR_POST:
2819   case ARM::t2STR_PRE:
2820   case ARM::t2STRs:
2821     return 2;
2822   }
2823 }
2824
2825 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2826 // can't be easily determined return 0 (missing MachineMemOperand).
2827 //
2828 // FIXME: The current MachineInstr design does not support relying on machine
2829 // mem operands to determine the width of a memory access. Instead, we expect
2830 // the target to provide this information based on the instruction opcode and
2831 // operands. However, using MachineMemOperand is a the best solution now for
2832 // two reasons:
2833 //
2834 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2835 // operands. This is much more dangerous than using the MachineMemOperand
2836 // sizes because CodeGen passes can insert/remove optional machine operands. In
2837 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2838 // postRA passes as well.
2839 //
2840 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2841 // machine model that calls this should handle the unknown (zero size) case.
2842 //
2843 // Long term, we should require a target hook that verifies MachineMemOperand
2844 // sizes during MC lowering. That target hook should be local to MC lowering
2845 // because we can't ensure that it is aware of other MI forms. Doing this will
2846 // ensure that MachineMemOperands are correctly propagated through all passes.
2847 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2848   unsigned Size = 0;
2849   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2850          E = MI->memoperands_end(); I != E; ++I) {
2851     Size += (*I)->getSize();
2852   }
2853   return Size / 4;
2854 }
2855
2856 unsigned
2857 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2858                                  const MachineInstr *MI) const {
2859   if (!ItinData || ItinData->isEmpty())
2860     return 1;
2861
2862   const MCInstrDesc &Desc = MI->getDesc();
2863   unsigned Class = Desc.getSchedClass();
2864   int ItinUOps = ItinData->getNumMicroOps(Class);
2865   if (ItinUOps >= 0) {
2866     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2867       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2868
2869     return ItinUOps;
2870   }
2871
2872   unsigned Opc = MI->getOpcode();
2873   switch (Opc) {
2874   default:
2875     llvm_unreachable("Unexpected multi-uops instruction!");
2876   case ARM::VLDMQIA:
2877   case ARM::VSTMQIA:
2878     return 2;
2879
2880   // The number of uOps for load / store multiple are determined by the number
2881   // registers.
2882   //
2883   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2884   // same cycle. The scheduling for the first load / store must be done
2885   // separately by assuming the address is not 64-bit aligned.
2886   //
2887   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2888   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2889   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2890   case ARM::VLDMDIA:
2891   case ARM::VLDMDIA_UPD:
2892   case ARM::VLDMDDB_UPD:
2893   case ARM::VLDMSIA:
2894   case ARM::VLDMSIA_UPD:
2895   case ARM::VLDMSDB_UPD:
2896   case ARM::VSTMDIA:
2897   case ARM::VSTMDIA_UPD:
2898   case ARM::VSTMDDB_UPD:
2899   case ARM::VSTMSIA:
2900   case ARM::VSTMSIA_UPD:
2901   case ARM::VSTMSDB_UPD: {
2902     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2903     return (NumRegs / 2) + (NumRegs % 2) + 1;
2904   }
2905
2906   case ARM::LDMIA_RET:
2907   case ARM::LDMIA:
2908   case ARM::LDMDA:
2909   case ARM::LDMDB:
2910   case ARM::LDMIB:
2911   case ARM::LDMIA_UPD:
2912   case ARM::LDMDA_UPD:
2913   case ARM::LDMDB_UPD:
2914   case ARM::LDMIB_UPD:
2915   case ARM::STMIA:
2916   case ARM::STMDA:
2917   case ARM::STMDB:
2918   case ARM::STMIB:
2919   case ARM::STMIA_UPD:
2920   case ARM::STMDA_UPD:
2921   case ARM::STMDB_UPD:
2922   case ARM::STMIB_UPD:
2923   case ARM::tLDMIA:
2924   case ARM::tLDMIA_UPD:
2925   case ARM::tSTMIA_UPD:
2926   case ARM::tPOP_RET:
2927   case ARM::tPOP:
2928   case ARM::tPUSH:
2929   case ARM::t2LDMIA_RET:
2930   case ARM::t2LDMIA:
2931   case ARM::t2LDMDB:
2932   case ARM::t2LDMIA_UPD:
2933   case ARM::t2LDMDB_UPD:
2934   case ARM::t2STMIA:
2935   case ARM::t2STMDB:
2936   case ARM::t2STMIA_UPD:
2937   case ARM::t2STMDB_UPD: {
2938     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2939     if (Subtarget.isSwift()) {
2940       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2941       switch (Opc) {
2942       default: break;
2943       case ARM::VLDMDIA_UPD:
2944       case ARM::VLDMDDB_UPD:
2945       case ARM::VLDMSIA_UPD:
2946       case ARM::VLDMSDB_UPD:
2947       case ARM::VSTMDIA_UPD:
2948       case ARM::VSTMDDB_UPD:
2949       case ARM::VSTMSIA_UPD:
2950       case ARM::VSTMSDB_UPD:
2951       case ARM::LDMIA_UPD:
2952       case ARM::LDMDA_UPD:
2953       case ARM::LDMDB_UPD:
2954       case ARM::LDMIB_UPD:
2955       case ARM::STMIA_UPD:
2956       case ARM::STMDA_UPD:
2957       case ARM::STMDB_UPD:
2958       case ARM::STMIB_UPD:
2959       case ARM::tLDMIA_UPD:
2960       case ARM::tSTMIA_UPD:
2961       case ARM::t2LDMIA_UPD:
2962       case ARM::t2LDMDB_UPD:
2963       case ARM::t2STMIA_UPD:
2964       case ARM::t2STMDB_UPD:
2965         ++UOps; // One for base register writeback.
2966         break;
2967       case ARM::LDMIA_RET:
2968       case ARM::tPOP_RET:
2969       case ARM::t2LDMIA_RET:
2970         UOps += 2; // One for base reg wb, one for write to pc.
2971         break;
2972       }
2973       return UOps;
2974     } else if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
2975       if (NumRegs < 4)
2976         return 2;
2977       // 4 registers would be issued: 2, 2.
2978       // 5 registers would be issued: 2, 2, 1.
2979       int A8UOps = (NumRegs / 2);
2980       if (NumRegs % 2)
2981         ++A8UOps;
2982       return A8UOps;
2983     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2984       int A9UOps = (NumRegs / 2);
2985       // If there are odd number of registers or if it's not 64-bit aligned,
2986       // then it takes an extra AGU (Address Generation Unit) cycle.
2987       if ((NumRegs % 2) ||
2988           !MI->hasOneMemOperand() ||
2989           (*MI->memoperands_begin())->getAlignment() < 8)
2990         ++A9UOps;
2991       return A9UOps;
2992     } else {
2993       // Assume the worst.
2994       return NumRegs;
2995     }
2996   }
2997   }
2998 }
2999
3000 int
3001 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
3002                                   const MCInstrDesc &DefMCID,
3003                                   unsigned DefClass,
3004                                   unsigned DefIdx, unsigned DefAlign) const {
3005   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3006   if (RegNo <= 0)
3007     // Def is the address writeback.
3008     return ItinData->getOperandCycle(DefClass, DefIdx);
3009
3010   int DefCycle;
3011   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3012     // (regno / 2) + (regno % 2) + 1
3013     DefCycle = RegNo / 2 + 1;
3014     if (RegNo % 2)
3015       ++DefCycle;
3016   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3017     DefCycle = RegNo;
3018     bool isSLoad = false;
3019
3020     switch (DefMCID.getOpcode()) {
3021     default: break;
3022     case ARM::VLDMSIA:
3023     case ARM::VLDMSIA_UPD:
3024     case ARM::VLDMSDB_UPD:
3025       isSLoad = true;
3026       break;
3027     }
3028
3029     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3030     // then it takes an extra cycle.
3031     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
3032       ++DefCycle;
3033   } else {
3034     // Assume the worst.
3035     DefCycle = RegNo + 2;
3036   }
3037
3038   return DefCycle;
3039 }
3040
3041 int
3042 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
3043                                  const MCInstrDesc &DefMCID,
3044                                  unsigned DefClass,
3045                                  unsigned DefIdx, unsigned DefAlign) const {
3046   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3047   if (RegNo <= 0)
3048     // Def is the address writeback.
3049     return ItinData->getOperandCycle(DefClass, DefIdx);
3050
3051   int DefCycle;
3052   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3053     // 4 registers would be issued: 1, 2, 1.
3054     // 5 registers would be issued: 1, 2, 2.
3055     DefCycle = RegNo / 2;
3056     if (DefCycle < 1)
3057       DefCycle = 1;
3058     // Result latency is issue cycle + 2: E2.
3059     DefCycle += 2;
3060   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3061     DefCycle = (RegNo / 2);
3062     // If there are odd number of registers or if it's not 64-bit aligned,
3063     // then it takes an extra AGU (Address Generation Unit) cycle.
3064     if ((RegNo % 2) || DefAlign < 8)
3065       ++DefCycle;
3066     // Result latency is AGU cycles + 2.
3067     DefCycle += 2;
3068   } else {
3069     // Assume the worst.
3070     DefCycle = RegNo + 2;
3071   }
3072
3073   return DefCycle;
3074 }
3075
3076 int
3077 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
3078                                   const MCInstrDesc &UseMCID,
3079                                   unsigned UseClass,
3080                                   unsigned UseIdx, unsigned UseAlign) const {
3081   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3082   if (RegNo <= 0)
3083     return ItinData->getOperandCycle(UseClass, UseIdx);
3084
3085   int UseCycle;
3086   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3087     // (regno / 2) + (regno % 2) + 1
3088     UseCycle = RegNo / 2 + 1;
3089     if (RegNo % 2)
3090       ++UseCycle;
3091   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3092     UseCycle = RegNo;
3093     bool isSStore = false;
3094
3095     switch (UseMCID.getOpcode()) {
3096     default: break;
3097     case ARM::VSTMSIA:
3098     case ARM::VSTMSIA_UPD:
3099     case ARM::VSTMSDB_UPD:
3100       isSStore = true;
3101       break;
3102     }
3103
3104     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3105     // then it takes an extra cycle.
3106     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
3107       ++UseCycle;
3108   } else {
3109     // Assume the worst.
3110     UseCycle = RegNo + 2;
3111   }
3112
3113   return UseCycle;
3114 }
3115
3116 int
3117 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
3118                                  const MCInstrDesc &UseMCID,
3119                                  unsigned UseClass,
3120                                  unsigned UseIdx, unsigned UseAlign) const {
3121   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3122   if (RegNo <= 0)
3123     return ItinData->getOperandCycle(UseClass, UseIdx);
3124
3125   int UseCycle;
3126   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3127     UseCycle = RegNo / 2;
3128     if (UseCycle < 2)
3129       UseCycle = 2;
3130     // Read in E3.
3131     UseCycle += 2;
3132   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3133     UseCycle = (RegNo / 2);
3134     // If there are odd number of registers or if it's not 64-bit aligned,
3135     // then it takes an extra AGU (Address Generation Unit) cycle.
3136     if ((RegNo % 2) || UseAlign < 8)
3137       ++UseCycle;
3138   } else {
3139     // Assume the worst.
3140     UseCycle = 1;
3141   }
3142   return UseCycle;
3143 }
3144
3145 int
3146 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3147                                     const MCInstrDesc &DefMCID,
3148                                     unsigned DefIdx, unsigned DefAlign,
3149                                     const MCInstrDesc &UseMCID,
3150                                     unsigned UseIdx, unsigned UseAlign) const {
3151   unsigned DefClass = DefMCID.getSchedClass();
3152   unsigned UseClass = UseMCID.getSchedClass();
3153
3154   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
3155     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
3156
3157   // This may be a def / use of a variable_ops instruction, the operand
3158   // latency might be determinable dynamically. Let the target try to
3159   // figure it out.
3160   int DefCycle = -1;
3161   bool LdmBypass = false;
3162   switch (DefMCID.getOpcode()) {
3163   default:
3164     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3165     break;
3166
3167   case ARM::VLDMDIA:
3168   case ARM::VLDMDIA_UPD:
3169   case ARM::VLDMDDB_UPD:
3170   case ARM::VLDMSIA:
3171   case ARM::VLDMSIA_UPD:
3172   case ARM::VLDMSDB_UPD:
3173     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3174     break;
3175
3176   case ARM::LDMIA_RET:
3177   case ARM::LDMIA:
3178   case ARM::LDMDA:
3179   case ARM::LDMDB:
3180   case ARM::LDMIB:
3181   case ARM::LDMIA_UPD:
3182   case ARM::LDMDA_UPD:
3183   case ARM::LDMDB_UPD:
3184   case ARM::LDMIB_UPD:
3185   case ARM::tLDMIA:
3186   case ARM::tLDMIA_UPD:
3187   case ARM::tPUSH:
3188   case ARM::t2LDMIA_RET:
3189   case ARM::t2LDMIA:
3190   case ARM::t2LDMDB:
3191   case ARM::t2LDMIA_UPD:
3192   case ARM::t2LDMDB_UPD:
3193     LdmBypass = 1;
3194     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3195     break;
3196   }
3197
3198   if (DefCycle == -1)
3199     // We can't seem to determine the result latency of the def, assume it's 2.
3200     DefCycle = 2;
3201
3202   int UseCycle = -1;
3203   switch (UseMCID.getOpcode()) {
3204   default:
3205     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3206     break;
3207
3208   case ARM::VSTMDIA:
3209   case ARM::VSTMDIA_UPD:
3210   case ARM::VSTMDDB_UPD:
3211   case ARM::VSTMSIA:
3212   case ARM::VSTMSIA_UPD:
3213   case ARM::VSTMSDB_UPD:
3214     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3215     break;
3216
3217   case ARM::STMIA:
3218   case ARM::STMDA:
3219   case ARM::STMDB:
3220   case ARM::STMIB:
3221   case ARM::STMIA_UPD:
3222   case ARM::STMDA_UPD:
3223   case ARM::STMDB_UPD:
3224   case ARM::STMIB_UPD:
3225   case ARM::tSTMIA_UPD:
3226   case ARM::tPOP_RET:
3227   case ARM::tPOP:
3228   case ARM::t2STMIA:
3229   case ARM::t2STMDB:
3230   case ARM::t2STMIA_UPD:
3231   case ARM::t2STMDB_UPD:
3232     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3233     break;
3234   }
3235
3236   if (UseCycle == -1)
3237     // Assume it's read in the first stage.
3238     UseCycle = 1;
3239
3240   UseCycle = DefCycle - UseCycle + 1;
3241   if (UseCycle > 0) {
3242     if (LdmBypass) {
3243       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3244       // first def operand.
3245       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3246                                           UseClass, UseIdx))
3247         --UseCycle;
3248     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3249                                                UseClass, UseIdx)) {
3250       --UseCycle;
3251     }
3252   }
3253
3254   return UseCycle;
3255 }
3256
3257 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3258                                            const MachineInstr *MI, unsigned Reg,
3259                                            unsigned &DefIdx, unsigned &Dist) {
3260   Dist = 0;
3261
3262   MachineBasicBlock::const_iterator I = MI; ++I;
3263   MachineBasicBlock::const_instr_iterator II = std::prev(I.getInstrIterator());
3264   assert(II->isInsideBundle() && "Empty bundle?");
3265
3266   int Idx = -1;
3267   while (II->isInsideBundle()) {
3268     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3269     if (Idx != -1)
3270       break;
3271     --II;
3272     ++Dist;
3273   }
3274
3275   assert(Idx != -1 && "Cannot find bundled definition!");
3276   DefIdx = Idx;
3277   return II;
3278 }
3279
3280 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3281                                            const MachineInstr *MI, unsigned Reg,
3282                                            unsigned &UseIdx, unsigned &Dist) {
3283   Dist = 0;
3284
3285   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3286   assert(II->isInsideBundle() && "Empty bundle?");
3287   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3288
3289   // FIXME: This doesn't properly handle multiple uses.
3290   int Idx = -1;
3291   while (II != E && II->isInsideBundle()) {
3292     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3293     if (Idx != -1)
3294       break;
3295     if (II->getOpcode() != ARM::t2IT)
3296       ++Dist;
3297     ++II;
3298   }
3299
3300   if (Idx == -1) {
3301     Dist = 0;
3302     return 0;
3303   }
3304
3305   UseIdx = Idx;
3306   return II;
3307 }
3308
3309 /// Return the number of cycles to add to (or subtract from) the static
3310 /// itinerary based on the def opcode and alignment. The caller will ensure that
3311 /// adjusted latency is at least one cycle.
3312 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3313                             const MachineInstr *DefMI,
3314                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3315   int Adjust = 0;
3316   if (Subtarget.isCortexA8() || Subtarget.isLikeA9() || Subtarget.isCortexA7()) {
3317     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3318     // variants are one cycle cheaper.
3319     switch (DefMCID->getOpcode()) {
3320     default: break;
3321     case ARM::LDRrs:
3322     case ARM::LDRBrs: {
3323       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3324       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3325       if (ShImm == 0 ||
3326           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3327         --Adjust;
3328       break;
3329     }
3330     case ARM::t2LDRs:
3331     case ARM::t2LDRBs:
3332     case ARM::t2LDRHs:
3333     case ARM::t2LDRSHs: {
3334       // Thumb2 mode: lsl only.
3335       unsigned ShAmt = DefMI->getOperand(3).getImm();
3336       if (ShAmt == 0 || ShAmt == 2)
3337         --Adjust;
3338       break;
3339     }
3340     }
3341   } else if (Subtarget.isSwift()) {
3342     // FIXME: Properly handle all of the latency adjustments for address
3343     // writeback.
3344     switch (DefMCID->getOpcode()) {
3345     default: break;
3346     case ARM::LDRrs:
3347     case ARM::LDRBrs: {
3348       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3349       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3350       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3351       if (!isSub &&
3352           (ShImm == 0 ||
3353            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3354             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3355         Adjust -= 2;
3356       else if (!isSub &&
3357                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3358         --Adjust;
3359       break;
3360     }
3361     case ARM::t2LDRs:
3362     case ARM::t2LDRBs:
3363     case ARM::t2LDRHs:
3364     case ARM::t2LDRSHs: {
3365       // Thumb2 mode: lsl only.
3366       unsigned ShAmt = DefMI->getOperand(3).getImm();
3367       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3368         Adjust -= 2;
3369       break;
3370     }
3371     }
3372   }
3373
3374   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3375     switch (DefMCID->getOpcode()) {
3376     default: break;
3377     case ARM::VLD1q8:
3378     case ARM::VLD1q16:
3379     case ARM::VLD1q32:
3380     case ARM::VLD1q64:
3381     case ARM::VLD1q8wb_fixed:
3382     case ARM::VLD1q16wb_fixed:
3383     case ARM::VLD1q32wb_fixed:
3384     case ARM::VLD1q64wb_fixed:
3385     case ARM::VLD1q8wb_register:
3386     case ARM::VLD1q16wb_register:
3387     case ARM::VLD1q32wb_register:
3388     case ARM::VLD1q64wb_register:
3389     case ARM::VLD2d8:
3390     case ARM::VLD2d16:
3391     case ARM::VLD2d32:
3392     case ARM::VLD2q8:
3393     case ARM::VLD2q16:
3394     case ARM::VLD2q32:
3395     case ARM::VLD2d8wb_fixed:
3396     case ARM::VLD2d16wb_fixed:
3397     case ARM::VLD2d32wb_fixed:
3398     case ARM::VLD2q8wb_fixed:
3399     case ARM::VLD2q16wb_fixed:
3400     case ARM::VLD2q32wb_fixed:
3401     case ARM::VLD2d8wb_register:
3402     case ARM::VLD2d16wb_register:
3403     case ARM::VLD2d32wb_register:
3404     case ARM::VLD2q8wb_register:
3405     case ARM::VLD2q16wb_register:
3406     case ARM::VLD2q32wb_register:
3407     case ARM::VLD3d8:
3408     case ARM::VLD3d16:
3409     case ARM::VLD3d32:
3410     case ARM::VLD1d64T:
3411     case ARM::VLD3d8_UPD:
3412     case ARM::VLD3d16_UPD:
3413     case ARM::VLD3d32_UPD:
3414     case ARM::VLD1d64Twb_fixed:
3415     case ARM::VLD1d64Twb_register:
3416     case ARM::VLD3q8_UPD:
3417     case ARM::VLD3q16_UPD:
3418     case ARM::VLD3q32_UPD:
3419     case ARM::VLD4d8:
3420     case ARM::VLD4d16:
3421     case ARM::VLD4d32:
3422     case ARM::VLD1d64Q:
3423     case ARM::VLD4d8_UPD:
3424     case ARM::VLD4d16_UPD:
3425     case ARM::VLD4d32_UPD:
3426     case ARM::VLD1d64Qwb_fixed:
3427     case ARM::VLD1d64Qwb_register:
3428     case ARM::VLD4q8_UPD:
3429     case ARM::VLD4q16_UPD:
3430     case ARM::VLD4q32_UPD:
3431     case ARM::VLD1DUPq8:
3432     case ARM::VLD1DUPq16:
3433     case ARM::VLD1DUPq32:
3434     case ARM::VLD1DUPq8wb_fixed:
3435     case ARM::VLD1DUPq16wb_fixed:
3436     case ARM::VLD1DUPq32wb_fixed:
3437     case ARM::VLD1DUPq8wb_register:
3438     case ARM::VLD1DUPq16wb_register:
3439     case ARM::VLD1DUPq32wb_register:
3440     case ARM::VLD2DUPd8:
3441     case ARM::VLD2DUPd16:
3442     case ARM::VLD2DUPd32:
3443     case ARM::VLD2DUPd8wb_fixed:
3444     case ARM::VLD2DUPd16wb_fixed:
3445     case ARM::VLD2DUPd32wb_fixed:
3446     case ARM::VLD2DUPd8wb_register:
3447     case ARM::VLD2DUPd16wb_register:
3448     case ARM::VLD2DUPd32wb_register:
3449     case ARM::VLD4DUPd8:
3450     case ARM::VLD4DUPd16:
3451     case ARM::VLD4DUPd32:
3452     case ARM::VLD4DUPd8_UPD:
3453     case ARM::VLD4DUPd16_UPD:
3454     case ARM::VLD4DUPd32_UPD:
3455     case ARM::VLD1LNd8:
3456     case ARM::VLD1LNd16:
3457     case ARM::VLD1LNd32:
3458     case ARM::VLD1LNd8_UPD:
3459     case ARM::VLD1LNd16_UPD:
3460     case ARM::VLD1LNd32_UPD:
3461     case ARM::VLD2LNd8:
3462     case ARM::VLD2LNd16:
3463     case ARM::VLD2LNd32:
3464     case ARM::VLD2LNq16:
3465     case ARM::VLD2LNq32:
3466     case ARM::VLD2LNd8_UPD:
3467     case ARM::VLD2LNd16_UPD:
3468     case ARM::VLD2LNd32_UPD:
3469     case ARM::VLD2LNq16_UPD:
3470     case ARM::VLD2LNq32_UPD:
3471     case ARM::VLD4LNd8:
3472     case ARM::VLD4LNd16:
3473     case ARM::VLD4LNd32:
3474     case ARM::VLD4LNq16:
3475     case ARM::VLD4LNq32:
3476     case ARM::VLD4LNd8_UPD:
3477     case ARM::VLD4LNd16_UPD:
3478     case ARM::VLD4LNd32_UPD:
3479     case ARM::VLD4LNq16_UPD:
3480     case ARM::VLD4LNq32_UPD:
3481       // If the address is not 64-bit aligned, the latencies of these
3482       // instructions increases by one.
3483       ++Adjust;
3484       break;
3485     }
3486   }
3487   return Adjust;
3488 }
3489
3490
3491
3492 int
3493 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3494                                     const MachineInstr *DefMI, unsigned DefIdx,
3495                                     const MachineInstr *UseMI,
3496                                     unsigned UseIdx) const {
3497   // No operand latency. The caller may fall back to getInstrLatency.
3498   if (!ItinData || ItinData->isEmpty())
3499     return -1;
3500
3501   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3502   unsigned Reg = DefMO.getReg();
3503   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3504   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3505
3506   unsigned DefAdj = 0;
3507   if (DefMI->isBundle()) {
3508     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3509     DefMCID = &DefMI->getDesc();
3510   }
3511   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3512       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3513     return 1;
3514   }
3515
3516   unsigned UseAdj = 0;
3517   if (UseMI->isBundle()) {
3518     unsigned NewUseIdx;
3519     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3520                                                    Reg, NewUseIdx, UseAdj);
3521     if (!NewUseMI)
3522       return -1;
3523
3524     UseMI = NewUseMI;
3525     UseIdx = NewUseIdx;
3526     UseMCID = &UseMI->getDesc();
3527   }
3528
3529   if (Reg == ARM::CPSR) {
3530     if (DefMI->getOpcode() == ARM::FMSTAT) {
3531       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3532       return Subtarget.isLikeA9() ? 1 : 20;
3533     }
3534
3535     // CPSR set and branch can be paired in the same cycle.
3536     if (UseMI->isBranch())
3537       return 0;
3538
3539     // Otherwise it takes the instruction latency (generally one).
3540     unsigned Latency = getInstrLatency(ItinData, DefMI);
3541
3542     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3543     // its uses. Instructions which are otherwise scheduled between them may
3544     // incur a code size penalty (not able to use the CPSR setting 16-bit
3545     // instructions).
3546     if (Latency > 0 && Subtarget.isThumb2()) {
3547       const MachineFunction *MF = DefMI->getParent()->getParent();
3548       if (MF->getFunction()->getAttributes().
3549             hasAttribute(AttributeSet::FunctionIndex,
3550                          Attribute::OptimizeForSize))
3551         --Latency;
3552     }
3553     return Latency;
3554   }
3555
3556   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3557     return -1;
3558
3559   unsigned DefAlign = DefMI->hasOneMemOperand()
3560     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3561   unsigned UseAlign = UseMI->hasOneMemOperand()
3562     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3563
3564   // Get the itinerary's latency if possible, and handle variable_ops.
3565   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3566                                   *UseMCID, UseIdx, UseAlign);
3567   // Unable to find operand latency. The caller may resort to getInstrLatency.
3568   if (Latency < 0)
3569     return Latency;
3570
3571   // Adjust for IT block position.
3572   int Adj = DefAdj + UseAdj;
3573
3574   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3575   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3576   if (Adj >= 0 || (int)Latency > -Adj) {
3577     return Latency + Adj;
3578   }
3579   // Return the itinerary latency, which may be zero but not less than zero.
3580   return Latency;
3581 }
3582
3583 int
3584 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3585                                     SDNode *DefNode, unsigned DefIdx,
3586                                     SDNode *UseNode, unsigned UseIdx) const {
3587   if (!DefNode->isMachineOpcode())
3588     return 1;
3589
3590   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3591
3592   if (isZeroCost(DefMCID.Opcode))
3593     return 0;
3594
3595   if (!ItinData || ItinData->isEmpty())
3596     return DefMCID.mayLoad() ? 3 : 1;
3597
3598   if (!UseNode->isMachineOpcode()) {
3599     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3600     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3601       return Latency <= 2 ? 1 : Latency - 1;
3602     else
3603       return Latency <= 3 ? 1 : Latency - 2;
3604   }
3605
3606   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3607   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3608   unsigned DefAlign = !DefMN->memoperands_empty()
3609     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3610   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3611   unsigned UseAlign = !UseMN->memoperands_empty()
3612     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3613   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3614                                   UseMCID, UseIdx, UseAlign);
3615
3616   if (Latency > 1 &&
3617       (Subtarget.isCortexA8() || Subtarget.isLikeA9() ||
3618        Subtarget.isCortexA7())) {
3619     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3620     // variants are one cycle cheaper.
3621     switch (DefMCID.getOpcode()) {
3622     default: break;
3623     case ARM::LDRrs:
3624     case ARM::LDRBrs: {
3625       unsigned ShOpVal =
3626         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3627       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3628       if (ShImm == 0 ||
3629           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3630         --Latency;
3631       break;
3632     }
3633     case ARM::t2LDRs:
3634     case ARM::t2LDRBs:
3635     case ARM::t2LDRHs:
3636     case ARM::t2LDRSHs: {
3637       // Thumb2 mode: lsl only.
3638       unsigned ShAmt =
3639         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3640       if (ShAmt == 0 || ShAmt == 2)
3641         --Latency;
3642       break;
3643     }
3644     }
3645   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3646     // FIXME: Properly handle all of the latency adjustments for address
3647     // writeback.
3648     switch (DefMCID.getOpcode()) {
3649     default: break;
3650     case ARM::LDRrs:
3651     case ARM::LDRBrs: {
3652       unsigned ShOpVal =
3653         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3654       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3655       if (ShImm == 0 ||
3656           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3657            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3658         Latency -= 2;
3659       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3660         --Latency;
3661       break;
3662     }
3663     case ARM::t2LDRs:
3664     case ARM::t2LDRBs:
3665     case ARM::t2LDRHs:
3666     case ARM::t2LDRSHs: {
3667       // Thumb2 mode: lsl 0-3 only.
3668       Latency -= 2;
3669       break;
3670     }
3671     }
3672   }
3673
3674   if (DefAlign < 8 && Subtarget.isLikeA9())
3675     switch (DefMCID.getOpcode()) {
3676     default: break;
3677     case ARM::VLD1q8:
3678     case ARM::VLD1q16:
3679     case ARM::VLD1q32:
3680     case ARM::VLD1q64:
3681     case ARM::VLD1q8wb_register:
3682     case ARM::VLD1q16wb_register:
3683     case ARM::VLD1q32wb_register:
3684     case ARM::VLD1q64wb_register:
3685     case ARM::VLD1q8wb_fixed:
3686     case ARM::VLD1q16wb_fixed:
3687     case ARM::VLD1q32wb_fixed:
3688     case ARM::VLD1q64wb_fixed:
3689     case ARM::VLD2d8:
3690     case ARM::VLD2d16:
3691     case ARM::VLD2d32:
3692     case ARM::VLD2q8Pseudo:
3693     case ARM::VLD2q16Pseudo:
3694     case ARM::VLD2q32Pseudo:
3695     case ARM::VLD2d8wb_fixed:
3696     case ARM::VLD2d16wb_fixed:
3697     case ARM::VLD2d32wb_fixed:
3698     case ARM::VLD2q8PseudoWB_fixed:
3699     case ARM::VLD2q16PseudoWB_fixed:
3700     case ARM::VLD2q32PseudoWB_fixed:
3701     case ARM::VLD2d8wb_register:
3702     case ARM::VLD2d16wb_register:
3703     case ARM::VLD2d32wb_register:
3704     case ARM::VLD2q8PseudoWB_register:
3705     case ARM::VLD2q16PseudoWB_register:
3706     case ARM::VLD2q32PseudoWB_register:
3707     case ARM::VLD3d8Pseudo:
3708     case ARM::VLD3d16Pseudo:
3709     case ARM::VLD3d32Pseudo:
3710     case ARM::VLD1d64TPseudo:
3711     case ARM::VLD1d64TPseudoWB_fixed:
3712     case ARM::VLD3d8Pseudo_UPD:
3713     case ARM::VLD3d16Pseudo_UPD:
3714     case ARM::VLD3d32Pseudo_UPD:
3715     case ARM::VLD3q8Pseudo_UPD:
3716     case ARM::VLD3q16Pseudo_UPD:
3717     case ARM::VLD3q32Pseudo_UPD:
3718     case ARM::VLD3q8oddPseudo:
3719     case ARM::VLD3q16oddPseudo:
3720     case ARM::VLD3q32oddPseudo:
3721     case ARM::VLD3q8oddPseudo_UPD:
3722     case ARM::VLD3q16oddPseudo_UPD:
3723     case ARM::VLD3q32oddPseudo_UPD:
3724     case ARM::VLD4d8Pseudo:
3725     case ARM::VLD4d16Pseudo:
3726     case ARM::VLD4d32Pseudo:
3727     case ARM::VLD1d64QPseudo:
3728     case ARM::VLD1d64QPseudoWB_fixed:
3729     case ARM::VLD4d8Pseudo_UPD:
3730     case ARM::VLD4d16Pseudo_UPD:
3731     case ARM::VLD4d32Pseudo_UPD:
3732     case ARM::VLD4q8Pseudo_UPD:
3733     case ARM::VLD4q16Pseudo_UPD:
3734     case ARM::VLD4q32Pseudo_UPD:
3735     case ARM::VLD4q8oddPseudo:
3736     case ARM::VLD4q16oddPseudo:
3737     case ARM::VLD4q32oddPseudo:
3738     case ARM::VLD4q8oddPseudo_UPD:
3739     case ARM::VLD4q16oddPseudo_UPD:
3740     case ARM::VLD4q32oddPseudo_UPD:
3741     case ARM::VLD1DUPq8:
3742     case ARM::VLD1DUPq16:
3743     case ARM::VLD1DUPq32:
3744     case ARM::VLD1DUPq8wb_fixed:
3745     case ARM::VLD1DUPq16wb_fixed:
3746     case ARM::VLD1DUPq32wb_fixed:
3747     case ARM::VLD1DUPq8wb_register:
3748     case ARM::VLD1DUPq16wb_register:
3749     case ARM::VLD1DUPq32wb_register:
3750     case ARM::VLD2DUPd8:
3751     case ARM::VLD2DUPd16:
3752     case ARM::VLD2DUPd32:
3753     case ARM::VLD2DUPd8wb_fixed:
3754     case ARM::VLD2DUPd16wb_fixed:
3755     case ARM::VLD2DUPd32wb_fixed:
3756     case ARM::VLD2DUPd8wb_register:
3757     case ARM::VLD2DUPd16wb_register:
3758     case ARM::VLD2DUPd32wb_register:
3759     case ARM::VLD4DUPd8Pseudo:
3760     case ARM::VLD4DUPd16Pseudo:
3761     case ARM::VLD4DUPd32Pseudo:
3762     case ARM::VLD4DUPd8Pseudo_UPD:
3763     case ARM::VLD4DUPd16Pseudo_UPD:
3764     case ARM::VLD4DUPd32Pseudo_UPD:
3765     case ARM::VLD1LNq8Pseudo:
3766     case ARM::VLD1LNq16Pseudo:
3767     case ARM::VLD1LNq32Pseudo:
3768     case ARM::VLD1LNq8Pseudo_UPD:
3769     case ARM::VLD1LNq16Pseudo_UPD:
3770     case ARM::VLD1LNq32Pseudo_UPD:
3771     case ARM::VLD2LNd8Pseudo:
3772     case ARM::VLD2LNd16Pseudo:
3773     case ARM::VLD2LNd32Pseudo:
3774     case ARM::VLD2LNq16Pseudo:
3775     case ARM::VLD2LNq32Pseudo:
3776     case ARM::VLD2LNd8Pseudo_UPD:
3777     case ARM::VLD2LNd16Pseudo_UPD:
3778     case ARM::VLD2LNd32Pseudo_UPD:
3779     case ARM::VLD2LNq16Pseudo_UPD:
3780     case ARM::VLD2LNq32Pseudo_UPD:
3781     case ARM::VLD4LNd8Pseudo:
3782     case ARM::VLD4LNd16Pseudo:
3783     case ARM::VLD4LNd32Pseudo:
3784     case ARM::VLD4LNq16Pseudo:
3785     case ARM::VLD4LNq32Pseudo:
3786     case ARM::VLD4LNd8Pseudo_UPD:
3787     case ARM::VLD4LNd16Pseudo_UPD:
3788     case ARM::VLD4LNd32Pseudo_UPD:
3789     case ARM::VLD4LNq16Pseudo_UPD:
3790     case ARM::VLD4LNq32Pseudo_UPD:
3791       // If the address is not 64-bit aligned, the latencies of these
3792       // instructions increases by one.
3793       ++Latency;
3794       break;
3795     }
3796
3797   return Latency;
3798 }
3799
3800 unsigned ARMBaseInstrInfo::getPredicationCost(const MachineInstr *MI) const {
3801    if (MI->isCopyLike() || MI->isInsertSubreg() ||
3802       MI->isRegSequence() || MI->isImplicitDef())
3803     return 0;
3804
3805   if (MI->isBundle())
3806     return 0;
3807
3808   const MCInstrDesc &MCID = MI->getDesc();
3809
3810   if (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)) {
3811     // When predicated, CPSR is an additional source operand for CPSR updating
3812     // instructions, this apparently increases their latencies.
3813     return 1;
3814   }
3815   return 0;
3816 }
3817
3818 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3819                                            const MachineInstr *MI,
3820                                            unsigned *PredCost) const {
3821   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3822       MI->isRegSequence() || MI->isImplicitDef())
3823     return 1;
3824
3825   // An instruction scheduler typically runs on unbundled instructions, however
3826   // other passes may query the latency of a bundled instruction.
3827   if (MI->isBundle()) {
3828     unsigned Latency = 0;
3829     MachineBasicBlock::const_instr_iterator I = MI;
3830     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3831     while (++I != E && I->isInsideBundle()) {
3832       if (I->getOpcode() != ARM::t2IT)
3833         Latency += getInstrLatency(ItinData, I, PredCost);
3834     }
3835     return Latency;
3836   }
3837
3838   const MCInstrDesc &MCID = MI->getDesc();
3839   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3840     // When predicated, CPSR is an additional source operand for CPSR updating
3841     // instructions, this apparently increases their latencies.
3842     *PredCost = 1;
3843   }
3844   // Be sure to call getStageLatency for an empty itinerary in case it has a
3845   // valid MinLatency property.
3846   if (!ItinData)
3847     return MI->mayLoad() ? 3 : 1;
3848
3849   unsigned Class = MCID.getSchedClass();
3850
3851   // For instructions with variable uops, use uops as latency.
3852   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3853     return getNumMicroOps(ItinData, MI);
3854
3855   // For the common case, fall back on the itinerary's latency.
3856   unsigned Latency = ItinData->getStageLatency(Class);
3857
3858   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3859   unsigned DefAlign = MI->hasOneMemOperand()
3860     ? (*MI->memoperands_begin())->getAlignment() : 0;
3861   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3862   if (Adj >= 0 || (int)Latency > -Adj) {
3863     return Latency + Adj;
3864   }
3865   return Latency;
3866 }
3867
3868 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3869                                       SDNode *Node) const {
3870   if (!Node->isMachineOpcode())
3871     return 1;
3872
3873   if (!ItinData || ItinData->isEmpty())
3874     return 1;
3875
3876   unsigned Opcode = Node->getMachineOpcode();
3877   switch (Opcode) {
3878   default:
3879     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3880   case ARM::VLDMQIA:
3881   case ARM::VSTMQIA:
3882     return 2;
3883   }
3884 }
3885
3886 bool ARMBaseInstrInfo::
3887 hasHighOperandLatency(const InstrItineraryData *ItinData,
3888                       const MachineRegisterInfo *MRI,
3889                       const MachineInstr *DefMI, unsigned DefIdx,
3890                       const MachineInstr *UseMI, unsigned UseIdx) const {
3891   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3892   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3893   if (Subtarget.isCortexA8() &&
3894       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3895     // CortexA8 VFP instructions are not pipelined.
3896     return true;
3897
3898   // Hoist VFP / NEON instructions with 4 or higher latency.
3899   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
3900   if (Latency < 0)
3901     Latency = getInstrLatency(ItinData, DefMI);
3902   if (Latency <= 3)
3903     return false;
3904   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3905          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3906 }
3907
3908 bool ARMBaseInstrInfo::
3909 hasLowDefLatency(const InstrItineraryData *ItinData,
3910                  const MachineInstr *DefMI, unsigned DefIdx) const {
3911   if (!ItinData || ItinData->isEmpty())
3912     return false;
3913
3914   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3915   if (DDomain == ARMII::DomainGeneral) {
3916     unsigned DefClass = DefMI->getDesc().getSchedClass();
3917     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3918     return (DefCycle != -1 && DefCycle <= 2);
3919   }
3920   return false;
3921 }
3922
3923 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3924                                          StringRef &ErrInfo) const {
3925   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3926     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3927     return false;
3928   }
3929   return true;
3930 }
3931
3932 bool
3933 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3934                                      unsigned &AddSubOpc,
3935                                      bool &NegAcc, bool &HasLane) const {
3936   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3937   if (I == MLxEntryMap.end())
3938     return false;
3939
3940   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3941   MulOpc = Entry.MulOpc;
3942   AddSubOpc = Entry.AddSubOpc;
3943   NegAcc = Entry.NegAcc;
3944   HasLane = Entry.HasLane;
3945   return true;
3946 }
3947
3948 //===----------------------------------------------------------------------===//
3949 // Execution domains.
3950 //===----------------------------------------------------------------------===//
3951 //
3952 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3953 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3954 // but they can be changed to vorr equivalents that are executed by the NEON
3955 // pipeline.
3956 //
3957 // We use the following execution domain numbering:
3958 //
3959 enum ARMExeDomain {
3960   ExeGeneric = 0,
3961   ExeVFP = 1,
3962   ExeNEON = 2
3963 };
3964 //
3965 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3966 //
3967 std::pair<uint16_t, uint16_t>
3968 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3969   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3970   // if they are not predicated.
3971   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3972     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3973
3974   // CortexA9 is particularly picky about mixing the two and wants these
3975   // converted.
3976   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
3977       (MI->getOpcode() == ARM::VMOVRS ||
3978        MI->getOpcode() == ARM::VMOVSR ||
3979        MI->getOpcode() == ARM::VMOVS))
3980     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3981
3982   // No other instructions can be swizzled, so just determine their domain.
3983   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3984
3985   if (Domain & ARMII::DomainNEON)
3986     return std::make_pair(ExeNEON, 0);
3987
3988   // Certain instructions can go either way on Cortex-A8.
3989   // Treat them as NEON instructions.
3990   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3991     return std::make_pair(ExeNEON, 0);
3992
3993   if (Domain & ARMII::DomainVFP)
3994     return std::make_pair(ExeVFP, 0);
3995
3996   return std::make_pair(ExeGeneric, 0);
3997 }
3998
3999 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
4000                                             unsigned SReg, unsigned &Lane) {
4001   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
4002   Lane = 0;
4003
4004   if (DReg != ARM::NoRegister)
4005    return DReg;
4006
4007   Lane = 1;
4008   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
4009
4010   assert(DReg && "S-register with no D super-register?");
4011   return DReg;
4012 }
4013
4014 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
4015 /// set ImplicitSReg to a register number that must be marked as implicit-use or
4016 /// zero if no register needs to be defined as implicit-use.
4017 ///
4018 /// If the function cannot determine if an SPR should be marked implicit use or
4019 /// not, it returns false.
4020 ///
4021 /// This function handles cases where an instruction is being modified from taking
4022 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
4023 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
4024 /// lane of the DPR).
4025 ///
4026 /// If the other SPR is defined, an implicit-use of it should be added. Else,
4027 /// (including the case where the DPR itself is defined), it should not.
4028 ///
4029 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
4030                                        MachineInstr *MI,
4031                                        unsigned DReg, unsigned Lane,
4032                                        unsigned &ImplicitSReg) {
4033   // If the DPR is defined or used already, the other SPR lane will be chained
4034   // correctly, so there is nothing to be done.
4035   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
4036     ImplicitSReg = 0;
4037     return true;
4038   }
4039
4040   // Otherwise we need to go searching to see if the SPR is set explicitly.
4041   ImplicitSReg = TRI->getSubReg(DReg,
4042                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
4043   MachineBasicBlock::LivenessQueryResult LQR =
4044     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
4045
4046   if (LQR == MachineBasicBlock::LQR_Live)
4047     return true;
4048   else if (LQR == MachineBasicBlock::LQR_Unknown)
4049     return false;
4050
4051   // If the register is known not to be live, there is no need to add an
4052   // implicit-use.
4053   ImplicitSReg = 0;
4054   return true;
4055 }
4056
4057 void
4058 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
4059   unsigned DstReg, SrcReg, DReg;
4060   unsigned Lane;
4061   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4062   const TargetRegisterInfo *TRI = &getRegisterInfo();
4063   switch (MI->getOpcode()) {
4064     default:
4065       llvm_unreachable("cannot handle opcode!");
4066       break;
4067     case ARM::VMOVD:
4068       if (Domain != ExeNEON)
4069         break;
4070
4071       // Zap the predicate operands.
4072       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
4073
4074       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
4075       DstReg = MI->getOperand(0).getReg();
4076       SrcReg = MI->getOperand(1).getReg();
4077
4078       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4079         MI->RemoveOperand(i-1);
4080
4081       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
4082       MI->setDesc(get(ARM::VORRd));
4083       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4084                         .addReg(SrcReg)
4085                         .addReg(SrcReg));
4086       break;
4087     case ARM::VMOVRS:
4088       if (Domain != ExeNEON)
4089         break;
4090       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
4091
4092       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
4093       DstReg = MI->getOperand(0).getReg();
4094       SrcReg = MI->getOperand(1).getReg();
4095
4096       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4097         MI->RemoveOperand(i-1);
4098
4099       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
4100
4101       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
4102       // Note that DSrc has been widened and the other lane may be undef, which
4103       // contaminates the entire register.
4104       MI->setDesc(get(ARM::VGETLNi32));
4105       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4106                         .addReg(DReg, RegState::Undef)
4107                         .addImm(Lane));
4108
4109       // The old source should be an implicit use, otherwise we might think it
4110       // was dead before here.
4111       MIB.addReg(SrcReg, RegState::Implicit);
4112       break;
4113     case ARM::VMOVSR: {
4114       if (Domain != ExeNEON)
4115         break;
4116       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
4117
4118       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
4119       DstReg = MI->getOperand(0).getReg();
4120       SrcReg = MI->getOperand(1).getReg();
4121
4122       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
4123
4124       unsigned ImplicitSReg;
4125       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
4126         break;
4127
4128       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4129         MI->RemoveOperand(i-1);
4130
4131       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
4132       // Again DDst may be undefined at the beginning of this instruction.
4133       MI->setDesc(get(ARM::VSETLNi32));
4134       MIB.addReg(DReg, RegState::Define)
4135          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
4136          .addReg(SrcReg)
4137          .addImm(Lane);
4138       AddDefaultPred(MIB);
4139
4140       // The narrower destination must be marked as set to keep previous chains
4141       // in place.
4142       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4143       if (ImplicitSReg != 0)
4144         MIB.addReg(ImplicitSReg, RegState::Implicit);
4145       break;
4146     }
4147     case ARM::VMOVS: {
4148       if (Domain != ExeNEON)
4149         break;
4150
4151       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
4152       DstReg = MI->getOperand(0).getReg();
4153       SrcReg = MI->getOperand(1).getReg();
4154
4155       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
4156       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
4157       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
4158
4159       unsigned ImplicitSReg;
4160       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
4161         break;
4162
4163       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4164         MI->RemoveOperand(i-1);
4165
4166       if (DSrc == DDst) {
4167         // Destination can be:
4168         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
4169         MI->setDesc(get(ARM::VDUPLN32d));
4170         MIB.addReg(DDst, RegState::Define)
4171            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
4172            .addImm(SrcLane);
4173         AddDefaultPred(MIB);
4174
4175         // Neither the source or the destination are naturally represented any
4176         // more, so add them in manually.
4177         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
4178         MIB.addReg(SrcReg, RegState::Implicit);
4179         if (ImplicitSReg != 0)
4180           MIB.addReg(ImplicitSReg, RegState::Implicit);
4181         break;
4182       }
4183
4184       // In general there's no single instruction that can perform an S <-> S
4185       // move in NEON space, but a pair of VEXT instructions *can* do the
4186       // job. It turns out that the VEXTs needed will only use DSrc once, with
4187       // the position based purely on the combination of lane-0 and lane-1
4188       // involved. For example
4189       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
4190       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
4191       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
4192       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
4193       //
4194       // Pattern of the MachineInstrs is:
4195       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
4196       MachineInstrBuilder NewMIB;
4197       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4198                        get(ARM::VEXTd32), DDst);
4199
4200       // On the first instruction, both DSrc and DDst may be <undef> if present.
4201       // Specifically when the original instruction didn't have them as an
4202       // <imp-use>.
4203       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
4204       bool CurUndef = !MI->readsRegister(CurReg, TRI);
4205       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4206
4207       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
4208       CurUndef = !MI->readsRegister(CurReg, TRI);
4209       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4210
4211       NewMIB.addImm(1);
4212       AddDefaultPred(NewMIB);
4213
4214       if (SrcLane == DstLane)
4215         NewMIB.addReg(SrcReg, RegState::Implicit);
4216
4217       MI->setDesc(get(ARM::VEXTd32));
4218       MIB.addReg(DDst, RegState::Define);
4219
4220       // On the second instruction, DDst has definitely been defined above, so
4221       // it is not <undef>. DSrc, if present, can be <undef> as above.
4222       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4223       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4224       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4225
4226       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4227       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4228       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4229
4230       MIB.addImm(1);
4231       AddDefaultPred(MIB);
4232
4233       if (SrcLane != DstLane)
4234         MIB.addReg(SrcReg, RegState::Implicit);
4235
4236       // As before, the original destination is no longer represented, add it
4237       // implicitly.
4238       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4239       if (ImplicitSReg != 0)
4240         MIB.addReg(ImplicitSReg, RegState::Implicit);
4241       break;
4242     }
4243   }
4244
4245 }
4246
4247 //===----------------------------------------------------------------------===//
4248 // Partial register updates
4249 //===----------------------------------------------------------------------===//
4250 //
4251 // Swift renames NEON registers with 64-bit granularity.  That means any
4252 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4253 // problem is mostly avoided by translating f32 operations to v2f32 operations
4254 // on D-registers, but f32 loads are still a problem.
4255 //
4256 // These instructions can load an f32 into a NEON register:
4257 //
4258 // VLDRS - Only writes S, partial D update.
4259 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4260 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4261 //
4262 // FCONSTD can be used as a dependency-breaking instruction.
4263 unsigned ARMBaseInstrInfo::
4264 getPartialRegUpdateClearance(const MachineInstr *MI,
4265                              unsigned OpNum,
4266                              const TargetRegisterInfo *TRI) const {
4267   if (!SwiftPartialUpdateClearance ||
4268       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4269     return 0;
4270
4271   assert(TRI && "Need TRI instance");
4272
4273   const MachineOperand &MO = MI->getOperand(OpNum);
4274   if (MO.readsReg())
4275     return 0;
4276   unsigned Reg = MO.getReg();
4277   int UseOp = -1;
4278
4279   switch(MI->getOpcode()) {
4280     // Normal instructions writing only an S-register.
4281   case ARM::VLDRS:
4282   case ARM::FCONSTS:
4283   case ARM::VMOVSR:
4284   case ARM::VMOVv8i8:
4285   case ARM::VMOVv4i16:
4286   case ARM::VMOVv2i32:
4287   case ARM::VMOVv2f32:
4288   case ARM::VMOVv1i64:
4289     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4290     break;
4291
4292     // Explicitly reads the dependency.
4293   case ARM::VLD1LNd32:
4294     UseOp = 3;
4295     break;
4296   default:
4297     return 0;
4298   }
4299
4300   // If this instruction actually reads a value from Reg, there is no unwanted
4301   // dependency.
4302   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4303     return 0;
4304
4305   // We must be able to clobber the whole D-reg.
4306   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4307     // Virtual register must be a foo:ssub_0<def,undef> operand.
4308     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4309       return 0;
4310   } else if (ARM::SPRRegClass.contains(Reg)) {
4311     // Physical register: MI must define the full D-reg.
4312     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4313                                              &ARM::DPRRegClass);
4314     if (!DReg || !MI->definesRegister(DReg, TRI))
4315       return 0;
4316   }
4317
4318   // MI has an unwanted D-register dependency.
4319   // Avoid defs in the previous N instructrions.
4320   return SwiftPartialUpdateClearance;
4321 }
4322
4323 // Break a partial register dependency after getPartialRegUpdateClearance
4324 // returned non-zero.
4325 void ARMBaseInstrInfo::
4326 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4327                           unsigned OpNum,
4328                           const TargetRegisterInfo *TRI) const {
4329   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4330   assert(TRI && "Need TRI instance");
4331
4332   const MachineOperand &MO = MI->getOperand(OpNum);
4333   unsigned Reg = MO.getReg();
4334   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4335          "Can't break virtual register dependencies.");
4336   unsigned DReg = Reg;
4337
4338   // If MI defines an S-reg, find the corresponding D super-register.
4339   if (ARM::SPRRegClass.contains(Reg)) {
4340     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4341     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4342   }
4343
4344   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4345   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4346
4347   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4348   // the full D-register by loading the same value to both lanes.  The
4349   // instruction is micro-coded with 2 uops, so don't do this until we can
4350   // properly schedule micro-coded instructions.  The dispatcher stalls cause
4351   // too big regressions.
4352
4353   // Insert the dependency-breaking FCONSTD before MI.
4354   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4355   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4356                          get(ARM::FCONSTD), DReg).addImm(96));
4357   MI->addRegisterKilled(DReg, TRI, true);
4358 }
4359
4360 bool ARMBaseInstrInfo::hasNOP() const {
4361   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4362 }
4363
4364 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4365   if (MI->getNumOperands() < 4)
4366     return true;
4367   unsigned ShOpVal = MI->getOperand(3).getImm();
4368   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4369   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4370   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4371       ((ShImm == 1 || ShImm == 2) &&
4372        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4373     return true;
4374
4375   return false;
4376 }