lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMHazardRecognizer.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "MCTargetDesc/ARMAddressingModes.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/LiveVariables.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  27 #include "llvm/CodeGen/MachineMemOperand.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/SelectionDAGNodes.h"
  30 #include "llvm/IR/Constants.h"
  31 #include "llvm/IR/Function.h"
  32 #include "llvm/IR/GlobalValue.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Support/BranchProbability.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38
  39 #define GET_INSTRINFO_CTOR
  40 #include "ARMGenInstrInfo.inc"
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  46                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  47
  48 static cl::opt<bool>
  49 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  50            cl::desc("Widen ARM vmovs to vmovd when possible"));
  51
  52 static cl::opt<unsigned>
  53 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  54      cl::Hidden, cl::init(12),
  55      cl::desc("Clearance before partial register updates"));
  56
  57 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  58 struct ARM_MLxEntry {
  59   uint16_t MLxOpc;     // MLA / MLS opcode
  60   uint16_t MulOpc;     // Expanded multiplication opcode
  61   uint16_t AddSubOpc;  // Expanded add / sub opcode
  62   bool NegAcc;         // True if the acc is negated before the add / sub.
  63   bool HasLane;        // True if instruction has an extra "lane" operand.
  64 };
  65
  66 static const ARM_MLxEntry ARM_MLxTable[] = {
  67   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  68   // fp scalar ops
  69   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  70   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  71   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  72   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  73   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  74   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  75   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  76   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  77
  78   // fp SIMD ops
  79   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  80   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  81   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  82   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  83   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  84   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  85   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  86   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  87 };
  88
  89 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  90   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  91     Subtarget(STI) {
  92   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  93     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  94       assert(false && "Duplicated entries?");
  95     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  96     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  97   }
  98 }
  99
 100 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 101 // currently defaults to no prepass hazard recognizer.
 102 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 103 CreateTargetHazardRecognizer(const TargetMachine *TM,
 104                              const ScheduleDAG *DAG) const {
 105   if (usePreRAHazardRecognizer()) {
 106     const InstrItineraryData *II = TM->getInstrItineraryData();
 107     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 108   }
 109   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 110 }
 111
 112 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 113 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 114                                    const ScheduleDAG *DAG) const {
 115   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 116     return (ScheduleHazardRecognizer *)
 117       new ARMHazardRecognizer(II, *this, getRegisterInfo(), Subtarget, DAG);
 118   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 119 }
 120
 121 MachineInstr *
 122 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 123                                         MachineBasicBlock::iterator &MBBI,
 124                                         LiveVariables *LV) const {
 125   // FIXME: Thumb2 support.
 126
 127   if (!EnableARM3Addr)
 128     return NULL;
 129
 130   MachineInstr *MI = MBBI;
 131   MachineFunction &MF = *MI->getParent()->getParent();
 132   uint64_t TSFlags = MI->getDesc().TSFlags;
 133   bool isPre = false;
 134   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 135   default: return NULL;
 136   case ARMII::IndexModePre:
 137     isPre = true;
 138     break;
 139   case ARMII::IndexModePost:
 140     break;
 141   }
 142
 143   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 144   // operation.
 145   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 146   if (MemOpc == 0)
 147     return NULL;
 148
 149   MachineInstr *UpdateMI = NULL;
 150   MachineInstr *MemMI = NULL;
 151   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 152   const MCInstrDesc &MCID = MI->getDesc();
 153   unsigned NumOps = MCID.getNumOperands();
 154   bool isLoad = !MI->mayStore();
 155   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 156   const MachineOperand &Base = MI->getOperand(2);
 157   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 158   unsigned WBReg = WB.getReg();
 159   unsigned BaseReg = Base.getReg();
 160   unsigned OffReg = Offset.getReg();
 161   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 162   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 163   switch (AddrMode) {
 164   default: llvm_unreachable("Unknown indexed op!");
 165   case ARMII::AddrMode2: {
 166     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 167     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 168     if (OffReg == 0) {
 169       if (ARM_AM::getSOImmVal(Amt) == -1)
 170         // Can't encode it in a so_imm operand. This transformation will
 171         // add more than 1 instruction. Abandon!
 172         return NULL;
 173       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 174                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 175         .addReg(BaseReg).addImm(Amt)
 176         .addImm(Pred).addReg(0).addReg(0);
 177     } else if (Amt != 0) {
 178       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 179       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 182         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     } else
 185       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 186                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 187         .addReg(BaseReg).addReg(OffReg)
 188         .addImm(Pred).addReg(0).addReg(0);
 189     break;
 190   }
 191   case ARMII::AddrMode3 : {
 192     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 193     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 194     if (OffReg == 0)
 195       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 198         .addReg(BaseReg).addImm(Amt)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     else
 201       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 202                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 203         .addReg(BaseReg).addReg(OffReg)
 204         .addImm(Pred).addReg(0).addReg(0);
 205     break;
 206   }
 207   }
 208
 209   std::vector<MachineInstr*> NewMIs;
 210   if (isPre) {
 211     if (isLoad)
 212       MemMI = BuildMI(MF, MI->getDebugLoc(),
 213                       get(MemOpc), MI->getOperand(0).getReg())
 214         .addReg(WBReg).addImm(0).addImm(Pred);
 215     else
 216       MemMI = BuildMI(MF, MI->getDebugLoc(),
 217                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 218         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 219     NewMIs.push_back(MemMI);
 220     NewMIs.push_back(UpdateMI);
 221   } else {
 222     if (isLoad)
 223       MemMI = BuildMI(MF, MI->getDebugLoc(),
 224                       get(MemOpc), MI->getOperand(0).getReg())
 225         .addReg(BaseReg).addImm(0).addImm(Pred);
 226     else
 227       MemMI = BuildMI(MF, MI->getDebugLoc(),
 228                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 229         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 230     if (WB.isDead())
 231       UpdateMI->getOperand(0).setIsDead();
 232     NewMIs.push_back(UpdateMI);
 233     NewMIs.push_back(MemMI);
 234   }
 235
 236   // Transfer LiveVariables states, kill / dead info.
 237   if (LV) {
 238     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 239       MachineOperand &MO = MI->getOperand(i);
 240       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 241         unsigned Reg = MO.getReg();
 242
 243         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 244         if (MO.isDef()) {
 245           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 246           if (MO.isDead())
 247             LV->addVirtualRegisterDead(Reg, NewMI);
 248         }
 249         if (MO.isUse() && MO.isKill()) {
 250           for (unsigned j = 0; j < 2; ++j) {
 251             // Look at the two new MI's in reverse order.
 252             MachineInstr *NewMI = NewMIs[j];
 253             if (!NewMI->readsRegister(Reg))
 254               continue;
 255             LV->addVirtualRegisterKilled(Reg, NewMI);
 256             if (VI.removeKill(MI))
 257               VI.Kills.push_back(NewMI);
 258             break;
 259           }
 260         }
 261       }
 262     }
 263   }
 264
 265   MFI->insert(MBBI, NewMIs[1]);
 266   MFI->insert(MBBI, NewMIs[0]);
 267   return NewMIs[0];
 268 }
 269
 270 // Branch analysis.
 271 bool
 272 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 273                                 MachineBasicBlock *&FBB,
 274                                 SmallVectorImpl<MachineOperand> &Cond,
 275                                 bool AllowModify) const {
 276   // If the block has no terminators, it just falls into the block after it.
 277   MachineBasicBlock::iterator I = MBB.end();
 278   if (I == MBB.begin())
 279     return false;
 280   --I;
 281   while (I->isDebugValue()) {
 282     if (I == MBB.begin())
 283       return false;
 284     --I;
 285   }
 286   if (!isUnpredicatedTerminator(I))
 287     return false;
 288
 289   // Get the last instruction in the block.
 290   MachineInstr *LastInst = I;
 291
 292   // If there is only one terminator instruction, process it.
 293   unsigned LastOpc = LastInst->getOpcode();
 294   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 295     if (isUncondBranchOpcode(LastOpc)) {
 296       TBB = LastInst->getOperand(0).getMBB();
 297       return false;
 298     }
 299     if (isCondBranchOpcode(LastOpc)) {
 300       // Block ends with fall-through condbranch.
 301       TBB = LastInst->getOperand(0).getMBB();
 302       Cond.push_back(LastInst->getOperand(1));
 303       Cond.push_back(LastInst->getOperand(2));
 304       return false;
 305     }
 306     return true;  // Can't handle indirect branch.
 307   }
 308
 309   // Get the instruction before it if it is a terminator.
 310   MachineInstr *SecondLastInst = I;
 311   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 312
 313   // If AllowModify is true and the block ends with two or more unconditional
 314   // branches, delete all but the first unconditional branch.
 315   if (AllowModify && isUncondBranchOpcode(LastOpc)) {
 316     while (isUncondBranchOpcode(SecondLastOpc)) {
 317       LastInst->eraseFromParent();
 318       LastInst = SecondLastInst;
 319       LastOpc = LastInst->getOpcode();
 320       if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 321         // Return now the only terminator is an unconditional branch.
 322         TBB = LastInst->getOperand(0).getMBB();
 323         return false;
 324       } else {
 325         SecondLastInst = I;
 326         SecondLastOpc = SecondLastInst->getOpcode();
 327       }
 328     }
 329   }
 330
 331   // If there are three terminators, we don't know what sort of block this is.
 332   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 333     return true;
 334
 335   // If the block ends with a B and a Bcc, handle it.
 336   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 337     TBB =  SecondLastInst->getOperand(0).getMBB();
 338     Cond.push_back(SecondLastInst->getOperand(1));
 339     Cond.push_back(SecondLastInst->getOperand(2));
 340     FBB = LastInst->getOperand(0).getMBB();
 341     return false;
 342   }
 343
 344   // If the block ends with two unconditional branches, handle it.  The second
 345   // one is not executed, so remove it.
 346   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 347     TBB = SecondLastInst->getOperand(0).getMBB();
 348     I = LastInst;
 349     if (AllowModify)
 350       I->eraseFromParent();
 351     return false;
 352   }
 353
 354   // ...likewise if it ends with a branch table followed by an unconditional
 355   // branch. The branch folder can create these, and we must get rid of them for
 356   // correctness of Thumb constant islands.
 357   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 358        isIndirectBranchOpcode(SecondLastOpc)) &&
 359       isUncondBranchOpcode(LastOpc)) {
 360     I = LastInst;
 361     if (AllowModify)
 362       I->eraseFromParent();
 363     return true;
 364   }
 365
 366   // Otherwise, can't handle this.
 367   return true;
 368 }
 369
 370
 371 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 372   MachineBasicBlock::iterator I = MBB.end();
 373   if (I == MBB.begin()) return 0;
 374   --I;
 375   while (I->isDebugValue()) {
 376     if (I == MBB.begin())
 377       return 0;
 378     --I;
 379   }
 380   if (!isUncondBranchOpcode(I->getOpcode()) &&
 381       !isCondBranchOpcode(I->getOpcode()))
 382     return 0;
 383
 384   // Remove the branch.
 385   I->eraseFromParent();
 386
 387   I = MBB.end();
 388
 389   if (I == MBB.begin()) return 1;
 390   --I;
 391   if (!isCondBranchOpcode(I->getOpcode()))
 392     return 1;
 393
 394   // Remove the branch.
 395   I->eraseFromParent();
 396   return 2;
 397 }
 398
 399 unsigned
 400 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 401                                MachineBasicBlock *FBB,
 402                                const SmallVectorImpl<MachineOperand> &Cond,
 403                                DebugLoc DL) const {
 404   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 405   int BOpc   = !AFI->isThumbFunction()
 406     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 407   int BccOpc = !AFI->isThumbFunction()
 408     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 409   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 410
 411   // Shouldn't be a fall through.
 412   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 413   assert((Cond.size() == 2 || Cond.size() == 0) &&
 414          "ARM branch conditions have two components!");
 415
 416   if (FBB == 0) {
 417     if (Cond.empty()) { // Unconditional branch?
 418       if (isThumb)
 419         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 420       else
 421         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 422     } else
 423       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 424         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 425     return 1;
 426   }
 427
 428   // Two-way conditional branch.
 429   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 430     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 431   if (isThumb)
 432     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 433   else
 434     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 435   return 2;
 436 }
 437
 438 bool ARMBaseInstrInfo::
 439 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 440   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 441   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 442   return false;
 443 }
 444
 445 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 446   if (MI->isBundle()) {
 447     MachineBasicBlock::const_instr_iterator I = MI;
 448     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 449     while (++I != E && I->isInsideBundle()) {
 450       int PIdx = I->findFirstPredOperandIdx();
 451       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 452         return true;
 453     }
 454     return false;
 455   }
 456
 457   int PIdx = MI->findFirstPredOperandIdx();
 458   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 459 }
 460
 461 bool ARMBaseInstrInfo::
 462 PredicateInstruction(MachineInstr *MI,
 463                      const SmallVectorImpl<MachineOperand> &Pred) const {
 464   unsigned Opc = MI->getOpcode();
 465   if (isUncondBranchOpcode(Opc)) {
 466     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 467     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 468       .addImm(Pred[0].getImm())
 469       .addReg(Pred[1].getReg());
 470     return true;
 471   }
 472
 473   int PIdx = MI->findFirstPredOperandIdx();
 474   if (PIdx != -1) {
 475     MachineOperand &PMO = MI->getOperand(PIdx);
 476     PMO.setImm(Pred[0].getImm());
 477     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 478     return true;
 479   }
 480   return false;
 481 }
 482
 483 bool ARMBaseInstrInfo::
 484 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 485                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 486   if (Pred1.size() > 2 || Pred2.size() > 2)
 487     return false;
 488
 489   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 490   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 491   if (CC1 == CC2)
 492     return true;
 493
 494   switch (CC1) {
 495   default:
 496     return false;
 497   case ARMCC::AL:
 498     return true;
 499   case ARMCC::HS:
 500     return CC2 == ARMCC::HI;
 501   case ARMCC::LS:
 502     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 503   case ARMCC::GE:
 504     return CC2 == ARMCC::GT;
 505   case ARMCC::LE:
 506     return CC2 == ARMCC::LT;
 507   }
 508 }
 509
 510 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 511                                     std::vector<MachineOperand> &Pred) const {
 512   bool Found = false;
 513   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 514     const MachineOperand &MO = MI->getOperand(i);
 515     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 516         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 517       Pred.push_back(MO);
 518       Found = true;
 519     }
 520   }
 521
 522   return Found;
 523 }
 524
 525 /// isPredicable - Return true if the specified instruction can be predicated.
 526 /// By default, this returns true for every instruction with a
 527 /// PredicateOperand.
 528 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 529   if (!MI->isPredicable())
 530     return false;
 531
 532   if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 533     ARMFunctionInfo *AFI =
 534       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 535     return AFI->isThumb2Function();
 536   }
 537   return true;
 538 }
 539
 540 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 541 LLVM_ATTRIBUTE_NOINLINE
 542 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 543                                 unsigned JTI);
 544 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 545                                 unsigned JTI) {
 546   assert(JTI < JT.size());
 547   return JT[JTI].MBBs.size();
 548 }
 549
 550 /// GetInstSize - Return the size of the specified MachineInstr.
 551 ///
 552 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 553   const MachineBasicBlock &MBB = *MI->getParent();
 554   const MachineFunction *MF = MBB.getParent();
 555   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 556
 557   const MCInstrDesc &MCID = MI->getDesc();
 558   if (MCID.getSize())
 559     return MCID.getSize();
 560
 561   // If this machine instr is an inline asm, measure it.
 562   if (MI->getOpcode() == ARM::INLINEASM)
 563     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 564   if (MI->isLabel())
 565     return 0;
 566   unsigned Opc = MI->getOpcode();
 567   switch (Opc) {
 568   case TargetOpcode::IMPLICIT_DEF:
 569   case TargetOpcode::KILL:
 570   case TargetOpcode::PROLOG_LABEL:
 571   case TargetOpcode::EH_LABEL:
 572   case TargetOpcode::DBG_VALUE:
 573     return 0;
 574   case TargetOpcode::BUNDLE:
 575     return getInstBundleLength(MI);
 576   case ARM::MOVi16_ga_pcrel:
 577   case ARM::MOVTi16_ga_pcrel:
 578   case ARM::t2MOVi16_ga_pcrel:
 579   case ARM::t2MOVTi16_ga_pcrel:
 580     return 4;
 581   case ARM::MOVi32imm:
 582   case ARM::t2MOVi32imm:
 583     return 8;
 584   case ARM::CONSTPOOL_ENTRY:
 585     // If this machine instr is a constant pool entry, its size is recorded as
 586     // operand #2.
 587     return MI->getOperand(2).getImm();
 588   case ARM::Int_eh_sjlj_longjmp:
 589     return 16;
 590   case ARM::tInt_eh_sjlj_longjmp:
 591     return 10;
 592   case ARM::Int_eh_sjlj_setjmp:
 593   case ARM::Int_eh_sjlj_setjmp_nofp:
 594     return 20;
 595   case ARM::tInt_eh_sjlj_setjmp:
 596   case ARM::t2Int_eh_sjlj_setjmp:
 597   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 598     return 12;
 599   case ARM::BR_JTr:
 600   case ARM::BR_JTm:
 601   case ARM::BR_JTadd:
 602   case ARM::tBR_JTr:
 603   case ARM::t2BR_JT:
 604   case ARM::t2TBB_JT:
 605   case ARM::t2TBH_JT: {
 606     // These are jumptable branches, i.e. a branch followed by an inlined
 607     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 608     // entry is one byte; TBH two byte each.
 609     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 610       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 611     unsigned NumOps = MCID.getNumOperands();
 612     MachineOperand JTOP =
 613       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 614     unsigned JTI = JTOP.getIndex();
 615     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 616     assert(MJTI != 0);
 617     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 618     assert(JTI < JT.size());
 619     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 620     // 4 aligned. The assembler / linker may add 2 byte padding just before
 621     // the JT entries.  The size does not include this padding; the
 622     // constant islands pass does separate bookkeeping for it.
 623     // FIXME: If we know the size of the function is less than (1 << 16) *2
 624     // bytes, we can use 16-bit entries instead. Then there won't be an
 625     // alignment issue.
 626     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 627     unsigned NumEntries = getNumJTEntries(JT, JTI);
 628     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 629       // Make sure the instruction that follows TBB is 2-byte aligned.
 630       // FIXME: Constant island pass should insert an "ALIGN" instruction
 631       // instead.
 632       ++NumEntries;
 633     return NumEntries * EntrySize + InstSize;
 634   }
 635   default:
 636     // Otherwise, pseudo-instruction sizes are zero.
 637     return 0;
 638   }
 639 }
 640
 641 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 642   unsigned Size = 0;
 643   MachineBasicBlock::const_instr_iterator I = MI;
 644   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 645   while (++I != E && I->isInsideBundle()) {
 646     assert(!I->isBundle() && "No nested bundle!");
 647     Size += GetInstSizeInBytes(&*I);
 648   }
 649   return Size;
 650 }
 651
 652 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 653                                    MachineBasicBlock::iterator I, DebugLoc DL,
 654                                    unsigned DestReg, unsigned SrcReg,
 655                                    bool KillSrc) const {
 656   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 657   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 658
 659   if (GPRDest && GPRSrc) {
 660     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 661                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 662     return;
 663   }
 664
 665   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 666   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 667
 668   unsigned Opc = 0;
 669   if (SPRDest && SPRSrc)
 670     Opc = ARM::VMOVS;
 671   else if (GPRDest && SPRSrc)
 672     Opc = ARM::VMOVRS;
 673   else if (SPRDest && GPRSrc)
 674     Opc = ARM::VMOVSR;
 675   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 676     Opc = ARM::VMOVD;
 677   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 678     Opc = ARM::VORRq;
 679
 680   if (Opc) {
 681     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 682     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 683     if (Opc == ARM::VORRq)
 684       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 685     AddDefaultPred(MIB);
 686     return;
 687   }
 688
 689   // Handle register classes that require multiple instructions.
 690   unsigned BeginIdx = 0;
 691   unsigned SubRegs = 0;
 692   int Spacing = 1;
 693
 694   // Use VORRq when possible.
 695   if (ARM::QQPRRegClass.contains(DestReg, SrcReg))
 696     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 2;
 697   else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg))
 698     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 4;
 699   // Fall back to VMOVD.
 700   else if (ARM::DPairRegClass.contains(DestReg, SrcReg))
 701     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2;
 702   else if (ARM::DTripleRegClass.contains(DestReg, SrcReg))
 703     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3;
 704   else if (ARM::DQuadRegClass.contains(DestReg, SrcReg))
 705     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4;
 706   else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg))
 707     Opc = ARM::MOVr, BeginIdx = ARM::gsub_0, SubRegs = 2;
 708
 709   else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg))
 710     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2, Spacing = 2;
 711   else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg))
 712     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3, Spacing = 2;
 713   else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg))
 714     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4, Spacing = 2;
 715
 716   assert(Opc && "Impossible reg-to-reg copy");
 717
 718   const TargetRegisterInfo *TRI = &getRegisterInfo();
 719   MachineInstrBuilder Mov;
 720
 721   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 722   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 723     BeginIdx = BeginIdx + ((SubRegs-1)*Spacing);
 724     Spacing = -Spacing;
 725   }
 726 #ifndef NDEBUG
 727   SmallSet<unsigned, 4> DstRegs;
 728 #endif
 729   for (unsigned i = 0; i != SubRegs; ++i) {
 730     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i*Spacing);
 731     unsigned Src = TRI->getSubReg(SrcReg,  BeginIdx + i*Spacing);
 732     assert(Dst && Src && "Bad sub-register");
 733 #ifndef NDEBUG
 734     assert(!DstRegs.count(Src) && "destructive vector copy");
 735     DstRegs.insert(Dst);
 736 #endif
 737     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst)
 738       .addReg(Src);
 739     // VORR takes two source operands.
 740     if (Opc == ARM::VORRq)
 741       Mov.addReg(Src);
 742     Mov = AddDefaultPred(Mov);
 743   }
 744   // Add implicit super-register defs and kills to the last instruction.
 745   Mov->addRegisterDefined(DestReg, TRI);
 746   if (KillSrc)
 747     Mov->addRegisterKilled(SrcReg, TRI);
 748 }
 749
 750 const MachineInstrBuilder &
 751 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 752                           unsigned SubIdx, unsigned State,
 753                           const TargetRegisterInfo *TRI) const {
 754   if (!SubIdx)
 755     return MIB.addReg(Reg, State);
 756
 757   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 758     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 759   return MIB.addReg(Reg, State, SubIdx);
 760 }
 761
 762 void ARMBaseInstrInfo::
 763 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 764                     unsigned SrcReg, bool isKill, int FI,
 765                     const TargetRegisterClass *RC,
 766                     const TargetRegisterInfo *TRI) const {
 767   DebugLoc DL;
 768   if (I != MBB.end()) DL = I->getDebugLoc();
 769   MachineFunction &MF = *MBB.getParent();
 770   MachineFrameInfo &MFI = *MF.getFrameInfo();
 771   unsigned Align = MFI.getObjectAlignment(FI);
 772
 773   MachineMemOperand *MMO =
 774     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 775                             MachineMemOperand::MOStore,
 776                             MFI.getObjectSize(FI),
 777                             Align);
 778
 779   switch (RC->getSize()) {
 780     case 4:
 781       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 782         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 783                    .addReg(SrcReg, getKillRegState(isKill))
 784                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 785       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 786         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 787                    .addReg(SrcReg, getKillRegState(isKill))
 788                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 789       } else
 790         llvm_unreachable("Unknown reg class!");
 791       break;
 792     case 8:
 793       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 794         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 795                    .addReg(SrcReg, getKillRegState(isKill))
 796                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 797       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 798         if (Subtarget.hasV5TEOps()) {
 799           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 800           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 801           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 802           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 803
 804           AddDefaultPred(MIB);
 805         } else {
 806           // Fallback to STM instruction, which has existed since the dawn of
 807           // time.
 808           MachineInstrBuilder MIB =
 809             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 810                              .addFrameIndex(FI).addMemOperand(MMO));
 811           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 812           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 813         }
 814       } else
 815         llvm_unreachable("Unknown reg class!");
 816       break;
 817     case 16:
 818       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 819         // Use aligned spills if the stack can be realigned.
 820         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 821           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 822                      .addFrameIndex(FI).addImm(16)
 823                      .addReg(SrcReg, getKillRegState(isKill))
 824                      .addMemOperand(MMO));
 825         } else {
 826           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 827                      .addReg(SrcReg, getKillRegState(isKill))
 828                      .addFrameIndex(FI)
 829                      .addMemOperand(MMO));
 830         }
 831       } else
 832         llvm_unreachable("Unknown reg class!");
 833       break;
 834     case 24:
 835       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 836         // Use aligned spills if the stack can be realigned.
 837         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 838           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 839                      .addFrameIndex(FI).addImm(16)
 840                      .addReg(SrcReg, getKillRegState(isKill))
 841                      .addMemOperand(MMO));
 842         } else {
 843           MachineInstrBuilder MIB =
 844           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 845                        .addFrameIndex(FI))
 846                        .addMemOperand(MMO);
 847           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 848           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 849           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 850         }
 851       } else
 852         llvm_unreachable("Unknown reg class!");
 853       break;
 854     case 32:
 855       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 856         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 857           // FIXME: It's possible to only store part of the QQ register if the
 858           // spilled def has a sub-register index.
 859           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 860                      .addFrameIndex(FI).addImm(16)
 861                      .addReg(SrcReg, getKillRegState(isKill))
 862                      .addMemOperand(MMO));
 863         } else {
 864           MachineInstrBuilder MIB =
 865           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 866                        .addFrameIndex(FI))
 867                        .addMemOperand(MMO);
 868           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 869           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 870           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 871                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 872         }
 873       } else
 874         llvm_unreachable("Unknown reg class!");
 875       break;
 876     case 64:
 877       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 878         MachineInstrBuilder MIB =
 879           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 880                          .addFrameIndex(FI))
 881                          .addMemOperand(MMO);
 882         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 883         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 884         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 885         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 886         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 887         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 888         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 889               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 890       } else
 891         llvm_unreachable("Unknown reg class!");
 892       break;
 893     default:
 894       llvm_unreachable("Unknown reg class!");
 895   }
 896 }
 897
 898 unsigned
 899 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 900                                      int &FrameIndex) const {
 901   switch (MI->getOpcode()) {
 902   default: break;
 903   case ARM::STRrs:
 904   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 905     if (MI->getOperand(1).isFI() &&
 906         MI->getOperand(2).isReg() &&
 907         MI->getOperand(3).isImm() &&
 908         MI->getOperand(2).getReg() == 0 &&
 909         MI->getOperand(3).getImm() == 0) {
 910       FrameIndex = MI->getOperand(1).getIndex();
 911       return MI->getOperand(0).getReg();
 912     }
 913     break;
 914   case ARM::STRi12:
 915   case ARM::t2STRi12:
 916   case ARM::tSTRspi:
 917   case ARM::VSTRD:
 918   case ARM::VSTRS:
 919     if (MI->getOperand(1).isFI() &&
 920         MI->getOperand(2).isImm() &&
 921         MI->getOperand(2).getImm() == 0) {
 922       FrameIndex = MI->getOperand(1).getIndex();
 923       return MI->getOperand(0).getReg();
 924     }
 925     break;
 926   case ARM::VST1q64:
 927   case ARM::VST1d64TPseudo:
 928   case ARM::VST1d64QPseudo:
 929     if (MI->getOperand(0).isFI() &&
 930         MI->getOperand(2).getSubReg() == 0) {
 931       FrameIndex = MI->getOperand(0).getIndex();
 932       return MI->getOperand(2).getReg();
 933     }
 934     break;
 935   case ARM::VSTMQIA:
 936     if (MI->getOperand(1).isFI() &&
 937         MI->getOperand(0).getSubReg() == 0) {
 938       FrameIndex = MI->getOperand(1).getIndex();
 939       return MI->getOperand(0).getReg();
 940     }
 941     break;
 942   }
 943
 944   return 0;
 945 }
 946
 947 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 948                                                     int &FrameIndex) const {
 949   const MachineMemOperand *Dummy;
 950   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 951 }
 952
 953 void ARMBaseInstrInfo::
 954 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 955                      unsigned DestReg, int FI,
 956                      const TargetRegisterClass *RC,
 957                      const TargetRegisterInfo *TRI) const {
 958   DebugLoc DL;
 959   if (I != MBB.end()) DL = I->getDebugLoc();
 960   MachineFunction &MF = *MBB.getParent();
 961   MachineFrameInfo &MFI = *MF.getFrameInfo();
 962   unsigned Align = MFI.getObjectAlignment(FI);
 963   MachineMemOperand *MMO =
 964     MF.getMachineMemOperand(
 965                     MachinePointerInfo::getFixedStack(FI),
 966                             MachineMemOperand::MOLoad,
 967                             MFI.getObjectSize(FI),
 968                             Align);
 969
 970   switch (RC->getSize()) {
 971   case 4:
 972     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 973       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 974                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 975
 976     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 977       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 978                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 979     } else
 980       llvm_unreachable("Unknown reg class!");
 981     break;
 982   case 8:
 983     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 984       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 985                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 986     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 987       MachineInstrBuilder MIB;
 988
 989       if (Subtarget.hasV5TEOps()) {
 990         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
 991         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
 992         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
 993         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 994
 995         AddDefaultPred(MIB);
 996       } else {
 997         // Fallback to LDM instruction, which has existed since the dawn of
 998         // time.
 999         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1000                                  .addFrameIndex(FI).addMemOperand(MMO));
1001         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1002         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1003       }
1004
1005       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1006         MIB.addReg(DestReg, RegState::ImplicitDefine);
1007     } else
1008       llvm_unreachable("Unknown reg class!");
1009     break;
1010   case 16:
1011     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1012       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1013         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1014                      .addFrameIndex(FI).addImm(16)
1015                      .addMemOperand(MMO));
1016       } else {
1017         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1018                        .addFrameIndex(FI)
1019                        .addMemOperand(MMO));
1020       }
1021     } else
1022       llvm_unreachable("Unknown reg class!");
1023     break;
1024   case 24:
1025     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1026       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1027         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1028                      .addFrameIndex(FI).addImm(16)
1029                      .addMemOperand(MMO));
1030       } else {
1031         MachineInstrBuilder MIB =
1032           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1033                          .addFrameIndex(FI)
1034                          .addMemOperand(MMO));
1035         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1036         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1037         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1038         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1039           MIB.addReg(DestReg, RegState::ImplicitDefine);
1040       }
1041     } else
1042       llvm_unreachable("Unknown reg class!");
1043     break;
1044    case 32:
1045     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1046       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1047         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1048                      .addFrameIndex(FI).addImm(16)
1049                      .addMemOperand(MMO));
1050       } else {
1051         MachineInstrBuilder MIB =
1052         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1053                        .addFrameIndex(FI))
1054                        .addMemOperand(MMO);
1055         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1056         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1057         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1058         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1059         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1060           MIB.addReg(DestReg, RegState::ImplicitDefine);
1061       }
1062     } else
1063       llvm_unreachable("Unknown reg class!");
1064     break;
1065   case 64:
1066     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1067       MachineInstrBuilder MIB =
1068       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1069                      .addFrameIndex(FI))
1070                      .addMemOperand(MMO);
1071       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1072       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1073       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1074       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1075       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1076       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1077       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1078       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1079       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1080         MIB.addReg(DestReg, RegState::ImplicitDefine);
1081     } else
1082       llvm_unreachable("Unknown reg class!");
1083     break;
1084   default:
1085     llvm_unreachable("Unknown regclass!");
1086   }
1087 }
1088
1089 unsigned
1090 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1091                                       int &FrameIndex) const {
1092   switch (MI->getOpcode()) {
1093   default: break;
1094   case ARM::LDRrs:
1095   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1096     if (MI->getOperand(1).isFI() &&
1097         MI->getOperand(2).isReg() &&
1098         MI->getOperand(3).isImm() &&
1099         MI->getOperand(2).getReg() == 0 &&
1100         MI->getOperand(3).getImm() == 0) {
1101       FrameIndex = MI->getOperand(1).getIndex();
1102       return MI->getOperand(0).getReg();
1103     }
1104     break;
1105   case ARM::LDRi12:
1106   case ARM::t2LDRi12:
1107   case ARM::tLDRspi:
1108   case ARM::VLDRD:
1109   case ARM::VLDRS:
1110     if (MI->getOperand(1).isFI() &&
1111         MI->getOperand(2).isImm() &&
1112         MI->getOperand(2).getImm() == 0) {
1113       FrameIndex = MI->getOperand(1).getIndex();
1114       return MI->getOperand(0).getReg();
1115     }
1116     break;
1117   case ARM::VLD1q64:
1118   case ARM::VLD1d64TPseudo:
1119   case ARM::VLD1d64QPseudo:
1120     if (MI->getOperand(1).isFI() &&
1121         MI->getOperand(0).getSubReg() == 0) {
1122       FrameIndex = MI->getOperand(1).getIndex();
1123       return MI->getOperand(0).getReg();
1124     }
1125     break;
1126   case ARM::VLDMQIA:
1127     if (MI->getOperand(1).isFI() &&
1128         MI->getOperand(0).getSubReg() == 0) {
1129       FrameIndex = MI->getOperand(1).getIndex();
1130       return MI->getOperand(0).getReg();
1131     }
1132     break;
1133   }
1134
1135   return 0;
1136 }
1137
1138 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1139                                              int &FrameIndex) const {
1140   const MachineMemOperand *Dummy;
1141   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1142 }
1143
1144 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1145   // This hook gets to expand COPY instructions before they become
1146   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1147   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1148   // changed into a VORR that can go down the NEON pipeline.
1149   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15())
1150     return false;
1151
1152   // Look for a copy between even S-registers.  That is where we keep floats
1153   // when using NEON v2f32 instructions for f32 arithmetic.
1154   unsigned DstRegS = MI->getOperand(0).getReg();
1155   unsigned SrcRegS = MI->getOperand(1).getReg();
1156   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1157     return false;
1158
1159   const TargetRegisterInfo *TRI = &getRegisterInfo();
1160   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1161                                               &ARM::DPRRegClass);
1162   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1163                                               &ARM::DPRRegClass);
1164   if (!DstRegD || !SrcRegD)
1165     return false;
1166
1167   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1168   // legal if the COPY already defines the full DstRegD, and it isn't a
1169   // sub-register insertion.
1170   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1171     return false;
1172
1173   // A dead copy shouldn't show up here, but reject it just in case.
1174   if (MI->getOperand(0).isDead())
1175     return false;
1176
1177   // All clear, widen the COPY.
1178   DEBUG(dbgs() << "widening:    " << *MI);
1179   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1180
1181   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1182   // or some other super-register.
1183   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1184   if (ImpDefIdx != -1)
1185     MI->RemoveOperand(ImpDefIdx);
1186
1187   // Change the opcode and operands.
1188   MI->setDesc(get(ARM::VMOVD));
1189   MI->getOperand(0).setReg(DstRegD);
1190   MI->getOperand(1).setReg(SrcRegD);
1191   AddDefaultPred(MIB);
1192
1193   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1194   // register scavenger and machine verifier, so we need to indicate that we
1195   // are reading an undefined value from SrcRegD, but a proper value from
1196   // SrcRegS.
1197   MI->getOperand(1).setIsUndef();
1198   MIB.addReg(SrcRegS, RegState::Implicit);
1199
1200   // SrcRegD may actually contain an unrelated value in the ssub_1
1201   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1202   if (MI->getOperand(1).isKill()) {
1203     MI->getOperand(1).setIsKill(false);
1204     MI->addRegisterKilled(SrcRegS, TRI, true);
1205   }
1206
1207   DEBUG(dbgs() << "replaced by: " << *MI);
1208   return true;
1209 }
1210
1211 MachineInstr*
1212 ARMBaseInstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
1213                                            int FrameIx, uint64_t Offset,
1214                                            const MDNode *MDPtr,
1215                                            DebugLoc DL) const {
1216   MachineInstrBuilder MIB = BuildMI(MF, DL, get(ARM::DBG_VALUE))
1217     .addFrameIndex(FrameIx).addImm(0).addImm(Offset).addMetadata(MDPtr);
1218   return &*MIB;
1219 }
1220
1221 /// Create a copy of a const pool value. Update CPI to the new index and return
1222 /// the label UID.
1223 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1224   MachineConstantPool *MCP = MF.getConstantPool();
1225   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1226
1227   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1228   assert(MCPE.isMachineConstantPoolEntry() &&
1229          "Expecting a machine constantpool entry!");
1230   ARMConstantPoolValue *ACPV =
1231     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1232
1233   unsigned PCLabelId = AFI->createPICLabelUId();
1234   ARMConstantPoolValue *NewCPV = 0;
1235   // FIXME: The below assumes PIC relocation model and that the function
1236   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1237   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1238   // instructions, so that's probably OK, but is PIC always correct when
1239   // we get here?
1240   if (ACPV->isGlobalValue())
1241     NewCPV = ARMConstantPoolConstant::
1242       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1243              ARMCP::CPValue, 4);
1244   else if (ACPV->isExtSymbol())
1245     NewCPV = ARMConstantPoolSymbol::
1246       Create(MF.getFunction()->getContext(),
1247              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1248   else if (ACPV->isBlockAddress())
1249     NewCPV = ARMConstantPoolConstant::
1250       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1251              ARMCP::CPBlockAddress, 4);
1252   else if (ACPV->isLSDA())
1253     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1254                                              ARMCP::CPLSDA, 4);
1255   else if (ACPV->isMachineBasicBlock())
1256     NewCPV = ARMConstantPoolMBB::
1257       Create(MF.getFunction()->getContext(),
1258              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1259   else
1260     llvm_unreachable("Unexpected ARM constantpool value type!!");
1261   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1262   return PCLabelId;
1263 }
1264
1265 void ARMBaseInstrInfo::
1266 reMaterialize(MachineBasicBlock &MBB,
1267               MachineBasicBlock::iterator I,
1268               unsigned DestReg, unsigned SubIdx,
1269               const MachineInstr *Orig,
1270               const TargetRegisterInfo &TRI) const {
1271   unsigned Opcode = Orig->getOpcode();
1272   switch (Opcode) {
1273   default: {
1274     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1275     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1276     MBB.insert(I, MI);
1277     break;
1278   }
1279   case ARM::tLDRpci_pic:
1280   case ARM::t2LDRpci_pic: {
1281     MachineFunction &MF = *MBB.getParent();
1282     unsigned CPI = Orig->getOperand(1).getIndex();
1283     unsigned PCLabelId = duplicateCPV(MF, CPI);
1284     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1285                                       DestReg)
1286       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1287     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1288     break;
1289   }
1290   }
1291 }
1292
1293 MachineInstr *
1294 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1295   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1296   switch(Orig->getOpcode()) {
1297   case ARM::tLDRpci_pic:
1298   case ARM::t2LDRpci_pic: {
1299     unsigned CPI = Orig->getOperand(1).getIndex();
1300     unsigned PCLabelId = duplicateCPV(MF, CPI);
1301     Orig->getOperand(1).setIndex(CPI);
1302     Orig->getOperand(2).setImm(PCLabelId);
1303     break;
1304   }
1305   }
1306   return MI;
1307 }
1308
1309 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1310                                         const MachineInstr *MI1,
1311                                         const MachineRegisterInfo *MRI) const {
1312   int Opcode = MI0->getOpcode();
1313   if (Opcode == ARM::t2LDRpci ||
1314       Opcode == ARM::t2LDRpci_pic ||
1315       Opcode == ARM::tLDRpci ||
1316       Opcode == ARM::tLDRpci_pic ||
1317       Opcode == ARM::MOV_ga_dyn ||
1318       Opcode == ARM::MOV_ga_pcrel ||
1319       Opcode == ARM::MOV_ga_pcrel_ldr ||
1320       Opcode == ARM::t2MOV_ga_dyn ||
1321       Opcode == ARM::t2MOV_ga_pcrel) {
1322     if (MI1->getOpcode() != Opcode)
1323       return false;
1324     if (MI0->getNumOperands() != MI1->getNumOperands())
1325       return false;
1326
1327     const MachineOperand &MO0 = MI0->getOperand(1);
1328     const MachineOperand &MO1 = MI1->getOperand(1);
1329     if (MO0.getOffset() != MO1.getOffset())
1330       return false;
1331
1332     if (Opcode == ARM::MOV_ga_dyn ||
1333         Opcode == ARM::MOV_ga_pcrel ||
1334         Opcode == ARM::MOV_ga_pcrel_ldr ||
1335         Opcode == ARM::t2MOV_ga_dyn ||
1336         Opcode == ARM::t2MOV_ga_pcrel)
1337       // Ignore the PC labels.
1338       return MO0.getGlobal() == MO1.getGlobal();
1339
1340     const MachineFunction *MF = MI0->getParent()->getParent();
1341     const MachineConstantPool *MCP = MF->getConstantPool();
1342     int CPI0 = MO0.getIndex();
1343     int CPI1 = MO1.getIndex();
1344     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1345     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1346     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1347     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1348     if (isARMCP0 && isARMCP1) {
1349       ARMConstantPoolValue *ACPV0 =
1350         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1351       ARMConstantPoolValue *ACPV1 =
1352         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1353       return ACPV0->hasSameValue(ACPV1);
1354     } else if (!isARMCP0 && !isARMCP1) {
1355       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1356     }
1357     return false;
1358   } else if (Opcode == ARM::PICLDR) {
1359     if (MI1->getOpcode() != Opcode)
1360       return false;
1361     if (MI0->getNumOperands() != MI1->getNumOperands())
1362       return false;
1363
1364     unsigned Addr0 = MI0->getOperand(1).getReg();
1365     unsigned Addr1 = MI1->getOperand(1).getReg();
1366     if (Addr0 != Addr1) {
1367       if (!MRI ||
1368           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1369           !TargetRegisterInfo::isVirtualRegister(Addr1))
1370         return false;
1371
1372       // This assumes SSA form.
1373       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1374       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1375       // Check if the loaded value, e.g. a constantpool of a global address, are
1376       // the same.
1377       if (!produceSameValue(Def0, Def1, MRI))
1378         return false;
1379     }
1380
1381     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1382       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1383       const MachineOperand &MO0 = MI0->getOperand(i);
1384       const MachineOperand &MO1 = MI1->getOperand(i);
1385       if (!MO0.isIdenticalTo(MO1))
1386         return false;
1387     }
1388     return true;
1389   }
1390
1391   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1392 }
1393
1394 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1395 /// determine if two loads are loading from the same base address. It should
1396 /// only return true if the base pointers are the same and the only differences
1397 /// between the two addresses is the offset. It also returns the offsets by
1398 /// reference.
1399 ///
1400 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1401 /// is permanently disabled.
1402 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1403                                                int64_t &Offset1,
1404                                                int64_t &Offset2) const {
1405   // Don't worry about Thumb: just ARM and Thumb2.
1406   if (Subtarget.isThumb1Only()) return false;
1407
1408   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1409     return false;
1410
1411   switch (Load1->getMachineOpcode()) {
1412   default:
1413     return false;
1414   case ARM::LDRi12:
1415   case ARM::LDRBi12:
1416   case ARM::LDRD:
1417   case ARM::LDRH:
1418   case ARM::LDRSB:
1419   case ARM::LDRSH:
1420   case ARM::VLDRD:
1421   case ARM::VLDRS:
1422   case ARM::t2LDRi8:
1423   case ARM::t2LDRDi8:
1424   case ARM::t2LDRSHi8:
1425   case ARM::t2LDRi12:
1426   case ARM::t2LDRSHi12:
1427     break;
1428   }
1429
1430   switch (Load2->getMachineOpcode()) {
1431   default:
1432     return false;
1433   case ARM::LDRi12:
1434   case ARM::LDRBi12:
1435   case ARM::LDRD:
1436   case ARM::LDRH:
1437   case ARM::LDRSB:
1438   case ARM::LDRSH:
1439   case ARM::VLDRD:
1440   case ARM::VLDRS:
1441   case ARM::t2LDRi8:
1442   case ARM::t2LDRSHi8:
1443   case ARM::t2LDRi12:
1444   case ARM::t2LDRSHi12:
1445     break;
1446   }
1447
1448   // Check if base addresses and chain operands match.
1449   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1450       Load1->getOperand(4) != Load2->getOperand(4))
1451     return false;
1452
1453   // Index should be Reg0.
1454   if (Load1->getOperand(3) != Load2->getOperand(3))
1455     return false;
1456
1457   // Determine the offsets.
1458   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1459       isa<ConstantSDNode>(Load2->getOperand(1))) {
1460     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1461     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1462     return true;
1463   }
1464
1465   return false;
1466 }
1467
1468 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1469 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1470 /// be scheduled togther. On some targets if two loads are loading from
1471 /// addresses in the same cache line, it's better if they are scheduled
1472 /// together. This function takes two integers that represent the load offsets
1473 /// from the common base address. It returns true if it decides it's desirable
1474 /// to schedule the two loads together. "NumLoads" is the number of loads that
1475 /// have already been scheduled after Load1.
1476 ///
1477 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1478 /// is permanently disabled.
1479 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1480                                                int64_t Offset1, int64_t Offset2,
1481                                                unsigned NumLoads) const {
1482   // Don't worry about Thumb: just ARM and Thumb2.
1483   if (Subtarget.isThumb1Only()) return false;
1484
1485   assert(Offset2 > Offset1);
1486
1487   if ((Offset2 - Offset1) / 8 > 64)
1488     return false;
1489
1490   if (Load1->getMachineOpcode() != Load2->getMachineOpcode())
1491     return false;  // FIXME: overly conservative?
1492
1493   // Four loads in a row should be sufficient.
1494   if (NumLoads >= 3)
1495     return false;
1496
1497   return true;
1498 }
1499
1500 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1501                                             const MachineBasicBlock *MBB,
1502                                             const MachineFunction &MF) const {
1503   // Debug info is never a scheduling boundary. It's necessary to be explicit
1504   // due to the special treatment of IT instructions below, otherwise a
1505   // dbg_value followed by an IT will result in the IT instruction being
1506   // considered a scheduling hazard, which is wrong. It should be the actual
1507   // instruction preceding the dbg_value instruction(s), just like it is
1508   // when debug info is not present.
1509   if (MI->isDebugValue())
1510     return false;
1511
1512   // Terminators and labels can't be scheduled around.
1513   if (MI->isTerminator() || MI->isLabel())
1514     return true;
1515
1516   // Treat the start of the IT block as a scheduling boundary, but schedule
1517   // t2IT along with all instructions following it.
1518   // FIXME: This is a big hammer. But the alternative is to add all potential
1519   // true and anti dependencies to IT block instructions as implicit operands
1520   // to the t2IT instruction. The added compile time and complexity does not
1521   // seem worth it.
1522   MachineBasicBlock::const_iterator I = MI;
1523   // Make sure to skip any dbg_value instructions
1524   while (++I != MBB->end() && I->isDebugValue())
1525     ;
1526   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1527     return true;
1528
1529   // Don't attempt to schedule around any instruction that defines
1530   // a stack-oriented pointer, as it's unlikely to be profitable. This
1531   // saves compile time, because it doesn't require every single
1532   // stack slot reference to depend on the instruction that does the
1533   // modification.
1534   // Calls don't actually change the stack pointer, even if they have imp-defs.
1535   // No ARM calling conventions change the stack pointer. (X86 calling
1536   // conventions sometimes do).
1537   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1538     return true;
1539
1540   return false;
1541 }
1542
1543 bool ARMBaseInstrInfo::
1544 isProfitableToIfCvt(MachineBasicBlock &MBB,
1545                     unsigned NumCycles, unsigned ExtraPredCycles,
1546                     const BranchProbability &Probability) const {
1547   if (!NumCycles)
1548     return false;
1549
1550   // Attempt to estimate the relative costs of predication versus branching.
1551   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1552   UnpredCost /= Probability.getDenominator();
1553   UnpredCost += 1; // The branch itself
1554   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1555
1556   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1557 }
1558
1559 bool ARMBaseInstrInfo::
1560 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1561                     unsigned TCycles, unsigned TExtra,
1562                     MachineBasicBlock &FMBB,
1563                     unsigned FCycles, unsigned FExtra,
1564                     const BranchProbability &Probability) const {
1565   if (!TCycles || !FCycles)
1566     return false;
1567
1568   // Attempt to estimate the relative costs of predication versus branching.
1569   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1570   TUnpredCost /= Probability.getDenominator();
1571
1572   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1573   unsigned FUnpredCost = Comp * FCycles;
1574   FUnpredCost /= Probability.getDenominator();
1575
1576   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1577   UnpredCost += 1; // The branch itself
1578   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1579
1580   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1581 }
1582
1583 bool
1584 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1585                                             MachineBasicBlock &FMBB) const {
1586   // Reduce false anti-dependencies to let Swift's out-of-order execution
1587   // engine do its thing.
1588   return Subtarget.isSwift();
1589 }
1590
1591 /// getInstrPredicate - If instruction is predicated, returns its predicate
1592 /// condition, otherwise returns AL. It also returns the condition code
1593 /// register by reference.
1594 ARMCC::CondCodes
1595 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1596   int PIdx = MI->findFirstPredOperandIdx();
1597   if (PIdx == -1) {
1598     PredReg = 0;
1599     return ARMCC::AL;
1600   }
1601
1602   PredReg = MI->getOperand(PIdx+1).getReg();
1603   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1604 }
1605
1606
1607 int llvm::getMatchingCondBranchOpcode(int Opc) {
1608   if (Opc == ARM::B)
1609     return ARM::Bcc;
1610   if (Opc == ARM::tB)
1611     return ARM::tBcc;
1612   if (Opc == ARM::t2B)
1613     return ARM::t2Bcc;
1614
1615   llvm_unreachable("Unknown unconditional branch opcode!");
1616 }
1617
1618 /// commuteInstruction - Handle commutable instructions.
1619 MachineInstr *
1620 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1621   switch (MI->getOpcode()) {
1622   case ARM::MOVCCr:
1623   case ARM::t2MOVCCr: {
1624     // MOVCC can be commuted by inverting the condition.
1625     unsigned PredReg = 0;
1626     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1627     // MOVCC AL can't be inverted. Shouldn't happen.
1628     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1629       return NULL;
1630     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1631     if (!MI)
1632       return NULL;
1633     // After swapping the MOVCC operands, also invert the condition.
1634     MI->getOperand(MI->findFirstPredOperandIdx())
1635       .setImm(ARMCC::getOppositeCondition(CC));
1636     return MI;
1637   }
1638   }
1639   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1640 }
1641
1642 /// Identify instructions that can be folded into a MOVCC instruction, and
1643 /// return the defining instruction.
1644 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1645                                       const MachineRegisterInfo &MRI,
1646                                       const TargetInstrInfo *TII) {
1647   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1648     return 0;
1649   if (!MRI.hasOneNonDBGUse(Reg))
1650     return 0;
1651   MachineInstr *MI = MRI.getVRegDef(Reg);
1652   if (!MI)
1653     return 0;
1654   // MI is folded into the MOVCC by predicating it.
1655   if (!MI->isPredicable())
1656     return 0;
1657   // Check if MI has any non-dead defs or physreg uses. This also detects
1658   // predicated instructions which will be reading CPSR.
1659   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1660     const MachineOperand &MO = MI->getOperand(i);
1661     // Reject frame index operands, PEI can't handle the predicated pseudos.
1662     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1663       return 0;
1664     if (!MO.isReg())
1665       continue;
1666     // MI can't have any tied operands, that would conflict with predication.
1667     if (MO.isTied())
1668       return 0;
1669     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1670       return 0;
1671     if (MO.isDef() && !MO.isDead())
1672       return 0;
1673   }
1674   bool DontMoveAcrossStores = true;
1675   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1676     return 0;
1677   return MI;
1678 }
1679
1680 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1681                                      SmallVectorImpl<MachineOperand> &Cond,
1682                                      unsigned &TrueOp, unsigned &FalseOp,
1683                                      bool &Optimizable) const {
1684   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1685          "Unknown select instruction");
1686   // MOVCC operands:
1687   // 0: Def.
1688   // 1: True use.
1689   // 2: False use.
1690   // 3: Condition code.
1691   // 4: CPSR use.
1692   TrueOp = 1;
1693   FalseOp = 2;
1694   Cond.push_back(MI->getOperand(3));
1695   Cond.push_back(MI->getOperand(4));
1696   // We can always fold a def.
1697   Optimizable = true;
1698   return false;
1699 }
1700
1701 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1702                                                bool PreferFalse) const {
1703   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1704          "Unknown select instruction");
1705   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1706   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1707   bool Invert = !DefMI;
1708   if (!DefMI)
1709     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1710   if (!DefMI)
1711     return 0;
1712
1713   // Create a new predicated version of DefMI.
1714   // Rfalse is the first use.
1715   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1716                                       DefMI->getDesc(),
1717                                       MI->getOperand(0).getReg());
1718
1719   // Copy all the DefMI operands, excluding its (null) predicate.
1720   const MCInstrDesc &DefDesc = DefMI->getDesc();
1721   for (unsigned i = 1, e = DefDesc.getNumOperands();
1722        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1723     NewMI.addOperand(DefMI->getOperand(i));
1724
1725   unsigned CondCode = MI->getOperand(3).getImm();
1726   if (Invert)
1727     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1728   else
1729     NewMI.addImm(CondCode);
1730   NewMI.addOperand(MI->getOperand(4));
1731
1732   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1733   if (NewMI->hasOptionalDef())
1734     AddDefaultCC(NewMI);
1735
1736   // The output register value when the predicate is false is an implicit
1737   // register operand tied to the first def.
1738   // The tie makes the register allocator ensure the FalseReg is allocated the
1739   // same register as operand 0.
1740   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1741   FalseReg.setImplicit();
1742   NewMI.addOperand(FalseReg);
1743   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1744
1745   // The caller will erase MI, but not DefMI.
1746   DefMI->eraseFromParent();
1747   return NewMI;
1748 }
1749
1750 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1751 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1752 /// def operand.
1753 ///
1754 /// This will go away once we can teach tblgen how to set the optional CPSR def
1755 /// operand itself.
1756 struct AddSubFlagsOpcodePair {
1757   uint16_t PseudoOpc;
1758   uint16_t MachineOpc;
1759 };
1760
1761 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1762   {ARM::ADDSri, ARM::ADDri},
1763   {ARM::ADDSrr, ARM::ADDrr},
1764   {ARM::ADDSrsi, ARM::ADDrsi},
1765   {ARM::ADDSrsr, ARM::ADDrsr},
1766
1767   {ARM::SUBSri, ARM::SUBri},
1768   {ARM::SUBSrr, ARM::SUBrr},
1769   {ARM::SUBSrsi, ARM::SUBrsi},
1770   {ARM::SUBSrsr, ARM::SUBrsr},
1771
1772   {ARM::RSBSri, ARM::RSBri},
1773   {ARM::RSBSrsi, ARM::RSBrsi},
1774   {ARM::RSBSrsr, ARM::RSBrsr},
1775
1776   {ARM::t2ADDSri, ARM::t2ADDri},
1777   {ARM::t2ADDSrr, ARM::t2ADDrr},
1778   {ARM::t2ADDSrs, ARM::t2ADDrs},
1779
1780   {ARM::t2SUBSri, ARM::t2SUBri},
1781   {ARM::t2SUBSrr, ARM::t2SUBrr},
1782   {ARM::t2SUBSrs, ARM::t2SUBrs},
1783
1784   {ARM::t2RSBSri, ARM::t2RSBri},
1785   {ARM::t2RSBSrs, ARM::t2RSBrs},
1786 };
1787
1788 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1789   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1790     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1791       return AddSubFlagsOpcodeMap[i].MachineOpc;
1792   return 0;
1793 }
1794
1795 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1796                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1797                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1798                                ARMCC::CondCodes Pred, unsigned PredReg,
1799                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1800   bool isSub = NumBytes < 0;
1801   if (isSub) NumBytes = -NumBytes;
1802
1803   while (NumBytes) {
1804     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1805     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1806     assert(ThisVal && "Didn't extract field correctly");
1807
1808     // We will handle these bits from offset, clear them.
1809     NumBytes &= ~ThisVal;
1810
1811     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1812
1813     // Build the new ADD / SUB.
1814     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1815     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1816       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1817       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1818       .setMIFlags(MIFlags);
1819     BaseReg = DestReg;
1820   }
1821 }
1822
1823 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1824                                 unsigned FrameReg, int &Offset,
1825                                 const ARMBaseInstrInfo &TII) {
1826   unsigned Opcode = MI.getOpcode();
1827   const MCInstrDesc &Desc = MI.getDesc();
1828   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1829   bool isSub = false;
1830
1831   // Memory operands in inline assembly always use AddrMode2.
1832   if (Opcode == ARM::INLINEASM)
1833     AddrMode = ARMII::AddrMode2;
1834
1835   if (Opcode == ARM::ADDri) {
1836     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1837     if (Offset == 0) {
1838       // Turn it into a move.
1839       MI.setDesc(TII.get(ARM::MOVr));
1840       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1841       MI.RemoveOperand(FrameRegIdx+1);
1842       Offset = 0;
1843       return true;
1844     } else if (Offset < 0) {
1845       Offset = -Offset;
1846       isSub = true;
1847       MI.setDesc(TII.get(ARM::SUBri));
1848     }
1849
1850     // Common case: small offset, fits into instruction.
1851     if (ARM_AM::getSOImmVal(Offset) != -1) {
1852       // Replace the FrameIndex with sp / fp
1853       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1854       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1855       Offset = 0;
1856       return true;
1857     }
1858
1859     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1860     // as possible.
1861     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1862     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1863
1864     // We will handle these bits from offset, clear them.
1865     Offset &= ~ThisImmVal;
1866
1867     // Get the properly encoded SOImmVal field.
1868     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1869            "Bit extraction didn't work?");
1870     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1871  } else {
1872     unsigned ImmIdx = 0;
1873     int InstrOffs = 0;
1874     unsigned NumBits = 0;
1875     unsigned Scale = 1;
1876     switch (AddrMode) {
1877     case ARMII::AddrMode_i12: {
1878       ImmIdx = FrameRegIdx + 1;
1879       InstrOffs = MI.getOperand(ImmIdx).getImm();
1880       NumBits = 12;
1881       break;
1882     }
1883     case ARMII::AddrMode2: {
1884       ImmIdx = FrameRegIdx+2;
1885       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1886       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1887         InstrOffs *= -1;
1888       NumBits = 12;
1889       break;
1890     }
1891     case ARMII::AddrMode3: {
1892       ImmIdx = FrameRegIdx+2;
1893       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1894       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1895         InstrOffs *= -1;
1896       NumBits = 8;
1897       break;
1898     }
1899     case ARMII::AddrMode4:
1900     case ARMII::AddrMode6:
1901       // Can't fold any offset even if it's zero.
1902       return false;
1903     case ARMII::AddrMode5: {
1904       ImmIdx = FrameRegIdx+1;
1905       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1906       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1907         InstrOffs *= -1;
1908       NumBits = 8;
1909       Scale = 4;
1910       break;
1911     }
1912     default:
1913       llvm_unreachable("Unsupported addressing mode!");
1914     }
1915
1916     Offset += InstrOffs * Scale;
1917     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1918     if (Offset < 0) {
1919       Offset = -Offset;
1920       isSub = true;
1921     }
1922
1923     // Attempt to fold address comp. if opcode has offset bits
1924     if (NumBits > 0) {
1925       // Common case: small offset, fits into instruction.
1926       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1927       int ImmedOffset = Offset / Scale;
1928       unsigned Mask = (1 << NumBits) - 1;
1929       if ((unsigned)Offset <= Mask * Scale) {
1930         // Replace the FrameIndex with sp
1931         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1932         // FIXME: When addrmode2 goes away, this will simplify (like the
1933         // T2 version), as the LDR.i12 versions don't need the encoding
1934         // tricks for the offset value.
1935         if (isSub) {
1936           if (AddrMode == ARMII::AddrMode_i12)
1937             ImmedOffset = -ImmedOffset;
1938           else
1939             ImmedOffset |= 1 << NumBits;
1940         }
1941         ImmOp.ChangeToImmediate(ImmedOffset);
1942         Offset = 0;
1943         return true;
1944       }
1945
1946       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1947       ImmedOffset = ImmedOffset & Mask;
1948       if (isSub) {
1949         if (AddrMode == ARMII::AddrMode_i12)
1950           ImmedOffset = -ImmedOffset;
1951         else
1952           ImmedOffset |= 1 << NumBits;
1953       }
1954       ImmOp.ChangeToImmediate(ImmedOffset);
1955       Offset &= ~(Mask*Scale);
1956     }
1957   }
1958
1959   Offset = (isSub) ? -Offset : Offset;
1960   return Offset == 0;
1961 }
1962
1963 /// analyzeCompare - For a comparison instruction, return the source registers
1964 /// in SrcReg and SrcReg2 if having two register operands, and the value it
1965 /// compares against in CmpValue. Return true if the comparison instruction
1966 /// can be analyzed.
1967 bool ARMBaseInstrInfo::
1968 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
1969                int &CmpMask, int &CmpValue) const {
1970   switch (MI->getOpcode()) {
1971   default: break;
1972   case ARM::CMPri:
1973   case ARM::t2CMPri:
1974     SrcReg = MI->getOperand(0).getReg();
1975     SrcReg2 = 0;
1976     CmpMask = ~0;
1977     CmpValue = MI->getOperand(1).getImm();
1978     return true;
1979   case ARM::CMPrr:
1980   case ARM::t2CMPrr:
1981     SrcReg = MI->getOperand(0).getReg();
1982     SrcReg2 = MI->getOperand(1).getReg();
1983     CmpMask = ~0;
1984     CmpValue = 0;
1985     return true;
1986   case ARM::TSTri:
1987   case ARM::t2TSTri:
1988     SrcReg = MI->getOperand(0).getReg();
1989     SrcReg2 = 0;
1990     CmpMask = MI->getOperand(1).getImm();
1991     CmpValue = 0;
1992     return true;
1993   }
1994
1995   return false;
1996 }
1997
1998 /// isSuitableForMask - Identify a suitable 'and' instruction that
1999 /// operates on the given source register and applies the same mask
2000 /// as a 'tst' instruction. Provide a limited look-through for copies.
2001 /// When successful, MI will hold the found instruction.
2002 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2003                               int CmpMask, bool CommonUse) {
2004   switch (MI->getOpcode()) {
2005     case ARM::ANDri:
2006     case ARM::t2ANDri:
2007       if (CmpMask != MI->getOperand(2).getImm())
2008         return false;
2009       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2010         return true;
2011       break;
2012     case ARM::COPY: {
2013       // Walk down one instruction which is potentially an 'and'.
2014       const MachineInstr &Copy = *MI;
2015       MachineBasicBlock::iterator AND(
2016         llvm::next(MachineBasicBlock::iterator(MI)));
2017       if (AND == MI->getParent()->end()) return false;
2018       MI = AND;
2019       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2020                                CmpMask, true);
2021     }
2022   }
2023
2024   return false;
2025 }
2026
2027 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2028 /// the condition code if we modify the instructions such that flags are
2029 /// set by MI(b,a).
2030 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2031   switch (CC) {
2032   default: return ARMCC::AL;
2033   case ARMCC::EQ: return ARMCC::EQ;
2034   case ARMCC::NE: return ARMCC::NE;
2035   case ARMCC::HS: return ARMCC::LS;
2036   case ARMCC::LO: return ARMCC::HI;
2037   case ARMCC::HI: return ARMCC::LO;
2038   case ARMCC::LS: return ARMCC::HS;
2039   case ARMCC::GE: return ARMCC::LE;
2040   case ARMCC::LT: return ARMCC::GT;
2041   case ARMCC::GT: return ARMCC::LT;
2042   case ARMCC::LE: return ARMCC::GE;
2043   }
2044 }
2045
2046 /// isRedundantFlagInstr - check whether the first instruction, whose only
2047 /// purpose is to update flags, can be made redundant.
2048 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2049 /// CMPri can be made redundant by SUBri if the operands are the same.
2050 /// This function can be extended later on.
2051 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2052                                         unsigned SrcReg2, int ImmValue,
2053                                         MachineInstr *OI) {
2054   if ((CmpI->getOpcode() == ARM::CMPrr ||
2055        CmpI->getOpcode() == ARM::t2CMPrr) &&
2056       (OI->getOpcode() == ARM::SUBrr ||
2057        OI->getOpcode() == ARM::t2SUBrr) &&
2058       ((OI->getOperand(1).getReg() == SrcReg &&
2059         OI->getOperand(2).getReg() == SrcReg2) ||
2060        (OI->getOperand(1).getReg() == SrcReg2 &&
2061         OI->getOperand(2).getReg() == SrcReg)))
2062     return true;
2063
2064   if ((CmpI->getOpcode() == ARM::CMPri ||
2065        CmpI->getOpcode() == ARM::t2CMPri) &&
2066       (OI->getOpcode() == ARM::SUBri ||
2067        OI->getOpcode() == ARM::t2SUBri) &&
2068       OI->getOperand(1).getReg() == SrcReg &&
2069       OI->getOperand(2).getImm() == ImmValue)
2070     return true;
2071   return false;
2072 }
2073
2074 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2075 /// comparison into one that sets the zero bit in the flags register;
2076 /// Remove a redundant Compare instruction if an earlier instruction can set the
2077 /// flags in the same way as Compare.
2078 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2079 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2080 /// condition code of instructions which use the flags.
2081 bool ARMBaseInstrInfo::
2082 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2083                      int CmpMask, int CmpValue,
2084                      const MachineRegisterInfo *MRI) const {
2085   // Get the unique definition of SrcReg.
2086   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2087   if (!MI) return false;
2088
2089   // Masked compares sometimes use the same register as the corresponding 'and'.
2090   if (CmpMask != ~0) {
2091     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2092       MI = 0;
2093       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
2094            UE = MRI->use_end(); UI != UE; ++UI) {
2095         if (UI->getParent() != CmpInstr->getParent()) continue;
2096         MachineInstr *PotentialAND = &*UI;
2097         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2098             isPredicated(PotentialAND))
2099           continue;
2100         MI = PotentialAND;
2101         break;
2102       }
2103       if (!MI) return false;
2104     }
2105   }
2106
2107   // Get ready to iterate backward from CmpInstr.
2108   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2109                               B = CmpInstr->getParent()->begin();
2110
2111   // Early exit if CmpInstr is at the beginning of the BB.
2112   if (I == B) return false;
2113
2114   // There are two possible candidates which can be changed to set CPSR:
2115   // One is MI, the other is a SUB instruction.
2116   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2117   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2118   MachineInstr *Sub = NULL;
2119   if (SrcReg2 != 0)
2120     // MI is not a candidate for CMPrr.
2121     MI = NULL;
2122   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2123     // Conservatively refuse to convert an instruction which isn't in the same
2124     // BB as the comparison.
2125     // For CMPri, we need to check Sub, thus we can't return here.
2126     if (CmpInstr->getOpcode() == ARM::CMPri ||
2127        CmpInstr->getOpcode() == ARM::t2CMPri)
2128       MI = NULL;
2129     else
2130       return false;
2131   }
2132
2133   // Check that CPSR isn't set between the comparison instruction and the one we
2134   // want to change. At the same time, search for Sub.
2135   const TargetRegisterInfo *TRI = &getRegisterInfo();
2136   --I;
2137   for (; I != E; --I) {
2138     const MachineInstr &Instr = *I;
2139
2140     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2141         Instr.readsRegister(ARM::CPSR, TRI))
2142       // This instruction modifies or uses CPSR after the one we want to
2143       // change. We can't do this transformation.
2144       return false;
2145
2146     // Check whether CmpInstr can be made redundant by the current instruction.
2147     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2148       Sub = &*I;
2149       break;
2150     }
2151
2152     if (I == B)
2153       // The 'and' is below the comparison instruction.
2154       return false;
2155   }
2156
2157   // Return false if no candidates exist.
2158   if (!MI && !Sub)
2159     return false;
2160
2161   // The single candidate is called MI.
2162   if (!MI) MI = Sub;
2163
2164   // We can't use a predicated instruction - it doesn't always write the flags.
2165   if (isPredicated(MI))
2166     return false;
2167
2168   switch (MI->getOpcode()) {
2169   default: break;
2170   case ARM::RSBrr:
2171   case ARM::RSBri:
2172   case ARM::RSCrr:
2173   case ARM::RSCri:
2174   case ARM::ADDrr:
2175   case ARM::ADDri:
2176   case ARM::ADCrr:
2177   case ARM::ADCri:
2178   case ARM::SUBrr:
2179   case ARM::SUBri:
2180   case ARM::SBCrr:
2181   case ARM::SBCri:
2182   case ARM::t2RSBri:
2183   case ARM::t2ADDrr:
2184   case ARM::t2ADDri:
2185   case ARM::t2ADCrr:
2186   case ARM::t2ADCri:
2187   case ARM::t2SUBrr:
2188   case ARM::t2SUBri:
2189   case ARM::t2SBCrr:
2190   case ARM::t2SBCri:
2191   case ARM::ANDrr:
2192   case ARM::ANDri:
2193   case ARM::t2ANDrr:
2194   case ARM::t2ANDri:
2195   case ARM::ORRrr:
2196   case ARM::ORRri:
2197   case ARM::t2ORRrr:
2198   case ARM::t2ORRri:
2199   case ARM::EORrr:
2200   case ARM::EORri:
2201   case ARM::t2EORrr:
2202   case ARM::t2EORri: {
2203     // Scan forward for the use of CPSR
2204     // When checking against MI: if it's a conditional code requires
2205     // checking of V bit, then this is not safe to do.
2206     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2207     // If we are done with the basic block, we need to check whether CPSR is
2208     // live-out.
2209     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2210         OperandsToUpdate;
2211     bool isSafe = false;
2212     I = CmpInstr;
2213     E = CmpInstr->getParent()->end();
2214     while (!isSafe && ++I != E) {
2215       const MachineInstr &Instr = *I;
2216       for (unsigned IO = 0, EO = Instr.getNumOperands();
2217            !isSafe && IO != EO; ++IO) {
2218         const MachineOperand &MO = Instr.getOperand(IO);
2219         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2220           isSafe = true;
2221           break;
2222         }
2223         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2224           continue;
2225         if (MO.isDef()) {
2226           isSafe = true;
2227           break;
2228         }
2229         // Condition code is after the operand before CPSR.
2230         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
2231         if (Sub) {
2232           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2233           if (NewCC == ARMCC::AL)
2234             return false;
2235           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2236           // on CMP needs to be updated to be based on SUB.
2237           // Push the condition code operands to OperandsToUpdate.
2238           // If it is safe to remove CmpInstr, the condition code of these
2239           // operands will be modified.
2240           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2241               Sub->getOperand(2).getReg() == SrcReg)
2242             OperandsToUpdate.push_back(std::make_pair(&((*I).getOperand(IO-1)),
2243                                                       NewCC));
2244         }
2245         else
2246           switch (CC) {
2247           default:
2248             // CPSR can be used multiple times, we should continue.
2249             break;
2250           case ARMCC::VS:
2251           case ARMCC::VC:
2252           case ARMCC::GE:
2253           case ARMCC::LT:
2254           case ARMCC::GT:
2255           case ARMCC::LE:
2256             return false;
2257           }
2258       }
2259     }
2260
2261     // If CPSR is not killed nor re-defined, we should check whether it is
2262     // live-out. If it is live-out, do not optimize.
2263     if (!isSafe) {
2264       MachineBasicBlock *MBB = CmpInstr->getParent();
2265       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2266                SE = MBB->succ_end(); SI != SE; ++SI)
2267         if ((*SI)->isLiveIn(ARM::CPSR))
2268           return false;
2269     }
2270
2271     // Toggle the optional operand to CPSR.
2272     MI->getOperand(5).setReg(ARM::CPSR);
2273     MI->getOperand(5).setIsDef(true);
2274     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2275     CmpInstr->eraseFromParent();
2276
2277     // Modify the condition code of operands in OperandsToUpdate.
2278     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2279     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2280     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2281       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2282     return true;
2283   }
2284   }
2285
2286   return false;
2287 }
2288
2289 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2290                                      MachineInstr *DefMI, unsigned Reg,
2291                                      MachineRegisterInfo *MRI) const {
2292   // Fold large immediates into add, sub, or, xor.
2293   unsigned DefOpc = DefMI->getOpcode();
2294   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2295     return false;
2296   if (!DefMI->getOperand(1).isImm())
2297     // Could be t2MOVi32imm <ga:xx>
2298     return false;
2299
2300   if (!MRI->hasOneNonDBGUse(Reg))
2301     return false;
2302
2303   const MCInstrDesc &DefMCID = DefMI->getDesc();
2304   if (DefMCID.hasOptionalDef()) {
2305     unsigned NumOps = DefMCID.getNumOperands();
2306     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2307     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2308       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2309       // to delete DefMI.
2310       return false;
2311   }
2312
2313   const MCInstrDesc &UseMCID = UseMI->getDesc();
2314   if (UseMCID.hasOptionalDef()) {
2315     unsigned NumOps = UseMCID.getNumOperands();
2316     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2317       // If the instruction sets the flag, do not attempt this optimization
2318       // since it may change the semantics of the code.
2319       return false;
2320   }
2321
2322   unsigned UseOpc = UseMI->getOpcode();
2323   unsigned NewUseOpc = 0;
2324   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2325   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2326   bool Commute = false;
2327   switch (UseOpc) {
2328   default: return false;
2329   case ARM::SUBrr:
2330   case ARM::ADDrr:
2331   case ARM::ORRrr:
2332   case ARM::EORrr:
2333   case ARM::t2SUBrr:
2334   case ARM::t2ADDrr:
2335   case ARM::t2ORRrr:
2336   case ARM::t2EORrr: {
2337     Commute = UseMI->getOperand(2).getReg() != Reg;
2338     switch (UseOpc) {
2339     default: break;
2340     case ARM::SUBrr: {
2341       if (Commute)
2342         return false;
2343       ImmVal = -ImmVal;
2344       NewUseOpc = ARM::SUBri;
2345       // Fallthrough
2346     }
2347     case ARM::ADDrr:
2348     case ARM::ORRrr:
2349     case ARM::EORrr: {
2350       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2351         return false;
2352       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2353       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2354       switch (UseOpc) {
2355       default: break;
2356       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2357       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2358       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2359       }
2360       break;
2361     }
2362     case ARM::t2SUBrr: {
2363       if (Commute)
2364         return false;
2365       ImmVal = -ImmVal;
2366       NewUseOpc = ARM::t2SUBri;
2367       // Fallthrough
2368     }
2369     case ARM::t2ADDrr:
2370     case ARM::t2ORRrr:
2371     case ARM::t2EORrr: {
2372       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2373         return false;
2374       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2375       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2376       switch (UseOpc) {
2377       default: break;
2378       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2379       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2380       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2381       }
2382       break;
2383     }
2384     }
2385   }
2386   }
2387
2388   unsigned OpIdx = Commute ? 2 : 1;
2389   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2390   bool isKill = UseMI->getOperand(OpIdx).isKill();
2391   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2392   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2393                                       UseMI, UseMI->getDebugLoc(),
2394                                       get(NewUseOpc), NewReg)
2395                               .addReg(Reg1, getKillRegState(isKill))
2396                               .addImm(SOImmValV1)));
2397   UseMI->setDesc(get(NewUseOpc));
2398   UseMI->getOperand(1).setReg(NewReg);
2399   UseMI->getOperand(1).setIsKill();
2400   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2401   DefMI->eraseFromParent();
2402   return true;
2403 }
2404
2405 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2406                                         const MachineInstr *MI) {
2407   switch (MI->getOpcode()) {
2408   default: {
2409     const MCInstrDesc &Desc = MI->getDesc();
2410     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2411     assert(UOps >= 0 && "bad # UOps");
2412     return UOps;
2413   }
2414
2415   case ARM::LDRrs:
2416   case ARM::LDRBrs:
2417   case ARM::STRrs:
2418   case ARM::STRBrs: {
2419     unsigned ShOpVal = MI->getOperand(3).getImm();
2420     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2421     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2422     if (!isSub &&
2423         (ShImm == 0 ||
2424          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2425           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2426       return 1;
2427     return 2;
2428   }
2429
2430   case ARM::LDRH:
2431   case ARM::STRH: {
2432     if (!MI->getOperand(2).getReg())
2433       return 1;
2434
2435     unsigned ShOpVal = MI->getOperand(3).getImm();
2436     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2437     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2438     if (!isSub &&
2439         (ShImm == 0 ||
2440          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2441           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2442       return 1;
2443     return 2;
2444   }
2445
2446   case ARM::LDRSB:
2447   case ARM::LDRSH:
2448     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2449
2450   case ARM::LDRSB_POST:
2451   case ARM::LDRSH_POST: {
2452     unsigned Rt = MI->getOperand(0).getReg();
2453     unsigned Rm = MI->getOperand(3).getReg();
2454     return (Rt == Rm) ? 4 : 3;
2455   }
2456
2457   case ARM::LDR_PRE_REG:
2458   case ARM::LDRB_PRE_REG: {
2459     unsigned Rt = MI->getOperand(0).getReg();
2460     unsigned Rm = MI->getOperand(3).getReg();
2461     if (Rt == Rm)
2462       return 3;
2463     unsigned ShOpVal = MI->getOperand(4).getImm();
2464     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2465     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2466     if (!isSub &&
2467         (ShImm == 0 ||
2468          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2469           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2470       return 2;
2471     return 3;
2472   }
2473
2474   case ARM::STR_PRE_REG:
2475   case ARM::STRB_PRE_REG: {
2476     unsigned ShOpVal = MI->getOperand(4).getImm();
2477     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2478     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2479     if (!isSub &&
2480         (ShImm == 0 ||
2481          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2482           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2483       return 2;
2484     return 3;
2485   }
2486
2487   case ARM::LDRH_PRE:
2488   case ARM::STRH_PRE: {
2489     unsigned Rt = MI->getOperand(0).getReg();
2490     unsigned Rm = MI->getOperand(3).getReg();
2491     if (!Rm)
2492       return 2;
2493     if (Rt == Rm)
2494       return 3;
2495     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2496       ? 3 : 2;
2497   }
2498
2499   case ARM::LDR_POST_REG:
2500   case ARM::LDRB_POST_REG:
2501   case ARM::LDRH_POST: {
2502     unsigned Rt = MI->getOperand(0).getReg();
2503     unsigned Rm = MI->getOperand(3).getReg();
2504     return (Rt == Rm) ? 3 : 2;
2505   }
2506
2507   case ARM::LDR_PRE_IMM:
2508   case ARM::LDRB_PRE_IMM:
2509   case ARM::LDR_POST_IMM:
2510   case ARM::LDRB_POST_IMM:
2511   case ARM::STRB_POST_IMM:
2512   case ARM::STRB_POST_REG:
2513   case ARM::STRB_PRE_IMM:
2514   case ARM::STRH_POST:
2515   case ARM::STR_POST_IMM:
2516   case ARM::STR_POST_REG:
2517   case ARM::STR_PRE_IMM:
2518     return 2;
2519
2520   case ARM::LDRSB_PRE:
2521   case ARM::LDRSH_PRE: {
2522     unsigned Rm = MI->getOperand(3).getReg();
2523     if (Rm == 0)
2524       return 3;
2525     unsigned Rt = MI->getOperand(0).getReg();
2526     if (Rt == Rm)
2527       return 4;
2528     unsigned ShOpVal = MI->getOperand(4).getImm();
2529     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2530     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2531     if (!isSub &&
2532         (ShImm == 0 ||
2533          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2534           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2535       return 3;
2536     return 4;
2537   }
2538
2539   case ARM::LDRD: {
2540     unsigned Rt = MI->getOperand(0).getReg();
2541     unsigned Rn = MI->getOperand(2).getReg();
2542     unsigned Rm = MI->getOperand(3).getReg();
2543     if (Rm)
2544       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2545     return (Rt == Rn) ? 3 : 2;
2546   }
2547
2548   case ARM::STRD: {
2549     unsigned Rm = MI->getOperand(3).getReg();
2550     if (Rm)
2551       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2552     return 2;
2553   }
2554
2555   case ARM::LDRD_POST:
2556   case ARM::t2LDRD_POST:
2557     return 3;
2558
2559   case ARM::STRD_POST:
2560   case ARM::t2STRD_POST:
2561     return 4;
2562
2563   case ARM::LDRD_PRE: {
2564     unsigned Rt = MI->getOperand(0).getReg();
2565     unsigned Rn = MI->getOperand(3).getReg();
2566     unsigned Rm = MI->getOperand(4).getReg();
2567     if (Rm)
2568       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2569     return (Rt == Rn) ? 4 : 3;
2570   }
2571
2572   case ARM::t2LDRD_PRE: {
2573     unsigned Rt = MI->getOperand(0).getReg();
2574     unsigned Rn = MI->getOperand(3).getReg();
2575     return (Rt == Rn) ? 4 : 3;
2576   }
2577
2578   case ARM::STRD_PRE: {
2579     unsigned Rm = MI->getOperand(4).getReg();
2580     if (Rm)
2581       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2582     return 3;
2583   }
2584
2585   case ARM::t2STRD_PRE:
2586     return 3;
2587
2588   case ARM::t2LDR_POST:
2589   case ARM::t2LDRB_POST:
2590   case ARM::t2LDRB_PRE:
2591   case ARM::t2LDRSBi12:
2592   case ARM::t2LDRSBi8:
2593   case ARM::t2LDRSBpci:
2594   case ARM::t2LDRSBs:
2595   case ARM::t2LDRH_POST:
2596   case ARM::t2LDRH_PRE:
2597   case ARM::t2LDRSBT:
2598   case ARM::t2LDRSB_POST:
2599   case ARM::t2LDRSB_PRE:
2600   case ARM::t2LDRSH_POST:
2601   case ARM::t2LDRSH_PRE:
2602   case ARM::t2LDRSHi12:
2603   case ARM::t2LDRSHi8:
2604   case ARM::t2LDRSHpci:
2605   case ARM::t2LDRSHs:
2606     return 2;
2607
2608   case ARM::t2LDRDi8: {
2609     unsigned Rt = MI->getOperand(0).getReg();
2610     unsigned Rn = MI->getOperand(2).getReg();
2611     return (Rt == Rn) ? 3 : 2;
2612   }
2613
2614   case ARM::t2STRB_POST:
2615   case ARM::t2STRB_PRE:
2616   case ARM::t2STRBs:
2617   case ARM::t2STRDi8:
2618   case ARM::t2STRH_POST:
2619   case ARM::t2STRH_PRE:
2620   case ARM::t2STRHs:
2621   case ARM::t2STR_POST:
2622   case ARM::t2STR_PRE:
2623   case ARM::t2STRs:
2624     return 2;
2625   }
2626 }
2627
2628 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2629 // can't be easily determined return 0 (missing MachineMemOperand).
2630 //
2631 // FIXME: The current MachineInstr design does not support relying on machine
2632 // mem operands to determine the width of a memory access. Instead, we expect
2633 // the target to provide this information based on the instruction opcode and
2634 // operands. However, using MachineMemOperand is a the best solution now for
2635 // two reasons:
2636 //
2637 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2638 // operands. This is much more dangerous than using the MachineMemOperand
2639 // sizes because CodeGen passes can insert/remove optional machine operands. In
2640 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2641 // postRA passes as well.
2642 //
2643 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2644 // machine model that calls this should handle the unknown (zero size) case.
2645 //
2646 // Long term, we should require a target hook that verifies MachineMemOperand
2647 // sizes during MC lowering. That target hook should be local to MC lowering
2648 // because we can't ensure that it is aware of other MI forms. Doing this will
2649 // ensure that MachineMemOperands are correctly propagated through all passes.
2650 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2651   unsigned Size = 0;
2652   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2653          E = MI->memoperands_end(); I != E; ++I) {
2654     Size += (*I)->getSize();
2655   }
2656   return Size / 4;
2657 }
2658
2659 unsigned
2660 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2661                                  const MachineInstr *MI) const {
2662   if (!ItinData || ItinData->isEmpty())
2663     return 1;
2664
2665   const MCInstrDesc &Desc = MI->getDesc();
2666   unsigned Class = Desc.getSchedClass();
2667   int ItinUOps = ItinData->getNumMicroOps(Class);
2668   if (ItinUOps >= 0) {
2669     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2670       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2671
2672     return ItinUOps;
2673   }
2674
2675   unsigned Opc = MI->getOpcode();
2676   switch (Opc) {
2677   default:
2678     llvm_unreachable("Unexpected multi-uops instruction!");
2679   case ARM::VLDMQIA:
2680   case ARM::VSTMQIA:
2681     return 2;
2682
2683   // The number of uOps for load / store multiple are determined by the number
2684   // registers.
2685   //
2686   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2687   // same cycle. The scheduling for the first load / store must be done
2688   // separately by assuming the address is not 64-bit aligned.
2689   //
2690   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2691   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2692   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2693   case ARM::VLDMDIA:
2694   case ARM::VLDMDIA_UPD:
2695   case ARM::VLDMDDB_UPD:
2696   case ARM::VLDMSIA:
2697   case ARM::VLDMSIA_UPD:
2698   case ARM::VLDMSDB_UPD:
2699   case ARM::VSTMDIA:
2700   case ARM::VSTMDIA_UPD:
2701   case ARM::VSTMDDB_UPD:
2702   case ARM::VSTMSIA:
2703   case ARM::VSTMSIA_UPD:
2704   case ARM::VSTMSDB_UPD: {
2705     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2706     return (NumRegs / 2) + (NumRegs % 2) + 1;
2707   }
2708
2709   case ARM::LDMIA_RET:
2710   case ARM::LDMIA:
2711   case ARM::LDMDA:
2712   case ARM::LDMDB:
2713   case ARM::LDMIB:
2714   case ARM::LDMIA_UPD:
2715   case ARM::LDMDA_UPD:
2716   case ARM::LDMDB_UPD:
2717   case ARM::LDMIB_UPD:
2718   case ARM::STMIA:
2719   case ARM::STMDA:
2720   case ARM::STMDB:
2721   case ARM::STMIB:
2722   case ARM::STMIA_UPD:
2723   case ARM::STMDA_UPD:
2724   case ARM::STMDB_UPD:
2725   case ARM::STMIB_UPD:
2726   case ARM::tLDMIA:
2727   case ARM::tLDMIA_UPD:
2728   case ARM::tSTMIA_UPD:
2729   case ARM::tPOP_RET:
2730   case ARM::tPOP:
2731   case ARM::tPUSH:
2732   case ARM::t2LDMIA_RET:
2733   case ARM::t2LDMIA:
2734   case ARM::t2LDMDB:
2735   case ARM::t2LDMIA_UPD:
2736   case ARM::t2LDMDB_UPD:
2737   case ARM::t2STMIA:
2738   case ARM::t2STMDB:
2739   case ARM::t2STMIA_UPD:
2740   case ARM::t2STMDB_UPD: {
2741     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2742     if (Subtarget.isSwift()) {
2743       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2744       switch (Opc) {
2745       default: break;
2746       case ARM::VLDMDIA_UPD:
2747       case ARM::VLDMDDB_UPD:
2748       case ARM::VLDMSIA_UPD:
2749       case ARM::VLDMSDB_UPD:
2750       case ARM::VSTMDIA_UPD:
2751       case ARM::VSTMDDB_UPD:
2752       case ARM::VSTMSIA_UPD:
2753       case ARM::VSTMSDB_UPD:
2754       case ARM::LDMIA_UPD:
2755       case ARM::LDMDA_UPD:
2756       case ARM::LDMDB_UPD:
2757       case ARM::LDMIB_UPD:
2758       case ARM::STMIA_UPD:
2759       case ARM::STMDA_UPD:
2760       case ARM::STMDB_UPD:
2761       case ARM::STMIB_UPD:
2762       case ARM::tLDMIA_UPD:
2763       case ARM::tSTMIA_UPD:
2764       case ARM::t2LDMIA_UPD:
2765       case ARM::t2LDMDB_UPD:
2766       case ARM::t2STMIA_UPD:
2767       case ARM::t2STMDB_UPD:
2768         ++UOps; // One for base register writeback.
2769         break;
2770       case ARM::LDMIA_RET:
2771       case ARM::tPOP_RET:
2772       case ARM::t2LDMIA_RET:
2773         UOps += 2; // One for base reg wb, one for write to pc.
2774         break;
2775       }
2776       return UOps;
2777     } else if (Subtarget.isCortexA8()) {
2778       if (NumRegs < 4)
2779         return 2;
2780       // 4 registers would be issued: 2, 2.
2781       // 5 registers would be issued: 2, 2, 1.
2782       int A8UOps = (NumRegs / 2);
2783       if (NumRegs % 2)
2784         ++A8UOps;
2785       return A8UOps;
2786     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2787       int A9UOps = (NumRegs / 2);
2788       // If there are odd number of registers or if it's not 64-bit aligned,
2789       // then it takes an extra AGU (Address Generation Unit) cycle.
2790       if ((NumRegs % 2) ||
2791           !MI->hasOneMemOperand() ||
2792           (*MI->memoperands_begin())->getAlignment() < 8)
2793         ++A9UOps;
2794       return A9UOps;
2795     } else {
2796       // Assume the worst.
2797       return NumRegs;
2798     }
2799   }
2800   }
2801 }
2802
2803 int
2804 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2805                                   const MCInstrDesc &DefMCID,
2806                                   unsigned DefClass,
2807                                   unsigned DefIdx, unsigned DefAlign) const {
2808   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2809   if (RegNo <= 0)
2810     // Def is the address writeback.
2811     return ItinData->getOperandCycle(DefClass, DefIdx);
2812
2813   int DefCycle;
2814   if (Subtarget.isCortexA8()) {
2815     // (regno / 2) + (regno % 2) + 1
2816     DefCycle = RegNo / 2 + 1;
2817     if (RegNo % 2)
2818       ++DefCycle;
2819   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2820     DefCycle = RegNo;
2821     bool isSLoad = false;
2822
2823     switch (DefMCID.getOpcode()) {
2824     default: break;
2825     case ARM::VLDMSIA:
2826     case ARM::VLDMSIA_UPD:
2827     case ARM::VLDMSDB_UPD:
2828       isSLoad = true;
2829       break;
2830     }
2831
2832     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2833     // then it takes an extra cycle.
2834     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2835       ++DefCycle;
2836   } else {
2837     // Assume the worst.
2838     DefCycle = RegNo + 2;
2839   }
2840
2841   return DefCycle;
2842 }
2843
2844 int
2845 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2846                                  const MCInstrDesc &DefMCID,
2847                                  unsigned DefClass,
2848                                  unsigned DefIdx, unsigned DefAlign) const {
2849   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2850   if (RegNo <= 0)
2851     // Def is the address writeback.
2852     return ItinData->getOperandCycle(DefClass, DefIdx);
2853
2854   int DefCycle;
2855   if (Subtarget.isCortexA8()) {
2856     // 4 registers would be issued: 1, 2, 1.
2857     // 5 registers would be issued: 1, 2, 2.
2858     DefCycle = RegNo / 2;
2859     if (DefCycle < 1)
2860       DefCycle = 1;
2861     // Result latency is issue cycle + 2: E2.
2862     DefCycle += 2;
2863   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2864     DefCycle = (RegNo / 2);
2865     // If there are odd number of registers or if it's not 64-bit aligned,
2866     // then it takes an extra AGU (Address Generation Unit) cycle.
2867     if ((RegNo % 2) || DefAlign < 8)
2868       ++DefCycle;
2869     // Result latency is AGU cycles + 2.
2870     DefCycle += 2;
2871   } else {
2872     // Assume the worst.
2873     DefCycle = RegNo + 2;
2874   }
2875
2876   return DefCycle;
2877 }
2878
2879 int
2880 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
2881                                   const MCInstrDesc &UseMCID,
2882                                   unsigned UseClass,
2883                                   unsigned UseIdx, unsigned UseAlign) const {
2884   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2885   if (RegNo <= 0)
2886     return ItinData->getOperandCycle(UseClass, UseIdx);
2887
2888   int UseCycle;
2889   if (Subtarget.isCortexA8()) {
2890     // (regno / 2) + (regno % 2) + 1
2891     UseCycle = RegNo / 2 + 1;
2892     if (RegNo % 2)
2893       ++UseCycle;
2894   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2895     UseCycle = RegNo;
2896     bool isSStore = false;
2897
2898     switch (UseMCID.getOpcode()) {
2899     default: break;
2900     case ARM::VSTMSIA:
2901     case ARM::VSTMSIA_UPD:
2902     case ARM::VSTMSDB_UPD:
2903       isSStore = true;
2904       break;
2905     }
2906
2907     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2908     // then it takes an extra cycle.
2909     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
2910       ++UseCycle;
2911   } else {
2912     // Assume the worst.
2913     UseCycle = RegNo + 2;
2914   }
2915
2916   return UseCycle;
2917 }
2918
2919 int
2920 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
2921                                  const MCInstrDesc &UseMCID,
2922                                  unsigned UseClass,
2923                                  unsigned UseIdx, unsigned UseAlign) const {
2924   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2925   if (RegNo <= 0)
2926     return ItinData->getOperandCycle(UseClass, UseIdx);
2927
2928   int UseCycle;
2929   if (Subtarget.isCortexA8()) {
2930     UseCycle = RegNo / 2;
2931     if (UseCycle < 2)
2932       UseCycle = 2;
2933     // Read in E3.
2934     UseCycle += 2;
2935   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2936     UseCycle = (RegNo / 2);
2937     // If there are odd number of registers or if it's not 64-bit aligned,
2938     // then it takes an extra AGU (Address Generation Unit) cycle.
2939     if ((RegNo % 2) || UseAlign < 8)
2940       ++UseCycle;
2941   } else {
2942     // Assume the worst.
2943     UseCycle = 1;
2944   }
2945   return UseCycle;
2946 }
2947
2948 int
2949 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2950                                     const MCInstrDesc &DefMCID,
2951                                     unsigned DefIdx, unsigned DefAlign,
2952                                     const MCInstrDesc &UseMCID,
2953                                     unsigned UseIdx, unsigned UseAlign) const {
2954   unsigned DefClass = DefMCID.getSchedClass();
2955   unsigned UseClass = UseMCID.getSchedClass();
2956
2957   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
2958     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
2959
2960   // This may be a def / use of a variable_ops instruction, the operand
2961   // latency might be determinable dynamically. Let the target try to
2962   // figure it out.
2963   int DefCycle = -1;
2964   bool LdmBypass = false;
2965   switch (DefMCID.getOpcode()) {
2966   default:
2967     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2968     break;
2969
2970   case ARM::VLDMDIA:
2971   case ARM::VLDMDIA_UPD:
2972   case ARM::VLDMDDB_UPD:
2973   case ARM::VLDMSIA:
2974   case ARM::VLDMSIA_UPD:
2975   case ARM::VLDMSDB_UPD:
2976     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2977     break;
2978
2979   case ARM::LDMIA_RET:
2980   case ARM::LDMIA:
2981   case ARM::LDMDA:
2982   case ARM::LDMDB:
2983   case ARM::LDMIB:
2984   case ARM::LDMIA_UPD:
2985   case ARM::LDMDA_UPD:
2986   case ARM::LDMDB_UPD:
2987   case ARM::LDMIB_UPD:
2988   case ARM::tLDMIA:
2989   case ARM::tLDMIA_UPD:
2990   case ARM::tPUSH:
2991   case ARM::t2LDMIA_RET:
2992   case ARM::t2LDMIA:
2993   case ARM::t2LDMDB:
2994   case ARM::t2LDMIA_UPD:
2995   case ARM::t2LDMDB_UPD:
2996     LdmBypass = 1;
2997     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2998     break;
2999   }
3000
3001   if (DefCycle == -1)
3002     // We can't seem to determine the result latency of the def, assume it's 2.
3003     DefCycle = 2;
3004
3005   int UseCycle = -1;
3006   switch (UseMCID.getOpcode()) {
3007   default:
3008     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3009     break;
3010
3011   case ARM::VSTMDIA:
3012   case ARM::VSTMDIA_UPD:
3013   case ARM::VSTMDDB_UPD:
3014   case ARM::VSTMSIA:
3015   case ARM::VSTMSIA_UPD:
3016   case ARM::VSTMSDB_UPD:
3017     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3018     break;
3019
3020   case ARM::STMIA:
3021   case ARM::STMDA:
3022   case ARM::STMDB:
3023   case ARM::STMIB:
3024   case ARM::STMIA_UPD:
3025   case ARM::STMDA_UPD:
3026   case ARM::STMDB_UPD:
3027   case ARM::STMIB_UPD:
3028   case ARM::tSTMIA_UPD:
3029   case ARM::tPOP_RET:
3030   case ARM::tPOP:
3031   case ARM::t2STMIA:
3032   case ARM::t2STMDB:
3033   case ARM::t2STMIA_UPD:
3034   case ARM::t2STMDB_UPD:
3035     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3036     break;
3037   }
3038
3039   if (UseCycle == -1)
3040     // Assume it's read in the first stage.
3041     UseCycle = 1;
3042
3043   UseCycle = DefCycle - UseCycle + 1;
3044   if (UseCycle > 0) {
3045     if (LdmBypass) {
3046       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3047       // first def operand.
3048       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3049                                           UseClass, UseIdx))
3050         --UseCycle;
3051     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3052                                                UseClass, UseIdx)) {
3053       --UseCycle;
3054     }
3055   }
3056
3057   return UseCycle;
3058 }
3059
3060 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3061                                            const MachineInstr *MI, unsigned Reg,
3062                                            unsigned &DefIdx, unsigned &Dist) {
3063   Dist = 0;
3064
3065   MachineBasicBlock::const_iterator I = MI; ++I;
3066   MachineBasicBlock::const_instr_iterator II =
3067     llvm::prior(I.getInstrIterator());
3068   assert(II->isInsideBundle() && "Empty bundle?");
3069
3070   int Idx = -1;
3071   while (II->isInsideBundle()) {
3072     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3073     if (Idx != -1)
3074       break;
3075     --II;
3076     ++Dist;
3077   }
3078
3079   assert(Idx != -1 && "Cannot find bundled definition!");
3080   DefIdx = Idx;
3081   return II;
3082 }
3083
3084 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3085                                            const MachineInstr *MI, unsigned Reg,
3086                                            unsigned &UseIdx, unsigned &Dist) {
3087   Dist = 0;
3088
3089   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3090   assert(II->isInsideBundle() && "Empty bundle?");
3091   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3092
3093   // FIXME: This doesn't properly handle multiple uses.
3094   int Idx = -1;
3095   while (II != E && II->isInsideBundle()) {
3096     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3097     if (Idx != -1)
3098       break;
3099     if (II->getOpcode() != ARM::t2IT)
3100       ++Dist;
3101     ++II;
3102   }
3103
3104   if (Idx == -1) {
3105     Dist = 0;
3106     return 0;
3107   }
3108
3109   UseIdx = Idx;
3110   return II;
3111 }
3112
3113 /// Return the number of cycles to add to (or subtract from) the static
3114 /// itinerary based on the def opcode and alignment. The caller will ensure that
3115 /// adjusted latency is at least one cycle.
3116 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3117                             const MachineInstr *DefMI,
3118                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3119   int Adjust = 0;
3120   if (Subtarget.isCortexA8() || Subtarget.isLikeA9()) {
3121     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3122     // variants are one cycle cheaper.
3123     switch (DefMCID->getOpcode()) {
3124     default: break;
3125     case ARM::LDRrs:
3126     case ARM::LDRBrs: {
3127       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3128       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3129       if (ShImm == 0 ||
3130           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3131         --Adjust;
3132       break;
3133     }
3134     case ARM::t2LDRs:
3135     case ARM::t2LDRBs:
3136     case ARM::t2LDRHs:
3137     case ARM::t2LDRSHs: {
3138       // Thumb2 mode: lsl only.
3139       unsigned ShAmt = DefMI->getOperand(3).getImm();
3140       if (ShAmt == 0 || ShAmt == 2)
3141         --Adjust;
3142       break;
3143     }
3144     }
3145   } else if (Subtarget.isSwift()) {
3146     // FIXME: Properly handle all of the latency adjustments for address
3147     // writeback.
3148     switch (DefMCID->getOpcode()) {
3149     default: break;
3150     case ARM::LDRrs:
3151     case ARM::LDRBrs: {
3152       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3153       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3154       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3155       if (!isSub &&
3156           (ShImm == 0 ||
3157            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3158             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3159         Adjust -= 2;
3160       else if (!isSub &&
3161                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3162         --Adjust;
3163       break;
3164     }
3165     case ARM::t2LDRs:
3166     case ARM::t2LDRBs:
3167     case ARM::t2LDRHs:
3168     case ARM::t2LDRSHs: {
3169       // Thumb2 mode: lsl only.
3170       unsigned ShAmt = DefMI->getOperand(3).getImm();
3171       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3172         Adjust -= 2;
3173       break;
3174     }
3175     }
3176   }
3177
3178   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3179     switch (DefMCID->getOpcode()) {
3180     default: break;
3181     case ARM::VLD1q8:
3182     case ARM::VLD1q16:
3183     case ARM::VLD1q32:
3184     case ARM::VLD1q64:
3185     case ARM::VLD1q8wb_fixed:
3186     case ARM::VLD1q16wb_fixed:
3187     case ARM::VLD1q32wb_fixed:
3188     case ARM::VLD1q64wb_fixed:
3189     case ARM::VLD1q8wb_register:
3190     case ARM::VLD1q16wb_register:
3191     case ARM::VLD1q32wb_register:
3192     case ARM::VLD1q64wb_register:
3193     case ARM::VLD2d8:
3194     case ARM::VLD2d16:
3195     case ARM::VLD2d32:
3196     case ARM::VLD2q8:
3197     case ARM::VLD2q16:
3198     case ARM::VLD2q32:
3199     case ARM::VLD2d8wb_fixed:
3200     case ARM::VLD2d16wb_fixed:
3201     case ARM::VLD2d32wb_fixed:
3202     case ARM::VLD2q8wb_fixed:
3203     case ARM::VLD2q16wb_fixed:
3204     case ARM::VLD2q32wb_fixed:
3205     case ARM::VLD2d8wb_register:
3206     case ARM::VLD2d16wb_register:
3207     case ARM::VLD2d32wb_register:
3208     case ARM::VLD2q8wb_register:
3209     case ARM::VLD2q16wb_register:
3210     case ARM::VLD2q32wb_register:
3211     case ARM::VLD3d8:
3212     case ARM::VLD3d16:
3213     case ARM::VLD3d32:
3214     case ARM::VLD1d64T:
3215     case ARM::VLD3d8_UPD:
3216     case ARM::VLD3d16_UPD:
3217     case ARM::VLD3d32_UPD:
3218     case ARM::VLD1d64Twb_fixed:
3219     case ARM::VLD1d64Twb_register:
3220     case ARM::VLD3q8_UPD:
3221     case ARM::VLD3q16_UPD:
3222     case ARM::VLD3q32_UPD:
3223     case ARM::VLD4d8:
3224     case ARM::VLD4d16:
3225     case ARM::VLD4d32:
3226     case ARM::VLD1d64Q:
3227     case ARM::VLD4d8_UPD:
3228     case ARM::VLD4d16_UPD:
3229     case ARM::VLD4d32_UPD:
3230     case ARM::VLD1d64Qwb_fixed:
3231     case ARM::VLD1d64Qwb_register:
3232     case ARM::VLD4q8_UPD:
3233     case ARM::VLD4q16_UPD:
3234     case ARM::VLD4q32_UPD:
3235     case ARM::VLD1DUPq8:
3236     case ARM::VLD1DUPq16:
3237     case ARM::VLD1DUPq32:
3238     case ARM::VLD1DUPq8wb_fixed:
3239     case ARM::VLD1DUPq16wb_fixed:
3240     case ARM::VLD1DUPq32wb_fixed:
3241     case ARM::VLD1DUPq8wb_register:
3242     case ARM::VLD1DUPq16wb_register:
3243     case ARM::VLD1DUPq32wb_register:
3244     case ARM::VLD2DUPd8:
3245     case ARM::VLD2DUPd16:
3246     case ARM::VLD2DUPd32:
3247     case ARM::VLD2DUPd8wb_fixed:
3248     case ARM::VLD2DUPd16wb_fixed:
3249     case ARM::VLD2DUPd32wb_fixed:
3250     case ARM::VLD2DUPd8wb_register:
3251     case ARM::VLD2DUPd16wb_register:
3252     case ARM::VLD2DUPd32wb_register:
3253     case ARM::VLD4DUPd8:
3254     case ARM::VLD4DUPd16:
3255     case ARM::VLD4DUPd32:
3256     case ARM::VLD4DUPd8_UPD:
3257     case ARM::VLD4DUPd16_UPD:
3258     case ARM::VLD4DUPd32_UPD:
3259     case ARM::VLD1LNd8:
3260     case ARM::VLD1LNd16:
3261     case ARM::VLD1LNd32:
3262     case ARM::VLD1LNd8_UPD:
3263     case ARM::VLD1LNd16_UPD:
3264     case ARM::VLD1LNd32_UPD:
3265     case ARM::VLD2LNd8:
3266     case ARM::VLD2LNd16:
3267     case ARM::VLD2LNd32:
3268     case ARM::VLD2LNq16:
3269     case ARM::VLD2LNq32:
3270     case ARM::VLD2LNd8_UPD:
3271     case ARM::VLD2LNd16_UPD:
3272     case ARM::VLD2LNd32_UPD:
3273     case ARM::VLD2LNq16_UPD:
3274     case ARM::VLD2LNq32_UPD:
3275     case ARM::VLD4LNd8:
3276     case ARM::VLD4LNd16:
3277     case ARM::VLD4LNd32:
3278     case ARM::VLD4LNq16:
3279     case ARM::VLD4LNq32:
3280     case ARM::VLD4LNd8_UPD:
3281     case ARM::VLD4LNd16_UPD:
3282     case ARM::VLD4LNd32_UPD:
3283     case ARM::VLD4LNq16_UPD:
3284     case ARM::VLD4LNq32_UPD:
3285       // If the address is not 64-bit aligned, the latencies of these
3286       // instructions increases by one.
3287       ++Adjust;
3288       break;
3289     }
3290   }
3291   return Adjust;
3292 }
3293
3294
3295
3296 int
3297 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3298                                     const MachineInstr *DefMI, unsigned DefIdx,
3299                                     const MachineInstr *UseMI,
3300                                     unsigned UseIdx) const {
3301   // No operand latency. The caller may fall back to getInstrLatency.
3302   if (!ItinData || ItinData->isEmpty())
3303     return -1;
3304
3305   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3306   unsigned Reg = DefMO.getReg();
3307   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3308   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3309
3310   unsigned DefAdj = 0;
3311   if (DefMI->isBundle()) {
3312     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3313     DefMCID = &DefMI->getDesc();
3314   }
3315   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3316       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3317     return 1;
3318   }
3319
3320   unsigned UseAdj = 0;
3321   if (UseMI->isBundle()) {
3322     unsigned NewUseIdx;
3323     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3324                                                    Reg, NewUseIdx, UseAdj);
3325     if (!NewUseMI)
3326       return -1;
3327
3328     UseMI = NewUseMI;
3329     UseIdx = NewUseIdx;
3330     UseMCID = &UseMI->getDesc();
3331   }
3332
3333   if (Reg == ARM::CPSR) {
3334     if (DefMI->getOpcode() == ARM::FMSTAT) {
3335       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3336       return Subtarget.isLikeA9() ? 1 : 20;
3337     }
3338
3339     // CPSR set and branch can be paired in the same cycle.
3340     if (UseMI->isBranch())
3341       return 0;
3342
3343     // Otherwise it takes the instruction latency (generally one).
3344     unsigned Latency = getInstrLatency(ItinData, DefMI);
3345
3346     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3347     // its uses. Instructions which are otherwise scheduled between them may
3348     // incur a code size penalty (not able to use the CPSR setting 16-bit
3349     // instructions).
3350     if (Latency > 0 && Subtarget.isThumb2()) {
3351       const MachineFunction *MF = DefMI->getParent()->getParent();
3352       if (MF->getFunction()->getAttributes().
3353             hasAttribute(AttributeSet::FunctionIndex,
3354                          Attribute::OptimizeForSize))
3355         --Latency;
3356     }
3357     return Latency;
3358   }
3359
3360   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3361     return -1;
3362
3363   unsigned DefAlign = DefMI->hasOneMemOperand()
3364     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3365   unsigned UseAlign = UseMI->hasOneMemOperand()
3366     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3367
3368   // Get the itinerary's latency if possible, and handle variable_ops.
3369   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3370                                   *UseMCID, UseIdx, UseAlign);
3371   // Unable to find operand latency. The caller may resort to getInstrLatency.
3372   if (Latency < 0)
3373     return Latency;
3374
3375   // Adjust for IT block position.
3376   int Adj = DefAdj + UseAdj;
3377
3378   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3379   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3380   if (Adj >= 0 || (int)Latency > -Adj) {
3381     return Latency + Adj;
3382   }
3383   // Return the itinerary latency, which may be zero but not less than zero.
3384   return Latency;
3385 }
3386
3387 int
3388 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3389                                     SDNode *DefNode, unsigned DefIdx,
3390                                     SDNode *UseNode, unsigned UseIdx) const {
3391   if (!DefNode->isMachineOpcode())
3392     return 1;
3393
3394   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3395
3396   if (isZeroCost(DefMCID.Opcode))
3397     return 0;
3398
3399   if (!ItinData || ItinData->isEmpty())
3400     return DefMCID.mayLoad() ? 3 : 1;
3401
3402   if (!UseNode->isMachineOpcode()) {
3403     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3404     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3405       return Latency <= 2 ? 1 : Latency - 1;
3406     else
3407       return Latency <= 3 ? 1 : Latency - 2;
3408   }
3409
3410   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3411   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3412   unsigned DefAlign = !DefMN->memoperands_empty()
3413     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3414   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3415   unsigned UseAlign = !UseMN->memoperands_empty()
3416     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3417   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3418                                   UseMCID, UseIdx, UseAlign);
3419
3420   if (Latency > 1 &&
3421       (Subtarget.isCortexA8() || Subtarget.isLikeA9())) {
3422     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3423     // variants are one cycle cheaper.
3424     switch (DefMCID.getOpcode()) {
3425     default: break;
3426     case ARM::LDRrs:
3427     case ARM::LDRBrs: {
3428       unsigned ShOpVal =
3429         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3430       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3431       if (ShImm == 0 ||
3432           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3433         --Latency;
3434       break;
3435     }
3436     case ARM::t2LDRs:
3437     case ARM::t2LDRBs:
3438     case ARM::t2LDRHs:
3439     case ARM::t2LDRSHs: {
3440       // Thumb2 mode: lsl only.
3441       unsigned ShAmt =
3442         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3443       if (ShAmt == 0 || ShAmt == 2)
3444         --Latency;
3445       break;
3446     }
3447     }
3448   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3449     // FIXME: Properly handle all of the latency adjustments for address
3450     // writeback.
3451     switch (DefMCID.getOpcode()) {
3452     default: break;
3453     case ARM::LDRrs:
3454     case ARM::LDRBrs: {
3455       unsigned ShOpVal =
3456         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3457       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3458       if (ShImm == 0 ||
3459           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3460            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3461         Latency -= 2;
3462       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3463         --Latency;
3464       break;
3465     }
3466     case ARM::t2LDRs:
3467     case ARM::t2LDRBs:
3468     case ARM::t2LDRHs:
3469     case ARM::t2LDRSHs: {
3470       // Thumb2 mode: lsl 0-3 only.
3471       Latency -= 2;
3472       break;
3473     }
3474     }
3475   }
3476
3477   if (DefAlign < 8 && Subtarget.isLikeA9())
3478     switch (DefMCID.getOpcode()) {
3479     default: break;
3480     case ARM::VLD1q8:
3481     case ARM::VLD1q16:
3482     case ARM::VLD1q32:
3483     case ARM::VLD1q64:
3484     case ARM::VLD1q8wb_register:
3485     case ARM::VLD1q16wb_register:
3486     case ARM::VLD1q32wb_register:
3487     case ARM::VLD1q64wb_register:
3488     case ARM::VLD1q8wb_fixed:
3489     case ARM::VLD1q16wb_fixed:
3490     case ARM::VLD1q32wb_fixed:
3491     case ARM::VLD1q64wb_fixed:
3492     case ARM::VLD2d8:
3493     case ARM::VLD2d16:
3494     case ARM::VLD2d32:
3495     case ARM::VLD2q8Pseudo:
3496     case ARM::VLD2q16Pseudo:
3497     case ARM::VLD2q32Pseudo:
3498     case ARM::VLD2d8wb_fixed:
3499     case ARM::VLD2d16wb_fixed:
3500     case ARM::VLD2d32wb_fixed:
3501     case ARM::VLD2q8PseudoWB_fixed:
3502     case ARM::VLD2q16PseudoWB_fixed:
3503     case ARM::VLD2q32PseudoWB_fixed:
3504     case ARM::VLD2d8wb_register:
3505     case ARM::VLD2d16wb_register:
3506     case ARM::VLD2d32wb_register:
3507     case ARM::VLD2q8PseudoWB_register:
3508     case ARM::VLD2q16PseudoWB_register:
3509     case ARM::VLD2q32PseudoWB_register:
3510     case ARM::VLD3d8Pseudo:
3511     case ARM::VLD3d16Pseudo:
3512     case ARM::VLD3d32Pseudo:
3513     case ARM::VLD1d64TPseudo:
3514     case ARM::VLD3d8Pseudo_UPD:
3515     case ARM::VLD3d16Pseudo_UPD:
3516     case ARM::VLD3d32Pseudo_UPD:
3517     case ARM::VLD3q8Pseudo_UPD:
3518     case ARM::VLD3q16Pseudo_UPD:
3519     case ARM::VLD3q32Pseudo_UPD:
3520     case ARM::VLD3q8oddPseudo:
3521     case ARM::VLD3q16oddPseudo:
3522     case ARM::VLD3q32oddPseudo:
3523     case ARM::VLD3q8oddPseudo_UPD:
3524     case ARM::VLD3q16oddPseudo_UPD:
3525     case ARM::VLD3q32oddPseudo_UPD:
3526     case ARM::VLD4d8Pseudo:
3527     case ARM::VLD4d16Pseudo:
3528     case ARM::VLD4d32Pseudo:
3529     case ARM::VLD1d64QPseudo:
3530     case ARM::VLD4d8Pseudo_UPD:
3531     case ARM::VLD4d16Pseudo_UPD:
3532     case ARM::VLD4d32Pseudo_UPD:
3533     case ARM::VLD4q8Pseudo_UPD:
3534     case ARM::VLD4q16Pseudo_UPD:
3535     case ARM::VLD4q32Pseudo_UPD:
3536     case ARM::VLD4q8oddPseudo:
3537     case ARM::VLD4q16oddPseudo:
3538     case ARM::VLD4q32oddPseudo:
3539     case ARM::VLD4q8oddPseudo_UPD:
3540     case ARM::VLD4q16oddPseudo_UPD:
3541     case ARM::VLD4q32oddPseudo_UPD:
3542     case ARM::VLD1DUPq8:
3543     case ARM::VLD1DUPq16:
3544     case ARM::VLD1DUPq32:
3545     case ARM::VLD1DUPq8wb_fixed:
3546     case ARM::VLD1DUPq16wb_fixed:
3547     case ARM::VLD1DUPq32wb_fixed:
3548     case ARM::VLD1DUPq8wb_register:
3549     case ARM::VLD1DUPq16wb_register:
3550     case ARM::VLD1DUPq32wb_register:
3551     case ARM::VLD2DUPd8:
3552     case ARM::VLD2DUPd16:
3553     case ARM::VLD2DUPd32:
3554     case ARM::VLD2DUPd8wb_fixed:
3555     case ARM::VLD2DUPd16wb_fixed:
3556     case ARM::VLD2DUPd32wb_fixed:
3557     case ARM::VLD2DUPd8wb_register:
3558     case ARM::VLD2DUPd16wb_register:
3559     case ARM::VLD2DUPd32wb_register:
3560     case ARM::VLD4DUPd8Pseudo:
3561     case ARM::VLD4DUPd16Pseudo:
3562     case ARM::VLD4DUPd32Pseudo:
3563     case ARM::VLD4DUPd8Pseudo_UPD:
3564     case ARM::VLD4DUPd16Pseudo_UPD:
3565     case ARM::VLD4DUPd32Pseudo_UPD:
3566     case ARM::VLD1LNq8Pseudo:
3567     case ARM::VLD1LNq16Pseudo:
3568     case ARM::VLD1LNq32Pseudo:
3569     case ARM::VLD1LNq8Pseudo_UPD:
3570     case ARM::VLD1LNq16Pseudo_UPD:
3571     case ARM::VLD1LNq32Pseudo_UPD:
3572     case ARM::VLD2LNd8Pseudo:
3573     case ARM::VLD2LNd16Pseudo:
3574     case ARM::VLD2LNd32Pseudo:
3575     case ARM::VLD2LNq16Pseudo:
3576     case ARM::VLD2LNq32Pseudo:
3577     case ARM::VLD2LNd8Pseudo_UPD:
3578     case ARM::VLD2LNd16Pseudo_UPD:
3579     case ARM::VLD2LNd32Pseudo_UPD:
3580     case ARM::VLD2LNq16Pseudo_UPD:
3581     case ARM::VLD2LNq32Pseudo_UPD:
3582     case ARM::VLD4LNd8Pseudo:
3583     case ARM::VLD4LNd16Pseudo:
3584     case ARM::VLD4LNd32Pseudo:
3585     case ARM::VLD4LNq16Pseudo:
3586     case ARM::VLD4LNq32Pseudo:
3587     case ARM::VLD4LNd8Pseudo_UPD:
3588     case ARM::VLD4LNd16Pseudo_UPD:
3589     case ARM::VLD4LNd32Pseudo_UPD:
3590     case ARM::VLD4LNq16Pseudo_UPD:
3591     case ARM::VLD4LNq32Pseudo_UPD:
3592       // If the address is not 64-bit aligned, the latencies of these
3593       // instructions increases by one.
3594       ++Latency;
3595       break;
3596     }
3597
3598   return Latency;
3599 }
3600
3601 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3602                                            const MachineInstr *MI,
3603                                            unsigned *PredCost) const {
3604   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3605       MI->isRegSequence() || MI->isImplicitDef())
3606     return 1;
3607
3608   // An instruction scheduler typically runs on unbundled instructions, however
3609   // other passes may query the latency of a bundled instruction.
3610   if (MI->isBundle()) {
3611     unsigned Latency = 0;
3612     MachineBasicBlock::const_instr_iterator I = MI;
3613     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3614     while (++I != E && I->isInsideBundle()) {
3615       if (I->getOpcode() != ARM::t2IT)
3616         Latency += getInstrLatency(ItinData, I, PredCost);
3617     }
3618     return Latency;
3619   }
3620
3621   const MCInstrDesc &MCID = MI->getDesc();
3622   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3623     // When predicated, CPSR is an additional source operand for CPSR updating
3624     // instructions, this apparently increases their latencies.
3625     *PredCost = 1;
3626   }
3627   // Be sure to call getStageLatency for an empty itinerary in case it has a
3628   // valid MinLatency property.
3629   if (!ItinData)
3630     return MI->mayLoad() ? 3 : 1;
3631
3632   unsigned Class = MCID.getSchedClass();
3633
3634   // For instructions with variable uops, use uops as latency.
3635   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3636     return getNumMicroOps(ItinData, MI);
3637
3638   // For the common case, fall back on the itinerary's latency.
3639   unsigned Latency = ItinData->getStageLatency(Class);
3640
3641   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3642   unsigned DefAlign = MI->hasOneMemOperand()
3643     ? (*MI->memoperands_begin())->getAlignment() : 0;
3644   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3645   if (Adj >= 0 || (int)Latency > -Adj) {
3646     return Latency + Adj;
3647   }
3648   return Latency;
3649 }
3650
3651 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3652                                       SDNode *Node) const {
3653   if (!Node->isMachineOpcode())
3654     return 1;
3655
3656   if (!ItinData || ItinData->isEmpty())
3657     return 1;
3658
3659   unsigned Opcode = Node->getMachineOpcode();
3660   switch (Opcode) {
3661   default:
3662     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3663   case ARM::VLDMQIA:
3664   case ARM::VSTMQIA:
3665     return 2;
3666   }
3667 }
3668
3669 bool ARMBaseInstrInfo::
3670 hasHighOperandLatency(const InstrItineraryData *ItinData,
3671                       const MachineRegisterInfo *MRI,
3672                       const MachineInstr *DefMI, unsigned DefIdx,
3673                       const MachineInstr *UseMI, unsigned UseIdx) const {
3674   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3675   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3676   if (Subtarget.isCortexA8() &&
3677       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3678     // CortexA8 VFP instructions are not pipelined.
3679     return true;
3680
3681   // Hoist VFP / NEON instructions with 4 or higher latency.
3682   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx,
3683                                       /*FindMin=*/false);
3684   if (Latency < 0)
3685     Latency = getInstrLatency(ItinData, DefMI);
3686   if (Latency <= 3)
3687     return false;
3688   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3689          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3690 }
3691
3692 bool ARMBaseInstrInfo::
3693 hasLowDefLatency(const InstrItineraryData *ItinData,
3694                  const MachineInstr *DefMI, unsigned DefIdx) const {
3695   if (!ItinData || ItinData->isEmpty())
3696     return false;
3697
3698   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3699   if (DDomain == ARMII::DomainGeneral) {
3700     unsigned DefClass = DefMI->getDesc().getSchedClass();
3701     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3702     return (DefCycle != -1 && DefCycle <= 2);
3703   }
3704   return false;
3705 }
3706
3707 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3708                                          StringRef &ErrInfo) const {
3709   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3710     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3711     return false;
3712   }
3713   return true;
3714 }
3715
3716 bool
3717 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3718                                      unsigned &AddSubOpc,
3719                                      bool &NegAcc, bool &HasLane) const {
3720   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3721   if (I == MLxEntryMap.end())
3722     return false;
3723
3724   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3725   MulOpc = Entry.MulOpc;
3726   AddSubOpc = Entry.AddSubOpc;
3727   NegAcc = Entry.NegAcc;
3728   HasLane = Entry.HasLane;
3729   return true;
3730 }
3731
3732 //===----------------------------------------------------------------------===//
3733 // Execution domains.
3734 //===----------------------------------------------------------------------===//
3735 //
3736 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3737 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3738 // but they can be changed to vorr equivalents that are executed by the NEON
3739 // pipeline.
3740 //
3741 // We use the following execution domain numbering:
3742 //
3743 enum ARMExeDomain {
3744   ExeGeneric = 0,
3745   ExeVFP = 1,
3746   ExeNEON = 2
3747 };
3748 //
3749 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3750 //
3751 std::pair<uint16_t, uint16_t>
3752 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3753   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3754   // if they are not predicated.
3755   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3756     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3757
3758   // CortexA9 is particularly picky about mixing the two and wants these
3759   // converted.
3760   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
3761       (MI->getOpcode() == ARM::VMOVRS ||
3762        MI->getOpcode() == ARM::VMOVSR ||
3763        MI->getOpcode() == ARM::VMOVS))
3764     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3765
3766   // No other instructions can be swizzled, so just determine their domain.
3767   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3768
3769   if (Domain & ARMII::DomainNEON)
3770     return std::make_pair(ExeNEON, 0);
3771
3772   // Certain instructions can go either way on Cortex-A8.
3773   // Treat them as NEON instructions.
3774   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3775     return std::make_pair(ExeNEON, 0);
3776
3777   if (Domain & ARMII::DomainVFP)
3778     return std::make_pair(ExeVFP, 0);
3779
3780   return std::make_pair(ExeGeneric, 0);
3781 }
3782
3783 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
3784                                             unsigned SReg, unsigned &Lane) {
3785   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
3786   Lane = 0;
3787
3788   if (DReg != ARM::NoRegister)
3789    return DReg;
3790
3791   Lane = 1;
3792   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
3793
3794   assert(DReg && "S-register with no D super-register?");
3795   return DReg;
3796 }
3797
3798 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
3799 /// set ImplicitSReg to a register number that must be marked as implicit-use or
3800 /// zero if no register needs to be defined as implicit-use.
3801 ///
3802 /// If the function cannot determine if an SPR should be marked implicit use or
3803 /// not, it returns false.
3804 ///
3805 /// This function handles cases where an instruction is being modified from taking
3806 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
3807 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
3808 /// lane of the DPR).
3809 ///
3810 /// If the other SPR is defined, an implicit-use of it should be added. Else,
3811 /// (including the case where the DPR itself is defined), it should not.
3812 ///
3813 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
3814                                        MachineInstr *MI,
3815                                        unsigned DReg, unsigned Lane,
3816                                        unsigned &ImplicitSReg) {
3817   // If the DPR is defined or used already, the other SPR lane will be chained
3818   // correctly, so there is nothing to be done.
3819   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
3820     ImplicitSReg = 0;
3821     return true;
3822   }
3823
3824   // Otherwise we need to go searching to see if the SPR is set explicitly.
3825   ImplicitSReg = TRI->getSubReg(DReg,
3826                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
3827   MachineBasicBlock::LivenessQueryResult LQR =
3828     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
3829
3830   if (LQR == MachineBasicBlock::LQR_Live)
3831     return true;
3832   else if (LQR == MachineBasicBlock::LQR_Unknown)
3833     return false;
3834
3835   // If the register is known not to be live, there is no need to add an
3836   // implicit-use.
3837   ImplicitSReg = 0;
3838   return true;
3839 }
3840
3841 void
3842 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
3843   unsigned DstReg, SrcReg, DReg;
3844   unsigned Lane;
3845   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
3846   const TargetRegisterInfo *TRI = &getRegisterInfo();
3847   switch (MI->getOpcode()) {
3848     default:
3849       llvm_unreachable("cannot handle opcode!");
3850       break;
3851     case ARM::VMOVD:
3852       if (Domain != ExeNEON)
3853         break;
3854
3855       // Zap the predicate operands.
3856       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
3857
3858       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
3859       DstReg = MI->getOperand(0).getReg();
3860       SrcReg = MI->getOperand(1).getReg();
3861
3862       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3863         MI->RemoveOperand(i-1);
3864
3865       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
3866       MI->setDesc(get(ARM::VORRd));
3867       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3868                         .addReg(SrcReg)
3869                         .addReg(SrcReg));
3870       break;
3871     case ARM::VMOVRS:
3872       if (Domain != ExeNEON)
3873         break;
3874       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
3875
3876       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
3877       DstReg = MI->getOperand(0).getReg();
3878       SrcReg = MI->getOperand(1).getReg();
3879
3880       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3881         MI->RemoveOperand(i-1);
3882
3883       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
3884
3885       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
3886       // Note that DSrc has been widened and the other lane may be undef, which
3887       // contaminates the entire register.
3888       MI->setDesc(get(ARM::VGETLNi32));
3889       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3890                         .addReg(DReg, RegState::Undef)
3891                         .addImm(Lane));
3892
3893       // The old source should be an implicit use, otherwise we might think it
3894       // was dead before here.
3895       MIB.addReg(SrcReg, RegState::Implicit);
3896       break;
3897     case ARM::VMOVSR: {
3898       if (Domain != ExeNEON)
3899         break;
3900       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
3901
3902       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
3903       DstReg = MI->getOperand(0).getReg();
3904       SrcReg = MI->getOperand(1).getReg();
3905
3906       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
3907
3908       unsigned ImplicitSReg;
3909       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
3910         break;
3911
3912       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3913         MI->RemoveOperand(i-1);
3914
3915       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
3916       // Again DDst may be undefined at the beginning of this instruction.
3917       MI->setDesc(get(ARM::VSETLNi32));
3918       MIB.addReg(DReg, RegState::Define)
3919          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
3920          .addReg(SrcReg)
3921          .addImm(Lane);
3922       AddDefaultPred(MIB);
3923
3924       // The narrower destination must be marked as set to keep previous chains
3925       // in place.
3926       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
3927       if (ImplicitSReg != 0)
3928         MIB.addReg(ImplicitSReg, RegState::Implicit);
3929       break;
3930     }
3931     case ARM::VMOVS: {
3932       if (Domain != ExeNEON)
3933         break;
3934
3935       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
3936       DstReg = MI->getOperand(0).getReg();
3937       SrcReg = MI->getOperand(1).getReg();
3938
3939       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
3940       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
3941       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
3942
3943       unsigned ImplicitSReg;
3944       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
3945         break;
3946
3947       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3948         MI->RemoveOperand(i-1);
3949
3950       if (DSrc == DDst) {
3951         // Destination can be:
3952         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
3953         MI->setDesc(get(ARM::VDUPLN32d));
3954         MIB.addReg(DDst, RegState::Define)
3955            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
3956            .addImm(SrcLane);
3957         AddDefaultPred(MIB);
3958
3959         // Neither the source or the destination are naturally represented any
3960         // more, so add them in manually.
3961         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
3962         MIB.addReg(SrcReg, RegState::Implicit);
3963         if (ImplicitSReg != 0)
3964           MIB.addReg(ImplicitSReg, RegState::Implicit);
3965         break;
3966       }
3967
3968       // In general there's no single instruction that can perform an S <-> S
3969       // move in NEON space, but a pair of VEXT instructions *can* do the
3970       // job. It turns out that the VEXTs needed will only use DSrc once, with
3971       // the position based purely on the combination of lane-0 and lane-1
3972       // involved. For example
3973       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
3974       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
3975       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
3976       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
3977       //
3978       // Pattern of the MachineInstrs is:
3979       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
3980       MachineInstrBuilder NewMIB;
3981       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
3982                        get(ARM::VEXTd32), DDst);
3983
3984       // On the first instruction, both DSrc and DDst may be <undef> if present.
3985       // Specifically when the original instruction didn't have them as an
3986       // <imp-use>.
3987       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
3988       bool CurUndef = !MI->readsRegister(CurReg, TRI);
3989       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
3990
3991       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
3992       CurUndef = !MI->readsRegister(CurReg, TRI);
3993       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
3994
3995       NewMIB.addImm(1);
3996       AddDefaultPred(NewMIB);
3997
3998       if (SrcLane == DstLane)
3999         NewMIB.addReg(SrcReg, RegState::Implicit);
4000
4001       MI->setDesc(get(ARM::VEXTd32));
4002       MIB.addReg(DDst, RegState::Define);
4003
4004       // On the second instruction, DDst has definitely been defined above, so
4005       // it is not <undef>. DSrc, if present, can be <undef> as above.
4006       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4007       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4008       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4009
4010       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4011       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4012       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4013
4014       MIB.addImm(1);
4015       AddDefaultPred(MIB);
4016
4017       if (SrcLane != DstLane)
4018         MIB.addReg(SrcReg, RegState::Implicit);
4019
4020       // As before, the original destination is no longer represented, add it
4021       // implicitly.
4022       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4023       if (ImplicitSReg != 0)
4024         MIB.addReg(ImplicitSReg, RegState::Implicit);
4025       break;
4026     }
4027   }
4028
4029 }
4030
4031 //===----------------------------------------------------------------------===//
4032 // Partial register updates
4033 //===----------------------------------------------------------------------===//
4034 //
4035 // Swift renames NEON registers with 64-bit granularity.  That means any
4036 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4037 // problem is mostly avoided by translating f32 operations to v2f32 operations
4038 // on D-registers, but f32 loads are still a problem.
4039 //
4040 // These instructions can load an f32 into a NEON register:
4041 //
4042 // VLDRS - Only writes S, partial D update.
4043 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4044 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4045 //
4046 // FCONSTD can be used as a dependency-breaking instruction.
4047 unsigned ARMBaseInstrInfo::
4048 getPartialRegUpdateClearance(const MachineInstr *MI,
4049                              unsigned OpNum,
4050                              const TargetRegisterInfo *TRI) const {
4051   if (!SwiftPartialUpdateClearance ||
4052       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4053     return 0;
4054
4055   assert(TRI && "Need TRI instance");
4056
4057   const MachineOperand &MO = MI->getOperand(OpNum);
4058   if (MO.readsReg())
4059     return 0;
4060   unsigned Reg = MO.getReg();
4061   int UseOp = -1;
4062
4063   switch(MI->getOpcode()) {
4064     // Normal instructions writing only an S-register.
4065   case ARM::VLDRS:
4066   case ARM::FCONSTS:
4067   case ARM::VMOVSR:
4068   case ARM::VMOVv8i8:
4069   case ARM::VMOVv4i16:
4070   case ARM::VMOVv2i32:
4071   case ARM::VMOVv2f32:
4072   case ARM::VMOVv1i64:
4073     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4074     break;
4075
4076     // Explicitly reads the dependency.
4077   case ARM::VLD1LNd32:
4078     UseOp = 3;
4079     break;
4080   default:
4081     return 0;
4082   }
4083
4084   // If this instruction actually reads a value from Reg, there is no unwanted
4085   // dependency.
4086   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4087     return 0;
4088
4089   // We must be able to clobber the whole D-reg.
4090   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4091     // Virtual register must be a foo:ssub_0<def,undef> operand.
4092     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4093       return 0;
4094   } else if (ARM::SPRRegClass.contains(Reg)) {
4095     // Physical register: MI must define the full D-reg.
4096     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4097                                              &ARM::DPRRegClass);
4098     if (!DReg || !MI->definesRegister(DReg, TRI))
4099       return 0;
4100   }
4101
4102   // MI has an unwanted D-register dependency.
4103   // Avoid defs in the previous N instructrions.
4104   return SwiftPartialUpdateClearance;
4105 }
4106
4107 // Break a partial register dependency after getPartialRegUpdateClearance
4108 // returned non-zero.
4109 void ARMBaseInstrInfo::
4110 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4111                           unsigned OpNum,
4112                           const TargetRegisterInfo *TRI) const {
4113   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4114   assert(TRI && "Need TRI instance");
4115
4116   const MachineOperand &MO = MI->getOperand(OpNum);
4117   unsigned Reg = MO.getReg();
4118   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4119          "Can't break virtual register dependencies.");
4120   unsigned DReg = Reg;
4121
4122   // If MI defines an S-reg, find the corresponding D super-register.
4123   if (ARM::SPRRegClass.contains(Reg)) {
4124     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4125     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4126   }
4127
4128   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4129   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4130
4131   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4132   // the full D-register by loading the same value to both lanes.  The
4133   // instruction is micro-coded with 2 uops, so don't do this until we can
4134   // properly schedule micro-coded instuctions.  The dispatcher stalls cause
4135   // too big regressions.
4136
4137   // Insert the dependency-breaking FCONSTD before MI.
4138   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4139   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4140                          get(ARM::FCONSTD), DReg).addImm(96));
4141   MI->addRegisterKilled(DReg, TRI, true);
4142 }
4143
4144 bool ARMBaseInstrInfo::hasNOP() const {
4145   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4146 }
4147
4148 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4149   unsigned ShOpVal = MI->getOperand(3).getImm();
4150   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4151   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4152   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4153       ((ShImm == 1 || ShImm == 2) &&
4154        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4155     return true;
4156
4157   return false;
4158 }