lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFeatures.h"
  19 #include "ARMHazardRecognizer.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "MCTargetDesc/ARMAddressingModes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/LiveVariables.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAGNodes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GlobalValue.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/MC/MCExpr.h"
  36 #include "llvm/Support/BranchProbability.h"
  37 #include "llvm/Support/CommandLine.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "arm-instrinfo"
  44
  45 #define GET_INSTRINFO_CTOR_DTOR
  46 #include "ARMGenInstrInfo.inc"
  47
  48 static cl::opt<bool>
  49 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  50                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  51
  52 static cl::opt<bool>
  53 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  54            cl::desc("Widen ARM vmovs to vmovd when possible"));
  55
  56 static cl::opt<unsigned>
  57 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  58      cl::Hidden, cl::init(12),
  59      cl::desc("Clearance before partial register updates"));
  60
  61 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  62 struct ARM_MLxEntry {
  63   uint16_t MLxOpc;     // MLA / MLS opcode
  64   uint16_t MulOpc;     // Expanded multiplication opcode
  65   uint16_t AddSubOpc;  // Expanded add / sub opcode
  66   bool NegAcc;         // True if the acc is negated before the add / sub.
  67   bool HasLane;        // True if instruction has an extra "lane" operand.
  68 };
  69
  70 static const ARM_MLxEntry ARM_MLxTable[] = {
  71   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  72   // fp scalar ops
  73   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  74   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  75   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  76   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  77   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  78   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  79   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  80   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  81
  82   // fp SIMD ops
  83   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  84   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  85   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  86   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  87   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  88   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  89   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  90   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  91 };
  92
  93 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  94   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  95     Subtarget(STI) {
  96   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  97     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  98       assert(false && "Duplicated entries?");
  99     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
 100     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
 101   }
 102 }
 103
 104 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 105 // currently defaults to no prepass hazard recognizer.
 106 ScheduleHazardRecognizer *
 107 ARMBaseInstrInfo::CreateTargetHazardRecognizer(const TargetSubtargetInfo *STI,
 108                                                const ScheduleDAG *DAG) const {
 109   if (usePreRAHazardRecognizer()) {
 110     const InstrItineraryData *II =
 111         static_cast<const ARMSubtarget *>(STI)->getInstrItineraryData();
 112     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 113   }
 114   return TargetInstrInfo::CreateTargetHazardRecognizer(STI, DAG);
 115 }
 116
 117 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 118 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 119                                    const ScheduleDAG *DAG) const {
 120   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 121     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 122   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 123 }
 124
 125 MachineInstr *
 126 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 127                                         MachineBasicBlock::iterator &MBBI,
 128                                         LiveVariables *LV) const {
 129   // FIXME: Thumb2 support.
 130
 131   if (!EnableARM3Addr)
 132     return nullptr;
 133
 134   MachineInstr *MI = MBBI;
 135   MachineFunction &MF = *MI->getParent()->getParent();
 136   uint64_t TSFlags = MI->getDesc().TSFlags;
 137   bool isPre = false;
 138   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 139   default: return nullptr;
 140   case ARMII::IndexModePre:
 141     isPre = true;
 142     break;
 143   case ARMII::IndexModePost:
 144     break;
 145   }
 146
 147   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 148   // operation.
 149   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 150   if (MemOpc == 0)
 151     return nullptr;
 152
 153   MachineInstr *UpdateMI = nullptr;
 154   MachineInstr *MemMI = nullptr;
 155   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 156   const MCInstrDesc &MCID = MI->getDesc();
 157   unsigned NumOps = MCID.getNumOperands();
 158   bool isLoad = !MI->mayStore();
 159   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 160   const MachineOperand &Base = MI->getOperand(2);
 161   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 162   unsigned WBReg = WB.getReg();
 163   unsigned BaseReg = Base.getReg();
 164   unsigned OffReg = Offset.getReg();
 165   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 166   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 167   switch (AddrMode) {
 168   default: llvm_unreachable("Unknown indexed op!");
 169   case ARMII::AddrMode2: {
 170     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 171     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 172     if (OffReg == 0) {
 173       if (ARM_AM::getSOImmVal(Amt) == -1)
 174         // Can't encode it in a so_imm operand. This transformation will
 175         // add more than 1 instruction. Abandon!
 176         return nullptr;
 177       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 178                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 179         .addReg(BaseReg).addImm(Amt)
 180         .addImm(Pred).addReg(0).addReg(0);
 181     } else if (Amt != 0) {
 182       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 183       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 184       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 185                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 186         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 187         .addImm(Pred).addReg(0).addReg(0);
 188     } else
 189       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 190                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 191         .addReg(BaseReg).addReg(OffReg)
 192         .addImm(Pred).addReg(0).addReg(0);
 193     break;
 194   }
 195   case ARMII::AddrMode3 : {
 196     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 197     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 198     if (OffReg == 0)
 199       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 200       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 201                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 202         .addReg(BaseReg).addImm(Amt)
 203         .addImm(Pred).addReg(0).addReg(0);
 204     else
 205       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 206                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 207         .addReg(BaseReg).addReg(OffReg)
 208         .addImm(Pred).addReg(0).addReg(0);
 209     break;
 210   }
 211   }
 212
 213   std::vector<MachineInstr*> NewMIs;
 214   if (isPre) {
 215     if (isLoad)
 216       MemMI = BuildMI(MF, MI->getDebugLoc(),
 217                       get(MemOpc), MI->getOperand(0).getReg())
 218         .addReg(WBReg).addImm(0).addImm(Pred);
 219     else
 220       MemMI = BuildMI(MF, MI->getDebugLoc(),
 221                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 222         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 223     NewMIs.push_back(MemMI);
 224     NewMIs.push_back(UpdateMI);
 225   } else {
 226     if (isLoad)
 227       MemMI = BuildMI(MF, MI->getDebugLoc(),
 228                       get(MemOpc), MI->getOperand(0).getReg())
 229         .addReg(BaseReg).addImm(0).addImm(Pred);
 230     else
 231       MemMI = BuildMI(MF, MI->getDebugLoc(),
 232                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 233         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 234     if (WB.isDead())
 235       UpdateMI->getOperand(0).setIsDead();
 236     NewMIs.push_back(UpdateMI);
 237     NewMIs.push_back(MemMI);
 238   }
 239
 240   // Transfer LiveVariables states, kill / dead info.
 241   if (LV) {
 242     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 243       MachineOperand &MO = MI->getOperand(i);
 244       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 245         unsigned Reg = MO.getReg();
 246
 247         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 248         if (MO.isDef()) {
 249           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 250           if (MO.isDead())
 251             LV->addVirtualRegisterDead(Reg, NewMI);
 252         }
 253         if (MO.isUse() && MO.isKill()) {
 254           for (unsigned j = 0; j < 2; ++j) {
 255             // Look at the two new MI's in reverse order.
 256             MachineInstr *NewMI = NewMIs[j];
 257             if (!NewMI->readsRegister(Reg))
 258               continue;
 259             LV->addVirtualRegisterKilled(Reg, NewMI);
 260             if (VI.removeKill(MI))
 261               VI.Kills.push_back(NewMI);
 262             break;
 263           }
 264         }
 265       }
 266     }
 267   }
 268
 269   MFI->insert(MBBI, NewMIs[1]);
 270   MFI->insert(MBBI, NewMIs[0]);
 271   return NewMIs[0];
 272 }
 273
 274 // Branch analysis.
 275 bool
 276 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 277                                 MachineBasicBlock *&FBB,
 278                                 SmallVectorImpl<MachineOperand> &Cond,
 279                                 bool AllowModify) const {
 280   TBB = nullptr;
 281   FBB = nullptr;
 282
 283   MachineBasicBlock::iterator I = MBB.end();
 284   if (I == MBB.begin())
 285     return false; // Empty blocks are easy.
 286   --I;
 287
 288   // Walk backwards from the end of the basic block until the branch is
 289   // analyzed or we give up.
 290   while (isPredicated(I) || I->isTerminator() || I->isDebugValue()) {
 291
 292     // Flag to be raised on unanalyzeable instructions. This is useful in cases
 293     // where we want to clean up on the end of the basic block before we bail
 294     // out.
 295     bool CantAnalyze = false;
 296
 297     // Skip over DEBUG values and predicated nonterminators.
 298     while (I->isDebugValue() || !I->isTerminator()) {
 299       if (I == MBB.begin())
 300         return false;
 301       --I;
 302     }
 303
 304     if (isIndirectBranchOpcode(I->getOpcode()) ||
 305         isJumpTableBranchOpcode(I->getOpcode())) {
 306       // Indirect branches and jump tables can't be analyzed, but we still want
 307       // to clean up any instructions at the tail of the basic block.
 308       CantAnalyze = true;
 309     } else if (isUncondBranchOpcode(I->getOpcode())) {
 310       TBB = I->getOperand(0).getMBB();
 311     } else if (isCondBranchOpcode(I->getOpcode())) {
 312       // Bail out if we encounter multiple conditional branches.
 313       if (!Cond.empty())
 314         return true;
 315
 316       assert(!FBB && "FBB should have been null.");
 317       FBB = TBB;
 318       TBB = I->getOperand(0).getMBB();
 319       Cond.push_back(I->getOperand(1));
 320       Cond.push_back(I->getOperand(2));
 321     } else if (I->isReturn()) {
 322       // Returns can't be analyzed, but we should run cleanup.
 323       CantAnalyze = !isPredicated(I);
 324     } else {
 325       // We encountered other unrecognized terminator. Bail out immediately.
 326       return true;
 327     }
 328
 329     // Cleanup code - to be run for unpredicated unconditional branches and
 330     //                returns.
 331     if (!isPredicated(I) &&
 332           (isUncondBranchOpcode(I->getOpcode()) ||
 333            isIndirectBranchOpcode(I->getOpcode()) ||
 334            isJumpTableBranchOpcode(I->getOpcode()) ||
 335            I->isReturn())) {
 336       // Forget any previous condition branch information - it no longer applies.
 337       Cond.clear();
 338       FBB = nullptr;
 339
 340       // If we can modify the function, delete everything below this
 341       // unconditional branch.
 342       if (AllowModify) {
 343         MachineBasicBlock::iterator DI = std::next(I);
 344         while (DI != MBB.end()) {
 345           MachineInstr *InstToDelete = DI;
 346           ++DI;
 347           InstToDelete->eraseFromParent();
 348         }
 349       }
 350     }
 351
 352     if (CantAnalyze)
 353       return true;
 354
 355     if (I == MBB.begin())
 356       return false;
 357
 358     --I;
 359   }
 360
 361   // We made it past the terminators without bailing out - we must have
 362   // analyzed this branch successfully.
 363   return false;
 364 }
 365
 366
 367 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 368   MachineBasicBlock::iterator I = MBB.end();
 369   if (I == MBB.begin()) return 0;
 370   --I;
 371   while (I->isDebugValue()) {
 372     if (I == MBB.begin())
 373       return 0;
 374     --I;
 375   }
 376   if (!isUncondBranchOpcode(I->getOpcode()) &&
 377       !isCondBranchOpcode(I->getOpcode()))
 378     return 0;
 379
 380   // Remove the branch.
 381   I->eraseFromParent();
 382
 383   I = MBB.end();
 384
 385   if (I == MBB.begin()) return 1;
 386   --I;
 387   if (!isCondBranchOpcode(I->getOpcode()))
 388     return 1;
 389
 390   // Remove the branch.
 391   I->eraseFromParent();
 392   return 2;
 393 }
 394
 395 unsigned
 396 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 397                                MachineBasicBlock *FBB,
 398                                const SmallVectorImpl<MachineOperand> &Cond,
 399                                DebugLoc DL) const {
 400   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 401   int BOpc   = !AFI->isThumbFunction()
 402     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 403   int BccOpc = !AFI->isThumbFunction()
 404     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 405   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 406
 407   // Shouldn't be a fall through.
 408   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 409   assert((Cond.size() == 2 || Cond.size() == 0) &&
 410          "ARM branch conditions have two components!");
 411
 412   if (!FBB) {
 413     if (Cond.empty()) { // Unconditional branch?
 414       if (isThumb)
 415         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 416       else
 417         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 418     } else
 419       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 420         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 421     return 1;
 422   }
 423
 424   // Two-way conditional branch.
 425   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 426     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 427   if (isThumb)
 428     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 429   else
 430     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 431   return 2;
 432 }
 433
 434 bool ARMBaseInstrInfo::
 435 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 436   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 437   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 438   return false;
 439 }
 440
 441 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 442   if (MI->isBundle()) {
 443     MachineBasicBlock::const_instr_iterator I = MI;
 444     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 445     while (++I != E && I->isInsideBundle()) {
 446       int PIdx = I->findFirstPredOperandIdx();
 447       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 448         return true;
 449     }
 450     return false;
 451   }
 452
 453   int PIdx = MI->findFirstPredOperandIdx();
 454   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 455 }
 456
 457 bool ARMBaseInstrInfo::
 458 PredicateInstruction(MachineInstr *MI,
 459                      const SmallVectorImpl<MachineOperand> &Pred) const {
 460   unsigned Opc = MI->getOpcode();
 461   if (isUncondBranchOpcode(Opc)) {
 462     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 463     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 464       .addImm(Pred[0].getImm())
 465       .addReg(Pred[1].getReg());
 466     return true;
 467   }
 468
 469   int PIdx = MI->findFirstPredOperandIdx();
 470   if (PIdx != -1) {
 471     MachineOperand &PMO = MI->getOperand(PIdx);
 472     PMO.setImm(Pred[0].getImm());
 473     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 474     return true;
 475   }
 476   return false;
 477 }
 478
 479 bool ARMBaseInstrInfo::
 480 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 481                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 482   if (Pred1.size() > 2 || Pred2.size() > 2)
 483     return false;
 484
 485   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 486   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 487   if (CC1 == CC2)
 488     return true;
 489
 490   switch (CC1) {
 491   default:
 492     return false;
 493   case ARMCC::AL:
 494     return true;
 495   case ARMCC::HS:
 496     return CC2 == ARMCC::HI;
 497   case ARMCC::LS:
 498     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 499   case ARMCC::GE:
 500     return CC2 == ARMCC::GT;
 501   case ARMCC::LE:
 502     return CC2 == ARMCC::LT;
 503   }
 504 }
 505
 506 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 507                                     std::vector<MachineOperand> &Pred) const {
 508   bool Found = false;
 509   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 510     const MachineOperand &MO = MI->getOperand(i);
 511     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 512         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 513       Pred.push_back(MO);
 514       Found = true;
 515     }
 516   }
 517
 518   return Found;
 519 }
 520
 521 static bool isCPSRDefined(const MachineInstr *MI) {
 522   for (const auto &MO : MI->operands())
 523     if (MO.isReg() && MO.getReg() == ARM::CPSR && MO.isDef())
 524       return true;
 525   return false;
 526 }
 527
 528 static bool isEligibleForITBlock(const MachineInstr *MI) {
 529   switch (MI->getOpcode()) {
 530   default: return true;
 531   case ARM::tADC:   // ADC (register) T1
 532   case ARM::tADDi3: // ADD (immediate) T1
 533   case ARM::tADDi8: // ADD (immediate) T2
 534   case ARM::tADDrr: // ADD (register) T1
 535   case ARM::tAND:   // AND (register) T1
 536   case ARM::tASRri: // ASR (immediate) T1
 537   case ARM::tASRrr: // ASR (register) T1
 538   case ARM::tBIC:   // BIC (register) T1
 539   case ARM::tEOR:   // EOR (register) T1
 540   case ARM::tLSLri: // LSL (immediate) T1
 541   case ARM::tLSLrr: // LSL (register) T1
 542   case ARM::tLSRri: // LSR (immediate) T1
 543   case ARM::tLSRrr: // LSR (register) T1
 544   case ARM::tMUL:   // MUL T1
 545   case ARM::tMVN:   // MVN (register) T1
 546   case ARM::tORR:   // ORR (register) T1
 547   case ARM::tROR:   // ROR (register) T1
 548   case ARM::tRSB:   // RSB (immediate) T1
 549   case ARM::tSBC:   // SBC (register) T1
 550   case ARM::tSUBi3: // SUB (immediate) T1
 551   case ARM::tSUBi8: // SUB (immediate) T2
 552   case ARM::tSUBrr: // SUB (register) T1
 553     return !isCPSRDefined(MI);
 554   }
 555 }
 556
 557 /// isPredicable - Return true if the specified instruction can be predicated.
 558 /// By default, this returns true for every instruction with a
 559 /// PredicateOperand.
 560 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 561   if (!MI->isPredicable())
 562     return false;
 563
 564   if (!isEligibleForITBlock(MI))
 565     return false;
 566
 567   ARMFunctionInfo *AFI =
 568     MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 569
 570   if (AFI->isThumb2Function()) {
 571     if (getSubtarget().restrictIT())
 572       return isV8EligibleForIT(MI);
 573   } else { // non-Thumb
 574     if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON)
 575       return false;
 576   }
 577
 578   return true;
 579 }
 580
 581 namespace llvm {
 582 template <> bool IsCPSRDead<MachineInstr>(MachineInstr *MI) {
 583   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 584     const MachineOperand &MO = MI->getOperand(i);
 585     if (!MO.isReg() || MO.isUndef() || MO.isUse())
 586       continue;
 587     if (MO.getReg() != ARM::CPSR)
 588       continue;
 589     if (!MO.isDead())
 590       return false;
 591   }
 592   // all definitions of CPSR are dead
 593   return true;
 594 }
 595 }
 596
 597 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 598 LLVM_ATTRIBUTE_NOINLINE
 599 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 600                                 unsigned JTI);
 601 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 602                                 unsigned JTI) {
 603   assert(JTI < JT.size());
 604   return JT[JTI].MBBs.size();
 605 }
 606
 607 /// GetInstSize - Return the size of the specified MachineInstr.
 608 ///
 609 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 610   const MachineBasicBlock &MBB = *MI->getParent();
 611   const MachineFunction *MF = MBB.getParent();
 612   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 613
 614   const MCInstrDesc &MCID = MI->getDesc();
 615   if (MCID.getSize())
 616     return MCID.getSize();
 617
 618   // If this machine instr is an inline asm, measure it.
 619   if (MI->getOpcode() == ARM::INLINEASM)
 620     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 621   unsigned Opc = MI->getOpcode();
 622   switch (Opc) {
 623   default:
 624     // pseudo-instruction sizes are zero.
 625     return 0;
 626   case TargetOpcode::BUNDLE:
 627     return getInstBundleLength(MI);
 628   case ARM::MOVi16_ga_pcrel:
 629   case ARM::MOVTi16_ga_pcrel:
 630   case ARM::t2MOVi16_ga_pcrel:
 631   case ARM::t2MOVTi16_ga_pcrel:
 632     return 4;
 633   case ARM::MOVi32imm:
 634   case ARM::t2MOVi32imm:
 635     return 8;
 636   case ARM::CONSTPOOL_ENTRY:
 637     // If this machine instr is a constant pool entry, its size is recorded as
 638     // operand #2.
 639     return MI->getOperand(2).getImm();
 640   case ARM::Int_eh_sjlj_longjmp:
 641     return 16;
 642   case ARM::tInt_eh_sjlj_longjmp:
 643     return 10;
 644   case ARM::Int_eh_sjlj_setjmp:
 645   case ARM::Int_eh_sjlj_setjmp_nofp:
 646     return 20;
 647   case ARM::tInt_eh_sjlj_setjmp:
 648   case ARM::t2Int_eh_sjlj_setjmp:
 649   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 650     return 12;
 651   case ARM::BR_JTr:
 652   case ARM::BR_JTm:
 653   case ARM::BR_JTadd:
 654   case ARM::tBR_JTr:
 655   case ARM::t2BR_JT:
 656   case ARM::t2TBB_JT:
 657   case ARM::t2TBH_JT: {
 658     // These are jumptable branches, i.e. a branch followed by an inlined
 659     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 660     // entry is one byte; TBH two byte each.
 661     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 662       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 663     unsigned NumOps = MCID.getNumOperands();
 664     MachineOperand JTOP =
 665       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 666     unsigned JTI = JTOP.getIndex();
 667     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 668     assert(MJTI != nullptr);
 669     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 670     assert(JTI < JT.size());
 671     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 672     // 4 aligned. The assembler / linker may add 2 byte padding just before
 673     // the JT entries.  The size does not include this padding; the
 674     // constant islands pass does separate bookkeeping for it.
 675     // FIXME: If we know the size of the function is less than (1 << 16) *2
 676     // bytes, we can use 16-bit entries instead. Then there won't be an
 677     // alignment issue.
 678     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 679     unsigned NumEntries = getNumJTEntries(JT, JTI);
 680     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 681       // Make sure the instruction that follows TBB is 2-byte aligned.
 682       // FIXME: Constant island pass should insert an "ALIGN" instruction
 683       // instead.
 684       ++NumEntries;
 685     return NumEntries * EntrySize + InstSize;
 686   }
 687   }
 688 }
 689
 690 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 691   unsigned Size = 0;
 692   MachineBasicBlock::const_instr_iterator I = MI;
 693   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 694   while (++I != E && I->isInsideBundle()) {
 695     assert(!I->isBundle() && "No nested bundle!");
 696     Size += GetInstSizeInBytes(&*I);
 697   }
 698   return Size;
 699 }
 700
 701 void ARMBaseInstrInfo::copyFromCPSR(MachineBasicBlock &MBB,
 702                                     MachineBasicBlock::iterator I,
 703                                     unsigned DestReg, bool KillSrc,
 704                                     const ARMSubtarget &Subtarget) const {
 705   unsigned Opc = Subtarget.isThumb()
 706                      ? (Subtarget.isMClass() ? ARM::t2MRS_M : ARM::t2MRS_AR)
 707                      : ARM::MRS;
 708
 709   MachineInstrBuilder MIB =
 710       BuildMI(MBB, I, I->getDebugLoc(), get(Opc), DestReg);
 711
 712   // There is only 1 A/R class MRS instruction, and it always refers to
 713   // APSR. However, there are lots of other possibilities on M-class cores.
 714   if (Subtarget.isMClass())
 715     MIB.addImm(0x800);
 716
 717   AddDefaultPred(MIB);
 718
 719   MIB.addReg(ARM::CPSR, RegState::Implicit | getKillRegState(KillSrc));
 720 }
 721
 722 void ARMBaseInstrInfo::copyToCPSR(MachineBasicBlock &MBB,
 723                                   MachineBasicBlock::iterator I,
 724                                   unsigned SrcReg, bool KillSrc,
 725                                   const ARMSubtarget &Subtarget) const {
 726   unsigned Opc = Subtarget.isThumb()
 727                      ? (Subtarget.isMClass() ? ARM::t2MSR_M : ARM::t2MSR_AR)
 728                      : ARM::MSR;
 729
 730   MachineInstrBuilder MIB = BuildMI(MBB, I, I->getDebugLoc(), get(Opc));
 731
 732   if (Subtarget.isMClass())
 733     MIB.addImm(0x800);
 734   else
 735     MIB.addImm(8);
 736
 737   MIB.addReg(SrcReg, getKillRegState(KillSrc));
 738
 739   AddDefaultPred(MIB);
 740
 741   MIB.addReg(ARM::CPSR, RegState::Implicit | RegState::Define);
 742 }
 743
 744 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 745                                    MachineBasicBlock::iterator I, DebugLoc DL,
 746                                    unsigned DestReg, unsigned SrcReg,
 747                                    bool KillSrc) const {
 748   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 749   bool GPRSrc = ARM::GPRRegClass.contains(SrcReg);
 750
 751   if (GPRDest && GPRSrc) {
 752     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 753                                     .addReg(SrcReg, getKillRegState(KillSrc))));
 754     return;
 755   }
 756
 757   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 758   bool SPRSrc = ARM::SPRRegClass.contains(SrcReg);
 759
 760   unsigned Opc = 0;
 761   if (SPRDest && SPRSrc)
 762     Opc = ARM::VMOVS;
 763   else if (GPRDest && SPRSrc)
 764     Opc = ARM::VMOVRS;
 765   else if (SPRDest && GPRSrc)
 766     Opc = ARM::VMOVSR;
 767   else if (ARM::DPRRegClass.contains(DestReg, SrcReg) && !Subtarget.isFPOnlySP())
 768     Opc = ARM::VMOVD;
 769   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 770     Opc = ARM::VORRq;
 771
 772   if (Opc) {
 773     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 774     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 775     if (Opc == ARM::VORRq)
 776       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 777     AddDefaultPred(MIB);
 778     return;
 779   }
 780
 781   // Handle register classes that require multiple instructions.
 782   unsigned BeginIdx = 0;
 783   unsigned SubRegs = 0;
 784   int Spacing = 1;
 785
 786   // Use VORRq when possible.
 787   if (ARM::QQPRRegClass.contains(DestReg, SrcReg)) {
 788     Opc = ARM::VORRq;
 789     BeginIdx = ARM::qsub_0;
 790     SubRegs = 2;
 791   } else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
 792     Opc = ARM::VORRq;
 793     BeginIdx = ARM::qsub_0;
 794     SubRegs = 4;
 795   // Fall back to VMOVD.
 796   } else if (ARM::DPairRegClass.contains(DestReg, SrcReg)) {
 797     Opc = ARM::VMOVD;
 798     BeginIdx = ARM::dsub_0;
 799     SubRegs = 2;
 800   } else if (ARM::DTripleRegClass.contains(DestReg, SrcReg)) {
 801     Opc = ARM::VMOVD;
 802     BeginIdx = ARM::dsub_0;
 803     SubRegs = 3;
 804   } else if (ARM::DQuadRegClass.contains(DestReg, SrcReg)) {
 805     Opc = ARM::VMOVD;
 806     BeginIdx = ARM::dsub_0;
 807     SubRegs = 4;
 808   } else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg)) {
 809     Opc = Subtarget.isThumb2() ? ARM::tMOVr : ARM::MOVr;
 810     BeginIdx = ARM::gsub_0;
 811     SubRegs = 2;
 812   } else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg)) {
 813     Opc = ARM::VMOVD;
 814     BeginIdx = ARM::dsub_0;
 815     SubRegs = 2;
 816     Spacing = 2;
 817   } else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg)) {
 818     Opc = ARM::VMOVD;
 819     BeginIdx = ARM::dsub_0;
 820     SubRegs = 3;
 821     Spacing = 2;
 822   } else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg)) {
 823     Opc = ARM::VMOVD;
 824     BeginIdx = ARM::dsub_0;
 825     SubRegs = 4;
 826     Spacing = 2;
 827   } else if (ARM::DPRRegClass.contains(DestReg, SrcReg) && Subtarget.isFPOnlySP()) {
 828     Opc = ARM::VMOVS;
 829     BeginIdx = ARM::ssub_0;
 830     SubRegs = 2;
 831   } else if (SrcReg == ARM::CPSR) {
 832     copyFromCPSR(MBB, I, DestReg, KillSrc, Subtarget);
 833     return;
 834   } else if (DestReg == ARM::CPSR) {
 835     copyToCPSR(MBB, I, SrcReg, KillSrc, Subtarget);
 836     return;
 837   }
 838
 839   assert(Opc && "Impossible reg-to-reg copy");
 840
 841   const TargetRegisterInfo *TRI = &getRegisterInfo();
 842   MachineInstrBuilder Mov;
 843
 844   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 845   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 846     BeginIdx = BeginIdx + ((SubRegs - 1) * Spacing);
 847     Spacing = -Spacing;
 848   }
 849 #ifndef NDEBUG
 850   SmallSet<unsigned, 4> DstRegs;
 851 #endif
 852   for (unsigned i = 0; i != SubRegs; ++i) {
 853     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i * Spacing);
 854     unsigned Src = TRI->getSubReg(SrcReg, BeginIdx + i * Spacing);
 855     assert(Dst && Src && "Bad sub-register");
 856 #ifndef NDEBUG
 857     assert(!DstRegs.count(Src) && "destructive vector copy");
 858     DstRegs.insert(Dst);
 859 #endif
 860     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst).addReg(Src);
 861     // VORR takes two source operands.
 862     if (Opc == ARM::VORRq)
 863       Mov.addReg(Src);
 864     Mov = AddDefaultPred(Mov);
 865     // MOVr can set CC.
 866     if (Opc == ARM::MOVr)
 867       Mov = AddDefaultCC(Mov);
 868   }
 869   // Add implicit super-register defs and kills to the last instruction.
 870   Mov->addRegisterDefined(DestReg, TRI);
 871   if (KillSrc)
 872     Mov->addRegisterKilled(SrcReg, TRI);
 873 }
 874
 875 const MachineInstrBuilder &
 876 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 877                           unsigned SubIdx, unsigned State,
 878                           const TargetRegisterInfo *TRI) const {
 879   if (!SubIdx)
 880     return MIB.addReg(Reg, State);
 881
 882   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 883     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 884   return MIB.addReg(Reg, State, SubIdx);
 885 }
 886
 887 void ARMBaseInstrInfo::
 888 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 889                     unsigned SrcReg, bool isKill, int FI,
 890                     const TargetRegisterClass *RC,
 891                     const TargetRegisterInfo *TRI) const {
 892   DebugLoc DL;
 893   if (I != MBB.end()) DL = I->getDebugLoc();
 894   MachineFunction &MF = *MBB.getParent();
 895   MachineFrameInfo &MFI = *MF.getFrameInfo();
 896   unsigned Align = MFI.getObjectAlignment(FI);
 897
 898   MachineMemOperand *MMO =
 899     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 900                             MachineMemOperand::MOStore,
 901                             MFI.getObjectSize(FI),
 902                             Align);
 903
 904   switch (RC->getSize()) {
 905     case 4:
 906       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 907         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 908                    .addReg(SrcReg, getKillRegState(isKill))
 909                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 910       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 911         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 912                    .addReg(SrcReg, getKillRegState(isKill))
 913                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 914       } else
 915         llvm_unreachable("Unknown reg class!");
 916       break;
 917     case 8:
 918       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 919         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 920                    .addReg(SrcReg, getKillRegState(isKill))
 921                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 922       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 923         if (Subtarget.hasV5TEOps()) {
 924           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 925           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 926           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 927           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 928
 929           AddDefaultPred(MIB);
 930         } else {
 931           // Fallback to STM instruction, which has existed since the dawn of
 932           // time.
 933           MachineInstrBuilder MIB =
 934             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 935                              .addFrameIndex(FI).addMemOperand(MMO));
 936           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 937           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 938         }
 939       } else
 940         llvm_unreachable("Unknown reg class!");
 941       break;
 942     case 16:
 943       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 944         // Use aligned spills if the stack can be realigned.
 945         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 946           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 947                      .addFrameIndex(FI).addImm(16)
 948                      .addReg(SrcReg, getKillRegState(isKill))
 949                      .addMemOperand(MMO));
 950         } else {
 951           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 952                      .addReg(SrcReg, getKillRegState(isKill))
 953                      .addFrameIndex(FI)
 954                      .addMemOperand(MMO));
 955         }
 956       } else
 957         llvm_unreachable("Unknown reg class!");
 958       break;
 959     case 24:
 960       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 961         // Use aligned spills if the stack can be realigned.
 962         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 963           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 964                      .addFrameIndex(FI).addImm(16)
 965                      .addReg(SrcReg, getKillRegState(isKill))
 966                      .addMemOperand(MMO));
 967         } else {
 968           MachineInstrBuilder MIB =
 969           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 970                        .addFrameIndex(FI))
 971                        .addMemOperand(MMO);
 972           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 973           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 974           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 975         }
 976       } else
 977         llvm_unreachable("Unknown reg class!");
 978       break;
 979     case 32:
 980       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 981         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 982           // FIXME: It's possible to only store part of the QQ register if the
 983           // spilled def has a sub-register index.
 984           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 985                      .addFrameIndex(FI).addImm(16)
 986                      .addReg(SrcReg, getKillRegState(isKill))
 987                      .addMemOperand(MMO));
 988         } else {
 989           MachineInstrBuilder MIB =
 990           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 991                        .addFrameIndex(FI))
 992                        .addMemOperand(MMO);
 993           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 994           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 995           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 996                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 997         }
 998       } else
 999         llvm_unreachable("Unknown reg class!");
1000       break;
1001     case 64:
1002       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1003         MachineInstrBuilder MIB =
1004           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
1005                          .addFrameIndex(FI))
1006                          .addMemOperand(MMO);
1007         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
1008         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
1009         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
1010         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
1011         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
1012         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
1013         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
1014               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
1015       } else
1016         llvm_unreachable("Unknown reg class!");
1017       break;
1018     default:
1019       llvm_unreachable("Unknown reg class!");
1020   }
1021 }
1022
1023 unsigned
1024 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
1025                                      int &FrameIndex) const {
1026   switch (MI->getOpcode()) {
1027   default: break;
1028   case ARM::STRrs:
1029   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
1030     if (MI->getOperand(1).isFI() &&
1031         MI->getOperand(2).isReg() &&
1032         MI->getOperand(3).isImm() &&
1033         MI->getOperand(2).getReg() == 0 &&
1034         MI->getOperand(3).getImm() == 0) {
1035       FrameIndex = MI->getOperand(1).getIndex();
1036       return MI->getOperand(0).getReg();
1037     }
1038     break;
1039   case ARM::STRi12:
1040   case ARM::t2STRi12:
1041   case ARM::tSTRspi:
1042   case ARM::VSTRD:
1043   case ARM::VSTRS:
1044     if (MI->getOperand(1).isFI() &&
1045         MI->getOperand(2).isImm() &&
1046         MI->getOperand(2).getImm() == 0) {
1047       FrameIndex = MI->getOperand(1).getIndex();
1048       return MI->getOperand(0).getReg();
1049     }
1050     break;
1051   case ARM::VST1q64:
1052   case ARM::VST1d64TPseudo:
1053   case ARM::VST1d64QPseudo:
1054     if (MI->getOperand(0).isFI() &&
1055         MI->getOperand(2).getSubReg() == 0) {
1056       FrameIndex = MI->getOperand(0).getIndex();
1057       return MI->getOperand(2).getReg();
1058     }
1059     break;
1060   case ARM::VSTMQIA:
1061     if (MI->getOperand(1).isFI() &&
1062         MI->getOperand(0).getSubReg() == 0) {
1063       FrameIndex = MI->getOperand(1).getIndex();
1064       return MI->getOperand(0).getReg();
1065     }
1066     break;
1067   }
1068
1069   return 0;
1070 }
1071
1072 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
1073                                                     int &FrameIndex) const {
1074   const MachineMemOperand *Dummy;
1075   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
1076 }
1077
1078 void ARMBaseInstrInfo::
1079 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
1080                      unsigned DestReg, int FI,
1081                      const TargetRegisterClass *RC,
1082                      const TargetRegisterInfo *TRI) const {
1083   DebugLoc DL;
1084   if (I != MBB.end()) DL = I->getDebugLoc();
1085   MachineFunction &MF = *MBB.getParent();
1086   MachineFrameInfo &MFI = *MF.getFrameInfo();
1087   unsigned Align = MFI.getObjectAlignment(FI);
1088   MachineMemOperand *MMO =
1089     MF.getMachineMemOperand(
1090                     MachinePointerInfo::getFixedStack(FI),
1091                             MachineMemOperand::MOLoad,
1092                             MFI.getObjectSize(FI),
1093                             Align);
1094
1095   switch (RC->getSize()) {
1096   case 4:
1097     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
1098       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
1099                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1100
1101     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
1102       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
1103                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1104     } else
1105       llvm_unreachable("Unknown reg class!");
1106     break;
1107   case 8:
1108     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
1109       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
1110                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1111     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
1112       MachineInstrBuilder MIB;
1113
1114       if (Subtarget.hasV5TEOps()) {
1115         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
1116         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1117         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1118         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
1119
1120         AddDefaultPred(MIB);
1121       } else {
1122         // Fallback to LDM instruction, which has existed since the dawn of
1123         // time.
1124         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1125                                  .addFrameIndex(FI).addMemOperand(MMO));
1126         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1127         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1128       }
1129
1130       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1131         MIB.addReg(DestReg, RegState::ImplicitDefine);
1132     } else
1133       llvm_unreachable("Unknown reg class!");
1134     break;
1135   case 16:
1136     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1137       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1138         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1139                      .addFrameIndex(FI).addImm(16)
1140                      .addMemOperand(MMO));
1141       } else {
1142         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1143                        .addFrameIndex(FI)
1144                        .addMemOperand(MMO));
1145       }
1146     } else
1147       llvm_unreachable("Unknown reg class!");
1148     break;
1149   case 24:
1150     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1151       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1152         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1153                      .addFrameIndex(FI).addImm(16)
1154                      .addMemOperand(MMO));
1155       } else {
1156         MachineInstrBuilder MIB =
1157           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1158                          .addFrameIndex(FI)
1159                          .addMemOperand(MMO));
1160         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1161         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1162         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1163         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1164           MIB.addReg(DestReg, RegState::ImplicitDefine);
1165       }
1166     } else
1167       llvm_unreachable("Unknown reg class!");
1168     break;
1169    case 32:
1170     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1171       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1172         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1173                      .addFrameIndex(FI).addImm(16)
1174                      .addMemOperand(MMO));
1175       } else {
1176         MachineInstrBuilder MIB =
1177         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1178                        .addFrameIndex(FI))
1179                        .addMemOperand(MMO);
1180         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1181         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1182         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1183         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1184         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1185           MIB.addReg(DestReg, RegState::ImplicitDefine);
1186       }
1187     } else
1188       llvm_unreachable("Unknown reg class!");
1189     break;
1190   case 64:
1191     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1192       MachineInstrBuilder MIB =
1193       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1194                      .addFrameIndex(FI))
1195                      .addMemOperand(MMO);
1196       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1197       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1198       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1199       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1200       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1201       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1202       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1203       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1204       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1205         MIB.addReg(DestReg, RegState::ImplicitDefine);
1206     } else
1207       llvm_unreachable("Unknown reg class!");
1208     break;
1209   default:
1210     llvm_unreachable("Unknown regclass!");
1211   }
1212 }
1213
1214 unsigned
1215 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1216                                       int &FrameIndex) const {
1217   switch (MI->getOpcode()) {
1218   default: break;
1219   case ARM::LDRrs:
1220   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1221     if (MI->getOperand(1).isFI() &&
1222         MI->getOperand(2).isReg() &&
1223         MI->getOperand(3).isImm() &&
1224         MI->getOperand(2).getReg() == 0 &&
1225         MI->getOperand(3).getImm() == 0) {
1226       FrameIndex = MI->getOperand(1).getIndex();
1227       return MI->getOperand(0).getReg();
1228     }
1229     break;
1230   case ARM::LDRi12:
1231   case ARM::t2LDRi12:
1232   case ARM::tLDRspi:
1233   case ARM::VLDRD:
1234   case ARM::VLDRS:
1235     if (MI->getOperand(1).isFI() &&
1236         MI->getOperand(2).isImm() &&
1237         MI->getOperand(2).getImm() == 0) {
1238       FrameIndex = MI->getOperand(1).getIndex();
1239       return MI->getOperand(0).getReg();
1240     }
1241     break;
1242   case ARM::VLD1q64:
1243   case ARM::VLD1d64TPseudo:
1244   case ARM::VLD1d64QPseudo:
1245     if (MI->getOperand(1).isFI() &&
1246         MI->getOperand(0).getSubReg() == 0) {
1247       FrameIndex = MI->getOperand(1).getIndex();
1248       return MI->getOperand(0).getReg();
1249     }
1250     break;
1251   case ARM::VLDMQIA:
1252     if (MI->getOperand(1).isFI() &&
1253         MI->getOperand(0).getSubReg() == 0) {
1254       FrameIndex = MI->getOperand(1).getIndex();
1255       return MI->getOperand(0).getReg();
1256     }
1257     break;
1258   }
1259
1260   return 0;
1261 }
1262
1263 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1264                                              int &FrameIndex) const {
1265   const MachineMemOperand *Dummy;
1266   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1267 }
1268
1269 bool
1270 ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
1271   MachineFunction &MF = *MI->getParent()->getParent();
1272   Reloc::Model RM = MF.getTarget().getRelocationModel();
1273
1274   if (MI->getOpcode() == TargetOpcode::LOAD_STACK_GUARD) {
1275     assert(getSubtarget().getTargetTriple().getObjectFormat() ==
1276            Triple::MachO &&
1277            "LOAD_STACK_GUARD currently supported only for MachO.");
1278     expandLoadStackGuard(MI, RM);
1279     MI->getParent()->erase(MI);
1280     return true;
1281   }
1282
1283   // This hook gets to expand COPY instructions before they become
1284   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1285   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1286   // changed into a VORR that can go down the NEON pipeline.
1287   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15() ||
1288       Subtarget.isFPOnlySP())
1289     return false;
1290
1291   // Look for a copy between even S-registers.  That is where we keep floats
1292   // when using NEON v2f32 instructions for f32 arithmetic.
1293   unsigned DstRegS = MI->getOperand(0).getReg();
1294   unsigned SrcRegS = MI->getOperand(1).getReg();
1295   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1296     return false;
1297
1298   const TargetRegisterInfo *TRI = &getRegisterInfo();
1299   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1300                                               &ARM::DPRRegClass);
1301   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1302                                               &ARM::DPRRegClass);
1303   if (!DstRegD || !SrcRegD)
1304     return false;
1305
1306   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1307   // legal if the COPY already defines the full DstRegD, and it isn't a
1308   // sub-register insertion.
1309   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1310     return false;
1311
1312   // A dead copy shouldn't show up here, but reject it just in case.
1313   if (MI->getOperand(0).isDead())
1314     return false;
1315
1316   // All clear, widen the COPY.
1317   DEBUG(dbgs() << "widening:    " << *MI);
1318   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1319
1320   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1321   // or some other super-register.
1322   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1323   if (ImpDefIdx != -1)
1324     MI->RemoveOperand(ImpDefIdx);
1325
1326   // Change the opcode and operands.
1327   MI->setDesc(get(ARM::VMOVD));
1328   MI->getOperand(0).setReg(DstRegD);
1329   MI->getOperand(1).setReg(SrcRegD);
1330   AddDefaultPred(MIB);
1331
1332   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1333   // register scavenger and machine verifier, so we need to indicate that we
1334   // are reading an undefined value from SrcRegD, but a proper value from
1335   // SrcRegS.
1336   MI->getOperand(1).setIsUndef();
1337   MIB.addReg(SrcRegS, RegState::Implicit);
1338
1339   // SrcRegD may actually contain an unrelated value in the ssub_1
1340   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1341   if (MI->getOperand(1).isKill()) {
1342     MI->getOperand(1).setIsKill(false);
1343     MI->addRegisterKilled(SrcRegS, TRI, true);
1344   }
1345
1346   DEBUG(dbgs() << "replaced by: " << *MI);
1347   return true;
1348 }
1349
1350 /// Create a copy of a const pool value. Update CPI to the new index and return
1351 /// the label UID.
1352 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1353   MachineConstantPool *MCP = MF.getConstantPool();
1354   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1355
1356   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1357   assert(MCPE.isMachineConstantPoolEntry() &&
1358          "Expecting a machine constantpool entry!");
1359   ARMConstantPoolValue *ACPV =
1360     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1361
1362   unsigned PCLabelId = AFI->createPICLabelUId();
1363   ARMConstantPoolValue *NewCPV = nullptr;
1364
1365   // FIXME: The below assumes PIC relocation model and that the function
1366   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1367   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1368   // instructions, so that's probably OK, but is PIC always correct when
1369   // we get here?
1370   if (ACPV->isGlobalValue())
1371     NewCPV = ARMConstantPoolConstant::
1372       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1373              ARMCP::CPValue, 4);
1374   else if (ACPV->isExtSymbol())
1375     NewCPV = ARMConstantPoolSymbol::
1376       Create(MF.getFunction()->getContext(),
1377              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1378   else if (ACPV->isBlockAddress())
1379     NewCPV = ARMConstantPoolConstant::
1380       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1381              ARMCP::CPBlockAddress, 4);
1382   else if (ACPV->isLSDA())
1383     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1384                                              ARMCP::CPLSDA, 4);
1385   else if (ACPV->isMachineBasicBlock())
1386     NewCPV = ARMConstantPoolMBB::
1387       Create(MF.getFunction()->getContext(),
1388              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1389   else
1390     llvm_unreachable("Unexpected ARM constantpool value type!!");
1391   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1392   return PCLabelId;
1393 }
1394
1395 void ARMBaseInstrInfo::
1396 reMaterialize(MachineBasicBlock &MBB,
1397               MachineBasicBlock::iterator I,
1398               unsigned DestReg, unsigned SubIdx,
1399               const MachineInstr *Orig,
1400               const TargetRegisterInfo &TRI) const {
1401   unsigned Opcode = Orig->getOpcode();
1402   switch (Opcode) {
1403   default: {
1404     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1405     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1406     MBB.insert(I, MI);
1407     break;
1408   }
1409   case ARM::tLDRpci_pic:
1410   case ARM::t2LDRpci_pic: {
1411     MachineFunction &MF = *MBB.getParent();
1412     unsigned CPI = Orig->getOperand(1).getIndex();
1413     unsigned PCLabelId = duplicateCPV(MF, CPI);
1414     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1415                                       DestReg)
1416       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1417     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1418     break;
1419   }
1420   }
1421 }
1422
1423 MachineInstr *
1424 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1425   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1426   switch(Orig->getOpcode()) {
1427   case ARM::tLDRpci_pic:
1428   case ARM::t2LDRpci_pic: {
1429     unsigned CPI = Orig->getOperand(1).getIndex();
1430     unsigned PCLabelId = duplicateCPV(MF, CPI);
1431     Orig->getOperand(1).setIndex(CPI);
1432     Orig->getOperand(2).setImm(PCLabelId);
1433     break;
1434   }
1435   }
1436   return MI;
1437 }
1438
1439 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1440                                         const MachineInstr *MI1,
1441                                         const MachineRegisterInfo *MRI) const {
1442   int Opcode = MI0->getOpcode();
1443   if (Opcode == ARM::t2LDRpci ||
1444       Opcode == ARM::t2LDRpci_pic ||
1445       Opcode == ARM::tLDRpci ||
1446       Opcode == ARM::tLDRpci_pic ||
1447       Opcode == ARM::LDRLIT_ga_pcrel ||
1448       Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1449       Opcode == ARM::tLDRLIT_ga_pcrel ||
1450       Opcode == ARM::MOV_ga_pcrel ||
1451       Opcode == ARM::MOV_ga_pcrel_ldr ||
1452       Opcode == ARM::t2MOV_ga_pcrel) {
1453     if (MI1->getOpcode() != Opcode)
1454       return false;
1455     if (MI0->getNumOperands() != MI1->getNumOperands())
1456       return false;
1457
1458     const MachineOperand &MO0 = MI0->getOperand(1);
1459     const MachineOperand &MO1 = MI1->getOperand(1);
1460     if (MO0.getOffset() != MO1.getOffset())
1461       return false;
1462
1463     if (Opcode == ARM::LDRLIT_ga_pcrel ||
1464         Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1465         Opcode == ARM::tLDRLIT_ga_pcrel ||
1466         Opcode == ARM::MOV_ga_pcrel ||
1467         Opcode == ARM::MOV_ga_pcrel_ldr ||
1468         Opcode == ARM::t2MOV_ga_pcrel)
1469       // Ignore the PC labels.
1470       return MO0.getGlobal() == MO1.getGlobal();
1471
1472     const MachineFunction *MF = MI0->getParent()->getParent();
1473     const MachineConstantPool *MCP = MF->getConstantPool();
1474     int CPI0 = MO0.getIndex();
1475     int CPI1 = MO1.getIndex();
1476     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1477     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1478     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1479     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1480     if (isARMCP0 && isARMCP1) {
1481       ARMConstantPoolValue *ACPV0 =
1482         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1483       ARMConstantPoolValue *ACPV1 =
1484         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1485       return ACPV0->hasSameValue(ACPV1);
1486     } else if (!isARMCP0 && !isARMCP1) {
1487       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1488     }
1489     return false;
1490   } else if (Opcode == ARM::PICLDR) {
1491     if (MI1->getOpcode() != Opcode)
1492       return false;
1493     if (MI0->getNumOperands() != MI1->getNumOperands())
1494       return false;
1495
1496     unsigned Addr0 = MI0->getOperand(1).getReg();
1497     unsigned Addr1 = MI1->getOperand(1).getReg();
1498     if (Addr0 != Addr1) {
1499       if (!MRI ||
1500           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1501           !TargetRegisterInfo::isVirtualRegister(Addr1))
1502         return false;
1503
1504       // This assumes SSA form.
1505       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1506       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1507       // Check if the loaded value, e.g. a constantpool of a global address, are
1508       // the same.
1509       if (!produceSameValue(Def0, Def1, MRI))
1510         return false;
1511     }
1512
1513     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1514       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1515       const MachineOperand &MO0 = MI0->getOperand(i);
1516       const MachineOperand &MO1 = MI1->getOperand(i);
1517       if (!MO0.isIdenticalTo(MO1))
1518         return false;
1519     }
1520     return true;
1521   }
1522
1523   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1524 }
1525
1526 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1527 /// determine if two loads are loading from the same base address. It should
1528 /// only return true if the base pointers are the same and the only differences
1529 /// between the two addresses is the offset. It also returns the offsets by
1530 /// reference.
1531 ///
1532 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1533 /// is permanently disabled.
1534 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1535                                                int64_t &Offset1,
1536                                                int64_t &Offset2) const {
1537   // Don't worry about Thumb: just ARM and Thumb2.
1538   if (Subtarget.isThumb1Only()) return false;
1539
1540   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1541     return false;
1542
1543   switch (Load1->getMachineOpcode()) {
1544   default:
1545     return false;
1546   case ARM::LDRi12:
1547   case ARM::LDRBi12:
1548   case ARM::LDRD:
1549   case ARM::LDRH:
1550   case ARM::LDRSB:
1551   case ARM::LDRSH:
1552   case ARM::VLDRD:
1553   case ARM::VLDRS:
1554   case ARM::t2LDRi8:
1555   case ARM::t2LDRBi8:
1556   case ARM::t2LDRDi8:
1557   case ARM::t2LDRSHi8:
1558   case ARM::t2LDRi12:
1559   case ARM::t2LDRBi12:
1560   case ARM::t2LDRSHi12:
1561     break;
1562   }
1563
1564   switch (Load2->getMachineOpcode()) {
1565   default:
1566     return false;
1567   case ARM::LDRi12:
1568   case ARM::LDRBi12:
1569   case ARM::LDRD:
1570   case ARM::LDRH:
1571   case ARM::LDRSB:
1572   case ARM::LDRSH:
1573   case ARM::VLDRD:
1574   case ARM::VLDRS:
1575   case ARM::t2LDRi8:
1576   case ARM::t2LDRBi8:
1577   case ARM::t2LDRSHi8:
1578   case ARM::t2LDRi12:
1579   case ARM::t2LDRBi12:
1580   case ARM::t2LDRSHi12:
1581     break;
1582   }
1583
1584   // Check if base addresses and chain operands match.
1585   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1586       Load1->getOperand(4) != Load2->getOperand(4))
1587     return false;
1588
1589   // Index should be Reg0.
1590   if (Load1->getOperand(3) != Load2->getOperand(3))
1591     return false;
1592
1593   // Determine the offsets.
1594   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1595       isa<ConstantSDNode>(Load2->getOperand(1))) {
1596     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1597     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1598     return true;
1599   }
1600
1601   return false;
1602 }
1603
1604 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1605 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1606 /// be scheduled togther. On some targets if two loads are loading from
1607 /// addresses in the same cache line, it's better if they are scheduled
1608 /// together. This function takes two integers that represent the load offsets
1609 /// from the common base address. It returns true if it decides it's desirable
1610 /// to schedule the two loads together. "NumLoads" is the number of loads that
1611 /// have already been scheduled after Load1.
1612 ///
1613 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1614 /// is permanently disabled.
1615 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1616                                                int64_t Offset1, int64_t Offset2,
1617                                                unsigned NumLoads) const {
1618   // Don't worry about Thumb: just ARM and Thumb2.
1619   if (Subtarget.isThumb1Only()) return false;
1620
1621   assert(Offset2 > Offset1);
1622
1623   if ((Offset2 - Offset1) / 8 > 64)
1624     return false;
1625
1626   // Check if the machine opcodes are different. If they are different
1627   // then we consider them to not be of the same base address,
1628   // EXCEPT in the case of Thumb2 byte loads where one is LDRBi8 and the other LDRBi12.
1629   // In this case, they are considered to be the same because they are different
1630   // encoding forms of the same basic instruction.
1631   if ((Load1->getMachineOpcode() != Load2->getMachineOpcode()) &&
1632       !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1633          Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1634         (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1635          Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1636     return false;  // FIXME: overly conservative?
1637
1638   // Four loads in a row should be sufficient.
1639   if (NumLoads >= 3)
1640     return false;
1641
1642   return true;
1643 }
1644
1645 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1646                                             const MachineBasicBlock *MBB,
1647                                             const MachineFunction &MF) const {
1648   // Debug info is never a scheduling boundary. It's necessary to be explicit
1649   // due to the special treatment of IT instructions below, otherwise a
1650   // dbg_value followed by an IT will result in the IT instruction being
1651   // considered a scheduling hazard, which is wrong. It should be the actual
1652   // instruction preceding the dbg_value instruction(s), just like it is
1653   // when debug info is not present.
1654   if (MI->isDebugValue())
1655     return false;
1656
1657   // Terminators and labels can't be scheduled around.
1658   if (MI->isTerminator() || MI->isPosition())
1659     return true;
1660
1661   // Treat the start of the IT block as a scheduling boundary, but schedule
1662   // t2IT along with all instructions following it.
1663   // FIXME: This is a big hammer. But the alternative is to add all potential
1664   // true and anti dependencies to IT block instructions as implicit operands
1665   // to the t2IT instruction. The added compile time and complexity does not
1666   // seem worth it.
1667   MachineBasicBlock::const_iterator I = MI;
1668   // Make sure to skip any dbg_value instructions
1669   while (++I != MBB->end() && I->isDebugValue())
1670     ;
1671   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1672     return true;
1673
1674   // Don't attempt to schedule around any instruction that defines
1675   // a stack-oriented pointer, as it's unlikely to be profitable. This
1676   // saves compile time, because it doesn't require every single
1677   // stack slot reference to depend on the instruction that does the
1678   // modification.
1679   // Calls don't actually change the stack pointer, even if they have imp-defs.
1680   // No ARM calling conventions change the stack pointer. (X86 calling
1681   // conventions sometimes do).
1682   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1683     return true;
1684
1685   return false;
1686 }
1687
1688 bool ARMBaseInstrInfo::
1689 isProfitableToIfCvt(MachineBasicBlock &MBB,
1690                     unsigned NumCycles, unsigned ExtraPredCycles,
1691                     const BranchProbability &Probability) const {
1692   if (!NumCycles)
1693     return false;
1694
1695   // Attempt to estimate the relative costs of predication versus branching.
1696   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1697   UnpredCost /= Probability.getDenominator();
1698   UnpredCost += 1; // The branch itself
1699   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1700
1701   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1702 }
1703
1704 bool ARMBaseInstrInfo::
1705 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1706                     unsigned TCycles, unsigned TExtra,
1707                     MachineBasicBlock &FMBB,
1708                     unsigned FCycles, unsigned FExtra,
1709                     const BranchProbability &Probability) const {
1710   if (!TCycles || !FCycles)
1711     return false;
1712
1713   // Attempt to estimate the relative costs of predication versus branching.
1714   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1715   TUnpredCost /= Probability.getDenominator();
1716
1717   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1718   unsigned FUnpredCost = Comp * FCycles;
1719   FUnpredCost /= Probability.getDenominator();
1720
1721   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1722   UnpredCost += 1; // The branch itself
1723   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1724
1725   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1726 }
1727
1728 bool
1729 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1730                                             MachineBasicBlock &FMBB) const {
1731   // Reduce false anti-dependencies to let Swift's out-of-order execution
1732   // engine do its thing.
1733   return Subtarget.isSwift();
1734 }
1735
1736 /// getInstrPredicate - If instruction is predicated, returns its predicate
1737 /// condition, otherwise returns AL. It also returns the condition code
1738 /// register by reference.
1739 ARMCC::CondCodes
1740 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1741   int PIdx = MI->findFirstPredOperandIdx();
1742   if (PIdx == -1) {
1743     PredReg = 0;
1744     return ARMCC::AL;
1745   }
1746
1747   PredReg = MI->getOperand(PIdx+1).getReg();
1748   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1749 }
1750
1751
1752 int llvm::getMatchingCondBranchOpcode(int Opc) {
1753   if (Opc == ARM::B)
1754     return ARM::Bcc;
1755   if (Opc == ARM::tB)
1756     return ARM::tBcc;
1757   if (Opc == ARM::t2B)
1758     return ARM::t2Bcc;
1759
1760   llvm_unreachable("Unknown unconditional branch opcode!");
1761 }
1762
1763 /// commuteInstruction - Handle commutable instructions.
1764 MachineInstr *
1765 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1766   switch (MI->getOpcode()) {
1767   case ARM::MOVCCr:
1768   case ARM::t2MOVCCr: {
1769     // MOVCC can be commuted by inverting the condition.
1770     unsigned PredReg = 0;
1771     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1772     // MOVCC AL can't be inverted. Shouldn't happen.
1773     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1774       return nullptr;
1775     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1776     if (!MI)
1777       return nullptr;
1778     // After swapping the MOVCC operands, also invert the condition.
1779     MI->getOperand(MI->findFirstPredOperandIdx())
1780       .setImm(ARMCC::getOppositeCondition(CC));
1781     return MI;
1782   }
1783   }
1784   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1785 }
1786
1787 /// Identify instructions that can be folded into a MOVCC instruction, and
1788 /// return the defining instruction.
1789 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1790                                       const MachineRegisterInfo &MRI,
1791                                       const TargetInstrInfo *TII) {
1792   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1793     return nullptr;
1794   if (!MRI.hasOneNonDBGUse(Reg))
1795     return nullptr;
1796   MachineInstr *MI = MRI.getVRegDef(Reg);
1797   if (!MI)
1798     return nullptr;
1799   // MI is folded into the MOVCC by predicating it.
1800   if (!MI->isPredicable())
1801     return nullptr;
1802   // Check if MI has any non-dead defs or physreg uses. This also detects
1803   // predicated instructions which will be reading CPSR.
1804   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1805     const MachineOperand &MO = MI->getOperand(i);
1806     // Reject frame index operands, PEI can't handle the predicated pseudos.
1807     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1808       return nullptr;
1809     if (!MO.isReg())
1810       continue;
1811     // MI can't have any tied operands, that would conflict with predication.
1812     if (MO.isTied())
1813       return nullptr;
1814     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1815       return nullptr;
1816     if (MO.isDef() && !MO.isDead())
1817       return nullptr;
1818   }
1819   bool DontMoveAcrossStores = true;
1820   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ nullptr,
1821                         DontMoveAcrossStores))
1822     return nullptr;
1823   return MI;
1824 }
1825
1826 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1827                                      SmallVectorImpl<MachineOperand> &Cond,
1828                                      unsigned &TrueOp, unsigned &FalseOp,
1829                                      bool &Optimizable) const {
1830   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1831          "Unknown select instruction");
1832   // MOVCC operands:
1833   // 0: Def.
1834   // 1: True use.
1835   // 2: False use.
1836   // 3: Condition code.
1837   // 4: CPSR use.
1838   TrueOp = 1;
1839   FalseOp = 2;
1840   Cond.push_back(MI->getOperand(3));
1841   Cond.push_back(MI->getOperand(4));
1842   // We can always fold a def.
1843   Optimizable = true;
1844   return false;
1845 }
1846
1847 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1848                                                bool PreferFalse) const {
1849   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1850          "Unknown select instruction");
1851   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1852   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1853   bool Invert = !DefMI;
1854   if (!DefMI)
1855     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1856   if (!DefMI)
1857     return nullptr;
1858
1859   // Find new register class to use.
1860   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1861   unsigned       DestReg  = MI->getOperand(0).getReg();
1862   const TargetRegisterClass *PreviousClass = MRI.getRegClass(FalseReg.getReg());
1863   if (!MRI.constrainRegClass(DestReg, PreviousClass))
1864     return nullptr;
1865
1866   // Create a new predicated version of DefMI.
1867   // Rfalse is the first use.
1868   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1869                                       DefMI->getDesc(), DestReg);
1870
1871   // Copy all the DefMI operands, excluding its (null) predicate.
1872   const MCInstrDesc &DefDesc = DefMI->getDesc();
1873   for (unsigned i = 1, e = DefDesc.getNumOperands();
1874        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1875     NewMI.addOperand(DefMI->getOperand(i));
1876
1877   unsigned CondCode = MI->getOperand(3).getImm();
1878   if (Invert)
1879     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1880   else
1881     NewMI.addImm(CondCode);
1882   NewMI.addOperand(MI->getOperand(4));
1883
1884   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1885   if (NewMI->hasOptionalDef())
1886     AddDefaultCC(NewMI);
1887
1888   // The output register value when the predicate is false is an implicit
1889   // register operand tied to the first def.
1890   // The tie makes the register allocator ensure the FalseReg is allocated the
1891   // same register as operand 0.
1892   FalseReg.setImplicit();
1893   NewMI.addOperand(FalseReg);
1894   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1895
1896   // The caller will erase MI, but not DefMI.
1897   DefMI->eraseFromParent();
1898   return NewMI;
1899 }
1900
1901 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1902 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1903 /// def operand.
1904 ///
1905 /// This will go away once we can teach tblgen how to set the optional CPSR def
1906 /// operand itself.
1907 struct AddSubFlagsOpcodePair {
1908   uint16_t PseudoOpc;
1909   uint16_t MachineOpc;
1910 };
1911
1912 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1913   {ARM::ADDSri, ARM::ADDri},
1914   {ARM::ADDSrr, ARM::ADDrr},
1915   {ARM::ADDSrsi, ARM::ADDrsi},
1916   {ARM::ADDSrsr, ARM::ADDrsr},
1917
1918   {ARM::SUBSri, ARM::SUBri},
1919   {ARM::SUBSrr, ARM::SUBrr},
1920   {ARM::SUBSrsi, ARM::SUBrsi},
1921   {ARM::SUBSrsr, ARM::SUBrsr},
1922
1923   {ARM::RSBSri, ARM::RSBri},
1924   {ARM::RSBSrsi, ARM::RSBrsi},
1925   {ARM::RSBSrsr, ARM::RSBrsr},
1926
1927   {ARM::t2ADDSri, ARM::t2ADDri},
1928   {ARM::t2ADDSrr, ARM::t2ADDrr},
1929   {ARM::t2ADDSrs, ARM::t2ADDrs},
1930
1931   {ARM::t2SUBSri, ARM::t2SUBri},
1932   {ARM::t2SUBSrr, ARM::t2SUBrr},
1933   {ARM::t2SUBSrs, ARM::t2SUBrs},
1934
1935   {ARM::t2RSBSri, ARM::t2RSBri},
1936   {ARM::t2RSBSrs, ARM::t2RSBrs},
1937 };
1938
1939 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1940   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1941     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1942       return AddSubFlagsOpcodeMap[i].MachineOpc;
1943   return 0;
1944 }
1945
1946 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1947                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1948                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1949                                ARMCC::CondCodes Pred, unsigned PredReg,
1950                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1951   if (NumBytes == 0 && DestReg != BaseReg) {
1952     BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), DestReg)
1953       .addReg(BaseReg, RegState::Kill)
1954       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1955       .setMIFlags(MIFlags);
1956     return;
1957   }
1958
1959   bool isSub = NumBytes < 0;
1960   if (isSub) NumBytes = -NumBytes;
1961
1962   while (NumBytes) {
1963     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1964     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1965     assert(ThisVal && "Didn't extract field correctly");
1966
1967     // We will handle these bits from offset, clear them.
1968     NumBytes &= ~ThisVal;
1969
1970     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1971
1972     // Build the new ADD / SUB.
1973     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1974     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1975       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1976       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1977       .setMIFlags(MIFlags);
1978     BaseReg = DestReg;
1979   }
1980 }
1981
1982 static bool isAnySubRegLive(unsigned Reg, const TargetRegisterInfo *TRI,
1983                       MachineInstr *MI) {
1984   for (MCSubRegIterator Subreg(Reg, TRI, /* IncludeSelf */ true);
1985        Subreg.isValid(); ++Subreg)
1986     if (MI->getParent()->computeRegisterLiveness(TRI, *Subreg, MI) !=
1987         MachineBasicBlock::LQR_Dead)
1988       return true;
1989   return false;
1990 }
1991 bool llvm::tryFoldSPUpdateIntoPushPop(const ARMSubtarget &Subtarget,
1992                                       MachineFunction &MF, MachineInstr *MI,
1993                                       unsigned NumBytes) {
1994   // This optimisation potentially adds lots of load and store
1995   // micro-operations, it's only really a great benefit to code-size.
1996   if (!MF.getFunction()->getAttributes().hasAttribute(
1997           AttributeSet::FunctionIndex, Attribute::MinSize))
1998     return false;
1999
2000   // If only one register is pushed/popped, LLVM can use an LDR/STR
2001   // instead. We can't modify those so make sure we're dealing with an
2002   // instruction we understand.
2003   bool IsPop = isPopOpcode(MI->getOpcode());
2004   bool IsPush = isPushOpcode(MI->getOpcode());
2005   if (!IsPush && !IsPop)
2006     return false;
2007
2008   bool IsVFPPushPop = MI->getOpcode() == ARM::VSTMDDB_UPD ||
2009                       MI->getOpcode() == ARM::VLDMDIA_UPD;
2010   bool IsT1PushPop = MI->getOpcode() == ARM::tPUSH ||
2011                      MI->getOpcode() == ARM::tPOP ||
2012                      MI->getOpcode() == ARM::tPOP_RET;
2013
2014   assert((IsT1PushPop || (MI->getOperand(0).getReg() == ARM::SP &&
2015                           MI->getOperand(1).getReg() == ARM::SP)) &&
2016          "trying to fold sp update into non-sp-updating push/pop");
2017
2018   // The VFP push & pop act on D-registers, so we can only fold an adjustment
2019   // by a multiple of 8 bytes in correctly. Similarly rN is 4-bytes. Don't try
2020   // if this is violated.
2021   if (NumBytes % (IsVFPPushPop ? 8 : 4) != 0)
2022     return false;
2023
2024   // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
2025   // pred) so the list starts at 4. Thumb1 starts after the predicate.
2026   int RegListIdx = IsT1PushPop ? 2 : 4;
2027
2028   // Calculate the space we'll need in terms of registers.
2029   unsigned FirstReg = MI->getOperand(RegListIdx).getReg();
2030   unsigned RD0Reg, RegsNeeded;
2031   if (IsVFPPushPop) {
2032     RD0Reg = ARM::D0;
2033     RegsNeeded = NumBytes / 8;
2034   } else {
2035     RD0Reg = ARM::R0;
2036     RegsNeeded = NumBytes / 4;
2037   }
2038
2039   // We're going to have to strip all list operands off before
2040   // re-adding them since the order matters, so save the existing ones
2041   // for later.
2042   SmallVector<MachineOperand, 4> RegList;
2043   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
2044     RegList.push_back(MI->getOperand(i));
2045
2046   const TargetRegisterInfo *TRI = MF.getRegInfo().getTargetRegisterInfo();
2047   const MCPhysReg *CSRegs = TRI->getCalleeSavedRegs(&MF);
2048
2049   // Now try to find enough space in the reglist to allocate NumBytes.
2050   for (unsigned CurReg = FirstReg - 1; CurReg >= RD0Reg && RegsNeeded;
2051        --CurReg) {
2052     if (!IsPop) {
2053       // Pushing any register is completely harmless, mark the
2054       // register involved as undef since we don't care about it in
2055       // the slightest.
2056       RegList.push_back(MachineOperand::CreateReg(CurReg, false, false,
2057                                                   false, false, true));
2058       --RegsNeeded;
2059       continue;
2060     }
2061
2062     // However, we can only pop an extra register if it's not live. For
2063     // registers live within the function we might clobber a return value
2064     // register; the other way a register can be live here is if it's
2065     // callee-saved.
2066     // TODO: Currently, computeRegisterLiveness() does not report "live" if a
2067     // sub reg is live. When computeRegisterLiveness() works for sub reg, it
2068     // can replace isAnySubRegLive().
2069     if (isCalleeSavedRegister(CurReg, CSRegs) ||
2070         isAnySubRegLive(CurReg, TRI, MI)) {
2071       // VFP pops don't allow holes in the register list, so any skip is fatal
2072       // for our transformation. GPR pops do, so we should just keep looking.
2073       if (IsVFPPushPop)
2074         return false;
2075       else
2076         continue;
2077     }
2078
2079     // Mark the unimportant registers as <def,dead> in the POP.
2080     RegList.push_back(MachineOperand::CreateReg(CurReg, true, false, false,
2081                                                 true));
2082     --RegsNeeded;
2083   }
2084
2085   if (RegsNeeded > 0)
2086     return false;
2087
2088   // Finally we know we can profitably perform the optimisation so go
2089   // ahead: strip all existing registers off and add them back again
2090   // in the right order.
2091   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
2092     MI->RemoveOperand(i);
2093
2094   // Add the complete list back in.
2095   MachineInstrBuilder MIB(MF, &*MI);
2096   for (int i = RegList.size() - 1; i >= 0; --i)
2097     MIB.addOperand(RegList[i]);
2098
2099   return true;
2100 }
2101
2102 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
2103                                 unsigned FrameReg, int &Offset,
2104                                 const ARMBaseInstrInfo &TII) {
2105   unsigned Opcode = MI.getOpcode();
2106   const MCInstrDesc &Desc = MI.getDesc();
2107   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
2108   bool isSub = false;
2109
2110   // Memory operands in inline assembly always use AddrMode2.
2111   if (Opcode == ARM::INLINEASM)
2112     AddrMode = ARMII::AddrMode2;
2113
2114   if (Opcode == ARM::ADDri) {
2115     Offset += MI.getOperand(FrameRegIdx+1).getImm();
2116     if (Offset == 0) {
2117       // Turn it into a move.
2118       MI.setDesc(TII.get(ARM::MOVr));
2119       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2120       MI.RemoveOperand(FrameRegIdx+1);
2121       Offset = 0;
2122       return true;
2123     } else if (Offset < 0) {
2124       Offset = -Offset;
2125       isSub = true;
2126       MI.setDesc(TII.get(ARM::SUBri));
2127     }
2128
2129     // Common case: small offset, fits into instruction.
2130     if (ARM_AM::getSOImmVal(Offset) != -1) {
2131       // Replace the FrameIndex with sp / fp
2132       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2133       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
2134       Offset = 0;
2135       return true;
2136     }
2137
2138     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
2139     // as possible.
2140     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
2141     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
2142
2143     // We will handle these bits from offset, clear them.
2144     Offset &= ~ThisImmVal;
2145
2146     // Get the properly encoded SOImmVal field.
2147     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
2148            "Bit extraction didn't work?");
2149     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
2150  } else {
2151     unsigned ImmIdx = 0;
2152     int InstrOffs = 0;
2153     unsigned NumBits = 0;
2154     unsigned Scale = 1;
2155     switch (AddrMode) {
2156     case ARMII::AddrMode_i12: {
2157       ImmIdx = FrameRegIdx + 1;
2158       InstrOffs = MI.getOperand(ImmIdx).getImm();
2159       NumBits = 12;
2160       break;
2161     }
2162     case ARMII::AddrMode2: {
2163       ImmIdx = FrameRegIdx+2;
2164       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
2165       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2166         InstrOffs *= -1;
2167       NumBits = 12;
2168       break;
2169     }
2170     case ARMII::AddrMode3: {
2171       ImmIdx = FrameRegIdx+2;
2172       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
2173       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2174         InstrOffs *= -1;
2175       NumBits = 8;
2176       break;
2177     }
2178     case ARMII::AddrMode4:
2179     case ARMII::AddrMode6:
2180       // Can't fold any offset even if it's zero.
2181       return false;
2182     case ARMII::AddrMode5: {
2183       ImmIdx = FrameRegIdx+1;
2184       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
2185       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2186         InstrOffs *= -1;
2187       NumBits = 8;
2188       Scale = 4;
2189       break;
2190     }
2191     default:
2192       llvm_unreachable("Unsupported addressing mode!");
2193     }
2194
2195     Offset += InstrOffs * Scale;
2196     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
2197     if (Offset < 0) {
2198       Offset = -Offset;
2199       isSub = true;
2200     }
2201
2202     // Attempt to fold address comp. if opcode has offset bits
2203     if (NumBits > 0) {
2204       // Common case: small offset, fits into instruction.
2205       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
2206       int ImmedOffset = Offset / Scale;
2207       unsigned Mask = (1 << NumBits) - 1;
2208       if ((unsigned)Offset <= Mask * Scale) {
2209         // Replace the FrameIndex with sp
2210         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2211         // FIXME: When addrmode2 goes away, this will simplify (like the
2212         // T2 version), as the LDR.i12 versions don't need the encoding
2213         // tricks for the offset value.
2214         if (isSub) {
2215           if (AddrMode == ARMII::AddrMode_i12)
2216             ImmedOffset = -ImmedOffset;
2217           else
2218             ImmedOffset |= 1 << NumBits;
2219         }
2220         ImmOp.ChangeToImmediate(ImmedOffset);
2221         Offset = 0;
2222         return true;
2223       }
2224
2225       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
2226       ImmedOffset = ImmedOffset & Mask;
2227       if (isSub) {
2228         if (AddrMode == ARMII::AddrMode_i12)
2229           ImmedOffset = -ImmedOffset;
2230         else
2231           ImmedOffset |= 1 << NumBits;
2232       }
2233       ImmOp.ChangeToImmediate(ImmedOffset);
2234       Offset &= ~(Mask*Scale);
2235     }
2236   }
2237
2238   Offset = (isSub) ? -Offset : Offset;
2239   return Offset == 0;
2240 }
2241
2242 /// analyzeCompare - For a comparison instruction, return the source registers
2243 /// in SrcReg and SrcReg2 if having two register operands, and the value it
2244 /// compares against in CmpValue. Return true if the comparison instruction
2245 /// can be analyzed.
2246 bool ARMBaseInstrInfo::
2247 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
2248                int &CmpMask, int &CmpValue) const {
2249   switch (MI->getOpcode()) {
2250   default: break;
2251   case ARM::CMPri:
2252   case ARM::t2CMPri:
2253     SrcReg = MI->getOperand(0).getReg();
2254     SrcReg2 = 0;
2255     CmpMask = ~0;
2256     CmpValue = MI->getOperand(1).getImm();
2257     return true;
2258   case ARM::CMPrr:
2259   case ARM::t2CMPrr:
2260     SrcReg = MI->getOperand(0).getReg();
2261     SrcReg2 = MI->getOperand(1).getReg();
2262     CmpMask = ~0;
2263     CmpValue = 0;
2264     return true;
2265   case ARM::TSTri:
2266   case ARM::t2TSTri:
2267     SrcReg = MI->getOperand(0).getReg();
2268     SrcReg2 = 0;
2269     CmpMask = MI->getOperand(1).getImm();
2270     CmpValue = 0;
2271     return true;
2272   }
2273
2274   return false;
2275 }
2276
2277 /// isSuitableForMask - Identify a suitable 'and' instruction that
2278 /// operates on the given source register and applies the same mask
2279 /// as a 'tst' instruction. Provide a limited look-through for copies.
2280 /// When successful, MI will hold the found instruction.
2281 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2282                               int CmpMask, bool CommonUse) {
2283   switch (MI->getOpcode()) {
2284     case ARM::ANDri:
2285     case ARM::t2ANDri:
2286       if (CmpMask != MI->getOperand(2).getImm())
2287         return false;
2288       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2289         return true;
2290       break;
2291     case ARM::COPY: {
2292       // Walk down one instruction which is potentially an 'and'.
2293       const MachineInstr &Copy = *MI;
2294       MachineBasicBlock::iterator AND(
2295         std::next(MachineBasicBlock::iterator(MI)));
2296       if (AND == MI->getParent()->end()) return false;
2297       MI = AND;
2298       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2299                                CmpMask, true);
2300     }
2301   }
2302
2303   return false;
2304 }
2305
2306 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2307 /// the condition code if we modify the instructions such that flags are
2308 /// set by MI(b,a).
2309 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2310   switch (CC) {
2311   default: return ARMCC::AL;
2312   case ARMCC::EQ: return ARMCC::EQ;
2313   case ARMCC::NE: return ARMCC::NE;
2314   case ARMCC::HS: return ARMCC::LS;
2315   case ARMCC::LO: return ARMCC::HI;
2316   case ARMCC::HI: return ARMCC::LO;
2317   case ARMCC::LS: return ARMCC::HS;
2318   case ARMCC::GE: return ARMCC::LE;
2319   case ARMCC::LT: return ARMCC::GT;
2320   case ARMCC::GT: return ARMCC::LT;
2321   case ARMCC::LE: return ARMCC::GE;
2322   }
2323 }
2324
2325 /// isRedundantFlagInstr - check whether the first instruction, whose only
2326 /// purpose is to update flags, can be made redundant.
2327 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2328 /// CMPri can be made redundant by SUBri if the operands are the same.
2329 /// This function can be extended later on.
2330 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2331                                         unsigned SrcReg2, int ImmValue,
2332                                         MachineInstr *OI) {
2333   if ((CmpI->getOpcode() == ARM::CMPrr ||
2334        CmpI->getOpcode() == ARM::t2CMPrr) &&
2335       (OI->getOpcode() == ARM::SUBrr ||
2336        OI->getOpcode() == ARM::t2SUBrr) &&
2337       ((OI->getOperand(1).getReg() == SrcReg &&
2338         OI->getOperand(2).getReg() == SrcReg2) ||
2339        (OI->getOperand(1).getReg() == SrcReg2 &&
2340         OI->getOperand(2).getReg() == SrcReg)))
2341     return true;
2342
2343   if ((CmpI->getOpcode() == ARM::CMPri ||
2344        CmpI->getOpcode() == ARM::t2CMPri) &&
2345       (OI->getOpcode() == ARM::SUBri ||
2346        OI->getOpcode() == ARM::t2SUBri) &&
2347       OI->getOperand(1).getReg() == SrcReg &&
2348       OI->getOperand(2).getImm() == ImmValue)
2349     return true;
2350   return false;
2351 }
2352
2353 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2354 /// comparison into one that sets the zero bit in the flags register;
2355 /// Remove a redundant Compare instruction if an earlier instruction can set the
2356 /// flags in the same way as Compare.
2357 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2358 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2359 /// condition code of instructions which use the flags.
2360 bool ARMBaseInstrInfo::
2361 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2362                      int CmpMask, int CmpValue,
2363                      const MachineRegisterInfo *MRI) const {
2364   // Get the unique definition of SrcReg.
2365   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2366   if (!MI) return false;
2367
2368   // Masked compares sometimes use the same register as the corresponding 'and'.
2369   if (CmpMask != ~0) {
2370     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2371       MI = nullptr;
2372       for (MachineRegisterInfo::use_instr_iterator
2373            UI = MRI->use_instr_begin(SrcReg), UE = MRI->use_instr_end();
2374            UI != UE; ++UI) {
2375         if (UI->getParent() != CmpInstr->getParent()) continue;
2376         MachineInstr *PotentialAND = &*UI;
2377         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2378             isPredicated(PotentialAND))
2379           continue;
2380         MI = PotentialAND;
2381         break;
2382       }
2383       if (!MI) return false;
2384     }
2385   }
2386
2387   // Get ready to iterate backward from CmpInstr.
2388   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2389                               B = CmpInstr->getParent()->begin();
2390
2391   // Early exit if CmpInstr is at the beginning of the BB.
2392   if (I == B) return false;
2393
2394   // There are two possible candidates which can be changed to set CPSR:
2395   // One is MI, the other is a SUB instruction.
2396   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2397   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2398   MachineInstr *Sub = nullptr;
2399   if (SrcReg2 != 0)
2400     // MI is not a candidate for CMPrr.
2401     MI = nullptr;
2402   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2403     // Conservatively refuse to convert an instruction which isn't in the same
2404     // BB as the comparison.
2405     // For CMPri, we need to check Sub, thus we can't return here.
2406     if (CmpInstr->getOpcode() == ARM::CMPri ||
2407        CmpInstr->getOpcode() == ARM::t2CMPri)
2408       MI = nullptr;
2409     else
2410       return false;
2411   }
2412
2413   // Check that CPSR isn't set between the comparison instruction and the one we
2414   // want to change. At the same time, search for Sub.
2415   const TargetRegisterInfo *TRI = &getRegisterInfo();
2416   --I;
2417   for (; I != E; --I) {
2418     const MachineInstr &Instr = *I;
2419
2420     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2421         Instr.readsRegister(ARM::CPSR, TRI))
2422       // This instruction modifies or uses CPSR after the one we want to
2423       // change. We can't do this transformation.
2424       return false;
2425
2426     // Check whether CmpInstr can be made redundant by the current instruction.
2427     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2428       Sub = &*I;
2429       break;
2430     }
2431
2432     if (I == B)
2433       // The 'and' is below the comparison instruction.
2434       return false;
2435   }
2436
2437   // Return false if no candidates exist.
2438   if (!MI && !Sub)
2439     return false;
2440
2441   // The single candidate is called MI.
2442   if (!MI) MI = Sub;
2443
2444   // We can't use a predicated instruction - it doesn't always write the flags.
2445   if (isPredicated(MI))
2446     return false;
2447
2448   switch (MI->getOpcode()) {
2449   default: break;
2450   case ARM::RSBrr:
2451   case ARM::RSBri:
2452   case ARM::RSCrr:
2453   case ARM::RSCri:
2454   case ARM::ADDrr:
2455   case ARM::ADDri:
2456   case ARM::ADCrr:
2457   case ARM::ADCri:
2458   case ARM::SUBrr:
2459   case ARM::SUBri:
2460   case ARM::SBCrr:
2461   case ARM::SBCri:
2462   case ARM::t2RSBri:
2463   case ARM::t2ADDrr:
2464   case ARM::t2ADDri:
2465   case ARM::t2ADCrr:
2466   case ARM::t2ADCri:
2467   case ARM::t2SUBrr:
2468   case ARM::t2SUBri:
2469   case ARM::t2SBCrr:
2470   case ARM::t2SBCri:
2471   case ARM::ANDrr:
2472   case ARM::ANDri:
2473   case ARM::t2ANDrr:
2474   case ARM::t2ANDri:
2475   case ARM::ORRrr:
2476   case ARM::ORRri:
2477   case ARM::t2ORRrr:
2478   case ARM::t2ORRri:
2479   case ARM::EORrr:
2480   case ARM::EORri:
2481   case ARM::t2EORrr:
2482   case ARM::t2EORri: {
2483     // Scan forward for the use of CPSR
2484     // When checking against MI: if it's a conditional code requires
2485     // checking of V bit, then this is not safe to do.
2486     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2487     // If we are done with the basic block, we need to check whether CPSR is
2488     // live-out.
2489     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2490         OperandsToUpdate;
2491     bool isSafe = false;
2492     I = CmpInstr;
2493     E = CmpInstr->getParent()->end();
2494     while (!isSafe && ++I != E) {
2495       const MachineInstr &Instr = *I;
2496       for (unsigned IO = 0, EO = Instr.getNumOperands();
2497            !isSafe && IO != EO; ++IO) {
2498         const MachineOperand &MO = Instr.getOperand(IO);
2499         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2500           isSafe = true;
2501           break;
2502         }
2503         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2504           continue;
2505         if (MO.isDef()) {
2506           isSafe = true;
2507           break;
2508         }
2509         // Condition code is after the operand before CPSR except for VSELs.
2510         ARMCC::CondCodes CC;
2511         bool IsInstrVSel = true;
2512         switch (Instr.getOpcode()) {
2513         default:
2514           IsInstrVSel = false;
2515           CC = (ARMCC::CondCodes)Instr.getOperand(IO - 1).getImm();
2516           break;
2517         case ARM::VSELEQD:
2518         case ARM::VSELEQS:
2519           CC = ARMCC::EQ;
2520           break;
2521         case ARM::VSELGTD:
2522         case ARM::VSELGTS:
2523           CC = ARMCC::GT;
2524           break;
2525         case ARM::VSELGED:
2526         case ARM::VSELGES:
2527           CC = ARMCC::GE;
2528           break;
2529         case ARM::VSELVSS:
2530         case ARM::VSELVSD:
2531           CC = ARMCC::VS;
2532           break;
2533         }
2534
2535         if (Sub) {
2536           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2537           if (NewCC == ARMCC::AL)
2538             return false;
2539           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2540           // on CMP needs to be updated to be based on SUB.
2541           // Push the condition code operands to OperandsToUpdate.
2542           // If it is safe to remove CmpInstr, the condition code of these
2543           // operands will be modified.
2544           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2545               Sub->getOperand(2).getReg() == SrcReg) {
2546             // VSel doesn't support condition code update.
2547             if (IsInstrVSel)
2548               return false;
2549             OperandsToUpdate.push_back(
2550                 std::make_pair(&((*I).getOperand(IO - 1)), NewCC));
2551           }
2552         } else
2553           switch (CC) {
2554           default:
2555             // CPSR can be used multiple times, we should continue.
2556             break;
2557           case ARMCC::VS:
2558           case ARMCC::VC:
2559           case ARMCC::GE:
2560           case ARMCC::LT:
2561           case ARMCC::GT:
2562           case ARMCC::LE:
2563             return false;
2564           }
2565       }
2566     }
2567
2568     // If CPSR is not killed nor re-defined, we should check whether it is
2569     // live-out. If it is live-out, do not optimize.
2570     if (!isSafe) {
2571       MachineBasicBlock *MBB = CmpInstr->getParent();
2572       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2573                SE = MBB->succ_end(); SI != SE; ++SI)
2574         if ((*SI)->isLiveIn(ARM::CPSR))
2575           return false;
2576     }
2577
2578     // Toggle the optional operand to CPSR.
2579     MI->getOperand(5).setReg(ARM::CPSR);
2580     MI->getOperand(5).setIsDef(true);
2581     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2582     CmpInstr->eraseFromParent();
2583
2584     // Modify the condition code of operands in OperandsToUpdate.
2585     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2586     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2587     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2588       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2589     return true;
2590   }
2591   }
2592
2593   return false;
2594 }
2595
2596 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2597                                      MachineInstr *DefMI, unsigned Reg,
2598                                      MachineRegisterInfo *MRI) const {
2599   // Fold large immediates into add, sub, or, xor.
2600   unsigned DefOpc = DefMI->getOpcode();
2601   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2602     return false;
2603   if (!DefMI->getOperand(1).isImm())
2604     // Could be t2MOVi32imm <ga:xx>
2605     return false;
2606
2607   if (!MRI->hasOneNonDBGUse(Reg))
2608     return false;
2609
2610   const MCInstrDesc &DefMCID = DefMI->getDesc();
2611   if (DefMCID.hasOptionalDef()) {
2612     unsigned NumOps = DefMCID.getNumOperands();
2613     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2614     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2615       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2616       // to delete DefMI.
2617       return false;
2618   }
2619
2620   const MCInstrDesc &UseMCID = UseMI->getDesc();
2621   if (UseMCID.hasOptionalDef()) {
2622     unsigned NumOps = UseMCID.getNumOperands();
2623     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2624       // If the instruction sets the flag, do not attempt this optimization
2625       // since it may change the semantics of the code.
2626       return false;
2627   }
2628
2629   unsigned UseOpc = UseMI->getOpcode();
2630   unsigned NewUseOpc = 0;
2631   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2632   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2633   bool Commute = false;
2634   switch (UseOpc) {
2635   default: return false;
2636   case ARM::SUBrr:
2637   case ARM::ADDrr:
2638   case ARM::ORRrr:
2639   case ARM::EORrr:
2640   case ARM::t2SUBrr:
2641   case ARM::t2ADDrr:
2642   case ARM::t2ORRrr:
2643   case ARM::t2EORrr: {
2644     Commute = UseMI->getOperand(2).getReg() != Reg;
2645     switch (UseOpc) {
2646     default: break;
2647     case ARM::SUBrr: {
2648       if (Commute)
2649         return false;
2650       ImmVal = -ImmVal;
2651       NewUseOpc = ARM::SUBri;
2652       // Fallthrough
2653     }
2654     case ARM::ADDrr:
2655     case ARM::ORRrr:
2656     case ARM::EORrr: {
2657       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2658         return false;
2659       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2660       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2661       switch (UseOpc) {
2662       default: break;
2663       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2664       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2665       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2666       }
2667       break;
2668     }
2669     case ARM::t2SUBrr: {
2670       if (Commute)
2671         return false;
2672       ImmVal = -ImmVal;
2673       NewUseOpc = ARM::t2SUBri;
2674       // Fallthrough
2675     }
2676     case ARM::t2ADDrr:
2677     case ARM::t2ORRrr:
2678     case ARM::t2EORrr: {
2679       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2680         return false;
2681       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2682       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2683       switch (UseOpc) {
2684       default: break;
2685       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2686       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2687       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2688       }
2689       break;
2690     }
2691     }
2692   }
2693   }
2694
2695   unsigned OpIdx = Commute ? 2 : 1;
2696   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2697   bool isKill = UseMI->getOperand(OpIdx).isKill();
2698   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2699   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2700                                       UseMI, UseMI->getDebugLoc(),
2701                                       get(NewUseOpc), NewReg)
2702                               .addReg(Reg1, getKillRegState(isKill))
2703                               .addImm(SOImmValV1)));
2704   UseMI->setDesc(get(NewUseOpc));
2705   UseMI->getOperand(1).setReg(NewReg);
2706   UseMI->getOperand(1).setIsKill();
2707   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2708   DefMI->eraseFromParent();
2709   return true;
2710 }
2711
2712 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2713                                         const MachineInstr *MI) {
2714   switch (MI->getOpcode()) {
2715   default: {
2716     const MCInstrDesc &Desc = MI->getDesc();
2717     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2718     assert(UOps >= 0 && "bad # UOps");
2719     return UOps;
2720   }
2721
2722   case ARM::LDRrs:
2723   case ARM::LDRBrs:
2724   case ARM::STRrs:
2725   case ARM::STRBrs: {
2726     unsigned ShOpVal = MI->getOperand(3).getImm();
2727     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2728     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2729     if (!isSub &&
2730         (ShImm == 0 ||
2731          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2732           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2733       return 1;
2734     return 2;
2735   }
2736
2737   case ARM::LDRH:
2738   case ARM::STRH: {
2739     if (!MI->getOperand(2).getReg())
2740       return 1;
2741
2742     unsigned ShOpVal = MI->getOperand(3).getImm();
2743     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2744     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2745     if (!isSub &&
2746         (ShImm == 0 ||
2747          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2748           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2749       return 1;
2750     return 2;
2751   }
2752
2753   case ARM::LDRSB:
2754   case ARM::LDRSH:
2755     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2756
2757   case ARM::LDRSB_POST:
2758   case ARM::LDRSH_POST: {
2759     unsigned Rt = MI->getOperand(0).getReg();
2760     unsigned Rm = MI->getOperand(3).getReg();
2761     return (Rt == Rm) ? 4 : 3;
2762   }
2763
2764   case ARM::LDR_PRE_REG:
2765   case ARM::LDRB_PRE_REG: {
2766     unsigned Rt = MI->getOperand(0).getReg();
2767     unsigned Rm = MI->getOperand(3).getReg();
2768     if (Rt == Rm)
2769       return 3;
2770     unsigned ShOpVal = MI->getOperand(4).getImm();
2771     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2772     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2773     if (!isSub &&
2774         (ShImm == 0 ||
2775          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2776           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2777       return 2;
2778     return 3;
2779   }
2780
2781   case ARM::STR_PRE_REG:
2782   case ARM::STRB_PRE_REG: {
2783     unsigned ShOpVal = MI->getOperand(4).getImm();
2784     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2785     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2786     if (!isSub &&
2787         (ShImm == 0 ||
2788          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2789           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2790       return 2;
2791     return 3;
2792   }
2793
2794   case ARM::LDRH_PRE:
2795   case ARM::STRH_PRE: {
2796     unsigned Rt = MI->getOperand(0).getReg();
2797     unsigned Rm = MI->getOperand(3).getReg();
2798     if (!Rm)
2799       return 2;
2800     if (Rt == Rm)
2801       return 3;
2802     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2803       ? 3 : 2;
2804   }
2805
2806   case ARM::LDR_POST_REG:
2807   case ARM::LDRB_POST_REG:
2808   case ARM::LDRH_POST: {
2809     unsigned Rt = MI->getOperand(0).getReg();
2810     unsigned Rm = MI->getOperand(3).getReg();
2811     return (Rt == Rm) ? 3 : 2;
2812   }
2813
2814   case ARM::LDR_PRE_IMM:
2815   case ARM::LDRB_PRE_IMM:
2816   case ARM::LDR_POST_IMM:
2817   case ARM::LDRB_POST_IMM:
2818   case ARM::STRB_POST_IMM:
2819   case ARM::STRB_POST_REG:
2820   case ARM::STRB_PRE_IMM:
2821   case ARM::STRH_POST:
2822   case ARM::STR_POST_IMM:
2823   case ARM::STR_POST_REG:
2824   case ARM::STR_PRE_IMM:
2825     return 2;
2826
2827   case ARM::LDRSB_PRE:
2828   case ARM::LDRSH_PRE: {
2829     unsigned Rm = MI->getOperand(3).getReg();
2830     if (Rm == 0)
2831       return 3;
2832     unsigned Rt = MI->getOperand(0).getReg();
2833     if (Rt == Rm)
2834       return 4;
2835     unsigned ShOpVal = MI->getOperand(4).getImm();
2836     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2837     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2838     if (!isSub &&
2839         (ShImm == 0 ||
2840          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2841           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2842       return 3;
2843     return 4;
2844   }
2845
2846   case ARM::LDRD: {
2847     unsigned Rt = MI->getOperand(0).getReg();
2848     unsigned Rn = MI->getOperand(2).getReg();
2849     unsigned Rm = MI->getOperand(3).getReg();
2850     if (Rm)
2851       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2852     return (Rt == Rn) ? 3 : 2;
2853   }
2854
2855   case ARM::STRD: {
2856     unsigned Rm = MI->getOperand(3).getReg();
2857     if (Rm)
2858       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2859     return 2;
2860   }
2861
2862   case ARM::LDRD_POST:
2863   case ARM::t2LDRD_POST:
2864     return 3;
2865
2866   case ARM::STRD_POST:
2867   case ARM::t2STRD_POST:
2868     return 4;
2869
2870   case ARM::LDRD_PRE: {
2871     unsigned Rt = MI->getOperand(0).getReg();
2872     unsigned Rn = MI->getOperand(3).getReg();
2873     unsigned Rm = MI->getOperand(4).getReg();
2874     if (Rm)
2875       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2876     return (Rt == Rn) ? 4 : 3;
2877   }
2878
2879   case ARM::t2LDRD_PRE: {
2880     unsigned Rt = MI->getOperand(0).getReg();
2881     unsigned Rn = MI->getOperand(3).getReg();
2882     return (Rt == Rn) ? 4 : 3;
2883   }
2884
2885   case ARM::STRD_PRE: {
2886     unsigned Rm = MI->getOperand(4).getReg();
2887     if (Rm)
2888       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2889     return 3;
2890   }
2891
2892   case ARM::t2STRD_PRE:
2893     return 3;
2894
2895   case ARM::t2LDR_POST:
2896   case ARM::t2LDRB_POST:
2897   case ARM::t2LDRB_PRE:
2898   case ARM::t2LDRSBi12:
2899   case ARM::t2LDRSBi8:
2900   case ARM::t2LDRSBpci:
2901   case ARM::t2LDRSBs:
2902   case ARM::t2LDRH_POST:
2903   case ARM::t2LDRH_PRE:
2904   case ARM::t2LDRSBT:
2905   case ARM::t2LDRSB_POST:
2906   case ARM::t2LDRSB_PRE:
2907   case ARM::t2LDRSH_POST:
2908   case ARM::t2LDRSH_PRE:
2909   case ARM::t2LDRSHi12:
2910   case ARM::t2LDRSHi8:
2911   case ARM::t2LDRSHpci:
2912   case ARM::t2LDRSHs:
2913     return 2;
2914
2915   case ARM::t2LDRDi8: {
2916     unsigned Rt = MI->getOperand(0).getReg();
2917     unsigned Rn = MI->getOperand(2).getReg();
2918     return (Rt == Rn) ? 3 : 2;
2919   }
2920
2921   case ARM::t2STRB_POST:
2922   case ARM::t2STRB_PRE:
2923   case ARM::t2STRBs:
2924   case ARM::t2STRDi8:
2925   case ARM::t2STRH_POST:
2926   case ARM::t2STRH_PRE:
2927   case ARM::t2STRHs:
2928   case ARM::t2STR_POST:
2929   case ARM::t2STR_PRE:
2930   case ARM::t2STRs:
2931     return 2;
2932   }
2933 }
2934
2935 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2936 // can't be easily determined return 0 (missing MachineMemOperand).
2937 //
2938 // FIXME: The current MachineInstr design does not support relying on machine
2939 // mem operands to determine the width of a memory access. Instead, we expect
2940 // the target to provide this information based on the instruction opcode and
2941 // operands. However, using MachineMemOperand is the best solution now for
2942 // two reasons:
2943 //
2944 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2945 // operands. This is much more dangerous than using the MachineMemOperand
2946 // sizes because CodeGen passes can insert/remove optional machine operands. In
2947 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2948 // postRA passes as well.
2949 //
2950 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2951 // machine model that calls this should handle the unknown (zero size) case.
2952 //
2953 // Long term, we should require a target hook that verifies MachineMemOperand
2954 // sizes during MC lowering. That target hook should be local to MC lowering
2955 // because we can't ensure that it is aware of other MI forms. Doing this will
2956 // ensure that MachineMemOperands are correctly propagated through all passes.
2957 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2958   unsigned Size = 0;
2959   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2960          E = MI->memoperands_end(); I != E; ++I) {
2961     Size += (*I)->getSize();
2962   }
2963   return Size / 4;
2964 }
2965
2966 unsigned
2967 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2968                                  const MachineInstr *MI) const {
2969   if (!ItinData || ItinData->isEmpty())
2970     return 1;
2971
2972   const MCInstrDesc &Desc = MI->getDesc();
2973   unsigned Class = Desc.getSchedClass();
2974   int ItinUOps = ItinData->getNumMicroOps(Class);
2975   if (ItinUOps >= 0) {
2976     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2977       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2978
2979     return ItinUOps;
2980   }
2981
2982   unsigned Opc = MI->getOpcode();
2983   switch (Opc) {
2984   default:
2985     llvm_unreachable("Unexpected multi-uops instruction!");
2986   case ARM::VLDMQIA:
2987   case ARM::VSTMQIA:
2988     return 2;
2989
2990   // The number of uOps for load / store multiple are determined by the number
2991   // registers.
2992   //
2993   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2994   // same cycle. The scheduling for the first load / store must be done
2995   // separately by assuming the address is not 64-bit aligned.
2996   //
2997   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2998   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2999   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
3000   case ARM::VLDMDIA:
3001   case ARM::VLDMDIA_UPD:
3002   case ARM::VLDMDDB_UPD:
3003   case ARM::VLDMSIA:
3004   case ARM::VLDMSIA_UPD:
3005   case ARM::VLDMSDB_UPD:
3006   case ARM::VSTMDIA:
3007   case ARM::VSTMDIA_UPD:
3008   case ARM::VSTMDDB_UPD:
3009   case ARM::VSTMSIA:
3010   case ARM::VSTMSIA_UPD:
3011   case ARM::VSTMSDB_UPD: {
3012     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
3013     return (NumRegs / 2) + (NumRegs % 2) + 1;
3014   }
3015
3016   case ARM::LDMIA_RET:
3017   case ARM::LDMIA:
3018   case ARM::LDMDA:
3019   case ARM::LDMDB:
3020   case ARM::LDMIB:
3021   case ARM::LDMIA_UPD:
3022   case ARM::LDMDA_UPD:
3023   case ARM::LDMDB_UPD:
3024   case ARM::LDMIB_UPD:
3025   case ARM::STMIA:
3026   case ARM::STMDA:
3027   case ARM::STMDB:
3028   case ARM::STMIB:
3029   case ARM::STMIA_UPD:
3030   case ARM::STMDA_UPD:
3031   case ARM::STMDB_UPD:
3032   case ARM::STMIB_UPD:
3033   case ARM::tLDMIA:
3034   case ARM::tLDMIA_UPD:
3035   case ARM::tSTMIA_UPD:
3036   case ARM::tPOP_RET:
3037   case ARM::tPOP:
3038   case ARM::tPUSH:
3039   case ARM::t2LDMIA_RET:
3040   case ARM::t2LDMIA:
3041   case ARM::t2LDMDB:
3042   case ARM::t2LDMIA_UPD:
3043   case ARM::t2LDMDB_UPD:
3044   case ARM::t2STMIA:
3045   case ARM::t2STMDB:
3046   case ARM::t2STMIA_UPD:
3047   case ARM::t2STMDB_UPD: {
3048     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
3049     if (Subtarget.isSwift()) {
3050       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
3051       switch (Opc) {
3052       default: break;
3053       case ARM::VLDMDIA_UPD:
3054       case ARM::VLDMDDB_UPD:
3055       case ARM::VLDMSIA_UPD:
3056       case ARM::VLDMSDB_UPD:
3057       case ARM::VSTMDIA_UPD:
3058       case ARM::VSTMDDB_UPD:
3059       case ARM::VSTMSIA_UPD:
3060       case ARM::VSTMSDB_UPD:
3061       case ARM::LDMIA_UPD:
3062       case ARM::LDMDA_UPD:
3063       case ARM::LDMDB_UPD:
3064       case ARM::LDMIB_UPD:
3065       case ARM::STMIA_UPD:
3066       case ARM::STMDA_UPD:
3067       case ARM::STMDB_UPD:
3068       case ARM::STMIB_UPD:
3069       case ARM::tLDMIA_UPD:
3070       case ARM::tSTMIA_UPD:
3071       case ARM::t2LDMIA_UPD:
3072       case ARM::t2LDMDB_UPD:
3073       case ARM::t2STMIA_UPD:
3074       case ARM::t2STMDB_UPD:
3075         ++UOps; // One for base register writeback.
3076         break;
3077       case ARM::LDMIA_RET:
3078       case ARM::tPOP_RET:
3079       case ARM::t2LDMIA_RET:
3080         UOps += 2; // One for base reg wb, one for write to pc.
3081         break;
3082       }
3083       return UOps;
3084     } else if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3085       if (NumRegs < 4)
3086         return 2;
3087       // 4 registers would be issued: 2, 2.
3088       // 5 registers would be issued: 2, 2, 1.
3089       int A8UOps = (NumRegs / 2);
3090       if (NumRegs % 2)
3091         ++A8UOps;
3092       return A8UOps;
3093     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3094       int A9UOps = (NumRegs / 2);
3095       // If there are odd number of registers or if it's not 64-bit aligned,
3096       // then it takes an extra AGU (Address Generation Unit) cycle.
3097       if ((NumRegs % 2) ||
3098           !MI->hasOneMemOperand() ||
3099           (*MI->memoperands_begin())->getAlignment() < 8)
3100         ++A9UOps;
3101       return A9UOps;
3102     } else {
3103       // Assume the worst.
3104       return NumRegs;
3105     }
3106   }
3107   }
3108 }
3109
3110 int
3111 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
3112                                   const MCInstrDesc &DefMCID,
3113                                   unsigned DefClass,
3114                                   unsigned DefIdx, unsigned DefAlign) const {
3115   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3116   if (RegNo <= 0)
3117     // Def is the address writeback.
3118     return ItinData->getOperandCycle(DefClass, DefIdx);
3119
3120   int DefCycle;
3121   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3122     // (regno / 2) + (regno % 2) + 1
3123     DefCycle = RegNo / 2 + 1;
3124     if (RegNo % 2)
3125       ++DefCycle;
3126   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3127     DefCycle = RegNo;
3128     bool isSLoad = false;
3129
3130     switch (DefMCID.getOpcode()) {
3131     default: break;
3132     case ARM::VLDMSIA:
3133     case ARM::VLDMSIA_UPD:
3134     case ARM::VLDMSDB_UPD:
3135       isSLoad = true;
3136       break;
3137     }
3138
3139     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3140     // then it takes an extra cycle.
3141     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
3142       ++DefCycle;
3143   } else {
3144     // Assume the worst.
3145     DefCycle = RegNo + 2;
3146   }
3147
3148   return DefCycle;
3149 }
3150
3151 int
3152 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
3153                                  const MCInstrDesc &DefMCID,
3154                                  unsigned DefClass,
3155                                  unsigned DefIdx, unsigned DefAlign) const {
3156   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3157   if (RegNo <= 0)
3158     // Def is the address writeback.
3159     return ItinData->getOperandCycle(DefClass, DefIdx);
3160
3161   int DefCycle;
3162   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3163     // 4 registers would be issued: 1, 2, 1.
3164     // 5 registers would be issued: 1, 2, 2.
3165     DefCycle = RegNo / 2;
3166     if (DefCycle < 1)
3167       DefCycle = 1;
3168     // Result latency is issue cycle + 2: E2.
3169     DefCycle += 2;
3170   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3171     DefCycle = (RegNo / 2);
3172     // If there are odd number of registers or if it's not 64-bit aligned,
3173     // then it takes an extra AGU (Address Generation Unit) cycle.
3174     if ((RegNo % 2) || DefAlign < 8)
3175       ++DefCycle;
3176     // Result latency is AGU cycles + 2.
3177     DefCycle += 2;
3178   } else {
3179     // Assume the worst.
3180     DefCycle = RegNo + 2;
3181   }
3182
3183   return DefCycle;
3184 }
3185
3186 int
3187 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
3188                                   const MCInstrDesc &UseMCID,
3189                                   unsigned UseClass,
3190                                   unsigned UseIdx, unsigned UseAlign) const {
3191   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3192   if (RegNo <= 0)
3193     return ItinData->getOperandCycle(UseClass, UseIdx);
3194
3195   int UseCycle;
3196   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3197     // (regno / 2) + (regno % 2) + 1
3198     UseCycle = RegNo / 2 + 1;
3199     if (RegNo % 2)
3200       ++UseCycle;
3201   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3202     UseCycle = RegNo;
3203     bool isSStore = false;
3204
3205     switch (UseMCID.getOpcode()) {
3206     default: break;
3207     case ARM::VSTMSIA:
3208     case ARM::VSTMSIA_UPD:
3209     case ARM::VSTMSDB_UPD:
3210       isSStore = true;
3211       break;
3212     }
3213
3214     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3215     // then it takes an extra cycle.
3216     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
3217       ++UseCycle;
3218   } else {
3219     // Assume the worst.
3220     UseCycle = RegNo + 2;
3221   }
3222
3223   return UseCycle;
3224 }
3225
3226 int
3227 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
3228                                  const MCInstrDesc &UseMCID,
3229                                  unsigned UseClass,
3230                                  unsigned UseIdx, unsigned UseAlign) const {
3231   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3232   if (RegNo <= 0)
3233     return ItinData->getOperandCycle(UseClass, UseIdx);
3234
3235   int UseCycle;
3236   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3237     UseCycle = RegNo / 2;
3238     if (UseCycle < 2)
3239       UseCycle = 2;
3240     // Read in E3.
3241     UseCycle += 2;
3242   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3243     UseCycle = (RegNo / 2);
3244     // If there are odd number of registers or if it's not 64-bit aligned,
3245     // then it takes an extra AGU (Address Generation Unit) cycle.
3246     if ((RegNo % 2) || UseAlign < 8)
3247       ++UseCycle;
3248   } else {
3249     // Assume the worst.
3250     UseCycle = 1;
3251   }
3252   return UseCycle;
3253 }
3254
3255 int
3256 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3257                                     const MCInstrDesc &DefMCID,
3258                                     unsigned DefIdx, unsigned DefAlign,
3259                                     const MCInstrDesc &UseMCID,
3260                                     unsigned UseIdx, unsigned UseAlign) const {
3261   unsigned DefClass = DefMCID.getSchedClass();
3262   unsigned UseClass = UseMCID.getSchedClass();
3263
3264   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
3265     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
3266
3267   // This may be a def / use of a variable_ops instruction, the operand
3268   // latency might be determinable dynamically. Let the target try to
3269   // figure it out.
3270   int DefCycle = -1;
3271   bool LdmBypass = false;
3272   switch (DefMCID.getOpcode()) {
3273   default:
3274     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3275     break;
3276
3277   case ARM::VLDMDIA:
3278   case ARM::VLDMDIA_UPD:
3279   case ARM::VLDMDDB_UPD:
3280   case ARM::VLDMSIA:
3281   case ARM::VLDMSIA_UPD:
3282   case ARM::VLDMSDB_UPD:
3283     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3284     break;
3285
3286   case ARM::LDMIA_RET:
3287   case ARM::LDMIA:
3288   case ARM::LDMDA:
3289   case ARM::LDMDB:
3290   case ARM::LDMIB:
3291   case ARM::LDMIA_UPD:
3292   case ARM::LDMDA_UPD:
3293   case ARM::LDMDB_UPD:
3294   case ARM::LDMIB_UPD:
3295   case ARM::tLDMIA:
3296   case ARM::tLDMIA_UPD:
3297   case ARM::tPUSH:
3298   case ARM::t2LDMIA_RET:
3299   case ARM::t2LDMIA:
3300   case ARM::t2LDMDB:
3301   case ARM::t2LDMIA_UPD:
3302   case ARM::t2LDMDB_UPD:
3303     LdmBypass = 1;
3304     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3305     break;
3306   }
3307
3308   if (DefCycle == -1)
3309     // We can't seem to determine the result latency of the def, assume it's 2.
3310     DefCycle = 2;
3311
3312   int UseCycle = -1;
3313   switch (UseMCID.getOpcode()) {
3314   default:
3315     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3316     break;
3317
3318   case ARM::VSTMDIA:
3319   case ARM::VSTMDIA_UPD:
3320   case ARM::VSTMDDB_UPD:
3321   case ARM::VSTMSIA:
3322   case ARM::VSTMSIA_UPD:
3323   case ARM::VSTMSDB_UPD:
3324     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3325     break;
3326
3327   case ARM::STMIA:
3328   case ARM::STMDA:
3329   case ARM::STMDB:
3330   case ARM::STMIB:
3331   case ARM::STMIA_UPD:
3332   case ARM::STMDA_UPD:
3333   case ARM::STMDB_UPD:
3334   case ARM::STMIB_UPD:
3335   case ARM::tSTMIA_UPD:
3336   case ARM::tPOP_RET:
3337   case ARM::tPOP:
3338   case ARM::t2STMIA:
3339   case ARM::t2STMDB:
3340   case ARM::t2STMIA_UPD:
3341   case ARM::t2STMDB_UPD:
3342     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3343     break;
3344   }
3345
3346   if (UseCycle == -1)
3347     // Assume it's read in the first stage.
3348     UseCycle = 1;
3349
3350   UseCycle = DefCycle - UseCycle + 1;
3351   if (UseCycle > 0) {
3352     if (LdmBypass) {
3353       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3354       // first def operand.
3355       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3356                                           UseClass, UseIdx))
3357         --UseCycle;
3358     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3359                                                UseClass, UseIdx)) {
3360       --UseCycle;
3361     }
3362   }
3363
3364   return UseCycle;
3365 }
3366
3367 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3368                                            const MachineInstr *MI, unsigned Reg,
3369                                            unsigned &DefIdx, unsigned &Dist) {
3370   Dist = 0;
3371
3372   MachineBasicBlock::const_iterator I = MI; ++I;
3373   MachineBasicBlock::const_instr_iterator II = std::prev(I.getInstrIterator());
3374   assert(II->isInsideBundle() && "Empty bundle?");
3375
3376   int Idx = -1;
3377   while (II->isInsideBundle()) {
3378     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3379     if (Idx != -1)
3380       break;
3381     --II;
3382     ++Dist;
3383   }
3384
3385   assert(Idx != -1 && "Cannot find bundled definition!");
3386   DefIdx = Idx;
3387   return II;
3388 }
3389
3390 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3391                                            const MachineInstr *MI, unsigned Reg,
3392                                            unsigned &UseIdx, unsigned &Dist) {
3393   Dist = 0;
3394
3395   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3396   assert(II->isInsideBundle() && "Empty bundle?");
3397   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3398
3399   // FIXME: This doesn't properly handle multiple uses.
3400   int Idx = -1;
3401   while (II != E && II->isInsideBundle()) {
3402     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3403     if (Idx != -1)
3404       break;
3405     if (II->getOpcode() != ARM::t2IT)
3406       ++Dist;
3407     ++II;
3408   }
3409
3410   if (Idx == -1) {
3411     Dist = 0;
3412     return nullptr;
3413   }
3414
3415   UseIdx = Idx;
3416   return II;
3417 }
3418
3419 /// Return the number of cycles to add to (or subtract from) the static
3420 /// itinerary based on the def opcode and alignment. The caller will ensure that
3421 /// adjusted latency is at least one cycle.
3422 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3423                             const MachineInstr *DefMI,
3424                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3425   int Adjust = 0;
3426   if (Subtarget.isCortexA8() || Subtarget.isLikeA9() || Subtarget.isCortexA7()) {
3427     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3428     // variants are one cycle cheaper.
3429     switch (DefMCID->getOpcode()) {
3430     default: break;
3431     case ARM::LDRrs:
3432     case ARM::LDRBrs: {
3433       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3434       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3435       if (ShImm == 0 ||
3436           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3437         --Adjust;
3438       break;
3439     }
3440     case ARM::t2LDRs:
3441     case ARM::t2LDRBs:
3442     case ARM::t2LDRHs:
3443     case ARM::t2LDRSHs: {
3444       // Thumb2 mode: lsl only.
3445       unsigned ShAmt = DefMI->getOperand(3).getImm();
3446       if (ShAmt == 0 || ShAmt == 2)
3447         --Adjust;
3448       break;
3449     }
3450     }
3451   } else if (Subtarget.isSwift()) {
3452     // FIXME: Properly handle all of the latency adjustments for address
3453     // writeback.
3454     switch (DefMCID->getOpcode()) {
3455     default: break;
3456     case ARM::LDRrs:
3457     case ARM::LDRBrs: {
3458       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3459       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3460       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3461       if (!isSub &&
3462           (ShImm == 0 ||
3463            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3464             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3465         Adjust -= 2;
3466       else if (!isSub &&
3467                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3468         --Adjust;
3469       break;
3470     }
3471     case ARM::t2LDRs:
3472     case ARM::t2LDRBs:
3473     case ARM::t2LDRHs:
3474     case ARM::t2LDRSHs: {
3475       // Thumb2 mode: lsl only.
3476       unsigned ShAmt = DefMI->getOperand(3).getImm();
3477       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3478         Adjust -= 2;
3479       break;
3480     }
3481     }
3482   }
3483
3484   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3485     switch (DefMCID->getOpcode()) {
3486     default: break;
3487     case ARM::VLD1q8:
3488     case ARM::VLD1q16:
3489     case ARM::VLD1q32:
3490     case ARM::VLD1q64:
3491     case ARM::VLD1q8wb_fixed:
3492     case ARM::VLD1q16wb_fixed:
3493     case ARM::VLD1q32wb_fixed:
3494     case ARM::VLD1q64wb_fixed:
3495     case ARM::VLD1q8wb_register:
3496     case ARM::VLD1q16wb_register:
3497     case ARM::VLD1q32wb_register:
3498     case ARM::VLD1q64wb_register:
3499     case ARM::VLD2d8:
3500     case ARM::VLD2d16:
3501     case ARM::VLD2d32:
3502     case ARM::VLD2q8:
3503     case ARM::VLD2q16:
3504     case ARM::VLD2q32:
3505     case ARM::VLD2d8wb_fixed:
3506     case ARM::VLD2d16wb_fixed:
3507     case ARM::VLD2d32wb_fixed:
3508     case ARM::VLD2q8wb_fixed:
3509     case ARM::VLD2q16wb_fixed:
3510     case ARM::VLD2q32wb_fixed:
3511     case ARM::VLD2d8wb_register:
3512     case ARM::VLD2d16wb_register:
3513     case ARM::VLD2d32wb_register:
3514     case ARM::VLD2q8wb_register:
3515     case ARM::VLD2q16wb_register:
3516     case ARM::VLD2q32wb_register:
3517     case ARM::VLD3d8:
3518     case ARM::VLD3d16:
3519     case ARM::VLD3d32:
3520     case ARM::VLD1d64T:
3521     case ARM::VLD3d8_UPD:
3522     case ARM::VLD3d16_UPD:
3523     case ARM::VLD3d32_UPD:
3524     case ARM::VLD1d64Twb_fixed:
3525     case ARM::VLD1d64Twb_register:
3526     case ARM::VLD3q8_UPD:
3527     case ARM::VLD3q16_UPD:
3528     case ARM::VLD3q32_UPD:
3529     case ARM::VLD4d8:
3530     case ARM::VLD4d16:
3531     case ARM::VLD4d32:
3532     case ARM::VLD1d64Q:
3533     case ARM::VLD4d8_UPD:
3534     case ARM::VLD4d16_UPD:
3535     case ARM::VLD4d32_UPD:
3536     case ARM::VLD1d64Qwb_fixed:
3537     case ARM::VLD1d64Qwb_register:
3538     case ARM::VLD4q8_UPD:
3539     case ARM::VLD4q16_UPD:
3540     case ARM::VLD4q32_UPD:
3541     case ARM::VLD1DUPq8:
3542     case ARM::VLD1DUPq16:
3543     case ARM::VLD1DUPq32:
3544     case ARM::VLD1DUPq8wb_fixed:
3545     case ARM::VLD1DUPq16wb_fixed:
3546     case ARM::VLD1DUPq32wb_fixed:
3547     case ARM::VLD1DUPq8wb_register:
3548     case ARM::VLD1DUPq16wb_register:
3549     case ARM::VLD1DUPq32wb_register:
3550     case ARM::VLD2DUPd8:
3551     case ARM::VLD2DUPd16:
3552     case ARM::VLD2DUPd32:
3553     case ARM::VLD2DUPd8wb_fixed:
3554     case ARM::VLD2DUPd16wb_fixed:
3555     case ARM::VLD2DUPd32wb_fixed:
3556     case ARM::VLD2DUPd8wb_register:
3557     case ARM::VLD2DUPd16wb_register:
3558     case ARM::VLD2DUPd32wb_register:
3559     case ARM::VLD4DUPd8:
3560     case ARM::VLD4DUPd16:
3561     case ARM::VLD4DUPd32:
3562     case ARM::VLD4DUPd8_UPD:
3563     case ARM::VLD4DUPd16_UPD:
3564     case ARM::VLD4DUPd32_UPD:
3565     case ARM::VLD1LNd8:
3566     case ARM::VLD1LNd16:
3567     case ARM::VLD1LNd32:
3568     case ARM::VLD1LNd8_UPD:
3569     case ARM::VLD1LNd16_UPD:
3570     case ARM::VLD1LNd32_UPD:
3571     case ARM::VLD2LNd8:
3572     case ARM::VLD2LNd16:
3573     case ARM::VLD2LNd32:
3574     case ARM::VLD2LNq16:
3575     case ARM::VLD2LNq32:
3576     case ARM::VLD2LNd8_UPD:
3577     case ARM::VLD2LNd16_UPD:
3578     case ARM::VLD2LNd32_UPD:
3579     case ARM::VLD2LNq16_UPD:
3580     case ARM::VLD2LNq32_UPD:
3581     case ARM::VLD4LNd8:
3582     case ARM::VLD4LNd16:
3583     case ARM::VLD4LNd32:
3584     case ARM::VLD4LNq16:
3585     case ARM::VLD4LNq32:
3586     case ARM::VLD4LNd8_UPD:
3587     case ARM::VLD4LNd16_UPD:
3588     case ARM::VLD4LNd32_UPD:
3589     case ARM::VLD4LNq16_UPD:
3590     case ARM::VLD4LNq32_UPD:
3591       // If the address is not 64-bit aligned, the latencies of these
3592       // instructions increases by one.
3593       ++Adjust;
3594       break;
3595     }
3596   }
3597   return Adjust;
3598 }
3599
3600
3601
3602 int
3603 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3604                                     const MachineInstr *DefMI, unsigned DefIdx,
3605                                     const MachineInstr *UseMI,
3606                                     unsigned UseIdx) const {
3607   // No operand latency. The caller may fall back to getInstrLatency.
3608   if (!ItinData || ItinData->isEmpty())
3609     return -1;
3610
3611   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3612   unsigned Reg = DefMO.getReg();
3613   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3614   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3615
3616   unsigned DefAdj = 0;
3617   if (DefMI->isBundle()) {
3618     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3619     DefMCID = &DefMI->getDesc();
3620   }
3621   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3622       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3623     return 1;
3624   }
3625
3626   unsigned UseAdj = 0;
3627   if (UseMI->isBundle()) {
3628     unsigned NewUseIdx;
3629     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3630                                                    Reg, NewUseIdx, UseAdj);
3631     if (!NewUseMI)
3632       return -1;
3633
3634     UseMI = NewUseMI;
3635     UseIdx = NewUseIdx;
3636     UseMCID = &UseMI->getDesc();
3637   }
3638
3639   if (Reg == ARM::CPSR) {
3640     if (DefMI->getOpcode() == ARM::FMSTAT) {
3641       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3642       return Subtarget.isLikeA9() ? 1 : 20;
3643     }
3644
3645     // CPSR set and branch can be paired in the same cycle.
3646     if (UseMI->isBranch())
3647       return 0;
3648
3649     // Otherwise it takes the instruction latency (generally one).
3650     unsigned Latency = getInstrLatency(ItinData, DefMI);
3651
3652     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3653     // its uses. Instructions which are otherwise scheduled between them may
3654     // incur a code size penalty (not able to use the CPSR setting 16-bit
3655     // instructions).
3656     if (Latency > 0 && Subtarget.isThumb2()) {
3657       const MachineFunction *MF = DefMI->getParent()->getParent();
3658       if (MF->getFunction()->getAttributes().
3659             hasAttribute(AttributeSet::FunctionIndex,
3660                          Attribute::OptimizeForSize))
3661         --Latency;
3662     }
3663     return Latency;
3664   }
3665
3666   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3667     return -1;
3668
3669   unsigned DefAlign = DefMI->hasOneMemOperand()
3670     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3671   unsigned UseAlign = UseMI->hasOneMemOperand()
3672     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3673
3674   // Get the itinerary's latency if possible, and handle variable_ops.
3675   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3676                                   *UseMCID, UseIdx, UseAlign);
3677   // Unable to find operand latency. The caller may resort to getInstrLatency.
3678   if (Latency < 0)
3679     return Latency;
3680
3681   // Adjust for IT block position.
3682   int Adj = DefAdj + UseAdj;
3683
3684   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3685   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3686   if (Adj >= 0 || (int)Latency > -Adj) {
3687     return Latency + Adj;
3688   }
3689   // Return the itinerary latency, which may be zero but not less than zero.
3690   return Latency;
3691 }
3692
3693 int
3694 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3695                                     SDNode *DefNode, unsigned DefIdx,
3696                                     SDNode *UseNode, unsigned UseIdx) const {
3697   if (!DefNode->isMachineOpcode())
3698     return 1;
3699
3700   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3701
3702   if (isZeroCost(DefMCID.Opcode))
3703     return 0;
3704
3705   if (!ItinData || ItinData->isEmpty())
3706     return DefMCID.mayLoad() ? 3 : 1;
3707
3708   if (!UseNode->isMachineOpcode()) {
3709     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3710     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3711       return Latency <= 2 ? 1 : Latency - 1;
3712     else
3713       return Latency <= 3 ? 1 : Latency - 2;
3714   }
3715
3716   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3717   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3718   unsigned DefAlign = !DefMN->memoperands_empty()
3719     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3720   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3721   unsigned UseAlign = !UseMN->memoperands_empty()
3722     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3723   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3724                                   UseMCID, UseIdx, UseAlign);
3725
3726   if (Latency > 1 &&
3727       (Subtarget.isCortexA8() || Subtarget.isLikeA9() ||
3728        Subtarget.isCortexA7())) {
3729     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3730     // variants are one cycle cheaper.
3731     switch (DefMCID.getOpcode()) {
3732     default: break;
3733     case ARM::LDRrs:
3734     case ARM::LDRBrs: {
3735       unsigned ShOpVal =
3736         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3737       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3738       if (ShImm == 0 ||
3739           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3740         --Latency;
3741       break;
3742     }
3743     case ARM::t2LDRs:
3744     case ARM::t2LDRBs:
3745     case ARM::t2LDRHs:
3746     case ARM::t2LDRSHs: {
3747       // Thumb2 mode: lsl only.
3748       unsigned ShAmt =
3749         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3750       if (ShAmt == 0 || ShAmt == 2)
3751         --Latency;
3752       break;
3753     }
3754     }
3755   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3756     // FIXME: Properly handle all of the latency adjustments for address
3757     // writeback.
3758     switch (DefMCID.getOpcode()) {
3759     default: break;
3760     case ARM::LDRrs:
3761     case ARM::LDRBrs: {
3762       unsigned ShOpVal =
3763         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3764       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3765       if (ShImm == 0 ||
3766           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3767            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3768         Latency -= 2;
3769       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3770         --Latency;
3771       break;
3772     }
3773     case ARM::t2LDRs:
3774     case ARM::t2LDRBs:
3775     case ARM::t2LDRHs:
3776     case ARM::t2LDRSHs: {
3777       // Thumb2 mode: lsl 0-3 only.
3778       Latency -= 2;
3779       break;
3780     }
3781     }
3782   }
3783
3784   if (DefAlign < 8 && Subtarget.isLikeA9())
3785     switch (DefMCID.getOpcode()) {
3786     default: break;
3787     case ARM::VLD1q8:
3788     case ARM::VLD1q16:
3789     case ARM::VLD1q32:
3790     case ARM::VLD1q64:
3791     case ARM::VLD1q8wb_register:
3792     case ARM::VLD1q16wb_register:
3793     case ARM::VLD1q32wb_register:
3794     case ARM::VLD1q64wb_register:
3795     case ARM::VLD1q8wb_fixed:
3796     case ARM::VLD1q16wb_fixed:
3797     case ARM::VLD1q32wb_fixed:
3798     case ARM::VLD1q64wb_fixed:
3799     case ARM::VLD2d8:
3800     case ARM::VLD2d16:
3801     case ARM::VLD2d32:
3802     case ARM::VLD2q8Pseudo:
3803     case ARM::VLD2q16Pseudo:
3804     case ARM::VLD2q32Pseudo:
3805     case ARM::VLD2d8wb_fixed:
3806     case ARM::VLD2d16wb_fixed:
3807     case ARM::VLD2d32wb_fixed:
3808     case ARM::VLD2q8PseudoWB_fixed:
3809     case ARM::VLD2q16PseudoWB_fixed:
3810     case ARM::VLD2q32PseudoWB_fixed:
3811     case ARM::VLD2d8wb_register:
3812     case ARM::VLD2d16wb_register:
3813     case ARM::VLD2d32wb_register:
3814     case ARM::VLD2q8PseudoWB_register:
3815     case ARM::VLD2q16PseudoWB_register:
3816     case ARM::VLD2q32PseudoWB_register:
3817     case ARM::VLD3d8Pseudo:
3818     case ARM::VLD3d16Pseudo:
3819     case ARM::VLD3d32Pseudo:
3820     case ARM::VLD1d64TPseudo:
3821     case ARM::VLD1d64TPseudoWB_fixed:
3822     case ARM::VLD3d8Pseudo_UPD:
3823     case ARM::VLD3d16Pseudo_UPD:
3824     case ARM::VLD3d32Pseudo_UPD:
3825     case ARM::VLD3q8Pseudo_UPD:
3826     case ARM::VLD3q16Pseudo_UPD:
3827     case ARM::VLD3q32Pseudo_UPD:
3828     case ARM::VLD3q8oddPseudo:
3829     case ARM::VLD3q16oddPseudo:
3830     case ARM::VLD3q32oddPseudo:
3831     case ARM::VLD3q8oddPseudo_UPD:
3832     case ARM::VLD3q16oddPseudo_UPD:
3833     case ARM::VLD3q32oddPseudo_UPD:
3834     case ARM::VLD4d8Pseudo:
3835     case ARM::VLD4d16Pseudo:
3836     case ARM::VLD4d32Pseudo:
3837     case ARM::VLD1d64QPseudo:
3838     case ARM::VLD1d64QPseudoWB_fixed:
3839     case ARM::VLD4d8Pseudo_UPD:
3840     case ARM::VLD4d16Pseudo_UPD:
3841     case ARM::VLD4d32Pseudo_UPD:
3842     case ARM::VLD4q8Pseudo_UPD:
3843     case ARM::VLD4q16Pseudo_UPD:
3844     case ARM::VLD4q32Pseudo_UPD:
3845     case ARM::VLD4q8oddPseudo:
3846     case ARM::VLD4q16oddPseudo:
3847     case ARM::VLD4q32oddPseudo:
3848     case ARM::VLD4q8oddPseudo_UPD:
3849     case ARM::VLD4q16oddPseudo_UPD:
3850     case ARM::VLD4q32oddPseudo_UPD:
3851     case ARM::VLD1DUPq8:
3852     case ARM::VLD1DUPq16:
3853     case ARM::VLD1DUPq32:
3854     case ARM::VLD1DUPq8wb_fixed:
3855     case ARM::VLD1DUPq16wb_fixed:
3856     case ARM::VLD1DUPq32wb_fixed:
3857     case ARM::VLD1DUPq8wb_register:
3858     case ARM::VLD1DUPq16wb_register:
3859     case ARM::VLD1DUPq32wb_register:
3860     case ARM::VLD2DUPd8:
3861     case ARM::VLD2DUPd16:
3862     case ARM::VLD2DUPd32:
3863     case ARM::VLD2DUPd8wb_fixed:
3864     case ARM::VLD2DUPd16wb_fixed:
3865     case ARM::VLD2DUPd32wb_fixed:
3866     case ARM::VLD2DUPd8wb_register:
3867     case ARM::VLD2DUPd16wb_register:
3868     case ARM::VLD2DUPd32wb_register:
3869     case ARM::VLD4DUPd8Pseudo:
3870     case ARM::VLD4DUPd16Pseudo:
3871     case ARM::VLD4DUPd32Pseudo:
3872     case ARM::VLD4DUPd8Pseudo_UPD:
3873     case ARM::VLD4DUPd16Pseudo_UPD:
3874     case ARM::VLD4DUPd32Pseudo_UPD:
3875     case ARM::VLD1LNq8Pseudo:
3876     case ARM::VLD1LNq16Pseudo:
3877     case ARM::VLD1LNq32Pseudo:
3878     case ARM::VLD1LNq8Pseudo_UPD:
3879     case ARM::VLD1LNq16Pseudo_UPD:
3880     case ARM::VLD1LNq32Pseudo_UPD:
3881     case ARM::VLD2LNd8Pseudo:
3882     case ARM::VLD2LNd16Pseudo:
3883     case ARM::VLD2LNd32Pseudo:
3884     case ARM::VLD2LNq16Pseudo:
3885     case ARM::VLD2LNq32Pseudo:
3886     case ARM::VLD2LNd8Pseudo_UPD:
3887     case ARM::VLD2LNd16Pseudo_UPD:
3888     case ARM::VLD2LNd32Pseudo_UPD:
3889     case ARM::VLD2LNq16Pseudo_UPD:
3890     case ARM::VLD2LNq32Pseudo_UPD:
3891     case ARM::VLD4LNd8Pseudo:
3892     case ARM::VLD4LNd16Pseudo:
3893     case ARM::VLD4LNd32Pseudo:
3894     case ARM::VLD4LNq16Pseudo:
3895     case ARM::VLD4LNq32Pseudo:
3896     case ARM::VLD4LNd8Pseudo_UPD:
3897     case ARM::VLD4LNd16Pseudo_UPD:
3898     case ARM::VLD4LNd32Pseudo_UPD:
3899     case ARM::VLD4LNq16Pseudo_UPD:
3900     case ARM::VLD4LNq32Pseudo_UPD:
3901       // If the address is not 64-bit aligned, the latencies of these
3902       // instructions increases by one.
3903       ++Latency;
3904       break;
3905     }
3906
3907   return Latency;
3908 }
3909
3910 unsigned ARMBaseInstrInfo::getPredicationCost(const MachineInstr *MI) const {
3911    if (MI->isCopyLike() || MI->isInsertSubreg() ||
3912       MI->isRegSequence() || MI->isImplicitDef())
3913     return 0;
3914
3915   if (MI->isBundle())
3916     return 0;
3917
3918   const MCInstrDesc &MCID = MI->getDesc();
3919
3920   if (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)) {
3921     // When predicated, CPSR is an additional source operand for CPSR updating
3922     // instructions, this apparently increases their latencies.
3923     return 1;
3924   }
3925   return 0;
3926 }
3927
3928 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3929                                            const MachineInstr *MI,
3930                                            unsigned *PredCost) const {
3931   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3932       MI->isRegSequence() || MI->isImplicitDef())
3933     return 1;
3934
3935   // An instruction scheduler typically runs on unbundled instructions, however
3936   // other passes may query the latency of a bundled instruction.
3937   if (MI->isBundle()) {
3938     unsigned Latency = 0;
3939     MachineBasicBlock::const_instr_iterator I = MI;
3940     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3941     while (++I != E && I->isInsideBundle()) {
3942       if (I->getOpcode() != ARM::t2IT)
3943         Latency += getInstrLatency(ItinData, I, PredCost);
3944     }
3945     return Latency;
3946   }
3947
3948   const MCInstrDesc &MCID = MI->getDesc();
3949   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3950     // When predicated, CPSR is an additional source operand for CPSR updating
3951     // instructions, this apparently increases their latencies.
3952     *PredCost = 1;
3953   }
3954   // Be sure to call getStageLatency for an empty itinerary in case it has a
3955   // valid MinLatency property.
3956   if (!ItinData)
3957     return MI->mayLoad() ? 3 : 1;
3958
3959   unsigned Class = MCID.getSchedClass();
3960
3961   // For instructions with variable uops, use uops as latency.
3962   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3963     return getNumMicroOps(ItinData, MI);
3964
3965   // For the common case, fall back on the itinerary's latency.
3966   unsigned Latency = ItinData->getStageLatency(Class);
3967
3968   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3969   unsigned DefAlign = MI->hasOneMemOperand()
3970     ? (*MI->memoperands_begin())->getAlignment() : 0;
3971   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3972   if (Adj >= 0 || (int)Latency > -Adj) {
3973     return Latency + Adj;
3974   }
3975   return Latency;
3976 }
3977
3978 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3979                                       SDNode *Node) const {
3980   if (!Node->isMachineOpcode())
3981     return 1;
3982
3983   if (!ItinData || ItinData->isEmpty())
3984     return 1;
3985
3986   unsigned Opcode = Node->getMachineOpcode();
3987   switch (Opcode) {
3988   default:
3989     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3990   case ARM::VLDMQIA:
3991   case ARM::VSTMQIA:
3992     return 2;
3993   }
3994 }
3995
3996 bool ARMBaseInstrInfo::
3997 hasHighOperandLatency(const InstrItineraryData *ItinData,
3998                       const MachineRegisterInfo *MRI,
3999                       const MachineInstr *DefMI, unsigned DefIdx,
4000                       const MachineInstr *UseMI, unsigned UseIdx) const {
4001   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
4002   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
4003   if (Subtarget.isCortexA8() &&
4004       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
4005     // CortexA8 VFP instructions are not pipelined.
4006     return true;
4007
4008   // Hoist VFP / NEON instructions with 4 or higher latency.
4009   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
4010   if (Latency < 0)
4011     Latency = getInstrLatency(ItinData, DefMI);
4012   if (Latency <= 3)
4013     return false;
4014   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
4015          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
4016 }
4017
4018 bool ARMBaseInstrInfo::
4019 hasLowDefLatency(const InstrItineraryData *ItinData,
4020                  const MachineInstr *DefMI, unsigned DefIdx) const {
4021   if (!ItinData || ItinData->isEmpty())
4022     return false;
4023
4024   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
4025   if (DDomain == ARMII::DomainGeneral) {
4026     unsigned DefClass = DefMI->getDesc().getSchedClass();
4027     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
4028     return (DefCycle != -1 && DefCycle <= 2);
4029   }
4030   return false;
4031 }
4032
4033 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
4034                                          StringRef &ErrInfo) const {
4035   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
4036     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
4037     return false;
4038   }
4039   return true;
4040 }
4041
4042 // LoadStackGuard has so far only been implemented for MachO. Different code
4043 // sequence is needed for other targets.
4044 void ARMBaseInstrInfo::expandLoadStackGuardBase(MachineBasicBlock::iterator MI,
4045                                                 unsigned LoadImmOpc,
4046                                                 unsigned LoadOpc,
4047                                                 Reloc::Model RM) const {
4048   MachineBasicBlock &MBB = *MI->getParent();
4049   DebugLoc DL = MI->getDebugLoc();
4050   unsigned Reg = MI->getOperand(0).getReg();
4051   const GlobalValue *GV =
4052       cast<GlobalValue>((*MI->memoperands_begin())->getValue());
4053   MachineInstrBuilder MIB;
4054
4055   BuildMI(MBB, MI, DL, get(LoadImmOpc), Reg)
4056       .addGlobalAddress(GV, 0, ARMII::MO_NONLAZY);
4057
4058   if (Subtarget.GVIsIndirectSymbol(GV, RM)) {
4059     MIB = BuildMI(MBB, MI, DL, get(LoadOpc), Reg);
4060     MIB.addReg(Reg, RegState::Kill).addImm(0);
4061     unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4062     MachineMemOperand *MMO = MBB.getParent()->
4063         getMachineMemOperand(MachinePointerInfo::getGOT(), Flag, 4, 4);
4064     MIB.addMemOperand(MMO);
4065     AddDefaultPred(MIB);
4066   }
4067
4068   MIB = BuildMI(MBB, MI, DL, get(LoadOpc), Reg);
4069   MIB.addReg(Reg, RegState::Kill).addImm(0);
4070   MIB.setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
4071   AddDefaultPred(MIB);
4072 }
4073
4074 bool
4075 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
4076                                      unsigned &AddSubOpc,
4077                                      bool &NegAcc, bool &HasLane) const {
4078   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
4079   if (I == MLxEntryMap.end())
4080     return false;
4081
4082   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
4083   MulOpc = Entry.MulOpc;
4084   AddSubOpc = Entry.AddSubOpc;
4085   NegAcc = Entry.NegAcc;
4086   HasLane = Entry.HasLane;
4087   return true;
4088 }
4089
4090 //===----------------------------------------------------------------------===//
4091 // Execution domains.
4092 //===----------------------------------------------------------------------===//
4093 //
4094 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
4095 // and some can go down both.  The vmov instructions go down the VFP pipeline,
4096 // but they can be changed to vorr equivalents that are executed by the NEON
4097 // pipeline.
4098 //
4099 // We use the following execution domain numbering:
4100 //
4101 enum ARMExeDomain {
4102   ExeGeneric = 0,
4103   ExeVFP = 1,
4104   ExeNEON = 2
4105 };
4106 //
4107 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
4108 //
4109 std::pair<uint16_t, uint16_t>
4110 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
4111   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
4112   // if they are not predicated.
4113   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
4114     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
4115
4116   // CortexA9 is particularly picky about mixing the two and wants these
4117   // converted.
4118   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
4119       (MI->getOpcode() == ARM::VMOVRS ||
4120        MI->getOpcode() == ARM::VMOVSR ||
4121        MI->getOpcode() == ARM::VMOVS))
4122     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
4123
4124   // No other instructions can be swizzled, so just determine their domain.
4125   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
4126
4127   if (Domain & ARMII::DomainNEON)
4128     return std::make_pair(ExeNEON, 0);
4129
4130   // Certain instructions can go either way on Cortex-A8.
4131   // Treat them as NEON instructions.
4132   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
4133     return std::make_pair(ExeNEON, 0);
4134
4135   if (Domain & ARMII::DomainVFP)
4136     return std::make_pair(ExeVFP, 0);
4137
4138   return std::make_pair(ExeGeneric, 0);
4139 }
4140
4141 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
4142                                             unsigned SReg, unsigned &Lane) {
4143   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
4144   Lane = 0;
4145
4146   if (DReg != ARM::NoRegister)
4147    return DReg;
4148
4149   Lane = 1;
4150   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
4151
4152   assert(DReg && "S-register with no D super-register?");
4153   return DReg;
4154 }
4155
4156 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
4157 /// set ImplicitSReg to a register number that must be marked as implicit-use or
4158 /// zero if no register needs to be defined as implicit-use.
4159 ///
4160 /// If the function cannot determine if an SPR should be marked implicit use or
4161 /// not, it returns false.
4162 ///
4163 /// This function handles cases where an instruction is being modified from taking
4164 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
4165 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
4166 /// lane of the DPR).
4167 ///
4168 /// If the other SPR is defined, an implicit-use of it should be added. Else,
4169 /// (including the case where the DPR itself is defined), it should not.
4170 ///
4171 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
4172                                        MachineInstr *MI,
4173                                        unsigned DReg, unsigned Lane,
4174                                        unsigned &ImplicitSReg) {
4175   // If the DPR is defined or used already, the other SPR lane will be chained
4176   // correctly, so there is nothing to be done.
4177   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
4178     ImplicitSReg = 0;
4179     return true;
4180   }
4181
4182   // Otherwise we need to go searching to see if the SPR is set explicitly.
4183   ImplicitSReg = TRI->getSubReg(DReg,
4184                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
4185   MachineBasicBlock::LivenessQueryResult LQR =
4186     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
4187
4188   if (LQR == MachineBasicBlock::LQR_Live)
4189     return true;
4190   else if (LQR == MachineBasicBlock::LQR_Unknown)
4191     return false;
4192
4193   // If the register is known not to be live, there is no need to add an
4194   // implicit-use.
4195   ImplicitSReg = 0;
4196   return true;
4197 }
4198
4199 void
4200 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
4201   unsigned DstReg, SrcReg, DReg;
4202   unsigned Lane;
4203   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4204   const TargetRegisterInfo *TRI = &getRegisterInfo();
4205   switch (MI->getOpcode()) {
4206     default:
4207       llvm_unreachable("cannot handle opcode!");
4208       break;
4209     case ARM::VMOVD:
4210       if (Domain != ExeNEON)
4211         break;
4212
4213       // Zap the predicate operands.
4214       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
4215
4216       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
4217       DstReg = MI->getOperand(0).getReg();
4218       SrcReg = MI->getOperand(1).getReg();
4219
4220       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4221         MI->RemoveOperand(i-1);
4222
4223       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
4224       MI->setDesc(get(ARM::VORRd));
4225       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4226                         .addReg(SrcReg)
4227                         .addReg(SrcReg));
4228       break;
4229     case ARM::VMOVRS:
4230       if (Domain != ExeNEON)
4231         break;
4232       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
4233
4234       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
4235       DstReg = MI->getOperand(0).getReg();
4236       SrcReg = MI->getOperand(1).getReg();
4237
4238       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4239         MI->RemoveOperand(i-1);
4240
4241       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
4242
4243       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
4244       // Note that DSrc has been widened and the other lane may be undef, which
4245       // contaminates the entire register.
4246       MI->setDesc(get(ARM::VGETLNi32));
4247       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4248                         .addReg(DReg, RegState::Undef)
4249                         .addImm(Lane));
4250
4251       // The old source should be an implicit use, otherwise we might think it
4252       // was dead before here.
4253       MIB.addReg(SrcReg, RegState::Implicit);
4254       break;
4255     case ARM::VMOVSR: {
4256       if (Domain != ExeNEON)
4257         break;
4258       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
4259
4260       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
4261       DstReg = MI->getOperand(0).getReg();
4262       SrcReg = MI->getOperand(1).getReg();
4263
4264       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
4265
4266       unsigned ImplicitSReg;
4267       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
4268         break;
4269
4270       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4271         MI->RemoveOperand(i-1);
4272
4273       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
4274       // Again DDst may be undefined at the beginning of this instruction.
4275       MI->setDesc(get(ARM::VSETLNi32));
4276       MIB.addReg(DReg, RegState::Define)
4277          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
4278          .addReg(SrcReg)
4279          .addImm(Lane);
4280       AddDefaultPred(MIB);
4281
4282       // The narrower destination must be marked as set to keep previous chains
4283       // in place.
4284       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4285       if (ImplicitSReg != 0)
4286         MIB.addReg(ImplicitSReg, RegState::Implicit);
4287       break;
4288     }
4289     case ARM::VMOVS: {
4290       if (Domain != ExeNEON)
4291         break;
4292
4293       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
4294       DstReg = MI->getOperand(0).getReg();
4295       SrcReg = MI->getOperand(1).getReg();
4296
4297       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
4298       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
4299       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
4300
4301       unsigned ImplicitSReg;
4302       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
4303         break;
4304
4305       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4306         MI->RemoveOperand(i-1);
4307
4308       if (DSrc == DDst) {
4309         // Destination can be:
4310         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
4311         MI->setDesc(get(ARM::VDUPLN32d));
4312         MIB.addReg(DDst, RegState::Define)
4313            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
4314            .addImm(SrcLane);
4315         AddDefaultPred(MIB);
4316
4317         // Neither the source or the destination are naturally represented any
4318         // more, so add them in manually.
4319         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
4320         MIB.addReg(SrcReg, RegState::Implicit);
4321         if (ImplicitSReg != 0)
4322           MIB.addReg(ImplicitSReg, RegState::Implicit);
4323         break;
4324       }
4325
4326       // In general there's no single instruction that can perform an S <-> S
4327       // move in NEON space, but a pair of VEXT instructions *can* do the
4328       // job. It turns out that the VEXTs needed will only use DSrc once, with
4329       // the position based purely on the combination of lane-0 and lane-1
4330       // involved. For example
4331       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
4332       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
4333       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
4334       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
4335       //
4336       // Pattern of the MachineInstrs is:
4337       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
4338       MachineInstrBuilder NewMIB;
4339       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4340                        get(ARM::VEXTd32), DDst);
4341
4342       // On the first instruction, both DSrc and DDst may be <undef> if present.
4343       // Specifically when the original instruction didn't have them as an
4344       // <imp-use>.
4345       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
4346       bool CurUndef = !MI->readsRegister(CurReg, TRI);
4347       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4348
4349       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
4350       CurUndef = !MI->readsRegister(CurReg, TRI);
4351       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4352
4353       NewMIB.addImm(1);
4354       AddDefaultPred(NewMIB);
4355
4356       if (SrcLane == DstLane)
4357         NewMIB.addReg(SrcReg, RegState::Implicit);
4358
4359       MI->setDesc(get(ARM::VEXTd32));
4360       MIB.addReg(DDst, RegState::Define);
4361
4362       // On the second instruction, DDst has definitely been defined above, so
4363       // it is not <undef>. DSrc, if present, can be <undef> as above.
4364       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4365       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4366       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4367
4368       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4369       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4370       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4371
4372       MIB.addImm(1);
4373       AddDefaultPred(MIB);
4374
4375       if (SrcLane != DstLane)
4376         MIB.addReg(SrcReg, RegState::Implicit);
4377
4378       // As before, the original destination is no longer represented, add it
4379       // implicitly.
4380       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4381       if (ImplicitSReg != 0)
4382         MIB.addReg(ImplicitSReg, RegState::Implicit);
4383       break;
4384     }
4385   }
4386
4387 }
4388
4389 //===----------------------------------------------------------------------===//
4390 // Partial register updates
4391 //===----------------------------------------------------------------------===//
4392 //
4393 // Swift renames NEON registers with 64-bit granularity.  That means any
4394 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4395 // problem is mostly avoided by translating f32 operations to v2f32 operations
4396 // on D-registers, but f32 loads are still a problem.
4397 //
4398 // These instructions can load an f32 into a NEON register:
4399 //
4400 // VLDRS - Only writes S, partial D update.
4401 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4402 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4403 //
4404 // FCONSTD can be used as a dependency-breaking instruction.
4405 unsigned ARMBaseInstrInfo::
4406 getPartialRegUpdateClearance(const MachineInstr *MI,
4407                              unsigned OpNum,
4408                              const TargetRegisterInfo *TRI) const {
4409   if (!SwiftPartialUpdateClearance ||
4410       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4411     return 0;
4412
4413   assert(TRI && "Need TRI instance");
4414
4415   const MachineOperand &MO = MI->getOperand(OpNum);
4416   if (MO.readsReg())
4417     return 0;
4418   unsigned Reg = MO.getReg();
4419   int UseOp = -1;
4420
4421   switch(MI->getOpcode()) {
4422     // Normal instructions writing only an S-register.
4423   case ARM::VLDRS:
4424   case ARM::FCONSTS:
4425   case ARM::VMOVSR:
4426   case ARM::VMOVv8i8:
4427   case ARM::VMOVv4i16:
4428   case ARM::VMOVv2i32:
4429   case ARM::VMOVv2f32:
4430   case ARM::VMOVv1i64:
4431     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4432     break;
4433
4434     // Explicitly reads the dependency.
4435   case ARM::VLD1LNd32:
4436     UseOp = 3;
4437     break;
4438   default:
4439     return 0;
4440   }
4441
4442   // If this instruction actually reads a value from Reg, there is no unwanted
4443   // dependency.
4444   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4445     return 0;
4446
4447   // We must be able to clobber the whole D-reg.
4448   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4449     // Virtual register must be a foo:ssub_0<def,undef> operand.
4450     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4451       return 0;
4452   } else if (ARM::SPRRegClass.contains(Reg)) {
4453     // Physical register: MI must define the full D-reg.
4454     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4455                                              &ARM::DPRRegClass);
4456     if (!DReg || !MI->definesRegister(DReg, TRI))
4457       return 0;
4458   }
4459
4460   // MI has an unwanted D-register dependency.
4461   // Avoid defs in the previous N instructrions.
4462   return SwiftPartialUpdateClearance;
4463 }
4464
4465 // Break a partial register dependency after getPartialRegUpdateClearance
4466 // returned non-zero.
4467 void ARMBaseInstrInfo::
4468 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4469                           unsigned OpNum,
4470                           const TargetRegisterInfo *TRI) const {
4471   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4472   assert(TRI && "Need TRI instance");
4473
4474   const MachineOperand &MO = MI->getOperand(OpNum);
4475   unsigned Reg = MO.getReg();
4476   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4477          "Can't break virtual register dependencies.");
4478   unsigned DReg = Reg;
4479
4480   // If MI defines an S-reg, find the corresponding D super-register.
4481   if (ARM::SPRRegClass.contains(Reg)) {
4482     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4483     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4484   }
4485
4486   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4487   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4488
4489   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4490   // the full D-register by loading the same value to both lanes.  The
4491   // instruction is micro-coded with 2 uops, so don't do this until we can
4492   // properly schedule micro-coded instructions.  The dispatcher stalls cause
4493   // too big regressions.
4494
4495   // Insert the dependency-breaking FCONSTD before MI.
4496   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4497   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4498                          get(ARM::FCONSTD), DReg).addImm(96));
4499   MI->addRegisterKilled(DReg, TRI, true);
4500 }
4501
4502 void ARMBaseInstrInfo::getUnconditionalBranch(
4503     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
4504   if (Subtarget.isThumb())
4505     Branch.setOpcode(ARM::tB);
4506   else if (Subtarget.isThumb2())
4507     Branch.setOpcode(ARM::t2B);
4508   else
4509     Branch.setOpcode(ARM::Bcc);
4510
4511   Branch.addOperand(MCOperand::CreateExpr(BranchTarget));
4512   Branch.addOperand(MCOperand::CreateImm(ARMCC::AL));
4513   Branch.addOperand(MCOperand::CreateReg(0));
4514 }
4515
4516 void ARMBaseInstrInfo::getTrap(MCInst &MI) const {
4517   if (Subtarget.isThumb())
4518     MI.setOpcode(ARM::tTRAP);
4519   else if (Subtarget.useNaClTrap())
4520     MI.setOpcode(ARM::TRAPNaCl);
4521   else
4522     MI.setOpcode(ARM::TRAP);
4523 }
4524
4525 bool ARMBaseInstrInfo::hasNOP() const {
4526   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4527 }
4528
4529 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4530   if (MI->getNumOperands() < 4)
4531     return true;
4532   unsigned ShOpVal = MI->getOperand(3).getImm();
4533   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4534   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4535   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4536       ((ShImm == 1 || ShImm == 2) &&
4537        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4538     return true;
4539
4540   return false;
4541 }
4542
4543 bool ARMBaseInstrInfo::getRegSequenceLikeInputs(
4544     const MachineInstr &MI, unsigned DefIdx,
4545     SmallVectorImpl<RegSubRegPairAndIdx> &InputRegs) const {
4546   assert(DefIdx < MI.getDesc().getNumDefs() && "Invalid definition index");
4547   assert(MI.isRegSequenceLike() && "Invalid kind of instruction");
4548
4549   switch (MI.getOpcode()) {
4550   case ARM::VMOVDRR:
4551     // dX = VMOVDRR rY, rZ
4552     // is the same as:
4553     // dX = REG_SEQUENCE rY, ssub_0, rZ, ssub_1
4554     // Populate the InputRegs accordingly.
4555     // rY
4556     const MachineOperand *MOReg = &MI.getOperand(1);
4557     InputRegs.push_back(
4558         RegSubRegPairAndIdx(MOReg->getReg(), MOReg->getSubReg(), ARM::ssub_0));
4559     // rZ
4560     MOReg = &MI.getOperand(2);
4561     InputRegs.push_back(
4562         RegSubRegPairAndIdx(MOReg->getReg(), MOReg->getSubReg(), ARM::ssub_1));
4563     return true;
4564   }
4565   llvm_unreachable("Target dependent opcode missing");
4566 }
4567
4568 bool ARMBaseInstrInfo::getExtractSubregLikeInputs(
4569     const MachineInstr &MI, unsigned DefIdx,
4570     RegSubRegPairAndIdx &InputReg) const {
4571   assert(DefIdx < MI.getDesc().getNumDefs() && "Invalid definition index");
4572   assert(MI.isExtractSubregLike() && "Invalid kind of instruction");
4573
4574   switch (MI.getOpcode()) {
4575   case ARM::VMOVRRD:
4576     // rX, rY = VMOVRRD dZ
4577     // is the same as:
4578     // rX = EXTRACT_SUBREG dZ, ssub_0
4579     // rY = EXTRACT_SUBREG dZ, ssub_1
4580     const MachineOperand &MOReg = MI.getOperand(2);
4581     InputReg.Reg = MOReg.getReg();
4582     InputReg.SubReg = MOReg.getSubReg();
4583     InputReg.SubIdx = DefIdx == 0 ? ARM::ssub_0 : ARM::ssub_1;
4584     return true;
4585   }
4586   llvm_unreachable("Target dependent opcode missing");
4587 }
4588
4589 bool ARMBaseInstrInfo::getInsertSubregLikeInputs(
4590     const MachineInstr &MI, unsigned DefIdx, RegSubRegPair &BaseReg,
4591     RegSubRegPairAndIdx &InsertedReg) const {
4592   assert(DefIdx < MI.getDesc().getNumDefs() && "Invalid definition index");
4593   assert(MI.isInsertSubregLike() && "Invalid kind of instruction");
4594
4595   switch (MI.getOpcode()) {
4596   case ARM::VSETLNi32:
4597     // dX = VSETLNi32 dY, rZ, imm
4598     const MachineOperand &MOBaseReg = MI.getOperand(1);
4599     const MachineOperand &MOInsertedReg = MI.getOperand(2);
4600     const MachineOperand &MOIndex = MI.getOperand(3);
4601     BaseReg.Reg = MOBaseReg.getReg();
4602     BaseReg.SubReg = MOBaseReg.getSubReg();
4603
4604     InsertedReg.Reg = MOInsertedReg.getReg();
4605     InsertedReg.SubReg = MOInsertedReg.getSubReg();
4606     InsertedReg.SubIdx = MOIndex.getImm() == 0 ? ARM::ssub_0 : ARM::ssub_1;
4607     return true;
4608   }
4609   llvm_unreachable("Target dependent opcode missing");
4610 }