lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMHazardRecognizer.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "MCTargetDesc/ARMAddressingModes.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/LiveVariables.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  27 #include "llvm/CodeGen/MachineMemOperand.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/SelectionDAGNodes.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/Function.h"
  32 #include "llvm/GlobalValue.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Support/BranchProbability.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38
  39 #define GET_INSTRINFO_CTOR
  40 #include "ARMGenInstrInfo.inc"
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  46                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  47
  48 static cl::opt<bool>
  49 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  50            cl::desc("Widen ARM vmovs to vmovd when possible"));
  51
  52 static cl::opt<unsigned>
  53 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  54      cl::Hidden, cl::init(12),
  55      cl::desc("Clearance before partial register updates"));
  56
  57 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  58 struct ARM_MLxEntry {
  59   uint16_t MLxOpc;     // MLA / MLS opcode
  60   uint16_t MulOpc;     // Expanded multiplication opcode
  61   uint16_t AddSubOpc;  // Expanded add / sub opcode
  62   bool NegAcc;         // True if the acc is negated before the add / sub.
  63   bool HasLane;        // True if instruction has an extra "lane" operand.
  64 };
  65
  66 static const ARM_MLxEntry ARM_MLxTable[] = {
  67   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  68   // fp scalar ops
  69   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  70   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  71   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  72   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  73   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  74   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  75   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  76   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  77
  78   // fp SIMD ops
  79   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  80   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  81   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  82   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  83   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  84   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  85   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  86   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  87 };
  88
  89 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  90   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  91     Subtarget(STI) {
  92   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  93     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  94       assert(false && "Duplicated entries?");
  95     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  96     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  97   }
  98 }
  99
 100 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 101 // currently defaults to no prepass hazard recognizer.
 102 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 103 CreateTargetHazardRecognizer(const TargetMachine *TM,
 104                              const ScheduleDAG *DAG) const {
 105   if (usePreRAHazardRecognizer()) {
 106     const InstrItineraryData *II = TM->getInstrItineraryData();
 107     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 108   }
 109   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 110 }
 111
 112 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 113 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 114                                    const ScheduleDAG *DAG) const {
 115   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 116     return (ScheduleHazardRecognizer *)
 117       new ARMHazardRecognizer(II, *this, getRegisterInfo(), Subtarget, DAG);
 118   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 119 }
 120
 121 MachineInstr *
 122 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 123                                         MachineBasicBlock::iterator &MBBI,
 124                                         LiveVariables *LV) const {
 125   // FIXME: Thumb2 support.
 126
 127   if (!EnableARM3Addr)
 128     return NULL;
 129
 130   MachineInstr *MI = MBBI;
 131   MachineFunction &MF = *MI->getParent()->getParent();
 132   uint64_t TSFlags = MI->getDesc().TSFlags;
 133   bool isPre = false;
 134   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 135   default: return NULL;
 136   case ARMII::IndexModePre:
 137     isPre = true;
 138     break;
 139   case ARMII::IndexModePost:
 140     break;
 141   }
 142
 143   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 144   // operation.
 145   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 146   if (MemOpc == 0)
 147     return NULL;
 148
 149   MachineInstr *UpdateMI = NULL;
 150   MachineInstr *MemMI = NULL;
 151   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 152   const MCInstrDesc &MCID = MI->getDesc();
 153   unsigned NumOps = MCID.getNumOperands();
 154   bool isLoad = !MI->mayStore();
 155   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 156   const MachineOperand &Base = MI->getOperand(2);
 157   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 158   unsigned WBReg = WB.getReg();
 159   unsigned BaseReg = Base.getReg();
 160   unsigned OffReg = Offset.getReg();
 161   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 162   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 163   switch (AddrMode) {
 164   default: llvm_unreachable("Unknown indexed op!");
 165   case ARMII::AddrMode2: {
 166     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 167     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 168     if (OffReg == 0) {
 169       if (ARM_AM::getSOImmVal(Amt) == -1)
 170         // Can't encode it in a so_imm operand. This transformation will
 171         // add more than 1 instruction. Abandon!
 172         return NULL;
 173       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 174                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 175         .addReg(BaseReg).addImm(Amt)
 176         .addImm(Pred).addReg(0).addReg(0);
 177     } else if (Amt != 0) {
 178       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 179       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 180       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 181                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 182         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 183         .addImm(Pred).addReg(0).addReg(0);
 184     } else
 185       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 186                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 187         .addReg(BaseReg).addReg(OffReg)
 188         .addImm(Pred).addReg(0).addReg(0);
 189     break;
 190   }
 191   case ARMII::AddrMode3 : {
 192     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 193     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 194     if (OffReg == 0)
 195       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 196       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 197                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 198         .addReg(BaseReg).addImm(Amt)
 199         .addImm(Pred).addReg(0).addReg(0);
 200     else
 201       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 202                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 203         .addReg(BaseReg).addReg(OffReg)
 204         .addImm(Pred).addReg(0).addReg(0);
 205     break;
 206   }
 207   }
 208
 209   std::vector<MachineInstr*> NewMIs;
 210   if (isPre) {
 211     if (isLoad)
 212       MemMI = BuildMI(MF, MI->getDebugLoc(),
 213                       get(MemOpc), MI->getOperand(0).getReg())
 214         .addReg(WBReg).addImm(0).addImm(Pred);
 215     else
 216       MemMI = BuildMI(MF, MI->getDebugLoc(),
 217                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 218         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 219     NewMIs.push_back(MemMI);
 220     NewMIs.push_back(UpdateMI);
 221   } else {
 222     if (isLoad)
 223       MemMI = BuildMI(MF, MI->getDebugLoc(),
 224                       get(MemOpc), MI->getOperand(0).getReg())
 225         .addReg(BaseReg).addImm(0).addImm(Pred);
 226     else
 227       MemMI = BuildMI(MF, MI->getDebugLoc(),
 228                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 229         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 230     if (WB.isDead())
 231       UpdateMI->getOperand(0).setIsDead();
 232     NewMIs.push_back(UpdateMI);
 233     NewMIs.push_back(MemMI);
 234   }
 235
 236   // Transfer LiveVariables states, kill / dead info.
 237   if (LV) {
 238     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 239       MachineOperand &MO = MI->getOperand(i);
 240       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 241         unsigned Reg = MO.getReg();
 242
 243         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 244         if (MO.isDef()) {
 245           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 246           if (MO.isDead())
 247             LV->addVirtualRegisterDead(Reg, NewMI);
 248         }
 249         if (MO.isUse() && MO.isKill()) {
 250           for (unsigned j = 0; j < 2; ++j) {
 251             // Look at the two new MI's in reverse order.
 252             MachineInstr *NewMI = NewMIs[j];
 253             if (!NewMI->readsRegister(Reg))
 254               continue;
 255             LV->addVirtualRegisterKilled(Reg, NewMI);
 256             if (VI.removeKill(MI))
 257               VI.Kills.push_back(NewMI);
 258             break;
 259           }
 260         }
 261       }
 262     }
 263   }
 264
 265   MFI->insert(MBBI, NewMIs[1]);
 266   MFI->insert(MBBI, NewMIs[0]);
 267   return NewMIs[0];
 268 }
 269
 270 // Branch analysis.
 271 bool
 272 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 273                                 MachineBasicBlock *&FBB,
 274                                 SmallVectorImpl<MachineOperand> &Cond,
 275                                 bool AllowModify) const {
 276   // If the block has no terminators, it just falls into the block after it.
 277   MachineBasicBlock::iterator I = MBB.end();
 278   if (I == MBB.begin())
 279     return false;
 280   --I;
 281   while (I->isDebugValue()) {
 282     if (I == MBB.begin())
 283       return false;
 284     --I;
 285   }
 286   if (!isUnpredicatedTerminator(I))
 287     return false;
 288
 289   // Get the last instruction in the block.
 290   MachineInstr *LastInst = I;
 291
 292   // If there is only one terminator instruction, process it.
 293   unsigned LastOpc = LastInst->getOpcode();
 294   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 295     if (isUncondBranchOpcode(LastOpc)) {
 296       TBB = LastInst->getOperand(0).getMBB();
 297       return false;
 298     }
 299     if (isCondBranchOpcode(LastOpc)) {
 300       // Block ends with fall-through condbranch.
 301       TBB = LastInst->getOperand(0).getMBB();
 302       Cond.push_back(LastInst->getOperand(1));
 303       Cond.push_back(LastInst->getOperand(2));
 304       return false;
 305     }
 306     return true;  // Can't handle indirect branch.
 307   }
 308
 309   // Get the instruction before it if it is a terminator.
 310   MachineInstr *SecondLastInst = I;
 311   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 312
 313   // If AllowModify is true and the block ends with two or more unconditional
 314   // branches, delete all but the first unconditional branch.
 315   if (AllowModify && isUncondBranchOpcode(LastOpc)) {
 316     while (isUncondBranchOpcode(SecondLastOpc)) {
 317       LastInst->eraseFromParent();
 318       LastInst = SecondLastInst;
 319       LastOpc = LastInst->getOpcode();
 320       if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 321         // Return now the only terminator is an unconditional branch.
 322         TBB = LastInst->getOperand(0).getMBB();
 323         return false;
 324       } else {
 325         SecondLastInst = I;
 326         SecondLastOpc = SecondLastInst->getOpcode();
 327       }
 328     }
 329   }
 330
 331   // If there are three terminators, we don't know what sort of block this is.
 332   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 333     return true;
 334
 335   // If the block ends with a B and a Bcc, handle it.
 336   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 337     TBB =  SecondLastInst->getOperand(0).getMBB();
 338     Cond.push_back(SecondLastInst->getOperand(1));
 339     Cond.push_back(SecondLastInst->getOperand(2));
 340     FBB = LastInst->getOperand(0).getMBB();
 341     return false;
 342   }
 343
 344   // If the block ends with two unconditional branches, handle it.  The second
 345   // one is not executed, so remove it.
 346   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 347     TBB = SecondLastInst->getOperand(0).getMBB();
 348     I = LastInst;
 349     if (AllowModify)
 350       I->eraseFromParent();
 351     return false;
 352   }
 353
 354   // ...likewise if it ends with a branch table followed by an unconditional
 355   // branch. The branch folder can create these, and we must get rid of them for
 356   // correctness of Thumb constant islands.
 357   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 358        isIndirectBranchOpcode(SecondLastOpc)) &&
 359       isUncondBranchOpcode(LastOpc)) {
 360     I = LastInst;
 361     if (AllowModify)
 362       I->eraseFromParent();
 363     return true;
 364   }
 365
 366   // Otherwise, can't handle this.
 367   return true;
 368 }
 369
 370
 371 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 372   MachineBasicBlock::iterator I = MBB.end();
 373   if (I == MBB.begin()) return 0;
 374   --I;
 375   while (I->isDebugValue()) {
 376     if (I == MBB.begin())
 377       return 0;
 378     --I;
 379   }
 380   if (!isUncondBranchOpcode(I->getOpcode()) &&
 381       !isCondBranchOpcode(I->getOpcode()))
 382     return 0;
 383
 384   // Remove the branch.
 385   I->eraseFromParent();
 386
 387   I = MBB.end();
 388
 389   if (I == MBB.begin()) return 1;
 390   --I;
 391   if (!isCondBranchOpcode(I->getOpcode()))
 392     return 1;
 393
 394   // Remove the branch.
 395   I->eraseFromParent();
 396   return 2;
 397 }
 398
 399 unsigned
 400 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 401                                MachineBasicBlock *FBB,
 402                                const SmallVectorImpl<MachineOperand> &Cond,
 403                                DebugLoc DL) const {
 404   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 405   int BOpc   = !AFI->isThumbFunction()
 406     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 407   int BccOpc = !AFI->isThumbFunction()
 408     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 409   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 410
 411   // Shouldn't be a fall through.
 412   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 413   assert((Cond.size() == 2 || Cond.size() == 0) &&
 414          "ARM branch conditions have two components!");
 415
 416   if (FBB == 0) {
 417     if (Cond.empty()) { // Unconditional branch?
 418       if (isThumb)
 419         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 420       else
 421         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 422     } else
 423       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 424         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 425     return 1;
 426   }
 427
 428   // Two-way conditional branch.
 429   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 430     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 431   if (isThumb)
 432     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 433   else
 434     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 435   return 2;
 436 }
 437
 438 bool ARMBaseInstrInfo::
 439 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 440   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 441   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 442   return false;
 443 }
 444
 445 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 446   if (MI->isBundle()) {
 447     MachineBasicBlock::const_instr_iterator I = MI;
 448     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 449     while (++I != E && I->isInsideBundle()) {
 450       int PIdx = I->findFirstPredOperandIdx();
 451       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 452         return true;
 453     }
 454     return false;
 455   }
 456
 457   int PIdx = MI->findFirstPredOperandIdx();
 458   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 459 }
 460
 461 bool ARMBaseInstrInfo::
 462 PredicateInstruction(MachineInstr *MI,
 463                      const SmallVectorImpl<MachineOperand> &Pred) const {
 464   unsigned Opc = MI->getOpcode();
 465   if (isUncondBranchOpcode(Opc)) {
 466     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 467     MI->addOperand(MachineOperand::CreateImm(Pred[0].getImm()));
 468     MI->addOperand(MachineOperand::CreateReg(Pred[1].getReg(), false));
 469     return true;
 470   }
 471
 472   int PIdx = MI->findFirstPredOperandIdx();
 473   if (PIdx != -1) {
 474     MachineOperand &PMO = MI->getOperand(PIdx);
 475     PMO.setImm(Pred[0].getImm());
 476     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 477     return true;
 478   }
 479   return false;
 480 }
 481
 482 bool ARMBaseInstrInfo::
 483 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 484                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 485   if (Pred1.size() > 2 || Pred2.size() > 2)
 486     return false;
 487
 488   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 489   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 490   if (CC1 == CC2)
 491     return true;
 492
 493   switch (CC1) {
 494   default:
 495     return false;
 496   case ARMCC::AL:
 497     return true;
 498   case ARMCC::HS:
 499     return CC2 == ARMCC::HI;
 500   case ARMCC::LS:
 501     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 502   case ARMCC::GE:
 503     return CC2 == ARMCC::GT;
 504   case ARMCC::LE:
 505     return CC2 == ARMCC::LT;
 506   }
 507 }
 508
 509 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 510                                     std::vector<MachineOperand> &Pred) const {
 511   bool Found = false;
 512   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 513     const MachineOperand &MO = MI->getOperand(i);
 514     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 515         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 516       Pred.push_back(MO);
 517       Found = true;
 518     }
 519   }
 520
 521   return Found;
 522 }
 523
 524 /// isPredicable - Return true if the specified instruction can be predicated.
 525 /// By default, this returns true for every instruction with a
 526 /// PredicateOperand.
 527 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 528   if (!MI->isPredicable())
 529     return false;
 530
 531   if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 532     ARMFunctionInfo *AFI =
 533       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 534     return AFI->isThumb2Function();
 535   }
 536   return true;
 537 }
 538
 539 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 540 LLVM_ATTRIBUTE_NOINLINE
 541 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 542                                 unsigned JTI);
 543 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 544                                 unsigned JTI) {
 545   assert(JTI < JT.size());
 546   return JT[JTI].MBBs.size();
 547 }
 548
 549 /// GetInstSize - Return the size of the specified MachineInstr.
 550 ///
 551 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 552   const MachineBasicBlock &MBB = *MI->getParent();
 553   const MachineFunction *MF = MBB.getParent();
 554   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 555
 556   const MCInstrDesc &MCID = MI->getDesc();
 557   if (MCID.getSize())
 558     return MCID.getSize();
 559
 560   // If this machine instr is an inline asm, measure it.
 561   if (MI->getOpcode() == ARM::INLINEASM)
 562     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 563   if (MI->isLabel())
 564     return 0;
 565   unsigned Opc = MI->getOpcode();
 566   switch (Opc) {
 567   case TargetOpcode::IMPLICIT_DEF:
 568   case TargetOpcode::KILL:
 569   case TargetOpcode::PROLOG_LABEL:
 570   case TargetOpcode::EH_LABEL:
 571   case TargetOpcode::DBG_VALUE:
 572     return 0;
 573   case TargetOpcode::BUNDLE:
 574     return getInstBundleLength(MI);
 575   case ARM::MOVi16_ga_pcrel:
 576   case ARM::MOVTi16_ga_pcrel:
 577   case ARM::t2MOVi16_ga_pcrel:
 578   case ARM::t2MOVTi16_ga_pcrel:
 579     return 4;
 580   case ARM::MOVi32imm:
 581   case ARM::t2MOVi32imm:
 582     return 8;
 583   case ARM::CONSTPOOL_ENTRY:
 584     // If this machine instr is a constant pool entry, its size is recorded as
 585     // operand #2.
 586     return MI->getOperand(2).getImm();
 587   case ARM::Int_eh_sjlj_longjmp:
 588     return 16;
 589   case ARM::tInt_eh_sjlj_longjmp:
 590     return 10;
 591   case ARM::Int_eh_sjlj_setjmp:
 592   case ARM::Int_eh_sjlj_setjmp_nofp:
 593     return 20;
 594   case ARM::tInt_eh_sjlj_setjmp:
 595   case ARM::t2Int_eh_sjlj_setjmp:
 596   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 597     return 12;
 598   case ARM::BR_JTr:
 599   case ARM::BR_JTm:
 600   case ARM::BR_JTadd:
 601   case ARM::tBR_JTr:
 602   case ARM::t2BR_JT:
 603   case ARM::t2TBB_JT:
 604   case ARM::t2TBH_JT: {
 605     // These are jumptable branches, i.e. a branch followed by an inlined
 606     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 607     // entry is one byte; TBH two byte each.
 608     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 609       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 610     unsigned NumOps = MCID.getNumOperands();
 611     MachineOperand JTOP =
 612       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 613     unsigned JTI = JTOP.getIndex();
 614     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 615     assert(MJTI != 0);
 616     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 617     assert(JTI < JT.size());
 618     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 619     // 4 aligned. The assembler / linker may add 2 byte padding just before
 620     // the JT entries.  The size does not include this padding; the
 621     // constant islands pass does separate bookkeeping for it.
 622     // FIXME: If we know the size of the function is less than (1 << 16) *2
 623     // bytes, we can use 16-bit entries instead. Then there won't be an
 624     // alignment issue.
 625     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 626     unsigned NumEntries = getNumJTEntries(JT, JTI);
 627     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 628       // Make sure the instruction that follows TBB is 2-byte aligned.
 629       // FIXME: Constant island pass should insert an "ALIGN" instruction
 630       // instead.
 631       ++NumEntries;
 632     return NumEntries * EntrySize + InstSize;
 633   }
 634   default:
 635     // Otherwise, pseudo-instruction sizes are zero.
 636     return 0;
 637   }
 638 }
 639
 640 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 641   unsigned Size = 0;
 642   MachineBasicBlock::const_instr_iterator I = MI;
 643   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 644   while (++I != E && I->isInsideBundle()) {
 645     assert(!I->isBundle() && "No nested bundle!");
 646     Size += GetInstSizeInBytes(&*I);
 647   }
 648   return Size;
 649 }
 650
 651 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 652                                    MachineBasicBlock::iterator I, DebugLoc DL,
 653                                    unsigned DestReg, unsigned SrcReg,
 654                                    bool KillSrc) const {
 655   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 656   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 657
 658   if (GPRDest && GPRSrc) {
 659     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 660                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 661     return;
 662   }
 663
 664   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 665   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 666
 667   unsigned Opc = 0;
 668   if (SPRDest && SPRSrc)
 669     Opc = ARM::VMOVS;
 670   else if (GPRDest && SPRSrc)
 671     Opc = ARM::VMOVRS;
 672   else if (SPRDest && GPRSrc)
 673     Opc = ARM::VMOVSR;
 674   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 675     Opc = ARM::VMOVD;
 676   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 677     Opc = ARM::VORRq;
 678
 679   if (Opc) {
 680     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 681     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 682     if (Opc == ARM::VORRq)
 683       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 684     AddDefaultPred(MIB);
 685     return;
 686   }
 687
 688   // Handle register classes that require multiple instructions.
 689   unsigned BeginIdx = 0;
 690   unsigned SubRegs = 0;
 691   int Spacing = 1;
 692
 693   // Use VORRq when possible.
 694   if (ARM::QQPRRegClass.contains(DestReg, SrcReg))
 695     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 2;
 696   else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg))
 697     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 4;
 698   // Fall back to VMOVD.
 699   else if (ARM::DPairRegClass.contains(DestReg, SrcReg))
 700     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2;
 701   else if (ARM::DTripleRegClass.contains(DestReg, SrcReg))
 702     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3;
 703   else if (ARM::DQuadRegClass.contains(DestReg, SrcReg))
 704     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4;
 705   else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg))
 706     Opc = ARM::MOVr, BeginIdx = ARM::gsub_0, SubRegs = 2;
 707
 708   else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg))
 709     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2, Spacing = 2;
 710   else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg))
 711     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3, Spacing = 2;
 712   else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg))
 713     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4, Spacing = 2;
 714
 715   assert(Opc && "Impossible reg-to-reg copy");
 716
 717   const TargetRegisterInfo *TRI = &getRegisterInfo();
 718   MachineInstrBuilder Mov;
 719
 720   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 721   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 722     BeginIdx = BeginIdx + ((SubRegs-1)*Spacing);
 723     Spacing = -Spacing;
 724   }
 725 #ifndef NDEBUG
 726   SmallSet<unsigned, 4> DstRegs;
 727 #endif
 728   for (unsigned i = 0; i != SubRegs; ++i) {
 729     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i*Spacing);
 730     unsigned Src = TRI->getSubReg(SrcReg,  BeginIdx + i*Spacing);
 731     assert(Dst && Src && "Bad sub-register");
 732 #ifndef NDEBUG
 733     assert(!DstRegs.count(Src) && "destructive vector copy");
 734     DstRegs.insert(Dst);
 735 #endif
 736     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst)
 737       .addReg(Src);
 738     // VORR takes two source operands.
 739     if (Opc == ARM::VORRq)
 740       Mov.addReg(Src);
 741     Mov = AddDefaultPred(Mov);
 742   }
 743   // Add implicit super-register defs and kills to the last instruction.
 744   Mov->addRegisterDefined(DestReg, TRI);
 745   if (KillSrc)
 746     Mov->addRegisterKilled(SrcReg, TRI);
 747 }
 748
 749 static const
 750 MachineInstrBuilder &AddDReg(MachineInstrBuilder &MIB,
 751                              unsigned Reg, unsigned SubIdx, unsigned State,
 752                              const TargetRegisterInfo *TRI) {
 753   if (!SubIdx)
 754     return MIB.addReg(Reg, State);
 755
 756   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 757     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 758   return MIB.addReg(Reg, State, SubIdx);
 759 }
 760
 761 void ARMBaseInstrInfo::
 762 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 763                     unsigned SrcReg, bool isKill, int FI,
 764                     const TargetRegisterClass *RC,
 765                     const TargetRegisterInfo *TRI) const {
 766   DebugLoc DL;
 767   if (I != MBB.end()) DL = I->getDebugLoc();
 768   MachineFunction &MF = *MBB.getParent();
 769   MachineFrameInfo &MFI = *MF.getFrameInfo();
 770   unsigned Align = MFI.getObjectAlignment(FI);
 771
 772   MachineMemOperand *MMO =
 773     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 774                             MachineMemOperand::MOStore,
 775                             MFI.getObjectSize(FI),
 776                             Align);
 777
 778   switch (RC->getSize()) {
 779     case 4:
 780       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 781         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 782                    .addReg(SrcReg, getKillRegState(isKill))
 783                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 784       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 785         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 786                    .addReg(SrcReg, getKillRegState(isKill))
 787                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 788       } else
 789         llvm_unreachable("Unknown reg class!");
 790       break;
 791     case 8:
 792       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 793         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 794                    .addReg(SrcReg, getKillRegState(isKill))
 795                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 796       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 797         MachineInstrBuilder MIB =
 798           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 799                        .addFrameIndex(FI))
 800                        .addMemOperand(MMO);
 801           MIB = AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 802                 AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 803       } else
 804         llvm_unreachable("Unknown reg class!");
 805       break;
 806     case 16:
 807       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 808         // Use aligned spills if the stack can be realigned.
 809         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 810           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 811                      .addFrameIndex(FI).addImm(16)
 812                      .addReg(SrcReg, getKillRegState(isKill))
 813                      .addMemOperand(MMO));
 814         } else {
 815           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 816                      .addReg(SrcReg, getKillRegState(isKill))
 817                      .addFrameIndex(FI)
 818                      .addMemOperand(MMO));
 819         }
 820       } else
 821         llvm_unreachable("Unknown reg class!");
 822       break;
 823     case 24:
 824       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 825         // Use aligned spills if the stack can be realigned.
 826         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 827           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 828                      .addFrameIndex(FI).addImm(16)
 829                      .addReg(SrcReg, getKillRegState(isKill))
 830                      .addMemOperand(MMO));
 831         } else {
 832           MachineInstrBuilder MIB =
 833           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 834                        .addFrameIndex(FI))
 835                        .addMemOperand(MMO);
 836           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 837           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 838           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 839         }
 840       } else
 841         llvm_unreachable("Unknown reg class!");
 842       break;
 843     case 32:
 844       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 845         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 846           // FIXME: It's possible to only store part of the QQ register if the
 847           // spilled def has a sub-register index.
 848           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 849                      .addFrameIndex(FI).addImm(16)
 850                      .addReg(SrcReg, getKillRegState(isKill))
 851                      .addMemOperand(MMO));
 852         } else {
 853           MachineInstrBuilder MIB =
 854           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 855                        .addFrameIndex(FI))
 856                        .addMemOperand(MMO);
 857           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 858           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 859           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 860                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 861         }
 862       } else
 863         llvm_unreachable("Unknown reg class!");
 864       break;
 865     case 64:
 866       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 867         MachineInstrBuilder MIB =
 868           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 869                          .addFrameIndex(FI))
 870                          .addMemOperand(MMO);
 871         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 872         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 873         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 874         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 875         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 876         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 877         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 878               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 879       } else
 880         llvm_unreachable("Unknown reg class!");
 881       break;
 882     default:
 883       llvm_unreachable("Unknown reg class!");
 884   }
 885 }
 886
 887 unsigned
 888 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 889                                      int &FrameIndex) const {
 890   switch (MI->getOpcode()) {
 891   default: break;
 892   case ARM::STRrs:
 893   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 894     if (MI->getOperand(1).isFI() &&
 895         MI->getOperand(2).isReg() &&
 896         MI->getOperand(3).isImm() &&
 897         MI->getOperand(2).getReg() == 0 &&
 898         MI->getOperand(3).getImm() == 0) {
 899       FrameIndex = MI->getOperand(1).getIndex();
 900       return MI->getOperand(0).getReg();
 901     }
 902     break;
 903   case ARM::STRi12:
 904   case ARM::t2STRi12:
 905   case ARM::tSTRspi:
 906   case ARM::VSTRD:
 907   case ARM::VSTRS:
 908     if (MI->getOperand(1).isFI() &&
 909         MI->getOperand(2).isImm() &&
 910         MI->getOperand(2).getImm() == 0) {
 911       FrameIndex = MI->getOperand(1).getIndex();
 912       return MI->getOperand(0).getReg();
 913     }
 914     break;
 915   case ARM::VST1q64:
 916   case ARM::VST1d64TPseudo:
 917   case ARM::VST1d64QPseudo:
 918     if (MI->getOperand(0).isFI() &&
 919         MI->getOperand(2).getSubReg() == 0) {
 920       FrameIndex = MI->getOperand(0).getIndex();
 921       return MI->getOperand(2).getReg();
 922     }
 923     break;
 924   case ARM::VSTMQIA:
 925     if (MI->getOperand(1).isFI() &&
 926         MI->getOperand(0).getSubReg() == 0) {
 927       FrameIndex = MI->getOperand(1).getIndex();
 928       return MI->getOperand(0).getReg();
 929     }
 930     break;
 931   }
 932
 933   return 0;
 934 }
 935
 936 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 937                                                     int &FrameIndex) const {
 938   const MachineMemOperand *Dummy;
 939   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 940 }
 941
 942 void ARMBaseInstrInfo::
 943 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 944                      unsigned DestReg, int FI,
 945                      const TargetRegisterClass *RC,
 946                      const TargetRegisterInfo *TRI) const {
 947   DebugLoc DL;
 948   if (I != MBB.end()) DL = I->getDebugLoc();
 949   MachineFunction &MF = *MBB.getParent();
 950   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 951   MachineFrameInfo &MFI = *MF.getFrameInfo();
 952   unsigned Align = MFI.getObjectAlignment(FI);
 953   MachineMemOperand *MMO =
 954     MF.getMachineMemOperand(
 955                     MachinePointerInfo::getFixedStack(FI),
 956                             MachineMemOperand::MOLoad,
 957                             MFI.getObjectSize(FI),
 958                             Align);
 959
 960   switch (RC->getSize()) {
 961   case 4:
 962     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 963       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 964                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 965
 966     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 967       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 968                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 969     } else
 970       llvm_unreachable("Unknown reg class!");
 971     break;
 972   case 8:
 973     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 974       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 975                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 976     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 977       unsigned LdmOpc = AFI->isThumbFunction() ? ARM::t2LDMIA : ARM::LDMIA;
 978       MachineInstrBuilder MIB =
 979         AddDefaultPred(BuildMI(MBB, I, DL, get(LdmOpc))
 980                     .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 981       MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
 982       MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
 983       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
 984         MIB.addReg(DestReg, RegState::ImplicitDefine);
 985     } else
 986       llvm_unreachable("Unknown reg class!");
 987     break;
 988   case 16:
 989     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 990       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 991         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
 992                      .addFrameIndex(FI).addImm(16)
 993                      .addMemOperand(MMO));
 994       } else {
 995         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
 996                        .addFrameIndex(FI)
 997                        .addMemOperand(MMO));
 998       }
 999     } else
1000       llvm_unreachable("Unknown reg class!");
1001     break;
1002   case 24:
1003     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1004       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1005         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1006                      .addFrameIndex(FI).addImm(16)
1007                      .addMemOperand(MMO));
1008       } else {
1009         MachineInstrBuilder MIB =
1010           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1011                          .addFrameIndex(FI)
1012                          .addMemOperand(MMO));
1013         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1014         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1015         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1016         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1017           MIB.addReg(DestReg, RegState::ImplicitDefine);
1018       }
1019     } else
1020       llvm_unreachable("Unknown reg class!");
1021     break;
1022    case 32:
1023     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1024       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1025         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1026                      .addFrameIndex(FI).addImm(16)
1027                      .addMemOperand(MMO));
1028       } else {
1029         MachineInstrBuilder MIB =
1030         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1031                        .addFrameIndex(FI))
1032                        .addMemOperand(MMO);
1033         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1034         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1035         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1036         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1037         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1038           MIB.addReg(DestReg, RegState::ImplicitDefine);
1039       }
1040     } else
1041       llvm_unreachable("Unknown reg class!");
1042     break;
1043   case 64:
1044     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1045       MachineInstrBuilder MIB =
1046       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1047                      .addFrameIndex(FI))
1048                      .addMemOperand(MMO);
1049       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1050       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1051       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1052       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1053       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1054       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1055       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1056       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1057       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1058         MIB.addReg(DestReg, RegState::ImplicitDefine);
1059     } else
1060       llvm_unreachable("Unknown reg class!");
1061     break;
1062   default:
1063     llvm_unreachable("Unknown regclass!");
1064   }
1065 }
1066
1067 unsigned
1068 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1069                                       int &FrameIndex) const {
1070   switch (MI->getOpcode()) {
1071   default: break;
1072   case ARM::LDRrs:
1073   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1074     if (MI->getOperand(1).isFI() &&
1075         MI->getOperand(2).isReg() &&
1076         MI->getOperand(3).isImm() &&
1077         MI->getOperand(2).getReg() == 0 &&
1078         MI->getOperand(3).getImm() == 0) {
1079       FrameIndex = MI->getOperand(1).getIndex();
1080       return MI->getOperand(0).getReg();
1081     }
1082     break;
1083   case ARM::LDRi12:
1084   case ARM::t2LDRi12:
1085   case ARM::tLDRspi:
1086   case ARM::VLDRD:
1087   case ARM::VLDRS:
1088     if (MI->getOperand(1).isFI() &&
1089         MI->getOperand(2).isImm() &&
1090         MI->getOperand(2).getImm() == 0) {
1091       FrameIndex = MI->getOperand(1).getIndex();
1092       return MI->getOperand(0).getReg();
1093     }
1094     break;
1095   case ARM::VLD1q64:
1096   case ARM::VLD1d64TPseudo:
1097   case ARM::VLD1d64QPseudo:
1098     if (MI->getOperand(1).isFI() &&
1099         MI->getOperand(0).getSubReg() == 0) {
1100       FrameIndex = MI->getOperand(1).getIndex();
1101       return MI->getOperand(0).getReg();
1102     }
1103     break;
1104   case ARM::VLDMQIA:
1105     if (MI->getOperand(1).isFI() &&
1106         MI->getOperand(0).getSubReg() == 0) {
1107       FrameIndex = MI->getOperand(1).getIndex();
1108       return MI->getOperand(0).getReg();
1109     }
1110     break;
1111   }
1112
1113   return 0;
1114 }
1115
1116 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1117                                              int &FrameIndex) const {
1118   const MachineMemOperand *Dummy;
1119   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1120 }
1121
1122 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1123   // This hook gets to expand COPY instructions before they become
1124   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1125   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1126   // changed into a VORR that can go down the NEON pipeline.
1127   if (!WidenVMOVS || !MI->isCopy())
1128     return false;
1129
1130   // Look for a copy between even S-registers.  That is where we keep floats
1131   // when using NEON v2f32 instructions for f32 arithmetic.
1132   unsigned DstRegS = MI->getOperand(0).getReg();
1133   unsigned SrcRegS = MI->getOperand(1).getReg();
1134   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1135     return false;
1136
1137   const TargetRegisterInfo *TRI = &getRegisterInfo();
1138   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1139                                               &ARM::DPRRegClass);
1140   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1141                                               &ARM::DPRRegClass);
1142   if (!DstRegD || !SrcRegD)
1143     return false;
1144
1145   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1146   // legal if the COPY already defines the full DstRegD, and it isn't a
1147   // sub-register insertion.
1148   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1149     return false;
1150
1151   // A dead copy shouldn't show up here, but reject it just in case.
1152   if (MI->getOperand(0).isDead())
1153     return false;
1154
1155   // All clear, widen the COPY.
1156   DEBUG(dbgs() << "widening:    " << *MI);
1157   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1158
1159   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1160   // or some other super-register.
1161   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1162   if (ImpDefIdx != -1)
1163     MI->RemoveOperand(ImpDefIdx);
1164
1165   // Change the opcode and operands.
1166   MI->setDesc(get(ARM::VMOVD));
1167   MI->getOperand(0).setReg(DstRegD);
1168   MI->getOperand(1).setReg(SrcRegD);
1169   AddDefaultPred(MIB);
1170
1171   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1172   // register scavenger and machine verifier, so we need to indicate that we
1173   // are reading an undefined value from SrcRegD, but a proper value from
1174   // SrcRegS.
1175   MI->getOperand(1).setIsUndef();
1176   MIB.addReg(SrcRegS, RegState::Implicit);
1177
1178   // SrcRegD may actually contain an unrelated value in the ssub_1
1179   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1180   if (MI->getOperand(1).isKill()) {
1181     MI->getOperand(1).setIsKill(false);
1182     MI->addRegisterKilled(SrcRegS, TRI, true);
1183   }
1184
1185   DEBUG(dbgs() << "replaced by: " << *MI);
1186   return true;
1187 }
1188
1189 MachineInstr*
1190 ARMBaseInstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
1191                                            int FrameIx, uint64_t Offset,
1192                                            const MDNode *MDPtr,
1193                                            DebugLoc DL) const {
1194   MachineInstrBuilder MIB = BuildMI(MF, DL, get(ARM::DBG_VALUE))
1195     .addFrameIndex(FrameIx).addImm(0).addImm(Offset).addMetadata(MDPtr);
1196   return &*MIB;
1197 }
1198
1199 /// Create a copy of a const pool value. Update CPI to the new index and return
1200 /// the label UID.
1201 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1202   MachineConstantPool *MCP = MF.getConstantPool();
1203   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1204
1205   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1206   assert(MCPE.isMachineConstantPoolEntry() &&
1207          "Expecting a machine constantpool entry!");
1208   ARMConstantPoolValue *ACPV =
1209     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1210
1211   unsigned PCLabelId = AFI->createPICLabelUId();
1212   ARMConstantPoolValue *NewCPV = 0;
1213   // FIXME: The below assumes PIC relocation model and that the function
1214   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1215   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1216   // instructions, so that's probably OK, but is PIC always correct when
1217   // we get here?
1218   if (ACPV->isGlobalValue())
1219     NewCPV = ARMConstantPoolConstant::
1220       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1221              ARMCP::CPValue, 4);
1222   else if (ACPV->isExtSymbol())
1223     NewCPV = ARMConstantPoolSymbol::
1224       Create(MF.getFunction()->getContext(),
1225              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1226   else if (ACPV->isBlockAddress())
1227     NewCPV = ARMConstantPoolConstant::
1228       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1229              ARMCP::CPBlockAddress, 4);
1230   else if (ACPV->isLSDA())
1231     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1232                                              ARMCP::CPLSDA, 4);
1233   else if (ACPV->isMachineBasicBlock())
1234     NewCPV = ARMConstantPoolMBB::
1235       Create(MF.getFunction()->getContext(),
1236              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1237   else
1238     llvm_unreachable("Unexpected ARM constantpool value type!!");
1239   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1240   return PCLabelId;
1241 }
1242
1243 void ARMBaseInstrInfo::
1244 reMaterialize(MachineBasicBlock &MBB,
1245               MachineBasicBlock::iterator I,
1246               unsigned DestReg, unsigned SubIdx,
1247               const MachineInstr *Orig,
1248               const TargetRegisterInfo &TRI) const {
1249   unsigned Opcode = Orig->getOpcode();
1250   switch (Opcode) {
1251   default: {
1252     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1253     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1254     MBB.insert(I, MI);
1255     break;
1256   }
1257   case ARM::tLDRpci_pic:
1258   case ARM::t2LDRpci_pic: {
1259     MachineFunction &MF = *MBB.getParent();
1260     unsigned CPI = Orig->getOperand(1).getIndex();
1261     unsigned PCLabelId = duplicateCPV(MF, CPI);
1262     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1263                                       DestReg)
1264       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1265     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1266     break;
1267   }
1268   }
1269 }
1270
1271 MachineInstr *
1272 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1273   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1274   switch(Orig->getOpcode()) {
1275   case ARM::tLDRpci_pic:
1276   case ARM::t2LDRpci_pic: {
1277     unsigned CPI = Orig->getOperand(1).getIndex();
1278     unsigned PCLabelId = duplicateCPV(MF, CPI);
1279     Orig->getOperand(1).setIndex(CPI);
1280     Orig->getOperand(2).setImm(PCLabelId);
1281     break;
1282   }
1283   }
1284   return MI;
1285 }
1286
1287 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1288                                         const MachineInstr *MI1,
1289                                         const MachineRegisterInfo *MRI) const {
1290   int Opcode = MI0->getOpcode();
1291   if (Opcode == ARM::t2LDRpci ||
1292       Opcode == ARM::t2LDRpci_pic ||
1293       Opcode == ARM::tLDRpci ||
1294       Opcode == ARM::tLDRpci_pic ||
1295       Opcode == ARM::MOV_ga_dyn ||
1296       Opcode == ARM::MOV_ga_pcrel ||
1297       Opcode == ARM::MOV_ga_pcrel_ldr ||
1298       Opcode == ARM::t2MOV_ga_dyn ||
1299       Opcode == ARM::t2MOV_ga_pcrel) {
1300     if (MI1->getOpcode() != Opcode)
1301       return false;
1302     if (MI0->getNumOperands() != MI1->getNumOperands())
1303       return false;
1304
1305     const MachineOperand &MO0 = MI0->getOperand(1);
1306     const MachineOperand &MO1 = MI1->getOperand(1);
1307     if (MO0.getOffset() != MO1.getOffset())
1308       return false;
1309
1310     if (Opcode == ARM::MOV_ga_dyn ||
1311         Opcode == ARM::MOV_ga_pcrel ||
1312         Opcode == ARM::MOV_ga_pcrel_ldr ||
1313         Opcode == ARM::t2MOV_ga_dyn ||
1314         Opcode == ARM::t2MOV_ga_pcrel)
1315       // Ignore the PC labels.
1316       return MO0.getGlobal() == MO1.getGlobal();
1317
1318     const MachineFunction *MF = MI0->getParent()->getParent();
1319     const MachineConstantPool *MCP = MF->getConstantPool();
1320     int CPI0 = MO0.getIndex();
1321     int CPI1 = MO1.getIndex();
1322     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1323     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1324     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1325     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1326     if (isARMCP0 && isARMCP1) {
1327       ARMConstantPoolValue *ACPV0 =
1328         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1329       ARMConstantPoolValue *ACPV1 =
1330         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1331       return ACPV0->hasSameValue(ACPV1);
1332     } else if (!isARMCP0 && !isARMCP1) {
1333       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1334     }
1335     return false;
1336   } else if (Opcode == ARM::PICLDR) {
1337     if (MI1->getOpcode() != Opcode)
1338       return false;
1339     if (MI0->getNumOperands() != MI1->getNumOperands())
1340       return false;
1341
1342     unsigned Addr0 = MI0->getOperand(1).getReg();
1343     unsigned Addr1 = MI1->getOperand(1).getReg();
1344     if (Addr0 != Addr1) {
1345       if (!MRI ||
1346           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1347           !TargetRegisterInfo::isVirtualRegister(Addr1))
1348         return false;
1349
1350       // This assumes SSA form.
1351       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1352       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1353       // Check if the loaded value, e.g. a constantpool of a global address, are
1354       // the same.
1355       if (!produceSameValue(Def0, Def1, MRI))
1356         return false;
1357     }
1358
1359     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1360       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1361       const MachineOperand &MO0 = MI0->getOperand(i);
1362       const MachineOperand &MO1 = MI1->getOperand(i);
1363       if (!MO0.isIdenticalTo(MO1))
1364         return false;
1365     }
1366     return true;
1367   }
1368
1369   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1370 }
1371
1372 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1373 /// determine if two loads are loading from the same base address. It should
1374 /// only return true if the base pointers are the same and the only differences
1375 /// between the two addresses is the offset. It also returns the offsets by
1376 /// reference.
1377 ///
1378 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1379 /// is permanently disabled.
1380 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1381                                                int64_t &Offset1,
1382                                                int64_t &Offset2) const {
1383   // Don't worry about Thumb: just ARM and Thumb2.
1384   if (Subtarget.isThumb1Only()) return false;
1385
1386   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1387     return false;
1388
1389   switch (Load1->getMachineOpcode()) {
1390   default:
1391     return false;
1392   case ARM::LDRi12:
1393   case ARM::LDRBi12:
1394   case ARM::LDRD:
1395   case ARM::LDRH:
1396   case ARM::LDRSB:
1397   case ARM::LDRSH:
1398   case ARM::VLDRD:
1399   case ARM::VLDRS:
1400   case ARM::t2LDRi8:
1401   case ARM::t2LDRDi8:
1402   case ARM::t2LDRSHi8:
1403   case ARM::t2LDRi12:
1404   case ARM::t2LDRSHi12:
1405     break;
1406   }
1407
1408   switch (Load2->getMachineOpcode()) {
1409   default:
1410     return false;
1411   case ARM::LDRi12:
1412   case ARM::LDRBi12:
1413   case ARM::LDRD:
1414   case ARM::LDRH:
1415   case ARM::LDRSB:
1416   case ARM::LDRSH:
1417   case ARM::VLDRD:
1418   case ARM::VLDRS:
1419   case ARM::t2LDRi8:
1420   case ARM::t2LDRSHi8:
1421   case ARM::t2LDRi12:
1422   case ARM::t2LDRSHi12:
1423     break;
1424   }
1425
1426   // Check if base addresses and chain operands match.
1427   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1428       Load1->getOperand(4) != Load2->getOperand(4))
1429     return false;
1430
1431   // Index should be Reg0.
1432   if (Load1->getOperand(3) != Load2->getOperand(3))
1433     return false;
1434
1435   // Determine the offsets.
1436   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1437       isa<ConstantSDNode>(Load2->getOperand(1))) {
1438     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1439     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1440     return true;
1441   }
1442
1443   return false;
1444 }
1445
1446 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1447 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1448 /// be scheduled togther. On some targets if two loads are loading from
1449 /// addresses in the same cache line, it's better if they are scheduled
1450 /// together. This function takes two integers that represent the load offsets
1451 /// from the common base address. It returns true if it decides it's desirable
1452 /// to schedule the two loads together. "NumLoads" is the number of loads that
1453 /// have already been scheduled after Load1.
1454 ///
1455 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1456 /// is permanently disabled.
1457 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1458                                                int64_t Offset1, int64_t Offset2,
1459                                                unsigned NumLoads) const {
1460   // Don't worry about Thumb: just ARM and Thumb2.
1461   if (Subtarget.isThumb1Only()) return false;
1462
1463   assert(Offset2 > Offset1);
1464
1465   if ((Offset2 - Offset1) / 8 > 64)
1466     return false;
1467
1468   if (Load1->getMachineOpcode() != Load2->getMachineOpcode())
1469     return false;  // FIXME: overly conservative?
1470
1471   // Four loads in a row should be sufficient.
1472   if (NumLoads >= 3)
1473     return false;
1474
1475   return true;
1476 }
1477
1478 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1479                                             const MachineBasicBlock *MBB,
1480                                             const MachineFunction &MF) const {
1481   // Debug info is never a scheduling boundary. It's necessary to be explicit
1482   // due to the special treatment of IT instructions below, otherwise a
1483   // dbg_value followed by an IT will result in the IT instruction being
1484   // considered a scheduling hazard, which is wrong. It should be the actual
1485   // instruction preceding the dbg_value instruction(s), just like it is
1486   // when debug info is not present.
1487   if (MI->isDebugValue())
1488     return false;
1489
1490   // Terminators and labels can't be scheduled around.
1491   if (MI->isTerminator() || MI->isLabel())
1492     return true;
1493
1494   // Treat the start of the IT block as a scheduling boundary, but schedule
1495   // t2IT along with all instructions following it.
1496   // FIXME: This is a big hammer. But the alternative is to add all potential
1497   // true and anti dependencies to IT block instructions as implicit operands
1498   // to the t2IT instruction. The added compile time and complexity does not
1499   // seem worth it.
1500   MachineBasicBlock::const_iterator I = MI;
1501   // Make sure to skip any dbg_value instructions
1502   while (++I != MBB->end() && I->isDebugValue())
1503     ;
1504   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1505     return true;
1506
1507   // Don't attempt to schedule around any instruction that defines
1508   // a stack-oriented pointer, as it's unlikely to be profitable. This
1509   // saves compile time, because it doesn't require every single
1510   // stack slot reference to depend on the instruction that does the
1511   // modification.
1512   // Calls don't actually change the stack pointer, even if they have imp-defs.
1513   // No ARM calling conventions change the stack pointer. (X86 calling
1514   // conventions sometimes do).
1515   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1516     return true;
1517
1518   return false;
1519 }
1520
1521 bool ARMBaseInstrInfo::
1522 isProfitableToIfCvt(MachineBasicBlock &MBB,
1523                     unsigned NumCycles, unsigned ExtraPredCycles,
1524                     const BranchProbability &Probability) const {
1525   if (!NumCycles)
1526     return false;
1527
1528   // Attempt to estimate the relative costs of predication versus branching.
1529   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1530   UnpredCost /= Probability.getDenominator();
1531   UnpredCost += 1; // The branch itself
1532   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1533
1534   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1535 }
1536
1537 bool ARMBaseInstrInfo::
1538 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1539                     unsigned TCycles, unsigned TExtra,
1540                     MachineBasicBlock &FMBB,
1541                     unsigned FCycles, unsigned FExtra,
1542                     const BranchProbability &Probability) const {
1543   if (!TCycles || !FCycles)
1544     return false;
1545
1546   // Attempt to estimate the relative costs of predication versus branching.
1547   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1548   TUnpredCost /= Probability.getDenominator();
1549
1550   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1551   unsigned FUnpredCost = Comp * FCycles;
1552   FUnpredCost /= Probability.getDenominator();
1553
1554   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1555   UnpredCost += 1; // The branch itself
1556   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1557
1558   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1559 }
1560
1561 bool
1562 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1563                                             MachineBasicBlock &FMBB) const {
1564   // Reduce false anti-dependencies to let Swift's out-of-order execution
1565   // engine do its thing.
1566   return Subtarget.isSwift();
1567 }
1568
1569 /// getInstrPredicate - If instruction is predicated, returns its predicate
1570 /// condition, otherwise returns AL. It also returns the condition code
1571 /// register by reference.
1572 ARMCC::CondCodes
1573 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1574   int PIdx = MI->findFirstPredOperandIdx();
1575   if (PIdx == -1) {
1576     PredReg = 0;
1577     return ARMCC::AL;
1578   }
1579
1580   PredReg = MI->getOperand(PIdx+1).getReg();
1581   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1582 }
1583
1584
1585 int llvm::getMatchingCondBranchOpcode(int Opc) {
1586   if (Opc == ARM::B)
1587     return ARM::Bcc;
1588   if (Opc == ARM::tB)
1589     return ARM::tBcc;
1590   if (Opc == ARM::t2B)
1591     return ARM::t2Bcc;
1592
1593   llvm_unreachable("Unknown unconditional branch opcode!");
1594 }
1595
1596 /// commuteInstruction - Handle commutable instructions.
1597 MachineInstr *
1598 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1599   switch (MI->getOpcode()) {
1600   case ARM::MOVCCr:
1601   case ARM::t2MOVCCr: {
1602     // MOVCC can be commuted by inverting the condition.
1603     unsigned PredReg = 0;
1604     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1605     // MOVCC AL can't be inverted. Shouldn't happen.
1606     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1607       return NULL;
1608     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1609     if (!MI)
1610       return NULL;
1611     // After swapping the MOVCC operands, also invert the condition.
1612     MI->getOperand(MI->findFirstPredOperandIdx())
1613       .setImm(ARMCC::getOppositeCondition(CC));
1614     return MI;
1615   }
1616   }
1617   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1618 }
1619
1620 /// Identify instructions that can be folded into a MOVCC instruction, and
1621 /// return the defining instruction.
1622 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1623                                       const MachineRegisterInfo &MRI,
1624                                       const TargetInstrInfo *TII) {
1625   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1626     return 0;
1627   if (!MRI.hasOneNonDBGUse(Reg))
1628     return 0;
1629   MachineInstr *MI = MRI.getVRegDef(Reg);
1630   if (!MI)
1631     return 0;
1632   // MI is folded into the MOVCC by predicating it.
1633   if (!MI->isPredicable())
1634     return 0;
1635   // Check if MI has any non-dead defs or physreg uses. This also detects
1636   // predicated instructions which will be reading CPSR.
1637   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1638     const MachineOperand &MO = MI->getOperand(i);
1639     // Reject frame index operands, PEI can't handle the predicated pseudos.
1640     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1641       return 0;
1642     if (!MO.isReg())
1643       continue;
1644     // MI can't have any tied operands, that would conflict with predication.
1645     if (MO.isTied())
1646       return 0;
1647     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1648       return 0;
1649     if (MO.isDef() && !MO.isDead())
1650       return 0;
1651   }
1652   bool DontMoveAcrossStores = true;
1653   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1654     return 0;
1655   return MI;
1656 }
1657
1658 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1659                                      SmallVectorImpl<MachineOperand> &Cond,
1660                                      unsigned &TrueOp, unsigned &FalseOp,
1661                                      bool &Optimizable) const {
1662   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1663          "Unknown select instruction");
1664   // MOVCC operands:
1665   // 0: Def.
1666   // 1: True use.
1667   // 2: False use.
1668   // 3: Condition code.
1669   // 4: CPSR use.
1670   TrueOp = 1;
1671   FalseOp = 2;
1672   Cond.push_back(MI->getOperand(3));
1673   Cond.push_back(MI->getOperand(4));
1674   // We can always fold a def.
1675   Optimizable = true;
1676   return false;
1677 }
1678
1679 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1680                                                bool PreferFalse) const {
1681   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1682          "Unknown select instruction");
1683   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1684   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1685   bool Invert = !DefMI;
1686   if (!DefMI)
1687     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1688   if (!DefMI)
1689     return 0;
1690
1691   // Create a new predicated version of DefMI.
1692   // Rfalse is the first use.
1693   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1694                                       DefMI->getDesc(),
1695                                       MI->getOperand(0).getReg());
1696
1697   // Copy all the DefMI operands, excluding its (null) predicate.
1698   const MCInstrDesc &DefDesc = DefMI->getDesc();
1699   for (unsigned i = 1, e = DefDesc.getNumOperands();
1700        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1701     NewMI.addOperand(DefMI->getOperand(i));
1702
1703   unsigned CondCode = MI->getOperand(3).getImm();
1704   if (Invert)
1705     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1706   else
1707     NewMI.addImm(CondCode);
1708   NewMI.addOperand(MI->getOperand(4));
1709
1710   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1711   if (NewMI->hasOptionalDef())
1712     AddDefaultCC(NewMI);
1713
1714   // The output register value when the predicate is false is an implicit
1715   // register operand tied to the first def.
1716   // The tie makes the register allocator ensure the FalseReg is allocated the
1717   // same register as operand 0.
1718   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1719   FalseReg.setImplicit();
1720   NewMI->addOperand(FalseReg);
1721   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1722
1723   // The caller will erase MI, but not DefMI.
1724   DefMI->eraseFromParent();
1725   return NewMI;
1726 }
1727
1728 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1729 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1730 /// def operand.
1731 ///
1732 /// This will go away once we can teach tblgen how to set the optional CPSR def
1733 /// operand itself.
1734 struct AddSubFlagsOpcodePair {
1735   uint16_t PseudoOpc;
1736   uint16_t MachineOpc;
1737 };
1738
1739 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1740   {ARM::ADDSri, ARM::ADDri},
1741   {ARM::ADDSrr, ARM::ADDrr},
1742   {ARM::ADDSrsi, ARM::ADDrsi},
1743   {ARM::ADDSrsr, ARM::ADDrsr},
1744
1745   {ARM::SUBSri, ARM::SUBri},
1746   {ARM::SUBSrr, ARM::SUBrr},
1747   {ARM::SUBSrsi, ARM::SUBrsi},
1748   {ARM::SUBSrsr, ARM::SUBrsr},
1749
1750   {ARM::RSBSri, ARM::RSBri},
1751   {ARM::RSBSrsi, ARM::RSBrsi},
1752   {ARM::RSBSrsr, ARM::RSBrsr},
1753
1754   {ARM::t2ADDSri, ARM::t2ADDri},
1755   {ARM::t2ADDSrr, ARM::t2ADDrr},
1756   {ARM::t2ADDSrs, ARM::t2ADDrs},
1757
1758   {ARM::t2SUBSri, ARM::t2SUBri},
1759   {ARM::t2SUBSrr, ARM::t2SUBrr},
1760   {ARM::t2SUBSrs, ARM::t2SUBrs},
1761
1762   {ARM::t2RSBSri, ARM::t2RSBri},
1763   {ARM::t2RSBSrs, ARM::t2RSBrs},
1764 };
1765
1766 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1767   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1768     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1769       return AddSubFlagsOpcodeMap[i].MachineOpc;
1770   return 0;
1771 }
1772
1773 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1774                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1775                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1776                                ARMCC::CondCodes Pred, unsigned PredReg,
1777                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1778   bool isSub = NumBytes < 0;
1779   if (isSub) NumBytes = -NumBytes;
1780
1781   while (NumBytes) {
1782     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1783     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1784     assert(ThisVal && "Didn't extract field correctly");
1785
1786     // We will handle these bits from offset, clear them.
1787     NumBytes &= ~ThisVal;
1788
1789     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1790
1791     // Build the new ADD / SUB.
1792     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1793     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1794       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1795       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1796       .setMIFlags(MIFlags);
1797     BaseReg = DestReg;
1798   }
1799 }
1800
1801 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1802                                 unsigned FrameReg, int &Offset,
1803                                 const ARMBaseInstrInfo &TII) {
1804   unsigned Opcode = MI.getOpcode();
1805   const MCInstrDesc &Desc = MI.getDesc();
1806   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1807   bool isSub = false;
1808
1809   // Memory operands in inline assembly always use AddrMode2.
1810   if (Opcode == ARM::INLINEASM)
1811     AddrMode = ARMII::AddrMode2;
1812
1813   if (Opcode == ARM::ADDri) {
1814     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1815     if (Offset == 0) {
1816       // Turn it into a move.
1817       MI.setDesc(TII.get(ARM::MOVr));
1818       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1819       MI.RemoveOperand(FrameRegIdx+1);
1820       Offset = 0;
1821       return true;
1822     } else if (Offset < 0) {
1823       Offset = -Offset;
1824       isSub = true;
1825       MI.setDesc(TII.get(ARM::SUBri));
1826     }
1827
1828     // Common case: small offset, fits into instruction.
1829     if (ARM_AM::getSOImmVal(Offset) != -1) {
1830       // Replace the FrameIndex with sp / fp
1831       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1832       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1833       Offset = 0;
1834       return true;
1835     }
1836
1837     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1838     // as possible.
1839     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1840     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1841
1842     // We will handle these bits from offset, clear them.
1843     Offset &= ~ThisImmVal;
1844
1845     // Get the properly encoded SOImmVal field.
1846     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1847            "Bit extraction didn't work?");
1848     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1849  } else {
1850     unsigned ImmIdx = 0;
1851     int InstrOffs = 0;
1852     unsigned NumBits = 0;
1853     unsigned Scale = 1;
1854     switch (AddrMode) {
1855     case ARMII::AddrMode_i12: {
1856       ImmIdx = FrameRegIdx + 1;
1857       InstrOffs = MI.getOperand(ImmIdx).getImm();
1858       NumBits = 12;
1859       break;
1860     }
1861     case ARMII::AddrMode2: {
1862       ImmIdx = FrameRegIdx+2;
1863       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1864       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1865         InstrOffs *= -1;
1866       NumBits = 12;
1867       break;
1868     }
1869     case ARMII::AddrMode3: {
1870       ImmIdx = FrameRegIdx+2;
1871       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1872       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1873         InstrOffs *= -1;
1874       NumBits = 8;
1875       break;
1876     }
1877     case ARMII::AddrMode4:
1878     case ARMII::AddrMode6:
1879       // Can't fold any offset even if it's zero.
1880       return false;
1881     case ARMII::AddrMode5: {
1882       ImmIdx = FrameRegIdx+1;
1883       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1884       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1885         InstrOffs *= -1;
1886       NumBits = 8;
1887       Scale = 4;
1888       break;
1889     }
1890     default:
1891       llvm_unreachable("Unsupported addressing mode!");
1892     }
1893
1894     Offset += InstrOffs * Scale;
1895     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1896     if (Offset < 0) {
1897       Offset = -Offset;
1898       isSub = true;
1899     }
1900
1901     // Attempt to fold address comp. if opcode has offset bits
1902     if (NumBits > 0) {
1903       // Common case: small offset, fits into instruction.
1904       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1905       int ImmedOffset = Offset / Scale;
1906       unsigned Mask = (1 << NumBits) - 1;
1907       if ((unsigned)Offset <= Mask * Scale) {
1908         // Replace the FrameIndex with sp
1909         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1910         // FIXME: When addrmode2 goes away, this will simplify (like the
1911         // T2 version), as the LDR.i12 versions don't need the encoding
1912         // tricks for the offset value.
1913         if (isSub) {
1914           if (AddrMode == ARMII::AddrMode_i12)
1915             ImmedOffset = -ImmedOffset;
1916           else
1917             ImmedOffset |= 1 << NumBits;
1918         }
1919         ImmOp.ChangeToImmediate(ImmedOffset);
1920         Offset = 0;
1921         return true;
1922       }
1923
1924       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1925       ImmedOffset = ImmedOffset & Mask;
1926       if (isSub) {
1927         if (AddrMode == ARMII::AddrMode_i12)
1928           ImmedOffset = -ImmedOffset;
1929         else
1930           ImmedOffset |= 1 << NumBits;
1931       }
1932       ImmOp.ChangeToImmediate(ImmedOffset);
1933       Offset &= ~(Mask*Scale);
1934     }
1935   }
1936
1937   Offset = (isSub) ? -Offset : Offset;
1938   return Offset == 0;
1939 }
1940
1941 /// analyzeCompare - For a comparison instruction, return the source registers
1942 /// in SrcReg and SrcReg2 if having two register operands, and the value it
1943 /// compares against in CmpValue. Return true if the comparison instruction
1944 /// can be analyzed.
1945 bool ARMBaseInstrInfo::
1946 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
1947                int &CmpMask, int &CmpValue) const {
1948   switch (MI->getOpcode()) {
1949   default: break;
1950   case ARM::CMPri:
1951   case ARM::t2CMPri:
1952     SrcReg = MI->getOperand(0).getReg();
1953     SrcReg2 = 0;
1954     CmpMask = ~0;
1955     CmpValue = MI->getOperand(1).getImm();
1956     return true;
1957   case ARM::CMPrr:
1958   case ARM::t2CMPrr:
1959     SrcReg = MI->getOperand(0).getReg();
1960     SrcReg2 = MI->getOperand(1).getReg();
1961     CmpMask = ~0;
1962     CmpValue = 0;
1963     return true;
1964   case ARM::TSTri:
1965   case ARM::t2TSTri:
1966     SrcReg = MI->getOperand(0).getReg();
1967     SrcReg2 = 0;
1968     CmpMask = MI->getOperand(1).getImm();
1969     CmpValue = 0;
1970     return true;
1971   }
1972
1973   return false;
1974 }
1975
1976 /// isSuitableForMask - Identify a suitable 'and' instruction that
1977 /// operates on the given source register and applies the same mask
1978 /// as a 'tst' instruction. Provide a limited look-through for copies.
1979 /// When successful, MI will hold the found instruction.
1980 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
1981                               int CmpMask, bool CommonUse) {
1982   switch (MI->getOpcode()) {
1983     case ARM::ANDri:
1984     case ARM::t2ANDri:
1985       if (CmpMask != MI->getOperand(2).getImm())
1986         return false;
1987       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
1988         return true;
1989       break;
1990     case ARM::COPY: {
1991       // Walk down one instruction which is potentially an 'and'.
1992       const MachineInstr &Copy = *MI;
1993       MachineBasicBlock::iterator AND(
1994         llvm::next(MachineBasicBlock::iterator(MI)));
1995       if (AND == MI->getParent()->end()) return false;
1996       MI = AND;
1997       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
1998                                CmpMask, true);
1999     }
2000   }
2001
2002   return false;
2003 }
2004
2005 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2006 /// the condition code if we modify the instructions such that flags are
2007 /// set by MI(b,a).
2008 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2009   switch (CC) {
2010   default: return ARMCC::AL;
2011   case ARMCC::EQ: return ARMCC::EQ;
2012   case ARMCC::NE: return ARMCC::NE;
2013   case ARMCC::HS: return ARMCC::LS;
2014   case ARMCC::LO: return ARMCC::HI;
2015   case ARMCC::HI: return ARMCC::LO;
2016   case ARMCC::LS: return ARMCC::HS;
2017   case ARMCC::GE: return ARMCC::LE;
2018   case ARMCC::LT: return ARMCC::GT;
2019   case ARMCC::GT: return ARMCC::LT;
2020   case ARMCC::LE: return ARMCC::GE;
2021   }
2022 }
2023
2024 /// isRedundantFlagInstr - check whether the first instruction, whose only
2025 /// purpose is to update flags, can be made redundant.
2026 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2027 /// CMPri can be made redundant by SUBri if the operands are the same.
2028 /// This function can be extended later on.
2029 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2030                                         unsigned SrcReg2, int ImmValue,
2031                                         MachineInstr *OI) {
2032   if ((CmpI->getOpcode() == ARM::CMPrr ||
2033        CmpI->getOpcode() == ARM::t2CMPrr) &&
2034       (OI->getOpcode() == ARM::SUBrr ||
2035        OI->getOpcode() == ARM::t2SUBrr) &&
2036       ((OI->getOperand(1).getReg() == SrcReg &&
2037         OI->getOperand(2).getReg() == SrcReg2) ||
2038        (OI->getOperand(1).getReg() == SrcReg2 &&
2039         OI->getOperand(2).getReg() == SrcReg)))
2040     return true;
2041
2042   if ((CmpI->getOpcode() == ARM::CMPri ||
2043        CmpI->getOpcode() == ARM::t2CMPri) &&
2044       (OI->getOpcode() == ARM::SUBri ||
2045        OI->getOpcode() == ARM::t2SUBri) &&
2046       OI->getOperand(1).getReg() == SrcReg &&
2047       OI->getOperand(2).getImm() == ImmValue)
2048     return true;
2049   return false;
2050 }
2051
2052 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2053 /// comparison into one that sets the zero bit in the flags register;
2054 /// Remove a redundant Compare instruction if an earlier instruction can set the
2055 /// flags in the same way as Compare.
2056 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2057 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2058 /// condition code of instructions which use the flags.
2059 bool ARMBaseInstrInfo::
2060 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2061                      int CmpMask, int CmpValue,
2062                      const MachineRegisterInfo *MRI) const {
2063   // Get the unique definition of SrcReg.
2064   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2065   if (!MI) return false;
2066
2067   // Masked compares sometimes use the same register as the corresponding 'and'.
2068   if (CmpMask != ~0) {
2069     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2070       MI = 0;
2071       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
2072            UE = MRI->use_end(); UI != UE; ++UI) {
2073         if (UI->getParent() != CmpInstr->getParent()) continue;
2074         MachineInstr *PotentialAND = &*UI;
2075         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2076             isPredicated(PotentialAND))
2077           continue;
2078         MI = PotentialAND;
2079         break;
2080       }
2081       if (!MI) return false;
2082     }
2083   }
2084
2085   // Get ready to iterate backward from CmpInstr.
2086   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2087                               B = CmpInstr->getParent()->begin();
2088
2089   // Early exit if CmpInstr is at the beginning of the BB.
2090   if (I == B) return false;
2091
2092   // There are two possible candidates which can be changed to set CPSR:
2093   // One is MI, the other is a SUB instruction.
2094   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2095   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2096   MachineInstr *Sub = NULL;
2097   if (SrcReg2 != 0)
2098     // MI is not a candidate for CMPrr.
2099     MI = NULL;
2100   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2101     // Conservatively refuse to convert an instruction which isn't in the same
2102     // BB as the comparison.
2103     // For CMPri, we need to check Sub, thus we can't return here.
2104     if (CmpInstr->getOpcode() == ARM::CMPri ||
2105        CmpInstr->getOpcode() == ARM::t2CMPri)
2106       MI = NULL;
2107     else
2108       return false;
2109   }
2110
2111   // Check that CPSR isn't set between the comparison instruction and the one we
2112   // want to change. At the same time, search for Sub.
2113   const TargetRegisterInfo *TRI = &getRegisterInfo();
2114   --I;
2115   for (; I != E; --I) {
2116     const MachineInstr &Instr = *I;
2117
2118     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2119         Instr.readsRegister(ARM::CPSR, TRI))
2120       // This instruction modifies or uses CPSR after the one we want to
2121       // change. We can't do this transformation.
2122       return false;
2123
2124     // Check whether CmpInstr can be made redundant by the current instruction.
2125     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2126       Sub = &*I;
2127       break;
2128     }
2129
2130     if (I == B)
2131       // The 'and' is below the comparison instruction.
2132       return false;
2133   }
2134
2135   // Return false if no candidates exist.
2136   if (!MI && !Sub)
2137     return false;
2138
2139   // The single candidate is called MI.
2140   if (!MI) MI = Sub;
2141
2142   // We can't use a predicated instruction - it doesn't always write the flags.
2143   if (isPredicated(MI))
2144     return false;
2145
2146   switch (MI->getOpcode()) {
2147   default: break;
2148   case ARM::RSBrr:
2149   case ARM::RSBri:
2150   case ARM::RSCrr:
2151   case ARM::RSCri:
2152   case ARM::ADDrr:
2153   case ARM::ADDri:
2154   case ARM::ADCrr:
2155   case ARM::ADCri:
2156   case ARM::SUBrr:
2157   case ARM::SUBri:
2158   case ARM::SBCrr:
2159   case ARM::SBCri:
2160   case ARM::t2RSBri:
2161   case ARM::t2ADDrr:
2162   case ARM::t2ADDri:
2163   case ARM::t2ADCrr:
2164   case ARM::t2ADCri:
2165   case ARM::t2SUBrr:
2166   case ARM::t2SUBri:
2167   case ARM::t2SBCrr:
2168   case ARM::t2SBCri:
2169   case ARM::ANDrr:
2170   case ARM::ANDri:
2171   case ARM::t2ANDrr:
2172   case ARM::t2ANDri:
2173   case ARM::ORRrr:
2174   case ARM::ORRri:
2175   case ARM::t2ORRrr:
2176   case ARM::t2ORRri:
2177   case ARM::EORrr:
2178   case ARM::EORri:
2179   case ARM::t2EORrr:
2180   case ARM::t2EORri: {
2181     // Scan forward for the use of CPSR
2182     // When checking against MI: if it's a conditional code requires
2183     // checking of V bit, then this is not safe to do.
2184     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2185     // If we are done with the basic block, we need to check whether CPSR is
2186     // live-out.
2187     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2188         OperandsToUpdate;
2189     bool isSafe = false;
2190     I = CmpInstr;
2191     E = CmpInstr->getParent()->end();
2192     while (!isSafe && ++I != E) {
2193       const MachineInstr &Instr = *I;
2194       for (unsigned IO = 0, EO = Instr.getNumOperands();
2195            !isSafe && IO != EO; ++IO) {
2196         const MachineOperand &MO = Instr.getOperand(IO);
2197         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2198           isSafe = true;
2199           break;
2200         }
2201         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2202           continue;
2203         if (MO.isDef()) {
2204           isSafe = true;
2205           break;
2206         }
2207         // Condition code is after the operand before CPSR.
2208         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
2209         if (Sub) {
2210           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2211           if (NewCC == ARMCC::AL)
2212             return false;
2213           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2214           // on CMP needs to be updated to be based on SUB.
2215           // Push the condition code operands to OperandsToUpdate.
2216           // If it is safe to remove CmpInstr, the condition code of these
2217           // operands will be modified.
2218           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2219               Sub->getOperand(2).getReg() == SrcReg)
2220             OperandsToUpdate.push_back(std::make_pair(&((*I).getOperand(IO-1)),
2221                                                       NewCC));
2222         }
2223         else
2224           switch (CC) {
2225           default:
2226             // CPSR can be used multiple times, we should continue.
2227             break;
2228           case ARMCC::VS:
2229           case ARMCC::VC:
2230           case ARMCC::GE:
2231           case ARMCC::LT:
2232           case ARMCC::GT:
2233           case ARMCC::LE:
2234             return false;
2235           }
2236       }
2237     }
2238
2239     // If CPSR is not killed nor re-defined, we should check whether it is
2240     // live-out. If it is live-out, do not optimize.
2241     if (!isSafe) {
2242       MachineBasicBlock *MBB = CmpInstr->getParent();
2243       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2244                SE = MBB->succ_end(); SI != SE; ++SI)
2245         if ((*SI)->isLiveIn(ARM::CPSR))
2246           return false;
2247     }
2248
2249     // Toggle the optional operand to CPSR.
2250     MI->getOperand(5).setReg(ARM::CPSR);
2251     MI->getOperand(5).setIsDef(true);
2252     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2253     CmpInstr->eraseFromParent();
2254
2255     // Modify the condition code of operands in OperandsToUpdate.
2256     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2257     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2258     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2259       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2260     return true;
2261   }
2262   }
2263
2264   return false;
2265 }
2266
2267 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2268                                      MachineInstr *DefMI, unsigned Reg,
2269                                      MachineRegisterInfo *MRI) const {
2270   // Fold large immediates into add, sub, or, xor.
2271   unsigned DefOpc = DefMI->getOpcode();
2272   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2273     return false;
2274   if (!DefMI->getOperand(1).isImm())
2275     // Could be t2MOVi32imm <ga:xx>
2276     return false;
2277
2278   if (!MRI->hasOneNonDBGUse(Reg))
2279     return false;
2280
2281   const MCInstrDesc &DefMCID = DefMI->getDesc();
2282   if (DefMCID.hasOptionalDef()) {
2283     unsigned NumOps = DefMCID.getNumOperands();
2284     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2285     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2286       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2287       // to delete DefMI.
2288       return false;
2289   }
2290
2291   const MCInstrDesc &UseMCID = UseMI->getDesc();
2292   if (UseMCID.hasOptionalDef()) {
2293     unsigned NumOps = UseMCID.getNumOperands();
2294     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2295       // If the instruction sets the flag, do not attempt this optimization
2296       // since it may change the semantics of the code.
2297       return false;
2298   }
2299
2300   unsigned UseOpc = UseMI->getOpcode();
2301   unsigned NewUseOpc = 0;
2302   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2303   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2304   bool Commute = false;
2305   switch (UseOpc) {
2306   default: return false;
2307   case ARM::SUBrr:
2308   case ARM::ADDrr:
2309   case ARM::ORRrr:
2310   case ARM::EORrr:
2311   case ARM::t2SUBrr:
2312   case ARM::t2ADDrr:
2313   case ARM::t2ORRrr:
2314   case ARM::t2EORrr: {
2315     Commute = UseMI->getOperand(2).getReg() != Reg;
2316     switch (UseOpc) {
2317     default: break;
2318     case ARM::SUBrr: {
2319       if (Commute)
2320         return false;
2321       ImmVal = -ImmVal;
2322       NewUseOpc = ARM::SUBri;
2323       // Fallthrough
2324     }
2325     case ARM::ADDrr:
2326     case ARM::ORRrr:
2327     case ARM::EORrr: {
2328       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2329         return false;
2330       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2331       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2332       switch (UseOpc) {
2333       default: break;
2334       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2335       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2336       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2337       }
2338       break;
2339     }
2340     case ARM::t2SUBrr: {
2341       if (Commute)
2342         return false;
2343       ImmVal = -ImmVal;
2344       NewUseOpc = ARM::t2SUBri;
2345       // Fallthrough
2346     }
2347     case ARM::t2ADDrr:
2348     case ARM::t2ORRrr:
2349     case ARM::t2EORrr: {
2350       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2351         return false;
2352       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2353       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2354       switch (UseOpc) {
2355       default: break;
2356       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2357       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2358       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2359       }
2360       break;
2361     }
2362     }
2363   }
2364   }
2365
2366   unsigned OpIdx = Commute ? 2 : 1;
2367   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2368   bool isKill = UseMI->getOperand(OpIdx).isKill();
2369   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2370   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2371                                       UseMI, UseMI->getDebugLoc(),
2372                                       get(NewUseOpc), NewReg)
2373                               .addReg(Reg1, getKillRegState(isKill))
2374                               .addImm(SOImmValV1)));
2375   UseMI->setDesc(get(NewUseOpc));
2376   UseMI->getOperand(1).setReg(NewReg);
2377   UseMI->getOperand(1).setIsKill();
2378   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2379   DefMI->eraseFromParent();
2380   return true;
2381 }
2382
2383 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2384                                         const MachineInstr *MI) {
2385   switch (MI->getOpcode()) {
2386   default: {
2387     const MCInstrDesc &Desc = MI->getDesc();
2388     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2389     assert(UOps >= 0 && "bad # UOps");
2390     return UOps;
2391   }
2392
2393   case ARM::LDRrs:
2394   case ARM::LDRBrs:
2395   case ARM::STRrs:
2396   case ARM::STRBrs: {
2397     unsigned ShOpVal = MI->getOperand(3).getImm();
2398     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2399     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2400     if (!isSub &&
2401         (ShImm == 0 ||
2402          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2403           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2404       return 1;
2405     return 2;
2406   }
2407
2408   case ARM::LDRH:
2409   case ARM::STRH: {
2410     if (!MI->getOperand(2).getReg())
2411       return 1;
2412
2413     unsigned ShOpVal = MI->getOperand(3).getImm();
2414     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2415     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2416     if (!isSub &&
2417         (ShImm == 0 ||
2418          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2419           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2420       return 1;
2421     return 2;
2422   }
2423
2424   case ARM::LDRSB:
2425   case ARM::LDRSH:
2426     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2427
2428   case ARM::LDRSB_POST:
2429   case ARM::LDRSH_POST: {
2430     unsigned Rt = MI->getOperand(0).getReg();
2431     unsigned Rm = MI->getOperand(3).getReg();
2432     return (Rt == Rm) ? 4 : 3;
2433   }
2434
2435   case ARM::LDR_PRE_REG:
2436   case ARM::LDRB_PRE_REG: {
2437     unsigned Rt = MI->getOperand(0).getReg();
2438     unsigned Rm = MI->getOperand(3).getReg();
2439     if (Rt == Rm)
2440       return 3;
2441     unsigned ShOpVal = MI->getOperand(4).getImm();
2442     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2443     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2444     if (!isSub &&
2445         (ShImm == 0 ||
2446          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2447           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2448       return 2;
2449     return 3;
2450   }
2451
2452   case ARM::STR_PRE_REG:
2453   case ARM::STRB_PRE_REG: {
2454     unsigned ShOpVal = MI->getOperand(4).getImm();
2455     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2456     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2457     if (!isSub &&
2458         (ShImm == 0 ||
2459          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2460           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2461       return 2;
2462     return 3;
2463   }
2464
2465   case ARM::LDRH_PRE:
2466   case ARM::STRH_PRE: {
2467     unsigned Rt = MI->getOperand(0).getReg();
2468     unsigned Rm = MI->getOperand(3).getReg();
2469     if (!Rm)
2470       return 2;
2471     if (Rt == Rm)
2472       return 3;
2473     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2474       ? 3 : 2;
2475   }
2476
2477   case ARM::LDR_POST_REG:
2478   case ARM::LDRB_POST_REG:
2479   case ARM::LDRH_POST: {
2480     unsigned Rt = MI->getOperand(0).getReg();
2481     unsigned Rm = MI->getOperand(3).getReg();
2482     return (Rt == Rm) ? 3 : 2;
2483   }
2484
2485   case ARM::LDR_PRE_IMM:
2486   case ARM::LDRB_PRE_IMM:
2487   case ARM::LDR_POST_IMM:
2488   case ARM::LDRB_POST_IMM:
2489   case ARM::STRB_POST_IMM:
2490   case ARM::STRB_POST_REG:
2491   case ARM::STRB_PRE_IMM:
2492   case ARM::STRH_POST:
2493   case ARM::STR_POST_IMM:
2494   case ARM::STR_POST_REG:
2495   case ARM::STR_PRE_IMM:
2496     return 2;
2497
2498   case ARM::LDRSB_PRE:
2499   case ARM::LDRSH_PRE: {
2500     unsigned Rm = MI->getOperand(3).getReg();
2501     if (Rm == 0)
2502       return 3;
2503     unsigned Rt = MI->getOperand(0).getReg();
2504     if (Rt == Rm)
2505       return 4;
2506     unsigned ShOpVal = MI->getOperand(4).getImm();
2507     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2508     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2509     if (!isSub &&
2510         (ShImm == 0 ||
2511          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2512           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2513       return 3;
2514     return 4;
2515   }
2516
2517   case ARM::LDRD: {
2518     unsigned Rt = MI->getOperand(0).getReg();
2519     unsigned Rn = MI->getOperand(2).getReg();
2520     unsigned Rm = MI->getOperand(3).getReg();
2521     if (Rm)
2522       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2523     return (Rt == Rn) ? 3 : 2;
2524   }
2525
2526   case ARM::STRD: {
2527     unsigned Rm = MI->getOperand(3).getReg();
2528     if (Rm)
2529       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2530     return 2;
2531   }
2532
2533   case ARM::LDRD_POST:
2534   case ARM::t2LDRD_POST:
2535     return 3;
2536
2537   case ARM::STRD_POST:
2538   case ARM::t2STRD_POST:
2539     return 4;
2540
2541   case ARM::LDRD_PRE: {
2542     unsigned Rt = MI->getOperand(0).getReg();
2543     unsigned Rn = MI->getOperand(3).getReg();
2544     unsigned Rm = MI->getOperand(4).getReg();
2545     if (Rm)
2546       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2547     return (Rt == Rn) ? 4 : 3;
2548   }
2549
2550   case ARM::t2LDRD_PRE: {
2551     unsigned Rt = MI->getOperand(0).getReg();
2552     unsigned Rn = MI->getOperand(3).getReg();
2553     return (Rt == Rn) ? 4 : 3;
2554   }
2555
2556   case ARM::STRD_PRE: {
2557     unsigned Rm = MI->getOperand(4).getReg();
2558     if (Rm)
2559       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2560     return 3;
2561   }
2562
2563   case ARM::t2STRD_PRE:
2564     return 3;
2565
2566   case ARM::t2LDR_POST:
2567   case ARM::t2LDRB_POST:
2568   case ARM::t2LDRB_PRE:
2569   case ARM::t2LDRSBi12:
2570   case ARM::t2LDRSBi8:
2571   case ARM::t2LDRSBpci:
2572   case ARM::t2LDRSBs:
2573   case ARM::t2LDRH_POST:
2574   case ARM::t2LDRH_PRE:
2575   case ARM::t2LDRSBT:
2576   case ARM::t2LDRSB_POST:
2577   case ARM::t2LDRSB_PRE:
2578   case ARM::t2LDRSH_POST:
2579   case ARM::t2LDRSH_PRE:
2580   case ARM::t2LDRSHi12:
2581   case ARM::t2LDRSHi8:
2582   case ARM::t2LDRSHpci:
2583   case ARM::t2LDRSHs:
2584     return 2;
2585
2586   case ARM::t2LDRDi8: {
2587     unsigned Rt = MI->getOperand(0).getReg();
2588     unsigned Rn = MI->getOperand(2).getReg();
2589     return (Rt == Rn) ? 3 : 2;
2590   }
2591
2592   case ARM::t2STRB_POST:
2593   case ARM::t2STRB_PRE:
2594   case ARM::t2STRBs:
2595   case ARM::t2STRDi8:
2596   case ARM::t2STRH_POST:
2597   case ARM::t2STRH_PRE:
2598   case ARM::t2STRHs:
2599   case ARM::t2STR_POST:
2600   case ARM::t2STR_PRE:
2601   case ARM::t2STRs:
2602     return 2;
2603   }
2604 }
2605
2606 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2607 // can't be easily determined return 0 (missing MachineMemOperand).
2608 //
2609 // FIXME: The current MachineInstr design does not support relying on machine
2610 // mem operands to determine the width of a memory access. Instead, we expect
2611 // the target to provide this information based on the instruction opcode and
2612 // operands. However, using MachineMemOperand is a the best solution now for
2613 // two reasons:
2614 //
2615 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2616 // operands. This is much more dangerous than using the MachineMemOperand
2617 // sizes because CodeGen passes can insert/remove optional machine operands. In
2618 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2619 // postRA passes as well.
2620 //
2621 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2622 // machine model that calls this should handle the unknown (zero size) case.
2623 //
2624 // Long term, we should require a target hook that verifies MachineMemOperand
2625 // sizes during MC lowering. That target hook should be local to MC lowering
2626 // because we can't ensure that it is aware of other MI forms. Doing this will
2627 // ensure that MachineMemOperands are correctly propagated through all passes.
2628 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2629   unsigned Size = 0;
2630   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2631          E = MI->memoperands_end(); I != E; ++I) {
2632     Size += (*I)->getSize();
2633   }
2634   return Size / 4;
2635 }
2636
2637 unsigned
2638 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2639                                  const MachineInstr *MI) const {
2640   if (!ItinData || ItinData->isEmpty())
2641     return 1;
2642
2643   const MCInstrDesc &Desc = MI->getDesc();
2644   unsigned Class = Desc.getSchedClass();
2645   int ItinUOps = ItinData->getNumMicroOps(Class);
2646   if (ItinUOps >= 0) {
2647     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2648       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2649
2650     return ItinUOps;
2651   }
2652
2653   unsigned Opc = MI->getOpcode();
2654   switch (Opc) {
2655   default:
2656     llvm_unreachable("Unexpected multi-uops instruction!");
2657   case ARM::VLDMQIA:
2658   case ARM::VSTMQIA:
2659     return 2;
2660
2661   // The number of uOps for load / store multiple are determined by the number
2662   // registers.
2663   //
2664   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2665   // same cycle. The scheduling for the first load / store must be done
2666   // separately by assuming the address is not 64-bit aligned.
2667   //
2668   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2669   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2670   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2671   case ARM::VLDMDIA:
2672   case ARM::VLDMDIA_UPD:
2673   case ARM::VLDMDDB_UPD:
2674   case ARM::VLDMSIA:
2675   case ARM::VLDMSIA_UPD:
2676   case ARM::VLDMSDB_UPD:
2677   case ARM::VSTMDIA:
2678   case ARM::VSTMDIA_UPD:
2679   case ARM::VSTMDDB_UPD:
2680   case ARM::VSTMSIA:
2681   case ARM::VSTMSIA_UPD:
2682   case ARM::VSTMSDB_UPD: {
2683     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2684     return (NumRegs / 2) + (NumRegs % 2) + 1;
2685   }
2686
2687   case ARM::LDMIA_RET:
2688   case ARM::LDMIA:
2689   case ARM::LDMDA:
2690   case ARM::LDMDB:
2691   case ARM::LDMIB:
2692   case ARM::LDMIA_UPD:
2693   case ARM::LDMDA_UPD:
2694   case ARM::LDMDB_UPD:
2695   case ARM::LDMIB_UPD:
2696   case ARM::STMIA:
2697   case ARM::STMDA:
2698   case ARM::STMDB:
2699   case ARM::STMIB:
2700   case ARM::STMIA_UPD:
2701   case ARM::STMDA_UPD:
2702   case ARM::STMDB_UPD:
2703   case ARM::STMIB_UPD:
2704   case ARM::tLDMIA:
2705   case ARM::tLDMIA_UPD:
2706   case ARM::tSTMIA_UPD:
2707   case ARM::tPOP_RET:
2708   case ARM::tPOP:
2709   case ARM::tPUSH:
2710   case ARM::t2LDMIA_RET:
2711   case ARM::t2LDMIA:
2712   case ARM::t2LDMDB:
2713   case ARM::t2LDMIA_UPD:
2714   case ARM::t2LDMDB_UPD:
2715   case ARM::t2STMIA:
2716   case ARM::t2STMDB:
2717   case ARM::t2STMIA_UPD:
2718   case ARM::t2STMDB_UPD: {
2719     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2720     if (Subtarget.isSwift()) {
2721       // rdar://8402126
2722       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2723       switch (Opc) {
2724       default: break;
2725       case ARM::VLDMDIA_UPD:
2726       case ARM::VLDMDDB_UPD:
2727       case ARM::VLDMSIA_UPD:
2728       case ARM::VLDMSDB_UPD:
2729       case ARM::VSTMDIA_UPD:
2730       case ARM::VSTMDDB_UPD:
2731       case ARM::VSTMSIA_UPD:
2732       case ARM::VSTMSDB_UPD:
2733       case ARM::LDMIA_UPD:
2734       case ARM::LDMDA_UPD:
2735       case ARM::LDMDB_UPD:
2736       case ARM::LDMIB_UPD:
2737       case ARM::STMIA_UPD:
2738       case ARM::STMDA_UPD:
2739       case ARM::STMDB_UPD:
2740       case ARM::STMIB_UPD:
2741       case ARM::tLDMIA_UPD:
2742       case ARM::tSTMIA_UPD:
2743       case ARM::t2LDMIA_UPD:
2744       case ARM::t2LDMDB_UPD:
2745       case ARM::t2STMIA_UPD:
2746       case ARM::t2STMDB_UPD:
2747         ++UOps; // One for base register writeback.
2748         break;
2749       case ARM::LDMIA_RET:
2750       case ARM::tPOP_RET:
2751       case ARM::t2LDMIA_RET:
2752         UOps += 2; // One for base reg wb, one for write to pc.
2753         break;
2754       }
2755       return UOps;
2756     } else if (Subtarget.isCortexA8()) {
2757       if (NumRegs < 4)
2758         return 2;
2759       // 4 registers would be issued: 2, 2.
2760       // 5 registers would be issued: 2, 2, 1.
2761       int A8UOps = (NumRegs / 2);
2762       if (NumRegs % 2)
2763         ++A8UOps;
2764       return A8UOps;
2765     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2766       int A9UOps = (NumRegs / 2);
2767       // If there are odd number of registers or if it's not 64-bit aligned,
2768       // then it takes an extra AGU (Address Generation Unit) cycle.
2769       if ((NumRegs % 2) ||
2770           !MI->hasOneMemOperand() ||
2771           (*MI->memoperands_begin())->getAlignment() < 8)
2772         ++A9UOps;
2773       return A9UOps;
2774     } else {
2775       // Assume the worst.
2776       return NumRegs;
2777     }
2778   }
2779   }
2780 }
2781
2782 int
2783 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2784                                   const MCInstrDesc &DefMCID,
2785                                   unsigned DefClass,
2786                                   unsigned DefIdx, unsigned DefAlign) const {
2787   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2788   if (RegNo <= 0)
2789     // Def is the address writeback.
2790     return ItinData->getOperandCycle(DefClass, DefIdx);
2791
2792   int DefCycle;
2793   if (Subtarget.isCortexA8()) {
2794     // (regno / 2) + (regno % 2) + 1
2795     DefCycle = RegNo / 2 + 1;
2796     if (RegNo % 2)
2797       ++DefCycle;
2798   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2799     DefCycle = RegNo;
2800     bool isSLoad = false;
2801
2802     switch (DefMCID.getOpcode()) {
2803     default: break;
2804     case ARM::VLDMSIA:
2805     case ARM::VLDMSIA_UPD:
2806     case ARM::VLDMSDB_UPD:
2807       isSLoad = true;
2808       break;
2809     }
2810
2811     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2812     // then it takes an extra cycle.
2813     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2814       ++DefCycle;
2815   } else {
2816     // Assume the worst.
2817     DefCycle = RegNo + 2;
2818   }
2819
2820   return DefCycle;
2821 }
2822
2823 int
2824 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2825                                  const MCInstrDesc &DefMCID,
2826                                  unsigned DefClass,
2827                                  unsigned DefIdx, unsigned DefAlign) const {
2828   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2829   if (RegNo <= 0)
2830     // Def is the address writeback.
2831     return ItinData->getOperandCycle(DefClass, DefIdx);
2832
2833   int DefCycle;
2834   if (Subtarget.isCortexA8()) {
2835     // 4 registers would be issued: 1, 2, 1.
2836     // 5 registers would be issued: 1, 2, 2.
2837     DefCycle = RegNo / 2;
2838     if (DefCycle < 1)
2839       DefCycle = 1;
2840     // Result latency is issue cycle + 2: E2.
2841     DefCycle += 2;
2842   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2843     DefCycle = (RegNo / 2);
2844     // If there are odd number of registers or if it's not 64-bit aligned,
2845     // then it takes an extra AGU (Address Generation Unit) cycle.
2846     if ((RegNo % 2) || DefAlign < 8)
2847       ++DefCycle;
2848     // Result latency is AGU cycles + 2.
2849     DefCycle += 2;
2850   } else {
2851     // Assume the worst.
2852     DefCycle = RegNo + 2;
2853   }
2854
2855   return DefCycle;
2856 }
2857
2858 int
2859 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
2860                                   const MCInstrDesc &UseMCID,
2861                                   unsigned UseClass,
2862                                   unsigned UseIdx, unsigned UseAlign) const {
2863   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2864   if (RegNo <= 0)
2865     return ItinData->getOperandCycle(UseClass, UseIdx);
2866
2867   int UseCycle;
2868   if (Subtarget.isCortexA8()) {
2869     // (regno / 2) + (regno % 2) + 1
2870     UseCycle = RegNo / 2 + 1;
2871     if (RegNo % 2)
2872       ++UseCycle;
2873   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2874     UseCycle = RegNo;
2875     bool isSStore = false;
2876
2877     switch (UseMCID.getOpcode()) {
2878     default: break;
2879     case ARM::VSTMSIA:
2880     case ARM::VSTMSIA_UPD:
2881     case ARM::VSTMSDB_UPD:
2882       isSStore = true;
2883       break;
2884     }
2885
2886     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2887     // then it takes an extra cycle.
2888     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
2889       ++UseCycle;
2890   } else {
2891     // Assume the worst.
2892     UseCycle = RegNo + 2;
2893   }
2894
2895   return UseCycle;
2896 }
2897
2898 int
2899 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
2900                                  const MCInstrDesc &UseMCID,
2901                                  unsigned UseClass,
2902                                  unsigned UseIdx, unsigned UseAlign) const {
2903   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2904   if (RegNo <= 0)
2905     return ItinData->getOperandCycle(UseClass, UseIdx);
2906
2907   int UseCycle;
2908   if (Subtarget.isCortexA8()) {
2909     UseCycle = RegNo / 2;
2910     if (UseCycle < 2)
2911       UseCycle = 2;
2912     // Read in E3.
2913     UseCycle += 2;
2914   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2915     UseCycle = (RegNo / 2);
2916     // If there are odd number of registers or if it's not 64-bit aligned,
2917     // then it takes an extra AGU (Address Generation Unit) cycle.
2918     if ((RegNo % 2) || UseAlign < 8)
2919       ++UseCycle;
2920   } else {
2921     // Assume the worst.
2922     UseCycle = 1;
2923   }
2924   return UseCycle;
2925 }
2926
2927 int
2928 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2929                                     const MCInstrDesc &DefMCID,
2930                                     unsigned DefIdx, unsigned DefAlign,
2931                                     const MCInstrDesc &UseMCID,
2932                                     unsigned UseIdx, unsigned UseAlign) const {
2933   unsigned DefClass = DefMCID.getSchedClass();
2934   unsigned UseClass = UseMCID.getSchedClass();
2935
2936   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
2937     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
2938
2939   // This may be a def / use of a variable_ops instruction, the operand
2940   // latency might be determinable dynamically. Let the target try to
2941   // figure it out.
2942   int DefCycle = -1;
2943   bool LdmBypass = false;
2944   switch (DefMCID.getOpcode()) {
2945   default:
2946     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2947     break;
2948
2949   case ARM::VLDMDIA:
2950   case ARM::VLDMDIA_UPD:
2951   case ARM::VLDMDDB_UPD:
2952   case ARM::VLDMSIA:
2953   case ARM::VLDMSIA_UPD:
2954   case ARM::VLDMSDB_UPD:
2955     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2956     break;
2957
2958   case ARM::LDMIA_RET:
2959   case ARM::LDMIA:
2960   case ARM::LDMDA:
2961   case ARM::LDMDB:
2962   case ARM::LDMIB:
2963   case ARM::LDMIA_UPD:
2964   case ARM::LDMDA_UPD:
2965   case ARM::LDMDB_UPD:
2966   case ARM::LDMIB_UPD:
2967   case ARM::tLDMIA:
2968   case ARM::tLDMIA_UPD:
2969   case ARM::tPUSH:
2970   case ARM::t2LDMIA_RET:
2971   case ARM::t2LDMIA:
2972   case ARM::t2LDMDB:
2973   case ARM::t2LDMIA_UPD:
2974   case ARM::t2LDMDB_UPD:
2975     LdmBypass = 1;
2976     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2977     break;
2978   }
2979
2980   if (DefCycle == -1)
2981     // We can't seem to determine the result latency of the def, assume it's 2.
2982     DefCycle = 2;
2983
2984   int UseCycle = -1;
2985   switch (UseMCID.getOpcode()) {
2986   default:
2987     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
2988     break;
2989
2990   case ARM::VSTMDIA:
2991   case ARM::VSTMDIA_UPD:
2992   case ARM::VSTMDDB_UPD:
2993   case ARM::VSTMSIA:
2994   case ARM::VSTMSIA_UPD:
2995   case ARM::VSTMSDB_UPD:
2996     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
2997     break;
2998
2999   case ARM::STMIA:
3000   case ARM::STMDA:
3001   case ARM::STMDB:
3002   case ARM::STMIB:
3003   case ARM::STMIA_UPD:
3004   case ARM::STMDA_UPD:
3005   case ARM::STMDB_UPD:
3006   case ARM::STMIB_UPD:
3007   case ARM::tSTMIA_UPD:
3008   case ARM::tPOP_RET:
3009   case ARM::tPOP:
3010   case ARM::t2STMIA:
3011   case ARM::t2STMDB:
3012   case ARM::t2STMIA_UPD:
3013   case ARM::t2STMDB_UPD:
3014     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3015     break;
3016   }
3017
3018   if (UseCycle == -1)
3019     // Assume it's read in the first stage.
3020     UseCycle = 1;
3021
3022   UseCycle = DefCycle - UseCycle + 1;
3023   if (UseCycle > 0) {
3024     if (LdmBypass) {
3025       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3026       // first def operand.
3027       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3028                                           UseClass, UseIdx))
3029         --UseCycle;
3030     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3031                                                UseClass, UseIdx)) {
3032       --UseCycle;
3033     }
3034   }
3035
3036   return UseCycle;
3037 }
3038
3039 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3040                                            const MachineInstr *MI, unsigned Reg,
3041                                            unsigned &DefIdx, unsigned &Dist) {
3042   Dist = 0;
3043
3044   MachineBasicBlock::const_iterator I = MI; ++I;
3045   MachineBasicBlock::const_instr_iterator II =
3046     llvm::prior(I.getInstrIterator());
3047   assert(II->isInsideBundle() && "Empty bundle?");
3048
3049   int Idx = -1;
3050   while (II->isInsideBundle()) {
3051     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3052     if (Idx != -1)
3053       break;
3054     --II;
3055     ++Dist;
3056   }
3057
3058   assert(Idx != -1 && "Cannot find bundled definition!");
3059   DefIdx = Idx;
3060   return II;
3061 }
3062
3063 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3064                                            const MachineInstr *MI, unsigned Reg,
3065                                            unsigned &UseIdx, unsigned &Dist) {
3066   Dist = 0;
3067
3068   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3069   assert(II->isInsideBundle() && "Empty bundle?");
3070   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3071
3072   // FIXME: This doesn't properly handle multiple uses.
3073   int Idx = -1;
3074   while (II != E && II->isInsideBundle()) {
3075     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3076     if (Idx != -1)
3077       break;
3078     if (II->getOpcode() != ARM::t2IT)
3079       ++Dist;
3080     ++II;
3081   }
3082
3083   if (Idx == -1) {
3084     Dist = 0;
3085     return 0;
3086   }
3087
3088   UseIdx = Idx;
3089   return II;
3090 }
3091
3092 /// Return the number of cycles to add to (or subtract from) the static
3093 /// itinerary based on the def opcode and alignment. The caller will ensure that
3094 /// adjusted latency is at least one cycle.
3095 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3096                             const MachineInstr *DefMI,
3097                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3098   int Adjust = 0;
3099   if (Subtarget.isCortexA8() || Subtarget.isLikeA9()) {
3100     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3101     // variants are one cycle cheaper.
3102     switch (DefMCID->getOpcode()) {
3103     default: break;
3104     case ARM::LDRrs:
3105     case ARM::LDRBrs: {
3106       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3107       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3108       if (ShImm == 0 ||
3109           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3110         --Adjust;
3111       break;
3112     }
3113     case ARM::t2LDRs:
3114     case ARM::t2LDRBs:
3115     case ARM::t2LDRHs:
3116     case ARM::t2LDRSHs: {
3117       // Thumb2 mode: lsl only.
3118       unsigned ShAmt = DefMI->getOperand(3).getImm();
3119       if (ShAmt == 0 || ShAmt == 2)
3120         --Adjust;
3121       break;
3122     }
3123     }
3124   } else if (Subtarget.isSwift()) {
3125     // FIXME: Properly handle all of the latency adjustments for address
3126     // writeback.
3127     switch (DefMCID->getOpcode()) {
3128     default: break;
3129     case ARM::LDRrs:
3130     case ARM::LDRBrs: {
3131       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3132       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3133       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3134       if (!isSub &&
3135           (ShImm == 0 ||
3136            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3137             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3138         Adjust -= 2;
3139       else if (!isSub &&
3140                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3141         --Adjust;
3142       break;
3143     }
3144     case ARM::t2LDRs:
3145     case ARM::t2LDRBs:
3146     case ARM::t2LDRHs:
3147     case ARM::t2LDRSHs: {
3148       // Thumb2 mode: lsl only.
3149       unsigned ShAmt = DefMI->getOperand(3).getImm();
3150       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3151         Adjust -= 2;
3152       break;
3153     }
3154     }
3155   }
3156
3157   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3158     switch (DefMCID->getOpcode()) {
3159     default: break;
3160     case ARM::VLD1q8:
3161     case ARM::VLD1q16:
3162     case ARM::VLD1q32:
3163     case ARM::VLD1q64:
3164     case ARM::VLD1q8wb_fixed:
3165     case ARM::VLD1q16wb_fixed:
3166     case ARM::VLD1q32wb_fixed:
3167     case ARM::VLD1q64wb_fixed:
3168     case ARM::VLD1q8wb_register:
3169     case ARM::VLD1q16wb_register:
3170     case ARM::VLD1q32wb_register:
3171     case ARM::VLD1q64wb_register:
3172     case ARM::VLD2d8:
3173     case ARM::VLD2d16:
3174     case ARM::VLD2d32:
3175     case ARM::VLD2q8:
3176     case ARM::VLD2q16:
3177     case ARM::VLD2q32:
3178     case ARM::VLD2d8wb_fixed:
3179     case ARM::VLD2d16wb_fixed:
3180     case ARM::VLD2d32wb_fixed:
3181     case ARM::VLD2q8wb_fixed:
3182     case ARM::VLD2q16wb_fixed:
3183     case ARM::VLD2q32wb_fixed:
3184     case ARM::VLD2d8wb_register:
3185     case ARM::VLD2d16wb_register:
3186     case ARM::VLD2d32wb_register:
3187     case ARM::VLD2q8wb_register:
3188     case ARM::VLD2q16wb_register:
3189     case ARM::VLD2q32wb_register:
3190     case ARM::VLD3d8:
3191     case ARM::VLD3d16:
3192     case ARM::VLD3d32:
3193     case ARM::VLD1d64T:
3194     case ARM::VLD3d8_UPD:
3195     case ARM::VLD3d16_UPD:
3196     case ARM::VLD3d32_UPD:
3197     case ARM::VLD1d64Twb_fixed:
3198     case ARM::VLD1d64Twb_register:
3199     case ARM::VLD3q8_UPD:
3200     case ARM::VLD3q16_UPD:
3201     case ARM::VLD3q32_UPD:
3202     case ARM::VLD4d8:
3203     case ARM::VLD4d16:
3204     case ARM::VLD4d32:
3205     case ARM::VLD1d64Q:
3206     case ARM::VLD4d8_UPD:
3207     case ARM::VLD4d16_UPD:
3208     case ARM::VLD4d32_UPD:
3209     case ARM::VLD1d64Qwb_fixed:
3210     case ARM::VLD1d64Qwb_register:
3211     case ARM::VLD4q8_UPD:
3212     case ARM::VLD4q16_UPD:
3213     case ARM::VLD4q32_UPD:
3214     case ARM::VLD1DUPq8:
3215     case ARM::VLD1DUPq16:
3216     case ARM::VLD1DUPq32:
3217     case ARM::VLD1DUPq8wb_fixed:
3218     case ARM::VLD1DUPq16wb_fixed:
3219     case ARM::VLD1DUPq32wb_fixed:
3220     case ARM::VLD1DUPq8wb_register:
3221     case ARM::VLD1DUPq16wb_register:
3222     case ARM::VLD1DUPq32wb_register:
3223     case ARM::VLD2DUPd8:
3224     case ARM::VLD2DUPd16:
3225     case ARM::VLD2DUPd32:
3226     case ARM::VLD2DUPd8wb_fixed:
3227     case ARM::VLD2DUPd16wb_fixed:
3228     case ARM::VLD2DUPd32wb_fixed:
3229     case ARM::VLD2DUPd8wb_register:
3230     case ARM::VLD2DUPd16wb_register:
3231     case ARM::VLD2DUPd32wb_register:
3232     case ARM::VLD4DUPd8:
3233     case ARM::VLD4DUPd16:
3234     case ARM::VLD4DUPd32:
3235     case ARM::VLD4DUPd8_UPD:
3236     case ARM::VLD4DUPd16_UPD:
3237     case ARM::VLD4DUPd32_UPD:
3238     case ARM::VLD1LNd8:
3239     case ARM::VLD1LNd16:
3240     case ARM::VLD1LNd32:
3241     case ARM::VLD1LNd8_UPD:
3242     case ARM::VLD1LNd16_UPD:
3243     case ARM::VLD1LNd32_UPD:
3244     case ARM::VLD2LNd8:
3245     case ARM::VLD2LNd16:
3246     case ARM::VLD2LNd32:
3247     case ARM::VLD2LNq16:
3248     case ARM::VLD2LNq32:
3249     case ARM::VLD2LNd8_UPD:
3250     case ARM::VLD2LNd16_UPD:
3251     case ARM::VLD2LNd32_UPD:
3252     case ARM::VLD2LNq16_UPD:
3253     case ARM::VLD2LNq32_UPD:
3254     case ARM::VLD4LNd8:
3255     case ARM::VLD4LNd16:
3256     case ARM::VLD4LNd32:
3257     case ARM::VLD4LNq16:
3258     case ARM::VLD4LNq32:
3259     case ARM::VLD4LNd8_UPD:
3260     case ARM::VLD4LNd16_UPD:
3261     case ARM::VLD4LNd32_UPD:
3262     case ARM::VLD4LNq16_UPD:
3263     case ARM::VLD4LNq32_UPD:
3264       // If the address is not 64-bit aligned, the latencies of these
3265       // instructions increases by one.
3266       ++Adjust;
3267       break;
3268     }
3269   }
3270   return Adjust;
3271 }
3272
3273
3274
3275 int
3276 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3277                                     const MachineInstr *DefMI, unsigned DefIdx,
3278                                     const MachineInstr *UseMI,
3279                                     unsigned UseIdx) const {
3280   // No operand latency. The caller may fall back to getInstrLatency.
3281   if (!ItinData || ItinData->isEmpty())
3282     return -1;
3283
3284   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3285   unsigned Reg = DefMO.getReg();
3286   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3287   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3288
3289   unsigned DefAdj = 0;
3290   if (DefMI->isBundle()) {
3291     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3292     DefMCID = &DefMI->getDesc();
3293   }
3294   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3295       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3296     return 1;
3297   }
3298
3299   unsigned UseAdj = 0;
3300   if (UseMI->isBundle()) {
3301     unsigned NewUseIdx;
3302     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3303                                                    Reg, NewUseIdx, UseAdj);
3304     if (!NewUseMI)
3305       return -1;
3306
3307     UseMI = NewUseMI;
3308     UseIdx = NewUseIdx;
3309     UseMCID = &UseMI->getDesc();
3310   }
3311
3312   if (Reg == ARM::CPSR) {
3313     if (DefMI->getOpcode() == ARM::FMSTAT) {
3314       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3315       return Subtarget.isLikeA9() ? 1 : 20;
3316     }
3317
3318     // CPSR set and branch can be paired in the same cycle.
3319     if (UseMI->isBranch())
3320       return 0;
3321
3322     // Otherwise it takes the instruction latency (generally one).
3323     unsigned Latency = getInstrLatency(ItinData, DefMI);
3324
3325     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3326     // its uses. Instructions which are otherwise scheduled between them may
3327     // incur a code size penalty (not able to use the CPSR setting 16-bit
3328     // instructions).
3329     if (Latency > 0 && Subtarget.isThumb2()) {
3330       const MachineFunction *MF = DefMI->getParent()->getParent();
3331       if (MF->getFunction()->getFnAttributes().
3332             hasAttribute(Attribute::OptimizeForSize))
3333         --Latency;
3334     }
3335     return Latency;
3336   }
3337
3338   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3339     return -1;
3340
3341   unsigned DefAlign = DefMI->hasOneMemOperand()
3342     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3343   unsigned UseAlign = UseMI->hasOneMemOperand()
3344     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3345
3346   // Get the itinerary's latency if possible, and handle variable_ops.
3347   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3348                                   *UseMCID, UseIdx, UseAlign);
3349   // Unable to find operand latency. The caller may resort to getInstrLatency.
3350   if (Latency < 0)
3351     return Latency;
3352
3353   // Adjust for IT block position.
3354   int Adj = DefAdj + UseAdj;
3355
3356   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3357   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3358   if (Adj >= 0 || (int)Latency > -Adj) {
3359     return Latency + Adj;
3360   }
3361   // Return the itinerary latency, which may be zero but not less than zero.
3362   return Latency;
3363 }
3364
3365 int
3366 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3367                                     SDNode *DefNode, unsigned DefIdx,
3368                                     SDNode *UseNode, unsigned UseIdx) const {
3369   if (!DefNode->isMachineOpcode())
3370     return 1;
3371
3372   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3373
3374   if (isZeroCost(DefMCID.Opcode))
3375     return 0;
3376
3377   if (!ItinData || ItinData->isEmpty())
3378     return DefMCID.mayLoad() ? 3 : 1;
3379
3380   if (!UseNode->isMachineOpcode()) {
3381     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3382     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3383       return Latency <= 2 ? 1 : Latency - 1;
3384     else
3385       return Latency <= 3 ? 1 : Latency - 2;
3386   }
3387
3388   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3389   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3390   unsigned DefAlign = !DefMN->memoperands_empty()
3391     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3392   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3393   unsigned UseAlign = !UseMN->memoperands_empty()
3394     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3395   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3396                                   UseMCID, UseIdx, UseAlign);
3397
3398   if (Latency > 1 &&
3399       (Subtarget.isCortexA8() || Subtarget.isLikeA9())) {
3400     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3401     // variants are one cycle cheaper.
3402     switch (DefMCID.getOpcode()) {
3403     default: break;
3404     case ARM::LDRrs:
3405     case ARM::LDRBrs: {
3406       unsigned ShOpVal =
3407         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3408       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3409       if (ShImm == 0 ||
3410           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3411         --Latency;
3412       break;
3413     }
3414     case ARM::t2LDRs:
3415     case ARM::t2LDRBs:
3416     case ARM::t2LDRHs:
3417     case ARM::t2LDRSHs: {
3418       // Thumb2 mode: lsl only.
3419       unsigned ShAmt =
3420         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3421       if (ShAmt == 0 || ShAmt == 2)
3422         --Latency;
3423       break;
3424     }
3425     }
3426   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3427     // FIXME: Properly handle all of the latency adjustments for address
3428     // writeback.
3429     switch (DefMCID.getOpcode()) {
3430     default: break;
3431     case ARM::LDRrs:
3432     case ARM::LDRBrs: {
3433       unsigned ShOpVal =
3434         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3435       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3436       if (ShImm == 0 ||
3437           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3438            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3439         Latency -= 2;
3440       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3441         --Latency;
3442       break;
3443     }
3444     case ARM::t2LDRs:
3445     case ARM::t2LDRBs:
3446     case ARM::t2LDRHs:
3447     case ARM::t2LDRSHs: {
3448       // Thumb2 mode: lsl 0-3 only.
3449       Latency -= 2;
3450       break;
3451     }
3452     }
3453   }
3454
3455   if (DefAlign < 8 && Subtarget.isLikeA9())
3456     switch (DefMCID.getOpcode()) {
3457     default: break;
3458     case ARM::VLD1q8:
3459     case ARM::VLD1q16:
3460     case ARM::VLD1q32:
3461     case ARM::VLD1q64:
3462     case ARM::VLD1q8wb_register:
3463     case ARM::VLD1q16wb_register:
3464     case ARM::VLD1q32wb_register:
3465     case ARM::VLD1q64wb_register:
3466     case ARM::VLD1q8wb_fixed:
3467     case ARM::VLD1q16wb_fixed:
3468     case ARM::VLD1q32wb_fixed:
3469     case ARM::VLD1q64wb_fixed:
3470     case ARM::VLD2d8:
3471     case ARM::VLD2d16:
3472     case ARM::VLD2d32:
3473     case ARM::VLD2q8Pseudo:
3474     case ARM::VLD2q16Pseudo:
3475     case ARM::VLD2q32Pseudo:
3476     case ARM::VLD2d8wb_fixed:
3477     case ARM::VLD2d16wb_fixed:
3478     case ARM::VLD2d32wb_fixed:
3479     case ARM::VLD2q8PseudoWB_fixed:
3480     case ARM::VLD2q16PseudoWB_fixed:
3481     case ARM::VLD2q32PseudoWB_fixed:
3482     case ARM::VLD2d8wb_register:
3483     case ARM::VLD2d16wb_register:
3484     case ARM::VLD2d32wb_register:
3485     case ARM::VLD2q8PseudoWB_register:
3486     case ARM::VLD2q16PseudoWB_register:
3487     case ARM::VLD2q32PseudoWB_register:
3488     case ARM::VLD3d8Pseudo:
3489     case ARM::VLD3d16Pseudo:
3490     case ARM::VLD3d32Pseudo:
3491     case ARM::VLD1d64TPseudo:
3492     case ARM::VLD3d8Pseudo_UPD:
3493     case ARM::VLD3d16Pseudo_UPD:
3494     case ARM::VLD3d32Pseudo_UPD:
3495     case ARM::VLD3q8Pseudo_UPD:
3496     case ARM::VLD3q16Pseudo_UPD:
3497     case ARM::VLD3q32Pseudo_UPD:
3498     case ARM::VLD3q8oddPseudo:
3499     case ARM::VLD3q16oddPseudo:
3500     case ARM::VLD3q32oddPseudo:
3501     case ARM::VLD3q8oddPseudo_UPD:
3502     case ARM::VLD3q16oddPseudo_UPD:
3503     case ARM::VLD3q32oddPseudo_UPD:
3504     case ARM::VLD4d8Pseudo:
3505     case ARM::VLD4d16Pseudo:
3506     case ARM::VLD4d32Pseudo:
3507     case ARM::VLD1d64QPseudo:
3508     case ARM::VLD4d8Pseudo_UPD:
3509     case ARM::VLD4d16Pseudo_UPD:
3510     case ARM::VLD4d32Pseudo_UPD:
3511     case ARM::VLD4q8Pseudo_UPD:
3512     case ARM::VLD4q16Pseudo_UPD:
3513     case ARM::VLD4q32Pseudo_UPD:
3514     case ARM::VLD4q8oddPseudo:
3515     case ARM::VLD4q16oddPseudo:
3516     case ARM::VLD4q32oddPseudo:
3517     case ARM::VLD4q8oddPseudo_UPD:
3518     case ARM::VLD4q16oddPseudo_UPD:
3519     case ARM::VLD4q32oddPseudo_UPD:
3520     case ARM::VLD1DUPq8:
3521     case ARM::VLD1DUPq16:
3522     case ARM::VLD1DUPq32:
3523     case ARM::VLD1DUPq8wb_fixed:
3524     case ARM::VLD1DUPq16wb_fixed:
3525     case ARM::VLD1DUPq32wb_fixed:
3526     case ARM::VLD1DUPq8wb_register:
3527     case ARM::VLD1DUPq16wb_register:
3528     case ARM::VLD1DUPq32wb_register:
3529     case ARM::VLD2DUPd8:
3530     case ARM::VLD2DUPd16:
3531     case ARM::VLD2DUPd32:
3532     case ARM::VLD2DUPd8wb_fixed:
3533     case ARM::VLD2DUPd16wb_fixed:
3534     case ARM::VLD2DUPd32wb_fixed:
3535     case ARM::VLD2DUPd8wb_register:
3536     case ARM::VLD2DUPd16wb_register:
3537     case ARM::VLD2DUPd32wb_register:
3538     case ARM::VLD4DUPd8Pseudo:
3539     case ARM::VLD4DUPd16Pseudo:
3540     case ARM::VLD4DUPd32Pseudo:
3541     case ARM::VLD4DUPd8Pseudo_UPD:
3542     case ARM::VLD4DUPd16Pseudo_UPD:
3543     case ARM::VLD4DUPd32Pseudo_UPD:
3544     case ARM::VLD1LNq8Pseudo:
3545     case ARM::VLD1LNq16Pseudo:
3546     case ARM::VLD1LNq32Pseudo:
3547     case ARM::VLD1LNq8Pseudo_UPD:
3548     case ARM::VLD1LNq16Pseudo_UPD:
3549     case ARM::VLD1LNq32Pseudo_UPD:
3550     case ARM::VLD2LNd8Pseudo:
3551     case ARM::VLD2LNd16Pseudo:
3552     case ARM::VLD2LNd32Pseudo:
3553     case ARM::VLD2LNq16Pseudo:
3554     case ARM::VLD2LNq32Pseudo:
3555     case ARM::VLD2LNd8Pseudo_UPD:
3556     case ARM::VLD2LNd16Pseudo_UPD:
3557     case ARM::VLD2LNd32Pseudo_UPD:
3558     case ARM::VLD2LNq16Pseudo_UPD:
3559     case ARM::VLD2LNq32Pseudo_UPD:
3560     case ARM::VLD4LNd8Pseudo:
3561     case ARM::VLD4LNd16Pseudo:
3562     case ARM::VLD4LNd32Pseudo:
3563     case ARM::VLD4LNq16Pseudo:
3564     case ARM::VLD4LNq32Pseudo:
3565     case ARM::VLD4LNd8Pseudo_UPD:
3566     case ARM::VLD4LNd16Pseudo_UPD:
3567     case ARM::VLD4LNd32Pseudo_UPD:
3568     case ARM::VLD4LNq16Pseudo_UPD:
3569     case ARM::VLD4LNq32Pseudo_UPD:
3570       // If the address is not 64-bit aligned, the latencies of these
3571       // instructions increases by one.
3572       ++Latency;
3573       break;
3574     }
3575
3576   return Latency;
3577 }
3578
3579 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3580                                            const MachineInstr *MI,
3581                                            unsigned *PredCost) const {
3582   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3583       MI->isRegSequence() || MI->isImplicitDef())
3584     return 1;
3585
3586   // An instruction scheduler typically runs on unbundled instructions, however
3587   // other passes may query the latency of a bundled instruction.
3588   if (MI->isBundle()) {
3589     unsigned Latency = 0;
3590     MachineBasicBlock::const_instr_iterator I = MI;
3591     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3592     while (++I != E && I->isInsideBundle()) {
3593       if (I->getOpcode() != ARM::t2IT)
3594         Latency += getInstrLatency(ItinData, I, PredCost);
3595     }
3596     return Latency;
3597   }
3598
3599   const MCInstrDesc &MCID = MI->getDesc();
3600   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3601     // When predicated, CPSR is an additional source operand for CPSR updating
3602     // instructions, this apparently increases their latencies.
3603     *PredCost = 1;
3604   }
3605   // Be sure to call getStageLatency for an empty itinerary in case it has a
3606   // valid MinLatency property.
3607   if (!ItinData)
3608     return MI->mayLoad() ? 3 : 1;
3609
3610   unsigned Class = MCID.getSchedClass();
3611
3612   // For instructions with variable uops, use uops as latency.
3613   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3614     return getNumMicroOps(ItinData, MI);
3615
3616   // For the common case, fall back on the itinerary's latency.
3617   unsigned Latency = ItinData->getStageLatency(Class);
3618
3619   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3620   unsigned DefAlign = MI->hasOneMemOperand()
3621     ? (*MI->memoperands_begin())->getAlignment() : 0;
3622   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3623   if (Adj >= 0 || (int)Latency > -Adj) {
3624     return Latency + Adj;
3625   }
3626   return Latency;
3627 }
3628
3629 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3630                                       SDNode *Node) const {
3631   if (!Node->isMachineOpcode())
3632     return 1;
3633
3634   if (!ItinData || ItinData->isEmpty())
3635     return 1;
3636
3637   unsigned Opcode = Node->getMachineOpcode();
3638   switch (Opcode) {
3639   default:
3640     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3641   case ARM::VLDMQIA:
3642   case ARM::VSTMQIA:
3643     return 2;
3644   }
3645 }
3646
3647 bool ARMBaseInstrInfo::
3648 hasHighOperandLatency(const InstrItineraryData *ItinData,
3649                       const MachineRegisterInfo *MRI,
3650                       const MachineInstr *DefMI, unsigned DefIdx,
3651                       const MachineInstr *UseMI, unsigned UseIdx) const {
3652   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3653   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3654   if (Subtarget.isCortexA8() &&
3655       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3656     // CortexA8 VFP instructions are not pipelined.
3657     return true;
3658
3659   // Hoist VFP / NEON instructions with 4 or higher latency.
3660   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx,
3661                                       /*FindMin=*/false);
3662   if (Latency < 0)
3663     Latency = getInstrLatency(ItinData, DefMI);
3664   if (Latency <= 3)
3665     return false;
3666   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3667          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3668 }
3669
3670 bool ARMBaseInstrInfo::
3671 hasLowDefLatency(const InstrItineraryData *ItinData,
3672                  const MachineInstr *DefMI, unsigned DefIdx) const {
3673   if (!ItinData || ItinData->isEmpty())
3674     return false;
3675
3676   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3677   if (DDomain == ARMII::DomainGeneral) {
3678     unsigned DefClass = DefMI->getDesc().getSchedClass();
3679     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3680     return (DefCycle != -1 && DefCycle <= 2);
3681   }
3682   return false;
3683 }
3684
3685 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3686                                          StringRef &ErrInfo) const {
3687   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3688     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3689     return false;
3690   }
3691   return true;
3692 }
3693
3694 bool
3695 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3696                                      unsigned &AddSubOpc,
3697                                      bool &NegAcc, bool &HasLane) const {
3698   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3699   if (I == MLxEntryMap.end())
3700     return false;
3701
3702   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3703   MulOpc = Entry.MulOpc;
3704   AddSubOpc = Entry.AddSubOpc;
3705   NegAcc = Entry.NegAcc;
3706   HasLane = Entry.HasLane;
3707   return true;
3708 }
3709
3710 //===----------------------------------------------------------------------===//
3711 // Execution domains.
3712 //===----------------------------------------------------------------------===//
3713 //
3714 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3715 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3716 // but they can be changed to vorr equivalents that are executed by the NEON
3717 // pipeline.
3718 //
3719 // We use the following execution domain numbering:
3720 //
3721 enum ARMExeDomain {
3722   ExeGeneric = 0,
3723   ExeVFP = 1,
3724   ExeNEON = 2
3725 };
3726 //
3727 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3728 //
3729 std::pair<uint16_t, uint16_t>
3730 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3731   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3732   // if they are not predicated.
3733   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3734     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3735
3736   // A9-like cores are particularly picky about mixing the two and want these
3737   // converted.
3738   if (Subtarget.isLikeA9() && !isPredicated(MI) &&
3739       (MI->getOpcode() == ARM::VMOVRS ||
3740        MI->getOpcode() == ARM::VMOVSR ||
3741        MI->getOpcode() == ARM::VMOVS))
3742     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3743
3744   // No other instructions can be swizzled, so just determine their domain.
3745   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3746
3747   if (Domain & ARMII::DomainNEON)
3748     return std::make_pair(ExeNEON, 0);
3749
3750   // Certain instructions can go either way on Cortex-A8.
3751   // Treat them as NEON instructions.
3752   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3753     return std::make_pair(ExeNEON, 0);
3754
3755   if (Domain & ARMII::DomainVFP)
3756     return std::make_pair(ExeVFP, 0);
3757
3758   return std::make_pair(ExeGeneric, 0);
3759 }
3760
3761 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
3762                                             unsigned SReg, unsigned &Lane) {
3763   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
3764   Lane = 0;
3765
3766   if (DReg != ARM::NoRegister)
3767    return DReg;
3768
3769   Lane = 1;
3770   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
3771
3772   assert(DReg && "S-register with no D super-register?");
3773   return DReg;
3774 }
3775
3776 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
3777 /// set ImplicitSReg to a register number that must be marked as implicit-use or
3778 /// zero if no register needs to be defined as implicit-use.
3779 ///
3780 /// If the function cannot determine if an SPR should be marked implicit use or
3781 /// not, it returns false.
3782 ///
3783 /// This function handles cases where an instruction is being modified from taking
3784 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
3785 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
3786 /// lane of the DPR).
3787 ///
3788 /// If the other SPR is defined, an implicit-use of it should be added. Else,
3789 /// (including the case where the DPR itself is defined), it should not.
3790 ///
3791 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
3792                                        MachineInstr *MI,
3793                                        unsigned DReg, unsigned Lane,
3794                                        unsigned &ImplicitSReg) {
3795   // If the DPR is defined or used already, the other SPR lane will be chained
3796   // correctly, so there is nothing to be done.
3797   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
3798     ImplicitSReg = 0;
3799     return true;
3800   }
3801
3802   // Otherwise we need to go searching to see if the SPR is set explicitly.
3803   ImplicitSReg = TRI->getSubReg(DReg,
3804                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
3805   MachineBasicBlock::LivenessQueryResult LQR =
3806     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
3807
3808   if (LQR == MachineBasicBlock::LQR_Live)
3809     return true;
3810   else if (LQR == MachineBasicBlock::LQR_Unknown)
3811     return false;
3812
3813   // If the register is known not to be live, there is no need to add an
3814   // implicit-use.
3815   ImplicitSReg = 0;
3816   return true;
3817 }
3818
3819 void
3820 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
3821   unsigned DstReg, SrcReg, DReg;
3822   unsigned Lane;
3823   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
3824   const TargetRegisterInfo *TRI = &getRegisterInfo();
3825   switch (MI->getOpcode()) {
3826     default:
3827       llvm_unreachable("cannot handle opcode!");
3828       break;
3829     case ARM::VMOVD:
3830       if (Domain != ExeNEON)
3831         break;
3832
3833       // Zap the predicate operands.
3834       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
3835
3836       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
3837       DstReg = MI->getOperand(0).getReg();
3838       SrcReg = MI->getOperand(1).getReg();
3839
3840       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3841         MI->RemoveOperand(i-1);
3842
3843       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
3844       MI->setDesc(get(ARM::VORRd));
3845       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3846                         .addReg(SrcReg)
3847                         .addReg(SrcReg));
3848       break;
3849     case ARM::VMOVRS:
3850       if (Domain != ExeNEON)
3851         break;
3852       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
3853
3854       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
3855       DstReg = MI->getOperand(0).getReg();
3856       SrcReg = MI->getOperand(1).getReg();
3857
3858       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3859         MI->RemoveOperand(i-1);
3860
3861       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
3862
3863       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
3864       // Note that DSrc has been widened and the other lane may be undef, which
3865       // contaminates the entire register.
3866       MI->setDesc(get(ARM::VGETLNi32));
3867       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3868                         .addReg(DReg, RegState::Undef)
3869                         .addImm(Lane));
3870
3871       // The old source should be an implicit use, otherwise we might think it
3872       // was dead before here.
3873       MIB.addReg(SrcReg, RegState::Implicit);
3874       break;
3875     case ARM::VMOVSR: {
3876       if (Domain != ExeNEON)
3877         break;
3878       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
3879
3880       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
3881       DstReg = MI->getOperand(0).getReg();
3882       SrcReg = MI->getOperand(1).getReg();
3883
3884       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
3885
3886       unsigned ImplicitSReg;
3887       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
3888         break;
3889
3890       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3891         MI->RemoveOperand(i-1);
3892
3893       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
3894       // Again DDst may be undefined at the beginning of this instruction.
3895       MI->setDesc(get(ARM::VSETLNi32));
3896       MIB.addReg(DReg, RegState::Define)
3897          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
3898          .addReg(SrcReg)
3899          .addImm(Lane);
3900       AddDefaultPred(MIB);
3901
3902       // The narrower destination must be marked as set to keep previous chains
3903       // in place.
3904       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
3905       if (ImplicitSReg != 0)
3906         MIB.addReg(ImplicitSReg, RegState::Implicit);
3907       break;
3908     }
3909     case ARM::VMOVS: {
3910       if (Domain != ExeNEON)
3911         break;
3912
3913       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
3914       DstReg = MI->getOperand(0).getReg();
3915       SrcReg = MI->getOperand(1).getReg();
3916
3917       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
3918       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
3919       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
3920
3921       unsigned ImplicitSReg;
3922       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
3923         break;
3924
3925       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3926         MI->RemoveOperand(i-1);
3927
3928       if (DSrc == DDst) {
3929         // Destination can be:
3930         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
3931         MI->setDesc(get(ARM::VDUPLN32d));
3932         MIB.addReg(DDst, RegState::Define)
3933            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
3934            .addImm(SrcLane);
3935         AddDefaultPred(MIB);
3936
3937         // Neither the source or the destination are naturally represented any
3938         // more, so add them in manually.
3939         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
3940         MIB.addReg(SrcReg, RegState::Implicit);
3941         if (ImplicitSReg != 0)
3942           MIB.addReg(ImplicitSReg, RegState::Implicit);
3943         break;
3944       }
3945
3946       // In general there's no single instruction that can perform an S <-> S
3947       // move in NEON space, but a pair of VEXT instructions *can* do the
3948       // job. It turns out that the VEXTs needed will only use DSrc once, with
3949       // the position based purely on the combination of lane-0 and lane-1
3950       // involved. For example
3951       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
3952       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
3953       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
3954       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
3955       //
3956       // Pattern of the MachineInstrs is:
3957       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
3958       MachineInstrBuilder NewMIB;
3959       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
3960                        get(ARM::VEXTd32), DDst);
3961
3962       // On the first instruction, both DSrc and DDst may be <undef> if present.
3963       // Specifically when the original instruction didn't have them as an
3964       // <imp-use>.
3965       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
3966       bool CurUndef = !MI->readsRegister(CurReg, TRI);
3967       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
3968
3969       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
3970       CurUndef = !MI->readsRegister(CurReg, TRI);
3971       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
3972
3973       NewMIB.addImm(1);
3974       AddDefaultPred(NewMIB);
3975
3976       if (SrcLane == DstLane)
3977         NewMIB.addReg(SrcReg, RegState::Implicit);
3978
3979       MI->setDesc(get(ARM::VEXTd32));
3980       MIB.addReg(DDst, RegState::Define);
3981
3982       // On the second instruction, DDst has definitely been defined above, so
3983       // it is not <undef>. DSrc, if present, can be <undef> as above.
3984       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
3985       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
3986       MIB.addReg(CurReg, getUndefRegState(CurUndef));
3987
3988       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
3989       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
3990       MIB.addReg(CurReg, getUndefRegState(CurUndef));
3991
3992       MIB.addImm(1);
3993       AddDefaultPred(MIB);
3994
3995       if (SrcLane != DstLane)
3996         MIB.addReg(SrcReg, RegState::Implicit);
3997
3998       // As before, the original destination is no longer represented, add it
3999       // implicitly.
4000       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4001       if (ImplicitSReg != 0)
4002         MIB.addReg(ImplicitSReg, RegState::Implicit);
4003       break;
4004     }
4005   }
4006
4007 }
4008
4009 //===----------------------------------------------------------------------===//
4010 // Partial register updates
4011 //===----------------------------------------------------------------------===//
4012 //
4013 // Swift renames NEON registers with 64-bit granularity.  That means any
4014 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4015 // problem is mostly avoided by translating f32 operations to v2f32 operations
4016 // on D-registers, but f32 loads are still a problem.
4017 //
4018 // These instructions can load an f32 into a NEON register:
4019 //
4020 // VLDRS - Only writes S, partial D update.
4021 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4022 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4023 //
4024 // FCONSTD can be used as a dependency-breaking instruction.
4025
4026
4027 unsigned ARMBaseInstrInfo::
4028 getPartialRegUpdateClearance(const MachineInstr *MI,
4029                              unsigned OpNum,
4030                              const TargetRegisterInfo *TRI) const {
4031   // Only Swift has partial register update problems.
4032   if (!SwiftPartialUpdateClearance || !Subtarget.isSwift())
4033     return 0;
4034
4035   assert(TRI && "Need TRI instance");
4036
4037   const MachineOperand &MO = MI->getOperand(OpNum);
4038   if (MO.readsReg())
4039     return 0;
4040   unsigned Reg = MO.getReg();
4041   int UseOp = -1;
4042
4043   switch(MI->getOpcode()) {
4044     // Normal instructions writing only an S-register.
4045   case ARM::VLDRS:
4046   case ARM::FCONSTS:
4047   case ARM::VMOVSR:
4048     // rdar://problem/8791586
4049   case ARM::VMOVv8i8:
4050   case ARM::VMOVv4i16:
4051   case ARM::VMOVv2i32:
4052   case ARM::VMOVv2f32:
4053   case ARM::VMOVv1i64:
4054     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4055     break;
4056
4057     // Explicitly reads the dependency.
4058   case ARM::VLD1LNd32:
4059     UseOp = 1;
4060     break;
4061   default:
4062     return 0;
4063   }
4064
4065   // If this instruction actually reads a value from Reg, there is no unwanted
4066   // dependency.
4067   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4068     return 0;
4069
4070   // We must be able to clobber the whole D-reg.
4071   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4072     // Virtual register must be a foo:ssub_0<def,undef> operand.
4073     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4074       return 0;
4075   } else if (ARM::SPRRegClass.contains(Reg)) {
4076     // Physical register: MI must define the full D-reg.
4077     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4078                                              &ARM::DPRRegClass);
4079     if (!DReg || !MI->definesRegister(DReg, TRI))
4080       return 0;
4081   }
4082
4083   // MI has an unwanted D-register dependency.
4084   // Avoid defs in the previous N instructrions.
4085   return SwiftPartialUpdateClearance;
4086 }
4087
4088 // Break a partial register dependency after getPartialRegUpdateClearance
4089 // returned non-zero.
4090 void ARMBaseInstrInfo::
4091 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4092                           unsigned OpNum,
4093                           const TargetRegisterInfo *TRI) const {
4094   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4095   assert(TRI && "Need TRI instance");
4096
4097   const MachineOperand &MO = MI->getOperand(OpNum);
4098   unsigned Reg = MO.getReg();
4099   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4100          "Can't break virtual register dependencies.");
4101   unsigned DReg = Reg;
4102
4103   // If MI defines an S-reg, find the corresponding D super-register.
4104   if (ARM::SPRRegClass.contains(Reg)) {
4105     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4106     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4107   }
4108
4109   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4110   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4111
4112   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4113   // the full D-register by loading the same value to both lanes.  The
4114   // instruction is micro-coded with 2 uops, so don't do this until we can
4115   // properly schedule micro-coded instuctions.  The dispatcher stalls cause
4116   // too big regressions.
4117
4118   // Insert the dependency-breaking FCONSTD before MI.
4119   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4120   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4121                          get(ARM::FCONSTD), DReg).addImm(96));
4122   MI->addRegisterKilled(DReg, TRI, true);
4123 }
4124
4125 bool ARMBaseInstrInfo::hasNOP() const {
4126   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4127 }