lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMBaseInstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMHazardRecognizer.h"
  19 #include "ARMMachineFunctionInfo.h"
  20 #include "MCTargetDesc/ARMAddressingModes.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/LiveVariables.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  27 #include "llvm/CodeGen/MachineMemOperand.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/SelectionDAGNodes.h"
  30 #include "llvm/IR/Constants.h"
  31 #include "llvm/IR/Function.h"
  32 #include "llvm/IR/GlobalValue.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Support/BranchProbability.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Support/ErrorHandling.h"
  38
  39 #define GET_INSTRINFO_CTOR
  40 #include "ARMGenInstrInfo.inc"
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  46                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  47
  48 static cl::opt<bool>
  49 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  50            cl::desc("Widen ARM vmovs to vmovd when possible"));
  51
  52 static cl::opt<unsigned>
  53 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  54      cl::Hidden, cl::init(12),
  55      cl::desc("Clearance before partial register updates"));
  56
  57 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  58 struct ARM_MLxEntry {
  59   uint16_t MLxOpc;     // MLA / MLS opcode
  60   uint16_t MulOpc;     // Expanded multiplication opcode
  61   uint16_t AddSubOpc;  // Expanded add / sub opcode
  62   bool NegAcc;         // True if the acc is negated before the add / sub.
  63   bool HasLane;        // True if instruction has an extra "lane" operand.
  64 };
  65
  66 static const ARM_MLxEntry ARM_MLxTable[] = {
  67   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  68   // fp scalar ops
  69   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  70   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  71   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  72   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  73   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  74   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  75   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  76   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  77
  78   // fp SIMD ops
  79   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  80   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  81   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  82   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  83   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  84   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  85   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  86   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  87 };
  88
  89 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  90   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  91     Subtarget(STI) {
  92   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  93     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  94       assert(false && "Duplicated entries?");
  95     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
  96     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
  97   }
  98 }
  99
 100 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 101 // currently defaults to no prepass hazard recognizer.
 102 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 103 CreateTargetHazardRecognizer(const TargetMachine *TM,
 104                              const ScheduleDAG *DAG) const {
 105   if (usePreRAHazardRecognizer()) {
 106     const InstrItineraryData *II = TM->getInstrItineraryData();
 107     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 108   }
 109   return TargetInstrInfo::CreateTargetHazardRecognizer(TM, DAG);
 110 }
 111
 112 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 113 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 114                                    const ScheduleDAG *DAG) const {
 115   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 116     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 117   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 118 }
 119
 120 MachineInstr *
 121 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 122                                         MachineBasicBlock::iterator &MBBI,
 123                                         LiveVariables *LV) const {
 124   // FIXME: Thumb2 support.
 125
 126   if (!EnableARM3Addr)
 127     return NULL;
 128
 129   MachineInstr *MI = MBBI;
 130   MachineFunction &MF = *MI->getParent()->getParent();
 131   uint64_t TSFlags = MI->getDesc().TSFlags;
 132   bool isPre = false;
 133   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 134   default: return NULL;
 135   case ARMII::IndexModePre:
 136     isPre = true;
 137     break;
 138   case ARMII::IndexModePost:
 139     break;
 140   }
 141
 142   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 143   // operation.
 144   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 145   if (MemOpc == 0)
 146     return NULL;
 147
 148   MachineInstr *UpdateMI = NULL;
 149   MachineInstr *MemMI = NULL;
 150   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 151   const MCInstrDesc &MCID = MI->getDesc();
 152   unsigned NumOps = MCID.getNumOperands();
 153   bool isLoad = !MI->mayStore();
 154   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 155   const MachineOperand &Base = MI->getOperand(2);
 156   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 157   unsigned WBReg = WB.getReg();
 158   unsigned BaseReg = Base.getReg();
 159   unsigned OffReg = Offset.getReg();
 160   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 161   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 162   switch (AddrMode) {
 163   default: llvm_unreachable("Unknown indexed op!");
 164   case ARMII::AddrMode2: {
 165     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 166     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 167     if (OffReg == 0) {
 168       if (ARM_AM::getSOImmVal(Amt) == -1)
 169         // Can't encode it in a so_imm operand. This transformation will
 170         // add more than 1 instruction. Abandon!
 171         return NULL;
 172       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 173                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 174         .addReg(BaseReg).addImm(Amt)
 175         .addImm(Pred).addReg(0).addReg(0);
 176     } else if (Amt != 0) {
 177       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 178       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 179       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 180                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 181         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 182         .addImm(Pred).addReg(0).addReg(0);
 183     } else
 184       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 185                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 186         .addReg(BaseReg).addReg(OffReg)
 187         .addImm(Pred).addReg(0).addReg(0);
 188     break;
 189   }
 190   case ARMII::AddrMode3 : {
 191     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 192     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 193     if (OffReg == 0)
 194       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 195       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 196                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 197         .addReg(BaseReg).addImm(Amt)
 198         .addImm(Pred).addReg(0).addReg(0);
 199     else
 200       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 201                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 202         .addReg(BaseReg).addReg(OffReg)
 203         .addImm(Pred).addReg(0).addReg(0);
 204     break;
 205   }
 206   }
 207
 208   std::vector<MachineInstr*> NewMIs;
 209   if (isPre) {
 210     if (isLoad)
 211       MemMI = BuildMI(MF, MI->getDebugLoc(),
 212                       get(MemOpc), MI->getOperand(0).getReg())
 213         .addReg(WBReg).addImm(0).addImm(Pred);
 214     else
 215       MemMI = BuildMI(MF, MI->getDebugLoc(),
 216                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 217         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 218     NewMIs.push_back(MemMI);
 219     NewMIs.push_back(UpdateMI);
 220   } else {
 221     if (isLoad)
 222       MemMI = BuildMI(MF, MI->getDebugLoc(),
 223                       get(MemOpc), MI->getOperand(0).getReg())
 224         .addReg(BaseReg).addImm(0).addImm(Pred);
 225     else
 226       MemMI = BuildMI(MF, MI->getDebugLoc(),
 227                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 228         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 229     if (WB.isDead())
 230       UpdateMI->getOperand(0).setIsDead();
 231     NewMIs.push_back(UpdateMI);
 232     NewMIs.push_back(MemMI);
 233   }
 234
 235   // Transfer LiveVariables states, kill / dead info.
 236   if (LV) {
 237     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 238       MachineOperand &MO = MI->getOperand(i);
 239       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 240         unsigned Reg = MO.getReg();
 241
 242         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 243         if (MO.isDef()) {
 244           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 245           if (MO.isDead())
 246             LV->addVirtualRegisterDead(Reg, NewMI);
 247         }
 248         if (MO.isUse() && MO.isKill()) {
 249           for (unsigned j = 0; j < 2; ++j) {
 250             // Look at the two new MI's in reverse order.
 251             MachineInstr *NewMI = NewMIs[j];
 252             if (!NewMI->readsRegister(Reg))
 253               continue;
 254             LV->addVirtualRegisterKilled(Reg, NewMI);
 255             if (VI.removeKill(MI))
 256               VI.Kills.push_back(NewMI);
 257             break;
 258           }
 259         }
 260       }
 261     }
 262   }
 263
 264   MFI->insert(MBBI, NewMIs[1]);
 265   MFI->insert(MBBI, NewMIs[0]);
 266   return NewMIs[0];
 267 }
 268
 269 // Branch analysis.
 270 bool
 271 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 272                                 MachineBasicBlock *&FBB,
 273                                 SmallVectorImpl<MachineOperand> &Cond,
 274                                 bool AllowModify) const {
 275   // If the block has no terminators, it just falls into the block after it.
 276   MachineBasicBlock::iterator I = MBB.end();
 277   if (I == MBB.begin())
 278     return false;
 279   --I;
 280   while (I->isDebugValue()) {
 281     if (I == MBB.begin())
 282       return false;
 283     --I;
 284   }
 285
 286   // Get the last instruction in the block.
 287   MachineInstr *LastInst = I;
 288   unsigned LastOpc = LastInst->getOpcode();
 289
 290   // Check if it's an indirect branch first, this should return 'unanalyzable'
 291   // even if it's predicated.
 292   if (isIndirectBranchOpcode(LastOpc))
 293     return true;
 294
 295   if (!isUnpredicatedTerminator(I))
 296     return false;
 297
 298   // If there is only one terminator instruction, process it.
 299   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 300     if (isUncondBranchOpcode(LastOpc)) {
 301       TBB = LastInst->getOperand(0).getMBB();
 302       return false;
 303     }
 304     if (isCondBranchOpcode(LastOpc)) {
 305       // Block ends with fall-through condbranch.
 306       TBB = LastInst->getOperand(0).getMBB();
 307       Cond.push_back(LastInst->getOperand(1));
 308       Cond.push_back(LastInst->getOperand(2));
 309       return false;
 310     }
 311     return true;  // Can't handle indirect branch.
 312   }
 313
 314   // Get the instruction before it if it is a terminator.
 315   MachineInstr *SecondLastInst = I;
 316   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 317
 318   // If AllowModify is true and the block ends with two or more unconditional
 319   // branches, delete all but the first unconditional branch.
 320   if (AllowModify && isUncondBranchOpcode(LastOpc)) {
 321     while (isUncondBranchOpcode(SecondLastOpc)) {
 322       LastInst->eraseFromParent();
 323       LastInst = SecondLastInst;
 324       LastOpc = LastInst->getOpcode();
 325       if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 326         // Return now the only terminator is an unconditional branch.
 327         TBB = LastInst->getOperand(0).getMBB();
 328         return false;
 329       } else {
 330         SecondLastInst = I;
 331         SecondLastOpc = SecondLastInst->getOpcode();
 332       }
 333     }
 334   }
 335
 336   // If there are three terminators, we don't know what sort of block this is.
 337   if (SecondLastInst && I != MBB.begin() && isUnpredicatedTerminator(--I))
 338     return true;
 339
 340   // If the block ends with a B and a Bcc, handle it.
 341   if (isCondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 342     TBB =  SecondLastInst->getOperand(0).getMBB();
 343     Cond.push_back(SecondLastInst->getOperand(1));
 344     Cond.push_back(SecondLastInst->getOperand(2));
 345     FBB = LastInst->getOperand(0).getMBB();
 346     return false;
 347   }
 348
 349   // If the block ends with two unconditional branches, handle it.  The second
 350   // one is not executed, so remove it.
 351   if (isUncondBranchOpcode(SecondLastOpc) && isUncondBranchOpcode(LastOpc)) {
 352     TBB = SecondLastInst->getOperand(0).getMBB();
 353     I = LastInst;
 354     if (AllowModify)
 355       I->eraseFromParent();
 356     return false;
 357   }
 358
 359   // ...likewise if it ends with a branch table followed by an unconditional
 360   // branch. The branch folder can create these, and we must get rid of them for
 361   // correctness of Thumb constant islands.
 362   if ((isJumpTableBranchOpcode(SecondLastOpc) ||
 363        isIndirectBranchOpcode(SecondLastOpc)) &&
 364       isUncondBranchOpcode(LastOpc)) {
 365     I = LastInst;
 366     if (AllowModify)
 367       I->eraseFromParent();
 368     return true;
 369   }
 370
 371   // Otherwise, can't handle this.
 372   return true;
 373 }
 374
 375
 376 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 377   MachineBasicBlock::iterator I = MBB.end();
 378   if (I == MBB.begin()) return 0;
 379   --I;
 380   while (I->isDebugValue()) {
 381     if (I == MBB.begin())
 382       return 0;
 383     --I;
 384   }
 385   if (!isUncondBranchOpcode(I->getOpcode()) &&
 386       !isCondBranchOpcode(I->getOpcode()))
 387     return 0;
 388
 389   // Remove the branch.
 390   I->eraseFromParent();
 391
 392   I = MBB.end();
 393
 394   if (I == MBB.begin()) return 1;
 395   --I;
 396   if (!isCondBranchOpcode(I->getOpcode()))
 397     return 1;
 398
 399   // Remove the branch.
 400   I->eraseFromParent();
 401   return 2;
 402 }
 403
 404 unsigned
 405 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 406                                MachineBasicBlock *FBB,
 407                                const SmallVectorImpl<MachineOperand> &Cond,
 408                                DebugLoc DL) const {
 409   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 410   int BOpc   = !AFI->isThumbFunction()
 411     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 412   int BccOpc = !AFI->isThumbFunction()
 413     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 414   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 415
 416   // Shouldn't be a fall through.
 417   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 418   assert((Cond.size() == 2 || Cond.size() == 0) &&
 419          "ARM branch conditions have two components!");
 420
 421   if (FBB == 0) {
 422     if (Cond.empty()) { // Unconditional branch?
 423       if (isThumb)
 424         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 425       else
 426         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 427     } else
 428       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 429         .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 430     return 1;
 431   }
 432
 433   // Two-way conditional branch.
 434   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 435     .addImm(Cond[0].getImm()).addReg(Cond[1].getReg());
 436   if (isThumb)
 437     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 438   else
 439     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 440   return 2;
 441 }
 442
 443 bool ARMBaseInstrInfo::
 444 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 445   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 446   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 447   return false;
 448 }
 449
 450 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 451   if (MI->isBundle()) {
 452     MachineBasicBlock::const_instr_iterator I = MI;
 453     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 454     while (++I != E && I->isInsideBundle()) {
 455       int PIdx = I->findFirstPredOperandIdx();
 456       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 457         return true;
 458     }
 459     return false;
 460   }
 461
 462   int PIdx = MI->findFirstPredOperandIdx();
 463   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 464 }
 465
 466 bool ARMBaseInstrInfo::
 467 PredicateInstruction(MachineInstr *MI,
 468                      const SmallVectorImpl<MachineOperand> &Pred) const {
 469   unsigned Opc = MI->getOpcode();
 470   if (isUncondBranchOpcode(Opc)) {
 471     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 472     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 473       .addImm(Pred[0].getImm())
 474       .addReg(Pred[1].getReg());
 475     return true;
 476   }
 477
 478   int PIdx = MI->findFirstPredOperandIdx();
 479   if (PIdx != -1) {
 480     MachineOperand &PMO = MI->getOperand(PIdx);
 481     PMO.setImm(Pred[0].getImm());
 482     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 483     return true;
 484   }
 485   return false;
 486 }
 487
 488 bool ARMBaseInstrInfo::
 489 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 490                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 491   if (Pred1.size() > 2 || Pred2.size() > 2)
 492     return false;
 493
 494   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 495   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 496   if (CC1 == CC2)
 497     return true;
 498
 499   switch (CC1) {
 500   default:
 501     return false;
 502   case ARMCC::AL:
 503     return true;
 504   case ARMCC::HS:
 505     return CC2 == ARMCC::HI;
 506   case ARMCC::LS:
 507     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 508   case ARMCC::GE:
 509     return CC2 == ARMCC::GT;
 510   case ARMCC::LE:
 511     return CC2 == ARMCC::LT;
 512   }
 513 }
 514
 515 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 516                                     std::vector<MachineOperand> &Pred) const {
 517   bool Found = false;
 518   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 519     const MachineOperand &MO = MI->getOperand(i);
 520     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 521         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 522       Pred.push_back(MO);
 523       Found = true;
 524     }
 525   }
 526
 527   return Found;
 528 }
 529
 530 /// isPredicable - Return true if the specified instruction can be predicated.
 531 /// By default, this returns true for every instruction with a
 532 /// PredicateOperand.
 533 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 534   if (!MI->isPredicable())
 535     return false;
 536
 537   if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON) {
 538     ARMFunctionInfo *AFI =
 539       MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 540     return AFI->isThumb2Function();
 541   }
 542   return true;
 543 }
 544
 545 /// FIXME: Works around a gcc miscompilation with -fstrict-aliasing.
 546 LLVM_ATTRIBUTE_NOINLINE
 547 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 548                                 unsigned JTI);
 549 static unsigned getNumJTEntries(const std::vector<MachineJumpTableEntry> &JT,
 550                                 unsigned JTI) {
 551   assert(JTI < JT.size());
 552   return JT[JTI].MBBs.size();
 553 }
 554
 555 /// GetInstSize - Return the size of the specified MachineInstr.
 556 ///
 557 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 558   const MachineBasicBlock &MBB = *MI->getParent();
 559   const MachineFunction *MF = MBB.getParent();
 560   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 561
 562   const MCInstrDesc &MCID = MI->getDesc();
 563   if (MCID.getSize())
 564     return MCID.getSize();
 565
 566   // If this machine instr is an inline asm, measure it.
 567   if (MI->getOpcode() == ARM::INLINEASM)
 568     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 569   if (MI->isLabel())
 570     return 0;
 571   unsigned Opc = MI->getOpcode();
 572   switch (Opc) {
 573   case TargetOpcode::IMPLICIT_DEF:
 574   case TargetOpcode::KILL:
 575   case TargetOpcode::PROLOG_LABEL:
 576   case TargetOpcode::EH_LABEL:
 577   case TargetOpcode::DBG_VALUE:
 578     return 0;
 579   case TargetOpcode::BUNDLE:
 580     return getInstBundleLength(MI);
 581   case ARM::MOVi16_ga_pcrel:
 582   case ARM::MOVTi16_ga_pcrel:
 583   case ARM::t2MOVi16_ga_pcrel:
 584   case ARM::t2MOVTi16_ga_pcrel:
 585     return 4;
 586   case ARM::MOVi32imm:
 587   case ARM::t2MOVi32imm:
 588     return 8;
 589   case ARM::CONSTPOOL_ENTRY:
 590     // If this machine instr is a constant pool entry, its size is recorded as
 591     // operand #2.
 592     return MI->getOperand(2).getImm();
 593   case ARM::Int_eh_sjlj_longjmp:
 594     return 16;
 595   case ARM::tInt_eh_sjlj_longjmp:
 596     return 10;
 597   case ARM::Int_eh_sjlj_setjmp:
 598   case ARM::Int_eh_sjlj_setjmp_nofp:
 599     return 20;
 600   case ARM::tInt_eh_sjlj_setjmp:
 601   case ARM::t2Int_eh_sjlj_setjmp:
 602   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 603     return 12;
 604   case ARM::BR_JTr:
 605   case ARM::BR_JTm:
 606   case ARM::BR_JTadd:
 607   case ARM::tBR_JTr:
 608   case ARM::t2BR_JT:
 609   case ARM::t2TBB_JT:
 610   case ARM::t2TBH_JT: {
 611     // These are jumptable branches, i.e. a branch followed by an inlined
 612     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 613     // entry is one byte; TBH two byte each.
 614     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 615       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 616     unsigned NumOps = MCID.getNumOperands();
 617     MachineOperand JTOP =
 618       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 619     unsigned JTI = JTOP.getIndex();
 620     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 621     assert(MJTI != 0);
 622     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 623     assert(JTI < JT.size());
 624     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 625     // 4 aligned. The assembler / linker may add 2 byte padding just before
 626     // the JT entries.  The size does not include this padding; the
 627     // constant islands pass does separate bookkeeping for it.
 628     // FIXME: If we know the size of the function is less than (1 << 16) *2
 629     // bytes, we can use 16-bit entries instead. Then there won't be an
 630     // alignment issue.
 631     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 632     unsigned NumEntries = getNumJTEntries(JT, JTI);
 633     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 634       // Make sure the instruction that follows TBB is 2-byte aligned.
 635       // FIXME: Constant island pass should insert an "ALIGN" instruction
 636       // instead.
 637       ++NumEntries;
 638     return NumEntries * EntrySize + InstSize;
 639   }
 640   default:
 641     // Otherwise, pseudo-instruction sizes are zero.
 642     return 0;
 643   }
 644 }
 645
 646 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 647   unsigned Size = 0;
 648   MachineBasicBlock::const_instr_iterator I = MI;
 649   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 650   while (++I != E && I->isInsideBundle()) {
 651     assert(!I->isBundle() && "No nested bundle!");
 652     Size += GetInstSizeInBytes(&*I);
 653   }
 654   return Size;
 655 }
 656
 657 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 658                                    MachineBasicBlock::iterator I, DebugLoc DL,
 659                                    unsigned DestReg, unsigned SrcReg,
 660                                    bool KillSrc) const {
 661   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 662   bool GPRSrc  = ARM::GPRRegClass.contains(SrcReg);
 663
 664   if (GPRDest && GPRSrc) {
 665     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 666                                   .addReg(SrcReg, getKillRegState(KillSrc))));
 667     return;
 668   }
 669
 670   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 671   bool SPRSrc  = ARM::SPRRegClass.contains(SrcReg);
 672
 673   unsigned Opc = 0;
 674   if (SPRDest && SPRSrc)
 675     Opc = ARM::VMOVS;
 676   else if (GPRDest && SPRSrc)
 677     Opc = ARM::VMOVRS;
 678   else if (SPRDest && GPRSrc)
 679     Opc = ARM::VMOVSR;
 680   else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
 681     Opc = ARM::VMOVD;
 682   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 683     Opc = ARM::VORRq;
 684
 685   if (Opc) {
 686     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 687     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 688     if (Opc == ARM::VORRq)
 689       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 690     AddDefaultPred(MIB);
 691     return;
 692   }
 693
 694   // Handle register classes that require multiple instructions.
 695   unsigned BeginIdx = 0;
 696   unsigned SubRegs = 0;
 697   int Spacing = 1;
 698
 699   // Use VORRq when possible.
 700   if (ARM::QQPRRegClass.contains(DestReg, SrcReg))
 701     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 2;
 702   else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg))
 703     Opc = ARM::VORRq, BeginIdx = ARM::qsub_0, SubRegs = 4;
 704   // Fall back to VMOVD.
 705   else if (ARM::DPairRegClass.contains(DestReg, SrcReg))
 706     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2;
 707   else if (ARM::DTripleRegClass.contains(DestReg, SrcReg))
 708     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3;
 709   else if (ARM::DQuadRegClass.contains(DestReg, SrcReg))
 710     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4;
 711   else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg))
 712     Opc = ARM::MOVr, BeginIdx = ARM::gsub_0, SubRegs = 2;
 713
 714   else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg))
 715     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 2, Spacing = 2;
 716   else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg))
 717     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 3, Spacing = 2;
 718   else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg))
 719     Opc = ARM::VMOVD, BeginIdx = ARM::dsub_0, SubRegs = 4, Spacing = 2;
 720
 721   assert(Opc && "Impossible reg-to-reg copy");
 722
 723   const TargetRegisterInfo *TRI = &getRegisterInfo();
 724   MachineInstrBuilder Mov;
 725
 726   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 727   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 728     BeginIdx = BeginIdx + ((SubRegs-1)*Spacing);
 729     Spacing = -Spacing;
 730   }
 731 #ifndef NDEBUG
 732   SmallSet<unsigned, 4> DstRegs;
 733 #endif
 734   for (unsigned i = 0; i != SubRegs; ++i) {
 735     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i*Spacing);
 736     unsigned Src = TRI->getSubReg(SrcReg,  BeginIdx + i*Spacing);
 737     assert(Dst && Src && "Bad sub-register");
 738 #ifndef NDEBUG
 739     assert(!DstRegs.count(Src) && "destructive vector copy");
 740     DstRegs.insert(Dst);
 741 #endif
 742     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst)
 743       .addReg(Src);
 744     // VORR takes two source operands.
 745     if (Opc == ARM::VORRq)
 746       Mov.addReg(Src);
 747     Mov = AddDefaultPred(Mov);
 748     // MOVr can set CC.
 749     if (Opc == ARM::MOVr)
 750       Mov = AddDefaultCC(Mov);
 751   }
 752   // Add implicit super-register defs and kills to the last instruction.
 753   Mov->addRegisterDefined(DestReg, TRI);
 754   if (KillSrc)
 755     Mov->addRegisterKilled(SrcReg, TRI);
 756 }
 757
 758 const MachineInstrBuilder &
 759 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 760                           unsigned SubIdx, unsigned State,
 761                           const TargetRegisterInfo *TRI) const {
 762   if (!SubIdx)
 763     return MIB.addReg(Reg, State);
 764
 765   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 766     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 767   return MIB.addReg(Reg, State, SubIdx);
 768 }
 769
 770 void ARMBaseInstrInfo::
 771 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 772                     unsigned SrcReg, bool isKill, int FI,
 773                     const TargetRegisterClass *RC,
 774                     const TargetRegisterInfo *TRI) const {
 775   DebugLoc DL;
 776   if (I != MBB.end()) DL = I->getDebugLoc();
 777   MachineFunction &MF = *MBB.getParent();
 778   MachineFrameInfo &MFI = *MF.getFrameInfo();
 779   unsigned Align = MFI.getObjectAlignment(FI);
 780
 781   MachineMemOperand *MMO =
 782     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 783                             MachineMemOperand::MOStore,
 784                             MFI.getObjectSize(FI),
 785                             Align);
 786
 787   switch (RC->getSize()) {
 788     case 4:
 789       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 790         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 791                    .addReg(SrcReg, getKillRegState(isKill))
 792                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 793       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 794         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 795                    .addReg(SrcReg, getKillRegState(isKill))
 796                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 797       } else
 798         llvm_unreachable("Unknown reg class!");
 799       break;
 800     case 8:
 801       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 802         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 803                    .addReg(SrcReg, getKillRegState(isKill))
 804                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 805       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 806         if (Subtarget.hasV5TEOps()) {
 807           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 808           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 809           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 810           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 811
 812           AddDefaultPred(MIB);
 813         } else {
 814           // Fallback to STM instruction, which has existed since the dawn of
 815           // time.
 816           MachineInstrBuilder MIB =
 817             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 818                              .addFrameIndex(FI).addMemOperand(MMO));
 819           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 820           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 821         }
 822       } else
 823         llvm_unreachable("Unknown reg class!");
 824       break;
 825     case 16:
 826       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 827         // Use aligned spills if the stack can be realigned.
 828         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 829           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 830                      .addFrameIndex(FI).addImm(16)
 831                      .addReg(SrcReg, getKillRegState(isKill))
 832                      .addMemOperand(MMO));
 833         } else {
 834           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 835                      .addReg(SrcReg, getKillRegState(isKill))
 836                      .addFrameIndex(FI)
 837                      .addMemOperand(MMO));
 838         }
 839       } else
 840         llvm_unreachable("Unknown reg class!");
 841       break;
 842     case 24:
 843       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 844         // Use aligned spills if the stack can be realigned.
 845         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 846           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 847                      .addFrameIndex(FI).addImm(16)
 848                      .addReg(SrcReg, getKillRegState(isKill))
 849                      .addMemOperand(MMO));
 850         } else {
 851           MachineInstrBuilder MIB =
 852           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 853                        .addFrameIndex(FI))
 854                        .addMemOperand(MMO);
 855           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 856           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 857           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 858         }
 859       } else
 860         llvm_unreachable("Unknown reg class!");
 861       break;
 862     case 32:
 863       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 864         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 865           // FIXME: It's possible to only store part of the QQ register if the
 866           // spilled def has a sub-register index.
 867           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 868                      .addFrameIndex(FI).addImm(16)
 869                      .addReg(SrcReg, getKillRegState(isKill))
 870                      .addMemOperand(MMO));
 871         } else {
 872           MachineInstrBuilder MIB =
 873           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 874                        .addFrameIndex(FI))
 875                        .addMemOperand(MMO);
 876           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 877           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 878           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 879                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 880         }
 881       } else
 882         llvm_unreachable("Unknown reg class!");
 883       break;
 884     case 64:
 885       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 886         MachineInstrBuilder MIB =
 887           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 888                          .addFrameIndex(FI))
 889                          .addMemOperand(MMO);
 890         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 891         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 892         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 893         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 894         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
 895         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
 896         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
 897               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
 898       } else
 899         llvm_unreachable("Unknown reg class!");
 900       break;
 901     default:
 902       llvm_unreachable("Unknown reg class!");
 903   }
 904 }
 905
 906 unsigned
 907 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 908                                      int &FrameIndex) const {
 909   switch (MI->getOpcode()) {
 910   default: break;
 911   case ARM::STRrs:
 912   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
 913     if (MI->getOperand(1).isFI() &&
 914         MI->getOperand(2).isReg() &&
 915         MI->getOperand(3).isImm() &&
 916         MI->getOperand(2).getReg() == 0 &&
 917         MI->getOperand(3).getImm() == 0) {
 918       FrameIndex = MI->getOperand(1).getIndex();
 919       return MI->getOperand(0).getReg();
 920     }
 921     break;
 922   case ARM::STRi12:
 923   case ARM::t2STRi12:
 924   case ARM::tSTRspi:
 925   case ARM::VSTRD:
 926   case ARM::VSTRS:
 927     if (MI->getOperand(1).isFI() &&
 928         MI->getOperand(2).isImm() &&
 929         MI->getOperand(2).getImm() == 0) {
 930       FrameIndex = MI->getOperand(1).getIndex();
 931       return MI->getOperand(0).getReg();
 932     }
 933     break;
 934   case ARM::VST1q64:
 935   case ARM::VST1d64TPseudo:
 936   case ARM::VST1d64QPseudo:
 937     if (MI->getOperand(0).isFI() &&
 938         MI->getOperand(2).getSubReg() == 0) {
 939       FrameIndex = MI->getOperand(0).getIndex();
 940       return MI->getOperand(2).getReg();
 941     }
 942     break;
 943   case ARM::VSTMQIA:
 944     if (MI->getOperand(1).isFI() &&
 945         MI->getOperand(0).getSubReg() == 0) {
 946       FrameIndex = MI->getOperand(1).getIndex();
 947       return MI->getOperand(0).getReg();
 948     }
 949     break;
 950   }
 951
 952   return 0;
 953 }
 954
 955 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 956                                                     int &FrameIndex) const {
 957   const MachineMemOperand *Dummy;
 958   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
 959 }
 960
 961 void ARMBaseInstrInfo::
 962 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 963                      unsigned DestReg, int FI,
 964                      const TargetRegisterClass *RC,
 965                      const TargetRegisterInfo *TRI) const {
 966   DebugLoc DL;
 967   if (I != MBB.end()) DL = I->getDebugLoc();
 968   MachineFunction &MF = *MBB.getParent();
 969   MachineFrameInfo &MFI = *MF.getFrameInfo();
 970   unsigned Align = MFI.getObjectAlignment(FI);
 971   MachineMemOperand *MMO =
 972     MF.getMachineMemOperand(
 973                     MachinePointerInfo::getFixedStack(FI),
 974                             MachineMemOperand::MOLoad,
 975                             MFI.getObjectSize(FI),
 976                             Align);
 977
 978   switch (RC->getSize()) {
 979   case 4:
 980     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 981       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
 982                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 983
 984     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 985       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
 986                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 987     } else
 988       llvm_unreachable("Unknown reg class!");
 989     break;
 990   case 8:
 991     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 992       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
 993                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 994     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 995       MachineInstrBuilder MIB;
 996
 997       if (Subtarget.hasV5TEOps()) {
 998         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
 999         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1000         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1001         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
1002
1003         AddDefaultPred(MIB);
1004       } else {
1005         // Fallback to LDM instruction, which has existed since the dawn of
1006         // time.
1007         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1008                                  .addFrameIndex(FI).addMemOperand(MMO));
1009         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1010         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1011       }
1012
1013       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1014         MIB.addReg(DestReg, RegState::ImplicitDefine);
1015     } else
1016       llvm_unreachable("Unknown reg class!");
1017     break;
1018   case 16:
1019     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1020       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1021         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1022                      .addFrameIndex(FI).addImm(16)
1023                      .addMemOperand(MMO));
1024       } else {
1025         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1026                        .addFrameIndex(FI)
1027                        .addMemOperand(MMO));
1028       }
1029     } else
1030       llvm_unreachable("Unknown reg class!");
1031     break;
1032   case 24:
1033     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1034       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1035         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1036                      .addFrameIndex(FI).addImm(16)
1037                      .addMemOperand(MMO));
1038       } else {
1039         MachineInstrBuilder MIB =
1040           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1041                          .addFrameIndex(FI)
1042                          .addMemOperand(MMO));
1043         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1044         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1045         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1046         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1047           MIB.addReg(DestReg, RegState::ImplicitDefine);
1048       }
1049     } else
1050       llvm_unreachable("Unknown reg class!");
1051     break;
1052    case 32:
1053     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1054       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1055         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1056                      .addFrameIndex(FI).addImm(16)
1057                      .addMemOperand(MMO));
1058       } else {
1059         MachineInstrBuilder MIB =
1060         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1061                        .addFrameIndex(FI))
1062                        .addMemOperand(MMO);
1063         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1064         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1065         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1066         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1067         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1068           MIB.addReg(DestReg, RegState::ImplicitDefine);
1069       }
1070     } else
1071       llvm_unreachable("Unknown reg class!");
1072     break;
1073   case 64:
1074     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1075       MachineInstrBuilder MIB =
1076       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1077                      .addFrameIndex(FI))
1078                      .addMemOperand(MMO);
1079       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1080       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1081       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1082       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1083       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1084       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1085       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1086       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1087       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1088         MIB.addReg(DestReg, RegState::ImplicitDefine);
1089     } else
1090       llvm_unreachable("Unknown reg class!");
1091     break;
1092   default:
1093     llvm_unreachable("Unknown regclass!");
1094   }
1095 }
1096
1097 unsigned
1098 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1099                                       int &FrameIndex) const {
1100   switch (MI->getOpcode()) {
1101   default: break;
1102   case ARM::LDRrs:
1103   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1104     if (MI->getOperand(1).isFI() &&
1105         MI->getOperand(2).isReg() &&
1106         MI->getOperand(3).isImm() &&
1107         MI->getOperand(2).getReg() == 0 &&
1108         MI->getOperand(3).getImm() == 0) {
1109       FrameIndex = MI->getOperand(1).getIndex();
1110       return MI->getOperand(0).getReg();
1111     }
1112     break;
1113   case ARM::LDRi12:
1114   case ARM::t2LDRi12:
1115   case ARM::tLDRspi:
1116   case ARM::VLDRD:
1117   case ARM::VLDRS:
1118     if (MI->getOperand(1).isFI() &&
1119         MI->getOperand(2).isImm() &&
1120         MI->getOperand(2).getImm() == 0) {
1121       FrameIndex = MI->getOperand(1).getIndex();
1122       return MI->getOperand(0).getReg();
1123     }
1124     break;
1125   case ARM::VLD1q64:
1126   case ARM::VLD1d64TPseudo:
1127   case ARM::VLD1d64QPseudo:
1128     if (MI->getOperand(1).isFI() &&
1129         MI->getOperand(0).getSubReg() == 0) {
1130       FrameIndex = MI->getOperand(1).getIndex();
1131       return MI->getOperand(0).getReg();
1132     }
1133     break;
1134   case ARM::VLDMQIA:
1135     if (MI->getOperand(1).isFI() &&
1136         MI->getOperand(0).getSubReg() == 0) {
1137       FrameIndex = MI->getOperand(1).getIndex();
1138       return MI->getOperand(0).getReg();
1139     }
1140     break;
1141   }
1142
1143   return 0;
1144 }
1145
1146 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1147                                              int &FrameIndex) const {
1148   const MachineMemOperand *Dummy;
1149   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1150 }
1151
1152 bool ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const{
1153   // This hook gets to expand COPY instructions before they become
1154   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1155   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1156   // changed into a VORR that can go down the NEON pipeline.
1157   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15())
1158     return false;
1159
1160   // Look for a copy between even S-registers.  That is where we keep floats
1161   // when using NEON v2f32 instructions for f32 arithmetic.
1162   unsigned DstRegS = MI->getOperand(0).getReg();
1163   unsigned SrcRegS = MI->getOperand(1).getReg();
1164   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1165     return false;
1166
1167   const TargetRegisterInfo *TRI = &getRegisterInfo();
1168   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1169                                               &ARM::DPRRegClass);
1170   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1171                                               &ARM::DPRRegClass);
1172   if (!DstRegD || !SrcRegD)
1173     return false;
1174
1175   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1176   // legal if the COPY already defines the full DstRegD, and it isn't a
1177   // sub-register insertion.
1178   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1179     return false;
1180
1181   // A dead copy shouldn't show up here, but reject it just in case.
1182   if (MI->getOperand(0).isDead())
1183     return false;
1184
1185   // All clear, widen the COPY.
1186   DEBUG(dbgs() << "widening:    " << *MI);
1187   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1188
1189   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1190   // or some other super-register.
1191   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1192   if (ImpDefIdx != -1)
1193     MI->RemoveOperand(ImpDefIdx);
1194
1195   // Change the opcode and operands.
1196   MI->setDesc(get(ARM::VMOVD));
1197   MI->getOperand(0).setReg(DstRegD);
1198   MI->getOperand(1).setReg(SrcRegD);
1199   AddDefaultPred(MIB);
1200
1201   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1202   // register scavenger and machine verifier, so we need to indicate that we
1203   // are reading an undefined value from SrcRegD, but a proper value from
1204   // SrcRegS.
1205   MI->getOperand(1).setIsUndef();
1206   MIB.addReg(SrcRegS, RegState::Implicit);
1207
1208   // SrcRegD may actually contain an unrelated value in the ssub_1
1209   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1210   if (MI->getOperand(1).isKill()) {
1211     MI->getOperand(1).setIsKill(false);
1212     MI->addRegisterKilled(SrcRegS, TRI, true);
1213   }
1214
1215   DEBUG(dbgs() << "replaced by: " << *MI);
1216   return true;
1217 }
1218
1219 /// Create a copy of a const pool value. Update CPI to the new index and return
1220 /// the label UID.
1221 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1222   MachineConstantPool *MCP = MF.getConstantPool();
1223   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1224
1225   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1226   assert(MCPE.isMachineConstantPoolEntry() &&
1227          "Expecting a machine constantpool entry!");
1228   ARMConstantPoolValue *ACPV =
1229     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1230
1231   unsigned PCLabelId = AFI->createPICLabelUId();
1232   ARMConstantPoolValue *NewCPV = 0;
1233   // FIXME: The below assumes PIC relocation model and that the function
1234   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1235   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1236   // instructions, so that's probably OK, but is PIC always correct when
1237   // we get here?
1238   if (ACPV->isGlobalValue())
1239     NewCPV = ARMConstantPoolConstant::
1240       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1241              ARMCP::CPValue, 4);
1242   else if (ACPV->isExtSymbol())
1243     NewCPV = ARMConstantPoolSymbol::
1244       Create(MF.getFunction()->getContext(),
1245              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1246   else if (ACPV->isBlockAddress())
1247     NewCPV = ARMConstantPoolConstant::
1248       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1249              ARMCP::CPBlockAddress, 4);
1250   else if (ACPV->isLSDA())
1251     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1252                                              ARMCP::CPLSDA, 4);
1253   else if (ACPV->isMachineBasicBlock())
1254     NewCPV = ARMConstantPoolMBB::
1255       Create(MF.getFunction()->getContext(),
1256              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1257   else
1258     llvm_unreachable("Unexpected ARM constantpool value type!!");
1259   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1260   return PCLabelId;
1261 }
1262
1263 void ARMBaseInstrInfo::
1264 reMaterialize(MachineBasicBlock &MBB,
1265               MachineBasicBlock::iterator I,
1266               unsigned DestReg, unsigned SubIdx,
1267               const MachineInstr *Orig,
1268               const TargetRegisterInfo &TRI) const {
1269   unsigned Opcode = Orig->getOpcode();
1270   switch (Opcode) {
1271   default: {
1272     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1273     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1274     MBB.insert(I, MI);
1275     break;
1276   }
1277   case ARM::tLDRpci_pic:
1278   case ARM::t2LDRpci_pic: {
1279     MachineFunction &MF = *MBB.getParent();
1280     unsigned CPI = Orig->getOperand(1).getIndex();
1281     unsigned PCLabelId = duplicateCPV(MF, CPI);
1282     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1283                                       DestReg)
1284       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1285     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1286     break;
1287   }
1288   }
1289 }
1290
1291 MachineInstr *
1292 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1293   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1294   switch(Orig->getOpcode()) {
1295   case ARM::tLDRpci_pic:
1296   case ARM::t2LDRpci_pic: {
1297     unsigned CPI = Orig->getOperand(1).getIndex();
1298     unsigned PCLabelId = duplicateCPV(MF, CPI);
1299     Orig->getOperand(1).setIndex(CPI);
1300     Orig->getOperand(2).setImm(PCLabelId);
1301     break;
1302   }
1303   }
1304   return MI;
1305 }
1306
1307 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1308                                         const MachineInstr *MI1,
1309                                         const MachineRegisterInfo *MRI) const {
1310   int Opcode = MI0->getOpcode();
1311   if (Opcode == ARM::t2LDRpci ||
1312       Opcode == ARM::t2LDRpci_pic ||
1313       Opcode == ARM::tLDRpci ||
1314       Opcode == ARM::tLDRpci_pic ||
1315       Opcode == ARM::MOV_ga_dyn ||
1316       Opcode == ARM::MOV_ga_pcrel ||
1317       Opcode == ARM::MOV_ga_pcrel_ldr ||
1318       Opcode == ARM::t2MOV_ga_dyn ||
1319       Opcode == ARM::t2MOV_ga_pcrel) {
1320     if (MI1->getOpcode() != Opcode)
1321       return false;
1322     if (MI0->getNumOperands() != MI1->getNumOperands())
1323       return false;
1324
1325     const MachineOperand &MO0 = MI0->getOperand(1);
1326     const MachineOperand &MO1 = MI1->getOperand(1);
1327     if (MO0.getOffset() != MO1.getOffset())
1328       return false;
1329
1330     if (Opcode == ARM::MOV_ga_dyn ||
1331         Opcode == ARM::MOV_ga_pcrel ||
1332         Opcode == ARM::MOV_ga_pcrel_ldr ||
1333         Opcode == ARM::t2MOV_ga_dyn ||
1334         Opcode == ARM::t2MOV_ga_pcrel)
1335       // Ignore the PC labels.
1336       return MO0.getGlobal() == MO1.getGlobal();
1337
1338     const MachineFunction *MF = MI0->getParent()->getParent();
1339     const MachineConstantPool *MCP = MF->getConstantPool();
1340     int CPI0 = MO0.getIndex();
1341     int CPI1 = MO1.getIndex();
1342     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1343     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1344     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1345     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1346     if (isARMCP0 && isARMCP1) {
1347       ARMConstantPoolValue *ACPV0 =
1348         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1349       ARMConstantPoolValue *ACPV1 =
1350         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1351       return ACPV0->hasSameValue(ACPV1);
1352     } else if (!isARMCP0 && !isARMCP1) {
1353       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1354     }
1355     return false;
1356   } else if (Opcode == ARM::PICLDR) {
1357     if (MI1->getOpcode() != Opcode)
1358       return false;
1359     if (MI0->getNumOperands() != MI1->getNumOperands())
1360       return false;
1361
1362     unsigned Addr0 = MI0->getOperand(1).getReg();
1363     unsigned Addr1 = MI1->getOperand(1).getReg();
1364     if (Addr0 != Addr1) {
1365       if (!MRI ||
1366           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1367           !TargetRegisterInfo::isVirtualRegister(Addr1))
1368         return false;
1369
1370       // This assumes SSA form.
1371       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1372       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1373       // Check if the loaded value, e.g. a constantpool of a global address, are
1374       // the same.
1375       if (!produceSameValue(Def0, Def1, MRI))
1376         return false;
1377     }
1378
1379     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1380       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1381       const MachineOperand &MO0 = MI0->getOperand(i);
1382       const MachineOperand &MO1 = MI1->getOperand(i);
1383       if (!MO0.isIdenticalTo(MO1))
1384         return false;
1385     }
1386     return true;
1387   }
1388
1389   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1390 }
1391
1392 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1393 /// determine if two loads are loading from the same base address. It should
1394 /// only return true if the base pointers are the same and the only differences
1395 /// between the two addresses is the offset. It also returns the offsets by
1396 /// reference.
1397 ///
1398 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1399 /// is permanently disabled.
1400 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1401                                                int64_t &Offset1,
1402                                                int64_t &Offset2) const {
1403   // Don't worry about Thumb: just ARM and Thumb2.
1404   if (Subtarget.isThumb1Only()) return false;
1405
1406   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1407     return false;
1408
1409   switch (Load1->getMachineOpcode()) {
1410   default:
1411     return false;
1412   case ARM::LDRi12:
1413   case ARM::LDRBi12:
1414   case ARM::LDRD:
1415   case ARM::LDRH:
1416   case ARM::LDRSB:
1417   case ARM::LDRSH:
1418   case ARM::VLDRD:
1419   case ARM::VLDRS:
1420   case ARM::t2LDRi8:
1421   case ARM::t2LDRDi8:
1422   case ARM::t2LDRSHi8:
1423   case ARM::t2LDRi12:
1424   case ARM::t2LDRSHi12:
1425     break;
1426   }
1427
1428   switch (Load2->getMachineOpcode()) {
1429   default:
1430     return false;
1431   case ARM::LDRi12:
1432   case ARM::LDRBi12:
1433   case ARM::LDRD:
1434   case ARM::LDRH:
1435   case ARM::LDRSB:
1436   case ARM::LDRSH:
1437   case ARM::VLDRD:
1438   case ARM::VLDRS:
1439   case ARM::t2LDRi8:
1440   case ARM::t2LDRSHi8:
1441   case ARM::t2LDRi12:
1442   case ARM::t2LDRSHi12:
1443     break;
1444   }
1445
1446   // Check if base addresses and chain operands match.
1447   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1448       Load1->getOperand(4) != Load2->getOperand(4))
1449     return false;
1450
1451   // Index should be Reg0.
1452   if (Load1->getOperand(3) != Load2->getOperand(3))
1453     return false;
1454
1455   // Determine the offsets.
1456   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1457       isa<ConstantSDNode>(Load2->getOperand(1))) {
1458     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1459     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1460     return true;
1461   }
1462
1463   return false;
1464 }
1465
1466 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1467 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1468 /// be scheduled togther. On some targets if two loads are loading from
1469 /// addresses in the same cache line, it's better if they are scheduled
1470 /// together. This function takes two integers that represent the load offsets
1471 /// from the common base address. It returns true if it decides it's desirable
1472 /// to schedule the two loads together. "NumLoads" is the number of loads that
1473 /// have already been scheduled after Load1.
1474 ///
1475 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1476 /// is permanently disabled.
1477 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1478                                                int64_t Offset1, int64_t Offset2,
1479                                                unsigned NumLoads) const {
1480   // Don't worry about Thumb: just ARM and Thumb2.
1481   if (Subtarget.isThumb1Only()) return false;
1482
1483   assert(Offset2 > Offset1);
1484
1485   if ((Offset2 - Offset1) / 8 > 64)
1486     return false;
1487
1488   if (Load1->getMachineOpcode() != Load2->getMachineOpcode())
1489     return false;  // FIXME: overly conservative?
1490
1491   // Four loads in a row should be sufficient.
1492   if (NumLoads >= 3)
1493     return false;
1494
1495   return true;
1496 }
1497
1498 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1499                                             const MachineBasicBlock *MBB,
1500                                             const MachineFunction &MF) const {
1501   // Debug info is never a scheduling boundary. It's necessary to be explicit
1502   // due to the special treatment of IT instructions below, otherwise a
1503   // dbg_value followed by an IT will result in the IT instruction being
1504   // considered a scheduling hazard, which is wrong. It should be the actual
1505   // instruction preceding the dbg_value instruction(s), just like it is
1506   // when debug info is not present.
1507   if (MI->isDebugValue())
1508     return false;
1509
1510   // Terminators and labels can't be scheduled around.
1511   if (MI->isTerminator() || MI->isLabel())
1512     return true;
1513
1514   // Treat the start of the IT block as a scheduling boundary, but schedule
1515   // t2IT along with all instructions following it.
1516   // FIXME: This is a big hammer. But the alternative is to add all potential
1517   // true and anti dependencies to IT block instructions as implicit operands
1518   // to the t2IT instruction. The added compile time and complexity does not
1519   // seem worth it.
1520   MachineBasicBlock::const_iterator I = MI;
1521   // Make sure to skip any dbg_value instructions
1522   while (++I != MBB->end() && I->isDebugValue())
1523     ;
1524   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1525     return true;
1526
1527   // Don't attempt to schedule around any instruction that defines
1528   // a stack-oriented pointer, as it's unlikely to be profitable. This
1529   // saves compile time, because it doesn't require every single
1530   // stack slot reference to depend on the instruction that does the
1531   // modification.
1532   // Calls don't actually change the stack pointer, even if they have imp-defs.
1533   // No ARM calling conventions change the stack pointer. (X86 calling
1534   // conventions sometimes do).
1535   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1536     return true;
1537
1538   return false;
1539 }
1540
1541 bool ARMBaseInstrInfo::
1542 isProfitableToIfCvt(MachineBasicBlock &MBB,
1543                     unsigned NumCycles, unsigned ExtraPredCycles,
1544                     const BranchProbability &Probability) const {
1545   if (!NumCycles)
1546     return false;
1547
1548   // Attempt to estimate the relative costs of predication versus branching.
1549   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1550   UnpredCost /= Probability.getDenominator();
1551   UnpredCost += 1; // The branch itself
1552   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1553
1554   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1555 }
1556
1557 bool ARMBaseInstrInfo::
1558 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1559                     unsigned TCycles, unsigned TExtra,
1560                     MachineBasicBlock &FMBB,
1561                     unsigned FCycles, unsigned FExtra,
1562                     const BranchProbability &Probability) const {
1563   if (!TCycles || !FCycles)
1564     return false;
1565
1566   // Attempt to estimate the relative costs of predication versus branching.
1567   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1568   TUnpredCost /= Probability.getDenominator();
1569
1570   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1571   unsigned FUnpredCost = Comp * FCycles;
1572   FUnpredCost /= Probability.getDenominator();
1573
1574   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1575   UnpredCost += 1; // The branch itself
1576   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1577
1578   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1579 }
1580
1581 bool
1582 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1583                                             MachineBasicBlock &FMBB) const {
1584   // Reduce false anti-dependencies to let Swift's out-of-order execution
1585   // engine do its thing.
1586   return Subtarget.isSwift();
1587 }
1588
1589 /// getInstrPredicate - If instruction is predicated, returns its predicate
1590 /// condition, otherwise returns AL. It also returns the condition code
1591 /// register by reference.
1592 ARMCC::CondCodes
1593 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1594   int PIdx = MI->findFirstPredOperandIdx();
1595   if (PIdx == -1) {
1596     PredReg = 0;
1597     return ARMCC::AL;
1598   }
1599
1600   PredReg = MI->getOperand(PIdx+1).getReg();
1601   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1602 }
1603
1604
1605 int llvm::getMatchingCondBranchOpcode(int Opc) {
1606   if (Opc == ARM::B)
1607     return ARM::Bcc;
1608   if (Opc == ARM::tB)
1609     return ARM::tBcc;
1610   if (Opc == ARM::t2B)
1611     return ARM::t2Bcc;
1612
1613   llvm_unreachable("Unknown unconditional branch opcode!");
1614 }
1615
1616 /// commuteInstruction - Handle commutable instructions.
1617 MachineInstr *
1618 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1619   switch (MI->getOpcode()) {
1620   case ARM::MOVCCr:
1621   case ARM::t2MOVCCr: {
1622     // MOVCC can be commuted by inverting the condition.
1623     unsigned PredReg = 0;
1624     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1625     // MOVCC AL can't be inverted. Shouldn't happen.
1626     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1627       return NULL;
1628     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1629     if (!MI)
1630       return NULL;
1631     // After swapping the MOVCC operands, also invert the condition.
1632     MI->getOperand(MI->findFirstPredOperandIdx())
1633       .setImm(ARMCC::getOppositeCondition(CC));
1634     return MI;
1635   }
1636   }
1637   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1638 }
1639
1640 /// Identify instructions that can be folded into a MOVCC instruction, and
1641 /// return the defining instruction.
1642 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1643                                       const MachineRegisterInfo &MRI,
1644                                       const TargetInstrInfo *TII) {
1645   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1646     return 0;
1647   if (!MRI.hasOneNonDBGUse(Reg))
1648     return 0;
1649   MachineInstr *MI = MRI.getVRegDef(Reg);
1650   if (!MI)
1651     return 0;
1652   // MI is folded into the MOVCC by predicating it.
1653   if (!MI->isPredicable())
1654     return 0;
1655   // Check if MI has any non-dead defs or physreg uses. This also detects
1656   // predicated instructions which will be reading CPSR.
1657   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1658     const MachineOperand &MO = MI->getOperand(i);
1659     // Reject frame index operands, PEI can't handle the predicated pseudos.
1660     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1661       return 0;
1662     if (!MO.isReg())
1663       continue;
1664     // MI can't have any tied operands, that would conflict with predication.
1665     if (MO.isTied())
1666       return 0;
1667     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1668       return 0;
1669     if (MO.isDef() && !MO.isDead())
1670       return 0;
1671   }
1672   bool DontMoveAcrossStores = true;
1673   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ 0, DontMoveAcrossStores))
1674     return 0;
1675   return MI;
1676 }
1677
1678 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1679                                      SmallVectorImpl<MachineOperand> &Cond,
1680                                      unsigned &TrueOp, unsigned &FalseOp,
1681                                      bool &Optimizable) const {
1682   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1683          "Unknown select instruction");
1684   // MOVCC operands:
1685   // 0: Def.
1686   // 1: True use.
1687   // 2: False use.
1688   // 3: Condition code.
1689   // 4: CPSR use.
1690   TrueOp = 1;
1691   FalseOp = 2;
1692   Cond.push_back(MI->getOperand(3));
1693   Cond.push_back(MI->getOperand(4));
1694   // We can always fold a def.
1695   Optimizable = true;
1696   return false;
1697 }
1698
1699 MachineInstr *ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1700                                                bool PreferFalse) const {
1701   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1702          "Unknown select instruction");
1703   const MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1704   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1705   bool Invert = !DefMI;
1706   if (!DefMI)
1707     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1708   if (!DefMI)
1709     return 0;
1710
1711   // Create a new predicated version of DefMI.
1712   // Rfalse is the first use.
1713   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1714                                       DefMI->getDesc(),
1715                                       MI->getOperand(0).getReg());
1716
1717   // Copy all the DefMI operands, excluding its (null) predicate.
1718   const MCInstrDesc &DefDesc = DefMI->getDesc();
1719   for (unsigned i = 1, e = DefDesc.getNumOperands();
1720        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1721     NewMI.addOperand(DefMI->getOperand(i));
1722
1723   unsigned CondCode = MI->getOperand(3).getImm();
1724   if (Invert)
1725     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1726   else
1727     NewMI.addImm(CondCode);
1728   NewMI.addOperand(MI->getOperand(4));
1729
1730   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1731   if (NewMI->hasOptionalDef())
1732     AddDefaultCC(NewMI);
1733
1734   // The output register value when the predicate is false is an implicit
1735   // register operand tied to the first def.
1736   // The tie makes the register allocator ensure the FalseReg is allocated the
1737   // same register as operand 0.
1738   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1739   FalseReg.setImplicit();
1740   NewMI.addOperand(FalseReg);
1741   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1742
1743   // The caller will erase MI, but not DefMI.
1744   DefMI->eraseFromParent();
1745   return NewMI;
1746 }
1747
1748 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1749 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1750 /// def operand.
1751 ///
1752 /// This will go away once we can teach tblgen how to set the optional CPSR def
1753 /// operand itself.
1754 struct AddSubFlagsOpcodePair {
1755   uint16_t PseudoOpc;
1756   uint16_t MachineOpc;
1757 };
1758
1759 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1760   {ARM::ADDSri, ARM::ADDri},
1761   {ARM::ADDSrr, ARM::ADDrr},
1762   {ARM::ADDSrsi, ARM::ADDrsi},
1763   {ARM::ADDSrsr, ARM::ADDrsr},
1764
1765   {ARM::SUBSri, ARM::SUBri},
1766   {ARM::SUBSrr, ARM::SUBrr},
1767   {ARM::SUBSrsi, ARM::SUBrsi},
1768   {ARM::SUBSrsr, ARM::SUBrsr},
1769
1770   {ARM::RSBSri, ARM::RSBri},
1771   {ARM::RSBSrsi, ARM::RSBrsi},
1772   {ARM::RSBSrsr, ARM::RSBrsr},
1773
1774   {ARM::t2ADDSri, ARM::t2ADDri},
1775   {ARM::t2ADDSrr, ARM::t2ADDrr},
1776   {ARM::t2ADDSrs, ARM::t2ADDrs},
1777
1778   {ARM::t2SUBSri, ARM::t2SUBri},
1779   {ARM::t2SUBSrr, ARM::t2SUBrr},
1780   {ARM::t2SUBSrs, ARM::t2SUBrs},
1781
1782   {ARM::t2RSBSri, ARM::t2RSBri},
1783   {ARM::t2RSBSrs, ARM::t2RSBrs},
1784 };
1785
1786 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1787   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1788     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1789       return AddSubFlagsOpcodeMap[i].MachineOpc;
1790   return 0;
1791 }
1792
1793 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1794                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1795                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1796                                ARMCC::CondCodes Pred, unsigned PredReg,
1797                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1798   bool isSub = NumBytes < 0;
1799   if (isSub) NumBytes = -NumBytes;
1800
1801   while (NumBytes) {
1802     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1803     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1804     assert(ThisVal && "Didn't extract field correctly");
1805
1806     // We will handle these bits from offset, clear them.
1807     NumBytes &= ~ThisVal;
1808
1809     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1810
1811     // Build the new ADD / SUB.
1812     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1813     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
1814       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
1815       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1816       .setMIFlags(MIFlags);
1817     BaseReg = DestReg;
1818   }
1819 }
1820
1821 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
1822                                 unsigned FrameReg, int &Offset,
1823                                 const ARMBaseInstrInfo &TII) {
1824   unsigned Opcode = MI.getOpcode();
1825   const MCInstrDesc &Desc = MI.getDesc();
1826   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1827   bool isSub = false;
1828
1829   // Memory operands in inline assembly always use AddrMode2.
1830   if (Opcode == ARM::INLINEASM)
1831     AddrMode = ARMII::AddrMode2;
1832
1833   if (Opcode == ARM::ADDri) {
1834     Offset += MI.getOperand(FrameRegIdx+1).getImm();
1835     if (Offset == 0) {
1836       // Turn it into a move.
1837       MI.setDesc(TII.get(ARM::MOVr));
1838       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1839       MI.RemoveOperand(FrameRegIdx+1);
1840       Offset = 0;
1841       return true;
1842     } else if (Offset < 0) {
1843       Offset = -Offset;
1844       isSub = true;
1845       MI.setDesc(TII.get(ARM::SUBri));
1846     }
1847
1848     // Common case: small offset, fits into instruction.
1849     if (ARM_AM::getSOImmVal(Offset) != -1) {
1850       // Replace the FrameIndex with sp / fp
1851       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1852       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
1853       Offset = 0;
1854       return true;
1855     }
1856
1857     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
1858     // as possible.
1859     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
1860     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
1861
1862     // We will handle these bits from offset, clear them.
1863     Offset &= ~ThisImmVal;
1864
1865     // Get the properly encoded SOImmVal field.
1866     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
1867            "Bit extraction didn't work?");
1868     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
1869  } else {
1870     unsigned ImmIdx = 0;
1871     int InstrOffs = 0;
1872     unsigned NumBits = 0;
1873     unsigned Scale = 1;
1874     switch (AddrMode) {
1875     case ARMII::AddrMode_i12: {
1876       ImmIdx = FrameRegIdx + 1;
1877       InstrOffs = MI.getOperand(ImmIdx).getImm();
1878       NumBits = 12;
1879       break;
1880     }
1881     case ARMII::AddrMode2: {
1882       ImmIdx = FrameRegIdx+2;
1883       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
1884       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1885         InstrOffs *= -1;
1886       NumBits = 12;
1887       break;
1888     }
1889     case ARMII::AddrMode3: {
1890       ImmIdx = FrameRegIdx+2;
1891       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
1892       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1893         InstrOffs *= -1;
1894       NumBits = 8;
1895       break;
1896     }
1897     case ARMII::AddrMode4:
1898     case ARMII::AddrMode6:
1899       // Can't fold any offset even if it's zero.
1900       return false;
1901     case ARMII::AddrMode5: {
1902       ImmIdx = FrameRegIdx+1;
1903       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1904       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1905         InstrOffs *= -1;
1906       NumBits = 8;
1907       Scale = 4;
1908       break;
1909     }
1910     default:
1911       llvm_unreachable("Unsupported addressing mode!");
1912     }
1913
1914     Offset += InstrOffs * Scale;
1915     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1916     if (Offset < 0) {
1917       Offset = -Offset;
1918       isSub = true;
1919     }
1920
1921     // Attempt to fold address comp. if opcode has offset bits
1922     if (NumBits > 0) {
1923       // Common case: small offset, fits into instruction.
1924       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1925       int ImmedOffset = Offset / Scale;
1926       unsigned Mask = (1 << NumBits) - 1;
1927       if ((unsigned)Offset <= Mask * Scale) {
1928         // Replace the FrameIndex with sp
1929         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
1930         // FIXME: When addrmode2 goes away, this will simplify (like the
1931         // T2 version), as the LDR.i12 versions don't need the encoding
1932         // tricks for the offset value.
1933         if (isSub) {
1934           if (AddrMode == ARMII::AddrMode_i12)
1935             ImmedOffset = -ImmedOffset;
1936           else
1937             ImmedOffset |= 1 << NumBits;
1938         }
1939         ImmOp.ChangeToImmediate(ImmedOffset);
1940         Offset = 0;
1941         return true;
1942       }
1943
1944       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1945       ImmedOffset = ImmedOffset & Mask;
1946       if (isSub) {
1947         if (AddrMode == ARMII::AddrMode_i12)
1948           ImmedOffset = -ImmedOffset;
1949         else
1950           ImmedOffset |= 1 << NumBits;
1951       }
1952       ImmOp.ChangeToImmediate(ImmedOffset);
1953       Offset &= ~(Mask*Scale);
1954     }
1955   }
1956
1957   Offset = (isSub) ? -Offset : Offset;
1958   return Offset == 0;
1959 }
1960
1961 /// analyzeCompare - For a comparison instruction, return the source registers
1962 /// in SrcReg and SrcReg2 if having two register operands, and the value it
1963 /// compares against in CmpValue. Return true if the comparison instruction
1964 /// can be analyzed.
1965 bool ARMBaseInstrInfo::
1966 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
1967                int &CmpMask, int &CmpValue) const {
1968   switch (MI->getOpcode()) {
1969   default: break;
1970   case ARM::CMPri:
1971   case ARM::t2CMPri:
1972     SrcReg = MI->getOperand(0).getReg();
1973     SrcReg2 = 0;
1974     CmpMask = ~0;
1975     CmpValue = MI->getOperand(1).getImm();
1976     return true;
1977   case ARM::CMPrr:
1978   case ARM::t2CMPrr:
1979     SrcReg = MI->getOperand(0).getReg();
1980     SrcReg2 = MI->getOperand(1).getReg();
1981     CmpMask = ~0;
1982     CmpValue = 0;
1983     return true;
1984   case ARM::TSTri:
1985   case ARM::t2TSTri:
1986     SrcReg = MI->getOperand(0).getReg();
1987     SrcReg2 = 0;
1988     CmpMask = MI->getOperand(1).getImm();
1989     CmpValue = 0;
1990     return true;
1991   }
1992
1993   return false;
1994 }
1995
1996 /// isSuitableForMask - Identify a suitable 'and' instruction that
1997 /// operates on the given source register and applies the same mask
1998 /// as a 'tst' instruction. Provide a limited look-through for copies.
1999 /// When successful, MI will hold the found instruction.
2000 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2001                               int CmpMask, bool CommonUse) {
2002   switch (MI->getOpcode()) {
2003     case ARM::ANDri:
2004     case ARM::t2ANDri:
2005       if (CmpMask != MI->getOperand(2).getImm())
2006         return false;
2007       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2008         return true;
2009       break;
2010     case ARM::COPY: {
2011       // Walk down one instruction which is potentially an 'and'.
2012       const MachineInstr &Copy = *MI;
2013       MachineBasicBlock::iterator AND(
2014         llvm::next(MachineBasicBlock::iterator(MI)));
2015       if (AND == MI->getParent()->end()) return false;
2016       MI = AND;
2017       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2018                                CmpMask, true);
2019     }
2020   }
2021
2022   return false;
2023 }
2024
2025 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2026 /// the condition code if we modify the instructions such that flags are
2027 /// set by MI(b,a).
2028 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2029   switch (CC) {
2030   default: return ARMCC::AL;
2031   case ARMCC::EQ: return ARMCC::EQ;
2032   case ARMCC::NE: return ARMCC::NE;
2033   case ARMCC::HS: return ARMCC::LS;
2034   case ARMCC::LO: return ARMCC::HI;
2035   case ARMCC::HI: return ARMCC::LO;
2036   case ARMCC::LS: return ARMCC::HS;
2037   case ARMCC::GE: return ARMCC::LE;
2038   case ARMCC::LT: return ARMCC::GT;
2039   case ARMCC::GT: return ARMCC::LT;
2040   case ARMCC::LE: return ARMCC::GE;
2041   }
2042 }
2043
2044 /// isRedundantFlagInstr - check whether the first instruction, whose only
2045 /// purpose is to update flags, can be made redundant.
2046 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2047 /// CMPri can be made redundant by SUBri if the operands are the same.
2048 /// This function can be extended later on.
2049 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2050                                         unsigned SrcReg2, int ImmValue,
2051                                         MachineInstr *OI) {
2052   if ((CmpI->getOpcode() == ARM::CMPrr ||
2053        CmpI->getOpcode() == ARM::t2CMPrr) &&
2054       (OI->getOpcode() == ARM::SUBrr ||
2055        OI->getOpcode() == ARM::t2SUBrr) &&
2056       ((OI->getOperand(1).getReg() == SrcReg &&
2057         OI->getOperand(2).getReg() == SrcReg2) ||
2058        (OI->getOperand(1).getReg() == SrcReg2 &&
2059         OI->getOperand(2).getReg() == SrcReg)))
2060     return true;
2061
2062   if ((CmpI->getOpcode() == ARM::CMPri ||
2063        CmpI->getOpcode() == ARM::t2CMPri) &&
2064       (OI->getOpcode() == ARM::SUBri ||
2065        OI->getOpcode() == ARM::t2SUBri) &&
2066       OI->getOperand(1).getReg() == SrcReg &&
2067       OI->getOperand(2).getImm() == ImmValue)
2068     return true;
2069   return false;
2070 }
2071
2072 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2073 /// comparison into one that sets the zero bit in the flags register;
2074 /// Remove a redundant Compare instruction if an earlier instruction can set the
2075 /// flags in the same way as Compare.
2076 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2077 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2078 /// condition code of instructions which use the flags.
2079 bool ARMBaseInstrInfo::
2080 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2081                      int CmpMask, int CmpValue,
2082                      const MachineRegisterInfo *MRI) const {
2083   // Get the unique definition of SrcReg.
2084   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2085   if (!MI) return false;
2086
2087   // Masked compares sometimes use the same register as the corresponding 'and'.
2088   if (CmpMask != ~0) {
2089     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2090       MI = 0;
2091       for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(SrcReg),
2092            UE = MRI->use_end(); UI != UE; ++UI) {
2093         if (UI->getParent() != CmpInstr->getParent()) continue;
2094         MachineInstr *PotentialAND = &*UI;
2095         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2096             isPredicated(PotentialAND))
2097           continue;
2098         MI = PotentialAND;
2099         break;
2100       }
2101       if (!MI) return false;
2102     }
2103   }
2104
2105   // Get ready to iterate backward from CmpInstr.
2106   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2107                               B = CmpInstr->getParent()->begin();
2108
2109   // Early exit if CmpInstr is at the beginning of the BB.
2110   if (I == B) return false;
2111
2112   // There are two possible candidates which can be changed to set CPSR:
2113   // One is MI, the other is a SUB instruction.
2114   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2115   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2116   MachineInstr *Sub = NULL;
2117   if (SrcReg2 != 0)
2118     // MI is not a candidate for CMPrr.
2119     MI = NULL;
2120   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2121     // Conservatively refuse to convert an instruction which isn't in the same
2122     // BB as the comparison.
2123     // For CMPri, we need to check Sub, thus we can't return here.
2124     if (CmpInstr->getOpcode() == ARM::CMPri ||
2125        CmpInstr->getOpcode() == ARM::t2CMPri)
2126       MI = NULL;
2127     else
2128       return false;
2129   }
2130
2131   // Check that CPSR isn't set between the comparison instruction and the one we
2132   // want to change. At the same time, search for Sub.
2133   const TargetRegisterInfo *TRI = &getRegisterInfo();
2134   --I;
2135   for (; I != E; --I) {
2136     const MachineInstr &Instr = *I;
2137
2138     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2139         Instr.readsRegister(ARM::CPSR, TRI))
2140       // This instruction modifies or uses CPSR after the one we want to
2141       // change. We can't do this transformation.
2142       return false;
2143
2144     // Check whether CmpInstr can be made redundant by the current instruction.
2145     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2146       Sub = &*I;
2147       break;
2148     }
2149
2150     if (I == B)
2151       // The 'and' is below the comparison instruction.
2152       return false;
2153   }
2154
2155   // Return false if no candidates exist.
2156   if (!MI && !Sub)
2157     return false;
2158
2159   // The single candidate is called MI.
2160   if (!MI) MI = Sub;
2161
2162   // We can't use a predicated instruction - it doesn't always write the flags.
2163   if (isPredicated(MI))
2164     return false;
2165
2166   switch (MI->getOpcode()) {
2167   default: break;
2168   case ARM::RSBrr:
2169   case ARM::RSBri:
2170   case ARM::RSCrr:
2171   case ARM::RSCri:
2172   case ARM::ADDrr:
2173   case ARM::ADDri:
2174   case ARM::ADCrr:
2175   case ARM::ADCri:
2176   case ARM::SUBrr:
2177   case ARM::SUBri:
2178   case ARM::SBCrr:
2179   case ARM::SBCri:
2180   case ARM::t2RSBri:
2181   case ARM::t2ADDrr:
2182   case ARM::t2ADDri:
2183   case ARM::t2ADCrr:
2184   case ARM::t2ADCri:
2185   case ARM::t2SUBrr:
2186   case ARM::t2SUBri:
2187   case ARM::t2SBCrr:
2188   case ARM::t2SBCri:
2189   case ARM::ANDrr:
2190   case ARM::ANDri:
2191   case ARM::t2ANDrr:
2192   case ARM::t2ANDri:
2193   case ARM::ORRrr:
2194   case ARM::ORRri:
2195   case ARM::t2ORRrr:
2196   case ARM::t2ORRri:
2197   case ARM::EORrr:
2198   case ARM::EORri:
2199   case ARM::t2EORrr:
2200   case ARM::t2EORri: {
2201     // Scan forward for the use of CPSR
2202     // When checking against MI: if it's a conditional code requires
2203     // checking of V bit, then this is not safe to do.
2204     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2205     // If we are done with the basic block, we need to check whether CPSR is
2206     // live-out.
2207     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2208         OperandsToUpdate;
2209     bool isSafe = false;
2210     I = CmpInstr;
2211     E = CmpInstr->getParent()->end();
2212     while (!isSafe && ++I != E) {
2213       const MachineInstr &Instr = *I;
2214       for (unsigned IO = 0, EO = Instr.getNumOperands();
2215            !isSafe && IO != EO; ++IO) {
2216         const MachineOperand &MO = Instr.getOperand(IO);
2217         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2218           isSafe = true;
2219           break;
2220         }
2221         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2222           continue;
2223         if (MO.isDef()) {
2224           isSafe = true;
2225           break;
2226         }
2227         // Condition code is after the operand before CPSR.
2228         ARMCC::CondCodes CC = (ARMCC::CondCodes)Instr.getOperand(IO-1).getImm();
2229         if (Sub) {
2230           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2231           if (NewCC == ARMCC::AL)
2232             return false;
2233           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2234           // on CMP needs to be updated to be based on SUB.
2235           // Push the condition code operands to OperandsToUpdate.
2236           // If it is safe to remove CmpInstr, the condition code of these
2237           // operands will be modified.
2238           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2239               Sub->getOperand(2).getReg() == SrcReg)
2240             OperandsToUpdate.push_back(std::make_pair(&((*I).getOperand(IO-1)),
2241                                                       NewCC));
2242         }
2243         else
2244           switch (CC) {
2245           default:
2246             // CPSR can be used multiple times, we should continue.
2247             break;
2248           case ARMCC::VS:
2249           case ARMCC::VC:
2250           case ARMCC::GE:
2251           case ARMCC::LT:
2252           case ARMCC::GT:
2253           case ARMCC::LE:
2254             return false;
2255           }
2256       }
2257     }
2258
2259     // If CPSR is not killed nor re-defined, we should check whether it is
2260     // live-out. If it is live-out, do not optimize.
2261     if (!isSafe) {
2262       MachineBasicBlock *MBB = CmpInstr->getParent();
2263       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2264                SE = MBB->succ_end(); SI != SE; ++SI)
2265         if ((*SI)->isLiveIn(ARM::CPSR))
2266           return false;
2267     }
2268
2269     // Toggle the optional operand to CPSR.
2270     MI->getOperand(5).setReg(ARM::CPSR);
2271     MI->getOperand(5).setIsDef(true);
2272     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2273     CmpInstr->eraseFromParent();
2274
2275     // Modify the condition code of operands in OperandsToUpdate.
2276     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2277     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2278     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2279       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2280     return true;
2281   }
2282   }
2283
2284   return false;
2285 }
2286
2287 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2288                                      MachineInstr *DefMI, unsigned Reg,
2289                                      MachineRegisterInfo *MRI) const {
2290   // Fold large immediates into add, sub, or, xor.
2291   unsigned DefOpc = DefMI->getOpcode();
2292   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2293     return false;
2294   if (!DefMI->getOperand(1).isImm())
2295     // Could be t2MOVi32imm <ga:xx>
2296     return false;
2297
2298   if (!MRI->hasOneNonDBGUse(Reg))
2299     return false;
2300
2301   const MCInstrDesc &DefMCID = DefMI->getDesc();
2302   if (DefMCID.hasOptionalDef()) {
2303     unsigned NumOps = DefMCID.getNumOperands();
2304     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2305     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2306       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2307       // to delete DefMI.
2308       return false;
2309   }
2310
2311   const MCInstrDesc &UseMCID = UseMI->getDesc();
2312   if (UseMCID.hasOptionalDef()) {
2313     unsigned NumOps = UseMCID.getNumOperands();
2314     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2315       // If the instruction sets the flag, do not attempt this optimization
2316       // since it may change the semantics of the code.
2317       return false;
2318   }
2319
2320   unsigned UseOpc = UseMI->getOpcode();
2321   unsigned NewUseOpc = 0;
2322   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2323   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2324   bool Commute = false;
2325   switch (UseOpc) {
2326   default: return false;
2327   case ARM::SUBrr:
2328   case ARM::ADDrr:
2329   case ARM::ORRrr:
2330   case ARM::EORrr:
2331   case ARM::t2SUBrr:
2332   case ARM::t2ADDrr:
2333   case ARM::t2ORRrr:
2334   case ARM::t2EORrr: {
2335     Commute = UseMI->getOperand(2).getReg() != Reg;
2336     switch (UseOpc) {
2337     default: break;
2338     case ARM::SUBrr: {
2339       if (Commute)
2340         return false;
2341       ImmVal = -ImmVal;
2342       NewUseOpc = ARM::SUBri;
2343       // Fallthrough
2344     }
2345     case ARM::ADDrr:
2346     case ARM::ORRrr:
2347     case ARM::EORrr: {
2348       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2349         return false;
2350       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2351       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2352       switch (UseOpc) {
2353       default: break;
2354       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2355       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2356       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2357       }
2358       break;
2359     }
2360     case ARM::t2SUBrr: {
2361       if (Commute)
2362         return false;
2363       ImmVal = -ImmVal;
2364       NewUseOpc = ARM::t2SUBri;
2365       // Fallthrough
2366     }
2367     case ARM::t2ADDrr:
2368     case ARM::t2ORRrr:
2369     case ARM::t2EORrr: {
2370       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2371         return false;
2372       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2373       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2374       switch (UseOpc) {
2375       default: break;
2376       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2377       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2378       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2379       }
2380       break;
2381     }
2382     }
2383   }
2384   }
2385
2386   unsigned OpIdx = Commute ? 2 : 1;
2387   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2388   bool isKill = UseMI->getOperand(OpIdx).isKill();
2389   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2390   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2391                                       UseMI, UseMI->getDebugLoc(),
2392                                       get(NewUseOpc), NewReg)
2393                               .addReg(Reg1, getKillRegState(isKill))
2394                               .addImm(SOImmValV1)));
2395   UseMI->setDesc(get(NewUseOpc));
2396   UseMI->getOperand(1).setReg(NewReg);
2397   UseMI->getOperand(1).setIsKill();
2398   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2399   DefMI->eraseFromParent();
2400   return true;
2401 }
2402
2403 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2404                                         const MachineInstr *MI) {
2405   switch (MI->getOpcode()) {
2406   default: {
2407     const MCInstrDesc &Desc = MI->getDesc();
2408     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2409     assert(UOps >= 0 && "bad # UOps");
2410     return UOps;
2411   }
2412
2413   case ARM::LDRrs:
2414   case ARM::LDRBrs:
2415   case ARM::STRrs:
2416   case ARM::STRBrs: {
2417     unsigned ShOpVal = MI->getOperand(3).getImm();
2418     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2419     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2420     if (!isSub &&
2421         (ShImm == 0 ||
2422          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2423           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2424       return 1;
2425     return 2;
2426   }
2427
2428   case ARM::LDRH:
2429   case ARM::STRH: {
2430     if (!MI->getOperand(2).getReg())
2431       return 1;
2432
2433     unsigned ShOpVal = MI->getOperand(3).getImm();
2434     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2435     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2436     if (!isSub &&
2437         (ShImm == 0 ||
2438          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2439           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2440       return 1;
2441     return 2;
2442   }
2443
2444   case ARM::LDRSB:
2445   case ARM::LDRSH:
2446     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2447
2448   case ARM::LDRSB_POST:
2449   case ARM::LDRSH_POST: {
2450     unsigned Rt = MI->getOperand(0).getReg();
2451     unsigned Rm = MI->getOperand(3).getReg();
2452     return (Rt == Rm) ? 4 : 3;
2453   }
2454
2455   case ARM::LDR_PRE_REG:
2456   case ARM::LDRB_PRE_REG: {
2457     unsigned Rt = MI->getOperand(0).getReg();
2458     unsigned Rm = MI->getOperand(3).getReg();
2459     if (Rt == Rm)
2460       return 3;
2461     unsigned ShOpVal = MI->getOperand(4).getImm();
2462     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2463     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2464     if (!isSub &&
2465         (ShImm == 0 ||
2466          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2467           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2468       return 2;
2469     return 3;
2470   }
2471
2472   case ARM::STR_PRE_REG:
2473   case ARM::STRB_PRE_REG: {
2474     unsigned ShOpVal = MI->getOperand(4).getImm();
2475     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2476     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2477     if (!isSub &&
2478         (ShImm == 0 ||
2479          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2480           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2481       return 2;
2482     return 3;
2483   }
2484
2485   case ARM::LDRH_PRE:
2486   case ARM::STRH_PRE: {
2487     unsigned Rt = MI->getOperand(0).getReg();
2488     unsigned Rm = MI->getOperand(3).getReg();
2489     if (!Rm)
2490       return 2;
2491     if (Rt == Rm)
2492       return 3;
2493     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2494       ? 3 : 2;
2495   }
2496
2497   case ARM::LDR_POST_REG:
2498   case ARM::LDRB_POST_REG:
2499   case ARM::LDRH_POST: {
2500     unsigned Rt = MI->getOperand(0).getReg();
2501     unsigned Rm = MI->getOperand(3).getReg();
2502     return (Rt == Rm) ? 3 : 2;
2503   }
2504
2505   case ARM::LDR_PRE_IMM:
2506   case ARM::LDRB_PRE_IMM:
2507   case ARM::LDR_POST_IMM:
2508   case ARM::LDRB_POST_IMM:
2509   case ARM::STRB_POST_IMM:
2510   case ARM::STRB_POST_REG:
2511   case ARM::STRB_PRE_IMM:
2512   case ARM::STRH_POST:
2513   case ARM::STR_POST_IMM:
2514   case ARM::STR_POST_REG:
2515   case ARM::STR_PRE_IMM:
2516     return 2;
2517
2518   case ARM::LDRSB_PRE:
2519   case ARM::LDRSH_PRE: {
2520     unsigned Rm = MI->getOperand(3).getReg();
2521     if (Rm == 0)
2522       return 3;
2523     unsigned Rt = MI->getOperand(0).getReg();
2524     if (Rt == Rm)
2525       return 4;
2526     unsigned ShOpVal = MI->getOperand(4).getImm();
2527     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2528     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2529     if (!isSub &&
2530         (ShImm == 0 ||
2531          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2532           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2533       return 3;
2534     return 4;
2535   }
2536
2537   case ARM::LDRD: {
2538     unsigned Rt = MI->getOperand(0).getReg();
2539     unsigned Rn = MI->getOperand(2).getReg();
2540     unsigned Rm = MI->getOperand(3).getReg();
2541     if (Rm)
2542       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2543     return (Rt == Rn) ? 3 : 2;
2544   }
2545
2546   case ARM::STRD: {
2547     unsigned Rm = MI->getOperand(3).getReg();
2548     if (Rm)
2549       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2550     return 2;
2551   }
2552
2553   case ARM::LDRD_POST:
2554   case ARM::t2LDRD_POST:
2555     return 3;
2556
2557   case ARM::STRD_POST:
2558   case ARM::t2STRD_POST:
2559     return 4;
2560
2561   case ARM::LDRD_PRE: {
2562     unsigned Rt = MI->getOperand(0).getReg();
2563     unsigned Rn = MI->getOperand(3).getReg();
2564     unsigned Rm = MI->getOperand(4).getReg();
2565     if (Rm)
2566       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2567     return (Rt == Rn) ? 4 : 3;
2568   }
2569
2570   case ARM::t2LDRD_PRE: {
2571     unsigned Rt = MI->getOperand(0).getReg();
2572     unsigned Rn = MI->getOperand(3).getReg();
2573     return (Rt == Rn) ? 4 : 3;
2574   }
2575
2576   case ARM::STRD_PRE: {
2577     unsigned Rm = MI->getOperand(4).getReg();
2578     if (Rm)
2579       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2580     return 3;
2581   }
2582
2583   case ARM::t2STRD_PRE:
2584     return 3;
2585
2586   case ARM::t2LDR_POST:
2587   case ARM::t2LDRB_POST:
2588   case ARM::t2LDRB_PRE:
2589   case ARM::t2LDRSBi12:
2590   case ARM::t2LDRSBi8:
2591   case ARM::t2LDRSBpci:
2592   case ARM::t2LDRSBs:
2593   case ARM::t2LDRH_POST:
2594   case ARM::t2LDRH_PRE:
2595   case ARM::t2LDRSBT:
2596   case ARM::t2LDRSB_POST:
2597   case ARM::t2LDRSB_PRE:
2598   case ARM::t2LDRSH_POST:
2599   case ARM::t2LDRSH_PRE:
2600   case ARM::t2LDRSHi12:
2601   case ARM::t2LDRSHi8:
2602   case ARM::t2LDRSHpci:
2603   case ARM::t2LDRSHs:
2604     return 2;
2605
2606   case ARM::t2LDRDi8: {
2607     unsigned Rt = MI->getOperand(0).getReg();
2608     unsigned Rn = MI->getOperand(2).getReg();
2609     return (Rt == Rn) ? 3 : 2;
2610   }
2611
2612   case ARM::t2STRB_POST:
2613   case ARM::t2STRB_PRE:
2614   case ARM::t2STRBs:
2615   case ARM::t2STRDi8:
2616   case ARM::t2STRH_POST:
2617   case ARM::t2STRH_PRE:
2618   case ARM::t2STRHs:
2619   case ARM::t2STR_POST:
2620   case ARM::t2STR_PRE:
2621   case ARM::t2STRs:
2622     return 2;
2623   }
2624 }
2625
2626 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2627 // can't be easily determined return 0 (missing MachineMemOperand).
2628 //
2629 // FIXME: The current MachineInstr design does not support relying on machine
2630 // mem operands to determine the width of a memory access. Instead, we expect
2631 // the target to provide this information based on the instruction opcode and
2632 // operands. However, using MachineMemOperand is a the best solution now for
2633 // two reasons:
2634 //
2635 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2636 // operands. This is much more dangerous than using the MachineMemOperand
2637 // sizes because CodeGen passes can insert/remove optional machine operands. In
2638 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2639 // postRA passes as well.
2640 //
2641 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2642 // machine model that calls this should handle the unknown (zero size) case.
2643 //
2644 // Long term, we should require a target hook that verifies MachineMemOperand
2645 // sizes during MC lowering. That target hook should be local to MC lowering
2646 // because we can't ensure that it is aware of other MI forms. Doing this will
2647 // ensure that MachineMemOperands are correctly propagated through all passes.
2648 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2649   unsigned Size = 0;
2650   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2651          E = MI->memoperands_end(); I != E; ++I) {
2652     Size += (*I)->getSize();
2653   }
2654   return Size / 4;
2655 }
2656
2657 unsigned
2658 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
2659                                  const MachineInstr *MI) const {
2660   if (!ItinData || ItinData->isEmpty())
2661     return 1;
2662
2663   const MCInstrDesc &Desc = MI->getDesc();
2664   unsigned Class = Desc.getSchedClass();
2665   int ItinUOps = ItinData->getNumMicroOps(Class);
2666   if (ItinUOps >= 0) {
2667     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
2668       return getNumMicroOpsSwiftLdSt(ItinData, MI);
2669
2670     return ItinUOps;
2671   }
2672
2673   unsigned Opc = MI->getOpcode();
2674   switch (Opc) {
2675   default:
2676     llvm_unreachable("Unexpected multi-uops instruction!");
2677   case ARM::VLDMQIA:
2678   case ARM::VSTMQIA:
2679     return 2;
2680
2681   // The number of uOps for load / store multiple are determined by the number
2682   // registers.
2683   //
2684   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
2685   // same cycle. The scheduling for the first load / store must be done
2686   // separately by assuming the address is not 64-bit aligned.
2687   //
2688   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
2689   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
2690   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
2691   case ARM::VLDMDIA:
2692   case ARM::VLDMDIA_UPD:
2693   case ARM::VLDMDDB_UPD:
2694   case ARM::VLDMSIA:
2695   case ARM::VLDMSIA_UPD:
2696   case ARM::VLDMSDB_UPD:
2697   case ARM::VSTMDIA:
2698   case ARM::VSTMDIA_UPD:
2699   case ARM::VSTMDDB_UPD:
2700   case ARM::VSTMSIA:
2701   case ARM::VSTMSIA_UPD:
2702   case ARM::VSTMSDB_UPD: {
2703     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
2704     return (NumRegs / 2) + (NumRegs % 2) + 1;
2705   }
2706
2707   case ARM::LDMIA_RET:
2708   case ARM::LDMIA:
2709   case ARM::LDMDA:
2710   case ARM::LDMDB:
2711   case ARM::LDMIB:
2712   case ARM::LDMIA_UPD:
2713   case ARM::LDMDA_UPD:
2714   case ARM::LDMDB_UPD:
2715   case ARM::LDMIB_UPD:
2716   case ARM::STMIA:
2717   case ARM::STMDA:
2718   case ARM::STMDB:
2719   case ARM::STMIB:
2720   case ARM::STMIA_UPD:
2721   case ARM::STMDA_UPD:
2722   case ARM::STMDB_UPD:
2723   case ARM::STMIB_UPD:
2724   case ARM::tLDMIA:
2725   case ARM::tLDMIA_UPD:
2726   case ARM::tSTMIA_UPD:
2727   case ARM::tPOP_RET:
2728   case ARM::tPOP:
2729   case ARM::tPUSH:
2730   case ARM::t2LDMIA_RET:
2731   case ARM::t2LDMIA:
2732   case ARM::t2LDMDB:
2733   case ARM::t2LDMIA_UPD:
2734   case ARM::t2LDMDB_UPD:
2735   case ARM::t2STMIA:
2736   case ARM::t2STMDB:
2737   case ARM::t2STMIA_UPD:
2738   case ARM::t2STMDB_UPD: {
2739     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
2740     if (Subtarget.isSwift()) {
2741       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
2742       switch (Opc) {
2743       default: break;
2744       case ARM::VLDMDIA_UPD:
2745       case ARM::VLDMDDB_UPD:
2746       case ARM::VLDMSIA_UPD:
2747       case ARM::VLDMSDB_UPD:
2748       case ARM::VSTMDIA_UPD:
2749       case ARM::VSTMDDB_UPD:
2750       case ARM::VSTMSIA_UPD:
2751       case ARM::VSTMSDB_UPD:
2752       case ARM::LDMIA_UPD:
2753       case ARM::LDMDA_UPD:
2754       case ARM::LDMDB_UPD:
2755       case ARM::LDMIB_UPD:
2756       case ARM::STMIA_UPD:
2757       case ARM::STMDA_UPD:
2758       case ARM::STMDB_UPD:
2759       case ARM::STMIB_UPD:
2760       case ARM::tLDMIA_UPD:
2761       case ARM::tSTMIA_UPD:
2762       case ARM::t2LDMIA_UPD:
2763       case ARM::t2LDMDB_UPD:
2764       case ARM::t2STMIA_UPD:
2765       case ARM::t2STMDB_UPD:
2766         ++UOps; // One for base register writeback.
2767         break;
2768       case ARM::LDMIA_RET:
2769       case ARM::tPOP_RET:
2770       case ARM::t2LDMIA_RET:
2771         UOps += 2; // One for base reg wb, one for write to pc.
2772         break;
2773       }
2774       return UOps;
2775     } else if (Subtarget.isCortexA8()) {
2776       if (NumRegs < 4)
2777         return 2;
2778       // 4 registers would be issued: 2, 2.
2779       // 5 registers would be issued: 2, 2, 1.
2780       int A8UOps = (NumRegs / 2);
2781       if (NumRegs % 2)
2782         ++A8UOps;
2783       return A8UOps;
2784     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2785       int A9UOps = (NumRegs / 2);
2786       // If there are odd number of registers or if it's not 64-bit aligned,
2787       // then it takes an extra AGU (Address Generation Unit) cycle.
2788       if ((NumRegs % 2) ||
2789           !MI->hasOneMemOperand() ||
2790           (*MI->memoperands_begin())->getAlignment() < 8)
2791         ++A9UOps;
2792       return A9UOps;
2793     } else {
2794       // Assume the worst.
2795       return NumRegs;
2796     }
2797   }
2798   }
2799 }
2800
2801 int
2802 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
2803                                   const MCInstrDesc &DefMCID,
2804                                   unsigned DefClass,
2805                                   unsigned DefIdx, unsigned DefAlign) const {
2806   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2807   if (RegNo <= 0)
2808     // Def is the address writeback.
2809     return ItinData->getOperandCycle(DefClass, DefIdx);
2810
2811   int DefCycle;
2812   if (Subtarget.isCortexA8()) {
2813     // (regno / 2) + (regno % 2) + 1
2814     DefCycle = RegNo / 2 + 1;
2815     if (RegNo % 2)
2816       ++DefCycle;
2817   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2818     DefCycle = RegNo;
2819     bool isSLoad = false;
2820
2821     switch (DefMCID.getOpcode()) {
2822     default: break;
2823     case ARM::VLDMSIA:
2824     case ARM::VLDMSIA_UPD:
2825     case ARM::VLDMSDB_UPD:
2826       isSLoad = true;
2827       break;
2828     }
2829
2830     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2831     // then it takes an extra cycle.
2832     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
2833       ++DefCycle;
2834   } else {
2835     // Assume the worst.
2836     DefCycle = RegNo + 2;
2837   }
2838
2839   return DefCycle;
2840 }
2841
2842 int
2843 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
2844                                  const MCInstrDesc &DefMCID,
2845                                  unsigned DefClass,
2846                                  unsigned DefIdx, unsigned DefAlign) const {
2847   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
2848   if (RegNo <= 0)
2849     // Def is the address writeback.
2850     return ItinData->getOperandCycle(DefClass, DefIdx);
2851
2852   int DefCycle;
2853   if (Subtarget.isCortexA8()) {
2854     // 4 registers would be issued: 1, 2, 1.
2855     // 5 registers would be issued: 1, 2, 2.
2856     DefCycle = RegNo / 2;
2857     if (DefCycle < 1)
2858       DefCycle = 1;
2859     // Result latency is issue cycle + 2: E2.
2860     DefCycle += 2;
2861   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2862     DefCycle = (RegNo / 2);
2863     // If there are odd number of registers or if it's not 64-bit aligned,
2864     // then it takes an extra AGU (Address Generation Unit) cycle.
2865     if ((RegNo % 2) || DefAlign < 8)
2866       ++DefCycle;
2867     // Result latency is AGU cycles + 2.
2868     DefCycle += 2;
2869   } else {
2870     // Assume the worst.
2871     DefCycle = RegNo + 2;
2872   }
2873
2874   return DefCycle;
2875 }
2876
2877 int
2878 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
2879                                   const MCInstrDesc &UseMCID,
2880                                   unsigned UseClass,
2881                                   unsigned UseIdx, unsigned UseAlign) const {
2882   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2883   if (RegNo <= 0)
2884     return ItinData->getOperandCycle(UseClass, UseIdx);
2885
2886   int UseCycle;
2887   if (Subtarget.isCortexA8()) {
2888     // (regno / 2) + (regno % 2) + 1
2889     UseCycle = RegNo / 2 + 1;
2890     if (RegNo % 2)
2891       ++UseCycle;
2892   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2893     UseCycle = RegNo;
2894     bool isSStore = false;
2895
2896     switch (UseMCID.getOpcode()) {
2897     default: break;
2898     case ARM::VSTMSIA:
2899     case ARM::VSTMSIA_UPD:
2900     case ARM::VSTMSDB_UPD:
2901       isSStore = true;
2902       break;
2903     }
2904
2905     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
2906     // then it takes an extra cycle.
2907     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
2908       ++UseCycle;
2909   } else {
2910     // Assume the worst.
2911     UseCycle = RegNo + 2;
2912   }
2913
2914   return UseCycle;
2915 }
2916
2917 int
2918 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
2919                                  const MCInstrDesc &UseMCID,
2920                                  unsigned UseClass,
2921                                  unsigned UseIdx, unsigned UseAlign) const {
2922   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
2923   if (RegNo <= 0)
2924     return ItinData->getOperandCycle(UseClass, UseIdx);
2925
2926   int UseCycle;
2927   if (Subtarget.isCortexA8()) {
2928     UseCycle = RegNo / 2;
2929     if (UseCycle < 2)
2930       UseCycle = 2;
2931     // Read in E3.
2932     UseCycle += 2;
2933   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
2934     UseCycle = (RegNo / 2);
2935     // If there are odd number of registers or if it's not 64-bit aligned,
2936     // then it takes an extra AGU (Address Generation Unit) cycle.
2937     if ((RegNo % 2) || UseAlign < 8)
2938       ++UseCycle;
2939   } else {
2940     // Assume the worst.
2941     UseCycle = 1;
2942   }
2943   return UseCycle;
2944 }
2945
2946 int
2947 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
2948                                     const MCInstrDesc &DefMCID,
2949                                     unsigned DefIdx, unsigned DefAlign,
2950                                     const MCInstrDesc &UseMCID,
2951                                     unsigned UseIdx, unsigned UseAlign) const {
2952   unsigned DefClass = DefMCID.getSchedClass();
2953   unsigned UseClass = UseMCID.getSchedClass();
2954
2955   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
2956     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
2957
2958   // This may be a def / use of a variable_ops instruction, the operand
2959   // latency might be determinable dynamically. Let the target try to
2960   // figure it out.
2961   int DefCycle = -1;
2962   bool LdmBypass = false;
2963   switch (DefMCID.getOpcode()) {
2964   default:
2965     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
2966     break;
2967
2968   case ARM::VLDMDIA:
2969   case ARM::VLDMDIA_UPD:
2970   case ARM::VLDMDDB_UPD:
2971   case ARM::VLDMSIA:
2972   case ARM::VLDMSIA_UPD:
2973   case ARM::VLDMSDB_UPD:
2974     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2975     break;
2976
2977   case ARM::LDMIA_RET:
2978   case ARM::LDMIA:
2979   case ARM::LDMDA:
2980   case ARM::LDMDB:
2981   case ARM::LDMIB:
2982   case ARM::LDMIA_UPD:
2983   case ARM::LDMDA_UPD:
2984   case ARM::LDMDB_UPD:
2985   case ARM::LDMIB_UPD:
2986   case ARM::tLDMIA:
2987   case ARM::tLDMIA_UPD:
2988   case ARM::tPUSH:
2989   case ARM::t2LDMIA_RET:
2990   case ARM::t2LDMIA:
2991   case ARM::t2LDMDB:
2992   case ARM::t2LDMIA_UPD:
2993   case ARM::t2LDMDB_UPD:
2994     LdmBypass = 1;
2995     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
2996     break;
2997   }
2998
2999   if (DefCycle == -1)
3000     // We can't seem to determine the result latency of the def, assume it's 2.
3001     DefCycle = 2;
3002
3003   int UseCycle = -1;
3004   switch (UseMCID.getOpcode()) {
3005   default:
3006     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3007     break;
3008
3009   case ARM::VSTMDIA:
3010   case ARM::VSTMDIA_UPD:
3011   case ARM::VSTMDDB_UPD:
3012   case ARM::VSTMSIA:
3013   case ARM::VSTMSIA_UPD:
3014   case ARM::VSTMSDB_UPD:
3015     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3016     break;
3017
3018   case ARM::STMIA:
3019   case ARM::STMDA:
3020   case ARM::STMDB:
3021   case ARM::STMIB:
3022   case ARM::STMIA_UPD:
3023   case ARM::STMDA_UPD:
3024   case ARM::STMDB_UPD:
3025   case ARM::STMIB_UPD:
3026   case ARM::tSTMIA_UPD:
3027   case ARM::tPOP_RET:
3028   case ARM::tPOP:
3029   case ARM::t2STMIA:
3030   case ARM::t2STMDB:
3031   case ARM::t2STMIA_UPD:
3032   case ARM::t2STMDB_UPD:
3033     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3034     break;
3035   }
3036
3037   if (UseCycle == -1)
3038     // Assume it's read in the first stage.
3039     UseCycle = 1;
3040
3041   UseCycle = DefCycle - UseCycle + 1;
3042   if (UseCycle > 0) {
3043     if (LdmBypass) {
3044       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3045       // first def operand.
3046       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3047                                           UseClass, UseIdx))
3048         --UseCycle;
3049     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3050                                                UseClass, UseIdx)) {
3051       --UseCycle;
3052     }
3053   }
3054
3055   return UseCycle;
3056 }
3057
3058 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3059                                            const MachineInstr *MI, unsigned Reg,
3060                                            unsigned &DefIdx, unsigned &Dist) {
3061   Dist = 0;
3062
3063   MachineBasicBlock::const_iterator I = MI; ++I;
3064   MachineBasicBlock::const_instr_iterator II =
3065     llvm::prior(I.getInstrIterator());
3066   assert(II->isInsideBundle() && "Empty bundle?");
3067
3068   int Idx = -1;
3069   while (II->isInsideBundle()) {
3070     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3071     if (Idx != -1)
3072       break;
3073     --II;
3074     ++Dist;
3075   }
3076
3077   assert(Idx != -1 && "Cannot find bundled definition!");
3078   DefIdx = Idx;
3079   return II;
3080 }
3081
3082 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3083                                            const MachineInstr *MI, unsigned Reg,
3084                                            unsigned &UseIdx, unsigned &Dist) {
3085   Dist = 0;
3086
3087   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3088   assert(II->isInsideBundle() && "Empty bundle?");
3089   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3090
3091   // FIXME: This doesn't properly handle multiple uses.
3092   int Idx = -1;
3093   while (II != E && II->isInsideBundle()) {
3094     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3095     if (Idx != -1)
3096       break;
3097     if (II->getOpcode() != ARM::t2IT)
3098       ++Dist;
3099     ++II;
3100   }
3101
3102   if (Idx == -1) {
3103     Dist = 0;
3104     return 0;
3105   }
3106
3107   UseIdx = Idx;
3108   return II;
3109 }
3110
3111 /// Return the number of cycles to add to (or subtract from) the static
3112 /// itinerary based on the def opcode and alignment. The caller will ensure that
3113 /// adjusted latency is at least one cycle.
3114 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3115                             const MachineInstr *DefMI,
3116                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3117   int Adjust = 0;
3118   if (Subtarget.isCortexA8() || Subtarget.isLikeA9()) {
3119     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3120     // variants are one cycle cheaper.
3121     switch (DefMCID->getOpcode()) {
3122     default: break;
3123     case ARM::LDRrs:
3124     case ARM::LDRBrs: {
3125       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3126       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3127       if (ShImm == 0 ||
3128           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3129         --Adjust;
3130       break;
3131     }
3132     case ARM::t2LDRs:
3133     case ARM::t2LDRBs:
3134     case ARM::t2LDRHs:
3135     case ARM::t2LDRSHs: {
3136       // Thumb2 mode: lsl only.
3137       unsigned ShAmt = DefMI->getOperand(3).getImm();
3138       if (ShAmt == 0 || ShAmt == 2)
3139         --Adjust;
3140       break;
3141     }
3142     }
3143   } else if (Subtarget.isSwift()) {
3144     // FIXME: Properly handle all of the latency adjustments for address
3145     // writeback.
3146     switch (DefMCID->getOpcode()) {
3147     default: break;
3148     case ARM::LDRrs:
3149     case ARM::LDRBrs: {
3150       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3151       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3152       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3153       if (!isSub &&
3154           (ShImm == 0 ||
3155            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3156             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3157         Adjust -= 2;
3158       else if (!isSub &&
3159                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3160         --Adjust;
3161       break;
3162     }
3163     case ARM::t2LDRs:
3164     case ARM::t2LDRBs:
3165     case ARM::t2LDRHs:
3166     case ARM::t2LDRSHs: {
3167       // Thumb2 mode: lsl only.
3168       unsigned ShAmt = DefMI->getOperand(3).getImm();
3169       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3170         Adjust -= 2;
3171       break;
3172     }
3173     }
3174   }
3175
3176   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3177     switch (DefMCID->getOpcode()) {
3178     default: break;
3179     case ARM::VLD1q8:
3180     case ARM::VLD1q16:
3181     case ARM::VLD1q32:
3182     case ARM::VLD1q64:
3183     case ARM::VLD1q8wb_fixed:
3184     case ARM::VLD1q16wb_fixed:
3185     case ARM::VLD1q32wb_fixed:
3186     case ARM::VLD1q64wb_fixed:
3187     case ARM::VLD1q8wb_register:
3188     case ARM::VLD1q16wb_register:
3189     case ARM::VLD1q32wb_register:
3190     case ARM::VLD1q64wb_register:
3191     case ARM::VLD2d8:
3192     case ARM::VLD2d16:
3193     case ARM::VLD2d32:
3194     case ARM::VLD2q8:
3195     case ARM::VLD2q16:
3196     case ARM::VLD2q32:
3197     case ARM::VLD2d8wb_fixed:
3198     case ARM::VLD2d16wb_fixed:
3199     case ARM::VLD2d32wb_fixed:
3200     case ARM::VLD2q8wb_fixed:
3201     case ARM::VLD2q16wb_fixed:
3202     case ARM::VLD2q32wb_fixed:
3203     case ARM::VLD2d8wb_register:
3204     case ARM::VLD2d16wb_register:
3205     case ARM::VLD2d32wb_register:
3206     case ARM::VLD2q8wb_register:
3207     case ARM::VLD2q16wb_register:
3208     case ARM::VLD2q32wb_register:
3209     case ARM::VLD3d8:
3210     case ARM::VLD3d16:
3211     case ARM::VLD3d32:
3212     case ARM::VLD1d64T:
3213     case ARM::VLD3d8_UPD:
3214     case ARM::VLD3d16_UPD:
3215     case ARM::VLD3d32_UPD:
3216     case ARM::VLD1d64Twb_fixed:
3217     case ARM::VLD1d64Twb_register:
3218     case ARM::VLD3q8_UPD:
3219     case ARM::VLD3q16_UPD:
3220     case ARM::VLD3q32_UPD:
3221     case ARM::VLD4d8:
3222     case ARM::VLD4d16:
3223     case ARM::VLD4d32:
3224     case ARM::VLD1d64Q:
3225     case ARM::VLD4d8_UPD:
3226     case ARM::VLD4d16_UPD:
3227     case ARM::VLD4d32_UPD:
3228     case ARM::VLD1d64Qwb_fixed:
3229     case ARM::VLD1d64Qwb_register:
3230     case ARM::VLD4q8_UPD:
3231     case ARM::VLD4q16_UPD:
3232     case ARM::VLD4q32_UPD:
3233     case ARM::VLD1DUPq8:
3234     case ARM::VLD1DUPq16:
3235     case ARM::VLD1DUPq32:
3236     case ARM::VLD1DUPq8wb_fixed:
3237     case ARM::VLD1DUPq16wb_fixed:
3238     case ARM::VLD1DUPq32wb_fixed:
3239     case ARM::VLD1DUPq8wb_register:
3240     case ARM::VLD1DUPq16wb_register:
3241     case ARM::VLD1DUPq32wb_register:
3242     case ARM::VLD2DUPd8:
3243     case ARM::VLD2DUPd16:
3244     case ARM::VLD2DUPd32:
3245     case ARM::VLD2DUPd8wb_fixed:
3246     case ARM::VLD2DUPd16wb_fixed:
3247     case ARM::VLD2DUPd32wb_fixed:
3248     case ARM::VLD2DUPd8wb_register:
3249     case ARM::VLD2DUPd16wb_register:
3250     case ARM::VLD2DUPd32wb_register:
3251     case ARM::VLD4DUPd8:
3252     case ARM::VLD4DUPd16:
3253     case ARM::VLD4DUPd32:
3254     case ARM::VLD4DUPd8_UPD:
3255     case ARM::VLD4DUPd16_UPD:
3256     case ARM::VLD4DUPd32_UPD:
3257     case ARM::VLD1LNd8:
3258     case ARM::VLD1LNd16:
3259     case ARM::VLD1LNd32:
3260     case ARM::VLD1LNd8_UPD:
3261     case ARM::VLD1LNd16_UPD:
3262     case ARM::VLD1LNd32_UPD:
3263     case ARM::VLD2LNd8:
3264     case ARM::VLD2LNd16:
3265     case ARM::VLD2LNd32:
3266     case ARM::VLD2LNq16:
3267     case ARM::VLD2LNq32:
3268     case ARM::VLD2LNd8_UPD:
3269     case ARM::VLD2LNd16_UPD:
3270     case ARM::VLD2LNd32_UPD:
3271     case ARM::VLD2LNq16_UPD:
3272     case ARM::VLD2LNq32_UPD:
3273     case ARM::VLD4LNd8:
3274     case ARM::VLD4LNd16:
3275     case ARM::VLD4LNd32:
3276     case ARM::VLD4LNq16:
3277     case ARM::VLD4LNq32:
3278     case ARM::VLD4LNd8_UPD:
3279     case ARM::VLD4LNd16_UPD:
3280     case ARM::VLD4LNd32_UPD:
3281     case ARM::VLD4LNq16_UPD:
3282     case ARM::VLD4LNq32_UPD:
3283       // If the address is not 64-bit aligned, the latencies of these
3284       // instructions increases by one.
3285       ++Adjust;
3286       break;
3287     }
3288   }
3289   return Adjust;
3290 }
3291
3292
3293
3294 int
3295 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3296                                     const MachineInstr *DefMI, unsigned DefIdx,
3297                                     const MachineInstr *UseMI,
3298                                     unsigned UseIdx) const {
3299   // No operand latency. The caller may fall back to getInstrLatency.
3300   if (!ItinData || ItinData->isEmpty())
3301     return -1;
3302
3303   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3304   unsigned Reg = DefMO.getReg();
3305   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3306   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3307
3308   unsigned DefAdj = 0;
3309   if (DefMI->isBundle()) {
3310     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3311     DefMCID = &DefMI->getDesc();
3312   }
3313   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3314       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3315     return 1;
3316   }
3317
3318   unsigned UseAdj = 0;
3319   if (UseMI->isBundle()) {
3320     unsigned NewUseIdx;
3321     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3322                                                    Reg, NewUseIdx, UseAdj);
3323     if (!NewUseMI)
3324       return -1;
3325
3326     UseMI = NewUseMI;
3327     UseIdx = NewUseIdx;
3328     UseMCID = &UseMI->getDesc();
3329   }
3330
3331   if (Reg == ARM::CPSR) {
3332     if (DefMI->getOpcode() == ARM::FMSTAT) {
3333       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3334       return Subtarget.isLikeA9() ? 1 : 20;
3335     }
3336
3337     // CPSR set and branch can be paired in the same cycle.
3338     if (UseMI->isBranch())
3339       return 0;
3340
3341     // Otherwise it takes the instruction latency (generally one).
3342     unsigned Latency = getInstrLatency(ItinData, DefMI);
3343
3344     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3345     // its uses. Instructions which are otherwise scheduled between them may
3346     // incur a code size penalty (not able to use the CPSR setting 16-bit
3347     // instructions).
3348     if (Latency > 0 && Subtarget.isThumb2()) {
3349       const MachineFunction *MF = DefMI->getParent()->getParent();
3350       if (MF->getFunction()->getAttributes().
3351             hasAttribute(AttributeSet::FunctionIndex,
3352                          Attribute::OptimizeForSize))
3353         --Latency;
3354     }
3355     return Latency;
3356   }
3357
3358   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3359     return -1;
3360
3361   unsigned DefAlign = DefMI->hasOneMemOperand()
3362     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3363   unsigned UseAlign = UseMI->hasOneMemOperand()
3364     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3365
3366   // Get the itinerary's latency if possible, and handle variable_ops.
3367   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3368                                   *UseMCID, UseIdx, UseAlign);
3369   // Unable to find operand latency. The caller may resort to getInstrLatency.
3370   if (Latency < 0)
3371     return Latency;
3372
3373   // Adjust for IT block position.
3374   int Adj = DefAdj + UseAdj;
3375
3376   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3377   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3378   if (Adj >= 0 || (int)Latency > -Adj) {
3379     return Latency + Adj;
3380   }
3381   // Return the itinerary latency, which may be zero but not less than zero.
3382   return Latency;
3383 }
3384
3385 int
3386 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3387                                     SDNode *DefNode, unsigned DefIdx,
3388                                     SDNode *UseNode, unsigned UseIdx) const {
3389   if (!DefNode->isMachineOpcode())
3390     return 1;
3391
3392   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3393
3394   if (isZeroCost(DefMCID.Opcode))
3395     return 0;
3396
3397   if (!ItinData || ItinData->isEmpty())
3398     return DefMCID.mayLoad() ? 3 : 1;
3399
3400   if (!UseNode->isMachineOpcode()) {
3401     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3402     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3403       return Latency <= 2 ? 1 : Latency - 1;
3404     else
3405       return Latency <= 3 ? 1 : Latency - 2;
3406   }
3407
3408   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3409   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3410   unsigned DefAlign = !DefMN->memoperands_empty()
3411     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3412   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3413   unsigned UseAlign = !UseMN->memoperands_empty()
3414     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3415   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3416                                   UseMCID, UseIdx, UseAlign);
3417
3418   if (Latency > 1 &&
3419       (Subtarget.isCortexA8() || Subtarget.isLikeA9())) {
3420     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3421     // variants are one cycle cheaper.
3422     switch (DefMCID.getOpcode()) {
3423     default: break;
3424     case ARM::LDRrs:
3425     case ARM::LDRBrs: {
3426       unsigned ShOpVal =
3427         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3428       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3429       if (ShImm == 0 ||
3430           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3431         --Latency;
3432       break;
3433     }
3434     case ARM::t2LDRs:
3435     case ARM::t2LDRBs:
3436     case ARM::t2LDRHs:
3437     case ARM::t2LDRSHs: {
3438       // Thumb2 mode: lsl only.
3439       unsigned ShAmt =
3440         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3441       if (ShAmt == 0 || ShAmt == 2)
3442         --Latency;
3443       break;
3444     }
3445     }
3446   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3447     // FIXME: Properly handle all of the latency adjustments for address
3448     // writeback.
3449     switch (DefMCID.getOpcode()) {
3450     default: break;
3451     case ARM::LDRrs:
3452     case ARM::LDRBrs: {
3453       unsigned ShOpVal =
3454         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3455       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3456       if (ShImm == 0 ||
3457           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3458            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3459         Latency -= 2;
3460       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3461         --Latency;
3462       break;
3463     }
3464     case ARM::t2LDRs:
3465     case ARM::t2LDRBs:
3466     case ARM::t2LDRHs:
3467     case ARM::t2LDRSHs: {
3468       // Thumb2 mode: lsl 0-3 only.
3469       Latency -= 2;
3470       break;
3471     }
3472     }
3473   }
3474
3475   if (DefAlign < 8 && Subtarget.isLikeA9())
3476     switch (DefMCID.getOpcode()) {
3477     default: break;
3478     case ARM::VLD1q8:
3479     case ARM::VLD1q16:
3480     case ARM::VLD1q32:
3481     case ARM::VLD1q64:
3482     case ARM::VLD1q8wb_register:
3483     case ARM::VLD1q16wb_register:
3484     case ARM::VLD1q32wb_register:
3485     case ARM::VLD1q64wb_register:
3486     case ARM::VLD1q8wb_fixed:
3487     case ARM::VLD1q16wb_fixed:
3488     case ARM::VLD1q32wb_fixed:
3489     case ARM::VLD1q64wb_fixed:
3490     case ARM::VLD2d8:
3491     case ARM::VLD2d16:
3492     case ARM::VLD2d32:
3493     case ARM::VLD2q8Pseudo:
3494     case ARM::VLD2q16Pseudo:
3495     case ARM::VLD2q32Pseudo:
3496     case ARM::VLD2d8wb_fixed:
3497     case ARM::VLD2d16wb_fixed:
3498     case ARM::VLD2d32wb_fixed:
3499     case ARM::VLD2q8PseudoWB_fixed:
3500     case ARM::VLD2q16PseudoWB_fixed:
3501     case ARM::VLD2q32PseudoWB_fixed:
3502     case ARM::VLD2d8wb_register:
3503     case ARM::VLD2d16wb_register:
3504     case ARM::VLD2d32wb_register:
3505     case ARM::VLD2q8PseudoWB_register:
3506     case ARM::VLD2q16PseudoWB_register:
3507     case ARM::VLD2q32PseudoWB_register:
3508     case ARM::VLD3d8Pseudo:
3509     case ARM::VLD3d16Pseudo:
3510     case ARM::VLD3d32Pseudo:
3511     case ARM::VLD1d64TPseudo:
3512     case ARM::VLD3d8Pseudo_UPD:
3513     case ARM::VLD3d16Pseudo_UPD:
3514     case ARM::VLD3d32Pseudo_UPD:
3515     case ARM::VLD3q8Pseudo_UPD:
3516     case ARM::VLD3q16Pseudo_UPD:
3517     case ARM::VLD3q32Pseudo_UPD:
3518     case ARM::VLD3q8oddPseudo:
3519     case ARM::VLD3q16oddPseudo:
3520     case ARM::VLD3q32oddPseudo:
3521     case ARM::VLD3q8oddPseudo_UPD:
3522     case ARM::VLD3q16oddPseudo_UPD:
3523     case ARM::VLD3q32oddPseudo_UPD:
3524     case ARM::VLD4d8Pseudo:
3525     case ARM::VLD4d16Pseudo:
3526     case ARM::VLD4d32Pseudo:
3527     case ARM::VLD1d64QPseudo:
3528     case ARM::VLD4d8Pseudo_UPD:
3529     case ARM::VLD4d16Pseudo_UPD:
3530     case ARM::VLD4d32Pseudo_UPD:
3531     case ARM::VLD4q8Pseudo_UPD:
3532     case ARM::VLD4q16Pseudo_UPD:
3533     case ARM::VLD4q32Pseudo_UPD:
3534     case ARM::VLD4q8oddPseudo:
3535     case ARM::VLD4q16oddPseudo:
3536     case ARM::VLD4q32oddPseudo:
3537     case ARM::VLD4q8oddPseudo_UPD:
3538     case ARM::VLD4q16oddPseudo_UPD:
3539     case ARM::VLD4q32oddPseudo_UPD:
3540     case ARM::VLD1DUPq8:
3541     case ARM::VLD1DUPq16:
3542     case ARM::VLD1DUPq32:
3543     case ARM::VLD1DUPq8wb_fixed:
3544     case ARM::VLD1DUPq16wb_fixed:
3545     case ARM::VLD1DUPq32wb_fixed:
3546     case ARM::VLD1DUPq8wb_register:
3547     case ARM::VLD1DUPq16wb_register:
3548     case ARM::VLD1DUPq32wb_register:
3549     case ARM::VLD2DUPd8:
3550     case ARM::VLD2DUPd16:
3551     case ARM::VLD2DUPd32:
3552     case ARM::VLD2DUPd8wb_fixed:
3553     case ARM::VLD2DUPd16wb_fixed:
3554     case ARM::VLD2DUPd32wb_fixed:
3555     case ARM::VLD2DUPd8wb_register:
3556     case ARM::VLD2DUPd16wb_register:
3557     case ARM::VLD2DUPd32wb_register:
3558     case ARM::VLD4DUPd8Pseudo:
3559     case ARM::VLD4DUPd16Pseudo:
3560     case ARM::VLD4DUPd32Pseudo:
3561     case ARM::VLD4DUPd8Pseudo_UPD:
3562     case ARM::VLD4DUPd16Pseudo_UPD:
3563     case ARM::VLD4DUPd32Pseudo_UPD:
3564     case ARM::VLD1LNq8Pseudo:
3565     case ARM::VLD1LNq16Pseudo:
3566     case ARM::VLD1LNq32Pseudo:
3567     case ARM::VLD1LNq8Pseudo_UPD:
3568     case ARM::VLD1LNq16Pseudo_UPD:
3569     case ARM::VLD1LNq32Pseudo_UPD:
3570     case ARM::VLD2LNd8Pseudo:
3571     case ARM::VLD2LNd16Pseudo:
3572     case ARM::VLD2LNd32Pseudo:
3573     case ARM::VLD2LNq16Pseudo:
3574     case ARM::VLD2LNq32Pseudo:
3575     case ARM::VLD2LNd8Pseudo_UPD:
3576     case ARM::VLD2LNd16Pseudo_UPD:
3577     case ARM::VLD2LNd32Pseudo_UPD:
3578     case ARM::VLD2LNq16Pseudo_UPD:
3579     case ARM::VLD2LNq32Pseudo_UPD:
3580     case ARM::VLD4LNd8Pseudo:
3581     case ARM::VLD4LNd16Pseudo:
3582     case ARM::VLD4LNd32Pseudo:
3583     case ARM::VLD4LNq16Pseudo:
3584     case ARM::VLD4LNq32Pseudo:
3585     case ARM::VLD4LNd8Pseudo_UPD:
3586     case ARM::VLD4LNd16Pseudo_UPD:
3587     case ARM::VLD4LNd32Pseudo_UPD:
3588     case ARM::VLD4LNq16Pseudo_UPD:
3589     case ARM::VLD4LNq32Pseudo_UPD:
3590       // If the address is not 64-bit aligned, the latencies of these
3591       // instructions increases by one.
3592       ++Latency;
3593       break;
3594     }
3595
3596   return Latency;
3597 }
3598
3599 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3600                                            const MachineInstr *MI,
3601                                            unsigned *PredCost) const {
3602   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3603       MI->isRegSequence() || MI->isImplicitDef())
3604     return 1;
3605
3606   // An instruction scheduler typically runs on unbundled instructions, however
3607   // other passes may query the latency of a bundled instruction.
3608   if (MI->isBundle()) {
3609     unsigned Latency = 0;
3610     MachineBasicBlock::const_instr_iterator I = MI;
3611     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3612     while (++I != E && I->isInsideBundle()) {
3613       if (I->getOpcode() != ARM::t2IT)
3614         Latency += getInstrLatency(ItinData, I, PredCost);
3615     }
3616     return Latency;
3617   }
3618
3619   const MCInstrDesc &MCID = MI->getDesc();
3620   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3621     // When predicated, CPSR is an additional source operand for CPSR updating
3622     // instructions, this apparently increases their latencies.
3623     *PredCost = 1;
3624   }
3625   // Be sure to call getStageLatency for an empty itinerary in case it has a
3626   // valid MinLatency property.
3627   if (!ItinData)
3628     return MI->mayLoad() ? 3 : 1;
3629
3630   unsigned Class = MCID.getSchedClass();
3631
3632   // For instructions with variable uops, use uops as latency.
3633   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
3634     return getNumMicroOps(ItinData, MI);
3635
3636   // For the common case, fall back on the itinerary's latency.
3637   unsigned Latency = ItinData->getStageLatency(Class);
3638
3639   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3640   unsigned DefAlign = MI->hasOneMemOperand()
3641     ? (*MI->memoperands_begin())->getAlignment() : 0;
3642   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
3643   if (Adj >= 0 || (int)Latency > -Adj) {
3644     return Latency + Adj;
3645   }
3646   return Latency;
3647 }
3648
3649 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3650                                       SDNode *Node) const {
3651   if (!Node->isMachineOpcode())
3652     return 1;
3653
3654   if (!ItinData || ItinData->isEmpty())
3655     return 1;
3656
3657   unsigned Opcode = Node->getMachineOpcode();
3658   switch (Opcode) {
3659   default:
3660     return ItinData->getStageLatency(get(Opcode).getSchedClass());
3661   case ARM::VLDMQIA:
3662   case ARM::VSTMQIA:
3663     return 2;
3664   }
3665 }
3666
3667 bool ARMBaseInstrInfo::
3668 hasHighOperandLatency(const InstrItineraryData *ItinData,
3669                       const MachineRegisterInfo *MRI,
3670                       const MachineInstr *DefMI, unsigned DefIdx,
3671                       const MachineInstr *UseMI, unsigned UseIdx) const {
3672   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3673   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
3674   if (Subtarget.isCortexA8() &&
3675       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
3676     // CortexA8 VFP instructions are not pipelined.
3677     return true;
3678
3679   // Hoist VFP / NEON instructions with 4 or higher latency.
3680   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
3681   if (Latency < 0)
3682     Latency = getInstrLatency(ItinData, DefMI);
3683   if (Latency <= 3)
3684     return false;
3685   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
3686          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
3687 }
3688
3689 bool ARMBaseInstrInfo::
3690 hasLowDefLatency(const InstrItineraryData *ItinData,
3691                  const MachineInstr *DefMI, unsigned DefIdx) const {
3692   if (!ItinData || ItinData->isEmpty())
3693     return false;
3694
3695   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
3696   if (DDomain == ARMII::DomainGeneral) {
3697     unsigned DefClass = DefMI->getDesc().getSchedClass();
3698     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3699     return (DefCycle != -1 && DefCycle <= 2);
3700   }
3701   return false;
3702 }
3703
3704 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
3705                                          StringRef &ErrInfo) const {
3706   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
3707     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
3708     return false;
3709   }
3710   return true;
3711 }
3712
3713 bool
3714 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
3715                                      unsigned &AddSubOpc,
3716                                      bool &NegAcc, bool &HasLane) const {
3717   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
3718   if (I == MLxEntryMap.end())
3719     return false;
3720
3721   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
3722   MulOpc = Entry.MulOpc;
3723   AddSubOpc = Entry.AddSubOpc;
3724   NegAcc = Entry.NegAcc;
3725   HasLane = Entry.HasLane;
3726   return true;
3727 }
3728
3729 //===----------------------------------------------------------------------===//
3730 // Execution domains.
3731 //===----------------------------------------------------------------------===//
3732 //
3733 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
3734 // and some can go down both.  The vmov instructions go down the VFP pipeline,
3735 // but they can be changed to vorr equivalents that are executed by the NEON
3736 // pipeline.
3737 //
3738 // We use the following execution domain numbering:
3739 //
3740 enum ARMExeDomain {
3741   ExeGeneric = 0,
3742   ExeVFP = 1,
3743   ExeNEON = 2
3744 };
3745 //
3746 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
3747 //
3748 std::pair<uint16_t, uint16_t>
3749 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
3750   // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
3751   // if they are not predicated.
3752   if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3753     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3754
3755   // CortexA9 is particularly picky about mixing the two and wants these
3756   // converted.
3757   if (Subtarget.isCortexA9() && !isPredicated(MI) &&
3758       (MI->getOpcode() == ARM::VMOVRS ||
3759        MI->getOpcode() == ARM::VMOVSR ||
3760        MI->getOpcode() == ARM::VMOVS))
3761     return std::make_pair(ExeVFP, (1<<ExeVFP) | (1<<ExeNEON));
3762
3763   // No other instructions can be swizzled, so just determine their domain.
3764   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
3765
3766   if (Domain & ARMII::DomainNEON)
3767     return std::make_pair(ExeNEON, 0);
3768
3769   // Certain instructions can go either way on Cortex-A8.
3770   // Treat them as NEON instructions.
3771   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
3772     return std::make_pair(ExeNEON, 0);
3773
3774   if (Domain & ARMII::DomainVFP)
3775     return std::make_pair(ExeVFP, 0);
3776
3777   return std::make_pair(ExeGeneric, 0);
3778 }
3779
3780 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
3781                                             unsigned SReg, unsigned &Lane) {
3782   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
3783   Lane = 0;
3784
3785   if (DReg != ARM::NoRegister)
3786    return DReg;
3787
3788   Lane = 1;
3789   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
3790
3791   assert(DReg && "S-register with no D super-register?");
3792   return DReg;
3793 }
3794
3795 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
3796 /// set ImplicitSReg to a register number that must be marked as implicit-use or
3797 /// zero if no register needs to be defined as implicit-use.
3798 ///
3799 /// If the function cannot determine if an SPR should be marked implicit use or
3800 /// not, it returns false.
3801 ///
3802 /// This function handles cases where an instruction is being modified from taking
3803 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
3804 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
3805 /// lane of the DPR).
3806 ///
3807 /// If the other SPR is defined, an implicit-use of it should be added. Else,
3808 /// (including the case where the DPR itself is defined), it should not.
3809 ///
3810 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
3811                                        MachineInstr *MI,
3812                                        unsigned DReg, unsigned Lane,
3813                                        unsigned &ImplicitSReg) {
3814   // If the DPR is defined or used already, the other SPR lane will be chained
3815   // correctly, so there is nothing to be done.
3816   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
3817     ImplicitSReg = 0;
3818     return true;
3819   }
3820
3821   // Otherwise we need to go searching to see if the SPR is set explicitly.
3822   ImplicitSReg = TRI->getSubReg(DReg,
3823                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
3824   MachineBasicBlock::LivenessQueryResult LQR =
3825     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
3826
3827   if (LQR == MachineBasicBlock::LQR_Live)
3828     return true;
3829   else if (LQR == MachineBasicBlock::LQR_Unknown)
3830     return false;
3831
3832   // If the register is known not to be live, there is no need to add an
3833   // implicit-use.
3834   ImplicitSReg = 0;
3835   return true;
3836 }
3837
3838 void
3839 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
3840   unsigned DstReg, SrcReg, DReg;
3841   unsigned Lane;
3842   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
3843   const TargetRegisterInfo *TRI = &getRegisterInfo();
3844   switch (MI->getOpcode()) {
3845     default:
3846       llvm_unreachable("cannot handle opcode!");
3847       break;
3848     case ARM::VMOVD:
3849       if (Domain != ExeNEON)
3850         break;
3851
3852       // Zap the predicate operands.
3853       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
3854
3855       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
3856       DstReg = MI->getOperand(0).getReg();
3857       SrcReg = MI->getOperand(1).getReg();
3858
3859       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3860         MI->RemoveOperand(i-1);
3861
3862       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
3863       MI->setDesc(get(ARM::VORRd));
3864       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3865                         .addReg(SrcReg)
3866                         .addReg(SrcReg));
3867       break;
3868     case ARM::VMOVRS:
3869       if (Domain != ExeNEON)
3870         break;
3871       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
3872
3873       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
3874       DstReg = MI->getOperand(0).getReg();
3875       SrcReg = MI->getOperand(1).getReg();
3876
3877       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3878         MI->RemoveOperand(i-1);
3879
3880       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
3881
3882       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
3883       // Note that DSrc has been widened and the other lane may be undef, which
3884       // contaminates the entire register.
3885       MI->setDesc(get(ARM::VGETLNi32));
3886       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
3887                         .addReg(DReg, RegState::Undef)
3888                         .addImm(Lane));
3889
3890       // The old source should be an implicit use, otherwise we might think it
3891       // was dead before here.
3892       MIB.addReg(SrcReg, RegState::Implicit);
3893       break;
3894     case ARM::VMOVSR: {
3895       if (Domain != ExeNEON)
3896         break;
3897       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
3898
3899       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
3900       DstReg = MI->getOperand(0).getReg();
3901       SrcReg = MI->getOperand(1).getReg();
3902
3903       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
3904
3905       unsigned ImplicitSReg;
3906       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
3907         break;
3908
3909       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3910         MI->RemoveOperand(i-1);
3911
3912       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
3913       // Again DDst may be undefined at the beginning of this instruction.
3914       MI->setDesc(get(ARM::VSETLNi32));
3915       MIB.addReg(DReg, RegState::Define)
3916          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
3917          .addReg(SrcReg)
3918          .addImm(Lane);
3919       AddDefaultPred(MIB);
3920
3921       // The narrower destination must be marked as set to keep previous chains
3922       // in place.
3923       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
3924       if (ImplicitSReg != 0)
3925         MIB.addReg(ImplicitSReg, RegState::Implicit);
3926       break;
3927     }
3928     case ARM::VMOVS: {
3929       if (Domain != ExeNEON)
3930         break;
3931
3932       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
3933       DstReg = MI->getOperand(0).getReg();
3934       SrcReg = MI->getOperand(1).getReg();
3935
3936       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
3937       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
3938       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
3939
3940       unsigned ImplicitSReg;
3941       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
3942         break;
3943
3944       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
3945         MI->RemoveOperand(i-1);
3946
3947       if (DSrc == DDst) {
3948         // Destination can be:
3949         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
3950         MI->setDesc(get(ARM::VDUPLN32d));
3951         MIB.addReg(DDst, RegState::Define)
3952            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
3953            .addImm(SrcLane);
3954         AddDefaultPred(MIB);
3955
3956         // Neither the source or the destination are naturally represented any
3957         // more, so add them in manually.
3958         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
3959         MIB.addReg(SrcReg, RegState::Implicit);
3960         if (ImplicitSReg != 0)
3961           MIB.addReg(ImplicitSReg, RegState::Implicit);
3962         break;
3963       }
3964
3965       // In general there's no single instruction that can perform an S <-> S
3966       // move in NEON space, but a pair of VEXT instructions *can* do the
3967       // job. It turns out that the VEXTs needed will only use DSrc once, with
3968       // the position based purely on the combination of lane-0 and lane-1
3969       // involved. For example
3970       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
3971       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
3972       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
3973       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
3974       //
3975       // Pattern of the MachineInstrs is:
3976       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
3977       MachineInstrBuilder NewMIB;
3978       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
3979                        get(ARM::VEXTd32), DDst);
3980
3981       // On the first instruction, both DSrc and DDst may be <undef> if present.
3982       // Specifically when the original instruction didn't have them as an
3983       // <imp-use>.
3984       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
3985       bool CurUndef = !MI->readsRegister(CurReg, TRI);
3986       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
3987
3988       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
3989       CurUndef = !MI->readsRegister(CurReg, TRI);
3990       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
3991
3992       NewMIB.addImm(1);
3993       AddDefaultPred(NewMIB);
3994
3995       if (SrcLane == DstLane)
3996         NewMIB.addReg(SrcReg, RegState::Implicit);
3997
3998       MI->setDesc(get(ARM::VEXTd32));
3999       MIB.addReg(DDst, RegState::Define);
4000
4001       // On the second instruction, DDst has definitely been defined above, so
4002       // it is not <undef>. DSrc, if present, can be <undef> as above.
4003       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4004       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4005       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4006
4007       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4008       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4009       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4010
4011       MIB.addImm(1);
4012       AddDefaultPred(MIB);
4013
4014       if (SrcLane != DstLane)
4015         MIB.addReg(SrcReg, RegState::Implicit);
4016
4017       // As before, the original destination is no longer represented, add it
4018       // implicitly.
4019       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4020       if (ImplicitSReg != 0)
4021         MIB.addReg(ImplicitSReg, RegState::Implicit);
4022       break;
4023     }
4024   }
4025
4026 }
4027
4028 //===----------------------------------------------------------------------===//
4029 // Partial register updates
4030 //===----------------------------------------------------------------------===//
4031 //
4032 // Swift renames NEON registers with 64-bit granularity.  That means any
4033 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4034 // problem is mostly avoided by translating f32 operations to v2f32 operations
4035 // on D-registers, but f32 loads are still a problem.
4036 //
4037 // These instructions can load an f32 into a NEON register:
4038 //
4039 // VLDRS - Only writes S, partial D update.
4040 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4041 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4042 //
4043 // FCONSTD can be used as a dependency-breaking instruction.
4044 unsigned ARMBaseInstrInfo::
4045 getPartialRegUpdateClearance(const MachineInstr *MI,
4046                              unsigned OpNum,
4047                              const TargetRegisterInfo *TRI) const {
4048   if (!SwiftPartialUpdateClearance ||
4049       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4050     return 0;
4051
4052   assert(TRI && "Need TRI instance");
4053
4054   const MachineOperand &MO = MI->getOperand(OpNum);
4055   if (MO.readsReg())
4056     return 0;
4057   unsigned Reg = MO.getReg();
4058   int UseOp = -1;
4059
4060   switch(MI->getOpcode()) {
4061     // Normal instructions writing only an S-register.
4062   case ARM::VLDRS:
4063   case ARM::FCONSTS:
4064   case ARM::VMOVSR:
4065   case ARM::VMOVv8i8:
4066   case ARM::VMOVv4i16:
4067   case ARM::VMOVv2i32:
4068   case ARM::VMOVv2f32:
4069   case ARM::VMOVv1i64:
4070     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4071     break;
4072
4073     // Explicitly reads the dependency.
4074   case ARM::VLD1LNd32:
4075     UseOp = 3;
4076     break;
4077   default:
4078     return 0;
4079   }
4080
4081   // If this instruction actually reads a value from Reg, there is no unwanted
4082   // dependency.
4083   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4084     return 0;
4085
4086   // We must be able to clobber the whole D-reg.
4087   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4088     // Virtual register must be a foo:ssub_0<def,undef> operand.
4089     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4090       return 0;
4091   } else if (ARM::SPRRegClass.contains(Reg)) {
4092     // Physical register: MI must define the full D-reg.
4093     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4094                                              &ARM::DPRRegClass);
4095     if (!DReg || !MI->definesRegister(DReg, TRI))
4096       return 0;
4097   }
4098
4099   // MI has an unwanted D-register dependency.
4100   // Avoid defs in the previous N instructrions.
4101   return SwiftPartialUpdateClearance;
4102 }
4103
4104 // Break a partial register dependency after getPartialRegUpdateClearance
4105 // returned non-zero.
4106 void ARMBaseInstrInfo::
4107 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4108                           unsigned OpNum,
4109                           const TargetRegisterInfo *TRI) const {
4110   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4111   assert(TRI && "Need TRI instance");
4112
4113   const MachineOperand &MO = MI->getOperand(OpNum);
4114   unsigned Reg = MO.getReg();
4115   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4116          "Can't break virtual register dependencies.");
4117   unsigned DReg = Reg;
4118
4119   // If MI defines an S-reg, find the corresponding D super-register.
4120   if (ARM::SPRRegClass.contains(Reg)) {
4121     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4122     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4123   }
4124
4125   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4126   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4127
4128   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4129   // the full D-register by loading the same value to both lanes.  The
4130   // instruction is micro-coded with 2 uops, so don't do this until we can
4131   // properly schedule micro-coded instuctions.  The dispatcher stalls cause
4132   // too big regressions.
4133
4134   // Insert the dependency-breaking FCONSTD before MI.
4135   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4136   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4137                          get(ARM::FCONSTD), DReg).addImm(96));
4138   MI->addRegisterKilled(DReg, TRI, true);
4139 }
4140
4141 bool ARMBaseInstrInfo::hasNOP() const {
4142   return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;
4143 }
4144
4145 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4146   if (MI->getNumOperands() < 4)
4147     return true;
4148   unsigned ShOpVal = MI->getOperand(3).getImm();
4149   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4150   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4151   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4152       ((ShImm == 1 || ShImm == 2) &&
4153        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4154     return true;
4155
4156   return false;
4157 }