lib/Target/ARM/ARMBaseInstrInfo.cpp

   1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMBaseInstrInfo.h"
  16 #include "ARMBaseRegisterInfo.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMFeatures.h"
  19 #include "ARMHazardRecognizer.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "MCTargetDesc/ARMAddressingModes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/LiveVariables.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAGNodes.h"
  31 #include "llvm/IR/Constants.h"
  32 #include "llvm/IR/Function.h"
  33 #include "llvm/IR/GlobalValue.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/MC/MCExpr.h"
  36 #include "llvm/Support/BranchProbability.h"
  37 #include "llvm/Support/CommandLine.h"
  38 #include "llvm/Support/Debug.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Support/raw_ostream.h"
  41
  42 using namespace llvm;
  43
  44 #define DEBUG_TYPE "arm-instrinfo"
  45
  46 #define GET_INSTRINFO_CTOR_DTOR
  47 #include "ARMGenInstrInfo.inc"
  48
  49 static cl::opt<bool>
  50 EnableARM3Addr("enable-arm-3-addr-conv", cl::Hidden,
  51                cl::desc("Enable ARM 2-addr to 3-addr conv"));
  52
  53 static cl::opt<bool>
  54 WidenVMOVS("widen-vmovs", cl::Hidden, cl::init(true),
  55            cl::desc("Widen ARM vmovs to vmovd when possible"));
  56
  57 static cl::opt<unsigned>
  58 SwiftPartialUpdateClearance("swift-partial-update-clearance",
  59      cl::Hidden, cl::init(12),
  60      cl::desc("Clearance before partial register updates"));
  61
  62 /// ARM_MLxEntry - Record information about MLA / MLS instructions.
  63 struct ARM_MLxEntry {
  64   uint16_t MLxOpc;     // MLA / MLS opcode
  65   uint16_t MulOpc;     // Expanded multiplication opcode
  66   uint16_t AddSubOpc;  // Expanded add / sub opcode
  67   bool NegAcc;         // True if the acc is negated before the add / sub.
  68   bool HasLane;        // True if instruction has an extra "lane" operand.
  69 };
  70
  71 static const ARM_MLxEntry ARM_MLxTable[] = {
  72   // MLxOpc,          MulOpc,           AddSubOpc,       NegAcc, HasLane
  73   // fp scalar ops
  74   { ARM::VMLAS,       ARM::VMULS,       ARM::VADDS,      false,  false },
  75   { ARM::VMLSS,       ARM::VMULS,       ARM::VSUBS,      false,  false },
  76   { ARM::VMLAD,       ARM::VMULD,       ARM::VADDD,      false,  false },
  77   { ARM::VMLSD,       ARM::VMULD,       ARM::VSUBD,      false,  false },
  78   { ARM::VNMLAS,      ARM::VNMULS,      ARM::VSUBS,      true,   false },
  79   { ARM::VNMLSS,      ARM::VMULS,       ARM::VSUBS,      true,   false },
  80   { ARM::VNMLAD,      ARM::VNMULD,      ARM::VSUBD,      true,   false },
  81   { ARM::VNMLSD,      ARM::VMULD,       ARM::VSUBD,      true,   false },
  82
  83   // fp SIMD ops
  84   { ARM::VMLAfd,      ARM::VMULfd,      ARM::VADDfd,     false,  false },
  85   { ARM::VMLSfd,      ARM::VMULfd,      ARM::VSUBfd,     false,  false },
  86   { ARM::VMLAfq,      ARM::VMULfq,      ARM::VADDfq,     false,  false },
  87   { ARM::VMLSfq,      ARM::VMULfq,      ARM::VSUBfq,     false,  false },
  88   { ARM::VMLAslfd,    ARM::VMULslfd,    ARM::VADDfd,     false,  true  },
  89   { ARM::VMLSslfd,    ARM::VMULslfd,    ARM::VSUBfd,     false,  true  },
  90   { ARM::VMLAslfq,    ARM::VMULslfq,    ARM::VADDfq,     false,  true  },
  91   { ARM::VMLSslfq,    ARM::VMULslfq,    ARM::VSUBfq,     false,  true  },
  92 };
  93
  94 ARMBaseInstrInfo::ARMBaseInstrInfo(const ARMSubtarget& STI)
  95   : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
  96     Subtarget(STI) {
  97   for (unsigned i = 0, e = array_lengthof(ARM_MLxTable); i != e; ++i) {
  98     if (!MLxEntryMap.insert(std::make_pair(ARM_MLxTable[i].MLxOpc, i)).second)
  99       assert(false && "Duplicated entries?");
 100     MLxHazardOpcodes.insert(ARM_MLxTable[i].AddSubOpc);
 101     MLxHazardOpcodes.insert(ARM_MLxTable[i].MulOpc);
 102   }
 103 }
 104
 105 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
 106 // currently defaults to no prepass hazard recognizer.
 107 ScheduleHazardRecognizer *
 108 ARMBaseInstrInfo::CreateTargetHazardRecognizer(const TargetSubtargetInfo *STI,
 109                                                const ScheduleDAG *DAG) const {
 110   if (usePreRAHazardRecognizer()) {
 111     const InstrItineraryData *II =
 112         static_cast<const ARMSubtarget *>(STI)->getInstrItineraryData();
 113     return new ScoreboardHazardRecognizer(II, DAG, "pre-RA-sched");
 114   }
 115   return TargetInstrInfo::CreateTargetHazardRecognizer(STI, DAG);
 116 }
 117
 118 ScheduleHazardRecognizer *ARMBaseInstrInfo::
 119 CreateTargetPostRAHazardRecognizer(const InstrItineraryData *II,
 120                                    const ScheduleDAG *DAG) const {
 121   if (Subtarget.isThumb2() || Subtarget.hasVFP2())
 122     return (ScheduleHazardRecognizer *)new ARMHazardRecognizer(II, DAG);
 123   return TargetInstrInfo::CreateTargetPostRAHazardRecognizer(II, DAG);
 124 }
 125
 126 MachineInstr *
 127 ARMBaseInstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 128                                         MachineBasicBlock::iterator &MBBI,
 129                                         LiveVariables *LV) const {
 130   // FIXME: Thumb2 support.
 131
 132   if (!EnableARM3Addr)
 133     return nullptr;
 134
 135   MachineInstr *MI = MBBI;
 136   MachineFunction &MF = *MI->getParent()->getParent();
 137   uint64_t TSFlags = MI->getDesc().TSFlags;
 138   bool isPre = false;
 139   switch ((TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift) {
 140   default: return nullptr;
 141   case ARMII::IndexModePre:
 142     isPre = true;
 143     break;
 144   case ARMII::IndexModePost:
 145     break;
 146   }
 147
 148   // Try splitting an indexed load/store to an un-indexed one plus an add/sub
 149   // operation.
 150   unsigned MemOpc = getUnindexedOpcode(MI->getOpcode());
 151   if (MemOpc == 0)
 152     return nullptr;
 153
 154   MachineInstr *UpdateMI = nullptr;
 155   MachineInstr *MemMI = nullptr;
 156   unsigned AddrMode = (TSFlags & ARMII::AddrModeMask);
 157   const MCInstrDesc &MCID = MI->getDesc();
 158   unsigned NumOps = MCID.getNumOperands();
 159   bool isLoad = !MI->mayStore();
 160   const MachineOperand &WB = isLoad ? MI->getOperand(1) : MI->getOperand(0);
 161   const MachineOperand &Base = MI->getOperand(2);
 162   const MachineOperand &Offset = MI->getOperand(NumOps-3);
 163   unsigned WBReg = WB.getReg();
 164   unsigned BaseReg = Base.getReg();
 165   unsigned OffReg = Offset.getReg();
 166   unsigned OffImm = MI->getOperand(NumOps-2).getImm();
 167   ARMCC::CondCodes Pred = (ARMCC::CondCodes)MI->getOperand(NumOps-1).getImm();
 168   switch (AddrMode) {
 169   default: llvm_unreachable("Unknown indexed op!");
 170   case ARMII::AddrMode2: {
 171     bool isSub = ARM_AM::getAM2Op(OffImm) == ARM_AM::sub;
 172     unsigned Amt = ARM_AM::getAM2Offset(OffImm);
 173     if (OffReg == 0) {
 174       if (ARM_AM::getSOImmVal(Amt) == -1)
 175         // Can't encode it in a so_imm operand. This transformation will
 176         // add more than 1 instruction. Abandon!
 177         return nullptr;
 178       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 179                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 180         .addReg(BaseReg).addImm(Amt)
 181         .addImm(Pred).addReg(0).addReg(0);
 182     } else if (Amt != 0) {
 183       ARM_AM::ShiftOpc ShOpc = ARM_AM::getAM2ShiftOpc(OffImm);
 184       unsigned SOOpc = ARM_AM::getSORegOpc(ShOpc, Amt);
 185       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 186                          get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
 187         .addReg(BaseReg).addReg(OffReg).addReg(0).addImm(SOOpc)
 188         .addImm(Pred).addReg(0).addReg(0);
 189     } else
 190       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 191                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 192         .addReg(BaseReg).addReg(OffReg)
 193         .addImm(Pred).addReg(0).addReg(0);
 194     break;
 195   }
 196   case ARMII::AddrMode3 : {
 197     bool isSub = ARM_AM::getAM3Op(OffImm) == ARM_AM::sub;
 198     unsigned Amt = ARM_AM::getAM3Offset(OffImm);
 199     if (OffReg == 0)
 200       // Immediate is 8-bits. It's guaranteed to fit in a so_imm operand.
 201       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 202                          get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
 203         .addReg(BaseReg).addImm(Amt)
 204         .addImm(Pred).addReg(0).addReg(0);
 205     else
 206       UpdateMI = BuildMI(MF, MI->getDebugLoc(),
 207                          get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
 208         .addReg(BaseReg).addReg(OffReg)
 209         .addImm(Pred).addReg(0).addReg(0);
 210     break;
 211   }
 212   }
 213
 214   std::vector<MachineInstr*> NewMIs;
 215   if (isPre) {
 216     if (isLoad)
 217       MemMI = BuildMI(MF, MI->getDebugLoc(),
 218                       get(MemOpc), MI->getOperand(0).getReg())
 219         .addReg(WBReg).addImm(0).addImm(Pred);
 220     else
 221       MemMI = BuildMI(MF, MI->getDebugLoc(),
 222                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 223         .addReg(WBReg).addReg(0).addImm(0).addImm(Pred);
 224     NewMIs.push_back(MemMI);
 225     NewMIs.push_back(UpdateMI);
 226   } else {
 227     if (isLoad)
 228       MemMI = BuildMI(MF, MI->getDebugLoc(),
 229                       get(MemOpc), MI->getOperand(0).getReg())
 230         .addReg(BaseReg).addImm(0).addImm(Pred);
 231     else
 232       MemMI = BuildMI(MF, MI->getDebugLoc(),
 233                       get(MemOpc)).addReg(MI->getOperand(1).getReg())
 234         .addReg(BaseReg).addReg(0).addImm(0).addImm(Pred);
 235     if (WB.isDead())
 236       UpdateMI->getOperand(0).setIsDead();
 237     NewMIs.push_back(UpdateMI);
 238     NewMIs.push_back(MemMI);
 239   }
 240
 241   // Transfer LiveVariables states, kill / dead info.
 242   if (LV) {
 243     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 244       MachineOperand &MO = MI->getOperand(i);
 245       if (MO.isReg() && TargetRegisterInfo::isVirtualRegister(MO.getReg())) {
 246         unsigned Reg = MO.getReg();
 247
 248         LiveVariables::VarInfo &VI = LV->getVarInfo(Reg);
 249         if (MO.isDef()) {
 250           MachineInstr *NewMI = (Reg == WBReg) ? UpdateMI : MemMI;
 251           if (MO.isDead())
 252             LV->addVirtualRegisterDead(Reg, NewMI);
 253         }
 254         if (MO.isUse() && MO.isKill()) {
 255           for (unsigned j = 0; j < 2; ++j) {
 256             // Look at the two new MI's in reverse order.
 257             MachineInstr *NewMI = NewMIs[j];
 258             if (!NewMI->readsRegister(Reg))
 259               continue;
 260             LV->addVirtualRegisterKilled(Reg, NewMI);
 261             if (VI.removeKill(MI))
 262               VI.Kills.push_back(NewMI);
 263             break;
 264           }
 265         }
 266       }
 267     }
 268   }
 269
 270   MFI->insert(MBBI, NewMIs[1]);
 271   MFI->insert(MBBI, NewMIs[0]);
 272   return NewMIs[0];
 273 }
 274
 275 // Branch analysis.
 276 bool
 277 ARMBaseInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,MachineBasicBlock *&TBB,
 278                                 MachineBasicBlock *&FBB,
 279                                 SmallVectorImpl<MachineOperand> &Cond,
 280                                 bool AllowModify) const {
 281   TBB = nullptr;
 282   FBB = nullptr;
 283
 284   MachineBasicBlock::iterator I = MBB.end();
 285   if (I == MBB.begin())
 286     return false; // Empty blocks are easy.
 287   --I;
 288
 289   // Walk backwards from the end of the basic block until the branch is
 290   // analyzed or we give up.
 291   while (isPredicated(I) || I->isTerminator() || I->isDebugValue()) {
 292
 293     // Flag to be raised on unanalyzeable instructions. This is useful in cases
 294     // where we want to clean up on the end of the basic block before we bail
 295     // out.
 296     bool CantAnalyze = false;
 297
 298     // Skip over DEBUG values and predicated nonterminators.
 299     while (I->isDebugValue() || !I->isTerminator()) {
 300       if (I == MBB.begin())
 301         return false;
 302       --I;
 303     }
 304
 305     if (isIndirectBranchOpcode(I->getOpcode()) ||
 306         isJumpTableBranchOpcode(I->getOpcode())) {
 307       // Indirect branches and jump tables can't be analyzed, but we still want
 308       // to clean up any instructions at the tail of the basic block.
 309       CantAnalyze = true;
 310     } else if (isUncondBranchOpcode(I->getOpcode())) {
 311       TBB = I->getOperand(0).getMBB();
 312     } else if (isCondBranchOpcode(I->getOpcode())) {
 313       // Bail out if we encounter multiple conditional branches.
 314       if (!Cond.empty())
 315         return true;
 316
 317       assert(!FBB && "FBB should have been null.");
 318       FBB = TBB;
 319       TBB = I->getOperand(0).getMBB();
 320       Cond.push_back(I->getOperand(1));
 321       Cond.push_back(I->getOperand(2));
 322     } else if (I->isReturn()) {
 323       // Returns can't be analyzed, but we should run cleanup.
 324       CantAnalyze = !isPredicated(I);
 325     } else {
 326       // We encountered other unrecognized terminator. Bail out immediately.
 327       return true;
 328     }
 329
 330     // Cleanup code - to be run for unpredicated unconditional branches and
 331     //                returns.
 332     if (!isPredicated(I) &&
 333           (isUncondBranchOpcode(I->getOpcode()) ||
 334            isIndirectBranchOpcode(I->getOpcode()) ||
 335            isJumpTableBranchOpcode(I->getOpcode()) ||
 336            I->isReturn())) {
 337       // Forget any previous condition branch information - it no longer applies.
 338       Cond.clear();
 339       FBB = nullptr;
 340
 341       // If we can modify the function, delete everything below this
 342       // unconditional branch.
 343       if (AllowModify) {
 344         MachineBasicBlock::iterator DI = std::next(I);
 345         while (DI != MBB.end()) {
 346           MachineInstr *InstToDelete = DI;
 347           ++DI;
 348           InstToDelete->eraseFromParent();
 349         }
 350       }
 351     }
 352
 353     if (CantAnalyze)
 354       return true;
 355
 356     if (I == MBB.begin())
 357       return false;
 358
 359     --I;
 360   }
 361
 362   // We made it past the terminators without bailing out - we must have
 363   // analyzed this branch successfully.
 364   return false;
 365 }
 366
 367
 368 unsigned ARMBaseInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 369   MachineBasicBlock::iterator I = MBB.end();
 370   if (I == MBB.begin()) return 0;
 371   --I;
 372   while (I->isDebugValue()) {
 373     if (I == MBB.begin())
 374       return 0;
 375     --I;
 376   }
 377   if (!isUncondBranchOpcode(I->getOpcode()) &&
 378       !isCondBranchOpcode(I->getOpcode()))
 379     return 0;
 380
 381   // Remove the branch.
 382   I->eraseFromParent();
 383
 384   I = MBB.end();
 385
 386   if (I == MBB.begin()) return 1;
 387   --I;
 388   if (!isCondBranchOpcode(I->getOpcode()))
 389     return 1;
 390
 391   // Remove the branch.
 392   I->eraseFromParent();
 393   return 2;
 394 }
 395
 396 unsigned
 397 ARMBaseInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 398                                MachineBasicBlock *FBB,
 399                                const SmallVectorImpl<MachineOperand> &Cond,
 400                                DebugLoc DL) const {
 401   ARMFunctionInfo *AFI = MBB.getParent()->getInfo<ARMFunctionInfo>();
 402   int BOpc   = !AFI->isThumbFunction()
 403     ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
 404   int BccOpc = !AFI->isThumbFunction()
 405     ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
 406   bool isThumb = AFI->isThumbFunction() || AFI->isThumb2Function();
 407
 408   // Shouldn't be a fall through.
 409   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 410   assert((Cond.size() == 2 || Cond.size() == 0) &&
 411          "ARM branch conditions have two components!");
 412
 413   // For conditional branches, we use addOperand to preserve CPSR flags.
 414
 415   if (!FBB) {
 416     if (Cond.empty()) { // Unconditional branch?
 417       if (isThumb)
 418         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB).addImm(ARMCC::AL).addReg(0);
 419       else
 420         BuildMI(&MBB, DL, get(BOpc)).addMBB(TBB);
 421     } else
 422       BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 423         .addImm(Cond[0].getImm()).addOperand(Cond[1]);
 424     return 1;
 425   }
 426
 427   // Two-way conditional branch.
 428   BuildMI(&MBB, DL, get(BccOpc)).addMBB(TBB)
 429     .addImm(Cond[0].getImm()).addOperand(Cond[1]);
 430   if (isThumb)
 431     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB).addImm(ARMCC::AL).addReg(0);
 432   else
 433     BuildMI(&MBB, DL, get(BOpc)).addMBB(FBB);
 434   return 2;
 435 }
 436
 437 bool ARMBaseInstrInfo::
 438 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 439   ARMCC::CondCodes CC = (ARMCC::CondCodes)(int)Cond[0].getImm();
 440   Cond[0].setImm(ARMCC::getOppositeCondition(CC));
 441   return false;
 442 }
 443
 444 bool ARMBaseInstrInfo::isPredicated(const MachineInstr *MI) const {
 445   if (MI->isBundle()) {
 446     MachineBasicBlock::const_instr_iterator I = MI;
 447     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 448     while (++I != E && I->isInsideBundle()) {
 449       int PIdx = I->findFirstPredOperandIdx();
 450       if (PIdx != -1 && I->getOperand(PIdx).getImm() != ARMCC::AL)
 451         return true;
 452     }
 453     return false;
 454   }
 455
 456   int PIdx = MI->findFirstPredOperandIdx();
 457   return PIdx != -1 && MI->getOperand(PIdx).getImm() != ARMCC::AL;
 458 }
 459
 460 bool ARMBaseInstrInfo::
 461 PredicateInstruction(MachineInstr *MI,
 462                      const SmallVectorImpl<MachineOperand> &Pred) const {
 463   unsigned Opc = MI->getOpcode();
 464   if (isUncondBranchOpcode(Opc)) {
 465     MI->setDesc(get(getMatchingCondBranchOpcode(Opc)));
 466     MachineInstrBuilder(*MI->getParent()->getParent(), MI)
 467       .addImm(Pred[0].getImm())
 468       .addReg(Pred[1].getReg());
 469     return true;
 470   }
 471
 472   int PIdx = MI->findFirstPredOperandIdx();
 473   if (PIdx != -1) {
 474     MachineOperand &PMO = MI->getOperand(PIdx);
 475     PMO.setImm(Pred[0].getImm());
 476     MI->getOperand(PIdx+1).setReg(Pred[1].getReg());
 477     return true;
 478   }
 479   return false;
 480 }
 481
 482 bool ARMBaseInstrInfo::
 483 SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 484                   const SmallVectorImpl<MachineOperand> &Pred2) const {
 485   if (Pred1.size() > 2 || Pred2.size() > 2)
 486     return false;
 487
 488   ARMCC::CondCodes CC1 = (ARMCC::CondCodes)Pred1[0].getImm();
 489   ARMCC::CondCodes CC2 = (ARMCC::CondCodes)Pred2[0].getImm();
 490   if (CC1 == CC2)
 491     return true;
 492
 493   switch (CC1) {
 494   default:
 495     return false;
 496   case ARMCC::AL:
 497     return true;
 498   case ARMCC::HS:
 499     return CC2 == ARMCC::HI;
 500   case ARMCC::LS:
 501     return CC2 == ARMCC::LO || CC2 == ARMCC::EQ;
 502   case ARMCC::GE:
 503     return CC2 == ARMCC::GT;
 504   case ARMCC::LE:
 505     return CC2 == ARMCC::LT;
 506   }
 507 }
 508
 509 bool ARMBaseInstrInfo::DefinesPredicate(MachineInstr *MI,
 510                                     std::vector<MachineOperand> &Pred) const {
 511   bool Found = false;
 512   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 513     const MachineOperand &MO = MI->getOperand(i);
 514     if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
 515         (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
 516       Pred.push_back(MO);
 517       Found = true;
 518     }
 519   }
 520
 521   return Found;
 522 }
 523
 524 static bool isCPSRDefined(const MachineInstr *MI) {
 525   for (const auto &MO : MI->operands())
 526     if (MO.isReg() && MO.getReg() == ARM::CPSR && MO.isDef())
 527       return true;
 528   return false;
 529 }
 530
 531 static bool isEligibleForITBlock(const MachineInstr *MI) {
 532   switch (MI->getOpcode()) {
 533   default: return true;
 534   case ARM::tADC:   // ADC (register) T1
 535   case ARM::tADDi3: // ADD (immediate) T1
 536   case ARM::tADDi8: // ADD (immediate) T2
 537   case ARM::tADDrr: // ADD (register) T1
 538   case ARM::tAND:   // AND (register) T1
 539   case ARM::tASRri: // ASR (immediate) T1
 540   case ARM::tASRrr: // ASR (register) T1
 541   case ARM::tBIC:   // BIC (register) T1
 542   case ARM::tEOR:   // EOR (register) T1
 543   case ARM::tLSLri: // LSL (immediate) T1
 544   case ARM::tLSLrr: // LSL (register) T1
 545   case ARM::tLSRri: // LSR (immediate) T1
 546   case ARM::tLSRrr: // LSR (register) T1
 547   case ARM::tMUL:   // MUL T1
 548   case ARM::tMVN:   // MVN (register) T1
 549   case ARM::tORR:   // ORR (register) T1
 550   case ARM::tROR:   // ROR (register) T1
 551   case ARM::tRSB:   // RSB (immediate) T1
 552   case ARM::tSBC:   // SBC (register) T1
 553   case ARM::tSUBi3: // SUB (immediate) T1
 554   case ARM::tSUBi8: // SUB (immediate) T2
 555   case ARM::tSUBrr: // SUB (register) T1
 556     return !isCPSRDefined(MI);
 557   }
 558 }
 559
 560 /// isPredicable - Return true if the specified instruction can be predicated.
 561 /// By default, this returns true for every instruction with a
 562 /// PredicateOperand.
 563 bool ARMBaseInstrInfo::isPredicable(MachineInstr *MI) const {
 564   if (!MI->isPredicable())
 565     return false;
 566
 567   if (!isEligibleForITBlock(MI))
 568     return false;
 569
 570   ARMFunctionInfo *AFI =
 571     MI->getParent()->getParent()->getInfo<ARMFunctionInfo>();
 572
 573   if (AFI->isThumb2Function()) {
 574     if (getSubtarget().restrictIT())
 575       return isV8EligibleForIT(MI);
 576   } else { // non-Thumb
 577     if ((MI->getDesc().TSFlags & ARMII::DomainMask) == ARMII::DomainNEON)
 578       return false;
 579   }
 580
 581   return true;
 582 }
 583
 584 namespace llvm {
 585 template <> bool IsCPSRDead<MachineInstr>(MachineInstr *MI) {
 586   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 587     const MachineOperand &MO = MI->getOperand(i);
 588     if (!MO.isReg() || MO.isUndef() || MO.isUse())
 589       continue;
 590     if (MO.getReg() != ARM::CPSR)
 591       continue;
 592     if (!MO.isDead())
 593       return false;
 594   }
 595   // all definitions of CPSR are dead
 596   return true;
 597 }
 598 }
 599
 600 /// GetInstSize - Return the size of the specified MachineInstr.
 601 ///
 602 unsigned ARMBaseInstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
 603   const MachineBasicBlock &MBB = *MI->getParent();
 604   const MachineFunction *MF = MBB.getParent();
 605   const MCAsmInfo *MAI = MF->getTarget().getMCAsmInfo();
 606
 607   const MCInstrDesc &MCID = MI->getDesc();
 608   if (MCID.getSize())
 609     return MCID.getSize();
 610
 611   // If this machine instr is an inline asm, measure it.
 612   if (MI->getOpcode() == ARM::INLINEASM)
 613     return getInlineAsmLength(MI->getOperand(0).getSymbolName(), *MAI);
 614   unsigned Opc = MI->getOpcode();
 615   switch (Opc) {
 616   default:
 617     // pseudo-instruction sizes are zero.
 618     return 0;
 619   case TargetOpcode::BUNDLE:
 620     return getInstBundleLength(MI);
 621   case ARM::MOVi16_ga_pcrel:
 622   case ARM::MOVTi16_ga_pcrel:
 623   case ARM::t2MOVi16_ga_pcrel:
 624   case ARM::t2MOVTi16_ga_pcrel:
 625     return 4;
 626   case ARM::MOVi32imm:
 627   case ARM::t2MOVi32imm:
 628     return 8;
 629   case ARM::CONSTPOOL_ENTRY:
 630     // If this machine instr is a constant pool entry, its size is recorded as
 631     // operand #2.
 632     return MI->getOperand(2).getImm();
 633   case ARM::Int_eh_sjlj_longjmp:
 634     return 16;
 635   case ARM::tInt_eh_sjlj_longjmp:
 636     return 10;
 637   case ARM::Int_eh_sjlj_setjmp:
 638   case ARM::Int_eh_sjlj_setjmp_nofp:
 639     return 20;
 640   case ARM::tInt_eh_sjlj_setjmp:
 641   case ARM::t2Int_eh_sjlj_setjmp:
 642   case ARM::t2Int_eh_sjlj_setjmp_nofp:
 643     return 12;
 644   case ARM::BR_JTr:
 645   case ARM::BR_JTm:
 646   case ARM::BR_JTadd:
 647   case ARM::tBR_JTr:
 648   case ARM::t2BR_JT:
 649   case ARM::t2TBB_JT:
 650   case ARM::t2TBH_JT: {
 651     // These are jumptable branches, i.e. a branch followed by an inlined
 652     // jumptable. The size is 4 + 4 * number of entries. For TBB, each
 653     // entry is one byte; TBH two byte each.
 654     unsigned EntrySize = (Opc == ARM::t2TBB_JT)
 655       ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
 656     unsigned NumOps = MCID.getNumOperands();
 657     MachineOperand JTOP =
 658       MI->getOperand(NumOps - (MI->isPredicable() ? 3 : 2));
 659     unsigned JTI = JTOP.getIndex();
 660     const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 661     assert(MJTI != nullptr);
 662     const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 663     assert(JTI < JT.size());
 664     // Thumb instructions are 2 byte aligned, but JT entries are 4 byte
 665     // 4 aligned. The assembler / linker may add 2 byte padding just before
 666     // the JT entries.  The size does not include this padding; the
 667     // constant islands pass does separate bookkeeping for it.
 668     // FIXME: If we know the size of the function is less than (1 << 16) *2
 669     // bytes, we can use 16-bit entries instead. Then there won't be an
 670     // alignment issue.
 671     unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
 672     unsigned NumEntries = JT[JTI].MBBs.size();
 673     if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
 674       // Make sure the instruction that follows TBB is 2-byte aligned.
 675       // FIXME: Constant island pass should insert an "ALIGN" instruction
 676       // instead.
 677       ++NumEntries;
 678     return NumEntries * EntrySize + InstSize;
 679   }
 680   case ARM::SPACE:
 681     return MI->getOperand(1).getImm();
 682   }
 683 }
 684
 685 unsigned ARMBaseInstrInfo::getInstBundleLength(const MachineInstr *MI) const {
 686   unsigned Size = 0;
 687   MachineBasicBlock::const_instr_iterator I = MI;
 688   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
 689   while (++I != E && I->isInsideBundle()) {
 690     assert(!I->isBundle() && "No nested bundle!");
 691     Size += GetInstSizeInBytes(&*I);
 692   }
 693   return Size;
 694 }
 695
 696 void ARMBaseInstrInfo::copyFromCPSR(MachineBasicBlock &MBB,
 697                                     MachineBasicBlock::iterator I,
 698                                     unsigned DestReg, bool KillSrc,
 699                                     const ARMSubtarget &Subtarget) const {
 700   unsigned Opc = Subtarget.isThumb()
 701                      ? (Subtarget.isMClass() ? ARM::t2MRS_M : ARM::t2MRS_AR)
 702                      : ARM::MRS;
 703
 704   MachineInstrBuilder MIB =
 705       BuildMI(MBB, I, I->getDebugLoc(), get(Opc), DestReg);
 706
 707   // There is only 1 A/R class MRS instruction, and it always refers to
 708   // APSR. However, there are lots of other possibilities on M-class cores.
 709   if (Subtarget.isMClass())
 710     MIB.addImm(0x800);
 711
 712   AddDefaultPred(MIB);
 713
 714   MIB.addReg(ARM::CPSR, RegState::Implicit | getKillRegState(KillSrc));
 715 }
 716
 717 void ARMBaseInstrInfo::copyToCPSR(MachineBasicBlock &MBB,
 718                                   MachineBasicBlock::iterator I,
 719                                   unsigned SrcReg, bool KillSrc,
 720                                   const ARMSubtarget &Subtarget) const {
 721   unsigned Opc = Subtarget.isThumb()
 722                      ? (Subtarget.isMClass() ? ARM::t2MSR_M : ARM::t2MSR_AR)
 723                      : ARM::MSR;
 724
 725   MachineInstrBuilder MIB = BuildMI(MBB, I, I->getDebugLoc(), get(Opc));
 726
 727   if (Subtarget.isMClass())
 728     MIB.addImm(0x800);
 729   else
 730     MIB.addImm(8);
 731
 732   MIB.addReg(SrcReg, getKillRegState(KillSrc));
 733
 734   AddDefaultPred(MIB);
 735
 736   MIB.addReg(ARM::CPSR, RegState::Implicit | RegState::Define);
 737 }
 738
 739 void ARMBaseInstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 740                                    MachineBasicBlock::iterator I, DebugLoc DL,
 741                                    unsigned DestReg, unsigned SrcReg,
 742                                    bool KillSrc) const {
 743   bool GPRDest = ARM::GPRRegClass.contains(DestReg);
 744   bool GPRSrc = ARM::GPRRegClass.contains(SrcReg);
 745
 746   if (GPRDest && GPRSrc) {
 747     AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
 748                                     .addReg(SrcReg, getKillRegState(KillSrc))));
 749     return;
 750   }
 751
 752   bool SPRDest = ARM::SPRRegClass.contains(DestReg);
 753   bool SPRSrc = ARM::SPRRegClass.contains(SrcReg);
 754
 755   unsigned Opc = 0;
 756   if (SPRDest && SPRSrc)
 757     Opc = ARM::VMOVS;
 758   else if (GPRDest && SPRSrc)
 759     Opc = ARM::VMOVRS;
 760   else if (SPRDest && GPRSrc)
 761     Opc = ARM::VMOVSR;
 762   else if (ARM::DPRRegClass.contains(DestReg, SrcReg) && !Subtarget.isFPOnlySP())
 763     Opc = ARM::VMOVD;
 764   else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
 765     Opc = ARM::VORRq;
 766
 767   if (Opc) {
 768     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg);
 769     MIB.addReg(SrcReg, getKillRegState(KillSrc));
 770     if (Opc == ARM::VORRq)
 771       MIB.addReg(SrcReg, getKillRegState(KillSrc));
 772     AddDefaultPred(MIB);
 773     return;
 774   }
 775
 776   // Handle register classes that require multiple instructions.
 777   unsigned BeginIdx = 0;
 778   unsigned SubRegs = 0;
 779   int Spacing = 1;
 780
 781   // Use VORRq when possible.
 782   if (ARM::QQPRRegClass.contains(DestReg, SrcReg)) {
 783     Opc = ARM::VORRq;
 784     BeginIdx = ARM::qsub_0;
 785     SubRegs = 2;
 786   } else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
 787     Opc = ARM::VORRq;
 788     BeginIdx = ARM::qsub_0;
 789     SubRegs = 4;
 790   // Fall back to VMOVD.
 791   } else if (ARM::DPairRegClass.contains(DestReg, SrcReg)) {
 792     Opc = ARM::VMOVD;
 793     BeginIdx = ARM::dsub_0;
 794     SubRegs = 2;
 795   } else if (ARM::DTripleRegClass.contains(DestReg, SrcReg)) {
 796     Opc = ARM::VMOVD;
 797     BeginIdx = ARM::dsub_0;
 798     SubRegs = 3;
 799   } else if (ARM::DQuadRegClass.contains(DestReg, SrcReg)) {
 800     Opc = ARM::VMOVD;
 801     BeginIdx = ARM::dsub_0;
 802     SubRegs = 4;
 803   } else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg)) {
 804     Opc = Subtarget.isThumb2() ? ARM::tMOVr : ARM::MOVr;
 805     BeginIdx = ARM::gsub_0;
 806     SubRegs = 2;
 807   } else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg)) {
 808     Opc = ARM::VMOVD;
 809     BeginIdx = ARM::dsub_0;
 810     SubRegs = 2;
 811     Spacing = 2;
 812   } else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg)) {
 813     Opc = ARM::VMOVD;
 814     BeginIdx = ARM::dsub_0;
 815     SubRegs = 3;
 816     Spacing = 2;
 817   } else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg)) {
 818     Opc = ARM::VMOVD;
 819     BeginIdx = ARM::dsub_0;
 820     SubRegs = 4;
 821     Spacing = 2;
 822   } else if (ARM::DPRRegClass.contains(DestReg, SrcReg) && Subtarget.isFPOnlySP()) {
 823     Opc = ARM::VMOVS;
 824     BeginIdx = ARM::ssub_0;
 825     SubRegs = 2;
 826   } else if (SrcReg == ARM::CPSR) {
 827     copyFromCPSR(MBB, I, DestReg, KillSrc, Subtarget);
 828     return;
 829   } else if (DestReg == ARM::CPSR) {
 830     copyToCPSR(MBB, I, SrcReg, KillSrc, Subtarget);
 831     return;
 832   }
 833
 834   assert(Opc && "Impossible reg-to-reg copy");
 835
 836   const TargetRegisterInfo *TRI = &getRegisterInfo();
 837   MachineInstrBuilder Mov;
 838
 839   // Copy register tuples backward when the first Dest reg overlaps with SrcReg.
 840   if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) {
 841     BeginIdx = BeginIdx + ((SubRegs - 1) * Spacing);
 842     Spacing = -Spacing;
 843   }
 844 #ifndef NDEBUG
 845   SmallSet<unsigned, 4> DstRegs;
 846 #endif
 847   for (unsigned i = 0; i != SubRegs; ++i) {
 848     unsigned Dst = TRI->getSubReg(DestReg, BeginIdx + i * Spacing);
 849     unsigned Src = TRI->getSubReg(SrcReg, BeginIdx + i * Spacing);
 850     assert(Dst && Src && "Bad sub-register");
 851 #ifndef NDEBUG
 852     assert(!DstRegs.count(Src) && "destructive vector copy");
 853     DstRegs.insert(Dst);
 854 #endif
 855     Mov = BuildMI(MBB, I, I->getDebugLoc(), get(Opc), Dst).addReg(Src);
 856     // VORR takes two source operands.
 857     if (Opc == ARM::VORRq)
 858       Mov.addReg(Src);
 859     Mov = AddDefaultPred(Mov);
 860     // MOVr can set CC.
 861     if (Opc == ARM::MOVr)
 862       Mov = AddDefaultCC(Mov);
 863   }
 864   // Add implicit super-register defs and kills to the last instruction.
 865   Mov->addRegisterDefined(DestReg, TRI);
 866   if (KillSrc)
 867     Mov->addRegisterKilled(SrcReg, TRI);
 868 }
 869
 870 const MachineInstrBuilder &
 871 ARMBaseInstrInfo::AddDReg(MachineInstrBuilder &MIB, unsigned Reg,
 872                           unsigned SubIdx, unsigned State,
 873                           const TargetRegisterInfo *TRI) const {
 874   if (!SubIdx)
 875     return MIB.addReg(Reg, State);
 876
 877   if (TargetRegisterInfo::isPhysicalRegister(Reg))
 878     return MIB.addReg(TRI->getSubReg(Reg, SubIdx), State);
 879   return MIB.addReg(Reg, State, SubIdx);
 880 }
 881
 882 void ARMBaseInstrInfo::
 883 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 884                     unsigned SrcReg, bool isKill, int FI,
 885                     const TargetRegisterClass *RC,
 886                     const TargetRegisterInfo *TRI) const {
 887   DebugLoc DL;
 888   if (I != MBB.end()) DL = I->getDebugLoc();
 889   MachineFunction &MF = *MBB.getParent();
 890   MachineFrameInfo &MFI = *MF.getFrameInfo();
 891   unsigned Align = MFI.getObjectAlignment(FI);
 892
 893   MachineMemOperand *MMO =
 894     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 895                             MachineMemOperand::MOStore,
 896                             MFI.getObjectSize(FI),
 897                             Align);
 898
 899   switch (RC->getSize()) {
 900     case 4:
 901       if (ARM::GPRRegClass.hasSubClassEq(RC)) {
 902         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
 903                    .addReg(SrcReg, getKillRegState(isKill))
 904                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 905       } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
 906         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
 907                    .addReg(SrcReg, getKillRegState(isKill))
 908                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 909       } else
 910         llvm_unreachable("Unknown reg class!");
 911       break;
 912     case 8:
 913       if (ARM::DPRRegClass.hasSubClassEq(RC)) {
 914         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
 915                    .addReg(SrcReg, getKillRegState(isKill))
 916                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 917       } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 918         if (Subtarget.hasV5TEOps()) {
 919           MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
 920           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 921           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 922           MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
 923
 924           AddDefaultPred(MIB);
 925         } else {
 926           // Fallback to STM instruction, which has existed since the dawn of
 927           // time.
 928           MachineInstrBuilder MIB =
 929             AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
 930                              .addFrameIndex(FI).addMemOperand(MMO));
 931           AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 932           AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 933         }
 934       } else
 935         llvm_unreachable("Unknown reg class!");
 936       break;
 937     case 16:
 938       if (ARM::DPairRegClass.hasSubClassEq(RC)) {
 939         // Use aligned spills if the stack can be realigned.
 940         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 941           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
 942                      .addFrameIndex(FI).addImm(16)
 943                      .addReg(SrcReg, getKillRegState(isKill))
 944                      .addMemOperand(MMO));
 945         } else {
 946           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
 947                      .addReg(SrcReg, getKillRegState(isKill))
 948                      .addFrameIndex(FI)
 949                      .addMemOperand(MMO));
 950         }
 951       } else
 952         llvm_unreachable("Unknown reg class!");
 953       break;
 954     case 24:
 955       if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
 956         // Use aligned spills if the stack can be realigned.
 957         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 958           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
 959                      .addFrameIndex(FI).addImm(16)
 960                      .addReg(SrcReg, getKillRegState(isKill))
 961                      .addMemOperand(MMO));
 962         } else {
 963           MachineInstrBuilder MIB =
 964           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 965                        .addFrameIndex(FI))
 966                        .addMemOperand(MMO);
 967           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 968           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 969           AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 970         }
 971       } else
 972         llvm_unreachable("Unknown reg class!");
 973       break;
 974     case 32:
 975       if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
 976         if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
 977           // FIXME: It's possible to only store part of the QQ register if the
 978           // spilled def has a sub-register index.
 979           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
 980                      .addFrameIndex(FI).addImm(16)
 981                      .addReg(SrcReg, getKillRegState(isKill))
 982                      .addMemOperand(MMO));
 983         } else {
 984           MachineInstrBuilder MIB =
 985           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
 986                        .addFrameIndex(FI))
 987                        .addMemOperand(MMO);
 988           MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
 989           MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
 990           MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
 991                 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
 992         }
 993       } else
 994         llvm_unreachable("Unknown reg class!");
 995       break;
 996     case 64:
 997       if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
 998         MachineInstrBuilder MIB =
 999           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
1000                          .addFrameIndex(FI))
1001                          .addMemOperand(MMO);
1002         MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
1003         MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
1004         MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
1005         MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
1006         MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
1007         MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
1008         MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
1009               AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
1010       } else
1011         llvm_unreachable("Unknown reg class!");
1012       break;
1013     default:
1014       llvm_unreachable("Unknown reg class!");
1015   }
1016 }
1017
1018 unsigned
1019 ARMBaseInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
1020                                      int &FrameIndex) const {
1021   switch (MI->getOpcode()) {
1022   default: break;
1023   case ARM::STRrs:
1024   case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
1025     if (MI->getOperand(1).isFI() &&
1026         MI->getOperand(2).isReg() &&
1027         MI->getOperand(3).isImm() &&
1028         MI->getOperand(2).getReg() == 0 &&
1029         MI->getOperand(3).getImm() == 0) {
1030       FrameIndex = MI->getOperand(1).getIndex();
1031       return MI->getOperand(0).getReg();
1032     }
1033     break;
1034   case ARM::STRi12:
1035   case ARM::t2STRi12:
1036   case ARM::tSTRspi:
1037   case ARM::VSTRD:
1038   case ARM::VSTRS:
1039     if (MI->getOperand(1).isFI() &&
1040         MI->getOperand(2).isImm() &&
1041         MI->getOperand(2).getImm() == 0) {
1042       FrameIndex = MI->getOperand(1).getIndex();
1043       return MI->getOperand(0).getReg();
1044     }
1045     break;
1046   case ARM::VST1q64:
1047   case ARM::VST1d64TPseudo:
1048   case ARM::VST1d64QPseudo:
1049     if (MI->getOperand(0).isFI() &&
1050         MI->getOperand(2).getSubReg() == 0) {
1051       FrameIndex = MI->getOperand(0).getIndex();
1052       return MI->getOperand(2).getReg();
1053     }
1054     break;
1055   case ARM::VSTMQIA:
1056     if (MI->getOperand(1).isFI() &&
1057         MI->getOperand(0).getSubReg() == 0) {
1058       FrameIndex = MI->getOperand(1).getIndex();
1059       return MI->getOperand(0).getReg();
1060     }
1061     break;
1062   }
1063
1064   return 0;
1065 }
1066
1067 unsigned ARMBaseInstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
1068                                                     int &FrameIndex) const {
1069   const MachineMemOperand *Dummy;
1070   return MI->mayStore() && hasStoreToStackSlot(MI, Dummy, FrameIndex);
1071 }
1072
1073 void ARMBaseInstrInfo::
1074 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
1075                      unsigned DestReg, int FI,
1076                      const TargetRegisterClass *RC,
1077                      const TargetRegisterInfo *TRI) const {
1078   DebugLoc DL;
1079   if (I != MBB.end()) DL = I->getDebugLoc();
1080   MachineFunction &MF = *MBB.getParent();
1081   MachineFrameInfo &MFI = *MF.getFrameInfo();
1082   unsigned Align = MFI.getObjectAlignment(FI);
1083   MachineMemOperand *MMO =
1084     MF.getMachineMemOperand(
1085                     MachinePointerInfo::getFixedStack(FI),
1086                             MachineMemOperand::MOLoad,
1087                             MFI.getObjectSize(FI),
1088                             Align);
1089
1090   switch (RC->getSize()) {
1091   case 4:
1092     if (ARM::GPRRegClass.hasSubClassEq(RC)) {
1093       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
1094                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1095
1096     } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
1097       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
1098                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1099     } else
1100       llvm_unreachable("Unknown reg class!");
1101     break;
1102   case 8:
1103     if (ARM::DPRRegClass.hasSubClassEq(RC)) {
1104       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
1105                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
1106     } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
1107       MachineInstrBuilder MIB;
1108
1109       if (Subtarget.hasV5TEOps()) {
1110         MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
1111         AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1112         AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1113         MIB.addFrameIndex(FI).addReg(0).addImm(0).addMemOperand(MMO);
1114
1115         AddDefaultPred(MIB);
1116       } else {
1117         // Fallback to LDM instruction, which has existed since the dawn of
1118         // time.
1119         MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1120                                  .addFrameIndex(FI).addMemOperand(MMO));
1121         MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1122         MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1123       }
1124
1125       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1126         MIB.addReg(DestReg, RegState::ImplicitDefine);
1127     } else
1128       llvm_unreachable("Unknown reg class!");
1129     break;
1130   case 16:
1131     if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1132       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1133         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1134                      .addFrameIndex(FI).addImm(16)
1135                      .addMemOperand(MMO));
1136       } else {
1137         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1138                        .addFrameIndex(FI)
1139                        .addMemOperand(MMO));
1140       }
1141     } else
1142       llvm_unreachable("Unknown reg class!");
1143     break;
1144   case 24:
1145     if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1146       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1147         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1148                      .addFrameIndex(FI).addImm(16)
1149                      .addMemOperand(MMO));
1150       } else {
1151         MachineInstrBuilder MIB =
1152           AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1153                          .addFrameIndex(FI)
1154                          .addMemOperand(MMO));
1155         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1156         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1157         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1158         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1159           MIB.addReg(DestReg, RegState::ImplicitDefine);
1160       }
1161     } else
1162       llvm_unreachable("Unknown reg class!");
1163     break;
1164    case 32:
1165     if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1166       if (Align >= 16 && getRegisterInfo().canRealignStack(MF)) {
1167         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1168                      .addFrameIndex(FI).addImm(16)
1169                      .addMemOperand(MMO));
1170       } else {
1171         MachineInstrBuilder MIB =
1172         AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1173                        .addFrameIndex(FI))
1174                        .addMemOperand(MMO);
1175         MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1176         MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1177         MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1178         MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1179         if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1180           MIB.addReg(DestReg, RegState::ImplicitDefine);
1181       }
1182     } else
1183       llvm_unreachable("Unknown reg class!");
1184     break;
1185   case 64:
1186     if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1187       MachineInstrBuilder MIB =
1188       AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1189                      .addFrameIndex(FI))
1190                      .addMemOperand(MMO);
1191       MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1192       MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1193       MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1194       MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1195       MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1196       MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1197       MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1198       MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1199       if (TargetRegisterInfo::isPhysicalRegister(DestReg))
1200         MIB.addReg(DestReg, RegState::ImplicitDefine);
1201     } else
1202       llvm_unreachable("Unknown reg class!");
1203     break;
1204   default:
1205     llvm_unreachable("Unknown regclass!");
1206   }
1207 }
1208
1209 unsigned
1210 ARMBaseInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1211                                       int &FrameIndex) const {
1212   switch (MI->getOpcode()) {
1213   default: break;
1214   case ARM::LDRrs:
1215   case ARM::t2LDRs:  // FIXME: don't use t2LDRs to access frame.
1216     if (MI->getOperand(1).isFI() &&
1217         MI->getOperand(2).isReg() &&
1218         MI->getOperand(3).isImm() &&
1219         MI->getOperand(2).getReg() == 0 &&
1220         MI->getOperand(3).getImm() == 0) {
1221       FrameIndex = MI->getOperand(1).getIndex();
1222       return MI->getOperand(0).getReg();
1223     }
1224     break;
1225   case ARM::LDRi12:
1226   case ARM::t2LDRi12:
1227   case ARM::tLDRspi:
1228   case ARM::VLDRD:
1229   case ARM::VLDRS:
1230     if (MI->getOperand(1).isFI() &&
1231         MI->getOperand(2).isImm() &&
1232         MI->getOperand(2).getImm() == 0) {
1233       FrameIndex = MI->getOperand(1).getIndex();
1234       return MI->getOperand(0).getReg();
1235     }
1236     break;
1237   case ARM::VLD1q64:
1238   case ARM::VLD1d64TPseudo:
1239   case ARM::VLD1d64QPseudo:
1240     if (MI->getOperand(1).isFI() &&
1241         MI->getOperand(0).getSubReg() == 0) {
1242       FrameIndex = MI->getOperand(1).getIndex();
1243       return MI->getOperand(0).getReg();
1244     }
1245     break;
1246   case ARM::VLDMQIA:
1247     if (MI->getOperand(1).isFI() &&
1248         MI->getOperand(0).getSubReg() == 0) {
1249       FrameIndex = MI->getOperand(1).getIndex();
1250       return MI->getOperand(0).getReg();
1251     }
1252     break;
1253   }
1254
1255   return 0;
1256 }
1257
1258 unsigned ARMBaseInstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1259                                              int &FrameIndex) const {
1260   const MachineMemOperand *Dummy;
1261   return MI->mayLoad() && hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1262 }
1263
1264 bool
1265 ARMBaseInstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
1266   MachineFunction &MF = *MI->getParent()->getParent();
1267   Reloc::Model RM = MF.getTarget().getRelocationModel();
1268
1269   if (MI->getOpcode() == TargetOpcode::LOAD_STACK_GUARD) {
1270     assert(getSubtarget().getTargetTriple().getObjectFormat() ==
1271            Triple::MachO &&
1272            "LOAD_STACK_GUARD currently supported only for MachO.");
1273     expandLoadStackGuard(MI, RM);
1274     MI->getParent()->erase(MI);
1275     return true;
1276   }
1277
1278   // This hook gets to expand COPY instructions before they become
1279   // copyPhysReg() calls.  Look for VMOVS instructions that can legally be
1280   // widened to VMOVD.  We prefer the VMOVD when possible because it may be
1281   // changed into a VORR that can go down the NEON pipeline.
1282   if (!WidenVMOVS || !MI->isCopy() || Subtarget.isCortexA15() ||
1283       Subtarget.isFPOnlySP())
1284     return false;
1285
1286   // Look for a copy between even S-registers.  That is where we keep floats
1287   // when using NEON v2f32 instructions for f32 arithmetic.
1288   unsigned DstRegS = MI->getOperand(0).getReg();
1289   unsigned SrcRegS = MI->getOperand(1).getReg();
1290   if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1291     return false;
1292
1293   const TargetRegisterInfo *TRI = &getRegisterInfo();
1294   unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1295                                               &ARM::DPRRegClass);
1296   unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1297                                               &ARM::DPRRegClass);
1298   if (!DstRegD || !SrcRegD)
1299     return false;
1300
1301   // We want to widen this into a DstRegD = VMOVD SrcRegD copy.  This is only
1302   // legal if the COPY already defines the full DstRegD, and it isn't a
1303   // sub-register insertion.
1304   if (!MI->definesRegister(DstRegD, TRI) || MI->readsRegister(DstRegD, TRI))
1305     return false;
1306
1307   // A dead copy shouldn't show up here, but reject it just in case.
1308   if (MI->getOperand(0).isDead())
1309     return false;
1310
1311   // All clear, widen the COPY.
1312   DEBUG(dbgs() << "widening:    " << *MI);
1313   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1314
1315   // Get rid of the old <imp-def> of DstRegD.  Leave it if it defines a Q-reg
1316   // or some other super-register.
1317   int ImpDefIdx = MI->findRegisterDefOperandIdx(DstRegD);
1318   if (ImpDefIdx != -1)
1319     MI->RemoveOperand(ImpDefIdx);
1320
1321   // Change the opcode and operands.
1322   MI->setDesc(get(ARM::VMOVD));
1323   MI->getOperand(0).setReg(DstRegD);
1324   MI->getOperand(1).setReg(SrcRegD);
1325   AddDefaultPred(MIB);
1326
1327   // We are now reading SrcRegD instead of SrcRegS.  This may upset the
1328   // register scavenger and machine verifier, so we need to indicate that we
1329   // are reading an undefined value from SrcRegD, but a proper value from
1330   // SrcRegS.
1331   MI->getOperand(1).setIsUndef();
1332   MIB.addReg(SrcRegS, RegState::Implicit);
1333
1334   // SrcRegD may actually contain an unrelated value in the ssub_1
1335   // sub-register.  Don't kill it.  Only kill the ssub_0 sub-register.
1336   if (MI->getOperand(1).isKill()) {
1337     MI->getOperand(1).setIsKill(false);
1338     MI->addRegisterKilled(SrcRegS, TRI, true);
1339   }
1340
1341   DEBUG(dbgs() << "replaced by: " << *MI);
1342   return true;
1343 }
1344
1345 /// Create a copy of a const pool value. Update CPI to the new index and return
1346 /// the label UID.
1347 static unsigned duplicateCPV(MachineFunction &MF, unsigned &CPI) {
1348   MachineConstantPool *MCP = MF.getConstantPool();
1349   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1350
1351   const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPI];
1352   assert(MCPE.isMachineConstantPoolEntry() &&
1353          "Expecting a machine constantpool entry!");
1354   ARMConstantPoolValue *ACPV =
1355     static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
1356
1357   unsigned PCLabelId = AFI->createPICLabelUId();
1358   ARMConstantPoolValue *NewCPV = nullptr;
1359
1360   // FIXME: The below assumes PIC relocation model and that the function
1361   // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1362   // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1363   // instructions, so that's probably OK, but is PIC always correct when
1364   // we get here?
1365   if (ACPV->isGlobalValue())
1366     NewCPV = ARMConstantPoolConstant::
1367       Create(cast<ARMConstantPoolConstant>(ACPV)->getGV(), PCLabelId,
1368              ARMCP::CPValue, 4);
1369   else if (ACPV->isExtSymbol())
1370     NewCPV = ARMConstantPoolSymbol::
1371       Create(MF.getFunction()->getContext(),
1372              cast<ARMConstantPoolSymbol>(ACPV)->getSymbol(), PCLabelId, 4);
1373   else if (ACPV->isBlockAddress())
1374     NewCPV = ARMConstantPoolConstant::
1375       Create(cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress(), PCLabelId,
1376              ARMCP::CPBlockAddress, 4);
1377   else if (ACPV->isLSDA())
1378     NewCPV = ARMConstantPoolConstant::Create(MF.getFunction(), PCLabelId,
1379                                              ARMCP::CPLSDA, 4);
1380   else if (ACPV->isMachineBasicBlock())
1381     NewCPV = ARMConstantPoolMBB::
1382       Create(MF.getFunction()->getContext(),
1383              cast<ARMConstantPoolMBB>(ACPV)->getMBB(), PCLabelId, 4);
1384   else
1385     llvm_unreachable("Unexpected ARM constantpool value type!!");
1386   CPI = MCP->getConstantPoolIndex(NewCPV, MCPE.getAlignment());
1387   return PCLabelId;
1388 }
1389
1390 void ARMBaseInstrInfo::
1391 reMaterialize(MachineBasicBlock &MBB,
1392               MachineBasicBlock::iterator I,
1393               unsigned DestReg, unsigned SubIdx,
1394               const MachineInstr *Orig,
1395               const TargetRegisterInfo &TRI) const {
1396   unsigned Opcode = Orig->getOpcode();
1397   switch (Opcode) {
1398   default: {
1399     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1400     MI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1401     MBB.insert(I, MI);
1402     break;
1403   }
1404   case ARM::tLDRpci_pic:
1405   case ARM::t2LDRpci_pic: {
1406     MachineFunction &MF = *MBB.getParent();
1407     unsigned CPI = Orig->getOperand(1).getIndex();
1408     unsigned PCLabelId = duplicateCPV(MF, CPI);
1409     MachineInstrBuilder MIB = BuildMI(MBB, I, Orig->getDebugLoc(), get(Opcode),
1410                                       DestReg)
1411       .addConstantPoolIndex(CPI).addImm(PCLabelId);
1412     MIB->setMemRefs(Orig->memoperands_begin(), Orig->memoperands_end());
1413     break;
1414   }
1415   }
1416 }
1417
1418 MachineInstr *
1419 ARMBaseInstrInfo::duplicate(MachineInstr *Orig, MachineFunction &MF) const {
1420   MachineInstr *MI = TargetInstrInfo::duplicate(Orig, MF);
1421   switch(Orig->getOpcode()) {
1422   case ARM::tLDRpci_pic:
1423   case ARM::t2LDRpci_pic: {
1424     unsigned CPI = Orig->getOperand(1).getIndex();
1425     unsigned PCLabelId = duplicateCPV(MF, CPI);
1426     Orig->getOperand(1).setIndex(CPI);
1427     Orig->getOperand(2).setImm(PCLabelId);
1428     break;
1429   }
1430   }
1431   return MI;
1432 }
1433
1434 bool ARMBaseInstrInfo::produceSameValue(const MachineInstr *MI0,
1435                                         const MachineInstr *MI1,
1436                                         const MachineRegisterInfo *MRI) const {
1437   int Opcode = MI0->getOpcode();
1438   if (Opcode == ARM::t2LDRpci ||
1439       Opcode == ARM::t2LDRpci_pic ||
1440       Opcode == ARM::tLDRpci ||
1441       Opcode == ARM::tLDRpci_pic ||
1442       Opcode == ARM::LDRLIT_ga_pcrel ||
1443       Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1444       Opcode == ARM::tLDRLIT_ga_pcrel ||
1445       Opcode == ARM::MOV_ga_pcrel ||
1446       Opcode == ARM::MOV_ga_pcrel_ldr ||
1447       Opcode == ARM::t2MOV_ga_pcrel) {
1448     if (MI1->getOpcode() != Opcode)
1449       return false;
1450     if (MI0->getNumOperands() != MI1->getNumOperands())
1451       return false;
1452
1453     const MachineOperand &MO0 = MI0->getOperand(1);
1454     const MachineOperand &MO1 = MI1->getOperand(1);
1455     if (MO0.getOffset() != MO1.getOffset())
1456       return false;
1457
1458     if (Opcode == ARM::LDRLIT_ga_pcrel ||
1459         Opcode == ARM::LDRLIT_ga_pcrel_ldr ||
1460         Opcode == ARM::tLDRLIT_ga_pcrel ||
1461         Opcode == ARM::MOV_ga_pcrel ||
1462         Opcode == ARM::MOV_ga_pcrel_ldr ||
1463         Opcode == ARM::t2MOV_ga_pcrel)
1464       // Ignore the PC labels.
1465       return MO0.getGlobal() == MO1.getGlobal();
1466
1467     const MachineFunction *MF = MI0->getParent()->getParent();
1468     const MachineConstantPool *MCP = MF->getConstantPool();
1469     int CPI0 = MO0.getIndex();
1470     int CPI1 = MO1.getIndex();
1471     const MachineConstantPoolEntry &MCPE0 = MCP->getConstants()[CPI0];
1472     const MachineConstantPoolEntry &MCPE1 = MCP->getConstants()[CPI1];
1473     bool isARMCP0 = MCPE0.isMachineConstantPoolEntry();
1474     bool isARMCP1 = MCPE1.isMachineConstantPoolEntry();
1475     if (isARMCP0 && isARMCP1) {
1476       ARMConstantPoolValue *ACPV0 =
1477         static_cast<ARMConstantPoolValue*>(MCPE0.Val.MachineCPVal);
1478       ARMConstantPoolValue *ACPV1 =
1479         static_cast<ARMConstantPoolValue*>(MCPE1.Val.MachineCPVal);
1480       return ACPV0->hasSameValue(ACPV1);
1481     } else if (!isARMCP0 && !isARMCP1) {
1482       return MCPE0.Val.ConstVal == MCPE1.Val.ConstVal;
1483     }
1484     return false;
1485   } else if (Opcode == ARM::PICLDR) {
1486     if (MI1->getOpcode() != Opcode)
1487       return false;
1488     if (MI0->getNumOperands() != MI1->getNumOperands())
1489       return false;
1490
1491     unsigned Addr0 = MI0->getOperand(1).getReg();
1492     unsigned Addr1 = MI1->getOperand(1).getReg();
1493     if (Addr0 != Addr1) {
1494       if (!MRI ||
1495           !TargetRegisterInfo::isVirtualRegister(Addr0) ||
1496           !TargetRegisterInfo::isVirtualRegister(Addr1))
1497         return false;
1498
1499       // This assumes SSA form.
1500       MachineInstr *Def0 = MRI->getVRegDef(Addr0);
1501       MachineInstr *Def1 = MRI->getVRegDef(Addr1);
1502       // Check if the loaded value, e.g. a constantpool of a global address, are
1503       // the same.
1504       if (!produceSameValue(Def0, Def1, MRI))
1505         return false;
1506     }
1507
1508     for (unsigned i = 3, e = MI0->getNumOperands(); i != e; ++i) {
1509       // %vreg12<def> = PICLDR %vreg11, 0, pred:14, pred:%noreg
1510       const MachineOperand &MO0 = MI0->getOperand(i);
1511       const MachineOperand &MO1 = MI1->getOperand(i);
1512       if (!MO0.isIdenticalTo(MO1))
1513         return false;
1514     }
1515     return true;
1516   }
1517
1518   return MI0->isIdenticalTo(MI1, MachineInstr::IgnoreVRegDefs);
1519 }
1520
1521 /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler to
1522 /// determine if two loads are loading from the same base address. It should
1523 /// only return true if the base pointers are the same and the only differences
1524 /// between the two addresses is the offset. It also returns the offsets by
1525 /// reference.
1526 ///
1527 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1528 /// is permanently disabled.
1529 bool ARMBaseInstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
1530                                                int64_t &Offset1,
1531                                                int64_t &Offset2) const {
1532   // Don't worry about Thumb: just ARM and Thumb2.
1533   if (Subtarget.isThumb1Only()) return false;
1534
1535   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
1536     return false;
1537
1538   switch (Load1->getMachineOpcode()) {
1539   default:
1540     return false;
1541   case ARM::LDRi12:
1542   case ARM::LDRBi12:
1543   case ARM::LDRD:
1544   case ARM::LDRH:
1545   case ARM::LDRSB:
1546   case ARM::LDRSH:
1547   case ARM::VLDRD:
1548   case ARM::VLDRS:
1549   case ARM::t2LDRi8:
1550   case ARM::t2LDRBi8:
1551   case ARM::t2LDRDi8:
1552   case ARM::t2LDRSHi8:
1553   case ARM::t2LDRi12:
1554   case ARM::t2LDRBi12:
1555   case ARM::t2LDRSHi12:
1556     break;
1557   }
1558
1559   switch (Load2->getMachineOpcode()) {
1560   default:
1561     return false;
1562   case ARM::LDRi12:
1563   case ARM::LDRBi12:
1564   case ARM::LDRD:
1565   case ARM::LDRH:
1566   case ARM::LDRSB:
1567   case ARM::LDRSH:
1568   case ARM::VLDRD:
1569   case ARM::VLDRS:
1570   case ARM::t2LDRi8:
1571   case ARM::t2LDRBi8:
1572   case ARM::t2LDRSHi8:
1573   case ARM::t2LDRi12:
1574   case ARM::t2LDRBi12:
1575   case ARM::t2LDRSHi12:
1576     break;
1577   }
1578
1579   // Check if base addresses and chain operands match.
1580   if (Load1->getOperand(0) != Load2->getOperand(0) ||
1581       Load1->getOperand(4) != Load2->getOperand(4))
1582     return false;
1583
1584   // Index should be Reg0.
1585   if (Load1->getOperand(3) != Load2->getOperand(3))
1586     return false;
1587
1588   // Determine the offsets.
1589   if (isa<ConstantSDNode>(Load1->getOperand(1)) &&
1590       isa<ConstantSDNode>(Load2->getOperand(1))) {
1591     Offset1 = cast<ConstantSDNode>(Load1->getOperand(1))->getSExtValue();
1592     Offset2 = cast<ConstantSDNode>(Load2->getOperand(1))->getSExtValue();
1593     return true;
1594   }
1595
1596   return false;
1597 }
1598
1599 /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
1600 /// determine (in conjunction with areLoadsFromSameBasePtr) if two loads should
1601 /// be scheduled togther. On some targets if two loads are loading from
1602 /// addresses in the same cache line, it's better if they are scheduled
1603 /// together. This function takes two integers that represent the load offsets
1604 /// from the common base address. It returns true if it decides it's desirable
1605 /// to schedule the two loads together. "NumLoads" is the number of loads that
1606 /// have already been scheduled after Load1.
1607 ///
1608 /// FIXME: remove this in favor of the MachineInstr interface once pre-RA-sched
1609 /// is permanently disabled.
1610 bool ARMBaseInstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
1611                                                int64_t Offset1, int64_t Offset2,
1612                                                unsigned NumLoads) const {
1613   // Don't worry about Thumb: just ARM and Thumb2.
1614   if (Subtarget.isThumb1Only()) return false;
1615
1616   assert(Offset2 > Offset1);
1617
1618   if ((Offset2 - Offset1) / 8 > 64)
1619     return false;
1620
1621   // Check if the machine opcodes are different. If they are different
1622   // then we consider them to not be of the same base address,
1623   // EXCEPT in the case of Thumb2 byte loads where one is LDRBi8 and the other LDRBi12.
1624   // In this case, they are considered to be the same because they are different
1625   // encoding forms of the same basic instruction.
1626   if ((Load1->getMachineOpcode() != Load2->getMachineOpcode()) &&
1627       !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1628          Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1629         (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1630          Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1631     return false;  // FIXME: overly conservative?
1632
1633   // Four loads in a row should be sufficient.
1634   if (NumLoads >= 3)
1635     return false;
1636
1637   return true;
1638 }
1639
1640 bool ARMBaseInstrInfo::isSchedulingBoundary(const MachineInstr *MI,
1641                                             const MachineBasicBlock *MBB,
1642                                             const MachineFunction &MF) const {
1643   // Debug info is never a scheduling boundary. It's necessary to be explicit
1644   // due to the special treatment of IT instructions below, otherwise a
1645   // dbg_value followed by an IT will result in the IT instruction being
1646   // considered a scheduling hazard, which is wrong. It should be the actual
1647   // instruction preceding the dbg_value instruction(s), just like it is
1648   // when debug info is not present.
1649   if (MI->isDebugValue())
1650     return false;
1651
1652   // Terminators and labels can't be scheduled around.
1653   if (MI->isTerminator() || MI->isPosition())
1654     return true;
1655
1656   // Treat the start of the IT block as a scheduling boundary, but schedule
1657   // t2IT along with all instructions following it.
1658   // FIXME: This is a big hammer. But the alternative is to add all potential
1659   // true and anti dependencies to IT block instructions as implicit operands
1660   // to the t2IT instruction. The added compile time and complexity does not
1661   // seem worth it.
1662   MachineBasicBlock::const_iterator I = MI;
1663   // Make sure to skip any dbg_value instructions
1664   while (++I != MBB->end() && I->isDebugValue())
1665     ;
1666   if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1667     return true;
1668
1669   // Don't attempt to schedule around any instruction that defines
1670   // a stack-oriented pointer, as it's unlikely to be profitable. This
1671   // saves compile time, because it doesn't require every single
1672   // stack slot reference to depend on the instruction that does the
1673   // modification.
1674   // Calls don't actually change the stack pointer, even if they have imp-defs.
1675   // No ARM calling conventions change the stack pointer. (X86 calling
1676   // conventions sometimes do).
1677   if (!MI->isCall() && MI->definesRegister(ARM::SP))
1678     return true;
1679
1680   return false;
1681 }
1682
1683 bool ARMBaseInstrInfo::
1684 isProfitableToIfCvt(MachineBasicBlock &MBB,
1685                     unsigned NumCycles, unsigned ExtraPredCycles,
1686                     const BranchProbability &Probability) const {
1687   if (!NumCycles)
1688     return false;
1689
1690   // If we are optimizing for size, see if the branch in the predecessor can be
1691   // lowered to cbn?z by the constant island lowering pass, and return false if
1692   // so. This results in a shorter instruction sequence.
1693   const Function *F = MBB.getParent()->getFunction();
1694   if (F->hasFnAttribute(Attribute::OptimizeForSize) ||
1695       F->hasFnAttribute(Attribute::MinSize)) {
1696     MachineBasicBlock *Pred = *MBB.pred_begin();
1697     if (!Pred->empty()) {
1698       MachineInstr *LastMI = &*Pred->rbegin();
1699       if (LastMI->getOpcode() == ARM::t2Bcc) {
1700         MachineBasicBlock::iterator CmpMI = LastMI;
1701         if (CmpMI != Pred->begin()) {
1702           --CmpMI;
1703           if (CmpMI->getOpcode() == ARM::tCMPi8 ||
1704               CmpMI->getOpcode() == ARM::t2CMPri) {
1705             unsigned Reg = CmpMI->getOperand(0).getReg();
1706             unsigned PredReg = 0;
1707             ARMCC::CondCodes P = getInstrPredicate(CmpMI, PredReg);
1708             if (P == ARMCC::AL && CmpMI->getOperand(1).getImm() == 0 &&
1709                 isARMLowRegister(Reg))
1710               return false;
1711           }
1712         }
1713       }
1714     }
1715   }
1716
1717   // Attempt to estimate the relative costs of predication versus branching.
1718   unsigned UnpredCost = Probability.getNumerator() * NumCycles;
1719   UnpredCost /= Probability.getDenominator();
1720   UnpredCost += 1; // The branch itself
1721   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1722
1723   return (NumCycles + ExtraPredCycles) <= UnpredCost;
1724 }
1725
1726 bool ARMBaseInstrInfo::
1727 isProfitableToIfCvt(MachineBasicBlock &TMBB,
1728                     unsigned TCycles, unsigned TExtra,
1729                     MachineBasicBlock &FMBB,
1730                     unsigned FCycles, unsigned FExtra,
1731                     const BranchProbability &Probability) const {
1732   if (!TCycles || !FCycles)
1733     return false;
1734
1735   // Attempt to estimate the relative costs of predication versus branching.
1736   unsigned TUnpredCost = Probability.getNumerator() * TCycles;
1737   TUnpredCost /= Probability.getDenominator();
1738
1739   uint32_t Comp = Probability.getDenominator() - Probability.getNumerator();
1740   unsigned FUnpredCost = Comp * FCycles;
1741   FUnpredCost /= Probability.getDenominator();
1742
1743   unsigned UnpredCost = TUnpredCost + FUnpredCost;
1744   UnpredCost += 1; // The branch itself
1745   UnpredCost += Subtarget.getMispredictionPenalty() / 10;
1746
1747   return (TCycles + FCycles + TExtra + FExtra) <= UnpredCost;
1748 }
1749
1750 bool
1751 ARMBaseInstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
1752                                             MachineBasicBlock &FMBB) const {
1753   // Reduce false anti-dependencies to let Swift's out-of-order execution
1754   // engine do its thing.
1755   return Subtarget.isSwift();
1756 }
1757
1758 /// getInstrPredicate - If instruction is predicated, returns its predicate
1759 /// condition, otherwise returns AL. It also returns the condition code
1760 /// register by reference.
1761 ARMCC::CondCodes
1762 llvm::getInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
1763   int PIdx = MI->findFirstPredOperandIdx();
1764   if (PIdx == -1) {
1765     PredReg = 0;
1766     return ARMCC::AL;
1767   }
1768
1769   PredReg = MI->getOperand(PIdx+1).getReg();
1770   return (ARMCC::CondCodes)MI->getOperand(PIdx).getImm();
1771 }
1772
1773
1774 int llvm::getMatchingCondBranchOpcode(int Opc) {
1775   if (Opc == ARM::B)
1776     return ARM::Bcc;
1777   if (Opc == ARM::tB)
1778     return ARM::tBcc;
1779   if (Opc == ARM::t2B)
1780     return ARM::t2Bcc;
1781
1782   llvm_unreachable("Unknown unconditional branch opcode!");
1783 }
1784
1785 /// commuteInstruction - Handle commutable instructions.
1786 MachineInstr *
1787 ARMBaseInstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1788   switch (MI->getOpcode()) {
1789   case ARM::MOVCCr:
1790   case ARM::t2MOVCCr: {
1791     // MOVCC can be commuted by inverting the condition.
1792     unsigned PredReg = 0;
1793     ARMCC::CondCodes CC = getInstrPredicate(MI, PredReg);
1794     // MOVCC AL can't be inverted. Shouldn't happen.
1795     if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1796       return nullptr;
1797     MI = TargetInstrInfo::commuteInstruction(MI, NewMI);
1798     if (!MI)
1799       return nullptr;
1800     // After swapping the MOVCC operands, also invert the condition.
1801     MI->getOperand(MI->findFirstPredOperandIdx())
1802       .setImm(ARMCC::getOppositeCondition(CC));
1803     return MI;
1804   }
1805   }
1806   return TargetInstrInfo::commuteInstruction(MI, NewMI);
1807 }
1808
1809 /// Identify instructions that can be folded into a MOVCC instruction, and
1810 /// return the defining instruction.
1811 static MachineInstr *canFoldIntoMOVCC(unsigned Reg,
1812                                       const MachineRegisterInfo &MRI,
1813                                       const TargetInstrInfo *TII) {
1814   if (!TargetRegisterInfo::isVirtualRegister(Reg))
1815     return nullptr;
1816   if (!MRI.hasOneNonDBGUse(Reg))
1817     return nullptr;
1818   MachineInstr *MI = MRI.getVRegDef(Reg);
1819   if (!MI)
1820     return nullptr;
1821   // MI is folded into the MOVCC by predicating it.
1822   if (!MI->isPredicable())
1823     return nullptr;
1824   // Check if MI has any non-dead defs or physreg uses. This also detects
1825   // predicated instructions which will be reading CPSR.
1826   for (unsigned i = 1, e = MI->getNumOperands(); i != e; ++i) {
1827     const MachineOperand &MO = MI->getOperand(i);
1828     // Reject frame index operands, PEI can't handle the predicated pseudos.
1829     if (MO.isFI() || MO.isCPI() || MO.isJTI())
1830       return nullptr;
1831     if (!MO.isReg())
1832       continue;
1833     // MI can't have any tied operands, that would conflict with predication.
1834     if (MO.isTied())
1835       return nullptr;
1836     if (TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1837       return nullptr;
1838     if (MO.isDef() && !MO.isDead())
1839       return nullptr;
1840   }
1841   bool DontMoveAcrossStores = true;
1842   if (!MI->isSafeToMove(TII, /* AliasAnalysis = */ nullptr,
1843                         DontMoveAcrossStores))
1844     return nullptr;
1845   return MI;
1846 }
1847
1848 bool ARMBaseInstrInfo::analyzeSelect(const MachineInstr *MI,
1849                                      SmallVectorImpl<MachineOperand> &Cond,
1850                                      unsigned &TrueOp, unsigned &FalseOp,
1851                                      bool &Optimizable) const {
1852   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1853          "Unknown select instruction");
1854   // MOVCC operands:
1855   // 0: Def.
1856   // 1: True use.
1857   // 2: False use.
1858   // 3: Condition code.
1859   // 4: CPSR use.
1860   TrueOp = 1;
1861   FalseOp = 2;
1862   Cond.push_back(MI->getOperand(3));
1863   Cond.push_back(MI->getOperand(4));
1864   // We can always fold a def.
1865   Optimizable = true;
1866   return false;
1867 }
1868
1869 MachineInstr *
1870 ARMBaseInstrInfo::optimizeSelect(MachineInstr *MI,
1871                                  SmallPtrSetImpl<MachineInstr *> &SeenMIs,
1872                                  bool PreferFalse) const {
1873   assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1874          "Unknown select instruction");
1875   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1876   MachineInstr *DefMI = canFoldIntoMOVCC(MI->getOperand(2).getReg(), MRI, this);
1877   bool Invert = !DefMI;
1878   if (!DefMI)
1879     DefMI = canFoldIntoMOVCC(MI->getOperand(1).getReg(), MRI, this);
1880   if (!DefMI)
1881     return nullptr;
1882
1883   // Find new register class to use.
1884   MachineOperand FalseReg = MI->getOperand(Invert ? 2 : 1);
1885   unsigned       DestReg  = MI->getOperand(0).getReg();
1886   const TargetRegisterClass *PreviousClass = MRI.getRegClass(FalseReg.getReg());
1887   if (!MRI.constrainRegClass(DestReg, PreviousClass))
1888     return nullptr;
1889
1890   // Create a new predicated version of DefMI.
1891   // Rfalse is the first use.
1892   MachineInstrBuilder NewMI = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1893                                       DefMI->getDesc(), DestReg);
1894
1895   // Copy all the DefMI operands, excluding its (null) predicate.
1896   const MCInstrDesc &DefDesc = DefMI->getDesc();
1897   for (unsigned i = 1, e = DefDesc.getNumOperands();
1898        i != e && !DefDesc.OpInfo[i].isPredicate(); ++i)
1899     NewMI.addOperand(DefMI->getOperand(i));
1900
1901   unsigned CondCode = MI->getOperand(3).getImm();
1902   if (Invert)
1903     NewMI.addImm(ARMCC::getOppositeCondition(ARMCC::CondCodes(CondCode)));
1904   else
1905     NewMI.addImm(CondCode);
1906   NewMI.addOperand(MI->getOperand(4));
1907
1908   // DefMI is not the -S version that sets CPSR, so add an optional %noreg.
1909   if (NewMI->hasOptionalDef())
1910     AddDefaultCC(NewMI);
1911
1912   // The output register value when the predicate is false is an implicit
1913   // register operand tied to the first def.
1914   // The tie makes the register allocator ensure the FalseReg is allocated the
1915   // same register as operand 0.
1916   FalseReg.setImplicit();
1917   NewMI.addOperand(FalseReg);
1918   NewMI->tieOperands(0, NewMI->getNumOperands() - 1);
1919
1920   // Update SeenMIs set: register newly created MI and erase removed DefMI.
1921   SeenMIs.insert(NewMI);
1922   SeenMIs.erase(DefMI);
1923
1924   // The caller will erase MI, but not DefMI.
1925   DefMI->eraseFromParent();
1926   return NewMI;
1927 }
1928
1929 /// Map pseudo instructions that imply an 'S' bit onto real opcodes. Whether the
1930 /// instruction is encoded with an 'S' bit is determined by the optional CPSR
1931 /// def operand.
1932 ///
1933 /// This will go away once we can teach tblgen how to set the optional CPSR def
1934 /// operand itself.
1935 struct AddSubFlagsOpcodePair {
1936   uint16_t PseudoOpc;
1937   uint16_t MachineOpc;
1938 };
1939
1940 static const AddSubFlagsOpcodePair AddSubFlagsOpcodeMap[] = {
1941   {ARM::ADDSri, ARM::ADDri},
1942   {ARM::ADDSrr, ARM::ADDrr},
1943   {ARM::ADDSrsi, ARM::ADDrsi},
1944   {ARM::ADDSrsr, ARM::ADDrsr},
1945
1946   {ARM::SUBSri, ARM::SUBri},
1947   {ARM::SUBSrr, ARM::SUBrr},
1948   {ARM::SUBSrsi, ARM::SUBrsi},
1949   {ARM::SUBSrsr, ARM::SUBrsr},
1950
1951   {ARM::RSBSri, ARM::RSBri},
1952   {ARM::RSBSrsi, ARM::RSBrsi},
1953   {ARM::RSBSrsr, ARM::RSBrsr},
1954
1955   {ARM::t2ADDSri, ARM::t2ADDri},
1956   {ARM::t2ADDSrr, ARM::t2ADDrr},
1957   {ARM::t2ADDSrs, ARM::t2ADDrs},
1958
1959   {ARM::t2SUBSri, ARM::t2SUBri},
1960   {ARM::t2SUBSrr, ARM::t2SUBrr},
1961   {ARM::t2SUBSrs, ARM::t2SUBrs},
1962
1963   {ARM::t2RSBSri, ARM::t2RSBri},
1964   {ARM::t2RSBSrs, ARM::t2RSBrs},
1965 };
1966
1967 unsigned llvm::convertAddSubFlagsOpcode(unsigned OldOpc) {
1968   for (unsigned i = 0, e = array_lengthof(AddSubFlagsOpcodeMap); i != e; ++i)
1969     if (OldOpc == AddSubFlagsOpcodeMap[i].PseudoOpc)
1970       return AddSubFlagsOpcodeMap[i].MachineOpc;
1971   return 0;
1972 }
1973
1974 void llvm::emitARMRegPlusImmediate(MachineBasicBlock &MBB,
1975                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
1976                                unsigned DestReg, unsigned BaseReg, int NumBytes,
1977                                ARMCC::CondCodes Pred, unsigned PredReg,
1978                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
1979   if (NumBytes == 0 && DestReg != BaseReg) {
1980     BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), DestReg)
1981       .addReg(BaseReg, RegState::Kill)
1982       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
1983       .setMIFlags(MIFlags);
1984     return;
1985   }
1986
1987   bool isSub = NumBytes < 0;
1988   if (isSub) NumBytes = -NumBytes;
1989
1990   while (NumBytes) {
1991     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
1992     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
1993     assert(ThisVal && "Didn't extract field correctly");
1994
1995     // We will handle these bits from offset, clear them.
1996     NumBytes &= ~ThisVal;
1997
1998     assert(ARM_AM::getSOImmVal(ThisVal) != -1 && "Bit extraction didn't work?");
1999
2000     // Build the new ADD / SUB.
2001     unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
2002     BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
2003       .addReg(BaseReg, RegState::Kill).addImm(ThisVal)
2004       .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
2005       .setMIFlags(MIFlags);
2006     BaseReg = DestReg;
2007   }
2008 }
2009
2010 static bool isAnySubRegLive(unsigned Reg, const TargetRegisterInfo *TRI,
2011                       MachineInstr *MI) {
2012   for (MCSubRegIterator Subreg(Reg, TRI, /* IncludeSelf */ true);
2013        Subreg.isValid(); ++Subreg)
2014     if (MI->getParent()->computeRegisterLiveness(TRI, *Subreg, MI) !=
2015         MachineBasicBlock::LQR_Dead)
2016       return true;
2017   return false;
2018 }
2019 bool llvm::tryFoldSPUpdateIntoPushPop(const ARMSubtarget &Subtarget,
2020                                       MachineFunction &MF, MachineInstr *MI,
2021                                       unsigned NumBytes) {
2022   // This optimisation potentially adds lots of load and store
2023   // micro-operations, it's only really a great benefit to code-size.
2024   if (!MF.getFunction()->hasFnAttribute(Attribute::MinSize))
2025     return false;
2026
2027   // If only one register is pushed/popped, LLVM can use an LDR/STR
2028   // instead. We can't modify those so make sure we're dealing with an
2029   // instruction we understand.
2030   bool IsPop = isPopOpcode(MI->getOpcode());
2031   bool IsPush = isPushOpcode(MI->getOpcode());
2032   if (!IsPush && !IsPop)
2033     return false;
2034
2035   bool IsVFPPushPop = MI->getOpcode() == ARM::VSTMDDB_UPD ||
2036                       MI->getOpcode() == ARM::VLDMDIA_UPD;
2037   bool IsT1PushPop = MI->getOpcode() == ARM::tPUSH ||
2038                      MI->getOpcode() == ARM::tPOP ||
2039                      MI->getOpcode() == ARM::tPOP_RET;
2040
2041   assert((IsT1PushPop || (MI->getOperand(0).getReg() == ARM::SP &&
2042                           MI->getOperand(1).getReg() == ARM::SP)) &&
2043          "trying to fold sp update into non-sp-updating push/pop");
2044
2045   // The VFP push & pop act on D-registers, so we can only fold an adjustment
2046   // by a multiple of 8 bytes in correctly. Similarly rN is 4-bytes. Don't try
2047   // if this is violated.
2048   if (NumBytes % (IsVFPPushPop ? 8 : 4) != 0)
2049     return false;
2050
2051   // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
2052   // pred) so the list starts at 4. Thumb1 starts after the predicate.
2053   int RegListIdx = IsT1PushPop ? 2 : 4;
2054
2055   // Calculate the space we'll need in terms of registers.
2056   unsigned FirstReg = MI->getOperand(RegListIdx).getReg();
2057   unsigned RD0Reg, RegsNeeded;
2058   if (IsVFPPushPop) {
2059     RD0Reg = ARM::D0;
2060     RegsNeeded = NumBytes / 8;
2061   } else {
2062     RD0Reg = ARM::R0;
2063     RegsNeeded = NumBytes / 4;
2064   }
2065
2066   // We're going to have to strip all list operands off before
2067   // re-adding them since the order matters, so save the existing ones
2068   // for later.
2069   SmallVector<MachineOperand, 4> RegList;
2070   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
2071     RegList.push_back(MI->getOperand(i));
2072
2073   const TargetRegisterInfo *TRI = MF.getRegInfo().getTargetRegisterInfo();
2074   const MCPhysReg *CSRegs = TRI->getCalleeSavedRegs(&MF);
2075
2076   // Now try to find enough space in the reglist to allocate NumBytes.
2077   for (unsigned CurReg = FirstReg - 1; CurReg >= RD0Reg && RegsNeeded;
2078        --CurReg) {
2079     if (!IsPop) {
2080       // Pushing any register is completely harmless, mark the
2081       // register involved as undef since we don't care about it in
2082       // the slightest.
2083       RegList.push_back(MachineOperand::CreateReg(CurReg, false, false,
2084                                                   false, false, true));
2085       --RegsNeeded;
2086       continue;
2087     }
2088
2089     // However, we can only pop an extra register if it's not live. For
2090     // registers live within the function we might clobber a return value
2091     // register; the other way a register can be live here is if it's
2092     // callee-saved.
2093     // TODO: Currently, computeRegisterLiveness() does not report "live" if a
2094     // sub reg is live. When computeRegisterLiveness() works for sub reg, it
2095     // can replace isAnySubRegLive().
2096     if (isCalleeSavedRegister(CurReg, CSRegs) ||
2097         isAnySubRegLive(CurReg, TRI, MI)) {
2098       // VFP pops don't allow holes in the register list, so any skip is fatal
2099       // for our transformation. GPR pops do, so we should just keep looking.
2100       if (IsVFPPushPop)
2101         return false;
2102       else
2103         continue;
2104     }
2105
2106     // Mark the unimportant registers as <def,dead> in the POP.
2107     RegList.push_back(MachineOperand::CreateReg(CurReg, true, false, false,
2108                                                 true));
2109     --RegsNeeded;
2110   }
2111
2112   if (RegsNeeded > 0)
2113     return false;
2114
2115   // Finally we know we can profitably perform the optimisation so go
2116   // ahead: strip all existing registers off and add them back again
2117   // in the right order.
2118   for (int i = MI->getNumOperands() - 1; i >= RegListIdx; --i)
2119     MI->RemoveOperand(i);
2120
2121   // Add the complete list back in.
2122   MachineInstrBuilder MIB(MF, &*MI);
2123   for (int i = RegList.size() - 1; i >= 0; --i)
2124     MIB.addOperand(RegList[i]);
2125
2126   return true;
2127 }
2128
2129 bool llvm::rewriteARMFrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
2130                                 unsigned FrameReg, int &Offset,
2131                                 const ARMBaseInstrInfo &TII) {
2132   unsigned Opcode = MI.getOpcode();
2133   const MCInstrDesc &Desc = MI.getDesc();
2134   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
2135   bool isSub = false;
2136
2137   // Memory operands in inline assembly always use AddrMode2.
2138   if (Opcode == ARM::INLINEASM)
2139     AddrMode = ARMII::AddrMode2;
2140
2141   if (Opcode == ARM::ADDri) {
2142     Offset += MI.getOperand(FrameRegIdx+1).getImm();
2143     if (Offset == 0) {
2144       // Turn it into a move.
2145       MI.setDesc(TII.get(ARM::MOVr));
2146       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2147       MI.RemoveOperand(FrameRegIdx+1);
2148       Offset = 0;
2149       return true;
2150     } else if (Offset < 0) {
2151       Offset = -Offset;
2152       isSub = true;
2153       MI.setDesc(TII.get(ARM::SUBri));
2154     }
2155
2156     // Common case: small offset, fits into instruction.
2157     if (ARM_AM::getSOImmVal(Offset) != -1) {
2158       // Replace the FrameIndex with sp / fp
2159       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2160       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
2161       Offset = 0;
2162       return true;
2163     }
2164
2165     // Otherwise, pull as much of the immedidate into this ADDri/SUBri
2166     // as possible.
2167     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
2168     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
2169
2170     // We will handle these bits from offset, clear them.
2171     Offset &= ~ThisImmVal;
2172
2173     // Get the properly encoded SOImmVal field.
2174     assert(ARM_AM::getSOImmVal(ThisImmVal) != -1 &&
2175            "Bit extraction didn't work?");
2176     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
2177  } else {
2178     unsigned ImmIdx = 0;
2179     int InstrOffs = 0;
2180     unsigned NumBits = 0;
2181     unsigned Scale = 1;
2182     switch (AddrMode) {
2183     case ARMII::AddrMode_i12: {
2184       ImmIdx = FrameRegIdx + 1;
2185       InstrOffs = MI.getOperand(ImmIdx).getImm();
2186       NumBits = 12;
2187       break;
2188     }
2189     case ARMII::AddrMode2: {
2190       ImmIdx = FrameRegIdx+2;
2191       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
2192       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2193         InstrOffs *= -1;
2194       NumBits = 12;
2195       break;
2196     }
2197     case ARMII::AddrMode3: {
2198       ImmIdx = FrameRegIdx+2;
2199       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
2200       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2201         InstrOffs *= -1;
2202       NumBits = 8;
2203       break;
2204     }
2205     case ARMII::AddrMode4:
2206     case ARMII::AddrMode6:
2207       // Can't fold any offset even if it's zero.
2208       return false;
2209     case ARMII::AddrMode5: {
2210       ImmIdx = FrameRegIdx+1;
2211       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
2212       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
2213         InstrOffs *= -1;
2214       NumBits = 8;
2215       Scale = 4;
2216       break;
2217     }
2218     default:
2219       llvm_unreachable("Unsupported addressing mode!");
2220     }
2221
2222     Offset += InstrOffs * Scale;
2223     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
2224     if (Offset < 0) {
2225       Offset = -Offset;
2226       isSub = true;
2227     }
2228
2229     // Attempt to fold address comp. if opcode has offset bits
2230     if (NumBits > 0) {
2231       // Common case: small offset, fits into instruction.
2232       MachineOperand &ImmOp = MI.getOperand(ImmIdx);
2233       int ImmedOffset = Offset / Scale;
2234       unsigned Mask = (1 << NumBits) - 1;
2235       if ((unsigned)Offset <= Mask * Scale) {
2236         // Replace the FrameIndex with sp
2237         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
2238         // FIXME: When addrmode2 goes away, this will simplify (like the
2239         // T2 version), as the LDR.i12 versions don't need the encoding
2240         // tricks for the offset value.
2241         if (isSub) {
2242           if (AddrMode == ARMII::AddrMode_i12)
2243             ImmedOffset = -ImmedOffset;
2244           else
2245             ImmedOffset |= 1 << NumBits;
2246         }
2247         ImmOp.ChangeToImmediate(ImmedOffset);
2248         Offset = 0;
2249         return true;
2250       }
2251
2252       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
2253       ImmedOffset = ImmedOffset & Mask;
2254       if (isSub) {
2255         if (AddrMode == ARMII::AddrMode_i12)
2256           ImmedOffset = -ImmedOffset;
2257         else
2258           ImmedOffset |= 1 << NumBits;
2259       }
2260       ImmOp.ChangeToImmediate(ImmedOffset);
2261       Offset &= ~(Mask*Scale);
2262     }
2263   }
2264
2265   Offset = (isSub) ? -Offset : Offset;
2266   return Offset == 0;
2267 }
2268
2269 /// analyzeCompare - For a comparison instruction, return the source registers
2270 /// in SrcReg and SrcReg2 if having two register operands, and the value it
2271 /// compares against in CmpValue. Return true if the comparison instruction
2272 /// can be analyzed.
2273 bool ARMBaseInstrInfo::
2274 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
2275                int &CmpMask, int &CmpValue) const {
2276   switch (MI->getOpcode()) {
2277   default: break;
2278   case ARM::CMPri:
2279   case ARM::t2CMPri:
2280     SrcReg = MI->getOperand(0).getReg();
2281     SrcReg2 = 0;
2282     CmpMask = ~0;
2283     CmpValue = MI->getOperand(1).getImm();
2284     return true;
2285   case ARM::CMPrr:
2286   case ARM::t2CMPrr:
2287     SrcReg = MI->getOperand(0).getReg();
2288     SrcReg2 = MI->getOperand(1).getReg();
2289     CmpMask = ~0;
2290     CmpValue = 0;
2291     return true;
2292   case ARM::TSTri:
2293   case ARM::t2TSTri:
2294     SrcReg = MI->getOperand(0).getReg();
2295     SrcReg2 = 0;
2296     CmpMask = MI->getOperand(1).getImm();
2297     CmpValue = 0;
2298     return true;
2299   }
2300
2301   return false;
2302 }
2303
2304 /// isSuitableForMask - Identify a suitable 'and' instruction that
2305 /// operates on the given source register and applies the same mask
2306 /// as a 'tst' instruction. Provide a limited look-through for copies.
2307 /// When successful, MI will hold the found instruction.
2308 static bool isSuitableForMask(MachineInstr *&MI, unsigned SrcReg,
2309                               int CmpMask, bool CommonUse) {
2310   switch (MI->getOpcode()) {
2311     case ARM::ANDri:
2312     case ARM::t2ANDri:
2313       if (CmpMask != MI->getOperand(2).getImm())
2314         return false;
2315       if (SrcReg == MI->getOperand(CommonUse ? 1 : 0).getReg())
2316         return true;
2317       break;
2318     case ARM::COPY: {
2319       // Walk down one instruction which is potentially an 'and'.
2320       const MachineInstr &Copy = *MI;
2321       MachineBasicBlock::iterator AND(
2322         std::next(MachineBasicBlock::iterator(MI)));
2323       if (AND == MI->getParent()->end()) return false;
2324       MI = AND;
2325       return isSuitableForMask(MI, Copy.getOperand(0).getReg(),
2326                                CmpMask, true);
2327     }
2328   }
2329
2330   return false;
2331 }
2332
2333 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2334 /// the condition code if we modify the instructions such that flags are
2335 /// set by MI(b,a).
2336 inline static ARMCC::CondCodes getSwappedCondition(ARMCC::CondCodes CC) {
2337   switch (CC) {
2338   default: return ARMCC::AL;
2339   case ARMCC::EQ: return ARMCC::EQ;
2340   case ARMCC::NE: return ARMCC::NE;
2341   case ARMCC::HS: return ARMCC::LS;
2342   case ARMCC::LO: return ARMCC::HI;
2343   case ARMCC::HI: return ARMCC::LO;
2344   case ARMCC::LS: return ARMCC::HS;
2345   case ARMCC::GE: return ARMCC::LE;
2346   case ARMCC::LT: return ARMCC::GT;
2347   case ARMCC::GT: return ARMCC::LT;
2348   case ARMCC::LE: return ARMCC::GE;
2349   }
2350 }
2351
2352 /// isRedundantFlagInstr - check whether the first instruction, whose only
2353 /// purpose is to update flags, can be made redundant.
2354 /// CMPrr can be made redundant by SUBrr if the operands are the same.
2355 /// CMPri can be made redundant by SUBri if the operands are the same.
2356 /// This function can be extended later on.
2357 inline static bool isRedundantFlagInstr(MachineInstr *CmpI, unsigned SrcReg,
2358                                         unsigned SrcReg2, int ImmValue,
2359                                         MachineInstr *OI) {
2360   if ((CmpI->getOpcode() == ARM::CMPrr ||
2361        CmpI->getOpcode() == ARM::t2CMPrr) &&
2362       (OI->getOpcode() == ARM::SUBrr ||
2363        OI->getOpcode() == ARM::t2SUBrr) &&
2364       ((OI->getOperand(1).getReg() == SrcReg &&
2365         OI->getOperand(2).getReg() == SrcReg2) ||
2366        (OI->getOperand(1).getReg() == SrcReg2 &&
2367         OI->getOperand(2).getReg() == SrcReg)))
2368     return true;
2369
2370   if ((CmpI->getOpcode() == ARM::CMPri ||
2371        CmpI->getOpcode() == ARM::t2CMPri) &&
2372       (OI->getOpcode() == ARM::SUBri ||
2373        OI->getOpcode() == ARM::t2SUBri) &&
2374       OI->getOperand(1).getReg() == SrcReg &&
2375       OI->getOperand(2).getImm() == ImmValue)
2376     return true;
2377   return false;
2378 }
2379
2380 /// optimizeCompareInstr - Convert the instruction supplying the argument to the
2381 /// comparison into one that sets the zero bit in the flags register;
2382 /// Remove a redundant Compare instruction if an earlier instruction can set the
2383 /// flags in the same way as Compare.
2384 /// E.g. SUBrr(r1,r2) and CMPrr(r1,r2). We also handle the case where two
2385 /// operands are swapped: SUBrr(r1,r2) and CMPrr(r2,r1), by updating the
2386 /// condition code of instructions which use the flags.
2387 bool ARMBaseInstrInfo::
2388 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
2389                      int CmpMask, int CmpValue,
2390                      const MachineRegisterInfo *MRI) const {
2391   // Get the unique definition of SrcReg.
2392   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
2393   if (!MI) return false;
2394
2395   // Masked compares sometimes use the same register as the corresponding 'and'.
2396   if (CmpMask != ~0) {
2397     if (!isSuitableForMask(MI, SrcReg, CmpMask, false) || isPredicated(MI)) {
2398       MI = nullptr;
2399       for (MachineRegisterInfo::use_instr_iterator
2400            UI = MRI->use_instr_begin(SrcReg), UE = MRI->use_instr_end();
2401            UI != UE; ++UI) {
2402         if (UI->getParent() != CmpInstr->getParent()) continue;
2403         MachineInstr *PotentialAND = &*UI;
2404         if (!isSuitableForMask(PotentialAND, SrcReg, CmpMask, true) ||
2405             isPredicated(PotentialAND))
2406           continue;
2407         MI = PotentialAND;
2408         break;
2409       }
2410       if (!MI) return false;
2411     }
2412   }
2413
2414   // Get ready to iterate backward from CmpInstr.
2415   MachineBasicBlock::iterator I = CmpInstr, E = MI,
2416                               B = CmpInstr->getParent()->begin();
2417
2418   // Early exit if CmpInstr is at the beginning of the BB.
2419   if (I == B) return false;
2420
2421   // There are two possible candidates which can be changed to set CPSR:
2422   // One is MI, the other is a SUB instruction.
2423   // For CMPrr(r1,r2), we are looking for SUB(r1,r2) or SUB(r2,r1).
2424   // For CMPri(r1, CmpValue), we are looking for SUBri(r1, CmpValue).
2425   MachineInstr *Sub = nullptr;
2426   if (SrcReg2 != 0)
2427     // MI is not a candidate for CMPrr.
2428     MI = nullptr;
2429   else if (MI->getParent() != CmpInstr->getParent() || CmpValue != 0) {
2430     // Conservatively refuse to convert an instruction which isn't in the same
2431     // BB as the comparison.
2432     // For CMPri w/ CmpValue != 0, a Sub may still be a candidate.
2433     // Thus we cannot return here.
2434     if (CmpInstr->getOpcode() == ARM::CMPri ||
2435        CmpInstr->getOpcode() == ARM::t2CMPri)
2436       MI = nullptr;
2437     else
2438       return false;
2439   }
2440
2441   // Check that CPSR isn't set between the comparison instruction and the one we
2442   // want to change. At the same time, search for Sub.
2443   const TargetRegisterInfo *TRI = &getRegisterInfo();
2444   --I;
2445   for (; I != E; --I) {
2446     const MachineInstr &Instr = *I;
2447
2448     if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2449         Instr.readsRegister(ARM::CPSR, TRI))
2450       // This instruction modifies or uses CPSR after the one we want to
2451       // change. We can't do this transformation.
2452       return false;
2453
2454     // Check whether CmpInstr can be made redundant by the current instruction.
2455     if (isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, &*I)) {
2456       Sub = &*I;
2457       break;
2458     }
2459
2460     if (I == B)
2461       // The 'and' is below the comparison instruction.
2462       return false;
2463   }
2464
2465   // Return false if no candidates exist.
2466   if (!MI && !Sub)
2467     return false;
2468
2469   // The single candidate is called MI.
2470   if (!MI) MI = Sub;
2471
2472   // We can't use a predicated instruction - it doesn't always write the flags.
2473   if (isPredicated(MI))
2474     return false;
2475
2476   switch (MI->getOpcode()) {
2477   default: break;
2478   case ARM::RSBrr:
2479   case ARM::RSBri:
2480   case ARM::RSCrr:
2481   case ARM::RSCri:
2482   case ARM::ADDrr:
2483   case ARM::ADDri:
2484   case ARM::ADCrr:
2485   case ARM::ADCri:
2486   case ARM::SUBrr:
2487   case ARM::SUBri:
2488   case ARM::SBCrr:
2489   case ARM::SBCri:
2490   case ARM::t2RSBri:
2491   case ARM::t2ADDrr:
2492   case ARM::t2ADDri:
2493   case ARM::t2ADCrr:
2494   case ARM::t2ADCri:
2495   case ARM::t2SUBrr:
2496   case ARM::t2SUBri:
2497   case ARM::t2SBCrr:
2498   case ARM::t2SBCri:
2499   case ARM::ANDrr:
2500   case ARM::ANDri:
2501   case ARM::t2ANDrr:
2502   case ARM::t2ANDri:
2503   case ARM::ORRrr:
2504   case ARM::ORRri:
2505   case ARM::t2ORRrr:
2506   case ARM::t2ORRri:
2507   case ARM::EORrr:
2508   case ARM::EORri:
2509   case ARM::t2EORrr:
2510   case ARM::t2EORri: {
2511     // Scan forward for the use of CPSR
2512     // When checking against MI: if it's a conditional code that requires
2513     // checking of the V bit or C bit, then this is not safe to do.
2514     // It is safe to remove CmpInstr if CPSR is redefined or killed.
2515     // If we are done with the basic block, we need to check whether CPSR is
2516     // live-out.
2517     SmallVector<std::pair<MachineOperand*, ARMCC::CondCodes>, 4>
2518         OperandsToUpdate;
2519     bool isSafe = false;
2520     I = CmpInstr;
2521     E = CmpInstr->getParent()->end();
2522     while (!isSafe && ++I != E) {
2523       const MachineInstr &Instr = *I;
2524       for (unsigned IO = 0, EO = Instr.getNumOperands();
2525            !isSafe && IO != EO; ++IO) {
2526         const MachineOperand &MO = Instr.getOperand(IO);
2527         if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2528           isSafe = true;
2529           break;
2530         }
2531         if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2532           continue;
2533         if (MO.isDef()) {
2534           isSafe = true;
2535           break;
2536         }
2537         // Condition code is after the operand before CPSR except for VSELs.
2538         ARMCC::CondCodes CC;
2539         bool IsInstrVSel = true;
2540         switch (Instr.getOpcode()) {
2541         default:
2542           IsInstrVSel = false;
2543           CC = (ARMCC::CondCodes)Instr.getOperand(IO - 1).getImm();
2544           break;
2545         case ARM::VSELEQD:
2546         case ARM::VSELEQS:
2547           CC = ARMCC::EQ;
2548           break;
2549         case ARM::VSELGTD:
2550         case ARM::VSELGTS:
2551           CC = ARMCC::GT;
2552           break;
2553         case ARM::VSELGED:
2554         case ARM::VSELGES:
2555           CC = ARMCC::GE;
2556           break;
2557         case ARM::VSELVSS:
2558         case ARM::VSELVSD:
2559           CC = ARMCC::VS;
2560           break;
2561         }
2562
2563         if (Sub) {
2564           ARMCC::CondCodes NewCC = getSwappedCondition(CC);
2565           if (NewCC == ARMCC::AL)
2566             return false;
2567           // If we have SUB(r1, r2) and CMP(r2, r1), the condition code based
2568           // on CMP needs to be updated to be based on SUB.
2569           // Push the condition code operands to OperandsToUpdate.
2570           // If it is safe to remove CmpInstr, the condition code of these
2571           // operands will be modified.
2572           if (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
2573               Sub->getOperand(2).getReg() == SrcReg) {
2574             // VSel doesn't support condition code update.
2575             if (IsInstrVSel)
2576               return false;
2577             OperandsToUpdate.push_back(
2578                 std::make_pair(&((*I).getOperand(IO - 1)), NewCC));
2579           }
2580         } else {
2581           // No Sub, so this is x = <op> y, z; cmp x, 0.
2582           switch (CC) {
2583           case ARMCC::EQ: // Z
2584           case ARMCC::NE: // Z
2585           case ARMCC::MI: // N
2586           case ARMCC::PL: // N
2587           case ARMCC::AL: // none
2588             // CPSR can be used multiple times, we should continue.
2589             break;
2590           case ARMCC::HS: // C
2591           case ARMCC::LO: // C
2592           case ARMCC::VS: // V
2593           case ARMCC::VC: // V
2594           case ARMCC::HI: // C Z
2595           case ARMCC::LS: // C Z
2596           case ARMCC::GE: // N V
2597           case ARMCC::LT: // N V
2598           case ARMCC::GT: // Z N V
2599           case ARMCC::LE: // Z N V
2600             // The instruction uses the V bit or C bit which is not safe.
2601             return false;
2602           }
2603         }
2604       }
2605     }
2606
2607     // If CPSR is not killed nor re-defined, we should check whether it is
2608     // live-out. If it is live-out, do not optimize.
2609     if (!isSafe) {
2610       MachineBasicBlock *MBB = CmpInstr->getParent();
2611       for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
2612                SE = MBB->succ_end(); SI != SE; ++SI)
2613         if ((*SI)->isLiveIn(ARM::CPSR))
2614           return false;
2615     }
2616
2617     // Toggle the optional operand to CPSR.
2618     MI->getOperand(5).setReg(ARM::CPSR);
2619     MI->getOperand(5).setIsDef(true);
2620     assert(!isPredicated(MI) && "Can't use flags from predicated instruction");
2621     CmpInstr->eraseFromParent();
2622
2623     // Modify the condition code of operands in OperandsToUpdate.
2624     // Since we have SUB(r1, r2) and CMP(r2, r1), the condition code needs to
2625     // be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
2626     for (unsigned i = 0, e = OperandsToUpdate.size(); i < e; i++)
2627       OperandsToUpdate[i].first->setImm(OperandsToUpdate[i].second);
2628     return true;
2629   }
2630   }
2631
2632   return false;
2633 }
2634
2635 bool ARMBaseInstrInfo::FoldImmediate(MachineInstr *UseMI,
2636                                      MachineInstr *DefMI, unsigned Reg,
2637                                      MachineRegisterInfo *MRI) const {
2638   // Fold large immediates into add, sub, or, xor.
2639   unsigned DefOpc = DefMI->getOpcode();
2640   if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2641     return false;
2642   if (!DefMI->getOperand(1).isImm())
2643     // Could be t2MOVi32imm <ga:xx>
2644     return false;
2645
2646   if (!MRI->hasOneNonDBGUse(Reg))
2647     return false;
2648
2649   const MCInstrDesc &DefMCID = DefMI->getDesc();
2650   if (DefMCID.hasOptionalDef()) {
2651     unsigned NumOps = DefMCID.getNumOperands();
2652     const MachineOperand &MO = DefMI->getOperand(NumOps-1);
2653     if (MO.getReg() == ARM::CPSR && !MO.isDead())
2654       // If DefMI defines CPSR and it is not dead, it's obviously not safe
2655       // to delete DefMI.
2656       return false;
2657   }
2658
2659   const MCInstrDesc &UseMCID = UseMI->getDesc();
2660   if (UseMCID.hasOptionalDef()) {
2661     unsigned NumOps = UseMCID.getNumOperands();
2662     if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2663       // If the instruction sets the flag, do not attempt this optimization
2664       // since it may change the semantics of the code.
2665       return false;
2666   }
2667
2668   unsigned UseOpc = UseMI->getOpcode();
2669   unsigned NewUseOpc = 0;
2670   uint32_t ImmVal = (uint32_t)DefMI->getOperand(1).getImm();
2671   uint32_t SOImmValV1 = 0, SOImmValV2 = 0;
2672   bool Commute = false;
2673   switch (UseOpc) {
2674   default: return false;
2675   case ARM::SUBrr:
2676   case ARM::ADDrr:
2677   case ARM::ORRrr:
2678   case ARM::EORrr:
2679   case ARM::t2SUBrr:
2680   case ARM::t2ADDrr:
2681   case ARM::t2ORRrr:
2682   case ARM::t2EORrr: {
2683     Commute = UseMI->getOperand(2).getReg() != Reg;
2684     switch (UseOpc) {
2685     default: break;
2686     case ARM::SUBrr: {
2687       if (Commute)
2688         return false;
2689       ImmVal = -ImmVal;
2690       NewUseOpc = ARM::SUBri;
2691       // Fallthrough
2692     }
2693     case ARM::ADDrr:
2694     case ARM::ORRrr:
2695     case ARM::EORrr: {
2696       if (!ARM_AM::isSOImmTwoPartVal(ImmVal))
2697         return false;
2698       SOImmValV1 = (uint32_t)ARM_AM::getSOImmTwoPartFirst(ImmVal);
2699       SOImmValV2 = (uint32_t)ARM_AM::getSOImmTwoPartSecond(ImmVal);
2700       switch (UseOpc) {
2701       default: break;
2702       case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2703       case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2704       case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2705       }
2706       break;
2707     }
2708     case ARM::t2SUBrr: {
2709       if (Commute)
2710         return false;
2711       ImmVal = -ImmVal;
2712       NewUseOpc = ARM::t2SUBri;
2713       // Fallthrough
2714     }
2715     case ARM::t2ADDrr:
2716     case ARM::t2ORRrr:
2717     case ARM::t2EORrr: {
2718       if (!ARM_AM::isT2SOImmTwoPartVal(ImmVal))
2719         return false;
2720       SOImmValV1 = (uint32_t)ARM_AM::getT2SOImmTwoPartFirst(ImmVal);
2721       SOImmValV2 = (uint32_t)ARM_AM::getT2SOImmTwoPartSecond(ImmVal);
2722       switch (UseOpc) {
2723       default: break;
2724       case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2725       case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2726       case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
2727       }
2728       break;
2729     }
2730     }
2731   }
2732   }
2733
2734   unsigned OpIdx = Commute ? 2 : 1;
2735   unsigned Reg1 = UseMI->getOperand(OpIdx).getReg();
2736   bool isKill = UseMI->getOperand(OpIdx).isKill();
2737   unsigned NewReg = MRI->createVirtualRegister(MRI->getRegClass(Reg));
2738   AddDefaultCC(AddDefaultPred(BuildMI(*UseMI->getParent(),
2739                                       UseMI, UseMI->getDebugLoc(),
2740                                       get(NewUseOpc), NewReg)
2741                               .addReg(Reg1, getKillRegState(isKill))
2742                               .addImm(SOImmValV1)));
2743   UseMI->setDesc(get(NewUseOpc));
2744   UseMI->getOperand(1).setReg(NewReg);
2745   UseMI->getOperand(1).setIsKill();
2746   UseMI->getOperand(2).ChangeToImmediate(SOImmValV2);
2747   DefMI->eraseFromParent();
2748   return true;
2749 }
2750
2751 static unsigned getNumMicroOpsSwiftLdSt(const InstrItineraryData *ItinData,
2752                                         const MachineInstr *MI) {
2753   switch (MI->getOpcode()) {
2754   default: {
2755     const MCInstrDesc &Desc = MI->getDesc();
2756     int UOps = ItinData->getNumMicroOps(Desc.getSchedClass());
2757     assert(UOps >= 0 && "bad # UOps");
2758     return UOps;
2759   }
2760
2761   case ARM::LDRrs:
2762   case ARM::LDRBrs:
2763   case ARM::STRrs:
2764   case ARM::STRBrs: {
2765     unsigned ShOpVal = MI->getOperand(3).getImm();
2766     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2767     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2768     if (!isSub &&
2769         (ShImm == 0 ||
2770          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2771           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2772       return 1;
2773     return 2;
2774   }
2775
2776   case ARM::LDRH:
2777   case ARM::STRH: {
2778     if (!MI->getOperand(2).getReg())
2779       return 1;
2780
2781     unsigned ShOpVal = MI->getOperand(3).getImm();
2782     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2783     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2784     if (!isSub &&
2785         (ShImm == 0 ||
2786          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2787           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2788       return 1;
2789     return 2;
2790   }
2791
2792   case ARM::LDRSB:
2793   case ARM::LDRSH:
2794     return (ARM_AM::getAM3Op(MI->getOperand(3).getImm()) == ARM_AM::sub) ? 3:2;
2795
2796   case ARM::LDRSB_POST:
2797   case ARM::LDRSH_POST: {
2798     unsigned Rt = MI->getOperand(0).getReg();
2799     unsigned Rm = MI->getOperand(3).getReg();
2800     return (Rt == Rm) ? 4 : 3;
2801   }
2802
2803   case ARM::LDR_PRE_REG:
2804   case ARM::LDRB_PRE_REG: {
2805     unsigned Rt = MI->getOperand(0).getReg();
2806     unsigned Rm = MI->getOperand(3).getReg();
2807     if (Rt == Rm)
2808       return 3;
2809     unsigned ShOpVal = MI->getOperand(4).getImm();
2810     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2811     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2812     if (!isSub &&
2813         (ShImm == 0 ||
2814          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2815           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2816       return 2;
2817     return 3;
2818   }
2819
2820   case ARM::STR_PRE_REG:
2821   case ARM::STRB_PRE_REG: {
2822     unsigned ShOpVal = MI->getOperand(4).getImm();
2823     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2824     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2825     if (!isSub &&
2826         (ShImm == 0 ||
2827          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2828           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2829       return 2;
2830     return 3;
2831   }
2832
2833   case ARM::LDRH_PRE:
2834   case ARM::STRH_PRE: {
2835     unsigned Rt = MI->getOperand(0).getReg();
2836     unsigned Rm = MI->getOperand(3).getReg();
2837     if (!Rm)
2838       return 2;
2839     if (Rt == Rm)
2840       return 3;
2841     return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub)
2842       ? 3 : 2;
2843   }
2844
2845   case ARM::LDR_POST_REG:
2846   case ARM::LDRB_POST_REG:
2847   case ARM::LDRH_POST: {
2848     unsigned Rt = MI->getOperand(0).getReg();
2849     unsigned Rm = MI->getOperand(3).getReg();
2850     return (Rt == Rm) ? 3 : 2;
2851   }
2852
2853   case ARM::LDR_PRE_IMM:
2854   case ARM::LDRB_PRE_IMM:
2855   case ARM::LDR_POST_IMM:
2856   case ARM::LDRB_POST_IMM:
2857   case ARM::STRB_POST_IMM:
2858   case ARM::STRB_POST_REG:
2859   case ARM::STRB_PRE_IMM:
2860   case ARM::STRH_POST:
2861   case ARM::STR_POST_IMM:
2862   case ARM::STR_POST_REG:
2863   case ARM::STR_PRE_IMM:
2864     return 2;
2865
2866   case ARM::LDRSB_PRE:
2867   case ARM::LDRSH_PRE: {
2868     unsigned Rm = MI->getOperand(3).getReg();
2869     if (Rm == 0)
2870       return 3;
2871     unsigned Rt = MI->getOperand(0).getReg();
2872     if (Rt == Rm)
2873       return 4;
2874     unsigned ShOpVal = MI->getOperand(4).getImm();
2875     bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
2876     unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
2877     if (!isSub &&
2878         (ShImm == 0 ||
2879          ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
2880           ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
2881       return 3;
2882     return 4;
2883   }
2884
2885   case ARM::LDRD: {
2886     unsigned Rt = MI->getOperand(0).getReg();
2887     unsigned Rn = MI->getOperand(2).getReg();
2888     unsigned Rm = MI->getOperand(3).getReg();
2889     if (Rm)
2890       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2891     return (Rt == Rn) ? 3 : 2;
2892   }
2893
2894   case ARM::STRD: {
2895     unsigned Rm = MI->getOperand(3).getReg();
2896     if (Rm)
2897       return (ARM_AM::getAM3Op(MI->getOperand(4).getImm()) == ARM_AM::sub) ?4:3;
2898     return 2;
2899   }
2900
2901   case ARM::LDRD_POST:
2902   case ARM::t2LDRD_POST:
2903     return 3;
2904
2905   case ARM::STRD_POST:
2906   case ARM::t2STRD_POST:
2907     return 4;
2908
2909   case ARM::LDRD_PRE: {
2910     unsigned Rt = MI->getOperand(0).getReg();
2911     unsigned Rn = MI->getOperand(3).getReg();
2912     unsigned Rm = MI->getOperand(4).getReg();
2913     if (Rm)
2914       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2915     return (Rt == Rn) ? 4 : 3;
2916   }
2917
2918   case ARM::t2LDRD_PRE: {
2919     unsigned Rt = MI->getOperand(0).getReg();
2920     unsigned Rn = MI->getOperand(3).getReg();
2921     return (Rt == Rn) ? 4 : 3;
2922   }
2923
2924   case ARM::STRD_PRE: {
2925     unsigned Rm = MI->getOperand(4).getReg();
2926     if (Rm)
2927       return (ARM_AM::getAM3Op(MI->getOperand(5).getImm()) == ARM_AM::sub) ?5:4;
2928     return 3;
2929   }
2930
2931   case ARM::t2STRD_PRE:
2932     return 3;
2933
2934   case ARM::t2LDR_POST:
2935   case ARM::t2LDRB_POST:
2936   case ARM::t2LDRB_PRE:
2937   case ARM::t2LDRSBi12:
2938   case ARM::t2LDRSBi8:
2939   case ARM::t2LDRSBpci:
2940   case ARM::t2LDRSBs:
2941   case ARM::t2LDRH_POST:
2942   case ARM::t2LDRH_PRE:
2943   case ARM::t2LDRSBT:
2944   case ARM::t2LDRSB_POST:
2945   case ARM::t2LDRSB_PRE:
2946   case ARM::t2LDRSH_POST:
2947   case ARM::t2LDRSH_PRE:
2948   case ARM::t2LDRSHi12:
2949   case ARM::t2LDRSHi8:
2950   case ARM::t2LDRSHpci:
2951   case ARM::t2LDRSHs:
2952     return 2;
2953
2954   case ARM::t2LDRDi8: {
2955     unsigned Rt = MI->getOperand(0).getReg();
2956     unsigned Rn = MI->getOperand(2).getReg();
2957     return (Rt == Rn) ? 3 : 2;
2958   }
2959
2960   case ARM::t2STRB_POST:
2961   case ARM::t2STRB_PRE:
2962   case ARM::t2STRBs:
2963   case ARM::t2STRDi8:
2964   case ARM::t2STRH_POST:
2965   case ARM::t2STRH_PRE:
2966   case ARM::t2STRHs:
2967   case ARM::t2STR_POST:
2968   case ARM::t2STR_PRE:
2969   case ARM::t2STRs:
2970     return 2;
2971   }
2972 }
2973
2974 // Return the number of 32-bit words loaded by LDM or stored by STM. If this
2975 // can't be easily determined return 0 (missing MachineMemOperand).
2976 //
2977 // FIXME: The current MachineInstr design does not support relying on machine
2978 // mem operands to determine the width of a memory access. Instead, we expect
2979 // the target to provide this information based on the instruction opcode and
2980 // operands. However, using MachineMemOperand is the best solution now for
2981 // two reasons:
2982 //
2983 // 1) getNumMicroOps tries to infer LDM memory width from the total number of MI
2984 // operands. This is much more dangerous than using the MachineMemOperand
2985 // sizes because CodeGen passes can insert/remove optional machine operands. In
2986 // fact, it's totally incorrect for preRA passes and appears to be wrong for
2987 // postRA passes as well.
2988 //
2989 // 2) getNumLDMAddresses is only used by the scheduling machine model and any
2990 // machine model that calls this should handle the unknown (zero size) case.
2991 //
2992 // Long term, we should require a target hook that verifies MachineMemOperand
2993 // sizes during MC lowering. That target hook should be local to MC lowering
2994 // because we can't ensure that it is aware of other MI forms. Doing this will
2995 // ensure that MachineMemOperands are correctly propagated through all passes.
2996 unsigned ARMBaseInstrInfo::getNumLDMAddresses(const MachineInstr *MI) const {
2997   unsigned Size = 0;
2998   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
2999          E = MI->memoperands_end(); I != E; ++I) {
3000     Size += (*I)->getSize();
3001   }
3002   return Size / 4;
3003 }
3004
3005 unsigned
3006 ARMBaseInstrInfo::getNumMicroOps(const InstrItineraryData *ItinData,
3007                                  const MachineInstr *MI) const {
3008   if (!ItinData || ItinData->isEmpty())
3009     return 1;
3010
3011   const MCInstrDesc &Desc = MI->getDesc();
3012   unsigned Class = Desc.getSchedClass();
3013   int ItinUOps = ItinData->getNumMicroOps(Class);
3014   if (ItinUOps >= 0) {
3015     if (Subtarget.isSwift() && (Desc.mayLoad() || Desc.mayStore()))
3016       return getNumMicroOpsSwiftLdSt(ItinData, MI);
3017
3018     return ItinUOps;
3019   }
3020
3021   unsigned Opc = MI->getOpcode();
3022   switch (Opc) {
3023   default:
3024     llvm_unreachable("Unexpected multi-uops instruction!");
3025   case ARM::VLDMQIA:
3026   case ARM::VSTMQIA:
3027     return 2;
3028
3029   // The number of uOps for load / store multiple are determined by the number
3030   // registers.
3031   //
3032   // On Cortex-A8, each pair of register loads / stores can be scheduled on the
3033   // same cycle. The scheduling for the first load / store must be done
3034   // separately by assuming the address is not 64-bit aligned.
3035   //
3036   // On Cortex-A9, the formula is simply (#reg / 2) + (#reg % 2). If the address
3037   // is not 64-bit aligned, then AGU would take an extra cycle.  For VFP / NEON
3038   // load / store multiple, the formula is (#reg / 2) + (#reg % 2) + 1.
3039   case ARM::VLDMDIA:
3040   case ARM::VLDMDIA_UPD:
3041   case ARM::VLDMDDB_UPD:
3042   case ARM::VLDMSIA:
3043   case ARM::VLDMSIA_UPD:
3044   case ARM::VLDMSDB_UPD:
3045   case ARM::VSTMDIA:
3046   case ARM::VSTMDIA_UPD:
3047   case ARM::VSTMDDB_UPD:
3048   case ARM::VSTMSIA:
3049   case ARM::VSTMSIA_UPD:
3050   case ARM::VSTMSDB_UPD: {
3051     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands();
3052     return (NumRegs / 2) + (NumRegs % 2) + 1;
3053   }
3054
3055   case ARM::LDMIA_RET:
3056   case ARM::LDMIA:
3057   case ARM::LDMDA:
3058   case ARM::LDMDB:
3059   case ARM::LDMIB:
3060   case ARM::LDMIA_UPD:
3061   case ARM::LDMDA_UPD:
3062   case ARM::LDMDB_UPD:
3063   case ARM::LDMIB_UPD:
3064   case ARM::STMIA:
3065   case ARM::STMDA:
3066   case ARM::STMDB:
3067   case ARM::STMIB:
3068   case ARM::STMIA_UPD:
3069   case ARM::STMDA_UPD:
3070   case ARM::STMDB_UPD:
3071   case ARM::STMIB_UPD:
3072   case ARM::tLDMIA:
3073   case ARM::tLDMIA_UPD:
3074   case ARM::tSTMIA_UPD:
3075   case ARM::tPOP_RET:
3076   case ARM::tPOP:
3077   case ARM::tPUSH:
3078   case ARM::t2LDMIA_RET:
3079   case ARM::t2LDMIA:
3080   case ARM::t2LDMDB:
3081   case ARM::t2LDMIA_UPD:
3082   case ARM::t2LDMDB_UPD:
3083   case ARM::t2STMIA:
3084   case ARM::t2STMDB:
3085   case ARM::t2STMIA_UPD:
3086   case ARM::t2STMDB_UPD: {
3087     unsigned NumRegs = MI->getNumOperands() - Desc.getNumOperands() + 1;
3088     if (Subtarget.isSwift()) {
3089       int UOps = 1 + NumRegs;  // One for address computation, one for each ld / st.
3090       switch (Opc) {
3091       default: break;
3092       case ARM::VLDMDIA_UPD:
3093       case ARM::VLDMDDB_UPD:
3094       case ARM::VLDMSIA_UPD:
3095       case ARM::VLDMSDB_UPD:
3096       case ARM::VSTMDIA_UPD:
3097       case ARM::VSTMDDB_UPD:
3098       case ARM::VSTMSIA_UPD:
3099       case ARM::VSTMSDB_UPD:
3100       case ARM::LDMIA_UPD:
3101       case ARM::LDMDA_UPD:
3102       case ARM::LDMDB_UPD:
3103       case ARM::LDMIB_UPD:
3104       case ARM::STMIA_UPD:
3105       case ARM::STMDA_UPD:
3106       case ARM::STMDB_UPD:
3107       case ARM::STMIB_UPD:
3108       case ARM::tLDMIA_UPD:
3109       case ARM::tSTMIA_UPD:
3110       case ARM::t2LDMIA_UPD:
3111       case ARM::t2LDMDB_UPD:
3112       case ARM::t2STMIA_UPD:
3113       case ARM::t2STMDB_UPD:
3114         ++UOps; // One for base register writeback.
3115         break;
3116       case ARM::LDMIA_RET:
3117       case ARM::tPOP_RET:
3118       case ARM::t2LDMIA_RET:
3119         UOps += 2; // One for base reg wb, one for write to pc.
3120         break;
3121       }
3122       return UOps;
3123     } else if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3124       if (NumRegs < 4)
3125         return 2;
3126       // 4 registers would be issued: 2, 2.
3127       // 5 registers would be issued: 2, 2, 1.
3128       int A8UOps = (NumRegs / 2);
3129       if (NumRegs % 2)
3130         ++A8UOps;
3131       return A8UOps;
3132     } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3133       int A9UOps = (NumRegs / 2);
3134       // If there are odd number of registers or if it's not 64-bit aligned,
3135       // then it takes an extra AGU (Address Generation Unit) cycle.
3136       if ((NumRegs % 2) ||
3137           !MI->hasOneMemOperand() ||
3138           (*MI->memoperands_begin())->getAlignment() < 8)
3139         ++A9UOps;
3140       return A9UOps;
3141     } else {
3142       // Assume the worst.
3143       return NumRegs;
3144     }
3145   }
3146   }
3147 }
3148
3149 int
3150 ARMBaseInstrInfo::getVLDMDefCycle(const InstrItineraryData *ItinData,
3151                                   const MCInstrDesc &DefMCID,
3152                                   unsigned DefClass,
3153                                   unsigned DefIdx, unsigned DefAlign) const {
3154   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3155   if (RegNo <= 0)
3156     // Def is the address writeback.
3157     return ItinData->getOperandCycle(DefClass, DefIdx);
3158
3159   int DefCycle;
3160   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3161     // (regno / 2) + (regno % 2) + 1
3162     DefCycle = RegNo / 2 + 1;
3163     if (RegNo % 2)
3164       ++DefCycle;
3165   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3166     DefCycle = RegNo;
3167     bool isSLoad = false;
3168
3169     switch (DefMCID.getOpcode()) {
3170     default: break;
3171     case ARM::VLDMSIA:
3172     case ARM::VLDMSIA_UPD:
3173     case ARM::VLDMSDB_UPD:
3174       isSLoad = true;
3175       break;
3176     }
3177
3178     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3179     // then it takes an extra cycle.
3180     if ((isSLoad && (RegNo % 2)) || DefAlign < 8)
3181       ++DefCycle;
3182   } else {
3183     // Assume the worst.
3184     DefCycle = RegNo + 2;
3185   }
3186
3187   return DefCycle;
3188 }
3189
3190 int
3191 ARMBaseInstrInfo::getLDMDefCycle(const InstrItineraryData *ItinData,
3192                                  const MCInstrDesc &DefMCID,
3193                                  unsigned DefClass,
3194                                  unsigned DefIdx, unsigned DefAlign) const {
3195   int RegNo = (int)(DefIdx+1) - DefMCID.getNumOperands() + 1;
3196   if (RegNo <= 0)
3197     // Def is the address writeback.
3198     return ItinData->getOperandCycle(DefClass, DefIdx);
3199
3200   int DefCycle;
3201   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3202     // 4 registers would be issued: 1, 2, 1.
3203     // 5 registers would be issued: 1, 2, 2.
3204     DefCycle = RegNo / 2;
3205     if (DefCycle < 1)
3206       DefCycle = 1;
3207     // Result latency is issue cycle + 2: E2.
3208     DefCycle += 2;
3209   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3210     DefCycle = (RegNo / 2);
3211     // If there are odd number of registers or if it's not 64-bit aligned,
3212     // then it takes an extra AGU (Address Generation Unit) cycle.
3213     if ((RegNo % 2) || DefAlign < 8)
3214       ++DefCycle;
3215     // Result latency is AGU cycles + 2.
3216     DefCycle += 2;
3217   } else {
3218     // Assume the worst.
3219     DefCycle = RegNo + 2;
3220   }
3221
3222   return DefCycle;
3223 }
3224
3225 int
3226 ARMBaseInstrInfo::getVSTMUseCycle(const InstrItineraryData *ItinData,
3227                                   const MCInstrDesc &UseMCID,
3228                                   unsigned UseClass,
3229                                   unsigned UseIdx, unsigned UseAlign) const {
3230   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3231   if (RegNo <= 0)
3232     return ItinData->getOperandCycle(UseClass, UseIdx);
3233
3234   int UseCycle;
3235   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3236     // (regno / 2) + (regno % 2) + 1
3237     UseCycle = RegNo / 2 + 1;
3238     if (RegNo % 2)
3239       ++UseCycle;
3240   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3241     UseCycle = RegNo;
3242     bool isSStore = false;
3243
3244     switch (UseMCID.getOpcode()) {
3245     default: break;
3246     case ARM::VSTMSIA:
3247     case ARM::VSTMSIA_UPD:
3248     case ARM::VSTMSDB_UPD:
3249       isSStore = true;
3250       break;
3251     }
3252
3253     // If there are odd number of 'S' registers or if it's not 64-bit aligned,
3254     // then it takes an extra cycle.
3255     if ((isSStore && (RegNo % 2)) || UseAlign < 8)
3256       ++UseCycle;
3257   } else {
3258     // Assume the worst.
3259     UseCycle = RegNo + 2;
3260   }
3261
3262   return UseCycle;
3263 }
3264
3265 int
3266 ARMBaseInstrInfo::getSTMUseCycle(const InstrItineraryData *ItinData,
3267                                  const MCInstrDesc &UseMCID,
3268                                  unsigned UseClass,
3269                                  unsigned UseIdx, unsigned UseAlign) const {
3270   int RegNo = (int)(UseIdx+1) - UseMCID.getNumOperands() + 1;
3271   if (RegNo <= 0)
3272     return ItinData->getOperandCycle(UseClass, UseIdx);
3273
3274   int UseCycle;
3275   if (Subtarget.isCortexA8() || Subtarget.isCortexA7()) {
3276     UseCycle = RegNo / 2;
3277     if (UseCycle < 2)
3278       UseCycle = 2;
3279     // Read in E3.
3280     UseCycle += 2;
3281   } else if (Subtarget.isLikeA9() || Subtarget.isSwift()) {
3282     UseCycle = (RegNo / 2);
3283     // If there are odd number of registers or if it's not 64-bit aligned,
3284     // then it takes an extra AGU (Address Generation Unit) cycle.
3285     if ((RegNo % 2) || UseAlign < 8)
3286       ++UseCycle;
3287   } else {
3288     // Assume the worst.
3289     UseCycle = 1;
3290   }
3291   return UseCycle;
3292 }
3293
3294 int
3295 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3296                                     const MCInstrDesc &DefMCID,
3297                                     unsigned DefIdx, unsigned DefAlign,
3298                                     const MCInstrDesc &UseMCID,
3299                                     unsigned UseIdx, unsigned UseAlign) const {
3300   unsigned DefClass = DefMCID.getSchedClass();
3301   unsigned UseClass = UseMCID.getSchedClass();
3302
3303   if (DefIdx < DefMCID.getNumDefs() && UseIdx < UseMCID.getNumOperands())
3304     return ItinData->getOperandLatency(DefClass, DefIdx, UseClass, UseIdx);
3305
3306   // This may be a def / use of a variable_ops instruction, the operand
3307   // latency might be determinable dynamically. Let the target try to
3308   // figure it out.
3309   int DefCycle = -1;
3310   bool LdmBypass = false;
3311   switch (DefMCID.getOpcode()) {
3312   default:
3313     DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
3314     break;
3315
3316   case ARM::VLDMDIA:
3317   case ARM::VLDMDIA_UPD:
3318   case ARM::VLDMDDB_UPD:
3319   case ARM::VLDMSIA:
3320   case ARM::VLDMSIA_UPD:
3321   case ARM::VLDMSDB_UPD:
3322     DefCycle = getVLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3323     break;
3324
3325   case ARM::LDMIA_RET:
3326   case ARM::LDMIA:
3327   case ARM::LDMDA:
3328   case ARM::LDMDB:
3329   case ARM::LDMIB:
3330   case ARM::LDMIA_UPD:
3331   case ARM::LDMDA_UPD:
3332   case ARM::LDMDB_UPD:
3333   case ARM::LDMIB_UPD:
3334   case ARM::tLDMIA:
3335   case ARM::tLDMIA_UPD:
3336   case ARM::tPUSH:
3337   case ARM::t2LDMIA_RET:
3338   case ARM::t2LDMIA:
3339   case ARM::t2LDMDB:
3340   case ARM::t2LDMIA_UPD:
3341   case ARM::t2LDMDB_UPD:
3342     LdmBypass = 1;
3343     DefCycle = getLDMDefCycle(ItinData, DefMCID, DefClass, DefIdx, DefAlign);
3344     break;
3345   }
3346
3347   if (DefCycle == -1)
3348     // We can't seem to determine the result latency of the def, assume it's 2.
3349     DefCycle = 2;
3350
3351   int UseCycle = -1;
3352   switch (UseMCID.getOpcode()) {
3353   default:
3354     UseCycle = ItinData->getOperandCycle(UseClass, UseIdx);
3355     break;
3356
3357   case ARM::VSTMDIA:
3358   case ARM::VSTMDIA_UPD:
3359   case ARM::VSTMDDB_UPD:
3360   case ARM::VSTMSIA:
3361   case ARM::VSTMSIA_UPD:
3362   case ARM::VSTMSDB_UPD:
3363     UseCycle = getVSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3364     break;
3365
3366   case ARM::STMIA:
3367   case ARM::STMDA:
3368   case ARM::STMDB:
3369   case ARM::STMIB:
3370   case ARM::STMIA_UPD:
3371   case ARM::STMDA_UPD:
3372   case ARM::STMDB_UPD:
3373   case ARM::STMIB_UPD:
3374   case ARM::tSTMIA_UPD:
3375   case ARM::tPOP_RET:
3376   case ARM::tPOP:
3377   case ARM::t2STMIA:
3378   case ARM::t2STMDB:
3379   case ARM::t2STMIA_UPD:
3380   case ARM::t2STMDB_UPD:
3381     UseCycle = getSTMUseCycle(ItinData, UseMCID, UseClass, UseIdx, UseAlign);
3382     break;
3383   }
3384
3385   if (UseCycle == -1)
3386     // Assume it's read in the first stage.
3387     UseCycle = 1;
3388
3389   UseCycle = DefCycle - UseCycle + 1;
3390   if (UseCycle > 0) {
3391     if (LdmBypass) {
3392       // It's a variable_ops instruction so we can't use DefIdx here. Just use
3393       // first def operand.
3394       if (ItinData->hasPipelineForwarding(DefClass, DefMCID.getNumOperands()-1,
3395                                           UseClass, UseIdx))
3396         --UseCycle;
3397     } else if (ItinData->hasPipelineForwarding(DefClass, DefIdx,
3398                                                UseClass, UseIdx)) {
3399       --UseCycle;
3400     }
3401   }
3402
3403   return UseCycle;
3404 }
3405
3406 static const MachineInstr *getBundledDefMI(const TargetRegisterInfo *TRI,
3407                                            const MachineInstr *MI, unsigned Reg,
3408                                            unsigned &DefIdx, unsigned &Dist) {
3409   Dist = 0;
3410
3411   MachineBasicBlock::const_iterator I = MI; ++I;
3412   MachineBasicBlock::const_instr_iterator II = std::prev(I.getInstrIterator());
3413   assert(II->isInsideBundle() && "Empty bundle?");
3414
3415   int Idx = -1;
3416   while (II->isInsideBundle()) {
3417     Idx = II->findRegisterDefOperandIdx(Reg, false, true, TRI);
3418     if (Idx != -1)
3419       break;
3420     --II;
3421     ++Dist;
3422   }
3423
3424   assert(Idx != -1 && "Cannot find bundled definition!");
3425   DefIdx = Idx;
3426   return II;
3427 }
3428
3429 static const MachineInstr *getBundledUseMI(const TargetRegisterInfo *TRI,
3430                                            const MachineInstr *MI, unsigned Reg,
3431                                            unsigned &UseIdx, unsigned &Dist) {
3432   Dist = 0;
3433
3434   MachineBasicBlock::const_instr_iterator II = MI; ++II;
3435   assert(II->isInsideBundle() && "Empty bundle?");
3436   MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3437
3438   // FIXME: This doesn't properly handle multiple uses.
3439   int Idx = -1;
3440   while (II != E && II->isInsideBundle()) {
3441     Idx = II->findRegisterUseOperandIdx(Reg, false, TRI);
3442     if (Idx != -1)
3443       break;
3444     if (II->getOpcode() != ARM::t2IT)
3445       ++Dist;
3446     ++II;
3447   }
3448
3449   if (Idx == -1) {
3450     Dist = 0;
3451     return nullptr;
3452   }
3453
3454   UseIdx = Idx;
3455   return II;
3456 }
3457
3458 /// Return the number of cycles to add to (or subtract from) the static
3459 /// itinerary based on the def opcode and alignment. The caller will ensure that
3460 /// adjusted latency is at least one cycle.
3461 static int adjustDefLatency(const ARMSubtarget &Subtarget,
3462                             const MachineInstr *DefMI,
3463                             const MCInstrDesc *DefMCID, unsigned DefAlign) {
3464   int Adjust = 0;
3465   if (Subtarget.isCortexA8() || Subtarget.isLikeA9() || Subtarget.isCortexA7()) {
3466     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3467     // variants are one cycle cheaper.
3468     switch (DefMCID->getOpcode()) {
3469     default: break;
3470     case ARM::LDRrs:
3471     case ARM::LDRBrs: {
3472       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3473       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3474       if (ShImm == 0 ||
3475           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3476         --Adjust;
3477       break;
3478     }
3479     case ARM::t2LDRs:
3480     case ARM::t2LDRBs:
3481     case ARM::t2LDRHs:
3482     case ARM::t2LDRSHs: {
3483       // Thumb2 mode: lsl only.
3484       unsigned ShAmt = DefMI->getOperand(3).getImm();
3485       if (ShAmt == 0 || ShAmt == 2)
3486         --Adjust;
3487       break;
3488     }
3489     }
3490   } else if (Subtarget.isSwift()) {
3491     // FIXME: Properly handle all of the latency adjustments for address
3492     // writeback.
3493     switch (DefMCID->getOpcode()) {
3494     default: break;
3495     case ARM::LDRrs:
3496     case ARM::LDRBrs: {
3497       unsigned ShOpVal = DefMI->getOperand(3).getImm();
3498       bool isSub = ARM_AM::getAM2Op(ShOpVal) == ARM_AM::sub;
3499       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3500       if (!isSub &&
3501           (ShImm == 0 ||
3502            ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3503             ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl)))
3504         Adjust -= 2;
3505       else if (!isSub &&
3506                ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3507         --Adjust;
3508       break;
3509     }
3510     case ARM::t2LDRs:
3511     case ARM::t2LDRBs:
3512     case ARM::t2LDRHs:
3513     case ARM::t2LDRSHs: {
3514       // Thumb2 mode: lsl only.
3515       unsigned ShAmt = DefMI->getOperand(3).getImm();
3516       if (ShAmt == 0 || ShAmt == 1 || ShAmt == 2 || ShAmt == 3)
3517         Adjust -= 2;
3518       break;
3519     }
3520     }
3521   }
3522
3523   if (DefAlign < 8 && Subtarget.isLikeA9()) {
3524     switch (DefMCID->getOpcode()) {
3525     default: break;
3526     case ARM::VLD1q8:
3527     case ARM::VLD1q16:
3528     case ARM::VLD1q32:
3529     case ARM::VLD1q64:
3530     case ARM::VLD1q8wb_fixed:
3531     case ARM::VLD1q16wb_fixed:
3532     case ARM::VLD1q32wb_fixed:
3533     case ARM::VLD1q64wb_fixed:
3534     case ARM::VLD1q8wb_register:
3535     case ARM::VLD1q16wb_register:
3536     case ARM::VLD1q32wb_register:
3537     case ARM::VLD1q64wb_register:
3538     case ARM::VLD2d8:
3539     case ARM::VLD2d16:
3540     case ARM::VLD2d32:
3541     case ARM::VLD2q8:
3542     case ARM::VLD2q16:
3543     case ARM::VLD2q32:
3544     case ARM::VLD2d8wb_fixed:
3545     case ARM::VLD2d16wb_fixed:
3546     case ARM::VLD2d32wb_fixed:
3547     case ARM::VLD2q8wb_fixed:
3548     case ARM::VLD2q16wb_fixed:
3549     case ARM::VLD2q32wb_fixed:
3550     case ARM::VLD2d8wb_register:
3551     case ARM::VLD2d16wb_register:
3552     case ARM::VLD2d32wb_register:
3553     case ARM::VLD2q8wb_register:
3554     case ARM::VLD2q16wb_register:
3555     case ARM::VLD2q32wb_register:
3556     case ARM::VLD3d8:
3557     case ARM::VLD3d16:
3558     case ARM::VLD3d32:
3559     case ARM::VLD1d64T:
3560     case ARM::VLD3d8_UPD:
3561     case ARM::VLD3d16_UPD:
3562     case ARM::VLD3d32_UPD:
3563     case ARM::VLD1d64Twb_fixed:
3564     case ARM::VLD1d64Twb_register:
3565     case ARM::VLD3q8_UPD:
3566     case ARM::VLD3q16_UPD:
3567     case ARM::VLD3q32_UPD:
3568     case ARM::VLD4d8:
3569     case ARM::VLD4d16:
3570     case ARM::VLD4d32:
3571     case ARM::VLD1d64Q:
3572     case ARM::VLD4d8_UPD:
3573     case ARM::VLD4d16_UPD:
3574     case ARM::VLD4d32_UPD:
3575     case ARM::VLD1d64Qwb_fixed:
3576     case ARM::VLD1d64Qwb_register:
3577     case ARM::VLD4q8_UPD:
3578     case ARM::VLD4q16_UPD:
3579     case ARM::VLD4q32_UPD:
3580     case ARM::VLD1DUPq8:
3581     case ARM::VLD1DUPq16:
3582     case ARM::VLD1DUPq32:
3583     case ARM::VLD1DUPq8wb_fixed:
3584     case ARM::VLD1DUPq16wb_fixed:
3585     case ARM::VLD1DUPq32wb_fixed:
3586     case ARM::VLD1DUPq8wb_register:
3587     case ARM::VLD1DUPq16wb_register:
3588     case ARM::VLD1DUPq32wb_register:
3589     case ARM::VLD2DUPd8:
3590     case ARM::VLD2DUPd16:
3591     case ARM::VLD2DUPd32:
3592     case ARM::VLD2DUPd8wb_fixed:
3593     case ARM::VLD2DUPd16wb_fixed:
3594     case ARM::VLD2DUPd32wb_fixed:
3595     case ARM::VLD2DUPd8wb_register:
3596     case ARM::VLD2DUPd16wb_register:
3597     case ARM::VLD2DUPd32wb_register:
3598     case ARM::VLD4DUPd8:
3599     case ARM::VLD4DUPd16:
3600     case ARM::VLD4DUPd32:
3601     case ARM::VLD4DUPd8_UPD:
3602     case ARM::VLD4DUPd16_UPD:
3603     case ARM::VLD4DUPd32_UPD:
3604     case ARM::VLD1LNd8:
3605     case ARM::VLD1LNd16:
3606     case ARM::VLD1LNd32:
3607     case ARM::VLD1LNd8_UPD:
3608     case ARM::VLD1LNd16_UPD:
3609     case ARM::VLD1LNd32_UPD:
3610     case ARM::VLD2LNd8:
3611     case ARM::VLD2LNd16:
3612     case ARM::VLD2LNd32:
3613     case ARM::VLD2LNq16:
3614     case ARM::VLD2LNq32:
3615     case ARM::VLD2LNd8_UPD:
3616     case ARM::VLD2LNd16_UPD:
3617     case ARM::VLD2LNd32_UPD:
3618     case ARM::VLD2LNq16_UPD:
3619     case ARM::VLD2LNq32_UPD:
3620     case ARM::VLD4LNd8:
3621     case ARM::VLD4LNd16:
3622     case ARM::VLD4LNd32:
3623     case ARM::VLD4LNq16:
3624     case ARM::VLD4LNq32:
3625     case ARM::VLD4LNd8_UPD:
3626     case ARM::VLD4LNd16_UPD:
3627     case ARM::VLD4LNd32_UPD:
3628     case ARM::VLD4LNq16_UPD:
3629     case ARM::VLD4LNq32_UPD:
3630       // If the address is not 64-bit aligned, the latencies of these
3631       // instructions increases by one.
3632       ++Adjust;
3633       break;
3634     }
3635   }
3636   return Adjust;
3637 }
3638
3639
3640
3641 int
3642 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3643                                     const MachineInstr *DefMI, unsigned DefIdx,
3644                                     const MachineInstr *UseMI,
3645                                     unsigned UseIdx) const {
3646   // No operand latency. The caller may fall back to getInstrLatency.
3647   if (!ItinData || ItinData->isEmpty())
3648     return -1;
3649
3650   const MachineOperand &DefMO = DefMI->getOperand(DefIdx);
3651   unsigned Reg = DefMO.getReg();
3652   const MCInstrDesc *DefMCID = &DefMI->getDesc();
3653   const MCInstrDesc *UseMCID = &UseMI->getDesc();
3654
3655   unsigned DefAdj = 0;
3656   if (DefMI->isBundle()) {
3657     DefMI = getBundledDefMI(&getRegisterInfo(), DefMI, Reg, DefIdx, DefAdj);
3658     DefMCID = &DefMI->getDesc();
3659   }
3660   if (DefMI->isCopyLike() || DefMI->isInsertSubreg() ||
3661       DefMI->isRegSequence() || DefMI->isImplicitDef()) {
3662     return 1;
3663   }
3664
3665   unsigned UseAdj = 0;
3666   if (UseMI->isBundle()) {
3667     unsigned NewUseIdx;
3668     const MachineInstr *NewUseMI = getBundledUseMI(&getRegisterInfo(), UseMI,
3669                                                    Reg, NewUseIdx, UseAdj);
3670     if (!NewUseMI)
3671       return -1;
3672
3673     UseMI = NewUseMI;
3674     UseIdx = NewUseIdx;
3675     UseMCID = &UseMI->getDesc();
3676   }
3677
3678   if (Reg == ARM::CPSR) {
3679     if (DefMI->getOpcode() == ARM::FMSTAT) {
3680       // fpscr -> cpsr stalls over 20 cycles on A8 (and earlier?)
3681       return Subtarget.isLikeA9() ? 1 : 20;
3682     }
3683
3684     // CPSR set and branch can be paired in the same cycle.
3685     if (UseMI->isBranch())
3686       return 0;
3687
3688     // Otherwise it takes the instruction latency (generally one).
3689     unsigned Latency = getInstrLatency(ItinData, DefMI);
3690
3691     // For Thumb2 and -Os, prefer scheduling CPSR setting instruction close to
3692     // its uses. Instructions which are otherwise scheduled between them may
3693     // incur a code size penalty (not able to use the CPSR setting 16-bit
3694     // instructions).
3695     if (Latency > 0 && Subtarget.isThumb2()) {
3696       const MachineFunction *MF = DefMI->getParent()->getParent();
3697       if (MF->getFunction()->hasFnAttribute(Attribute::OptimizeForSize))
3698         --Latency;
3699     }
3700     return Latency;
3701   }
3702
3703   if (DefMO.isImplicit() || UseMI->getOperand(UseIdx).isImplicit())
3704     return -1;
3705
3706   unsigned DefAlign = DefMI->hasOneMemOperand()
3707     ? (*DefMI->memoperands_begin())->getAlignment() : 0;
3708   unsigned UseAlign = UseMI->hasOneMemOperand()
3709     ? (*UseMI->memoperands_begin())->getAlignment() : 0;
3710
3711   // Get the itinerary's latency if possible, and handle variable_ops.
3712   int Latency = getOperandLatency(ItinData, *DefMCID, DefIdx, DefAlign,
3713                                   *UseMCID, UseIdx, UseAlign);
3714   // Unable to find operand latency. The caller may resort to getInstrLatency.
3715   if (Latency < 0)
3716     return Latency;
3717
3718   // Adjust for IT block position.
3719   int Adj = DefAdj + UseAdj;
3720
3721   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
3722   Adj += adjustDefLatency(Subtarget, DefMI, DefMCID, DefAlign);
3723   if (Adj >= 0 || (int)Latency > -Adj) {
3724     return Latency + Adj;
3725   }
3726   // Return the itinerary latency, which may be zero but not less than zero.
3727   return Latency;
3728 }
3729
3730 int
3731 ARMBaseInstrInfo::getOperandLatency(const InstrItineraryData *ItinData,
3732                                     SDNode *DefNode, unsigned DefIdx,
3733                                     SDNode *UseNode, unsigned UseIdx) const {
3734   if (!DefNode->isMachineOpcode())
3735     return 1;
3736
3737   const MCInstrDesc &DefMCID = get(DefNode->getMachineOpcode());
3738
3739   if (isZeroCost(DefMCID.Opcode))
3740     return 0;
3741
3742   if (!ItinData || ItinData->isEmpty())
3743     return DefMCID.mayLoad() ? 3 : 1;
3744
3745   if (!UseNode->isMachineOpcode()) {
3746     int Latency = ItinData->getOperandCycle(DefMCID.getSchedClass(), DefIdx);
3747     if (Subtarget.isLikeA9() || Subtarget.isSwift())
3748       return Latency <= 2 ? 1 : Latency - 1;
3749     else
3750       return Latency <= 3 ? 1 : Latency - 2;
3751   }
3752
3753   const MCInstrDesc &UseMCID = get(UseNode->getMachineOpcode());
3754   const MachineSDNode *DefMN = dyn_cast<MachineSDNode>(DefNode);
3755   unsigned DefAlign = !DefMN->memoperands_empty()
3756     ? (*DefMN->memoperands_begin())->getAlignment() : 0;
3757   const MachineSDNode *UseMN = dyn_cast<MachineSDNode>(UseNode);
3758   unsigned UseAlign = !UseMN->memoperands_empty()
3759     ? (*UseMN->memoperands_begin())->getAlignment() : 0;
3760   int Latency = getOperandLatency(ItinData, DefMCID, DefIdx, DefAlign,
3761                                   UseMCID, UseIdx, UseAlign);
3762
3763   if (Latency > 1 &&
3764       (Subtarget.isCortexA8() || Subtarget.isLikeA9() ||
3765        Subtarget.isCortexA7())) {
3766     // FIXME: Shifter op hack: no shift (i.e. [r +/- r]) or [r + r << 2]
3767     // variants are one cycle cheaper.
3768     switch (DefMCID.getOpcode()) {
3769     default: break;
3770     case ARM::LDRrs:
3771     case ARM::LDRBrs: {
3772       unsigned ShOpVal =
3773         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3774       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3775       if (ShImm == 0 ||
3776           (ShImm == 2 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3777         --Latency;
3778       break;
3779     }
3780     case ARM::t2LDRs:
3781     case ARM::t2LDRBs:
3782     case ARM::t2LDRHs:
3783     case ARM::t2LDRSHs: {
3784       // Thumb2 mode: lsl only.
3785       unsigned ShAmt =
3786         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3787       if (ShAmt == 0 || ShAmt == 2)
3788         --Latency;
3789       break;
3790     }
3791     }
3792   } else if (DefIdx == 0 && Latency > 2 && Subtarget.isSwift()) {
3793     // FIXME: Properly handle all of the latency adjustments for address
3794     // writeback.
3795     switch (DefMCID.getOpcode()) {
3796     default: break;
3797     case ARM::LDRrs:
3798     case ARM::LDRBrs: {
3799       unsigned ShOpVal =
3800         cast<ConstantSDNode>(DefNode->getOperand(2))->getZExtValue();
3801       unsigned ShImm = ARM_AM::getAM2Offset(ShOpVal);
3802       if (ShImm == 0 ||
3803           ((ShImm == 1 || ShImm == 2 || ShImm == 3) &&
3804            ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsl))
3805         Latency -= 2;
3806       else if (ShImm == 1 && ARM_AM::getAM2ShiftOpc(ShOpVal) == ARM_AM::lsr)
3807         --Latency;
3808       break;
3809     }
3810     case ARM::t2LDRs:
3811     case ARM::t2LDRBs:
3812     case ARM::t2LDRHs:
3813     case ARM::t2LDRSHs: {
3814       // Thumb2 mode: lsl 0-3 only.
3815       Latency -= 2;
3816       break;
3817     }
3818     }
3819   }
3820
3821   if (DefAlign < 8 && Subtarget.isLikeA9())
3822     switch (DefMCID.getOpcode()) {
3823     default: break;
3824     case ARM::VLD1q8:
3825     case ARM::VLD1q16:
3826     case ARM::VLD1q32:
3827     case ARM::VLD1q64:
3828     case ARM::VLD1q8wb_register:
3829     case ARM::VLD1q16wb_register:
3830     case ARM::VLD1q32wb_register:
3831     case ARM::VLD1q64wb_register:
3832     case ARM::VLD1q8wb_fixed:
3833     case ARM::VLD1q16wb_fixed:
3834     case ARM::VLD1q32wb_fixed:
3835     case ARM::VLD1q64wb_fixed:
3836     case ARM::VLD2d8:
3837     case ARM::VLD2d16:
3838     case ARM::VLD2d32:
3839     case ARM::VLD2q8Pseudo:
3840     case ARM::VLD2q16Pseudo:
3841     case ARM::VLD2q32Pseudo:
3842     case ARM::VLD2d8wb_fixed:
3843     case ARM::VLD2d16wb_fixed:
3844     case ARM::VLD2d32wb_fixed:
3845     case ARM::VLD2q8PseudoWB_fixed:
3846     case ARM::VLD2q16PseudoWB_fixed:
3847     case ARM::VLD2q32PseudoWB_fixed:
3848     case ARM::VLD2d8wb_register:
3849     case ARM::VLD2d16wb_register:
3850     case ARM::VLD2d32wb_register:
3851     case ARM::VLD2q8PseudoWB_register:
3852     case ARM::VLD2q16PseudoWB_register:
3853     case ARM::VLD2q32PseudoWB_register:
3854     case ARM::VLD3d8Pseudo:
3855     case ARM::VLD3d16Pseudo:
3856     case ARM::VLD3d32Pseudo:
3857     case ARM::VLD1d64TPseudo:
3858     case ARM::VLD1d64TPseudoWB_fixed:
3859     case ARM::VLD3d8Pseudo_UPD:
3860     case ARM::VLD3d16Pseudo_UPD:
3861     case ARM::VLD3d32Pseudo_UPD:
3862     case ARM::VLD3q8Pseudo_UPD:
3863     case ARM::VLD3q16Pseudo_UPD:
3864     case ARM::VLD3q32Pseudo_UPD:
3865     case ARM::VLD3q8oddPseudo:
3866     case ARM::VLD3q16oddPseudo:
3867     case ARM::VLD3q32oddPseudo:
3868     case ARM::VLD3q8oddPseudo_UPD:
3869     case ARM::VLD3q16oddPseudo_UPD:
3870     case ARM::VLD3q32oddPseudo_UPD:
3871     case ARM::VLD4d8Pseudo:
3872     case ARM::VLD4d16Pseudo:
3873     case ARM::VLD4d32Pseudo:
3874     case ARM::VLD1d64QPseudo:
3875     case ARM::VLD1d64QPseudoWB_fixed:
3876     case ARM::VLD4d8Pseudo_UPD:
3877     case ARM::VLD4d16Pseudo_UPD:
3878     case ARM::VLD4d32Pseudo_UPD:
3879     case ARM::VLD4q8Pseudo_UPD:
3880     case ARM::VLD4q16Pseudo_UPD:
3881     case ARM::VLD4q32Pseudo_UPD:
3882     case ARM::VLD4q8oddPseudo:
3883     case ARM::VLD4q16oddPseudo:
3884     case ARM::VLD4q32oddPseudo:
3885     case ARM::VLD4q8oddPseudo_UPD:
3886     case ARM::VLD4q16oddPseudo_UPD:
3887     case ARM::VLD4q32oddPseudo_UPD:
3888     case ARM::VLD1DUPq8:
3889     case ARM::VLD1DUPq16:
3890     case ARM::VLD1DUPq32:
3891     case ARM::VLD1DUPq8wb_fixed:
3892     case ARM::VLD1DUPq16wb_fixed:
3893     case ARM::VLD1DUPq32wb_fixed:
3894     case ARM::VLD1DUPq8wb_register:
3895     case ARM::VLD1DUPq16wb_register:
3896     case ARM::VLD1DUPq32wb_register:
3897     case ARM::VLD2DUPd8:
3898     case ARM::VLD2DUPd16:
3899     case ARM::VLD2DUPd32:
3900     case ARM::VLD2DUPd8wb_fixed:
3901     case ARM::VLD2DUPd16wb_fixed:
3902     case ARM::VLD2DUPd32wb_fixed:
3903     case ARM::VLD2DUPd8wb_register:
3904     case ARM::VLD2DUPd16wb_register:
3905     case ARM::VLD2DUPd32wb_register:
3906     case ARM::VLD4DUPd8Pseudo:
3907     case ARM::VLD4DUPd16Pseudo:
3908     case ARM::VLD4DUPd32Pseudo:
3909     case ARM::VLD4DUPd8Pseudo_UPD:
3910     case ARM::VLD4DUPd16Pseudo_UPD:
3911     case ARM::VLD4DUPd32Pseudo_UPD:
3912     case ARM::VLD1LNq8Pseudo:
3913     case ARM::VLD1LNq16Pseudo:
3914     case ARM::VLD1LNq32Pseudo:
3915     case ARM::VLD1LNq8Pseudo_UPD:
3916     case ARM::VLD1LNq16Pseudo_UPD:
3917     case ARM::VLD1LNq32Pseudo_UPD:
3918     case ARM::VLD2LNd8Pseudo:
3919     case ARM::VLD2LNd16Pseudo:
3920     case ARM::VLD2LNd32Pseudo:
3921     case ARM::VLD2LNq16Pseudo:
3922     case ARM::VLD2LNq32Pseudo:
3923     case ARM::VLD2LNd8Pseudo_UPD:
3924     case ARM::VLD2LNd16Pseudo_UPD:
3925     case ARM::VLD2LNd32Pseudo_UPD:
3926     case ARM::VLD2LNq16Pseudo_UPD:
3927     case ARM::VLD2LNq32Pseudo_UPD:
3928     case ARM::VLD4LNd8Pseudo:
3929     case ARM::VLD4LNd16Pseudo:
3930     case ARM::VLD4LNd32Pseudo:
3931     case ARM::VLD4LNq16Pseudo:
3932     case ARM::VLD4LNq32Pseudo:
3933     case ARM::VLD4LNd8Pseudo_UPD:
3934     case ARM::VLD4LNd16Pseudo_UPD:
3935     case ARM::VLD4LNd32Pseudo_UPD:
3936     case ARM::VLD4LNq16Pseudo_UPD:
3937     case ARM::VLD4LNq32Pseudo_UPD:
3938       // If the address is not 64-bit aligned, the latencies of these
3939       // instructions increases by one.
3940       ++Latency;
3941       break;
3942     }
3943
3944   return Latency;
3945 }
3946
3947 unsigned ARMBaseInstrInfo::getPredicationCost(const MachineInstr *MI) const {
3948    if (MI->isCopyLike() || MI->isInsertSubreg() ||
3949       MI->isRegSequence() || MI->isImplicitDef())
3950     return 0;
3951
3952   if (MI->isBundle())
3953     return 0;
3954
3955   const MCInstrDesc &MCID = MI->getDesc();
3956
3957   if (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)) {
3958     // When predicated, CPSR is an additional source operand for CPSR updating
3959     // instructions, this apparently increases their latencies.
3960     return 1;
3961   }
3962   return 0;
3963 }
3964
3965 unsigned ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
3966                                            const MachineInstr *MI,
3967                                            unsigned *PredCost) const {
3968   if (MI->isCopyLike() || MI->isInsertSubreg() ||
3969       MI->isRegSequence() || MI->isImplicitDef())
3970     return 1;
3971
3972   // An instruction scheduler typically runs on unbundled instructions, however
3973   // other passes may query the latency of a bundled instruction.
3974   if (MI->isBundle()) {
3975     unsigned Latency = 0;
3976     MachineBasicBlock::const_instr_iterator I = MI;
3977     MachineBasicBlock::const_instr_iterator E = MI->getParent()->instr_end();
3978     while (++I != E && I->isInsideBundle()) {
3979       if (I->getOpcode() != ARM::t2IT)
3980         Latency += getInstrLatency(ItinData, I, PredCost);
3981     }
3982     return Latency;
3983   }
3984
3985   const MCInstrDesc &MCID = MI->getDesc();
3986   if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3987     // When predicated, CPSR is an additional source operand for CPSR updating
3988     // instructions, this apparently increases their latencies.
3989     *PredCost = 1;
3990   }
3991   // Be sure to call getStageLatency for an empty itinerary in case it has a
3992   // valid MinLatency property.
3993   if (!ItinData)
3994     return MI->mayLoad() ? 3 : 1;
3995
3996   unsigned Class = MCID.getSchedClass();
3997
3998   // For instructions with variable uops, use uops as latency.
3999   if (!ItinData->isEmpty() && ItinData->getNumMicroOps(Class) < 0)
4000     return getNumMicroOps(ItinData, MI);
4001
4002   // For the common case, fall back on the itinerary's latency.
4003   unsigned Latency = ItinData->getStageLatency(Class);
4004
4005   // Adjust for dynamic def-side opcode variants not captured by the itinerary.
4006   unsigned DefAlign = MI->hasOneMemOperand()
4007     ? (*MI->memoperands_begin())->getAlignment() : 0;
4008   int Adj = adjustDefLatency(Subtarget, MI, &MCID, DefAlign);
4009   if (Adj >= 0 || (int)Latency > -Adj) {
4010     return Latency + Adj;
4011   }
4012   return Latency;
4013 }
4014
4015 int ARMBaseInstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
4016                                       SDNode *Node) const {
4017   if (!Node->isMachineOpcode())
4018     return 1;
4019
4020   if (!ItinData || ItinData->isEmpty())
4021     return 1;
4022
4023   unsigned Opcode = Node->getMachineOpcode();
4024   switch (Opcode) {
4025   default:
4026     return ItinData->getStageLatency(get(Opcode).getSchedClass());
4027   case ARM::VLDMQIA:
4028   case ARM::VSTMQIA:
4029     return 2;
4030   }
4031 }
4032
4033 bool ARMBaseInstrInfo::
4034 hasHighOperandLatency(const InstrItineraryData *ItinData,
4035                       const MachineRegisterInfo *MRI,
4036                       const MachineInstr *DefMI, unsigned DefIdx,
4037                       const MachineInstr *UseMI, unsigned UseIdx) const {
4038   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
4039   unsigned UDomain = UseMI->getDesc().TSFlags & ARMII::DomainMask;
4040   if (Subtarget.isCortexA8() &&
4041       (DDomain == ARMII::DomainVFP || UDomain == ARMII::DomainVFP))
4042     // CortexA8 VFP instructions are not pipelined.
4043     return true;
4044
4045   // Hoist VFP / NEON instructions with 4 or higher latency.
4046   int Latency = computeOperandLatency(ItinData, DefMI, DefIdx, UseMI, UseIdx);
4047   if (Latency < 0)
4048     Latency = getInstrLatency(ItinData, DefMI);
4049   if (Latency <= 3)
4050     return false;
4051   return DDomain == ARMII::DomainVFP || DDomain == ARMII::DomainNEON ||
4052          UDomain == ARMII::DomainVFP || UDomain == ARMII::DomainNEON;
4053 }
4054
4055 bool ARMBaseInstrInfo::
4056 hasLowDefLatency(const InstrItineraryData *ItinData,
4057                  const MachineInstr *DefMI, unsigned DefIdx) const {
4058   if (!ItinData || ItinData->isEmpty())
4059     return false;
4060
4061   unsigned DDomain = DefMI->getDesc().TSFlags & ARMII::DomainMask;
4062   if (DDomain == ARMII::DomainGeneral) {
4063     unsigned DefClass = DefMI->getDesc().getSchedClass();
4064     int DefCycle = ItinData->getOperandCycle(DefClass, DefIdx);
4065     return (DefCycle != -1 && DefCycle <= 2);
4066   }
4067   return false;
4068 }
4069
4070 bool ARMBaseInstrInfo::verifyInstruction(const MachineInstr *MI,
4071                                          StringRef &ErrInfo) const {
4072   if (convertAddSubFlagsOpcode(MI->getOpcode())) {
4073     ErrInfo = "Pseudo flag setting opcodes only exist in Selection DAG";
4074     return false;
4075   }
4076   return true;
4077 }
4078
4079 // LoadStackGuard has so far only been implemented for MachO. Different code
4080 // sequence is needed for other targets.
4081 void ARMBaseInstrInfo::expandLoadStackGuardBase(MachineBasicBlock::iterator MI,
4082                                                 unsigned LoadImmOpc,
4083                                                 unsigned LoadOpc,
4084                                                 Reloc::Model RM) const {
4085   MachineBasicBlock &MBB = *MI->getParent();
4086   DebugLoc DL = MI->getDebugLoc();
4087   unsigned Reg = MI->getOperand(0).getReg();
4088   const GlobalValue *GV =
4089       cast<GlobalValue>((*MI->memoperands_begin())->getValue());
4090   MachineInstrBuilder MIB;
4091
4092   BuildMI(MBB, MI, DL, get(LoadImmOpc), Reg)
4093       .addGlobalAddress(GV, 0, ARMII::MO_NONLAZY);
4094
4095   if (Subtarget.GVIsIndirectSymbol(GV, RM)) {
4096     MIB = BuildMI(MBB, MI, DL, get(LoadOpc), Reg);
4097     MIB.addReg(Reg, RegState::Kill).addImm(0);
4098     unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4099     MachineMemOperand *MMO = MBB.getParent()->
4100         getMachineMemOperand(MachinePointerInfo::getGOT(), Flag, 4, 4);
4101     MIB.addMemOperand(MMO);
4102     AddDefaultPred(MIB);
4103   }
4104
4105   MIB = BuildMI(MBB, MI, DL, get(LoadOpc), Reg);
4106   MIB.addReg(Reg, RegState::Kill).addImm(0);
4107   MIB.setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
4108   AddDefaultPred(MIB);
4109 }
4110
4111 bool
4112 ARMBaseInstrInfo::isFpMLxInstruction(unsigned Opcode, unsigned &MulOpc,
4113                                      unsigned &AddSubOpc,
4114                                      bool &NegAcc, bool &HasLane) const {
4115   DenseMap<unsigned, unsigned>::const_iterator I = MLxEntryMap.find(Opcode);
4116   if (I == MLxEntryMap.end())
4117     return false;
4118
4119   const ARM_MLxEntry &Entry = ARM_MLxTable[I->second];
4120   MulOpc = Entry.MulOpc;
4121   AddSubOpc = Entry.AddSubOpc;
4122   NegAcc = Entry.NegAcc;
4123   HasLane = Entry.HasLane;
4124   return true;
4125 }
4126
4127 //===----------------------------------------------------------------------===//
4128 // Execution domains.
4129 //===----------------------------------------------------------------------===//
4130 //
4131 // Some instructions go down the NEON pipeline, some go down the VFP pipeline,
4132 // and some can go down both.  The vmov instructions go down the VFP pipeline,
4133 // but they can be changed to vorr equivalents that are executed by the NEON
4134 // pipeline.
4135 //
4136 // We use the following execution domain numbering:
4137 //
4138 enum ARMExeDomain {
4139   ExeGeneric = 0,
4140   ExeVFP = 1,
4141   ExeNEON = 2
4142 };
4143 //
4144 // Also see ARMInstrFormats.td and Domain* enums in ARMBaseInfo.h
4145 //
4146 std::pair<uint16_t, uint16_t>
4147 ARMBaseInstrInfo::getExecutionDomain(const MachineInstr *MI) const {
4148   // If we don't have access to NEON instructions then we won't be able
4149   // to swizzle anything to the NEON domain. Check to make sure.
4150   if (Subtarget.hasNEON()) {
4151     // VMOVD, VMOVRS and VMOVSR are VFP instructions, but can be changed to NEON
4152     // if they are not predicated.
4153     if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
4154       return std::make_pair(ExeVFP, (1 << ExeVFP) | (1 << ExeNEON));
4155
4156     // CortexA9 is particularly picky about mixing the two and wants these
4157     // converted.
4158     if (Subtarget.isCortexA9() && !isPredicated(MI) &&
4159         (MI->getOpcode() == ARM::VMOVRS || MI->getOpcode() == ARM::VMOVSR ||
4160          MI->getOpcode() == ARM::VMOVS))
4161       return std::make_pair(ExeVFP, (1 << ExeVFP) | (1 << ExeNEON));
4162   }
4163   // No other instructions can be swizzled, so just determine their domain.
4164   unsigned Domain = MI->getDesc().TSFlags & ARMII::DomainMask;
4165
4166   if (Domain & ARMII::DomainNEON)
4167     return std::make_pair(ExeNEON, 0);
4168
4169   // Certain instructions can go either way on Cortex-A8.
4170   // Treat them as NEON instructions.
4171   if ((Domain & ARMII::DomainNEONA8) && Subtarget.isCortexA8())
4172     return std::make_pair(ExeNEON, 0);
4173
4174   if (Domain & ARMII::DomainVFP)
4175     return std::make_pair(ExeVFP, 0);
4176
4177   return std::make_pair(ExeGeneric, 0);
4178 }
4179
4180 static unsigned getCorrespondingDRegAndLane(const TargetRegisterInfo *TRI,
4181                                             unsigned SReg, unsigned &Lane) {
4182   unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
4183   Lane = 0;
4184
4185   if (DReg != ARM::NoRegister)
4186    return DReg;
4187
4188   Lane = 1;
4189   DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
4190
4191   assert(DReg && "S-register with no D super-register?");
4192   return DReg;
4193 }
4194
4195 /// getImplicitSPRUseForDPRUse - Given a use of a DPR register and lane,
4196 /// set ImplicitSReg to a register number that must be marked as implicit-use or
4197 /// zero if no register needs to be defined as implicit-use.
4198 ///
4199 /// If the function cannot determine if an SPR should be marked implicit use or
4200 /// not, it returns false.
4201 ///
4202 /// This function handles cases where an instruction is being modified from taking
4203 /// an SPR to a DPR[Lane]. A use of the DPR is being added, which may conflict
4204 /// with an earlier def of an SPR corresponding to DPR[Lane^1] (i.e. the other
4205 /// lane of the DPR).
4206 ///
4207 /// If the other SPR is defined, an implicit-use of it should be added. Else,
4208 /// (including the case where the DPR itself is defined), it should not.
4209 ///
4210 static bool getImplicitSPRUseForDPRUse(const TargetRegisterInfo *TRI,
4211                                        MachineInstr *MI,
4212                                        unsigned DReg, unsigned Lane,
4213                                        unsigned &ImplicitSReg) {
4214   // If the DPR is defined or used already, the other SPR lane will be chained
4215   // correctly, so there is nothing to be done.
4216   if (MI->definesRegister(DReg, TRI) || MI->readsRegister(DReg, TRI)) {
4217     ImplicitSReg = 0;
4218     return true;
4219   }
4220
4221   // Otherwise we need to go searching to see if the SPR is set explicitly.
4222   ImplicitSReg = TRI->getSubReg(DReg,
4223                                 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
4224   MachineBasicBlock::LivenessQueryResult LQR =
4225     MI->getParent()->computeRegisterLiveness(TRI, ImplicitSReg, MI);
4226
4227   if (LQR == MachineBasicBlock::LQR_Live)
4228     return true;
4229   else if (LQR == MachineBasicBlock::LQR_Unknown)
4230     return false;
4231
4232   // If the register is known not to be live, there is no need to add an
4233   // implicit-use.
4234   ImplicitSReg = 0;
4235   return true;
4236 }
4237
4238 void
4239 ARMBaseInstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
4240   unsigned DstReg, SrcReg, DReg;
4241   unsigned Lane;
4242   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4243   const TargetRegisterInfo *TRI = &getRegisterInfo();
4244   switch (MI->getOpcode()) {
4245     default:
4246       llvm_unreachable("cannot handle opcode!");
4247       break;
4248     case ARM::VMOVD:
4249       if (Domain != ExeNEON)
4250         break;
4251
4252       // Zap the predicate operands.
4253       assert(!isPredicated(MI) && "Cannot predicate a VORRd");
4254
4255       // Make sure we've got NEON instructions.
4256       assert(Subtarget.hasNEON() && "VORRd requires NEON");
4257
4258       // Source instruction is %DDst = VMOVD %DSrc, 14, %noreg (; implicits)
4259       DstReg = MI->getOperand(0).getReg();
4260       SrcReg = MI->getOperand(1).getReg();
4261
4262       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4263         MI->RemoveOperand(i-1);
4264
4265       // Change to a %DDst = VORRd %DSrc, %DSrc, 14, %noreg (; implicits)
4266       MI->setDesc(get(ARM::VORRd));
4267       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4268                         .addReg(SrcReg)
4269                         .addReg(SrcReg));
4270       break;
4271     case ARM::VMOVRS:
4272       if (Domain != ExeNEON)
4273         break;
4274       assert(!isPredicated(MI) && "Cannot predicate a VGETLN");
4275
4276       // Source instruction is %RDst = VMOVRS %SSrc, 14, %noreg (; implicits)
4277       DstReg = MI->getOperand(0).getReg();
4278       SrcReg = MI->getOperand(1).getReg();
4279
4280       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4281         MI->RemoveOperand(i-1);
4282
4283       DReg = getCorrespondingDRegAndLane(TRI, SrcReg, Lane);
4284
4285       // Convert to %RDst = VGETLNi32 %DSrc, Lane, 14, %noreg (; imps)
4286       // Note that DSrc has been widened and the other lane may be undef, which
4287       // contaminates the entire register.
4288       MI->setDesc(get(ARM::VGETLNi32));
4289       AddDefaultPred(MIB.addReg(DstReg, RegState::Define)
4290                         .addReg(DReg, RegState::Undef)
4291                         .addImm(Lane));
4292
4293       // The old source should be an implicit use, otherwise we might think it
4294       // was dead before here.
4295       MIB.addReg(SrcReg, RegState::Implicit);
4296       break;
4297     case ARM::VMOVSR: {
4298       if (Domain != ExeNEON)
4299         break;
4300       assert(!isPredicated(MI) && "Cannot predicate a VSETLN");
4301
4302       // Source instruction is %SDst = VMOVSR %RSrc, 14, %noreg (; implicits)
4303       DstReg = MI->getOperand(0).getReg();
4304       SrcReg = MI->getOperand(1).getReg();
4305
4306       DReg = getCorrespondingDRegAndLane(TRI, DstReg, Lane);
4307
4308       unsigned ImplicitSReg;
4309       if (!getImplicitSPRUseForDPRUse(TRI, MI, DReg, Lane, ImplicitSReg))
4310         break;
4311
4312       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4313         MI->RemoveOperand(i-1);
4314
4315       // Convert to %DDst = VSETLNi32 %DDst, %RSrc, Lane, 14, %noreg (; imps)
4316       // Again DDst may be undefined at the beginning of this instruction.
4317       MI->setDesc(get(ARM::VSETLNi32));
4318       MIB.addReg(DReg, RegState::Define)
4319          .addReg(DReg, getUndefRegState(!MI->readsRegister(DReg, TRI)))
4320          .addReg(SrcReg)
4321          .addImm(Lane);
4322       AddDefaultPred(MIB);
4323
4324       // The narrower destination must be marked as set to keep previous chains
4325       // in place.
4326       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4327       if (ImplicitSReg != 0)
4328         MIB.addReg(ImplicitSReg, RegState::Implicit);
4329       break;
4330     }
4331     case ARM::VMOVS: {
4332       if (Domain != ExeNEON)
4333         break;
4334
4335       // Source instruction is %SDst = VMOVS %SSrc, 14, %noreg (; implicits)
4336       DstReg = MI->getOperand(0).getReg();
4337       SrcReg = MI->getOperand(1).getReg();
4338
4339       unsigned DstLane = 0, SrcLane = 0, DDst, DSrc;
4340       DDst = getCorrespondingDRegAndLane(TRI, DstReg, DstLane);
4341       DSrc = getCorrespondingDRegAndLane(TRI, SrcReg, SrcLane);
4342
4343       unsigned ImplicitSReg;
4344       if (!getImplicitSPRUseForDPRUse(TRI, MI, DSrc, SrcLane, ImplicitSReg))
4345         break;
4346
4347       for (unsigned i = MI->getDesc().getNumOperands(); i; --i)
4348         MI->RemoveOperand(i-1);
4349
4350       if (DSrc == DDst) {
4351         // Destination can be:
4352         //     %DDst = VDUPLN32d %DDst, Lane, 14, %noreg (; implicits)
4353         MI->setDesc(get(ARM::VDUPLN32d));
4354         MIB.addReg(DDst, RegState::Define)
4355            .addReg(DDst, getUndefRegState(!MI->readsRegister(DDst, TRI)))
4356            .addImm(SrcLane);
4357         AddDefaultPred(MIB);
4358
4359         // Neither the source or the destination are naturally represented any
4360         // more, so add them in manually.
4361         MIB.addReg(DstReg, RegState::Implicit | RegState::Define);
4362         MIB.addReg(SrcReg, RegState::Implicit);
4363         if (ImplicitSReg != 0)
4364           MIB.addReg(ImplicitSReg, RegState::Implicit);
4365         break;
4366       }
4367
4368       // In general there's no single instruction that can perform an S <-> S
4369       // move in NEON space, but a pair of VEXT instructions *can* do the
4370       // job. It turns out that the VEXTs needed will only use DSrc once, with
4371       // the position based purely on the combination of lane-0 and lane-1
4372       // involved. For example
4373       //     vmov s0, s2 -> vext.32 d0, d0, d1, #1  vext.32 d0, d0, d0, #1
4374       //     vmov s1, s3 -> vext.32 d0, d1, d0, #1  vext.32 d0, d0, d0, #1
4375       //     vmov s0, s3 -> vext.32 d0, d0, d0, #1  vext.32 d0, d1, d0, #1
4376       //     vmov s1, s2 -> vext.32 d0, d0, d0, #1  vext.32 d0, d0, d1, #1
4377       //
4378       // Pattern of the MachineInstrs is:
4379       //     %DDst = VEXTd32 %DSrc1, %DSrc2, Lane, 14, %noreg (;implicits)
4380       MachineInstrBuilder NewMIB;
4381       NewMIB = BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4382                        get(ARM::VEXTd32), DDst);
4383
4384       // On the first instruction, both DSrc and DDst may be <undef> if present.
4385       // Specifically when the original instruction didn't have them as an
4386       // <imp-use>.
4387       unsigned CurReg = SrcLane == 1 && DstLane == 1 ? DSrc : DDst;
4388       bool CurUndef = !MI->readsRegister(CurReg, TRI);
4389       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4390
4391       CurReg = SrcLane == 0 && DstLane == 0 ? DSrc : DDst;
4392       CurUndef = !MI->readsRegister(CurReg, TRI);
4393       NewMIB.addReg(CurReg, getUndefRegState(CurUndef));
4394
4395       NewMIB.addImm(1);
4396       AddDefaultPred(NewMIB);
4397
4398       if (SrcLane == DstLane)
4399         NewMIB.addReg(SrcReg, RegState::Implicit);
4400
4401       MI->setDesc(get(ARM::VEXTd32));
4402       MIB.addReg(DDst, RegState::Define);
4403
4404       // On the second instruction, DDst has definitely been defined above, so
4405       // it is not <undef>. DSrc, if present, can be <undef> as above.
4406       CurReg = SrcLane == 1 && DstLane == 0 ? DSrc : DDst;
4407       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4408       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4409
4410       CurReg = SrcLane == 0 && DstLane == 1 ? DSrc : DDst;
4411       CurUndef = CurReg == DSrc && !MI->readsRegister(CurReg, TRI);
4412       MIB.addReg(CurReg, getUndefRegState(CurUndef));
4413
4414       MIB.addImm(1);
4415       AddDefaultPred(MIB);
4416
4417       if (SrcLane != DstLane)
4418         MIB.addReg(SrcReg, RegState::Implicit);
4419
4420       // As before, the original destination is no longer represented, add it
4421       // implicitly.
4422       MIB.addReg(DstReg, RegState::Define | RegState::Implicit);
4423       if (ImplicitSReg != 0)
4424         MIB.addReg(ImplicitSReg, RegState::Implicit);
4425       break;
4426     }
4427   }
4428
4429 }
4430
4431 //===----------------------------------------------------------------------===//
4432 // Partial register updates
4433 //===----------------------------------------------------------------------===//
4434 //
4435 // Swift renames NEON registers with 64-bit granularity.  That means any
4436 // instruction writing an S-reg implicitly reads the containing D-reg.  The
4437 // problem is mostly avoided by translating f32 operations to v2f32 operations
4438 // on D-registers, but f32 loads are still a problem.
4439 //
4440 // These instructions can load an f32 into a NEON register:
4441 //
4442 // VLDRS - Only writes S, partial D update.
4443 // VLD1LNd32 - Writes all D-regs, explicit partial D update, 2 uops.
4444 // VLD1DUPd32 - Writes all D-regs, no partial reg update, 2 uops.
4445 //
4446 // FCONSTD can be used as a dependency-breaking instruction.
4447 unsigned ARMBaseInstrInfo::
4448 getPartialRegUpdateClearance(const MachineInstr *MI,
4449                              unsigned OpNum,
4450                              const TargetRegisterInfo *TRI) const {
4451   if (!SwiftPartialUpdateClearance ||
4452       !(Subtarget.isSwift() || Subtarget.isCortexA15()))
4453     return 0;
4454
4455   assert(TRI && "Need TRI instance");
4456
4457   const MachineOperand &MO = MI->getOperand(OpNum);
4458   if (MO.readsReg())
4459     return 0;
4460   unsigned Reg = MO.getReg();
4461   int UseOp = -1;
4462
4463   switch(MI->getOpcode()) {
4464     // Normal instructions writing only an S-register.
4465   case ARM::VLDRS:
4466   case ARM::FCONSTS:
4467   case ARM::VMOVSR:
4468   case ARM::VMOVv8i8:
4469   case ARM::VMOVv4i16:
4470   case ARM::VMOVv2i32:
4471   case ARM::VMOVv2f32:
4472   case ARM::VMOVv1i64:
4473     UseOp = MI->findRegisterUseOperandIdx(Reg, false, TRI);
4474     break;
4475
4476     // Explicitly reads the dependency.
4477   case ARM::VLD1LNd32:
4478     UseOp = 3;
4479     break;
4480   default:
4481     return 0;
4482   }
4483
4484   // If this instruction actually reads a value from Reg, there is no unwanted
4485   // dependency.
4486   if (UseOp != -1 && MI->getOperand(UseOp).readsReg())
4487     return 0;
4488
4489   // We must be able to clobber the whole D-reg.
4490   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4491     // Virtual register must be a foo:ssub_0<def,undef> operand.
4492     if (!MO.getSubReg() || MI->readsVirtualRegister(Reg))
4493       return 0;
4494   } else if (ARM::SPRRegClass.contains(Reg)) {
4495     // Physical register: MI must define the full D-reg.
4496     unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4497                                              &ARM::DPRRegClass);
4498     if (!DReg || !MI->definesRegister(DReg, TRI))
4499       return 0;
4500   }
4501
4502   // MI has an unwanted D-register dependency.
4503   // Avoid defs in the previous N instructrions.
4504   return SwiftPartialUpdateClearance;
4505 }
4506
4507 // Break a partial register dependency after getPartialRegUpdateClearance
4508 // returned non-zero.
4509 void ARMBaseInstrInfo::
4510 breakPartialRegDependency(MachineBasicBlock::iterator MI,
4511                           unsigned OpNum,
4512                           const TargetRegisterInfo *TRI) const {
4513   assert(MI && OpNum < MI->getDesc().getNumDefs() && "OpNum is not a def");
4514   assert(TRI && "Need TRI instance");
4515
4516   const MachineOperand &MO = MI->getOperand(OpNum);
4517   unsigned Reg = MO.getReg();
4518   assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
4519          "Can't break virtual register dependencies.");
4520   unsigned DReg = Reg;
4521
4522   // If MI defines an S-reg, find the corresponding D super-register.
4523   if (ARM::SPRRegClass.contains(Reg)) {
4524     DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4525     assert(TRI->isSuperRegister(Reg, DReg) && "Register enums broken");
4526   }
4527
4528   assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4529   assert(MI->definesRegister(DReg, TRI) && "MI doesn't clobber full D-reg");
4530
4531   // FIXME: In some cases, VLDRS can be changed to a VLD1DUPd32 which defines
4532   // the full D-register by loading the same value to both lanes.  The
4533   // instruction is micro-coded with 2 uops, so don't do this until we can
4534   // properly schedule micro-coded instructions.  The dispatcher stalls cause
4535   // too big regressions.
4536
4537   // Insert the dependency-breaking FCONSTD before MI.
4538   // 96 is the encoding of 0.5, but the actual value doesn't matter here.
4539   AddDefaultPred(BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
4540                          get(ARM::FCONSTD), DReg).addImm(96));
4541   MI->addRegisterKilled(DReg, TRI, true);
4542 }
4543
4544 bool ARMBaseInstrInfo::hasNOP() const {
4545   return (Subtarget.getFeatureBits() & ARM::HasV6KOps) != 0;
4546 }
4547
4548 bool ARMBaseInstrInfo::isSwiftFastImmShift(const MachineInstr *MI) const {
4549   if (MI->getNumOperands() < 4)
4550     return true;
4551   unsigned ShOpVal = MI->getOperand(3).getImm();
4552   unsigned ShImm = ARM_AM::getSORegOffset(ShOpVal);
4553   // Swift supports faster shifts for: lsl 2, lsl 1, and lsr 1.
4554   if ((ShImm == 1 && ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsr) ||
4555       ((ShImm == 1 || ShImm == 2) &&
4556        ARM_AM::getSORegShOp(ShOpVal) == ARM_AM::lsl))
4557     return true;
4558
4559   return false;
4560 }
4561
4562 bool ARMBaseInstrInfo::getRegSequenceLikeInputs(
4563     const MachineInstr &MI, unsigned DefIdx,
4564     SmallVectorImpl<RegSubRegPairAndIdx> &InputRegs) const {
4565   assert(DefIdx < MI.getDesc().getNumDefs() && "Invalid definition index");
4566   assert(MI.isRegSequenceLike() && "Invalid kind of instruction");
4567
4568   switch (MI.getOpcode()) {
4569   case ARM::VMOVDRR:
4570     // dX = VMOVDRR rY, rZ
4571     // is the same as:
4572     // dX = REG_SEQUENCE rY, ssub_0, rZ, ssub_1
4573     // Populate the InputRegs accordingly.
4574     // rY
4575     const MachineOperand *MOReg = &MI.getOperand(1);
4576     InputRegs.push_back(
4577         RegSubRegPairAndIdx(MOReg->getReg(), MOReg->getSubReg(), ARM::ssub_0));
4578     // rZ
4579     MOReg = &MI.getOperand(2);
4580     InputRegs.push_back(
4581         RegSubRegPairAndIdx(MOReg->getReg(), MOReg->getSubReg(), ARM::ssub_1));
4582     return true;
4583   }
4584   llvm_unreachable("Target dependent opcode missing");
4585 }
4586
4587 bool ARMBaseInstrInfo::getExtractSubregLikeInputs(
4588     const MachineInstr &MI, unsigned DefIdx,
4589     RegSubRegPairAndIdx &InputReg) const {
4590   assert(DefIdx < MI.getDesc().getNumDefs() && "Invalid definition index");
4591   assert(MI.isExtractSubregLike() && "Invalid kind of instruction");
4592
4593   switch (MI.getOpcode()) {
4594   case ARM::VMOVRRD:
4595     // rX, rY = VMOVRRD dZ
4596     // is the same as:
4597     // rX = EXTRACT_SUBREG dZ, ssub_0
4598     // rY = EXTRACT_SUBREG dZ, ssub_1
4599     const MachineOperand &MOReg = MI.getOperand(2);
4600     InputReg.Reg = MOReg.getReg();
4601     InputReg.SubReg = MOReg.getSubReg();
4602     InputReg.SubIdx = DefIdx == 0 ? ARM::ssub_0 : ARM::ssub_1;
4603     return true;
4604   }
4605   llvm_unreachable("Target dependent opcode missing");
4606 }
4607
4608 bool ARMBaseInstrInfo::getInsertSubregLikeInputs(
4609     const MachineInstr &MI, unsigned DefIdx, RegSubRegPair &BaseReg,
4610     RegSubRegPairAndIdx &InsertedReg) const {
4611   assert(DefIdx < MI.getDesc().getNumDefs() && "Invalid definition index");
4612   assert(MI.isInsertSubregLike() && "Invalid kind of instruction");
4613
4614   switch (MI.getOpcode()) {
4615   case ARM::VSETLNi32:
4616     // dX = VSETLNi32 dY, rZ, imm
4617     const MachineOperand &MOBaseReg = MI.getOperand(1);
4618     const MachineOperand &MOInsertedReg = MI.getOperand(2);
4619     const MachineOperand &MOIndex = MI.getOperand(3);
4620     BaseReg.Reg = MOBaseReg.getReg();
4621     BaseReg.SubReg = MOBaseReg.getSubReg();
4622
4623     InsertedReg.Reg = MOInsertedReg.getReg();
4624     InsertedReg.SubReg = MOInsertedReg.getSubReg();
4625     InsertedReg.SubIdx = MOIndex.getImm() == 0 ? ARM::ssub_0 : ARM::ssub_1;
4626     return true;
4627   }
4628   llvm_unreachable("Target dependent opcode missing");
4629 }