lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARMAsmPrinter.h"
  17 #include "ARM.h"
  18 #include "ARMBuildAttrs.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "InstPrinter/ARMInstPrinter.h"
  24 #include "MCTargetDesc/ARMAddressingModes.h"
  25 #include "MCTargetDesc/ARMMCExpr.h"
  26 #include "llvm/Constants.h"
  27 #include "llvm/DebugInfo.h"
  28 #include "llvm/Module.h"
  29 #include "llvm/Type.h"
  30 #include "llvm/Assembly/Writer.h"
  31 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  32 #include "llvm/CodeGen/MachineFunctionPass.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 #include "llvm/MC/MCAssembler.h"
  36 #include "llvm/MC/MCContext.h"
  37 #include "llvm/MC/MCInst.h"
  38 #include "llvm/MC/MCSectionMachO.h"
  39 #include "llvm/MC/MCObjectStreamer.h"
  40 #include "llvm/MC/MCStreamer.h"
  41 #include "llvm/MC/MCSymbol.h"
  42 #include "llvm/Target/Mangler.h"
  43 #include "llvm/Target/TargetData.h"
  44 #include "llvm/Target/TargetMachine.h"
  45 #include "llvm/ADT/SmallString.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/ErrorHandling.h"
  49 #include "llvm/Support/TargetRegistry.h"
  50 #include "llvm/Support/raw_ostream.h"
  51 #include <cctype>
  52 using namespace llvm;
  53
  54 namespace {
  55
  56   // Per section and per symbol attributes are not supported.
  57   // To implement them we would need the ability to delay this emission
  58   // until the assembly file is fully parsed/generated as only then do we
  59   // know the symbol and section numbers.
  60   class AttributeEmitter {
  61   public:
  62     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  63     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  64     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  65     virtual void Finish() = 0;
  66     virtual ~AttributeEmitter() {}
  67   };
  68
  69   class AsmAttributeEmitter : public AttributeEmitter {
  70     MCStreamer &Streamer;
  71
  72   public:
  73     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  74     void MaybeSwitchVendor(StringRef Vendor) { }
  75
  76     void EmitAttribute(unsigned Attribute, unsigned Value) {
  77       Streamer.EmitRawText("\t.eabi_attribute " +
  78                            Twine(Attribute) + ", " + Twine(Value));
  79     }
  80
  81     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  82       switch (Attribute) {
  83       default: llvm_unreachable("Unsupported Text attribute in ASM Mode");
  84       case ARMBuildAttrs::CPU_name:
  85         Streamer.EmitRawText(StringRef("\t.cpu ") + String.lower());
  86         break;
  87       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  88       case ARMBuildAttrs::Advanced_SIMD_arch:
  89       case ARMBuildAttrs::VFP_arch:
  90         Streamer.EmitRawText(StringRef("\t.fpu ") + String.lower());
  91         break;
  92       }
  93     }
  94     void Finish() { }
  95   };
  96
  97   class ObjectAttributeEmitter : public AttributeEmitter {
  98     // This structure holds all attributes, accounting for
  99     // their string/numeric value, so we can later emmit them
 100     // in declaration order, keeping all in the same vector
 101     struct AttributeItemType {
 102       enum {
 103         HiddenAttribute = 0,
 104         NumericAttribute,
 105         TextAttribute
 106       } Type;
 107       unsigned Tag;
 108       unsigned IntValue;
 109       StringRef StringValue;
 110     } AttributeItem;
 111
 112     MCObjectStreamer &Streamer;
 113     StringRef CurrentVendor;
 114     SmallVector<AttributeItemType, 64> Contents;
 115
 116     // Account for the ULEB/String size of each item,
 117     // not just the number of items
 118     size_t ContentsSize;
 119     // FIXME: this should be in a more generic place, but
 120     // getULEBSize() is in MCAsmInfo and will be moved to MCDwarf
 121     size_t getULEBSize(int Value) {
 122       size_t Size = 0;
 123       do {
 124         Value >>= 7;
 125         Size += sizeof(int8_t); // Is this really necessary?
 126       } while (Value);
 127       return Size;
 128     }
 129
 130   public:
 131     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 132       Streamer(Streamer_), CurrentVendor(""), ContentsSize(0) { }
 133
 134     void MaybeSwitchVendor(StringRef Vendor) {
 135       assert(!Vendor.empty() && "Vendor cannot be empty.");
 136
 137       if (CurrentVendor.empty())
 138         CurrentVendor = Vendor;
 139       else if (CurrentVendor == Vendor)
 140         return;
 141       else
 142         Finish();
 143
 144       CurrentVendor = Vendor;
 145
 146       assert(Contents.size() == 0);
 147     }
 148
 149     void EmitAttribute(unsigned Attribute, unsigned Value) {
 150       AttributeItemType attr = {
 151         AttributeItemType::NumericAttribute,
 152         Attribute,
 153         Value,
 154         StringRef("")
 155       };
 156       ContentsSize += getULEBSize(Attribute);
 157       ContentsSize += getULEBSize(Value);
 158       Contents.push_back(attr);
 159     }
 160
 161     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 162       AttributeItemType attr = {
 163         AttributeItemType::TextAttribute,
 164         Attribute,
 165         0,
 166         String
 167       };
 168       ContentsSize += getULEBSize(Attribute);
 169       // String + \0
 170       ContentsSize += String.size()+1;
 171
 172       Contents.push_back(attr);
 173     }
 174
 175     void Finish() {
 176       // Vendor size + Vendor name + '\0'
 177       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 178
 179       // Tag + Tag Size
 180       const size_t TagHeaderSize = 1 + 4;
 181
 182       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 183       Streamer.EmitBytes(CurrentVendor, 0);
 184       Streamer.EmitIntValue(0, 1); // '\0'
 185
 186       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 187       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 188
 189       // Size should have been accounted for already, now
 190       // emit each field as its type (ULEB or String)
 191       for (unsigned int i=0; i<Contents.size(); ++i) {
 192         AttributeItemType item = Contents[i];
 193         Streamer.EmitULEB128IntValue(item.Tag, 0);
 194         switch (item.Type) {
 195         default: llvm_unreachable("Invalid attribute type");
 196         case AttributeItemType::NumericAttribute:
 197           Streamer.EmitULEB128IntValue(item.IntValue, 0);
 198           break;
 199         case AttributeItemType::TextAttribute:
 200           Streamer.EmitBytes(item.StringValue.upper(), 0);
 201           Streamer.EmitIntValue(0, 1); // '\0'
 202           break;
 203         }
 204       }
 205
 206       Contents.clear();
 207     }
 208   };
 209
 210 } // end of anonymous namespace
 211
 212 MachineLocation ARMAsmPrinter::
 213 getDebugValueLocation(const MachineInstr *MI) const {
 214   MachineLocation Location;
 215   assert(MI->getNumOperands() == 4 && "Invalid no. of machine operands!");
 216   // Frame address.  Currently handles register +- offset only.
 217   if (MI->getOperand(0).isReg() && MI->getOperand(1).isImm())
 218     Location.set(MI->getOperand(0).getReg(), MI->getOperand(1).getImm());
 219   else {
 220     DEBUG(dbgs() << "DBG_VALUE instruction ignored! " << *MI << "\n");
 221   }
 222   return Location;
 223 }
 224
 225 /// EmitDwarfRegOp - Emit dwarf register operation.
 226 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc) const {
 227   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 228   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 229     AsmPrinter::EmitDwarfRegOp(MLoc);
 230   else {
 231     unsigned Reg = MLoc.getReg();
 232     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 233       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 234       // S registers are described as bit-pieces of a register
 235       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 236       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 237
 238       unsigned SReg = Reg - ARM::S0;
 239       bool odd = SReg & 0x1;
 240       unsigned Rx = 256 + (SReg >> 1);
 241
 242       OutStreamer.AddComment("DW_OP_regx for S register");
 243       EmitInt8(dwarf::DW_OP_regx);
 244
 245       OutStreamer.AddComment(Twine(SReg));
 246       EmitULEB128(Rx);
 247
 248       if (odd) {
 249         OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 250         EmitInt8(dwarf::DW_OP_bit_piece);
 251         EmitULEB128(32);
 252         EmitULEB128(32);
 253       } else {
 254         OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 255         EmitInt8(dwarf::DW_OP_bit_piece);
 256         EmitULEB128(32);
 257         EmitULEB128(0);
 258       }
 259     } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 260       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 261       // Q registers Q0-Q15 are described by composing two D registers together.
 262       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1)
 263       // DW_OP_piece(8)
 264
 265       unsigned QReg = Reg - ARM::Q0;
 266       unsigned D1 = 256 + 2 * QReg;
 267       unsigned D2 = D1 + 1;
 268
 269       OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 270       EmitInt8(dwarf::DW_OP_regx);
 271       EmitULEB128(D1);
 272       OutStreamer.AddComment("DW_OP_piece 8");
 273       EmitInt8(dwarf::DW_OP_piece);
 274       EmitULEB128(8);
 275
 276       OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 277       EmitInt8(dwarf::DW_OP_regx);
 278       EmitULEB128(D2);
 279       OutStreamer.AddComment("DW_OP_piece 8");
 280       EmitInt8(dwarf::DW_OP_piece);
 281       EmitULEB128(8);
 282     }
 283   }
 284 }
 285
 286 void ARMAsmPrinter::EmitFunctionBodyEnd() {
 287   // Make sure to terminate any constant pools that were at the end
 288   // of the function.
 289   if (!InConstantPool)
 290     return;
 291   InConstantPool = false;
 292   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
 293 }
 294
 295 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 296   if (AFI->isThumbFunction()) {
 297     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 298     OutStreamer.EmitThumbFunc(CurrentFnSym);
 299   }
 300
 301   OutStreamer.EmitLabel(CurrentFnSym);
 302 }
 303
 304 void ARMAsmPrinter::EmitXXStructor(const Constant *CV) {
 305   uint64_t Size = TM.getTargetData()->getTypeAllocSize(CV->getType());
 306   assert(Size && "C++ constructor pointer had zero size!");
 307
 308   const GlobalValue *GV = dyn_cast<GlobalValue>(CV->stripPointerCasts());
 309   assert(GV && "C++ constructor pointer was not a GlobalValue!");
 310
 311   const MCExpr *E = MCSymbolRefExpr::Create(Mang->getSymbol(GV),
 312                                             (Subtarget->isTargetDarwin()
 313                                              ? MCSymbolRefExpr::VK_None
 314                                              : MCSymbolRefExpr::VK_ARM_TARGET1),
 315                                             OutContext);
 316
 317   OutStreamer.EmitValue(E, Size);
 318 }
 319
 320 /// runOnMachineFunction - This uses the EmitInstruction()
 321 /// method to print assembly for each instruction.
 322 ///
 323 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 324   AFI = MF.getInfo<ARMFunctionInfo>();
 325   MCP = MF.getConstantPool();
 326
 327   return AsmPrinter::runOnMachineFunction(MF);
 328 }
 329
 330 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 331                                  raw_ostream &O, const char *Modifier) {
 332   const MachineOperand &MO = MI->getOperand(OpNum);
 333   unsigned TF = MO.getTargetFlags();
 334
 335   switch (MO.getType()) {
 336   default: llvm_unreachable("<unknown operand type>");
 337   case MachineOperand::MO_Register: {
 338     unsigned Reg = MO.getReg();
 339     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 340     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 341     O << ARMInstPrinter::getRegisterName(Reg);
 342     break;
 343   }
 344   case MachineOperand::MO_Immediate: {
 345     int64_t Imm = MO.getImm();
 346     O << '#';
 347     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 348         (TF == ARMII::MO_LO16))
 349       O << ":lower16:";
 350     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 351              (TF == ARMII::MO_HI16))
 352       O << ":upper16:";
 353     O << Imm;
 354     break;
 355   }
 356   case MachineOperand::MO_MachineBasicBlock:
 357     O << *MO.getMBB()->getSymbol();
 358     return;
 359   case MachineOperand::MO_GlobalAddress: {
 360     const GlobalValue *GV = MO.getGlobal();
 361     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 362         (TF & ARMII::MO_LO16))
 363       O << ":lower16:";
 364     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 365              (TF & ARMII::MO_HI16))
 366       O << ":upper16:";
 367     O << *Mang->getSymbol(GV);
 368
 369     printOffset(MO.getOffset(), O);
 370     if (TF == ARMII::MO_PLT)
 371       O << "(PLT)";
 372     break;
 373   }
 374   case MachineOperand::MO_ExternalSymbol: {
 375     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 376     if (TF == ARMII::MO_PLT)
 377       O << "(PLT)";
 378     break;
 379   }
 380   case MachineOperand::MO_ConstantPoolIndex:
 381     O << *GetCPISymbol(MO.getIndex());
 382     break;
 383   case MachineOperand::MO_JumpTableIndex:
 384     O << *GetJTISymbol(MO.getIndex());
 385     break;
 386   }
 387 }
 388
 389 //===--------------------------------------------------------------------===//
 390
 391 MCSymbol *ARMAsmPrinter::
 392 GetARMSetPICJumpTableLabel2(unsigned uid, unsigned uid2,
 393                             const MachineBasicBlock *MBB) const {
 394   SmallString<60> Name;
 395   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix()
 396     << getFunctionNumber() << '_' << uid << '_' << uid2
 397     << "_set_" << MBB->getNumber();
 398   return OutContext.GetOrCreateSymbol(Name.str());
 399 }
 400
 401 MCSymbol *ARMAsmPrinter::
 402 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 403   SmallString<60> Name;
 404   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 405     << getFunctionNumber() << '_' << uid << '_' << uid2;
 406   return OutContext.GetOrCreateSymbol(Name.str());
 407 }
 408
 409
 410 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel(void) const {
 411   SmallString<60> Name;
 412   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 413     << getFunctionNumber();
 414   return OutContext.GetOrCreateSymbol(Name.str());
 415 }
 416
 417 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 418                                     unsigned AsmVariant, const char *ExtraCode,
 419                                     raw_ostream &O) {
 420   // Does this asm operand have a single letter operand modifier?
 421   if (ExtraCode && ExtraCode[0]) {
 422     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 423
 424     switch (ExtraCode[0]) {
 425     default:
 426       // See if this is a generic print operand
 427       return AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 428     case 'a': // Print as a memory address.
 429       if (MI->getOperand(OpNum).isReg()) {
 430         O << "["
 431           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 432           << "]";
 433         return false;
 434       }
 435       // Fallthrough
 436     case 'c': // Don't print "#" before an immediate operand.
 437       if (!MI->getOperand(OpNum).isImm())
 438         return true;
 439       O << MI->getOperand(OpNum).getImm();
 440       return false;
 441     case 'P': // Print a VFP double precision register.
 442     case 'q': // Print a NEON quad precision register.
 443       printOperand(MI, OpNum, O);
 444       return false;
 445     case 'y': // Print a VFP single precision register as indexed double.
 446       if (MI->getOperand(OpNum).isReg()) {
 447         unsigned Reg = MI->getOperand(OpNum).getReg();
 448         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 449         // Find the 'd' register that has this 's' register as a sub-register,
 450         // and determine the lane number.
 451         for (MCSuperRegIterator SR(Reg, TRI); SR.isValid(); ++SR) {
 452           if (!ARM::DPRRegClass.contains(*SR))
 453             continue;
 454           bool Lane0 = TRI->getSubReg(*SR, ARM::ssub_0) == Reg;
 455           O << ARMInstPrinter::getRegisterName(*SR) << (Lane0 ? "[0]" : "[1]");
 456           return false;
 457         }
 458       }
 459       return true;
 460     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 461       if (!MI->getOperand(OpNum).isImm())
 462         return true;
 463       O << ~(MI->getOperand(OpNum).getImm());
 464       return false;
 465     case 'L': // The low 16 bits of an immediate constant.
 466       if (!MI->getOperand(OpNum).isImm())
 467         return true;
 468       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 469       return false;
 470     case 'M': { // A register range suitable for LDM/STM.
 471       if (!MI->getOperand(OpNum).isReg())
 472         return true;
 473       const MachineOperand &MO = MI->getOperand(OpNum);
 474       unsigned RegBegin = MO.getReg();
 475       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 476       // already got the operands in registers that are operands to the
 477       // inline asm statement.
 478
 479       O << "{" << ARMInstPrinter::getRegisterName(RegBegin);
 480
 481       // FIXME: The register allocator not only may not have given us the
 482       // registers in sequence, but may not be in ascending registers. This
 483       // will require changes in the register allocator that'll need to be
 484       // propagated down here if the operands change.
 485       unsigned RegOps = OpNum + 1;
 486       while (MI->getOperand(RegOps).isReg()) {
 487         O << ", "
 488           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 489         RegOps++;
 490       }
 491
 492       O << "}";
 493
 494       return false;
 495     }
 496     case 'R': // The most significant register of a pair.
 497     case 'Q': { // The least significant register of a pair.
 498       if (OpNum == 0)
 499         return true;
 500       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 501       if (!FlagsOP.isImm())
 502         return true;
 503       unsigned Flags = FlagsOP.getImm();
 504       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 505       if (NumVals != 2)
 506         return true;
 507       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 508       if (RegOp >= MI->getNumOperands())
 509         return true;
 510       const MachineOperand &MO = MI->getOperand(RegOp);
 511       if (!MO.isReg())
 512         return true;
 513       unsigned Reg = MO.getReg();
 514       O << ARMInstPrinter::getRegisterName(Reg);
 515       return false;
 516     }
 517
 518     case 'e': // The low doubleword register of a NEON quad register.
 519     case 'f': { // The high doubleword register of a NEON quad register.
 520       if (!MI->getOperand(OpNum).isReg())
 521         return true;
 522       unsigned Reg = MI->getOperand(OpNum).getReg();
 523       if (!ARM::QPRRegClass.contains(Reg))
 524         return true;
 525       const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 526       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 527                                        ARM::dsub_0 : ARM::dsub_1);
 528       O << ARMInstPrinter::getRegisterName(SubReg);
 529       return false;
 530     }
 531
 532     // These modifiers are not yet supported.
 533     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 534     case 'H': // The highest-numbered register of a pair.
 535       return true;
 536     }
 537   }
 538
 539   printOperand(MI, OpNum, O);
 540   return false;
 541 }
 542
 543 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 544                                           unsigned OpNum, unsigned AsmVariant,
 545                                           const char *ExtraCode,
 546                                           raw_ostream &O) {
 547   // Does this asm operand have a single letter operand modifier?
 548   if (ExtraCode && ExtraCode[0]) {
 549     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 550
 551     switch (ExtraCode[0]) {
 552       case 'A': // A memory operand for a VLD1/VST1 instruction.
 553       default: return true;  // Unknown modifier.
 554       case 'm': // The base register of a memory operand.
 555         if (!MI->getOperand(OpNum).isReg())
 556           return true;
 557         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 558         return false;
 559     }
 560   }
 561
 562   const MachineOperand &MO = MI->getOperand(OpNum);
 563   assert(MO.isReg() && "unexpected inline asm memory operand");
 564   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 565   return false;
 566 }
 567
 568 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 569   if (Subtarget->isTargetDarwin()) {
 570     Reloc::Model RelocM = TM.getRelocationModel();
 571     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 572       // Declare all the text sections up front (before the DWARF sections
 573       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 574       // them together at the beginning of the object file.  This helps
 575       // avoid out-of-range branches that are due a fundamental limitation of
 576       // the way symbol offsets are encoded with the current Darwin ARM
 577       // relocations.
 578       const TargetLoweringObjectFileMachO &TLOFMacho =
 579         static_cast<const TargetLoweringObjectFileMachO &>(
 580           getObjFileLowering());
 581       OutStreamer.SwitchSection(TLOFMacho.getTextSection());
 582       OutStreamer.SwitchSection(TLOFMacho.getTextCoalSection());
 583       OutStreamer.SwitchSection(TLOFMacho.getConstTextCoalSection());
 584       if (RelocM == Reloc::DynamicNoPIC) {
 585         const MCSection *sect =
 586           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 587                                      MCSectionMachO::S_SYMBOL_STUBS,
 588                                      12, SectionKind::getText());
 589         OutStreamer.SwitchSection(sect);
 590       } else {
 591         const MCSection *sect =
 592           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 593                                      MCSectionMachO::S_SYMBOL_STUBS,
 594                                      16, SectionKind::getText());
 595         OutStreamer.SwitchSection(sect);
 596       }
 597       const MCSection *StaticInitSect =
 598         OutContext.getMachOSection("__TEXT", "__StaticInit",
 599                                    MCSectionMachO::S_REGULAR |
 600                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 601                                    SectionKind::getText());
 602       OutStreamer.SwitchSection(StaticInitSect);
 603     }
 604   }
 605
 606   // Use unified assembler syntax.
 607   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 608
 609   // Emit ARM Build Attributes
 610   if (Subtarget->isTargetELF())
 611     emitAttributes();
 612 }
 613
 614
 615 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 616   if (Subtarget->isTargetDarwin()) {
 617     // All darwin targets use mach-o.
 618     const TargetLoweringObjectFileMachO &TLOFMacho =
 619       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 620     MachineModuleInfoMachO &MMIMacho =
 621       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 622
 623     // Output non-lazy-pointers for external and common global variables.
 624     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 625
 626     if (!Stubs.empty()) {
 627       // Switch with ".non_lazy_symbol_pointer" directive.
 628       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 629       EmitAlignment(2);
 630       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 631         // L_foo$stub:
 632         OutStreamer.EmitLabel(Stubs[i].first);
 633         //   .indirect_symbol _foo
 634         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 635         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 636
 637         if (MCSym.getInt())
 638           // External to current translation unit.
 639           OutStreamer.EmitIntValue(0, 4/*size*/, 0/*addrspace*/);
 640         else
 641           // Internal to current translation unit.
 642           //
 643           // When we place the LSDA into the TEXT section, the type info
 644           // pointers need to be indirect and pc-rel. We accomplish this by
 645           // using NLPs; however, sometimes the types are local to the file.
 646           // We need to fill in the value for the NLP in those cases.
 647           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 648                                                         OutContext),
 649                                 4/*size*/, 0/*addrspace*/);
 650       }
 651
 652       Stubs.clear();
 653       OutStreamer.AddBlankLine();
 654     }
 655
 656     Stubs = MMIMacho.GetHiddenGVStubList();
 657     if (!Stubs.empty()) {
 658       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 659       EmitAlignment(2);
 660       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 661         // L_foo$stub:
 662         OutStreamer.EmitLabel(Stubs[i].first);
 663         //   .long _foo
 664         OutStreamer.EmitValue(MCSymbolRefExpr::
 665                               Create(Stubs[i].second.getPointer(),
 666                                      OutContext),
 667                               4/*size*/, 0/*addrspace*/);
 668       }
 669
 670       Stubs.clear();
 671       OutStreamer.AddBlankLine();
 672     }
 673
 674     // Funny Darwin hack: This flag tells the linker that no global symbols
 675     // contain code that falls through to other global symbols (e.g. the obvious
 676     // implementation of multiple entry points).  If this doesn't occur, the
 677     // linker can safely perform dead code stripping.  Since LLVM never
 678     // generates code that does this, it is always safe to set.
 679     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 680   }
 681 }
 682
 683 //===----------------------------------------------------------------------===//
 684 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 685 // FIXME:
 686 // The following seem like one-off assembler flags, but they actually need
 687 // to appear in the .ARM.attributes section in ELF.
 688 // Instead of subclassing the MCELFStreamer, we do the work here.
 689
 690 void ARMAsmPrinter::emitAttributes() {
 691
 692   emitARMAttributeSection();
 693
 694   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 695   bool emitFPU = false;
 696   AttributeEmitter *AttrEmitter;
 697   if (OutStreamer.hasRawTextSupport()) {
 698     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 699     emitFPU = true;
 700   } else {
 701     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 702     AttrEmitter = new ObjectAttributeEmitter(O);
 703   }
 704
 705   AttrEmitter->MaybeSwitchVendor("aeabi");
 706
 707   std::string CPUString = Subtarget->getCPUString();
 708
 709   if (CPUString == "cortex-a8" ||
 710       Subtarget->isCortexA8()) {
 711     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 712     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 713     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 714                                ARMBuildAttrs::ApplicationProfile);
 715     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 716                                ARMBuildAttrs::Allowed);
 717     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 718                                ARMBuildAttrs::AllowThumb32);
 719     // Fixme: figure out when this is emitted.
 720     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 721     //                           ARMBuildAttrs::AllowWMMXv1);
 722     //
 723
 724     /// ADD additional Else-cases here!
 725   } else if (CPUString == "xscale") {
 726     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TEJ);
 727     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 728                                ARMBuildAttrs::Allowed);
 729     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 730                                ARMBuildAttrs::Allowed);
 731   } else if (CPUString == "generic") {
 732     // FIXME: Why these defaults?
 733     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 734     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 735                                ARMBuildAttrs::Allowed);
 736     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 737                                ARMBuildAttrs::Allowed);
 738   }
 739
 740   if (Subtarget->hasNEON() && emitFPU) {
 741     /* NEON is not exactly a VFP architecture, but GAS emit one of
 742      * neon/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 743     if (Subtarget->hasVFP4())
 744       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 745                                      "neon-vfpv4");
 746     else
 747       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 748     /* If emitted for NEON, omit from VFP below, since you can have both
 749      * NEON and VFP in build attributes but only one .fpu */
 750     emitFPU = false;
 751   }
 752
 753   /* VFPv4 + .fpu */
 754   if (Subtarget->hasVFP4()) {
 755     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 756                                ARMBuildAttrs::AllowFPv4A);
 757     if (emitFPU)
 758       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv4");
 759
 760   /* VFPv3 + .fpu */
 761   } else if (Subtarget->hasVFP3()) {
 762     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 763                                ARMBuildAttrs::AllowFPv3A);
 764     if (emitFPU)
 765       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 766
 767   /* VFPv2 + .fpu */
 768   } else if (Subtarget->hasVFP2()) {
 769     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 770                                ARMBuildAttrs::AllowFPv2);
 771     if (emitFPU)
 772       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 773   }
 774
 775   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 776    * since NEON can have 1 (allowed) or 2 (MAC operations) */
 777   if (Subtarget->hasNEON()) {
 778     AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 779                                ARMBuildAttrs::Allowed);
 780   }
 781
 782   // Signal various FP modes.
 783   if (!TM.Options.UnsafeFPMath) {
 784     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 785                                ARMBuildAttrs::Allowed);
 786     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 787                                ARMBuildAttrs::Allowed);
 788   }
 789
 790   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 791     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 792                                ARMBuildAttrs::Allowed);
 793   else
 794     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 795                                ARMBuildAttrs::AllowIEE754);
 796
 797   // FIXME: add more flags to ARMBuildAttrs.h
 798   // 8-bytes alignment stuff.
 799   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 800   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 801
 802   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 803   if (Subtarget->isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard) {
 804     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 805     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 806   }
 807   // FIXME: Should we signal R9 usage?
 808
 809   if (Subtarget->hasDivide())
 810     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 811
 812   AttrEmitter->Finish();
 813   delete AttrEmitter;
 814 }
 815
 816 void ARMAsmPrinter::emitARMAttributeSection() {
 817   // <format-version>
 818   // [ <section-length> "vendor-name"
 819   // [ <file-tag> <size> <attribute>*
 820   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 821   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 822   //   ]+
 823   // ]*
 824
 825   if (OutStreamer.hasRawTextSupport())
 826     return;
 827
 828   const ARMElfTargetObjectFile &TLOFELF =
 829     static_cast<const ARMElfTargetObjectFile &>
 830     (getObjFileLowering());
 831
 832   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 833
 834   // Format version
 835   OutStreamer.EmitIntValue(0x41, 1);
 836 }
 837
 838 //===----------------------------------------------------------------------===//
 839
 840 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 841                              unsigned LabelId, MCContext &Ctx) {
 842
 843   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 844                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 845   return Label;
 846 }
 847
 848 static MCSymbolRefExpr::VariantKind
 849 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 850   switch (Modifier) {
 851   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 852   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 853   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 854   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 855   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 856   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 857   }
 858   llvm_unreachable("Invalid ARMCPModifier!");
 859 }
 860
 861 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 862   bool isIndirect = Subtarget->isTargetDarwin() &&
 863     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 864   if (!isIndirect)
 865     return Mang->getSymbol(GV);
 866
 867   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 868   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 869   MachineModuleInfoMachO &MMIMachO =
 870     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 871   MachineModuleInfoImpl::StubValueTy &StubSym =
 872     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 873     MMIMachO.getGVStubEntry(MCSym);
 874   if (StubSym.getPointer() == 0)
 875     StubSym = MachineModuleInfoImpl::
 876       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 877   return MCSym;
 878 }
 879
 880 void ARMAsmPrinter::
 881 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 882   int Size = TM.getTargetData()->getTypeAllocSize(MCPV->getType());
 883
 884   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 885
 886   MCSymbol *MCSym;
 887   if (ACPV->isLSDA()) {
 888     SmallString<128> Str;
 889     raw_svector_ostream OS(Str);
 890     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 891     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 892   } else if (ACPV->isBlockAddress()) {
 893     const BlockAddress *BA =
 894       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 895     MCSym = GetBlockAddressSymbol(BA);
 896   } else if (ACPV->isGlobalValue()) {
 897     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 898     MCSym = GetARMGVSymbol(GV);
 899   } else if (ACPV->isMachineBasicBlock()) {
 900     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 901     MCSym = MBB->getSymbol();
 902   } else {
 903     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 904     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 905     MCSym = GetExternalSymbolSymbol(Sym);
 906   }
 907
 908   // Create an MCSymbol for the reference.
 909   const MCExpr *Expr =
 910     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 911                             OutContext);
 912
 913   if (ACPV->getPCAdjustment()) {
 914     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 915                                     getFunctionNumber(),
 916                                     ACPV->getLabelId(),
 917                                     OutContext);
 918     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 919     PCRelExpr =
 920       MCBinaryExpr::CreateAdd(PCRelExpr,
 921                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 922                                                      OutContext),
 923                               OutContext);
 924     if (ACPV->mustAddCurrentAddress()) {
 925       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 926       // label, so just emit a local label end reference that instead.
 927       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 928       OutStreamer.EmitLabel(DotSym);
 929       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 930       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 931     }
 932     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 933   }
 934   OutStreamer.EmitValue(Expr, Size);
 935 }
 936
 937 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 938   unsigned Opcode = MI->getOpcode();
 939   int OpNum = 1;
 940   if (Opcode == ARM::BR_JTadd)
 941     OpNum = 2;
 942   else if (Opcode == ARM::BR_JTm)
 943     OpNum = 3;
 944
 945   const MachineOperand &MO1 = MI->getOperand(OpNum);
 946   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 947   unsigned JTI = MO1.getIndex();
 948
 949   // Emit a label for the jump table.
 950   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 951   OutStreamer.EmitLabel(JTISymbol);
 952
 953   // Mark the jump table as data-in-code.
 954   OutStreamer.EmitDataRegion(MCDR_DataRegionJT32);
 955
 956   // Emit each entry of the table.
 957   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 958   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 959   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 960
 961   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 962     MachineBasicBlock *MBB = JTBBs[i];
 963     // Construct an MCExpr for the entry. We want a value of the form:
 964     // (BasicBlockAddr - TableBeginAddr)
 965     //
 966     // For example, a table with entries jumping to basic blocks BB0 and BB1
 967     // would look like:
 968     // LJTI_0_0:
 969     //    .word (LBB0 - LJTI_0_0)
 970     //    .word (LBB1 - LJTI_0_0)
 971     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 972
 973     if (TM.getRelocationModel() == Reloc::PIC_)
 974       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 975                                                                    OutContext),
 976                                      OutContext);
 977     // If we're generating a table of Thumb addresses in static relocation
 978     // model, we need to add one to keep interworking correctly.
 979     else if (AFI->isThumbFunction())
 980       Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(1,OutContext),
 981                                      OutContext);
 982     OutStreamer.EmitValue(Expr, 4);
 983   }
 984   // Mark the end of jump table data-in-code region.
 985   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
 986 }
 987
 988 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
 989   unsigned Opcode = MI->getOpcode();
 990   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
 991   const MachineOperand &MO1 = MI->getOperand(OpNum);
 992   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 993   unsigned JTI = MO1.getIndex();
 994
 995   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 996   OutStreamer.EmitLabel(JTISymbol);
 997
 998   // Emit each entry of the table.
 999   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
1000   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
1001   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
1002   unsigned OffsetWidth = 4;
1003   if (MI->getOpcode() == ARM::t2TBB_JT) {
1004     OffsetWidth = 1;
1005     // Mark the jump table as data-in-code.
1006     OutStreamer.EmitDataRegion(MCDR_DataRegionJT8);
1007   } else if (MI->getOpcode() == ARM::t2TBH_JT) {
1008     OffsetWidth = 2;
1009     // Mark the jump table as data-in-code.
1010     OutStreamer.EmitDataRegion(MCDR_DataRegionJT16);
1011   }
1012
1013   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
1014     MachineBasicBlock *MBB = JTBBs[i];
1015     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
1016                                                       OutContext);
1017     // If this isn't a TBB or TBH, the entries are direct branch instructions.
1018     if (OffsetWidth == 4) {
1019       MCInst BrInst;
1020       BrInst.setOpcode(ARM::t2B);
1021       BrInst.addOperand(MCOperand::CreateExpr(MBBSymbolExpr));
1022       BrInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1023       BrInst.addOperand(MCOperand::CreateReg(0));
1024       OutStreamer.EmitInstruction(BrInst);
1025       continue;
1026     }
1027     // Otherwise it's an offset from the dispatch instruction. Construct an
1028     // MCExpr for the entry. We want a value of the form:
1029     // (BasicBlockAddr - TableBeginAddr) / 2
1030     //
1031     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1032     // would look like:
1033     // LJTI_0_0:
1034     //    .byte (LBB0 - LJTI_0_0) / 2
1035     //    .byte (LBB1 - LJTI_0_0) / 2
1036     const MCExpr *Expr =
1037       MCBinaryExpr::CreateSub(MBBSymbolExpr,
1038                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
1039                               OutContext);
1040     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
1041                                    OutContext);
1042     OutStreamer.EmitValue(Expr, OffsetWidth);
1043   }
1044   // Mark the end of jump table data-in-code region. 32-bit offsets use
1045   // actual branch instructions here, so we don't mark those as a data-region
1046   // at all.
1047   if (OffsetWidth != 4)
1048     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1049 }
1050
1051 void ARMAsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
1052                                            raw_ostream &OS) {
1053   unsigned NOps = MI->getNumOperands();
1054   assert(NOps==4);
1055   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
1056   // cast away const; DIetc do not take const operands for some reason.
1057   DIVariable V(const_cast<MDNode *>(MI->getOperand(NOps-1).getMetadata()));
1058   OS << V.getName();
1059   OS << " <- ";
1060   // Frame address.  Currently handles register +- offset only.
1061   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
1062   OS << '['; printOperand(MI, 0, OS); OS << '+'; printOperand(MI, 1, OS);
1063   OS << ']';
1064   OS << "+";
1065   printOperand(MI, NOps-2, OS);
1066 }
1067
1068 static void populateADROperands(MCInst &Inst, unsigned Dest,
1069                                 const MCSymbol *Label,
1070                                 unsigned pred, unsigned ccreg,
1071                                 MCContext &Ctx) {
1072   const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, Ctx);
1073   Inst.addOperand(MCOperand::CreateReg(Dest));
1074   Inst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1075   // Add predicate operands.
1076   Inst.addOperand(MCOperand::CreateImm(pred));
1077   Inst.addOperand(MCOperand::CreateReg(ccreg));
1078 }
1079
1080 void ARMAsmPrinter::EmitPatchedInstruction(const MachineInstr *MI,
1081                                            unsigned Opcode) {
1082   MCInst TmpInst;
1083
1084   // Emit the instruction as usual, just patch the opcode.
1085   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1086   TmpInst.setOpcode(Opcode);
1087   OutStreamer.EmitInstruction(TmpInst);
1088 }
1089
1090 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1091   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1092       "Only instruction which are involved into frame setup code are allowed");
1093
1094   const MachineFunction &MF = *MI->getParent()->getParent();
1095   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
1096   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1097
1098   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1099   unsigned Opc = MI->getOpcode();
1100   unsigned SrcReg, DstReg;
1101
1102   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1103     // Two special cases:
1104     // 1) tPUSH does not have src/dst regs.
1105     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1106     // load. Yes, this is pretty fragile, but for now I don't see better
1107     // way... :(
1108     SrcReg = DstReg = ARM::SP;
1109   } else {
1110     SrcReg = MI->getOperand(1).getReg();
1111     DstReg = MI->getOperand(0).getReg();
1112   }
1113
1114   // Try to figure out the unwinding opcode out of src / dst regs.
1115   if (MI->mayStore()) {
1116     // Register saves.
1117     assert(DstReg == ARM::SP &&
1118            "Only stack pointer as a destination reg is supported");
1119
1120     SmallVector<unsigned, 4> RegList;
1121     // Skip src & dst reg, and pred ops.
1122     unsigned StartOp = 2 + 2;
1123     // Use all the operands.
1124     unsigned NumOffset = 0;
1125
1126     switch (Opc) {
1127     default:
1128       MI->dump();
1129       llvm_unreachable("Unsupported opcode for unwinding information");
1130     case ARM::tPUSH:
1131       // Special case here: no src & dst reg, but two extra imp ops.
1132       StartOp = 2; NumOffset = 2;
1133     case ARM::STMDB_UPD:
1134     case ARM::t2STMDB_UPD:
1135     case ARM::VSTMDDB_UPD:
1136       assert(SrcReg == ARM::SP &&
1137              "Only stack pointer as a source reg is supported");
1138       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1139            i != NumOps; ++i)
1140         RegList.push_back(MI->getOperand(i).getReg());
1141       break;
1142     case ARM::STR_PRE_IMM:
1143     case ARM::STR_PRE_REG:
1144     case ARM::t2STR_PRE:
1145       assert(MI->getOperand(2).getReg() == ARM::SP &&
1146              "Only stack pointer as a source reg is supported");
1147       RegList.push_back(SrcReg);
1148       break;
1149     }
1150     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1151   } else {
1152     // Changes of stack / frame pointer.
1153     if (SrcReg == ARM::SP) {
1154       int64_t Offset = 0;
1155       switch (Opc) {
1156       default:
1157         MI->dump();
1158         llvm_unreachable("Unsupported opcode for unwinding information");
1159       case ARM::MOVr:
1160       case ARM::tMOVr:
1161         Offset = 0;
1162         break;
1163       case ARM::ADDri:
1164         Offset = -MI->getOperand(2).getImm();
1165         break;
1166       case ARM::SUBri:
1167       case ARM::t2SUBri:
1168         Offset = MI->getOperand(2).getImm();
1169         break;
1170       case ARM::tSUBspi:
1171         Offset = MI->getOperand(2).getImm()*4;
1172         break;
1173       case ARM::tADDspi:
1174       case ARM::tADDrSPi:
1175         Offset = -MI->getOperand(2).getImm()*4;
1176         break;
1177       case ARM::tLDRpci: {
1178         // Grab the constpool index and check, whether it corresponds to
1179         // original or cloned constpool entry.
1180         unsigned CPI = MI->getOperand(1).getIndex();
1181         const MachineConstantPool *MCP = MF.getConstantPool();
1182         if (CPI >= MCP->getConstants().size())
1183           CPI = AFI.getOriginalCPIdx(CPI);
1184         assert(CPI != -1U && "Invalid constpool index");
1185
1186         // Derive the actual offset.
1187         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1188         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1189         // FIXME: Check for user, it should be "add" instruction!
1190         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1191         break;
1192       }
1193       }
1194
1195       if (DstReg == FramePtr && FramePtr != ARM::SP)
1196         // Set-up of the frame pointer. Positive values correspond to "add"
1197         // instruction.
1198         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1199       else if (DstReg == ARM::SP) {
1200         // Change of SP by an offset. Positive values correspond to "sub"
1201         // instruction.
1202         OutStreamer.EmitPad(Offset);
1203       } else {
1204         MI->dump();
1205         llvm_unreachable("Unsupported opcode for unwinding information");
1206       }
1207     } else if (DstReg == ARM::SP) {
1208       // FIXME: .movsp goes here
1209       MI->dump();
1210       llvm_unreachable("Unsupported opcode for unwinding information");
1211     }
1212     else {
1213       MI->dump();
1214       llvm_unreachable("Unsupported opcode for unwinding information");
1215     }
1216   }
1217 }
1218
1219 extern cl::opt<bool> EnableARMEHABI;
1220
1221 // Simple pseudo-instructions have their lowering (with expansion to real
1222 // instructions) auto-generated.
1223 #include "ARMGenMCPseudoLowering.inc"
1224
1225 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1226   // If we just ended a constant pool, mark it as such.
1227   if (InConstantPool && MI->getOpcode() != ARM::CONSTPOOL_ENTRY) {
1228     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1229     InConstantPool = false;
1230   }
1231
1232   // Emit unwinding stuff for frame-related instructions
1233   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1234     EmitUnwindingInstruction(MI);
1235
1236   // Do any auto-generated pseudo lowerings.
1237   if (emitPseudoExpansionLowering(OutStreamer, MI))
1238     return;
1239
1240   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1241          "Pseudo flag setting opcode should be expanded early");
1242
1243   // Check for manual lowerings.
1244   unsigned Opc = MI->getOpcode();
1245   switch (Opc) {
1246   case ARM::t2MOVi32imm: llvm_unreachable("Should be lowered by thumb2it pass");
1247   case ARM::DBG_VALUE: {
1248     if (isVerbose() && OutStreamer.hasRawTextSupport()) {
1249       SmallString<128> TmpStr;
1250       raw_svector_ostream OS(TmpStr);
1251       PrintDebugValueComment(MI, OS);
1252       OutStreamer.EmitRawText(StringRef(OS.str()));
1253     }
1254     return;
1255   }
1256   case ARM::LEApcrel:
1257   case ARM::tLEApcrel:
1258   case ARM::t2LEApcrel: {
1259     // FIXME: Need to also handle globals and externals
1260     MCInst TmpInst;
1261     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrel ? ARM::t2ADR
1262                       : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1263                          : ARM::ADR));
1264     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1265                         GetCPISymbol(MI->getOperand(1).getIndex()),
1266                         MI->getOperand(2).getImm(), MI->getOperand(3).getReg(),
1267                         OutContext);
1268     OutStreamer.EmitInstruction(TmpInst);
1269     return;
1270   }
1271   case ARM::LEApcrelJT:
1272   case ARM::tLEApcrelJT:
1273   case ARM::t2LEApcrelJT: {
1274     MCInst TmpInst;
1275     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrelJT ? ARM::t2ADR
1276                       : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1277                          : ARM::ADR));
1278     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1279                       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1280                                                   MI->getOperand(2).getImm()),
1281                       MI->getOperand(3).getImm(), MI->getOperand(4).getReg(),
1282                       OutContext);
1283     OutStreamer.EmitInstruction(TmpInst);
1284     return;
1285   }
1286   // Darwin call instructions are just normal call instructions with different
1287   // clobber semantics (they clobber R9).
1288   case ARM::BX_CALL: {
1289     {
1290       MCInst TmpInst;
1291       TmpInst.setOpcode(ARM::MOVr);
1292       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1293       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1294       // Add predicate operands.
1295       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1296       TmpInst.addOperand(MCOperand::CreateReg(0));
1297       // Add 's' bit operand (always reg0 for this)
1298       TmpInst.addOperand(MCOperand::CreateReg(0));
1299       OutStreamer.EmitInstruction(TmpInst);
1300     }
1301     {
1302       MCInst TmpInst;
1303       TmpInst.setOpcode(ARM::BX);
1304       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1305       OutStreamer.EmitInstruction(TmpInst);
1306     }
1307     return;
1308   }
1309   case ARM::tBX_CALL: {
1310     {
1311       MCInst TmpInst;
1312       TmpInst.setOpcode(ARM::tMOVr);
1313       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1314       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1315       // Add predicate operands.
1316       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1317       TmpInst.addOperand(MCOperand::CreateReg(0));
1318       OutStreamer.EmitInstruction(TmpInst);
1319     }
1320     {
1321       MCInst TmpInst;
1322       TmpInst.setOpcode(ARM::tBX);
1323       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1324       // Add predicate operands.
1325       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1326       TmpInst.addOperand(MCOperand::CreateReg(0));
1327       OutStreamer.EmitInstruction(TmpInst);
1328     }
1329     return;
1330   }
1331   case ARM::BMOVPCRX_CALL: {
1332     {
1333       MCInst TmpInst;
1334       TmpInst.setOpcode(ARM::MOVr);
1335       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1336       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1337       // Add predicate operands.
1338       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1339       TmpInst.addOperand(MCOperand::CreateReg(0));
1340       // Add 's' bit operand (always reg0 for this)
1341       TmpInst.addOperand(MCOperand::CreateReg(0));
1342       OutStreamer.EmitInstruction(TmpInst);
1343     }
1344     {
1345       MCInst TmpInst;
1346       TmpInst.setOpcode(ARM::MOVr);
1347       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1348       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1349       // Add predicate operands.
1350       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1351       TmpInst.addOperand(MCOperand::CreateReg(0));
1352       // Add 's' bit operand (always reg0 for this)
1353       TmpInst.addOperand(MCOperand::CreateReg(0));
1354       OutStreamer.EmitInstruction(TmpInst);
1355     }
1356     return;
1357   }
1358   case ARM::BMOVPCB_CALL: {
1359     {
1360       MCInst TmpInst;
1361       TmpInst.setOpcode(ARM::MOVr);
1362       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1363       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1364       // Add predicate operands.
1365       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1366       TmpInst.addOperand(MCOperand::CreateReg(0));
1367       // Add 's' bit operand (always reg0 for this)
1368       TmpInst.addOperand(MCOperand::CreateReg(0));
1369       OutStreamer.EmitInstruction(TmpInst);
1370     }
1371     {
1372       MCInst TmpInst;
1373       TmpInst.setOpcode(ARM::Bcc);
1374       const GlobalValue *GV = MI->getOperand(0).getGlobal();
1375       MCSymbol *GVSym = Mang->getSymbol(GV);
1376       const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1377       TmpInst.addOperand(MCOperand::CreateExpr(GVSymExpr));
1378       // Add predicate operands.
1379       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1380       TmpInst.addOperand(MCOperand::CreateReg(0));
1381       OutStreamer.EmitInstruction(TmpInst);
1382     }
1383     return;
1384   }
1385   case ARM::t2BMOVPCB_CALL: {
1386     {
1387       MCInst TmpInst;
1388       TmpInst.setOpcode(ARM::tMOVr);
1389       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1390       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1391       // Add predicate operands.
1392       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1393       TmpInst.addOperand(MCOperand::CreateReg(0));
1394       OutStreamer.EmitInstruction(TmpInst);
1395     }
1396     {
1397       MCInst TmpInst;
1398       TmpInst.setOpcode(ARM::t2B);
1399       const GlobalValue *GV = MI->getOperand(0).getGlobal();
1400       MCSymbol *GVSym = Mang->getSymbol(GV);
1401       const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1402       TmpInst.addOperand(MCOperand::CreateExpr(GVSymExpr));
1403       // Add predicate operands.
1404       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1405       TmpInst.addOperand(MCOperand::CreateReg(0));
1406       OutStreamer.EmitInstruction(TmpInst);
1407     }
1408     return;
1409   }
1410   case ARM::MOVi16_ga_pcrel:
1411   case ARM::t2MOVi16_ga_pcrel: {
1412     MCInst TmpInst;
1413     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1414     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1415
1416     unsigned TF = MI->getOperand(1).getTargetFlags();
1417     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1418     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1419     MCSymbol *GVSym = GetARMGVSymbol(GV);
1420     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1421     if (isPIC) {
1422       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1423                                        getFunctionNumber(),
1424                                        MI->getOperand(2).getImm(), OutContext);
1425       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1426       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1427       const MCExpr *PCRelExpr =
1428         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1429                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1430                                       MCConstantExpr::Create(PCAdj, OutContext),
1431                                           OutContext), OutContext), OutContext);
1432       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1433     } else {
1434       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1435       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1436     }
1437
1438     // Add predicate operands.
1439     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1440     TmpInst.addOperand(MCOperand::CreateReg(0));
1441     // Add 's' bit operand (always reg0 for this)
1442     TmpInst.addOperand(MCOperand::CreateReg(0));
1443     OutStreamer.EmitInstruction(TmpInst);
1444     return;
1445   }
1446   case ARM::MOVTi16_ga_pcrel:
1447   case ARM::t2MOVTi16_ga_pcrel: {
1448     MCInst TmpInst;
1449     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1450                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1451     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1452     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1453
1454     unsigned TF = MI->getOperand(2).getTargetFlags();
1455     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1456     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1457     MCSymbol *GVSym = GetARMGVSymbol(GV);
1458     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1459     if (isPIC) {
1460       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1461                                        getFunctionNumber(),
1462                                        MI->getOperand(3).getImm(), OutContext);
1463       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1464       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1465       const MCExpr *PCRelExpr =
1466         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1467                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1468                                       MCConstantExpr::Create(PCAdj, OutContext),
1469                                           OutContext), OutContext), OutContext);
1470       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1471     } else {
1472       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1473       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1474     }
1475     // Add predicate operands.
1476     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1477     TmpInst.addOperand(MCOperand::CreateReg(0));
1478     // Add 's' bit operand (always reg0 for this)
1479     TmpInst.addOperand(MCOperand::CreateReg(0));
1480     OutStreamer.EmitInstruction(TmpInst);
1481     return;
1482   }
1483   case ARM::tPICADD: {
1484     // This is a pseudo op for a label + instruction sequence, which looks like:
1485     // LPC0:
1486     //     add r0, pc
1487     // This adds the address of LPC0 to r0.
1488
1489     // Emit the label.
1490     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1491                           getFunctionNumber(), MI->getOperand(2).getImm(),
1492                           OutContext));
1493
1494     // Form and emit the add.
1495     MCInst AddInst;
1496     AddInst.setOpcode(ARM::tADDhirr);
1497     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1498     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1499     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1500     // Add predicate operands.
1501     AddInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1502     AddInst.addOperand(MCOperand::CreateReg(0));
1503     OutStreamer.EmitInstruction(AddInst);
1504     return;
1505   }
1506   case ARM::PICADD: {
1507     // This is a pseudo op for a label + instruction sequence, which looks like:
1508     // LPC0:
1509     //     add r0, pc, r0
1510     // This adds the address of LPC0 to r0.
1511
1512     // Emit the label.
1513     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1514                           getFunctionNumber(), MI->getOperand(2).getImm(),
1515                           OutContext));
1516
1517     // Form and emit the add.
1518     MCInst AddInst;
1519     AddInst.setOpcode(ARM::ADDrr);
1520     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1521     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1522     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1523     // Add predicate operands.
1524     AddInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1525     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1526     // Add 's' bit operand (always reg0 for this)
1527     AddInst.addOperand(MCOperand::CreateReg(0));
1528     OutStreamer.EmitInstruction(AddInst);
1529     return;
1530   }
1531   case ARM::PICSTR:
1532   case ARM::PICSTRB:
1533   case ARM::PICSTRH:
1534   case ARM::PICLDR:
1535   case ARM::PICLDRB:
1536   case ARM::PICLDRH:
1537   case ARM::PICLDRSB:
1538   case ARM::PICLDRSH: {
1539     // This is a pseudo op for a label + instruction sequence, which looks like:
1540     // LPC0:
1541     //     OP r0, [pc, r0]
1542     // The LCP0 label is referenced by a constant pool entry in order to get
1543     // a PC-relative address at the ldr instruction.
1544
1545     // Emit the label.
1546     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1547                           getFunctionNumber(), MI->getOperand(2).getImm(),
1548                           OutContext));
1549
1550     // Form and emit the load
1551     unsigned Opcode;
1552     switch (MI->getOpcode()) {
1553     default:
1554       llvm_unreachable("Unexpected opcode!");
1555     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1556     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1557     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1558     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1559     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1560     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1561     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1562     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1563     }
1564     MCInst LdStInst;
1565     LdStInst.setOpcode(Opcode);
1566     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1567     LdStInst.addOperand(MCOperand::CreateReg(ARM::PC));
1568     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1569     LdStInst.addOperand(MCOperand::CreateImm(0));
1570     // Add predicate operands.
1571     LdStInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1572     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1573     OutStreamer.EmitInstruction(LdStInst);
1574
1575     return;
1576   }
1577   case ARM::CONSTPOOL_ENTRY: {
1578     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1579     /// in the function.  The first operand is the ID# for this instruction, the
1580     /// second is the index into the MachineConstantPool that this is, the third
1581     /// is the size in bytes of this constant pool entry.
1582     /// The required alignment is specified on the basic block holding this MI.
1583     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1584     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1585
1586     // If this is the first entry of the pool, mark it.
1587     if (!InConstantPool) {
1588       OutStreamer.EmitDataRegion(MCDR_DataRegion);
1589       InConstantPool = true;
1590     }
1591
1592     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1593
1594     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1595     if (MCPE.isMachineConstantPoolEntry())
1596       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1597     else
1598       EmitGlobalConstant(MCPE.Val.ConstVal);
1599     return;
1600   }
1601   case ARM::t2BR_JT: {
1602     // Lower and emit the instruction itself, then the jump table following it.
1603     MCInst TmpInst;
1604     TmpInst.setOpcode(ARM::tMOVr);
1605     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1606     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1607     // Add predicate operands.
1608     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1609     TmpInst.addOperand(MCOperand::CreateReg(0));
1610     OutStreamer.EmitInstruction(TmpInst);
1611     // Output the data for the jump table itself
1612     EmitJump2Table(MI);
1613     return;
1614   }
1615   case ARM::t2TBB_JT: {
1616     // Lower and emit the instruction itself, then the jump table following it.
1617     MCInst TmpInst;
1618
1619     TmpInst.setOpcode(ARM::t2TBB);
1620     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1621     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1622     // Add predicate operands.
1623     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1624     TmpInst.addOperand(MCOperand::CreateReg(0));
1625     OutStreamer.EmitInstruction(TmpInst);
1626     // Output the data for the jump table itself
1627     EmitJump2Table(MI);
1628     // Make sure the next instruction is 2-byte aligned.
1629     EmitAlignment(1);
1630     return;
1631   }
1632   case ARM::t2TBH_JT: {
1633     // Lower and emit the instruction itself, then the jump table following it.
1634     MCInst TmpInst;
1635
1636     TmpInst.setOpcode(ARM::t2TBH);
1637     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1638     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1639     // Add predicate operands.
1640     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1641     TmpInst.addOperand(MCOperand::CreateReg(0));
1642     OutStreamer.EmitInstruction(TmpInst);
1643     // Output the data for the jump table itself
1644     EmitJump2Table(MI);
1645     return;
1646   }
1647   case ARM::tBR_JTr:
1648   case ARM::BR_JTr: {
1649     // Lower and emit the instruction itself, then the jump table following it.
1650     // mov pc, target
1651     MCInst TmpInst;
1652     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1653       ARM::MOVr : ARM::tMOVr;
1654     TmpInst.setOpcode(Opc);
1655     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1656     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1657     // Add predicate operands.
1658     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1659     TmpInst.addOperand(MCOperand::CreateReg(0));
1660     // Add 's' bit operand (always reg0 for this)
1661     if (Opc == ARM::MOVr)
1662       TmpInst.addOperand(MCOperand::CreateReg(0));
1663     OutStreamer.EmitInstruction(TmpInst);
1664
1665     // Make sure the Thumb jump table is 4-byte aligned.
1666     if (Opc == ARM::tMOVr)
1667       EmitAlignment(2);
1668
1669     // Output the data for the jump table itself
1670     EmitJumpTable(MI);
1671     return;
1672   }
1673   case ARM::BR_JTm: {
1674     // Lower and emit the instruction itself, then the jump table following it.
1675     // ldr pc, target
1676     MCInst TmpInst;
1677     if (MI->getOperand(1).getReg() == 0) {
1678       // literal offset
1679       TmpInst.setOpcode(ARM::LDRi12);
1680       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1681       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1682       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1683     } else {
1684       TmpInst.setOpcode(ARM::LDRrs);
1685       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1686       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1687       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1688       TmpInst.addOperand(MCOperand::CreateImm(0));
1689     }
1690     // Add predicate operands.
1691     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1692     TmpInst.addOperand(MCOperand::CreateReg(0));
1693     OutStreamer.EmitInstruction(TmpInst);
1694
1695     // Output the data for the jump table itself
1696     EmitJumpTable(MI);
1697     return;
1698   }
1699   case ARM::BR_JTadd: {
1700     // Lower and emit the instruction itself, then the jump table following it.
1701     // add pc, target, idx
1702     MCInst TmpInst;
1703     TmpInst.setOpcode(ARM::ADDrr);
1704     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1705     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1706     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1707     // Add predicate operands.
1708     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1709     TmpInst.addOperand(MCOperand::CreateReg(0));
1710     // Add 's' bit operand (always reg0 for this)
1711     TmpInst.addOperand(MCOperand::CreateReg(0));
1712     OutStreamer.EmitInstruction(TmpInst);
1713
1714     // Output the data for the jump table itself
1715     EmitJumpTable(MI);
1716     return;
1717   }
1718   case ARM::TRAP: {
1719     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1720     // FIXME: Remove this special case when they do.
1721     if (!Subtarget->isTargetDarwin()) {
1722       //.long 0xe7ffdefe @ trap
1723       uint32_t Val = 0xe7ffdefeUL;
1724       OutStreamer.AddComment("trap");
1725       OutStreamer.EmitIntValue(Val, 4);
1726       return;
1727     }
1728     break;
1729   }
1730   case ARM::tTRAP: {
1731     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1732     // FIXME: Remove this special case when they do.
1733     if (!Subtarget->isTargetDarwin()) {
1734       //.short 57086 @ trap
1735       uint16_t Val = 0xdefe;
1736       OutStreamer.AddComment("trap");
1737       OutStreamer.EmitIntValue(Val, 2);
1738       return;
1739     }
1740     break;
1741   }
1742   case ARM::t2Int_eh_sjlj_setjmp:
1743   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1744   case ARM::tInt_eh_sjlj_setjmp: {
1745     // Two incoming args: GPR:$src, GPR:$val
1746     // mov $val, pc
1747     // adds $val, #7
1748     // str $val, [$src, #4]
1749     // movs r0, #0
1750     // b 1f
1751     // movs r0, #1
1752     // 1:
1753     unsigned SrcReg = MI->getOperand(0).getReg();
1754     unsigned ValReg = MI->getOperand(1).getReg();
1755     MCSymbol *Label = GetARMSJLJEHLabel();
1756     {
1757       MCInst TmpInst;
1758       TmpInst.setOpcode(ARM::tMOVr);
1759       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1760       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1761       // Predicate.
1762       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1763       TmpInst.addOperand(MCOperand::CreateReg(0));
1764       OutStreamer.AddComment("eh_setjmp begin");
1765       OutStreamer.EmitInstruction(TmpInst);
1766     }
1767     {
1768       MCInst TmpInst;
1769       TmpInst.setOpcode(ARM::tADDi3);
1770       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1771       // 's' bit operand
1772       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1773       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1774       TmpInst.addOperand(MCOperand::CreateImm(7));
1775       // Predicate.
1776       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1777       TmpInst.addOperand(MCOperand::CreateReg(0));
1778       OutStreamer.EmitInstruction(TmpInst);
1779     }
1780     {
1781       MCInst TmpInst;
1782       TmpInst.setOpcode(ARM::tSTRi);
1783       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1784       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1785       // The offset immediate is #4. The operand value is scaled by 4 for the
1786       // tSTR instruction.
1787       TmpInst.addOperand(MCOperand::CreateImm(1));
1788       // Predicate.
1789       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1790       TmpInst.addOperand(MCOperand::CreateReg(0));
1791       OutStreamer.EmitInstruction(TmpInst);
1792     }
1793     {
1794       MCInst TmpInst;
1795       TmpInst.setOpcode(ARM::tMOVi8);
1796       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1797       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1798       TmpInst.addOperand(MCOperand::CreateImm(0));
1799       // Predicate.
1800       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1801       TmpInst.addOperand(MCOperand::CreateReg(0));
1802       OutStreamer.EmitInstruction(TmpInst);
1803     }
1804     {
1805       const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1806       MCInst TmpInst;
1807       TmpInst.setOpcode(ARM::tB);
1808       TmpInst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1809       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1810       TmpInst.addOperand(MCOperand::CreateReg(0));
1811       OutStreamer.EmitInstruction(TmpInst);
1812     }
1813     {
1814       MCInst TmpInst;
1815       TmpInst.setOpcode(ARM::tMOVi8);
1816       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1817       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1818       TmpInst.addOperand(MCOperand::CreateImm(1));
1819       // Predicate.
1820       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1821       TmpInst.addOperand(MCOperand::CreateReg(0));
1822       OutStreamer.AddComment("eh_setjmp end");
1823       OutStreamer.EmitInstruction(TmpInst);
1824     }
1825     OutStreamer.EmitLabel(Label);
1826     return;
1827   }
1828
1829   case ARM::Int_eh_sjlj_setjmp_nofp:
1830   case ARM::Int_eh_sjlj_setjmp: {
1831     // Two incoming args: GPR:$src, GPR:$val
1832     // add $val, pc, #8
1833     // str $val, [$src, #+4]
1834     // mov r0, #0
1835     // add pc, pc, #0
1836     // mov r0, #1
1837     unsigned SrcReg = MI->getOperand(0).getReg();
1838     unsigned ValReg = MI->getOperand(1).getReg();
1839
1840     {
1841       MCInst TmpInst;
1842       TmpInst.setOpcode(ARM::ADDri);
1843       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1844       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1845       TmpInst.addOperand(MCOperand::CreateImm(8));
1846       // Predicate.
1847       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1848       TmpInst.addOperand(MCOperand::CreateReg(0));
1849       // 's' bit operand (always reg0 for this).
1850       TmpInst.addOperand(MCOperand::CreateReg(0));
1851       OutStreamer.AddComment("eh_setjmp begin");
1852       OutStreamer.EmitInstruction(TmpInst);
1853     }
1854     {
1855       MCInst TmpInst;
1856       TmpInst.setOpcode(ARM::STRi12);
1857       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1858       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1859       TmpInst.addOperand(MCOperand::CreateImm(4));
1860       // Predicate.
1861       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1862       TmpInst.addOperand(MCOperand::CreateReg(0));
1863       OutStreamer.EmitInstruction(TmpInst);
1864     }
1865     {
1866       MCInst TmpInst;
1867       TmpInst.setOpcode(ARM::MOVi);
1868       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1869       TmpInst.addOperand(MCOperand::CreateImm(0));
1870       // Predicate.
1871       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1872       TmpInst.addOperand(MCOperand::CreateReg(0));
1873       // 's' bit operand (always reg0 for this).
1874       TmpInst.addOperand(MCOperand::CreateReg(0));
1875       OutStreamer.EmitInstruction(TmpInst);
1876     }
1877     {
1878       MCInst TmpInst;
1879       TmpInst.setOpcode(ARM::ADDri);
1880       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1881       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1882       TmpInst.addOperand(MCOperand::CreateImm(0));
1883       // Predicate.
1884       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1885       TmpInst.addOperand(MCOperand::CreateReg(0));
1886       // 's' bit operand (always reg0 for this).
1887       TmpInst.addOperand(MCOperand::CreateReg(0));
1888       OutStreamer.EmitInstruction(TmpInst);
1889     }
1890     {
1891       MCInst TmpInst;
1892       TmpInst.setOpcode(ARM::MOVi);
1893       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1894       TmpInst.addOperand(MCOperand::CreateImm(1));
1895       // Predicate.
1896       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1897       TmpInst.addOperand(MCOperand::CreateReg(0));
1898       // 's' bit operand (always reg0 for this).
1899       TmpInst.addOperand(MCOperand::CreateReg(0));
1900       OutStreamer.AddComment("eh_setjmp end");
1901       OutStreamer.EmitInstruction(TmpInst);
1902     }
1903     return;
1904   }
1905   case ARM::Int_eh_sjlj_longjmp: {
1906     // ldr sp, [$src, #8]
1907     // ldr $scratch, [$src, #4]
1908     // ldr r7, [$src]
1909     // bx $scratch
1910     unsigned SrcReg = MI->getOperand(0).getReg();
1911     unsigned ScratchReg = MI->getOperand(1).getReg();
1912     {
1913       MCInst TmpInst;
1914       TmpInst.setOpcode(ARM::LDRi12);
1915       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1916       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1917       TmpInst.addOperand(MCOperand::CreateImm(8));
1918       // Predicate.
1919       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1920       TmpInst.addOperand(MCOperand::CreateReg(0));
1921       OutStreamer.EmitInstruction(TmpInst);
1922     }
1923     {
1924       MCInst TmpInst;
1925       TmpInst.setOpcode(ARM::LDRi12);
1926       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1927       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1928       TmpInst.addOperand(MCOperand::CreateImm(4));
1929       // Predicate.
1930       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1931       TmpInst.addOperand(MCOperand::CreateReg(0));
1932       OutStreamer.EmitInstruction(TmpInst);
1933     }
1934     {
1935       MCInst TmpInst;
1936       TmpInst.setOpcode(ARM::LDRi12);
1937       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1938       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1939       TmpInst.addOperand(MCOperand::CreateImm(0));
1940       // Predicate.
1941       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1942       TmpInst.addOperand(MCOperand::CreateReg(0));
1943       OutStreamer.EmitInstruction(TmpInst);
1944     }
1945     {
1946       MCInst TmpInst;
1947       TmpInst.setOpcode(ARM::BX);
1948       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1949       // Predicate.
1950       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1951       TmpInst.addOperand(MCOperand::CreateReg(0));
1952       OutStreamer.EmitInstruction(TmpInst);
1953     }
1954     return;
1955   }
1956   case ARM::tInt_eh_sjlj_longjmp: {
1957     // ldr $scratch, [$src, #8]
1958     // mov sp, $scratch
1959     // ldr $scratch, [$src, #4]
1960     // ldr r7, [$src]
1961     // bx $scratch
1962     unsigned SrcReg = MI->getOperand(0).getReg();
1963     unsigned ScratchReg = MI->getOperand(1).getReg();
1964     {
1965       MCInst TmpInst;
1966       TmpInst.setOpcode(ARM::tLDRi);
1967       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1968       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1969       // The offset immediate is #8. The operand value is scaled by 4 for the
1970       // tLDR instruction.
1971       TmpInst.addOperand(MCOperand::CreateImm(2));
1972       // Predicate.
1973       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1974       TmpInst.addOperand(MCOperand::CreateReg(0));
1975       OutStreamer.EmitInstruction(TmpInst);
1976     }
1977     {
1978       MCInst TmpInst;
1979       TmpInst.setOpcode(ARM::tMOVr);
1980       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1981       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1982       // Predicate.
1983       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1984       TmpInst.addOperand(MCOperand::CreateReg(0));
1985       OutStreamer.EmitInstruction(TmpInst);
1986     }
1987     {
1988       MCInst TmpInst;
1989       TmpInst.setOpcode(ARM::tLDRi);
1990       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1991       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1992       TmpInst.addOperand(MCOperand::CreateImm(1));
1993       // Predicate.
1994       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1995       TmpInst.addOperand(MCOperand::CreateReg(0));
1996       OutStreamer.EmitInstruction(TmpInst);
1997     }
1998     {
1999       MCInst TmpInst;
2000       TmpInst.setOpcode(ARM::tLDRi);
2001       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
2002       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
2003       TmpInst.addOperand(MCOperand::CreateImm(0));
2004       // Predicate.
2005       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2006       TmpInst.addOperand(MCOperand::CreateReg(0));
2007       OutStreamer.EmitInstruction(TmpInst);
2008     }
2009     {
2010       MCInst TmpInst;
2011       TmpInst.setOpcode(ARM::tBX);
2012       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
2013       // Predicate.
2014       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2015       TmpInst.addOperand(MCOperand::CreateReg(0));
2016       OutStreamer.EmitInstruction(TmpInst);
2017     }
2018     return;
2019   }
2020   }
2021
2022   MCInst TmpInst;
2023   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
2024
2025   OutStreamer.EmitInstruction(TmpInst);
2026 }
2027
2028 //===----------------------------------------------------------------------===//
2029 // Target Registry Stuff
2030 //===----------------------------------------------------------------------===//
2031
2032 // Force static initialization.
2033 extern "C" void LLVMInitializeARMAsmPrinter() {
2034   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
2035   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
2036 }