lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARMAsmPrinter.h"
  17 #include "ARM.h"
  18 #include "ARMBuildAttrs.h"
  19 #include "ARMConstantPoolValue.h"
  20 #include "ARMMachineFunctionInfo.h"
  21 #include "ARMTargetMachine.h"
  22 #include "ARMTargetObjectFile.h"
  23 #include "InstPrinter/ARMInstPrinter.h"
  24 #include "MCTargetDesc/ARMAddressingModes.h"
  25 #include "MCTargetDesc/ARMMCExpr.h"
  26 #include "llvm/ADT/SetVector.h"
  27 #include "llvm/ADT/SmallString.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/DebugInfo.h"
  30 #include "llvm/Module.h"
  31 #include "llvm/Type.h"
  32 #include "llvm/Assembly/Writer.h"
  33 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  34 #include "llvm/CodeGen/MachineFunctionPass.h"
  35 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  36 #include "llvm/MC/MCAsmInfo.h"
  37 #include "llvm/MC/MCAssembler.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCSectionMachO.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCStreamer.h"
  43 #include "llvm/MC/MCSymbol.h"
  44 #include "llvm/Target/Mangler.h"
  45 #include "llvm/DataLayout.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Support/CommandLine.h"
  48 #include "llvm/Support/Debug.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/TargetRegistry.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 #include <cctype>
  53 using namespace llvm;
  54
  55 namespace {
  56
  57   // Per section and per symbol attributes are not supported.
  58   // To implement them we would need the ability to delay this emission
  59   // until the assembly file is fully parsed/generated as only then do we
  60   // know the symbol and section numbers.
  61   class AttributeEmitter {
  62   public:
  63     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  64     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  65     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  66     virtual void Finish() = 0;
  67     virtual ~AttributeEmitter() {}
  68   };
  69
  70   class AsmAttributeEmitter : public AttributeEmitter {
  71     MCStreamer &Streamer;
  72
  73   public:
  74     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  75     void MaybeSwitchVendor(StringRef Vendor) { }
  76
  77     void EmitAttribute(unsigned Attribute, unsigned Value) {
  78       Streamer.EmitRawText("\t.eabi_attribute " +
  79                            Twine(Attribute) + ", " + Twine(Value));
  80     }
  81
  82     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  83       switch (Attribute) {
  84       default: llvm_unreachable("Unsupported Text attribute in ASM Mode");
  85       case ARMBuildAttrs::CPU_name:
  86         Streamer.EmitRawText(StringRef("\t.cpu ") + String.lower());
  87         break;
  88       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  89       case ARMBuildAttrs::Advanced_SIMD_arch:
  90       case ARMBuildAttrs::VFP_arch:
  91         Streamer.EmitRawText(StringRef("\t.fpu ") + String.lower());
  92         break;
  93       }
  94     }
  95     void Finish() { }
  96   };
  97
  98   class ObjectAttributeEmitter : public AttributeEmitter {
  99     // This structure holds all attributes, accounting for
 100     // their string/numeric value, so we can later emmit them
 101     // in declaration order, keeping all in the same vector
 102     struct AttributeItemType {
 103       enum {
 104         HiddenAttribute = 0,
 105         NumericAttribute,
 106         TextAttribute
 107       } Type;
 108       unsigned Tag;
 109       unsigned IntValue;
 110       StringRef StringValue;
 111     } AttributeItem;
 112
 113     MCObjectStreamer &Streamer;
 114     StringRef CurrentVendor;
 115     SmallVector<AttributeItemType, 64> Contents;
 116
 117     // Account for the ULEB/String size of each item,
 118     // not just the number of items
 119     size_t ContentsSize;
 120     // FIXME: this should be in a more generic place, but
 121     // getULEBSize() is in MCAsmInfo and will be moved to MCDwarf
 122     size_t getULEBSize(int Value) {
 123       size_t Size = 0;
 124       do {
 125         Value >>= 7;
 126         Size += sizeof(int8_t); // Is this really necessary?
 127       } while (Value);
 128       return Size;
 129     }
 130
 131   public:
 132     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 133       Streamer(Streamer_), CurrentVendor(""), ContentsSize(0) { }
 134
 135     void MaybeSwitchVendor(StringRef Vendor) {
 136       assert(!Vendor.empty() && "Vendor cannot be empty.");
 137
 138       if (CurrentVendor.empty())
 139         CurrentVendor = Vendor;
 140       else if (CurrentVendor == Vendor)
 141         return;
 142       else
 143         Finish();
 144
 145       CurrentVendor = Vendor;
 146
 147       assert(Contents.size() == 0);
 148     }
 149
 150     void EmitAttribute(unsigned Attribute, unsigned Value) {
 151       AttributeItemType attr = {
 152         AttributeItemType::NumericAttribute,
 153         Attribute,
 154         Value,
 155         StringRef("")
 156       };
 157       ContentsSize += getULEBSize(Attribute);
 158       ContentsSize += getULEBSize(Value);
 159       Contents.push_back(attr);
 160     }
 161
 162     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 163       AttributeItemType attr = {
 164         AttributeItemType::TextAttribute,
 165         Attribute,
 166         0,
 167         String
 168       };
 169       ContentsSize += getULEBSize(Attribute);
 170       // String + \0
 171       ContentsSize += String.size()+1;
 172
 173       Contents.push_back(attr);
 174     }
 175
 176     void Finish() {
 177       // Vendor size + Vendor name + '\0'
 178       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 179
 180       // Tag + Tag Size
 181       const size_t TagHeaderSize = 1 + 4;
 182
 183       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 184       Streamer.EmitBytes(CurrentVendor, 0);
 185       Streamer.EmitIntValue(0, 1); // '\0'
 186
 187       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 188       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 189
 190       // Size should have been accounted for already, now
 191       // emit each field as its type (ULEB or String)
 192       for (unsigned int i=0; i<Contents.size(); ++i) {
 193         AttributeItemType item = Contents[i];
 194         Streamer.EmitULEB128IntValue(item.Tag, 0);
 195         switch (item.Type) {
 196         default: llvm_unreachable("Invalid attribute type");
 197         case AttributeItemType::NumericAttribute:
 198           Streamer.EmitULEB128IntValue(item.IntValue, 0);
 199           break;
 200         case AttributeItemType::TextAttribute:
 201           Streamer.EmitBytes(item.StringValue.upper(), 0);
 202           Streamer.EmitIntValue(0, 1); // '\0'
 203           break;
 204         }
 205       }
 206
 207       Contents.clear();
 208     }
 209   };
 210
 211 } // end of anonymous namespace
 212
 213 MachineLocation ARMAsmPrinter::
 214 getDebugValueLocation(const MachineInstr *MI) const {
 215   MachineLocation Location;
 216   assert(MI->getNumOperands() == 4 && "Invalid no. of machine operands!");
 217   // Frame address.  Currently handles register +- offset only.
 218   if (MI->getOperand(0).isReg() && MI->getOperand(1).isImm())
 219     Location.set(MI->getOperand(0).getReg(), MI->getOperand(1).getImm());
 220   else {
 221     DEBUG(dbgs() << "DBG_VALUE instruction ignored! " << *MI << "\n");
 222   }
 223   return Location;
 224 }
 225
 226 /// EmitDwarfRegOp - Emit dwarf register operation.
 227 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc) const {
 228   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 229   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 230     AsmPrinter::EmitDwarfRegOp(MLoc);
 231   else {
 232     unsigned Reg = MLoc.getReg();
 233     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 234       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 235       // S registers are described as bit-pieces of a register
 236       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 237       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 238
 239       unsigned SReg = Reg - ARM::S0;
 240       bool odd = SReg & 0x1;
 241       unsigned Rx = 256 + (SReg >> 1);
 242
 243       OutStreamer.AddComment("DW_OP_regx for S register");
 244       EmitInt8(dwarf::DW_OP_regx);
 245
 246       OutStreamer.AddComment(Twine(SReg));
 247       EmitULEB128(Rx);
 248
 249       if (odd) {
 250         OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 251         EmitInt8(dwarf::DW_OP_bit_piece);
 252         EmitULEB128(32);
 253         EmitULEB128(32);
 254       } else {
 255         OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 256         EmitInt8(dwarf::DW_OP_bit_piece);
 257         EmitULEB128(32);
 258         EmitULEB128(0);
 259       }
 260     } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 261       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 262       // Q registers Q0-Q15 are described by composing two D registers together.
 263       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1)
 264       // DW_OP_piece(8)
 265
 266       unsigned QReg = Reg - ARM::Q0;
 267       unsigned D1 = 256 + 2 * QReg;
 268       unsigned D2 = D1 + 1;
 269
 270       OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 271       EmitInt8(dwarf::DW_OP_regx);
 272       EmitULEB128(D1);
 273       OutStreamer.AddComment("DW_OP_piece 8");
 274       EmitInt8(dwarf::DW_OP_piece);
 275       EmitULEB128(8);
 276
 277       OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 278       EmitInt8(dwarf::DW_OP_regx);
 279       EmitULEB128(D2);
 280       OutStreamer.AddComment("DW_OP_piece 8");
 281       EmitInt8(dwarf::DW_OP_piece);
 282       EmitULEB128(8);
 283     }
 284   }
 285 }
 286
 287 void ARMAsmPrinter::EmitFunctionBodyEnd() {
 288   // Make sure to terminate any constant pools that were at the end
 289   // of the function.
 290   if (!InConstantPool)
 291     return;
 292   InConstantPool = false;
 293   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
 294 }
 295
 296 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 297   if (AFI->isThumbFunction()) {
 298     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 299     OutStreamer.EmitThumbFunc(CurrentFnSym);
 300   }
 301
 302   OutStreamer.EmitLabel(CurrentFnSym);
 303 }
 304
 305 void ARMAsmPrinter::EmitXXStructor(const Constant *CV) {
 306   uint64_t Size = TM.getDataLayout()->getTypeAllocSize(CV->getType());
 307   assert(Size && "C++ constructor pointer had zero size!");
 308
 309   const GlobalValue *GV = dyn_cast<GlobalValue>(CV->stripPointerCasts());
 310   assert(GV && "C++ constructor pointer was not a GlobalValue!");
 311
 312   const MCExpr *E = MCSymbolRefExpr::Create(Mang->getSymbol(GV),
 313                                             (Subtarget->isTargetDarwin()
 314                                              ? MCSymbolRefExpr::VK_None
 315                                              : MCSymbolRefExpr::VK_ARM_TARGET1),
 316                                             OutContext);
 317
 318   OutStreamer.EmitValue(E, Size);
 319 }
 320
 321 /// runOnMachineFunction - This uses the EmitInstruction()
 322 /// method to print assembly for each instruction.
 323 ///
 324 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 325   AFI = MF.getInfo<ARMFunctionInfo>();
 326   MCP = MF.getConstantPool();
 327
 328   return AsmPrinter::runOnMachineFunction(MF);
 329 }
 330
 331 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 332                                  raw_ostream &O, const char *Modifier) {
 333   const MachineOperand &MO = MI->getOperand(OpNum);
 334   unsigned TF = MO.getTargetFlags();
 335
 336   switch (MO.getType()) {
 337   default: llvm_unreachable("<unknown operand type>");
 338   case MachineOperand::MO_Register: {
 339     unsigned Reg = MO.getReg();
 340     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 341     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 342     O << ARMInstPrinter::getRegisterName(Reg);
 343     break;
 344   }
 345   case MachineOperand::MO_Immediate: {
 346     int64_t Imm = MO.getImm();
 347     O << '#';
 348     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 349         (TF == ARMII::MO_LO16))
 350       O << ":lower16:";
 351     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 352              (TF == ARMII::MO_HI16))
 353       O << ":upper16:";
 354     O << Imm;
 355     break;
 356   }
 357   case MachineOperand::MO_MachineBasicBlock:
 358     O << *MO.getMBB()->getSymbol();
 359     return;
 360   case MachineOperand::MO_GlobalAddress: {
 361     const GlobalValue *GV = MO.getGlobal();
 362     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 363         (TF & ARMII::MO_LO16))
 364       O << ":lower16:";
 365     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 366              (TF & ARMII::MO_HI16))
 367       O << ":upper16:";
 368     O << *Mang->getSymbol(GV);
 369
 370     printOffset(MO.getOffset(), O);
 371     if (TF == ARMII::MO_PLT)
 372       O << "(PLT)";
 373     break;
 374   }
 375   case MachineOperand::MO_ExternalSymbol: {
 376     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 377     if (TF == ARMII::MO_PLT)
 378       O << "(PLT)";
 379     break;
 380   }
 381   case MachineOperand::MO_ConstantPoolIndex:
 382     O << *GetCPISymbol(MO.getIndex());
 383     break;
 384   case MachineOperand::MO_JumpTableIndex:
 385     O << *GetJTISymbol(MO.getIndex());
 386     break;
 387   }
 388 }
 389
 390 //===--------------------------------------------------------------------===//
 391
 392 MCSymbol *ARMAsmPrinter::
 393 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 394   SmallString<60> Name;
 395   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 396     << getFunctionNumber() << '_' << uid << '_' << uid2;
 397   return OutContext.GetOrCreateSymbol(Name.str());
 398 }
 399
 400
 401 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel(void) const {
 402   SmallString<60> Name;
 403   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 404     << getFunctionNumber();
 405   return OutContext.GetOrCreateSymbol(Name.str());
 406 }
 407
 408 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 409                                     unsigned AsmVariant, const char *ExtraCode,
 410                                     raw_ostream &O) {
 411   // Does this asm operand have a single letter operand modifier?
 412   if (ExtraCode && ExtraCode[0]) {
 413     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 414
 415     switch (ExtraCode[0]) {
 416     default:
 417       // See if this is a generic print operand
 418       return AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 419     case 'a': // Print as a memory address.
 420       if (MI->getOperand(OpNum).isReg()) {
 421         O << "["
 422           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 423           << "]";
 424         return false;
 425       }
 426       // Fallthrough
 427     case 'c': // Don't print "#" before an immediate operand.
 428       if (!MI->getOperand(OpNum).isImm())
 429         return true;
 430       O << MI->getOperand(OpNum).getImm();
 431       return false;
 432     case 'P': // Print a VFP double precision register.
 433     case 'q': // Print a NEON quad precision register.
 434       printOperand(MI, OpNum, O);
 435       return false;
 436     case 'y': // Print a VFP single precision register as indexed double.
 437       if (MI->getOperand(OpNum).isReg()) {
 438         unsigned Reg = MI->getOperand(OpNum).getReg();
 439         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 440         // Find the 'd' register that has this 's' register as a sub-register,
 441         // and determine the lane number.
 442         for (MCSuperRegIterator SR(Reg, TRI); SR.isValid(); ++SR) {
 443           if (!ARM::DPRRegClass.contains(*SR))
 444             continue;
 445           bool Lane0 = TRI->getSubReg(*SR, ARM::ssub_0) == Reg;
 446           O << ARMInstPrinter::getRegisterName(*SR) << (Lane0 ? "[0]" : "[1]");
 447           return false;
 448         }
 449       }
 450       return true;
 451     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 452       if (!MI->getOperand(OpNum).isImm())
 453         return true;
 454       O << ~(MI->getOperand(OpNum).getImm());
 455       return false;
 456     case 'L': // The low 16 bits of an immediate constant.
 457       if (!MI->getOperand(OpNum).isImm())
 458         return true;
 459       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 460       return false;
 461     case 'M': { // A register range suitable for LDM/STM.
 462       if (!MI->getOperand(OpNum).isReg())
 463         return true;
 464       const MachineOperand &MO = MI->getOperand(OpNum);
 465       unsigned RegBegin = MO.getReg();
 466       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 467       // already got the operands in registers that are operands to the
 468       // inline asm statement.
 469
 470       O << "{" << ARMInstPrinter::getRegisterName(RegBegin);
 471
 472       // FIXME: The register allocator not only may not have given us the
 473       // registers in sequence, but may not be in ascending registers. This
 474       // will require changes in the register allocator that'll need to be
 475       // propagated down here if the operands change.
 476       unsigned RegOps = OpNum + 1;
 477       while (MI->getOperand(RegOps).isReg()) {
 478         O << ", "
 479           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 480         RegOps++;
 481       }
 482
 483       O << "}";
 484
 485       return false;
 486     }
 487     case 'R': // The most significant register of a pair.
 488     case 'Q': { // The least significant register of a pair.
 489       if (OpNum == 0)
 490         return true;
 491       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 492       if (!FlagsOP.isImm())
 493         return true;
 494       unsigned Flags = FlagsOP.getImm();
 495       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 496       if (NumVals != 2)
 497         return true;
 498       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 499       if (RegOp >= MI->getNumOperands())
 500         return true;
 501       const MachineOperand &MO = MI->getOperand(RegOp);
 502       if (!MO.isReg())
 503         return true;
 504       unsigned Reg = MO.getReg();
 505       O << ARMInstPrinter::getRegisterName(Reg);
 506       return false;
 507     }
 508
 509     case 'e': // The low doubleword register of a NEON quad register.
 510     case 'f': { // The high doubleword register of a NEON quad register.
 511       if (!MI->getOperand(OpNum).isReg())
 512         return true;
 513       unsigned Reg = MI->getOperand(OpNum).getReg();
 514       if (!ARM::QPRRegClass.contains(Reg))
 515         return true;
 516       const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 517       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 518                                        ARM::dsub_0 : ARM::dsub_1);
 519       O << ARMInstPrinter::getRegisterName(SubReg);
 520       return false;
 521     }
 522
 523     // This modifier is not yet supported.
 524     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 525       return true;
 526     case 'H': { // The highest-numbered register of a pair.
 527       const MachineOperand &MO = MI->getOperand(OpNum);
 528       if (!MO.isReg())
 529         return true;
 530       const TargetRegisterClass &RC = ARM::GPRRegClass;
 531       const MachineFunction &MF = *MI->getParent()->getParent();
 532       const TargetRegisterInfo *TRI = MF.getTarget().getRegisterInfo();
 533
 534       unsigned RegIdx = TRI->getEncodingValue(MO.getReg());
 535       RegIdx |= 1; //The odd register is also the higher-numbered one of a pair.
 536
 537       unsigned Reg = RC.getRegister(RegIdx);
 538       O << ARMInstPrinter::getRegisterName(Reg);
 539       return false;
 540     }
 541     }
 542   }
 543
 544   printOperand(MI, OpNum, O);
 545   return false;
 546 }
 547
 548 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 549                                           unsigned OpNum, unsigned AsmVariant,
 550                                           const char *ExtraCode,
 551                                           raw_ostream &O) {
 552   // Does this asm operand have a single letter operand modifier?
 553   if (ExtraCode && ExtraCode[0]) {
 554     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 555
 556     switch (ExtraCode[0]) {
 557       case 'A': // A memory operand for a VLD1/VST1 instruction.
 558       default: return true;  // Unknown modifier.
 559       case 'm': // The base register of a memory operand.
 560         if (!MI->getOperand(OpNum).isReg())
 561           return true;
 562         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 563         return false;
 564     }
 565   }
 566
 567   const MachineOperand &MO = MI->getOperand(OpNum);
 568   assert(MO.isReg() && "unexpected inline asm memory operand");
 569   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 570   return false;
 571 }
 572
 573 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 574   if (Subtarget->isTargetDarwin()) {
 575     Reloc::Model RelocM = TM.getRelocationModel();
 576     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 577       // Declare all the text sections up front (before the DWARF sections
 578       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 579       // them together at the beginning of the object file.  This helps
 580       // avoid out-of-range branches that are due a fundamental limitation of
 581       // the way symbol offsets are encoded with the current Darwin ARM
 582       // relocations.
 583       const TargetLoweringObjectFileMachO &TLOFMacho =
 584         static_cast<const TargetLoweringObjectFileMachO &>(
 585           getObjFileLowering());
 586
 587       // Collect the set of sections our functions will go into.
 588       SetVector<const MCSection *, SmallVector<const MCSection *, 8>,
 589         SmallPtrSet<const MCSection *, 8> > TextSections;
 590       // Default text section comes first.
 591       TextSections.insert(TLOFMacho.getTextSection());
 592       // Now any user defined text sections from function attributes.
 593       for (Module::iterator F = M.begin(), e = M.end(); F != e; ++F)
 594         if (!F->isDeclaration() && !F->hasAvailableExternallyLinkage())
 595           TextSections.insert(TLOFMacho.SectionForGlobal(F, Mang, TM));
 596       // Now the coalescable sections.
 597       TextSections.insert(TLOFMacho.getTextCoalSection());
 598       TextSections.insert(TLOFMacho.getConstTextCoalSection());
 599
 600       // Emit the sections in the .s file header to fix the order.
 601       for (unsigned i = 0, e = TextSections.size(); i != e; ++i)
 602         OutStreamer.SwitchSection(TextSections[i]);
 603
 604       if (RelocM == Reloc::DynamicNoPIC) {
 605         const MCSection *sect =
 606           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 607                                      MCSectionMachO::S_SYMBOL_STUBS,
 608                                      12, SectionKind::getText());
 609         OutStreamer.SwitchSection(sect);
 610       } else {
 611         const MCSection *sect =
 612           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 613                                      MCSectionMachO::S_SYMBOL_STUBS,
 614                                      16, SectionKind::getText());
 615         OutStreamer.SwitchSection(sect);
 616       }
 617       const MCSection *StaticInitSect =
 618         OutContext.getMachOSection("__TEXT", "__StaticInit",
 619                                    MCSectionMachO::S_REGULAR |
 620                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 621                                    SectionKind::getText());
 622       OutStreamer.SwitchSection(StaticInitSect);
 623     }
 624   }
 625
 626   // Use unified assembler syntax.
 627   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 628
 629   // Emit ARM Build Attributes
 630   if (Subtarget->isTargetELF())
 631     emitAttributes();
 632 }
 633
 634
 635 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 636   if (Subtarget->isTargetDarwin()) {
 637     // All darwin targets use mach-o.
 638     const TargetLoweringObjectFileMachO &TLOFMacho =
 639       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 640     MachineModuleInfoMachO &MMIMacho =
 641       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 642
 643     // Output non-lazy-pointers for external and common global variables.
 644     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 645
 646     if (!Stubs.empty()) {
 647       // Switch with ".non_lazy_symbol_pointer" directive.
 648       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 649       EmitAlignment(2);
 650       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 651         // L_foo$stub:
 652         OutStreamer.EmitLabel(Stubs[i].first);
 653         //   .indirect_symbol _foo
 654         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 655         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 656
 657         if (MCSym.getInt())
 658           // External to current translation unit.
 659           OutStreamer.EmitIntValue(0, 4/*size*/, 0/*addrspace*/);
 660         else
 661           // Internal to current translation unit.
 662           //
 663           // When we place the LSDA into the TEXT section, the type info
 664           // pointers need to be indirect and pc-rel. We accomplish this by
 665           // using NLPs; however, sometimes the types are local to the file.
 666           // We need to fill in the value for the NLP in those cases.
 667           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 668                                                         OutContext),
 669                                 4/*size*/, 0/*addrspace*/);
 670       }
 671
 672       Stubs.clear();
 673       OutStreamer.AddBlankLine();
 674     }
 675
 676     Stubs = MMIMacho.GetHiddenGVStubList();
 677     if (!Stubs.empty()) {
 678       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 679       EmitAlignment(2);
 680       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 681         // L_foo$stub:
 682         OutStreamer.EmitLabel(Stubs[i].first);
 683         //   .long _foo
 684         OutStreamer.EmitValue(MCSymbolRefExpr::
 685                               Create(Stubs[i].second.getPointer(),
 686                                      OutContext),
 687                               4/*size*/, 0/*addrspace*/);
 688       }
 689
 690       Stubs.clear();
 691       OutStreamer.AddBlankLine();
 692     }
 693
 694     // Funny Darwin hack: This flag tells the linker that no global symbols
 695     // contain code that falls through to other global symbols (e.g. the obvious
 696     // implementation of multiple entry points).  If this doesn't occur, the
 697     // linker can safely perform dead code stripping.  Since LLVM never
 698     // generates code that does this, it is always safe to set.
 699     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 700   }
 701 }
 702
 703 //===----------------------------------------------------------------------===//
 704 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 705 // FIXME:
 706 // The following seem like one-off assembler flags, but they actually need
 707 // to appear in the .ARM.attributes section in ELF.
 708 // Instead of subclassing the MCELFStreamer, we do the work here.
 709
 710 void ARMAsmPrinter::emitAttributes() {
 711
 712   emitARMAttributeSection();
 713
 714   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 715   bool emitFPU = false;
 716   AttributeEmitter *AttrEmitter;
 717   if (OutStreamer.hasRawTextSupport()) {
 718     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 719     emitFPU = true;
 720   } else {
 721     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 722     AttrEmitter = new ObjectAttributeEmitter(O);
 723   }
 724
 725   AttrEmitter->MaybeSwitchVendor("aeabi");
 726
 727   std::string CPUString = Subtarget->getCPUString();
 728
 729   if (CPUString == "cortex-a8" ||
 730       Subtarget->isCortexA8()) {
 731     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 732     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 733     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 734                                ARMBuildAttrs::ApplicationProfile);
 735     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 736                                ARMBuildAttrs::Allowed);
 737     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 738                                ARMBuildAttrs::AllowThumb32);
 739     // Fixme: figure out when this is emitted.
 740     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 741     //                           ARMBuildAttrs::AllowWMMXv1);
 742     //
 743
 744     /// ADD additional Else-cases here!
 745   } else if (CPUString == "xscale") {
 746     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TEJ);
 747     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 748                                ARMBuildAttrs::Allowed);
 749     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 750                                ARMBuildAttrs::Allowed);
 751   } else if (CPUString == "generic") {
 752     // For a generic CPU, we assume a standard v7a architecture in Subtarget.
 753     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 754     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 755                                ARMBuildAttrs::ApplicationProfile);
 756     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 757                                ARMBuildAttrs::Allowed);
 758     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 759                                ARMBuildAttrs::AllowThumb32);
 760   } else if (Subtarget->hasV7Ops()) {
 761     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 762     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 763                                ARMBuildAttrs::AllowThumb32);
 764   } else if (Subtarget->hasV6T2Ops())
 765     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v6T2);
 766   else if (Subtarget->hasV6Ops())
 767     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v6);
 768   else if (Subtarget->hasV5TEOps())
 769     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TE);
 770   else if (Subtarget->hasV5TOps())
 771     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5T);
 772   else if (Subtarget->hasV4TOps())
 773     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 774
 775   if (Subtarget->hasNEON() && emitFPU) {
 776     /* NEON is not exactly a VFP architecture, but GAS emit one of
 777      * neon/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 778     if (Subtarget->hasVFP4())
 779       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 780                                      "neon-vfpv4");
 781     else
 782       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 783     /* If emitted for NEON, omit from VFP below, since you can have both
 784      * NEON and VFP in build attributes but only one .fpu */
 785     emitFPU = false;
 786   }
 787
 788   /* VFPv4 + .fpu */
 789   if (Subtarget->hasVFP4()) {
 790     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 791                                ARMBuildAttrs::AllowFPv4A);
 792     if (emitFPU)
 793       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv4");
 794
 795   /* VFPv3 + .fpu */
 796   } else if (Subtarget->hasVFP3()) {
 797     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 798                                ARMBuildAttrs::AllowFPv3A);
 799     if (emitFPU)
 800       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 801
 802   /* VFPv2 + .fpu */
 803   } else if (Subtarget->hasVFP2()) {
 804     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 805                                ARMBuildAttrs::AllowFPv2);
 806     if (emitFPU)
 807       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 808   }
 809
 810   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 811    * since NEON can have 1 (allowed) or 2 (MAC operations) */
 812   if (Subtarget->hasNEON()) {
 813     AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 814                                ARMBuildAttrs::Allowed);
 815   }
 816
 817   // Signal various FP modes.
 818   if (!TM.Options.UnsafeFPMath) {
 819     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 820                                ARMBuildAttrs::Allowed);
 821     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 822                                ARMBuildAttrs::Allowed);
 823   }
 824
 825   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 826     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 827                                ARMBuildAttrs::Allowed);
 828   else
 829     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 830                                ARMBuildAttrs::AllowIEE754);
 831
 832   // FIXME: add more flags to ARMBuildAttrs.h
 833   // 8-bytes alignment stuff.
 834   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 835   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 836
 837   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 838   if (Subtarget->isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard) {
 839     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 840     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 841   }
 842   // FIXME: Should we signal R9 usage?
 843
 844   if (Subtarget->hasDivide())
 845     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 846
 847   AttrEmitter->Finish();
 848   delete AttrEmitter;
 849 }
 850
 851 void ARMAsmPrinter::emitARMAttributeSection() {
 852   // <format-version>
 853   // [ <section-length> "vendor-name"
 854   // [ <file-tag> <size> <attribute>*
 855   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 856   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 857   //   ]+
 858   // ]*
 859
 860   if (OutStreamer.hasRawTextSupport())
 861     return;
 862
 863   const ARMElfTargetObjectFile &TLOFELF =
 864     static_cast<const ARMElfTargetObjectFile &>
 865     (getObjFileLowering());
 866
 867   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 868
 869   // Format version
 870   OutStreamer.EmitIntValue(0x41, 1);
 871 }
 872
 873 //===----------------------------------------------------------------------===//
 874
 875 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 876                              unsigned LabelId, MCContext &Ctx) {
 877
 878   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 879                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 880   return Label;
 881 }
 882
 883 static MCSymbolRefExpr::VariantKind
 884 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 885   switch (Modifier) {
 886   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 887   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 888   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 889   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 890   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 891   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 892   }
 893   llvm_unreachable("Invalid ARMCPModifier!");
 894 }
 895
 896 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 897   bool isIndirect = Subtarget->isTargetDarwin() &&
 898     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 899   if (!isIndirect)
 900     return Mang->getSymbol(GV);
 901
 902   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 903   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 904   MachineModuleInfoMachO &MMIMachO =
 905     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 906   MachineModuleInfoImpl::StubValueTy &StubSym =
 907     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 908     MMIMachO.getGVStubEntry(MCSym);
 909   if (StubSym.getPointer() == 0)
 910     StubSym = MachineModuleInfoImpl::
 911       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 912   return MCSym;
 913 }
 914
 915 void ARMAsmPrinter::
 916 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 917   int Size = TM.getDataLayout()->getTypeAllocSize(MCPV->getType());
 918
 919   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 920
 921   MCSymbol *MCSym;
 922   if (ACPV->isLSDA()) {
 923     SmallString<128> Str;
 924     raw_svector_ostream OS(Str);
 925     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 926     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 927   } else if (ACPV->isBlockAddress()) {
 928     const BlockAddress *BA =
 929       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 930     MCSym = GetBlockAddressSymbol(BA);
 931   } else if (ACPV->isGlobalValue()) {
 932     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 933     MCSym = GetARMGVSymbol(GV);
 934   } else if (ACPV->isMachineBasicBlock()) {
 935     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 936     MCSym = MBB->getSymbol();
 937   } else {
 938     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 939     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 940     MCSym = GetExternalSymbolSymbol(Sym);
 941   }
 942
 943   // Create an MCSymbol for the reference.
 944   const MCExpr *Expr =
 945     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 946                             OutContext);
 947
 948   if (ACPV->getPCAdjustment()) {
 949     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 950                                     getFunctionNumber(),
 951                                     ACPV->getLabelId(),
 952                                     OutContext);
 953     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 954     PCRelExpr =
 955       MCBinaryExpr::CreateAdd(PCRelExpr,
 956                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 957                                                      OutContext),
 958                               OutContext);
 959     if (ACPV->mustAddCurrentAddress()) {
 960       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 961       // label, so just emit a local label end reference that instead.
 962       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 963       OutStreamer.EmitLabel(DotSym);
 964       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 965       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 966     }
 967     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 968   }
 969   OutStreamer.EmitValue(Expr, Size);
 970 }
 971
 972 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 973   unsigned Opcode = MI->getOpcode();
 974   int OpNum = 1;
 975   if (Opcode == ARM::BR_JTadd)
 976     OpNum = 2;
 977   else if (Opcode == ARM::BR_JTm)
 978     OpNum = 3;
 979
 980   const MachineOperand &MO1 = MI->getOperand(OpNum);
 981   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 982   unsigned JTI = MO1.getIndex();
 983
 984   // Emit a label for the jump table.
 985   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 986   OutStreamer.EmitLabel(JTISymbol);
 987
 988   // Mark the jump table as data-in-code.
 989   OutStreamer.EmitDataRegion(MCDR_DataRegionJT32);
 990
 991   // Emit each entry of the table.
 992   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 993   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 994   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 995
 996   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 997     MachineBasicBlock *MBB = JTBBs[i];
 998     // Construct an MCExpr for the entry. We want a value of the form:
 999     // (BasicBlockAddr - TableBeginAddr)
1000     //
1001     // For example, a table with entries jumping to basic blocks BB0 and BB1
1002     // would look like:
1003     // LJTI_0_0:
1004     //    .word (LBB0 - LJTI_0_0)
1005     //    .word (LBB1 - LJTI_0_0)
1006     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
1007
1008     if (TM.getRelocationModel() == Reloc::PIC_)
1009       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
1010                                                                    OutContext),
1011                                      OutContext);
1012     // If we're generating a table of Thumb addresses in static relocation
1013     // model, we need to add one to keep interworking correctly.
1014     else if (AFI->isThumbFunction())
1015       Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(1,OutContext),
1016                                      OutContext);
1017     OutStreamer.EmitValue(Expr, 4);
1018   }
1019   // Mark the end of jump table data-in-code region.
1020   OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1021 }
1022
1023 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
1024   unsigned Opcode = MI->getOpcode();
1025   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
1026   const MachineOperand &MO1 = MI->getOperand(OpNum);
1027   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
1028   unsigned JTI = MO1.getIndex();
1029
1030   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
1031   OutStreamer.EmitLabel(JTISymbol);
1032
1033   // Emit each entry of the table.
1034   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
1035   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
1036   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
1037   unsigned OffsetWidth = 4;
1038   if (MI->getOpcode() == ARM::t2TBB_JT) {
1039     OffsetWidth = 1;
1040     // Mark the jump table as data-in-code.
1041     OutStreamer.EmitDataRegion(MCDR_DataRegionJT8);
1042   } else if (MI->getOpcode() == ARM::t2TBH_JT) {
1043     OffsetWidth = 2;
1044     // Mark the jump table as data-in-code.
1045     OutStreamer.EmitDataRegion(MCDR_DataRegionJT16);
1046   }
1047
1048   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
1049     MachineBasicBlock *MBB = JTBBs[i];
1050     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
1051                                                       OutContext);
1052     // If this isn't a TBB or TBH, the entries are direct branch instructions.
1053     if (OffsetWidth == 4) {
1054       MCInst BrInst;
1055       BrInst.setOpcode(ARM::t2B);
1056       BrInst.addOperand(MCOperand::CreateExpr(MBBSymbolExpr));
1057       BrInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1058       BrInst.addOperand(MCOperand::CreateReg(0));
1059       OutStreamer.EmitInstruction(BrInst);
1060       continue;
1061     }
1062     // Otherwise it's an offset from the dispatch instruction. Construct an
1063     // MCExpr for the entry. We want a value of the form:
1064     // (BasicBlockAddr - TableBeginAddr) / 2
1065     //
1066     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1067     // would look like:
1068     // LJTI_0_0:
1069     //    .byte (LBB0 - LJTI_0_0) / 2
1070     //    .byte (LBB1 - LJTI_0_0) / 2
1071     const MCExpr *Expr =
1072       MCBinaryExpr::CreateSub(MBBSymbolExpr,
1073                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
1074                               OutContext);
1075     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
1076                                    OutContext);
1077     OutStreamer.EmitValue(Expr, OffsetWidth);
1078   }
1079   // Mark the end of jump table data-in-code region. 32-bit offsets use
1080   // actual branch instructions here, so we don't mark those as a data-region
1081   // at all.
1082   if (OffsetWidth != 4)
1083     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1084 }
1085
1086 void ARMAsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
1087                                            raw_ostream &OS) {
1088   unsigned NOps = MI->getNumOperands();
1089   assert(NOps==4);
1090   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
1091   // cast away const; DIetc do not take const operands for some reason.
1092   DIVariable V(const_cast<MDNode *>(MI->getOperand(NOps-1).getMetadata()));
1093   OS << V.getName();
1094   OS << " <- ";
1095   // Frame address.  Currently handles register +- offset only.
1096   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
1097   OS << '['; printOperand(MI, 0, OS); OS << '+'; printOperand(MI, 1, OS);
1098   OS << ']';
1099   OS << "+";
1100   printOperand(MI, NOps-2, OS);
1101 }
1102
1103 static void populateADROperands(MCInst &Inst, unsigned Dest,
1104                                 const MCSymbol *Label,
1105                                 unsigned pred, unsigned ccreg,
1106                                 MCContext &Ctx) {
1107   const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, Ctx);
1108   Inst.addOperand(MCOperand::CreateReg(Dest));
1109   Inst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1110   // Add predicate operands.
1111   Inst.addOperand(MCOperand::CreateImm(pred));
1112   Inst.addOperand(MCOperand::CreateReg(ccreg));
1113 }
1114
1115 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1116   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1117       "Only instruction which are involved into frame setup code are allowed");
1118
1119   const MachineFunction &MF = *MI->getParent()->getParent();
1120   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
1121   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1122
1123   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1124   unsigned Opc = MI->getOpcode();
1125   unsigned SrcReg, DstReg;
1126
1127   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1128     // Two special cases:
1129     // 1) tPUSH does not have src/dst regs.
1130     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1131     // load. Yes, this is pretty fragile, but for now I don't see better
1132     // way... :(
1133     SrcReg = DstReg = ARM::SP;
1134   } else {
1135     SrcReg = MI->getOperand(1).getReg();
1136     DstReg = MI->getOperand(0).getReg();
1137   }
1138
1139   // Try to figure out the unwinding opcode out of src / dst regs.
1140   if (MI->mayStore()) {
1141     // Register saves.
1142     assert(DstReg == ARM::SP &&
1143            "Only stack pointer as a destination reg is supported");
1144
1145     SmallVector<unsigned, 4> RegList;
1146     // Skip src & dst reg, and pred ops.
1147     unsigned StartOp = 2 + 2;
1148     // Use all the operands.
1149     unsigned NumOffset = 0;
1150
1151     switch (Opc) {
1152     default:
1153       MI->dump();
1154       llvm_unreachable("Unsupported opcode for unwinding information");
1155     case ARM::tPUSH:
1156       // Special case here: no src & dst reg, but two extra imp ops.
1157       StartOp = 2; NumOffset = 2;
1158     case ARM::STMDB_UPD:
1159     case ARM::t2STMDB_UPD:
1160     case ARM::VSTMDDB_UPD:
1161       assert(SrcReg == ARM::SP &&
1162              "Only stack pointer as a source reg is supported");
1163       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1164            i != NumOps; ++i) {
1165         const MachineOperand &MO = MI->getOperand(i);
1166         // Actually, there should never be any impdef stuff here. Skip it
1167         // temporary to workaround PR11902.
1168         if (MO.isImplicit())
1169           continue;
1170         RegList.push_back(MO.getReg());
1171       }
1172       break;
1173     case ARM::STR_PRE_IMM:
1174     case ARM::STR_PRE_REG:
1175     case ARM::t2STR_PRE:
1176       assert(MI->getOperand(2).getReg() == ARM::SP &&
1177              "Only stack pointer as a source reg is supported");
1178       RegList.push_back(SrcReg);
1179       break;
1180     }
1181     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1182   } else {
1183     // Changes of stack / frame pointer.
1184     if (SrcReg == ARM::SP) {
1185       int64_t Offset = 0;
1186       switch (Opc) {
1187       default:
1188         MI->dump();
1189         llvm_unreachable("Unsupported opcode for unwinding information");
1190       case ARM::MOVr:
1191       case ARM::tMOVr:
1192         Offset = 0;
1193         break;
1194       case ARM::ADDri:
1195         Offset = -MI->getOperand(2).getImm();
1196         break;
1197       case ARM::SUBri:
1198       case ARM::t2SUBri:
1199         Offset = MI->getOperand(2).getImm();
1200         break;
1201       case ARM::tSUBspi:
1202         Offset = MI->getOperand(2).getImm()*4;
1203         break;
1204       case ARM::tADDspi:
1205       case ARM::tADDrSPi:
1206         Offset = -MI->getOperand(2).getImm()*4;
1207         break;
1208       case ARM::tLDRpci: {
1209         // Grab the constpool index and check, whether it corresponds to
1210         // original or cloned constpool entry.
1211         unsigned CPI = MI->getOperand(1).getIndex();
1212         const MachineConstantPool *MCP = MF.getConstantPool();
1213         if (CPI >= MCP->getConstants().size())
1214           CPI = AFI.getOriginalCPIdx(CPI);
1215         assert(CPI != -1U && "Invalid constpool index");
1216
1217         // Derive the actual offset.
1218         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1219         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1220         // FIXME: Check for user, it should be "add" instruction!
1221         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1222         break;
1223       }
1224       }
1225
1226       if (DstReg == FramePtr && FramePtr != ARM::SP)
1227         // Set-up of the frame pointer. Positive values correspond to "add"
1228         // instruction.
1229         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1230       else if (DstReg == ARM::SP) {
1231         // Change of SP by an offset. Positive values correspond to "sub"
1232         // instruction.
1233         OutStreamer.EmitPad(Offset);
1234       } else {
1235         MI->dump();
1236         llvm_unreachable("Unsupported opcode for unwinding information");
1237       }
1238     } else if (DstReg == ARM::SP) {
1239       // FIXME: .movsp goes here
1240       MI->dump();
1241       llvm_unreachable("Unsupported opcode for unwinding information");
1242     }
1243     else {
1244       MI->dump();
1245       llvm_unreachable("Unsupported opcode for unwinding information");
1246     }
1247   }
1248 }
1249
1250 extern cl::opt<bool> EnableARMEHABI;
1251
1252 // Simple pseudo-instructions have their lowering (with expansion to real
1253 // instructions) auto-generated.
1254 #include "ARMGenMCPseudoLowering.inc"
1255
1256 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1257   // If we just ended a constant pool, mark it as such.
1258   if (InConstantPool && MI->getOpcode() != ARM::CONSTPOOL_ENTRY) {
1259     OutStreamer.EmitDataRegion(MCDR_DataRegionEnd);
1260     InConstantPool = false;
1261   }
1262
1263   // Emit unwinding stuff for frame-related instructions
1264   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1265     EmitUnwindingInstruction(MI);
1266
1267   // Do any auto-generated pseudo lowerings.
1268   if (emitPseudoExpansionLowering(OutStreamer, MI))
1269     return;
1270
1271   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1272          "Pseudo flag setting opcode should be expanded early");
1273
1274   // Check for manual lowerings.
1275   unsigned Opc = MI->getOpcode();
1276   switch (Opc) {
1277   case ARM::t2MOVi32imm: llvm_unreachable("Should be lowered by thumb2it pass");
1278   case ARM::DBG_VALUE: {
1279     if (isVerbose() && OutStreamer.hasRawTextSupport()) {
1280       SmallString<128> TmpStr;
1281       raw_svector_ostream OS(TmpStr);
1282       PrintDebugValueComment(MI, OS);
1283       OutStreamer.EmitRawText(StringRef(OS.str()));
1284     }
1285     return;
1286   }
1287   case ARM::LEApcrel:
1288   case ARM::tLEApcrel:
1289   case ARM::t2LEApcrel: {
1290     // FIXME: Need to also handle globals and externals
1291     MCInst TmpInst;
1292     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrel ? ARM::t2ADR
1293                       : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1294                          : ARM::ADR));
1295     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1296                         GetCPISymbol(MI->getOperand(1).getIndex()),
1297                         MI->getOperand(2).getImm(), MI->getOperand(3).getReg(),
1298                         OutContext);
1299     OutStreamer.EmitInstruction(TmpInst);
1300     return;
1301   }
1302   case ARM::LEApcrelJT:
1303   case ARM::tLEApcrelJT:
1304   case ARM::t2LEApcrelJT: {
1305     MCInst TmpInst;
1306     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrelJT ? ARM::t2ADR
1307                       : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1308                          : ARM::ADR));
1309     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1310                       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1311                                                   MI->getOperand(2).getImm()),
1312                       MI->getOperand(3).getImm(), MI->getOperand(4).getReg(),
1313                       OutContext);
1314     OutStreamer.EmitInstruction(TmpInst);
1315     return;
1316   }
1317   // Darwin call instructions are just normal call instructions with different
1318   // clobber semantics (they clobber R9).
1319   case ARM::BX_CALL: {
1320     {
1321       MCInst TmpInst;
1322       TmpInst.setOpcode(ARM::MOVr);
1323       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1324       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1325       // Add predicate operands.
1326       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1327       TmpInst.addOperand(MCOperand::CreateReg(0));
1328       // Add 's' bit operand (always reg0 for this)
1329       TmpInst.addOperand(MCOperand::CreateReg(0));
1330       OutStreamer.EmitInstruction(TmpInst);
1331     }
1332     {
1333       MCInst TmpInst;
1334       TmpInst.setOpcode(ARM::BX);
1335       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1336       OutStreamer.EmitInstruction(TmpInst);
1337     }
1338     return;
1339   }
1340   case ARM::tBX_CALL: {
1341     {
1342       MCInst TmpInst;
1343       TmpInst.setOpcode(ARM::tMOVr);
1344       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1345       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1346       // Add predicate operands.
1347       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1348       TmpInst.addOperand(MCOperand::CreateReg(0));
1349       OutStreamer.EmitInstruction(TmpInst);
1350     }
1351     {
1352       MCInst TmpInst;
1353       TmpInst.setOpcode(ARM::tBX);
1354       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1355       // Add predicate operands.
1356       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1357       TmpInst.addOperand(MCOperand::CreateReg(0));
1358       OutStreamer.EmitInstruction(TmpInst);
1359     }
1360     return;
1361   }
1362   case ARM::BMOVPCRX_CALL: {
1363     {
1364       MCInst TmpInst;
1365       TmpInst.setOpcode(ARM::MOVr);
1366       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1367       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1368       // Add predicate operands.
1369       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1370       TmpInst.addOperand(MCOperand::CreateReg(0));
1371       // Add 's' bit operand (always reg0 for this)
1372       TmpInst.addOperand(MCOperand::CreateReg(0));
1373       OutStreamer.EmitInstruction(TmpInst);
1374     }
1375     {
1376       MCInst TmpInst;
1377       TmpInst.setOpcode(ARM::MOVr);
1378       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1379       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1380       // Add predicate operands.
1381       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1382       TmpInst.addOperand(MCOperand::CreateReg(0));
1383       // Add 's' bit operand (always reg0 for this)
1384       TmpInst.addOperand(MCOperand::CreateReg(0));
1385       OutStreamer.EmitInstruction(TmpInst);
1386     }
1387     return;
1388   }
1389   case ARM::BMOVPCB_CALL: {
1390     {
1391       MCInst TmpInst;
1392       TmpInst.setOpcode(ARM::MOVr);
1393       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1394       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1395       // Add predicate operands.
1396       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1397       TmpInst.addOperand(MCOperand::CreateReg(0));
1398       // Add 's' bit operand (always reg0 for this)
1399       TmpInst.addOperand(MCOperand::CreateReg(0));
1400       OutStreamer.EmitInstruction(TmpInst);
1401     }
1402     {
1403       MCInst TmpInst;
1404       TmpInst.setOpcode(ARM::Bcc);
1405       const GlobalValue *GV = MI->getOperand(0).getGlobal();
1406       MCSymbol *GVSym = Mang->getSymbol(GV);
1407       const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1408       TmpInst.addOperand(MCOperand::CreateExpr(GVSymExpr));
1409       // Add predicate operands.
1410       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1411       TmpInst.addOperand(MCOperand::CreateReg(0));
1412       OutStreamer.EmitInstruction(TmpInst);
1413     }
1414     return;
1415   }
1416   case ARM::MOVi16_ga_pcrel:
1417   case ARM::t2MOVi16_ga_pcrel: {
1418     MCInst TmpInst;
1419     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1420     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1421
1422     unsigned TF = MI->getOperand(1).getTargetFlags();
1423     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1424     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1425     MCSymbol *GVSym = GetARMGVSymbol(GV);
1426     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1427     if (isPIC) {
1428       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1429                                        getFunctionNumber(),
1430                                        MI->getOperand(2).getImm(), OutContext);
1431       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1432       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1433       const MCExpr *PCRelExpr =
1434         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1435                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1436                                       MCConstantExpr::Create(PCAdj, OutContext),
1437                                           OutContext), OutContext), OutContext);
1438       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1439     } else {
1440       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1441       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1442     }
1443
1444     // Add predicate operands.
1445     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1446     TmpInst.addOperand(MCOperand::CreateReg(0));
1447     // Add 's' bit operand (always reg0 for this)
1448     TmpInst.addOperand(MCOperand::CreateReg(0));
1449     OutStreamer.EmitInstruction(TmpInst);
1450     return;
1451   }
1452   case ARM::MOVTi16_ga_pcrel:
1453   case ARM::t2MOVTi16_ga_pcrel: {
1454     MCInst TmpInst;
1455     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1456                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1457     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1458     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1459
1460     unsigned TF = MI->getOperand(2).getTargetFlags();
1461     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1462     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1463     MCSymbol *GVSym = GetARMGVSymbol(GV);
1464     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1465     if (isPIC) {
1466       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1467                                        getFunctionNumber(),
1468                                        MI->getOperand(3).getImm(), OutContext);
1469       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1470       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1471       const MCExpr *PCRelExpr =
1472         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1473                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1474                                       MCConstantExpr::Create(PCAdj, OutContext),
1475                                           OutContext), OutContext), OutContext);
1476       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1477     } else {
1478       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1479       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1480     }
1481     // Add predicate operands.
1482     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1483     TmpInst.addOperand(MCOperand::CreateReg(0));
1484     // Add 's' bit operand (always reg0 for this)
1485     TmpInst.addOperand(MCOperand::CreateReg(0));
1486     OutStreamer.EmitInstruction(TmpInst);
1487     return;
1488   }
1489   case ARM::tPICADD: {
1490     // This is a pseudo op for a label + instruction sequence, which looks like:
1491     // LPC0:
1492     //     add r0, pc
1493     // This adds the address of LPC0 to r0.
1494
1495     // Emit the label.
1496     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1497                           getFunctionNumber(), MI->getOperand(2).getImm(),
1498                           OutContext));
1499
1500     // Form and emit the add.
1501     MCInst AddInst;
1502     AddInst.setOpcode(ARM::tADDhirr);
1503     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1504     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1505     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1506     // Add predicate operands.
1507     AddInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1508     AddInst.addOperand(MCOperand::CreateReg(0));
1509     OutStreamer.EmitInstruction(AddInst);
1510     return;
1511   }
1512   case ARM::PICADD: {
1513     // This is a pseudo op for a label + instruction sequence, which looks like:
1514     // LPC0:
1515     //     add r0, pc, r0
1516     // This adds the address of LPC0 to r0.
1517
1518     // Emit the label.
1519     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1520                           getFunctionNumber(), MI->getOperand(2).getImm(),
1521                           OutContext));
1522
1523     // Form and emit the add.
1524     MCInst AddInst;
1525     AddInst.setOpcode(ARM::ADDrr);
1526     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1527     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1528     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1529     // Add predicate operands.
1530     AddInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1531     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1532     // Add 's' bit operand (always reg0 for this)
1533     AddInst.addOperand(MCOperand::CreateReg(0));
1534     OutStreamer.EmitInstruction(AddInst);
1535     return;
1536   }
1537   case ARM::PICSTR:
1538   case ARM::PICSTRB:
1539   case ARM::PICSTRH:
1540   case ARM::PICLDR:
1541   case ARM::PICLDRB:
1542   case ARM::PICLDRH:
1543   case ARM::PICLDRSB:
1544   case ARM::PICLDRSH: {
1545     // This is a pseudo op for a label + instruction sequence, which looks like:
1546     // LPC0:
1547     //     OP r0, [pc, r0]
1548     // The LCP0 label is referenced by a constant pool entry in order to get
1549     // a PC-relative address at the ldr instruction.
1550
1551     // Emit the label.
1552     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1553                           getFunctionNumber(), MI->getOperand(2).getImm(),
1554                           OutContext));
1555
1556     // Form and emit the load
1557     unsigned Opcode;
1558     switch (MI->getOpcode()) {
1559     default:
1560       llvm_unreachable("Unexpected opcode!");
1561     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1562     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1563     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1564     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1565     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1566     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1567     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1568     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1569     }
1570     MCInst LdStInst;
1571     LdStInst.setOpcode(Opcode);
1572     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1573     LdStInst.addOperand(MCOperand::CreateReg(ARM::PC));
1574     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1575     LdStInst.addOperand(MCOperand::CreateImm(0));
1576     // Add predicate operands.
1577     LdStInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1578     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1579     OutStreamer.EmitInstruction(LdStInst);
1580
1581     return;
1582   }
1583   case ARM::CONSTPOOL_ENTRY: {
1584     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1585     /// in the function.  The first operand is the ID# for this instruction, the
1586     /// second is the index into the MachineConstantPool that this is, the third
1587     /// is the size in bytes of this constant pool entry.
1588     /// The required alignment is specified on the basic block holding this MI.
1589     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1590     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1591
1592     // If this is the first entry of the pool, mark it.
1593     if (!InConstantPool) {
1594       OutStreamer.EmitDataRegion(MCDR_DataRegion);
1595       InConstantPool = true;
1596     }
1597
1598     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1599
1600     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1601     if (MCPE.isMachineConstantPoolEntry())
1602       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1603     else
1604       EmitGlobalConstant(MCPE.Val.ConstVal);
1605     return;
1606   }
1607   case ARM::t2BR_JT: {
1608     // Lower and emit the instruction itself, then the jump table following it.
1609     MCInst TmpInst;
1610     TmpInst.setOpcode(ARM::tMOVr);
1611     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1612     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1613     // Add predicate operands.
1614     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1615     TmpInst.addOperand(MCOperand::CreateReg(0));
1616     OutStreamer.EmitInstruction(TmpInst);
1617     // Output the data for the jump table itself
1618     EmitJump2Table(MI);
1619     return;
1620   }
1621   case ARM::t2TBB_JT: {
1622     // Lower and emit the instruction itself, then the jump table following it.
1623     MCInst TmpInst;
1624
1625     TmpInst.setOpcode(ARM::t2TBB);
1626     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1627     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1628     // Add predicate operands.
1629     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1630     TmpInst.addOperand(MCOperand::CreateReg(0));
1631     OutStreamer.EmitInstruction(TmpInst);
1632     // Output the data for the jump table itself
1633     EmitJump2Table(MI);
1634     // Make sure the next instruction is 2-byte aligned.
1635     EmitAlignment(1);
1636     return;
1637   }
1638   case ARM::t2TBH_JT: {
1639     // Lower and emit the instruction itself, then the jump table following it.
1640     MCInst TmpInst;
1641
1642     TmpInst.setOpcode(ARM::t2TBH);
1643     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1644     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1645     // Add predicate operands.
1646     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1647     TmpInst.addOperand(MCOperand::CreateReg(0));
1648     OutStreamer.EmitInstruction(TmpInst);
1649     // Output the data for the jump table itself
1650     EmitJump2Table(MI);
1651     return;
1652   }
1653   case ARM::tBR_JTr:
1654   case ARM::BR_JTr: {
1655     // Lower and emit the instruction itself, then the jump table following it.
1656     // mov pc, target
1657     MCInst TmpInst;
1658     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1659       ARM::MOVr : ARM::tMOVr;
1660     TmpInst.setOpcode(Opc);
1661     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1662     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1663     // Add predicate operands.
1664     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1665     TmpInst.addOperand(MCOperand::CreateReg(0));
1666     // Add 's' bit operand (always reg0 for this)
1667     if (Opc == ARM::MOVr)
1668       TmpInst.addOperand(MCOperand::CreateReg(0));
1669     OutStreamer.EmitInstruction(TmpInst);
1670
1671     // Make sure the Thumb jump table is 4-byte aligned.
1672     if (Opc == ARM::tMOVr)
1673       EmitAlignment(2);
1674
1675     // Output the data for the jump table itself
1676     EmitJumpTable(MI);
1677     return;
1678   }
1679   case ARM::BR_JTm: {
1680     // Lower and emit the instruction itself, then the jump table following it.
1681     // ldr pc, target
1682     MCInst TmpInst;
1683     if (MI->getOperand(1).getReg() == 0) {
1684       // literal offset
1685       TmpInst.setOpcode(ARM::LDRi12);
1686       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1687       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1688       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1689     } else {
1690       TmpInst.setOpcode(ARM::LDRrs);
1691       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1692       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1693       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1694       TmpInst.addOperand(MCOperand::CreateImm(0));
1695     }
1696     // Add predicate operands.
1697     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1698     TmpInst.addOperand(MCOperand::CreateReg(0));
1699     OutStreamer.EmitInstruction(TmpInst);
1700
1701     // Output the data for the jump table itself
1702     EmitJumpTable(MI);
1703     return;
1704   }
1705   case ARM::BR_JTadd: {
1706     // Lower and emit the instruction itself, then the jump table following it.
1707     // add pc, target, idx
1708     MCInst TmpInst;
1709     TmpInst.setOpcode(ARM::ADDrr);
1710     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1711     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1712     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1713     // Add predicate operands.
1714     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1715     TmpInst.addOperand(MCOperand::CreateReg(0));
1716     // Add 's' bit operand (always reg0 for this)
1717     TmpInst.addOperand(MCOperand::CreateReg(0));
1718     OutStreamer.EmitInstruction(TmpInst);
1719
1720     // Output the data for the jump table itself
1721     EmitJumpTable(MI);
1722     return;
1723   }
1724   case ARM::TRAP: {
1725     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1726     // FIXME: Remove this special case when they do.
1727     if (!Subtarget->isTargetDarwin()) {
1728       //.long 0xe7ffdefe @ trap
1729       uint32_t Val = 0xe7ffdefeUL;
1730       OutStreamer.AddComment("trap");
1731       OutStreamer.EmitIntValue(Val, 4);
1732       return;
1733     }
1734     break;
1735   }
1736   case ARM::tTRAP: {
1737     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1738     // FIXME: Remove this special case when they do.
1739     if (!Subtarget->isTargetDarwin()) {
1740       //.short 57086 @ trap
1741       uint16_t Val = 0xdefe;
1742       OutStreamer.AddComment("trap");
1743       OutStreamer.EmitIntValue(Val, 2);
1744       return;
1745     }
1746     break;
1747   }
1748   case ARM::t2Int_eh_sjlj_setjmp:
1749   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1750   case ARM::tInt_eh_sjlj_setjmp: {
1751     // Two incoming args: GPR:$src, GPR:$val
1752     // mov $val, pc
1753     // adds $val, #7
1754     // str $val, [$src, #4]
1755     // movs r0, #0
1756     // b 1f
1757     // movs r0, #1
1758     // 1:
1759     unsigned SrcReg = MI->getOperand(0).getReg();
1760     unsigned ValReg = MI->getOperand(1).getReg();
1761     MCSymbol *Label = GetARMSJLJEHLabel();
1762     {
1763       MCInst TmpInst;
1764       TmpInst.setOpcode(ARM::tMOVr);
1765       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1766       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1767       // Predicate.
1768       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1769       TmpInst.addOperand(MCOperand::CreateReg(0));
1770       OutStreamer.AddComment("eh_setjmp begin");
1771       OutStreamer.EmitInstruction(TmpInst);
1772     }
1773     {
1774       MCInst TmpInst;
1775       TmpInst.setOpcode(ARM::tADDi3);
1776       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1777       // 's' bit operand
1778       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1779       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1780       TmpInst.addOperand(MCOperand::CreateImm(7));
1781       // Predicate.
1782       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1783       TmpInst.addOperand(MCOperand::CreateReg(0));
1784       OutStreamer.EmitInstruction(TmpInst);
1785     }
1786     {
1787       MCInst TmpInst;
1788       TmpInst.setOpcode(ARM::tSTRi);
1789       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1790       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1791       // The offset immediate is #4. The operand value is scaled by 4 for the
1792       // tSTR instruction.
1793       TmpInst.addOperand(MCOperand::CreateImm(1));
1794       // Predicate.
1795       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1796       TmpInst.addOperand(MCOperand::CreateReg(0));
1797       OutStreamer.EmitInstruction(TmpInst);
1798     }
1799     {
1800       MCInst TmpInst;
1801       TmpInst.setOpcode(ARM::tMOVi8);
1802       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1803       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1804       TmpInst.addOperand(MCOperand::CreateImm(0));
1805       // Predicate.
1806       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1807       TmpInst.addOperand(MCOperand::CreateReg(0));
1808       OutStreamer.EmitInstruction(TmpInst);
1809     }
1810     {
1811       const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1812       MCInst TmpInst;
1813       TmpInst.setOpcode(ARM::tB);
1814       TmpInst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1815       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1816       TmpInst.addOperand(MCOperand::CreateReg(0));
1817       OutStreamer.EmitInstruction(TmpInst);
1818     }
1819     {
1820       MCInst TmpInst;
1821       TmpInst.setOpcode(ARM::tMOVi8);
1822       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1823       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1824       TmpInst.addOperand(MCOperand::CreateImm(1));
1825       // Predicate.
1826       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1827       TmpInst.addOperand(MCOperand::CreateReg(0));
1828       OutStreamer.AddComment("eh_setjmp end");
1829       OutStreamer.EmitInstruction(TmpInst);
1830     }
1831     OutStreamer.EmitLabel(Label);
1832     return;
1833   }
1834
1835   case ARM::Int_eh_sjlj_setjmp_nofp:
1836   case ARM::Int_eh_sjlj_setjmp: {
1837     // Two incoming args: GPR:$src, GPR:$val
1838     // add $val, pc, #8
1839     // str $val, [$src, #+4]
1840     // mov r0, #0
1841     // add pc, pc, #0
1842     // mov r0, #1
1843     unsigned SrcReg = MI->getOperand(0).getReg();
1844     unsigned ValReg = MI->getOperand(1).getReg();
1845
1846     {
1847       MCInst TmpInst;
1848       TmpInst.setOpcode(ARM::ADDri);
1849       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1850       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1851       TmpInst.addOperand(MCOperand::CreateImm(8));
1852       // Predicate.
1853       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1854       TmpInst.addOperand(MCOperand::CreateReg(0));
1855       // 's' bit operand (always reg0 for this).
1856       TmpInst.addOperand(MCOperand::CreateReg(0));
1857       OutStreamer.AddComment("eh_setjmp begin");
1858       OutStreamer.EmitInstruction(TmpInst);
1859     }
1860     {
1861       MCInst TmpInst;
1862       TmpInst.setOpcode(ARM::STRi12);
1863       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1864       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1865       TmpInst.addOperand(MCOperand::CreateImm(4));
1866       // Predicate.
1867       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1868       TmpInst.addOperand(MCOperand::CreateReg(0));
1869       OutStreamer.EmitInstruction(TmpInst);
1870     }
1871     {
1872       MCInst TmpInst;
1873       TmpInst.setOpcode(ARM::MOVi);
1874       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1875       TmpInst.addOperand(MCOperand::CreateImm(0));
1876       // Predicate.
1877       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1878       TmpInst.addOperand(MCOperand::CreateReg(0));
1879       // 's' bit operand (always reg0 for this).
1880       TmpInst.addOperand(MCOperand::CreateReg(0));
1881       OutStreamer.EmitInstruction(TmpInst);
1882     }
1883     {
1884       MCInst TmpInst;
1885       TmpInst.setOpcode(ARM::ADDri);
1886       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1887       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1888       TmpInst.addOperand(MCOperand::CreateImm(0));
1889       // Predicate.
1890       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1891       TmpInst.addOperand(MCOperand::CreateReg(0));
1892       // 's' bit operand (always reg0 for this).
1893       TmpInst.addOperand(MCOperand::CreateReg(0));
1894       OutStreamer.EmitInstruction(TmpInst);
1895     }
1896     {
1897       MCInst TmpInst;
1898       TmpInst.setOpcode(ARM::MOVi);
1899       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1900       TmpInst.addOperand(MCOperand::CreateImm(1));
1901       // Predicate.
1902       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1903       TmpInst.addOperand(MCOperand::CreateReg(0));
1904       // 's' bit operand (always reg0 for this).
1905       TmpInst.addOperand(MCOperand::CreateReg(0));
1906       OutStreamer.AddComment("eh_setjmp end");
1907       OutStreamer.EmitInstruction(TmpInst);
1908     }
1909     return;
1910   }
1911   case ARM::Int_eh_sjlj_longjmp: {
1912     // ldr sp, [$src, #8]
1913     // ldr $scratch, [$src, #4]
1914     // ldr r7, [$src]
1915     // bx $scratch
1916     unsigned SrcReg = MI->getOperand(0).getReg();
1917     unsigned ScratchReg = MI->getOperand(1).getReg();
1918     {
1919       MCInst TmpInst;
1920       TmpInst.setOpcode(ARM::LDRi12);
1921       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1922       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1923       TmpInst.addOperand(MCOperand::CreateImm(8));
1924       // Predicate.
1925       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1926       TmpInst.addOperand(MCOperand::CreateReg(0));
1927       OutStreamer.EmitInstruction(TmpInst);
1928     }
1929     {
1930       MCInst TmpInst;
1931       TmpInst.setOpcode(ARM::LDRi12);
1932       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1933       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1934       TmpInst.addOperand(MCOperand::CreateImm(4));
1935       // Predicate.
1936       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1937       TmpInst.addOperand(MCOperand::CreateReg(0));
1938       OutStreamer.EmitInstruction(TmpInst);
1939     }
1940     {
1941       MCInst TmpInst;
1942       TmpInst.setOpcode(ARM::LDRi12);
1943       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1944       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1945       TmpInst.addOperand(MCOperand::CreateImm(0));
1946       // Predicate.
1947       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1948       TmpInst.addOperand(MCOperand::CreateReg(0));
1949       OutStreamer.EmitInstruction(TmpInst);
1950     }
1951     {
1952       MCInst TmpInst;
1953       TmpInst.setOpcode(ARM::BX);
1954       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1955       // Predicate.
1956       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1957       TmpInst.addOperand(MCOperand::CreateReg(0));
1958       OutStreamer.EmitInstruction(TmpInst);
1959     }
1960     return;
1961   }
1962   case ARM::tInt_eh_sjlj_longjmp: {
1963     // ldr $scratch, [$src, #8]
1964     // mov sp, $scratch
1965     // ldr $scratch, [$src, #4]
1966     // ldr r7, [$src]
1967     // bx $scratch
1968     unsigned SrcReg = MI->getOperand(0).getReg();
1969     unsigned ScratchReg = MI->getOperand(1).getReg();
1970     {
1971       MCInst TmpInst;
1972       TmpInst.setOpcode(ARM::tLDRi);
1973       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1974       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1975       // The offset immediate is #8. The operand value is scaled by 4 for the
1976       // tLDR instruction.
1977       TmpInst.addOperand(MCOperand::CreateImm(2));
1978       // Predicate.
1979       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1980       TmpInst.addOperand(MCOperand::CreateReg(0));
1981       OutStreamer.EmitInstruction(TmpInst);
1982     }
1983     {
1984       MCInst TmpInst;
1985       TmpInst.setOpcode(ARM::tMOVr);
1986       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1987       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1988       // Predicate.
1989       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1990       TmpInst.addOperand(MCOperand::CreateReg(0));
1991       OutStreamer.EmitInstruction(TmpInst);
1992     }
1993     {
1994       MCInst TmpInst;
1995       TmpInst.setOpcode(ARM::tLDRi);
1996       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1997       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1998       TmpInst.addOperand(MCOperand::CreateImm(1));
1999       // Predicate.
2000       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2001       TmpInst.addOperand(MCOperand::CreateReg(0));
2002       OutStreamer.EmitInstruction(TmpInst);
2003     }
2004     {
2005       MCInst TmpInst;
2006       TmpInst.setOpcode(ARM::tLDRi);
2007       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
2008       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
2009       TmpInst.addOperand(MCOperand::CreateImm(0));
2010       // Predicate.
2011       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2012       TmpInst.addOperand(MCOperand::CreateReg(0));
2013       OutStreamer.EmitInstruction(TmpInst);
2014     }
2015     {
2016       MCInst TmpInst;
2017       TmpInst.setOpcode(ARM::tBX);
2018       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
2019       // Predicate.
2020       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
2021       TmpInst.addOperand(MCOperand::CreateReg(0));
2022       OutStreamer.EmitInstruction(TmpInst);
2023     }
2024     return;
2025   }
2026   }
2027
2028   MCInst TmpInst;
2029   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
2030
2031   OutStreamer.EmitInstruction(TmpInst);
2032 }
2033
2034 //===----------------------------------------------------------------------===//
2035 // Target Registry Stuff
2036 //===----------------------------------------------------------------------===//
2037
2038 // Force static initialization.
2039 extern "C" void LLVMInitializeARMAsmPrinter() {
2040   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
2041   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
2042 }