lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMAsmPrinter.h"
  16 #include "ARM.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMTargetMachine.h"
  20 #include "ARMTargetObjectFile.h"
  21 #include "InstPrinter/ARMInstPrinter.h"
  22 #include "MCTargetDesc/ARMAddressingModes.h"
  23 #include "MCTargetDesc/ARMMCExpr.h"
  24 #include "llvm/ADT/SetVector.h"
  25 #include "llvm/ADT/SmallString.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  29 #include "llvm/IR/Constants.h"
  30 #include "llvm/IR/DataLayout.h"
  31 #include "llvm/IR/DebugInfo.h"
  32 #include "llvm/IR/Mangler.h"
  33 #include "llvm/IR/Module.h"
  34 #include "llvm/IR/Type.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include "llvm/MC/MCAssembler.h"
  37 #include "llvm/MC/MCContext.h"
  38 #include "llvm/MC/MCELFStreamer.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCInstBuilder.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCSectionMachO.h"
  43 #include "llvm/MC/MCStreamer.h"
  44 #include "llvm/MC/MCSymbol.h"
  45 #include "llvm/Support/ARMBuildAttributes.h"
  46 #include "llvm/Support/TargetParser.h"
  47 #include "llvm/Support/COFF.h"
  48 #include "llvm/Support/CommandLine.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/ELF.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/TargetRegistry.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 #include "llvm/Target/TargetMachine.h"
  55 #include <cctype>
  56 using namespace llvm;
  57
  58 #define DEBUG_TYPE "asm-printer"
  59
  60 ARMAsmPrinter::ARMAsmPrinter(TargetMachine &TM,
  61                              std::unique_ptr<MCStreamer> Streamer)
  62     : AsmPrinter(TM, std::move(Streamer)), AFI(nullptr), MCP(nullptr),
  63       InConstantPool(false) {}
  64
  65 void ARMAsmPrinter::EmitFunctionBodyEnd() {
  66   // Make sure to terminate any constant pools that were at the end
  67   // of the function.
  68   if (!InConstantPool)
  69     return;
  70   InConstantPool = false;
  71   OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
  72 }
  73
  74 void ARMAsmPrinter::EmitFunctionEntryLabel() {
  75   if (AFI->isThumbFunction()) {
  76     OutStreamer->EmitAssemblerFlag(MCAF_Code16);
  77     OutStreamer->EmitThumbFunc(CurrentFnSym);
  78   }
  79
  80   OutStreamer->EmitLabel(CurrentFnSym);
  81 }
  82
  83 void ARMAsmPrinter::EmitXXStructor(const Constant *CV) {
  84   uint64_t Size = TM.getDataLayout()->getTypeAllocSize(CV->getType());
  85   assert(Size && "C++ constructor pointer had zero size!");
  86
  87   const GlobalValue *GV = dyn_cast<GlobalValue>(CV->stripPointerCasts());
  88   assert(GV && "C++ constructor pointer was not a GlobalValue!");
  89
  90   const MCExpr *E = MCSymbolRefExpr::Create(GetARMGVSymbol(GV,
  91                                                            ARMII::MO_NO_FLAG),
  92                                             (Subtarget->isTargetELF()
  93                                              ? MCSymbolRefExpr::VK_ARM_TARGET1
  94                                              : MCSymbolRefExpr::VK_None),
  95                                             OutContext);
  96
  97   OutStreamer->EmitValue(E, Size);
  98 }
  99
 100 /// runOnMachineFunction - This uses the EmitInstruction()
 101 /// method to print assembly for each instruction.
 102 ///
 103 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 104   AFI = MF.getInfo<ARMFunctionInfo>();
 105   MCP = MF.getConstantPool();
 106   Subtarget = &MF.getSubtarget<ARMSubtarget>();
 107
 108   SetupMachineFunction(MF);
 109
 110   if (Subtarget->isTargetCOFF()) {
 111     bool Internal = MF.getFunction()->hasInternalLinkage();
 112     COFF::SymbolStorageClass Scl = Internal ? COFF::IMAGE_SYM_CLASS_STATIC
 113                                             : COFF::IMAGE_SYM_CLASS_EXTERNAL;
 114     int Type = COFF::IMAGE_SYM_DTYPE_FUNCTION << COFF::SCT_COMPLEX_TYPE_SHIFT;
 115
 116     OutStreamer->BeginCOFFSymbolDef(CurrentFnSym);
 117     OutStreamer->EmitCOFFSymbolStorageClass(Scl);
 118     OutStreamer->EmitCOFFSymbolType(Type);
 119     OutStreamer->EndCOFFSymbolDef();
 120   }
 121
 122   // Emit the rest of the function body.
 123   EmitFunctionBody();
 124
 125   // If we need V4T thumb mode Register Indirect Jump pads, emit them.
 126   // These are created per function, rather than per TU, since it's
 127   // relatively easy to exceed the thumb branch range within a TU.
 128   if (! ThumbIndirectPads.empty()) {
 129     OutStreamer->EmitAssemblerFlag(MCAF_Code16);
 130     EmitAlignment(1);
 131     for (unsigned i = 0, e = ThumbIndirectPads.size(); i < e; i++) {
 132       OutStreamer->EmitLabel(ThumbIndirectPads[i].second);
 133       EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tBX)
 134         .addReg(ThumbIndirectPads[i].first)
 135         // Add predicate operands.
 136         .addImm(ARMCC::AL)
 137         .addReg(0));
 138     }
 139     ThumbIndirectPads.clear();
 140   }
 141
 142   // We didn't modify anything.
 143   return false;
 144 }
 145
 146 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 147                                  raw_ostream &O) {
 148   const MachineOperand &MO = MI->getOperand(OpNum);
 149   unsigned TF = MO.getTargetFlags();
 150
 151   switch (MO.getType()) {
 152   default: llvm_unreachable("<unknown operand type>");
 153   case MachineOperand::MO_Register: {
 154     unsigned Reg = MO.getReg();
 155     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 156     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 157     if(ARM::GPRPairRegClass.contains(Reg)) {
 158       const MachineFunction &MF = *MI->getParent()->getParent();
 159       const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 160       Reg = TRI->getSubReg(Reg, ARM::gsub_0);
 161     }
 162     O << ARMInstPrinter::getRegisterName(Reg);
 163     break;
 164   }
 165   case MachineOperand::MO_Immediate: {
 166     int64_t Imm = MO.getImm();
 167     O << '#';
 168     if (TF == ARMII::MO_LO16)
 169       O << ":lower16:";
 170     else if (TF == ARMII::MO_HI16)
 171       O << ":upper16:";
 172     O << Imm;
 173     break;
 174   }
 175   case MachineOperand::MO_MachineBasicBlock:
 176     O << *MO.getMBB()->getSymbol();
 177     return;
 178   case MachineOperand::MO_GlobalAddress: {
 179     const GlobalValue *GV = MO.getGlobal();
 180     if (TF & ARMII::MO_LO16)
 181       O << ":lower16:";
 182     else if (TF & ARMII::MO_HI16)
 183       O << ":upper16:";
 184     O << *GetARMGVSymbol(GV, TF);
 185
 186     printOffset(MO.getOffset(), O);
 187     if (TF == ARMII::MO_PLT)
 188       O << "(PLT)";
 189     break;
 190   }
 191   case MachineOperand::MO_ConstantPoolIndex:
 192     O << *GetCPISymbol(MO.getIndex());
 193     break;
 194   }
 195 }
 196
 197 //===--------------------------------------------------------------------===//
 198
 199 MCSymbol *ARMAsmPrinter::
 200 GetARMJTIPICJumpTableLabel(unsigned uid) const {
 201   const DataLayout *DL = TM.getDataLayout();
 202   SmallString<60> Name;
 203   raw_svector_ostream(Name) << DL->getPrivateGlobalPrefix() << "JTI"
 204                             << getFunctionNumber() << '_' << uid;
 205   return OutContext.getOrCreateSymbol(Name);
 206 }
 207
 208
 209 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel() const {
 210   const DataLayout *DL = TM.getDataLayout();
 211   SmallString<60> Name;
 212   raw_svector_ostream(Name) << DL->getPrivateGlobalPrefix() << "SJLJEH"
 213     << getFunctionNumber();
 214   return OutContext.getOrCreateSymbol(Name);
 215 }
 216
 217 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 218                                     unsigned AsmVariant, const char *ExtraCode,
 219                                     raw_ostream &O) {
 220   // Does this asm operand have a single letter operand modifier?
 221   if (ExtraCode && ExtraCode[0]) {
 222     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 223
 224     switch (ExtraCode[0]) {
 225     default:
 226       // See if this is a generic print operand
 227       return AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 228     case 'a': // Print as a memory address.
 229       if (MI->getOperand(OpNum).isReg()) {
 230         O << "["
 231           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 232           << "]";
 233         return false;
 234       }
 235       // Fallthrough
 236     case 'c': // Don't print "#" before an immediate operand.
 237       if (!MI->getOperand(OpNum).isImm())
 238         return true;
 239       O << MI->getOperand(OpNum).getImm();
 240       return false;
 241     case 'P': // Print a VFP double precision register.
 242     case 'q': // Print a NEON quad precision register.
 243       printOperand(MI, OpNum, O);
 244       return false;
 245     case 'y': // Print a VFP single precision register as indexed double.
 246       if (MI->getOperand(OpNum).isReg()) {
 247         unsigned Reg = MI->getOperand(OpNum).getReg();
 248         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 249         // Find the 'd' register that has this 's' register as a sub-register,
 250         // and determine the lane number.
 251         for (MCSuperRegIterator SR(Reg, TRI); SR.isValid(); ++SR) {
 252           if (!ARM::DPRRegClass.contains(*SR))
 253             continue;
 254           bool Lane0 = TRI->getSubReg(*SR, ARM::ssub_0) == Reg;
 255           O << ARMInstPrinter::getRegisterName(*SR) << (Lane0 ? "[0]" : "[1]");
 256           return false;
 257         }
 258       }
 259       return true;
 260     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 261       if (!MI->getOperand(OpNum).isImm())
 262         return true;
 263       O << ~(MI->getOperand(OpNum).getImm());
 264       return false;
 265     case 'L': // The low 16 bits of an immediate constant.
 266       if (!MI->getOperand(OpNum).isImm())
 267         return true;
 268       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 269       return false;
 270     case 'M': { // A register range suitable for LDM/STM.
 271       if (!MI->getOperand(OpNum).isReg())
 272         return true;
 273       const MachineOperand &MO = MI->getOperand(OpNum);
 274       unsigned RegBegin = MO.getReg();
 275       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 276       // already got the operands in registers that are operands to the
 277       // inline asm statement.
 278       O << "{";
 279       if (ARM::GPRPairRegClass.contains(RegBegin)) {
 280         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 281         unsigned Reg0 = TRI->getSubReg(RegBegin, ARM::gsub_0);
 282         O << ARMInstPrinter::getRegisterName(Reg0) << ", ";
 283         RegBegin = TRI->getSubReg(RegBegin, ARM::gsub_1);
 284       }
 285       O << ARMInstPrinter::getRegisterName(RegBegin);
 286
 287       // FIXME: The register allocator not only may not have given us the
 288       // registers in sequence, but may not be in ascending registers. This
 289       // will require changes in the register allocator that'll need to be
 290       // propagated down here if the operands change.
 291       unsigned RegOps = OpNum + 1;
 292       while (MI->getOperand(RegOps).isReg()) {
 293         O << ", "
 294           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 295         RegOps++;
 296       }
 297
 298       O << "}";
 299
 300       return false;
 301     }
 302     case 'R': // The most significant register of a pair.
 303     case 'Q': { // The least significant register of a pair.
 304       if (OpNum == 0)
 305         return true;
 306       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 307       if (!FlagsOP.isImm())
 308         return true;
 309       unsigned Flags = FlagsOP.getImm();
 310
 311       // This operand may not be the one that actually provides the register. If
 312       // it's tied to a previous one then we should refer instead to that one
 313       // for registers and their classes.
 314       unsigned TiedIdx;
 315       if (InlineAsm::isUseOperandTiedToDef(Flags, TiedIdx)) {
 316         for (OpNum = InlineAsm::MIOp_FirstOperand; TiedIdx; --TiedIdx) {
 317           unsigned OpFlags = MI->getOperand(OpNum).getImm();
 318           OpNum += InlineAsm::getNumOperandRegisters(OpFlags) + 1;
 319         }
 320         Flags = MI->getOperand(OpNum).getImm();
 321
 322         // Later code expects OpNum to be pointing at the register rather than
 323         // the flags.
 324         OpNum += 1;
 325       }
 326
 327       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 328       unsigned RC;
 329       InlineAsm::hasRegClassConstraint(Flags, RC);
 330       if (RC == ARM::GPRPairRegClassID) {
 331         if (NumVals != 1)
 332           return true;
 333         const MachineOperand &MO = MI->getOperand(OpNum);
 334         if (!MO.isReg())
 335           return true;
 336         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 337         unsigned Reg = TRI->getSubReg(MO.getReg(), ExtraCode[0] == 'Q' ?
 338             ARM::gsub_0 : ARM::gsub_1);
 339         O << ARMInstPrinter::getRegisterName(Reg);
 340         return false;
 341       }
 342       if (NumVals != 2)
 343         return true;
 344       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 345       if (RegOp >= MI->getNumOperands())
 346         return true;
 347       const MachineOperand &MO = MI->getOperand(RegOp);
 348       if (!MO.isReg())
 349         return true;
 350       unsigned Reg = MO.getReg();
 351       O << ARMInstPrinter::getRegisterName(Reg);
 352       return false;
 353     }
 354
 355     case 'e': // The low doubleword register of a NEON quad register.
 356     case 'f': { // The high doubleword register of a NEON quad register.
 357       if (!MI->getOperand(OpNum).isReg())
 358         return true;
 359       unsigned Reg = MI->getOperand(OpNum).getReg();
 360       if (!ARM::QPRRegClass.contains(Reg))
 361         return true;
 362       const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 363       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 364                                        ARM::dsub_0 : ARM::dsub_1);
 365       O << ARMInstPrinter::getRegisterName(SubReg);
 366       return false;
 367     }
 368
 369     // This modifier is not yet supported.
 370     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 371       return true;
 372     case 'H': { // The highest-numbered register of a pair.
 373       const MachineOperand &MO = MI->getOperand(OpNum);
 374       if (!MO.isReg())
 375         return true;
 376       const MachineFunction &MF = *MI->getParent()->getParent();
 377       const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 378       unsigned Reg = MO.getReg();
 379       if(!ARM::GPRPairRegClass.contains(Reg))
 380         return false;
 381       Reg = TRI->getSubReg(Reg, ARM::gsub_1);
 382       O << ARMInstPrinter::getRegisterName(Reg);
 383       return false;
 384     }
 385     }
 386   }
 387
 388   printOperand(MI, OpNum, O);
 389   return false;
 390 }
 391
 392 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 393                                           unsigned OpNum, unsigned AsmVariant,
 394                                           const char *ExtraCode,
 395                                           raw_ostream &O) {
 396   // Does this asm operand have a single letter operand modifier?
 397   if (ExtraCode && ExtraCode[0]) {
 398     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 399
 400     switch (ExtraCode[0]) {
 401       case 'A': // A memory operand for a VLD1/VST1 instruction.
 402       default: return true;  // Unknown modifier.
 403       case 'm': // The base register of a memory operand.
 404         if (!MI->getOperand(OpNum).isReg())
 405           return true;
 406         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 407         return false;
 408     }
 409   }
 410
 411   const MachineOperand &MO = MI->getOperand(OpNum);
 412   assert(MO.isReg() && "unexpected inline asm memory operand");
 413   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 414   return false;
 415 }
 416
 417 static bool isThumb(const MCSubtargetInfo& STI) {
 418   return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
 419 }
 420
 421 void ARMAsmPrinter::emitInlineAsmEnd(const MCSubtargetInfo &StartInfo,
 422                                      const MCSubtargetInfo *EndInfo) const {
 423   // If either end mode is unknown (EndInfo == NULL) or different than
 424   // the start mode, then restore the start mode.
 425   const bool WasThumb = isThumb(StartInfo);
 426   if (!EndInfo || WasThumb != isThumb(*EndInfo)) {
 427     OutStreamer->EmitAssemblerFlag(WasThumb ? MCAF_Code16 : MCAF_Code32);
 428   }
 429 }
 430
 431 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 432   Triple TT(TM.getTargetTriple());
 433   // Use unified assembler syntax.
 434   OutStreamer->EmitAssemblerFlag(MCAF_SyntaxUnified);
 435
 436   // Emit ARM Build Attributes
 437   if (TT.isOSBinFormatELF())
 438     emitAttributes();
 439
 440   // Use the triple's architecture and subarchitecture to determine
 441   // if we're thumb for the purposes of the top level code16 assembler
 442   // flag.
 443   bool isThumb = TT.getArch() == Triple::thumb ||
 444                  TT.getArch() == Triple::thumbeb ||
 445                  TT.getSubArch() == Triple::ARMSubArch_v7m ||
 446                  TT.getSubArch() == Triple::ARMSubArch_v6m;
 447   if (!M.getModuleInlineAsm().empty() && isThumb)
 448     OutStreamer->EmitAssemblerFlag(MCAF_Code16);
 449 }
 450
 451 static void
 452 emitNonLazySymbolPointer(MCStreamer &OutStreamer, MCSymbol *StubLabel,
 453                          MachineModuleInfoImpl::StubValueTy &MCSym) {
 454   // L_foo$stub:
 455   OutStreamer.EmitLabel(StubLabel);
 456   //   .indirect_symbol _foo
 457   OutStreamer.EmitSymbolAttribute(MCSym.getPointer(), MCSA_IndirectSymbol);
 458
 459   if (MCSym.getInt())
 460     // External to current translation unit.
 461     OutStreamer.EmitIntValue(0, 4/*size*/);
 462   else
 463     // Internal to current translation unit.
 464     //
 465     // When we place the LSDA into the TEXT section, the type info
 466     // pointers need to be indirect and pc-rel. We accomplish this by
 467     // using NLPs; however, sometimes the types are local to the file.
 468     // We need to fill in the value for the NLP in those cases.
 469     OutStreamer.EmitValue(
 470         MCSymbolRefExpr::Create(MCSym.getPointer(), OutStreamer.getContext()),
 471         4 /*size*/);
 472 }
 473
 474
 475 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 476   Triple TT(TM.getTargetTriple());
 477   if (TT.isOSBinFormatMachO()) {
 478     // All darwin targets use mach-o.
 479     const TargetLoweringObjectFileMachO &TLOFMacho =
 480       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 481     MachineModuleInfoMachO &MMIMacho =
 482       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 483
 484     // Output non-lazy-pointers for external and common global variables.
 485     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 486
 487     if (!Stubs.empty()) {
 488       // Switch with ".non_lazy_symbol_pointer" directive.
 489       OutStreamer->SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 490       EmitAlignment(2);
 491
 492       for (auto &Stub : Stubs)
 493         emitNonLazySymbolPointer(*OutStreamer, Stub.first, Stub.second);
 494
 495       Stubs.clear();
 496       OutStreamer->AddBlankLine();
 497     }
 498
 499     Stubs = MMIMacho.GetHiddenGVStubList();
 500     if (!Stubs.empty()) {
 501       OutStreamer->SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 502       EmitAlignment(2);
 503
 504       for (auto &Stub : Stubs)
 505         emitNonLazySymbolPointer(*OutStreamer, Stub.first, Stub.second);
 506
 507       Stubs.clear();
 508       OutStreamer->AddBlankLine();
 509     }
 510
 511     // Funny Darwin hack: This flag tells the linker that no global symbols
 512     // contain code that falls through to other global symbols (e.g. the obvious
 513     // implementation of multiple entry points).  If this doesn't occur, the
 514     // linker can safely perform dead code stripping.  Since LLVM never
 515     // generates code that does this, it is always safe to set.
 516     OutStreamer->EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 517   }
 518 }
 519
 520 //===----------------------------------------------------------------------===//
 521 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 522 // FIXME:
 523 // The following seem like one-off assembler flags, but they actually need
 524 // to appear in the .ARM.attributes section in ELF.
 525 // Instead of subclassing the MCELFStreamer, we do the work here.
 526
 527 static ARMBuildAttrs::CPUArch getArchForCPU(StringRef CPU,
 528                                             const ARMSubtarget *Subtarget) {
 529   if (CPU == "xscale")
 530     return ARMBuildAttrs::v5TEJ;
 531
 532   if (Subtarget->hasV8Ops())
 533     return ARMBuildAttrs::v8;
 534   else if (Subtarget->hasV7Ops()) {
 535     if (Subtarget->isMClass() && Subtarget->hasThumb2DSP())
 536       return ARMBuildAttrs::v7E_M;
 537     return ARMBuildAttrs::v7;
 538   } else if (Subtarget->hasV6T2Ops())
 539     return ARMBuildAttrs::v6T2;
 540   else if (Subtarget->hasV6MOps())
 541     return ARMBuildAttrs::v6S_M;
 542   else if (Subtarget->hasV6Ops())
 543     return ARMBuildAttrs::v6;
 544   else if (Subtarget->hasV5TEOps())
 545     return ARMBuildAttrs::v5TE;
 546   else if (Subtarget->hasV5TOps())
 547     return ARMBuildAttrs::v5T;
 548   else if (Subtarget->hasV4TOps())
 549     return ARMBuildAttrs::v4T;
 550   else
 551     return ARMBuildAttrs::v4;
 552 }
 553
 554 void ARMAsmPrinter::emitAttributes() {
 555   MCTargetStreamer &TS = *OutStreamer->getTargetStreamer();
 556   ARMTargetStreamer &ATS = static_cast<ARMTargetStreamer &>(TS);
 557
 558   ATS.emitTextAttribute(ARMBuildAttrs::conformance, "2.09");
 559
 560   ATS.switchVendor("aeabi");
 561
 562   // Compute ARM ELF Attributes based on the default subtarget that
 563   // we'd have constructed. The existing ARM behavior isn't LTO clean
 564   // anyhow.
 565   // FIXME: For ifunc related functions we could iterate over and look
 566   // for a feature string that doesn't match the default one.
 567   StringRef TT = TM.getTargetTriple();
 568   StringRef CPU = TM.getTargetCPU();
 569   StringRef FS = TM.getTargetFeatureString();
 570   std::string ArchFS = ARM_MC::ParseARMTriple(TT, CPU);
 571   if (!FS.empty()) {
 572     if (!ArchFS.empty())
 573       ArchFS = (Twine(ArchFS) + "," + FS).str();
 574     else
 575       ArchFS = FS;
 576   }
 577   const ARMBaseTargetMachine &ATM =
 578       static_cast<const ARMBaseTargetMachine &>(TM);
 579   const ARMSubtarget STI(TT, CPU, ArchFS, ATM, ATM.isLittleEndian());
 580
 581   std::string CPUString = STI.getCPUString();
 582
 583   if (CPUString.find("generic") != 0) { //CPUString doesn't start with "generic"
 584     // FIXME: remove krait check when GNU tools support krait cpu
 585     if (STI.isKrait()) {
 586       ATS.emitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a9");
 587       // We consider krait as a "cortex-a9" + hwdiv CPU
 588       // Enable hwdiv through ".arch_extension idiv"
 589       if (STI.hasDivide() || STI.hasDivideInARMMode())
 590         ATS.emitArchExtension(ARM::AEK_HWDIV);
 591     } else
 592       ATS.emitTextAttribute(ARMBuildAttrs::CPU_name, CPUString);
 593   }
 594
 595   ATS.emitAttribute(ARMBuildAttrs::CPU_arch, getArchForCPU(CPUString, &STI));
 596
 597   // Tag_CPU_arch_profile must have the default value of 0 when "Architecture
 598   // profile is not applicable (e.g. pre v7, or cross-profile code)".
 599   if (STI.hasV7Ops()) {
 600     if (STI.isAClass()) {
 601       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 602                         ARMBuildAttrs::ApplicationProfile);
 603     } else if (STI.isRClass()) {
 604       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 605                         ARMBuildAttrs::RealTimeProfile);
 606     } else if (STI.isMClass()) {
 607       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 608                         ARMBuildAttrs::MicroControllerProfile);
 609     }
 610   }
 611
 612   ATS.emitAttribute(ARMBuildAttrs::ARM_ISA_use,
 613                     STI.hasARMOps() ? ARMBuildAttrs::Allowed
 614                                     : ARMBuildAttrs::Not_Allowed);
 615   if (STI.isThumb1Only()) {
 616     ATS.emitAttribute(ARMBuildAttrs::THUMB_ISA_use, ARMBuildAttrs::Allowed);
 617   } else if (STI.hasThumb2()) {
 618     ATS.emitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 619                       ARMBuildAttrs::AllowThumb32);
 620   }
 621
 622   if (STI.hasNEON()) {
 623     /* NEON is not exactly a VFP architecture, but GAS emit one of
 624      * neon/neon-fp-armv8/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 625     if (STI.hasFPARMv8()) {
 626       if (STI.hasCrypto())
 627         ATS.emitFPU(ARM::FK_CRYPTO_NEON_FP_ARMV8);
 628       else
 629         ATS.emitFPU(ARM::FK_NEON_FP_ARMV8);
 630     } else if (STI.hasVFP4())
 631       ATS.emitFPU(ARM::FK_NEON_VFPV4);
 632     else
 633       ATS.emitFPU(ARM::FK_NEON);
 634     // Emit Tag_Advanced_SIMD_arch for ARMv8 architecture
 635     if (STI.hasV8Ops())
 636       ATS.emitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 637                         STI.hasV8_1aOps() ? ARMBuildAttrs::AllowNeonARMv8_1a:
 638                                             ARMBuildAttrs::AllowNeonARMv8);
 639   } else {
 640     if (STI.hasFPARMv8())
 641       // FPv5 and FP-ARMv8 have the same instructions, so are modeled as one
 642       // FPU, but there are two different names for it depending on the CPU.
 643       ATS.emitFPU(STI.hasD16() ? ARM::FK_FPV5_D16 : ARM::FK_FP_ARMV8);
 644     else if (STI.hasVFP4())
 645       ATS.emitFPU(STI.hasD16() ? ARM::FK_VFPV4_D16 : ARM::FK_VFPV4);
 646     else if (STI.hasVFP3())
 647       ATS.emitFPU(STI.hasD16() ? ARM::FK_VFPV3_D16 : ARM::FK_VFPV3);
 648     else if (STI.hasVFP2())
 649       ATS.emitFPU(ARM::FK_VFPV2);
 650   }
 651
 652   if (TM.getRelocationModel() == Reloc::PIC_) {
 653     // PIC specific attributes.
 654     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_RW_data,
 655                       ARMBuildAttrs::AddressRWPCRel);
 656     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_RO_data,
 657                       ARMBuildAttrs::AddressROPCRel);
 658     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_GOT_use,
 659                       ARMBuildAttrs::AddressGOT);
 660   } else {
 661     // Allow direct addressing of imported data for all other relocation models.
 662     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_GOT_use,
 663                       ARMBuildAttrs::AddressDirect);
 664   }
 665
 666   // Signal various FP modes.
 667   if (!TM.Options.UnsafeFPMath) {
 668     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 669                       ARMBuildAttrs::IEEEDenormals);
 670     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_exceptions, ARMBuildAttrs::Allowed);
 671
 672     // If the user has permitted this code to choose the IEEE 754
 673     // rounding at run-time, emit the rounding attribute.
 674     if (TM.Options.HonorSignDependentRoundingFPMathOption)
 675       ATS.emitAttribute(ARMBuildAttrs::ABI_FP_rounding, ARMBuildAttrs::Allowed);
 676   } else {
 677     if (!STI.hasVFP2()) {
 678       // When the target doesn't have an FPU (by design or
 679       // intention), the assumptions made on the software support
 680       // mirror that of the equivalent hardware support *if it
 681       // existed*. For v7 and better we indicate that denormals are
 682       // flushed preserving sign, and for V6 we indicate that
 683       // denormals are flushed to positive zero.
 684       if (STI.hasV7Ops())
 685         ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 686                           ARMBuildAttrs::PreserveFPSign);
 687     } else if (STI.hasVFP3()) {
 688       // In VFPv4, VFPv4U, VFPv3, or VFPv3U, it is preserved. That is,
 689       // the sign bit of the zero matches the sign bit of the input or
 690       // result that is being flushed to zero.
 691       ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 692                         ARMBuildAttrs::PreserveFPSign);
 693     }
 694     // For VFPv2 implementations it is implementation defined as
 695     // to whether denormals are flushed to positive zero or to
 696     // whatever the sign of zero is (ARM v7AR ARM 2.7.5). Historically
 697     // LLVM has chosen to flush this to positive zero (most likely for
 698     // GCC compatibility), so that's the chosen value here (the
 699     // absence of its emission implies zero).
 700   }
 701
 702   // TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath is the
 703   // equivalent of GCC's -ffinite-math-only flag.
 704   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 705     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 706                       ARMBuildAttrs::Allowed);
 707   else
 708     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 709                       ARMBuildAttrs::AllowIEE754);
 710
 711   if (STI.allowsUnalignedMem())
 712     ATS.emitAttribute(ARMBuildAttrs::CPU_unaligned_access,
 713                       ARMBuildAttrs::Allowed);
 714   else
 715     ATS.emitAttribute(ARMBuildAttrs::CPU_unaligned_access,
 716                       ARMBuildAttrs::Not_Allowed);
 717
 718   // FIXME: add more flags to ARMBuildAttributes.h
 719   // 8-bytes alignment stuff.
 720   ATS.emitAttribute(ARMBuildAttrs::ABI_align_needed, 1);
 721   ATS.emitAttribute(ARMBuildAttrs::ABI_align_preserved, 1);
 722
 723   // ABI_HardFP_use attribute to indicate single precision FP.
 724   if (STI.isFPOnlySP())
 725     ATS.emitAttribute(ARMBuildAttrs::ABI_HardFP_use,
 726                       ARMBuildAttrs::HardFPSinglePrecision);
 727
 728   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 729   if (STI.isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard)
 730     ATS.emitAttribute(ARMBuildAttrs::ABI_VFP_args, ARMBuildAttrs::HardFPAAPCS);
 731
 732   // FIXME: Should we signal R9 usage?
 733
 734   if (STI.hasFP16())
 735     ATS.emitAttribute(ARMBuildAttrs::FP_HP_extension, ARMBuildAttrs::AllowHPFP);
 736
 737   // FIXME: To support emitting this build attribute as GCC does, the
 738   // -mfp16-format option and associated plumbing must be
 739   // supported. For now the __fp16 type is exposed by default, so this
 740   // attribute should be emitted with value 1.
 741   ATS.emitAttribute(ARMBuildAttrs::ABI_FP_16bit_format,
 742                     ARMBuildAttrs::FP16FormatIEEE);
 743
 744   if (STI.hasMPExtension())
 745     ATS.emitAttribute(ARMBuildAttrs::MPextension_use, ARMBuildAttrs::AllowMP);
 746
 747   // Hardware divide in ARM mode is part of base arch, starting from ARMv8.
 748   // If only Thumb hwdiv is present, it must also be in base arch (ARMv7-R/M).
 749   // It is not possible to produce DisallowDIV: if hwdiv is present in the base
 750   // arch, supplying -hwdiv downgrades the effective arch, via ClearImpliedBits.
 751   // AllowDIVExt is only emitted if hwdiv isn't available in the base arch;
 752   // otherwise, the default value (AllowDIVIfExists) applies.
 753   if (STI.hasDivideInARMMode() && !STI.hasV8Ops())
 754     ATS.emitAttribute(ARMBuildAttrs::DIV_use, ARMBuildAttrs::AllowDIVExt);
 755
 756   if (MMI) {
 757     if (const Module *SourceModule = MMI->getModule()) {
 758       // ABI_PCS_wchar_t to indicate wchar_t width
 759       // FIXME: There is no way to emit value 0 (wchar_t prohibited).
 760       if (auto WCharWidthValue = mdconst::extract_or_null<ConstantInt>(
 761               SourceModule->getModuleFlag("wchar_size"))) {
 762         int WCharWidth = WCharWidthValue->getZExtValue();
 763         assert((WCharWidth == 2 || WCharWidth == 4) &&
 764                "wchar_t width must be 2 or 4 bytes");
 765         ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_wchar_t, WCharWidth);
 766       }
 767
 768       // ABI_enum_size to indicate enum width
 769       // FIXME: There is no way to emit value 0 (enums prohibited) or value 3
 770       //        (all enums contain a value needing 32 bits to encode).
 771       if (auto EnumWidthValue = mdconst::extract_or_null<ConstantInt>(
 772               SourceModule->getModuleFlag("min_enum_size"))) {
 773         int EnumWidth = EnumWidthValue->getZExtValue();
 774         assert((EnumWidth == 1 || EnumWidth == 4) &&
 775                "Minimum enum width must be 1 or 4 bytes");
 776         int EnumBuildAttr = EnumWidth == 1 ? 1 : 2;
 777         ATS.emitAttribute(ARMBuildAttrs::ABI_enum_size, EnumBuildAttr);
 778       }
 779     }
 780   }
 781
 782   // TODO: We currently only support either reserving the register, or treating
 783   // it as another callee-saved register, but not as SB or a TLS pointer; It
 784   // would instead be nicer to push this from the frontend as metadata, as we do
 785   // for the wchar and enum size tags
 786   if (STI.isR9Reserved())
 787     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_R9_use, ARMBuildAttrs::R9Reserved);
 788   else
 789     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_R9_use, ARMBuildAttrs::R9IsGPR);
 790
 791   if (STI.hasTrustZone() && STI.hasVirtualization())
 792     ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 793                       ARMBuildAttrs::AllowTZVirtualization);
 794   else if (STI.hasTrustZone())
 795     ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 796                       ARMBuildAttrs::AllowTZ);
 797   else if (STI.hasVirtualization())
 798     ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 799                       ARMBuildAttrs::AllowVirtualization);
 800
 801   ATS.finishAttributeSection();
 802 }
 803
 804 //===----------------------------------------------------------------------===//
 805
 806 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 807                              unsigned LabelId, MCContext &Ctx) {
 808
 809   MCSymbol *Label = Ctx.getOrCreateSymbol(Twine(Prefix)
 810                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 811   return Label;
 812 }
 813
 814 static MCSymbolRefExpr::VariantKind
 815 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 816   switch (Modifier) {
 817   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 818   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_TLSGD;
 819   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_TPOFF;
 820   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_GOTTPOFF;
 821   case ARMCP::GOT:         return MCSymbolRefExpr::VK_GOT;
 822   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_GOTOFF;
 823   }
 824   llvm_unreachable("Invalid ARMCPModifier!");
 825 }
 826
 827 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV,
 828                                         unsigned char TargetFlags) {
 829   if (Subtarget->isTargetMachO()) {
 830     bool IsIndirect = (TargetFlags & ARMII::MO_NONLAZY) &&
 831       Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 832
 833     if (!IsIndirect)
 834       return getSymbol(GV);
 835
 836     // FIXME: Remove this when Darwin transition to @GOT like syntax.
 837     MCSymbol *MCSym = getSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 838     MachineModuleInfoMachO &MMIMachO =
 839       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 840     MachineModuleInfoImpl::StubValueTy &StubSym =
 841       GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym)
 842                                 : MMIMachO.getGVStubEntry(MCSym);
 843     if (!StubSym.getPointer())
 844       StubSym = MachineModuleInfoImpl::StubValueTy(getSymbol(GV),
 845                                                    !GV->hasInternalLinkage());
 846     return MCSym;
 847   } else if (Subtarget->isTargetCOFF()) {
 848     assert(Subtarget->isTargetWindows() &&
 849            "Windows is the only supported COFF target");
 850
 851     bool IsIndirect = (TargetFlags & ARMII::MO_DLLIMPORT);
 852     if (!IsIndirect)
 853       return getSymbol(GV);
 854
 855     SmallString<128> Name;
 856     Name = "__imp_";
 857     getNameWithPrefix(Name, GV);
 858
 859     return OutContext.getOrCreateSymbol(Name);
 860   } else if (Subtarget->isTargetELF()) {
 861     return getSymbol(GV);
 862   }
 863   llvm_unreachable("unexpected target");
 864 }
 865
 866 void ARMAsmPrinter::
 867 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 868   const DataLayout *DL = TM.getDataLayout();
 869   int Size = TM.getDataLayout()->getTypeAllocSize(MCPV->getType());
 870
 871   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 872
 873   MCSymbol *MCSym;
 874   if (ACPV->isLSDA()) {
 875     MCSym = getCurExceptionSym();
 876   } else if (ACPV->isBlockAddress()) {
 877     const BlockAddress *BA =
 878       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 879     MCSym = GetBlockAddressSymbol(BA);
 880   } else if (ACPV->isGlobalValue()) {
 881     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 882
 883     // On Darwin, const-pool entries may get the "FOO$non_lazy_ptr" mangling, so
 884     // flag the global as MO_NONLAZY.
 885     unsigned char TF = Subtarget->isTargetMachO() ? ARMII::MO_NONLAZY : 0;
 886     MCSym = GetARMGVSymbol(GV, TF);
 887   } else if (ACPV->isMachineBasicBlock()) {
 888     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 889     MCSym = MBB->getSymbol();
 890   } else {
 891     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 892     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 893     MCSym = GetExternalSymbolSymbol(Sym);
 894   }
 895
 896   // Create an MCSymbol for the reference.
 897   const MCExpr *Expr =
 898     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 899                             OutContext);
 900
 901   if (ACPV->getPCAdjustment()) {
 902     MCSymbol *PCLabel = getPICLabel(DL->getPrivateGlobalPrefix(),
 903                                     getFunctionNumber(),
 904                                     ACPV->getLabelId(),
 905                                     OutContext);
 906     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 907     PCRelExpr =
 908       MCBinaryExpr::CreateAdd(PCRelExpr,
 909                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 910                                                      OutContext),
 911                               OutContext);
 912     if (ACPV->mustAddCurrentAddress()) {
 913       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 914       // label, so just emit a local label end reference that instead.
 915       MCSymbol *DotSym = OutContext.createTempSymbol();
 916       OutStreamer->EmitLabel(DotSym);
 917       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 918       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 919     }
 920     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 921   }
 922   OutStreamer->EmitValue(Expr, Size);
 923 }
 924
 925 void ARMAsmPrinter::EmitJumpTableAddrs(const MachineInstr *MI) {
 926   const MachineOperand &MO1 = MI->getOperand(1);
 927   unsigned JTI = MO1.getIndex();
 928
 929   // Make sure the Thumb jump table is 4-byte aligned. This will be a nop for
 930   // ARM mode tables.
 931   EmitAlignment(2);
 932
 933   // Emit a label for the jump table.
 934   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel(JTI);
 935   OutStreamer->EmitLabel(JTISymbol);
 936
 937   // Mark the jump table as data-in-code.
 938   OutStreamer->EmitDataRegion(MCDR_DataRegionJT32);
 939
 940   // Emit each entry of the table.
 941   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 942   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 943   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 944
 945   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 946     MachineBasicBlock *MBB = JTBBs[i];
 947     // Construct an MCExpr for the entry. We want a value of the form:
 948     // (BasicBlockAddr - TableBeginAddr)
 949     //
 950     // For example, a table with entries jumping to basic blocks BB0 and BB1
 951     // would look like:
 952     // LJTI_0_0:
 953     //    .word (LBB0 - LJTI_0_0)
 954     //    .word (LBB1 - LJTI_0_0)
 955     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 956
 957     if (TM.getRelocationModel() == Reloc::PIC_)
 958       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 959                                                                    OutContext),
 960                                      OutContext);
 961     // If we're generating a table of Thumb addresses in static relocation
 962     // model, we need to add one to keep interworking correctly.
 963     else if (AFI->isThumbFunction())
 964       Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(1,OutContext),
 965                                      OutContext);
 966     OutStreamer->EmitValue(Expr, 4);
 967   }
 968   // Mark the end of jump table data-in-code region.
 969   OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
 970 }
 971
 972 void ARMAsmPrinter::EmitJumpTableInsts(const MachineInstr *MI) {
 973   const MachineOperand &MO1 = MI->getOperand(1);
 974   unsigned JTI = MO1.getIndex();
 975
 976   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel(JTI);
 977   OutStreamer->EmitLabel(JTISymbol);
 978
 979   // Emit each entry of the table.
 980   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 981   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 982   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 983
 984   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 985     MachineBasicBlock *MBB = JTBBs[i];
 986     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
 987                                                           OutContext);
 988     // If this isn't a TBB or TBH, the entries are direct branch instructions.
 989     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::t2B)
 990         .addExpr(MBBSymbolExpr)
 991         .addImm(ARMCC::AL)
 992         .addReg(0));
 993   }
 994 }
 995
 996 void ARMAsmPrinter::EmitJumpTableTBInst(const MachineInstr *MI,
 997                                         unsigned OffsetWidth) {
 998   assert((OffsetWidth == 1 || OffsetWidth == 2) && "invalid tbb/tbh width");
 999   const MachineOperand &MO1 = MI->getOperand(1);
1000   unsigned JTI = MO1.getIndex();
1001
1002   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel(JTI);
1003   OutStreamer->EmitLabel(JTISymbol);
1004
1005   // Emit each entry of the table.
1006   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
1007   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
1008   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
1009
1010   // Mark the jump table as data-in-code.
1011   OutStreamer->EmitDataRegion(OffsetWidth == 1 ? MCDR_DataRegionJT8
1012                                                : MCDR_DataRegionJT16);
1013
1014   for (auto MBB : JTBBs) {
1015     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
1016                                                           OutContext);
1017     // Otherwise it's an offset from the dispatch instruction. Construct an
1018     // MCExpr for the entry. We want a value of the form:
1019     // (BasicBlockAddr - TBBInstAddr + 4) / 2
1020     //
1021     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1022     // would look like:
1023     // LJTI_0_0:
1024     //    .byte (LBB0 - (LCPI0_0 + 4)) / 2
1025     //    .byte (LBB1 - (LCPI0_0 + 4)) / 2
1026     // where LCPI0_0 is a label defined just before the TBB instruction using
1027     // this table.
1028     MCSymbol *TBInstPC = GetCPISymbol(MI->getOperand(0).getImm());
1029     const MCExpr *Expr = MCBinaryExpr::CreateAdd(
1030         MCSymbolRefExpr::Create(TBInstPC, OutContext),
1031         MCConstantExpr::Create(4, OutContext), OutContext);
1032     Expr = MCBinaryExpr::CreateSub(MBBSymbolExpr, Expr, OutContext);
1033     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
1034                                    OutContext);
1035     OutStreamer->EmitValue(Expr, OffsetWidth);
1036   }
1037   // Mark the end of jump table data-in-code region. 32-bit offsets use
1038   // actual branch instructions here, so we don't mark those as a data-region
1039   // at all.
1040   OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
1041
1042   // Make sure the next instruction is 2-byte aligned.
1043   EmitAlignment(1);
1044 }
1045
1046 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1047   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1048       "Only instruction which are involved into frame setup code are allowed");
1049
1050   MCTargetStreamer &TS = *OutStreamer->getTargetStreamer();
1051   ARMTargetStreamer &ATS = static_cast<ARMTargetStreamer &>(TS);
1052   const MachineFunction &MF = *MI->getParent()->getParent();
1053   const TargetRegisterInfo *RegInfo = MF.getSubtarget().getRegisterInfo();
1054   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1055
1056   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1057   unsigned Opc = MI->getOpcode();
1058   unsigned SrcReg, DstReg;
1059
1060   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1061     // Two special cases:
1062     // 1) tPUSH does not have src/dst regs.
1063     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1064     // load. Yes, this is pretty fragile, but for now I don't see better
1065     // way... :(
1066     SrcReg = DstReg = ARM::SP;
1067   } else {
1068     SrcReg = MI->getOperand(1).getReg();
1069     DstReg = MI->getOperand(0).getReg();
1070   }
1071
1072   // Try to figure out the unwinding opcode out of src / dst regs.
1073   if (MI->mayStore()) {
1074     // Register saves.
1075     assert(DstReg == ARM::SP &&
1076            "Only stack pointer as a destination reg is supported");
1077
1078     SmallVector<unsigned, 4> RegList;
1079     // Skip src & dst reg, and pred ops.
1080     unsigned StartOp = 2 + 2;
1081     // Use all the operands.
1082     unsigned NumOffset = 0;
1083
1084     switch (Opc) {
1085     default:
1086       MI->dump();
1087       llvm_unreachable("Unsupported opcode for unwinding information");
1088     case ARM::tPUSH:
1089       // Special case here: no src & dst reg, but two extra imp ops.
1090       StartOp = 2; NumOffset = 2;
1091     case ARM::STMDB_UPD:
1092     case ARM::t2STMDB_UPD:
1093     case ARM::VSTMDDB_UPD:
1094       assert(SrcReg == ARM::SP &&
1095              "Only stack pointer as a source reg is supported");
1096       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1097            i != NumOps; ++i) {
1098         const MachineOperand &MO = MI->getOperand(i);
1099         // Actually, there should never be any impdef stuff here. Skip it
1100         // temporary to workaround PR11902.
1101         if (MO.isImplicit())
1102           continue;
1103         RegList.push_back(MO.getReg());
1104       }
1105       break;
1106     case ARM::STR_PRE_IMM:
1107     case ARM::STR_PRE_REG:
1108     case ARM::t2STR_PRE:
1109       assert(MI->getOperand(2).getReg() == ARM::SP &&
1110              "Only stack pointer as a source reg is supported");
1111       RegList.push_back(SrcReg);
1112       break;
1113     }
1114     if (MAI->getExceptionHandlingType() == ExceptionHandling::ARM)
1115       ATS.emitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1116   } else {
1117     // Changes of stack / frame pointer.
1118     if (SrcReg == ARM::SP) {
1119       int64_t Offset = 0;
1120       switch (Opc) {
1121       default:
1122         MI->dump();
1123         llvm_unreachable("Unsupported opcode for unwinding information");
1124       case ARM::MOVr:
1125       case ARM::tMOVr:
1126         Offset = 0;
1127         break;
1128       case ARM::ADDri:
1129         Offset = -MI->getOperand(2).getImm();
1130         break;
1131       case ARM::SUBri:
1132       case ARM::t2SUBri:
1133         Offset = MI->getOperand(2).getImm();
1134         break;
1135       case ARM::tSUBspi:
1136         Offset = MI->getOperand(2).getImm()*4;
1137         break;
1138       case ARM::tADDspi:
1139       case ARM::tADDrSPi:
1140         Offset = -MI->getOperand(2).getImm()*4;
1141         break;
1142       case ARM::tLDRpci: {
1143         // Grab the constpool index and check, whether it corresponds to
1144         // original or cloned constpool entry.
1145         unsigned CPI = MI->getOperand(1).getIndex();
1146         const MachineConstantPool *MCP = MF.getConstantPool();
1147         if (CPI >= MCP->getConstants().size())
1148           CPI = AFI.getOriginalCPIdx(CPI);
1149         assert(CPI != -1U && "Invalid constpool index");
1150
1151         // Derive the actual offset.
1152         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1153         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1154         // FIXME: Check for user, it should be "add" instruction!
1155         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1156         break;
1157       }
1158       }
1159
1160       if (MAI->getExceptionHandlingType() == ExceptionHandling::ARM) {
1161         if (DstReg == FramePtr && FramePtr != ARM::SP)
1162           // Set-up of the frame pointer. Positive values correspond to "add"
1163           // instruction.
1164           ATS.emitSetFP(FramePtr, ARM::SP, -Offset);
1165         else if (DstReg == ARM::SP) {
1166           // Change of SP by an offset. Positive values correspond to "sub"
1167           // instruction.
1168           ATS.emitPad(Offset);
1169         } else {
1170           // Move of SP to a register.  Positive values correspond to an "add"
1171           // instruction.
1172           ATS.emitMovSP(DstReg, -Offset);
1173         }
1174       }
1175     } else if (DstReg == ARM::SP) {
1176       MI->dump();
1177       llvm_unreachable("Unsupported opcode for unwinding information");
1178     }
1179     else {
1180       MI->dump();
1181       llvm_unreachable("Unsupported opcode for unwinding information");
1182     }
1183   }
1184 }
1185
1186 // Simple pseudo-instructions have their lowering (with expansion to real
1187 // instructions) auto-generated.
1188 #include "ARMGenMCPseudoLowering.inc"
1189
1190 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1191   const DataLayout *DL = TM.getDataLayout();
1192
1193   // If we just ended a constant pool, mark it as such.
1194   if (InConstantPool && MI->getOpcode() != ARM::CONSTPOOL_ENTRY) {
1195     OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
1196     InConstantPool = false;
1197   }
1198
1199   // Emit unwinding stuff for frame-related instructions
1200   if (Subtarget->isTargetEHABICompatible() &&
1201        MI->getFlag(MachineInstr::FrameSetup))
1202     EmitUnwindingInstruction(MI);
1203
1204   // Do any auto-generated pseudo lowerings.
1205   if (emitPseudoExpansionLowering(*OutStreamer, MI))
1206     return;
1207
1208   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1209          "Pseudo flag setting opcode should be expanded early");
1210
1211   // Check for manual lowerings.
1212   unsigned Opc = MI->getOpcode();
1213   switch (Opc) {
1214   case ARM::t2MOVi32imm: llvm_unreachable("Should be lowered by thumb2it pass");
1215   case ARM::DBG_VALUE: llvm_unreachable("Should be handled by generic printing");
1216   case ARM::LEApcrel:
1217   case ARM::tLEApcrel:
1218   case ARM::t2LEApcrel: {
1219     // FIXME: Need to also handle globals and externals
1220     MCSymbol *CPISymbol = GetCPISymbol(MI->getOperand(1).getIndex());
1221     EmitToStreamer(*OutStreamer, MCInstBuilder(MI->getOpcode() ==
1222                                                ARM::t2LEApcrel ? ARM::t2ADR
1223                   : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1224                      : ARM::ADR))
1225       .addReg(MI->getOperand(0).getReg())
1226       .addExpr(MCSymbolRefExpr::Create(CPISymbol, OutContext))
1227       // Add predicate operands.
1228       .addImm(MI->getOperand(2).getImm())
1229       .addReg(MI->getOperand(3).getReg()));
1230     return;
1231   }
1232   case ARM::LEApcrelJT:
1233   case ARM::tLEApcrelJT:
1234   case ARM::t2LEApcrelJT: {
1235     MCSymbol *JTIPICSymbol =
1236       GetARMJTIPICJumpTableLabel(MI->getOperand(1).getIndex());
1237     EmitToStreamer(*OutStreamer, MCInstBuilder(MI->getOpcode() ==
1238                                                ARM::t2LEApcrelJT ? ARM::t2ADR
1239                   : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1240                      : ARM::ADR))
1241       .addReg(MI->getOperand(0).getReg())
1242       .addExpr(MCSymbolRefExpr::Create(JTIPICSymbol, OutContext))
1243       // Add predicate operands.
1244       .addImm(MI->getOperand(2).getImm())
1245       .addReg(MI->getOperand(3).getReg()));
1246     return;
1247   }
1248   // Darwin call instructions are just normal call instructions with different
1249   // clobber semantics (they clobber R9).
1250   case ARM::BX_CALL: {
1251     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1252       .addReg(ARM::LR)
1253       .addReg(ARM::PC)
1254       // Add predicate operands.
1255       .addImm(ARMCC::AL)
1256       .addReg(0)
1257       // Add 's' bit operand (always reg0 for this)
1258       .addReg(0));
1259
1260     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::BX)
1261       .addReg(MI->getOperand(0).getReg()));
1262     return;
1263   }
1264   case ARM::tBX_CALL: {
1265     if (Subtarget->hasV5TOps())
1266       llvm_unreachable("Expected BLX to be selected for v5t+");
1267
1268     // On ARM v4t, when doing a call from thumb mode, we need to ensure
1269     // that the saved lr has its LSB set correctly (the arch doesn't
1270     // have blx).
1271     // So here we generate a bl to a small jump pad that does bx rN.
1272     // The jump pads are emitted after the function body.
1273
1274     unsigned TReg = MI->getOperand(0).getReg();
1275     MCSymbol *TRegSym = nullptr;
1276     for (unsigned i = 0, e = ThumbIndirectPads.size(); i < e; i++) {
1277       if (ThumbIndirectPads[i].first == TReg) {
1278         TRegSym = ThumbIndirectPads[i].second;
1279         break;
1280       }
1281     }
1282
1283     if (!TRegSym) {
1284       TRegSym = OutContext.createTempSymbol();
1285       ThumbIndirectPads.push_back(std::make_pair(TReg, TRegSym));
1286     }
1287
1288     // Create a link-saving branch to the Reg Indirect Jump Pad.
1289     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tBL)
1290         // Predicate comes first here.
1291         .addImm(ARMCC::AL).addReg(0)
1292         .addExpr(MCSymbolRefExpr::Create(TRegSym, OutContext)));
1293     return;
1294   }
1295   case ARM::BMOVPCRX_CALL: {
1296     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1297       .addReg(ARM::LR)
1298       .addReg(ARM::PC)
1299       // Add predicate operands.
1300       .addImm(ARMCC::AL)
1301       .addReg(0)
1302       // Add 's' bit operand (always reg0 for this)
1303       .addReg(0));
1304
1305     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1306       .addReg(ARM::PC)
1307       .addReg(MI->getOperand(0).getReg())
1308       // Add predicate operands.
1309       .addImm(ARMCC::AL)
1310       .addReg(0)
1311       // Add 's' bit operand (always reg0 for this)
1312       .addReg(0));
1313     return;
1314   }
1315   case ARM::BMOVPCB_CALL: {
1316     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1317       .addReg(ARM::LR)
1318       .addReg(ARM::PC)
1319       // Add predicate operands.
1320       .addImm(ARMCC::AL)
1321       .addReg(0)
1322       // Add 's' bit operand (always reg0 for this)
1323       .addReg(0));
1324
1325     const MachineOperand &Op = MI->getOperand(0);
1326     const GlobalValue *GV = Op.getGlobal();
1327     const unsigned TF = Op.getTargetFlags();
1328     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1329     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1330     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::Bcc)
1331       .addExpr(GVSymExpr)
1332       // Add predicate operands.
1333       .addImm(ARMCC::AL)
1334       .addReg(0));
1335     return;
1336   }
1337   case ARM::MOVi16_ga_pcrel:
1338   case ARM::t2MOVi16_ga_pcrel: {
1339     MCInst TmpInst;
1340     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1341     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1342
1343     unsigned TF = MI->getOperand(1).getTargetFlags();
1344     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1345     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1346     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1347
1348     MCSymbol *LabelSym = getPICLabel(DL->getPrivateGlobalPrefix(),
1349                                      getFunctionNumber(),
1350                                      MI->getOperand(2).getImm(), OutContext);
1351     const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1352     unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1353     const MCExpr *PCRelExpr =
1354       ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1355                                       MCBinaryExpr::CreateAdd(LabelSymExpr,
1356                                       MCConstantExpr::Create(PCAdj, OutContext),
1357                                       OutContext), OutContext), OutContext);
1358       TmpInst.addOperand(MCOperand::createExpr(PCRelExpr));
1359
1360     // Add predicate operands.
1361     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1362     TmpInst.addOperand(MCOperand::createReg(0));
1363     // Add 's' bit operand (always reg0 for this)
1364     TmpInst.addOperand(MCOperand::createReg(0));
1365     EmitToStreamer(*OutStreamer, TmpInst);
1366     return;
1367   }
1368   case ARM::MOVTi16_ga_pcrel:
1369   case ARM::t2MOVTi16_ga_pcrel: {
1370     MCInst TmpInst;
1371     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1372                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1373     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1374     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(1).getReg()));
1375
1376     unsigned TF = MI->getOperand(2).getTargetFlags();
1377     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1378     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1379     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1380
1381     MCSymbol *LabelSym = getPICLabel(DL->getPrivateGlobalPrefix(),
1382                                      getFunctionNumber(),
1383                                      MI->getOperand(3).getImm(), OutContext);
1384     const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1385     unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1386     const MCExpr *PCRelExpr =
1387         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1388                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1389                                       MCConstantExpr::Create(PCAdj, OutContext),
1390                                           OutContext), OutContext), OutContext);
1391       TmpInst.addOperand(MCOperand::createExpr(PCRelExpr));
1392     // Add predicate operands.
1393     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1394     TmpInst.addOperand(MCOperand::createReg(0));
1395     // Add 's' bit operand (always reg0 for this)
1396     TmpInst.addOperand(MCOperand::createReg(0));
1397     EmitToStreamer(*OutStreamer, TmpInst);
1398     return;
1399   }
1400   case ARM::tPICADD: {
1401     // This is a pseudo op for a label + instruction sequence, which looks like:
1402     // LPC0:
1403     //     add r0, pc
1404     // This adds the address of LPC0 to r0.
1405
1406     // Emit the label.
1407     OutStreamer->EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1408                                        getFunctionNumber(),
1409                                        MI->getOperand(2).getImm(),
1410                                        OutContext));
1411
1412     // Form and emit the add.
1413     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tADDhirr)
1414       .addReg(MI->getOperand(0).getReg())
1415       .addReg(MI->getOperand(0).getReg())
1416       .addReg(ARM::PC)
1417       // Add predicate operands.
1418       .addImm(ARMCC::AL)
1419       .addReg(0));
1420     return;
1421   }
1422   case ARM::PICADD: {
1423     // This is a pseudo op for a label + instruction sequence, which looks like:
1424     // LPC0:
1425     //     add r0, pc, r0
1426     // This adds the address of LPC0 to r0.
1427
1428     // Emit the label.
1429     OutStreamer->EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1430                                        getFunctionNumber(),
1431                                        MI->getOperand(2).getImm(),
1432                                        OutContext));
1433
1434     // Form and emit the add.
1435     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDrr)
1436       .addReg(MI->getOperand(0).getReg())
1437       .addReg(ARM::PC)
1438       .addReg(MI->getOperand(1).getReg())
1439       // Add predicate operands.
1440       .addImm(MI->getOperand(3).getImm())
1441       .addReg(MI->getOperand(4).getReg())
1442       // Add 's' bit operand (always reg0 for this)
1443       .addReg(0));
1444     return;
1445   }
1446   case ARM::PICSTR:
1447   case ARM::PICSTRB:
1448   case ARM::PICSTRH:
1449   case ARM::PICLDR:
1450   case ARM::PICLDRB:
1451   case ARM::PICLDRH:
1452   case ARM::PICLDRSB:
1453   case ARM::PICLDRSH: {
1454     // This is a pseudo op for a label + instruction sequence, which looks like:
1455     // LPC0:
1456     //     OP r0, [pc, r0]
1457     // The LCP0 label is referenced by a constant pool entry in order to get
1458     // a PC-relative address at the ldr instruction.
1459
1460     // Emit the label.
1461     OutStreamer->EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1462                                        getFunctionNumber(),
1463                                        MI->getOperand(2).getImm(),
1464                                        OutContext));
1465
1466     // Form and emit the load
1467     unsigned Opcode;
1468     switch (MI->getOpcode()) {
1469     default:
1470       llvm_unreachable("Unexpected opcode!");
1471     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1472     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1473     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1474     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1475     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1476     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1477     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1478     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1479     }
1480     EmitToStreamer(*OutStreamer, MCInstBuilder(Opcode)
1481       .addReg(MI->getOperand(0).getReg())
1482       .addReg(ARM::PC)
1483       .addReg(MI->getOperand(1).getReg())
1484       .addImm(0)
1485       // Add predicate operands.
1486       .addImm(MI->getOperand(3).getImm())
1487       .addReg(MI->getOperand(4).getReg()));
1488
1489     return;
1490   }
1491   case ARM::CONSTPOOL_ENTRY: {
1492     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1493     /// in the function.  The first operand is the ID# for this instruction, the
1494     /// second is the index into the MachineConstantPool that this is, the third
1495     /// is the size in bytes of this constant pool entry.
1496     /// The required alignment is specified on the basic block holding this MI.
1497     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1498     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1499
1500     // If this is the first entry of the pool, mark it.
1501     if (!InConstantPool) {
1502       OutStreamer->EmitDataRegion(MCDR_DataRegion);
1503       InConstantPool = true;
1504     }
1505
1506     OutStreamer->EmitLabel(GetCPISymbol(LabelId));
1507
1508     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1509     if (MCPE.isMachineConstantPoolEntry())
1510       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1511     else
1512       EmitGlobalConstant(MCPE.Val.ConstVal);
1513     return;
1514   }
1515   case ARM::JUMPTABLE_ADDRS:
1516     EmitJumpTableAddrs(MI);
1517     return;
1518   case ARM::JUMPTABLE_INSTS:
1519     EmitJumpTableInsts(MI);
1520     return;
1521   case ARM::JUMPTABLE_TBB:
1522   case ARM::JUMPTABLE_TBH:
1523     EmitJumpTableTBInst(MI, MI->getOpcode() == ARM::JUMPTABLE_TBB ? 1 : 2);
1524     return;
1525   case ARM::t2BR_JT: {
1526     // Lower and emit the instruction itself, then the jump table following it.
1527     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVr)
1528       .addReg(ARM::PC)
1529       .addReg(MI->getOperand(0).getReg())
1530       // Add predicate operands.
1531       .addImm(ARMCC::AL)
1532       .addReg(0));
1533     return;
1534   }
1535   case ARM::t2TBB_JT:
1536   case ARM::t2TBH_JT: {
1537     unsigned Opc = MI->getOpcode() == ARM::t2TBB_JT ? ARM::t2TBB : ARM::t2TBH;
1538     // Lower and emit the PC label, then the instruction itself.
1539     OutStreamer->EmitLabel(GetCPISymbol(MI->getOperand(3).getImm()));
1540     EmitToStreamer(*OutStreamer, MCInstBuilder(Opc)
1541                                      .addReg(MI->getOperand(0).getReg())
1542                                      .addReg(MI->getOperand(1).getReg())
1543                                      // Add predicate operands.
1544                                      .addImm(ARMCC::AL)
1545                                      .addReg(0));
1546     return;
1547   }
1548   case ARM::tBR_JTr:
1549   case ARM::BR_JTr: {
1550     // Lower and emit the instruction itself, then the jump table following it.
1551     // mov pc, target
1552     MCInst TmpInst;
1553     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1554       ARM::MOVr : ARM::tMOVr;
1555     TmpInst.setOpcode(Opc);
1556     TmpInst.addOperand(MCOperand::createReg(ARM::PC));
1557     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1558     // Add predicate operands.
1559     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1560     TmpInst.addOperand(MCOperand::createReg(0));
1561     // Add 's' bit operand (always reg0 for this)
1562     if (Opc == ARM::MOVr)
1563       TmpInst.addOperand(MCOperand::createReg(0));
1564     EmitToStreamer(*OutStreamer, TmpInst);
1565     return;
1566   }
1567   case ARM::BR_JTm: {
1568     // Lower and emit the instruction itself, then the jump table following it.
1569     // ldr pc, target
1570     MCInst TmpInst;
1571     if (MI->getOperand(1).getReg() == 0) {
1572       // literal offset
1573       TmpInst.setOpcode(ARM::LDRi12);
1574       TmpInst.addOperand(MCOperand::createReg(ARM::PC));
1575       TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1576       TmpInst.addOperand(MCOperand::createImm(MI->getOperand(2).getImm()));
1577     } else {
1578       TmpInst.setOpcode(ARM::LDRrs);
1579       TmpInst.addOperand(MCOperand::createReg(ARM::PC));
1580       TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1581       TmpInst.addOperand(MCOperand::createReg(MI->getOperand(1).getReg()));
1582       TmpInst.addOperand(MCOperand::createImm(0));
1583     }
1584     // Add predicate operands.
1585     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1586     TmpInst.addOperand(MCOperand::createReg(0));
1587     EmitToStreamer(*OutStreamer, TmpInst);
1588     return;
1589   }
1590   case ARM::BR_JTadd: {
1591     // Lower and emit the instruction itself, then the jump table following it.
1592     // add pc, target, idx
1593     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDrr)
1594       .addReg(ARM::PC)
1595       .addReg(MI->getOperand(0).getReg())
1596       .addReg(MI->getOperand(1).getReg())
1597       // Add predicate operands.
1598       .addImm(ARMCC::AL)
1599       .addReg(0)
1600       // Add 's' bit operand (always reg0 for this)
1601       .addReg(0));
1602     return;
1603   }
1604   case ARM::SPACE:
1605     OutStreamer->EmitZeros(MI->getOperand(1).getImm());
1606     return;
1607   case ARM::TRAP: {
1608     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1609     // FIXME: Remove this special case when they do.
1610     if (!Subtarget->isTargetMachO()) {
1611       //.long 0xe7ffdefe @ trap
1612       uint32_t Val = 0xe7ffdefeUL;
1613       OutStreamer->AddComment("trap");
1614       OutStreamer->EmitIntValue(Val, 4);
1615       return;
1616     }
1617     break;
1618   }
1619   case ARM::TRAPNaCl: {
1620     //.long 0xe7fedef0 @ trap
1621     uint32_t Val = 0xe7fedef0UL;
1622     OutStreamer->AddComment("trap");
1623     OutStreamer->EmitIntValue(Val, 4);
1624     return;
1625   }
1626   case ARM::tTRAP: {
1627     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1628     // FIXME: Remove this special case when they do.
1629     if (!Subtarget->isTargetMachO()) {
1630       //.short 57086 @ trap
1631       uint16_t Val = 0xdefe;
1632       OutStreamer->AddComment("trap");
1633       OutStreamer->EmitIntValue(Val, 2);
1634       return;
1635     }
1636     break;
1637   }
1638   case ARM::t2Int_eh_sjlj_setjmp:
1639   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1640   case ARM::tInt_eh_sjlj_setjmp: {
1641     // Two incoming args: GPR:$src, GPR:$val
1642     // mov $val, pc
1643     // adds $val, #7
1644     // str $val, [$src, #4]
1645     // movs r0, #0
1646     // b 1f
1647     // movs r0, #1
1648     // 1:
1649     unsigned SrcReg = MI->getOperand(0).getReg();
1650     unsigned ValReg = MI->getOperand(1).getReg();
1651     MCSymbol *Label = GetARMSJLJEHLabel();
1652     OutStreamer->AddComment("eh_setjmp begin");
1653     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVr)
1654       .addReg(ValReg)
1655       .addReg(ARM::PC)
1656       // Predicate.
1657       .addImm(ARMCC::AL)
1658       .addReg(0));
1659
1660     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tADDi3)
1661       .addReg(ValReg)
1662       // 's' bit operand
1663       .addReg(ARM::CPSR)
1664       .addReg(ValReg)
1665       .addImm(7)
1666       // Predicate.
1667       .addImm(ARMCC::AL)
1668       .addReg(0));
1669
1670     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tSTRi)
1671       .addReg(ValReg)
1672       .addReg(SrcReg)
1673       // The offset immediate is #4. The operand value is scaled by 4 for the
1674       // tSTR instruction.
1675       .addImm(1)
1676       // Predicate.
1677       .addImm(ARMCC::AL)
1678       .addReg(0));
1679
1680     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVi8)
1681       .addReg(ARM::R0)
1682       .addReg(ARM::CPSR)
1683       .addImm(0)
1684       // Predicate.
1685       .addImm(ARMCC::AL)
1686       .addReg(0));
1687
1688     const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1689     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tB)
1690       .addExpr(SymbolExpr)
1691       .addImm(ARMCC::AL)
1692       .addReg(0));
1693
1694     OutStreamer->AddComment("eh_setjmp end");
1695     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVi8)
1696       .addReg(ARM::R0)
1697       .addReg(ARM::CPSR)
1698       .addImm(1)
1699       // Predicate.
1700       .addImm(ARMCC::AL)
1701       .addReg(0));
1702
1703     OutStreamer->EmitLabel(Label);
1704     return;
1705   }
1706
1707   case ARM::Int_eh_sjlj_setjmp_nofp:
1708   case ARM::Int_eh_sjlj_setjmp: {
1709     // Two incoming args: GPR:$src, GPR:$val
1710     // add $val, pc, #8
1711     // str $val, [$src, #+4]
1712     // mov r0, #0
1713     // add pc, pc, #0
1714     // mov r0, #1
1715     unsigned SrcReg = MI->getOperand(0).getReg();
1716     unsigned ValReg = MI->getOperand(1).getReg();
1717
1718     OutStreamer->AddComment("eh_setjmp begin");
1719     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDri)
1720       .addReg(ValReg)
1721       .addReg(ARM::PC)
1722       .addImm(8)
1723       // Predicate.
1724       .addImm(ARMCC::AL)
1725       .addReg(0)
1726       // 's' bit operand (always reg0 for this).
1727       .addReg(0));
1728
1729     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::STRi12)
1730       .addReg(ValReg)
1731       .addReg(SrcReg)
1732       .addImm(4)
1733       // Predicate.
1734       .addImm(ARMCC::AL)
1735       .addReg(0));
1736
1737     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVi)
1738       .addReg(ARM::R0)
1739       .addImm(0)
1740       // Predicate.
1741       .addImm(ARMCC::AL)
1742       .addReg(0)
1743       // 's' bit operand (always reg0 for this).
1744       .addReg(0));
1745
1746     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDri)
1747       .addReg(ARM::PC)
1748       .addReg(ARM::PC)
1749       .addImm(0)
1750       // Predicate.
1751       .addImm(ARMCC::AL)
1752       .addReg(0)
1753       // 's' bit operand (always reg0 for this).
1754       .addReg(0));
1755
1756     OutStreamer->AddComment("eh_setjmp end");
1757     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVi)
1758       .addReg(ARM::R0)
1759       .addImm(1)
1760       // Predicate.
1761       .addImm(ARMCC::AL)
1762       .addReg(0)
1763       // 's' bit operand (always reg0 for this).
1764       .addReg(0));
1765     return;
1766   }
1767   case ARM::Int_eh_sjlj_longjmp: {
1768     // ldr sp, [$src, #8]
1769     // ldr $scratch, [$src, #4]
1770     // ldr r7, [$src]
1771     // bx $scratch
1772     unsigned SrcReg = MI->getOperand(0).getReg();
1773     unsigned ScratchReg = MI->getOperand(1).getReg();
1774     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::LDRi12)
1775       .addReg(ARM::SP)
1776       .addReg(SrcReg)
1777       .addImm(8)
1778       // Predicate.
1779       .addImm(ARMCC::AL)
1780       .addReg(0));
1781
1782     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::LDRi12)
1783       .addReg(ScratchReg)
1784       .addReg(SrcReg)
1785       .addImm(4)
1786       // Predicate.
1787       .addImm(ARMCC::AL)
1788       .addReg(0));
1789
1790     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::LDRi12)
1791       .addReg(ARM::R7)
1792       .addReg(SrcReg)
1793       .addImm(0)
1794       // Predicate.
1795       .addImm(ARMCC::AL)
1796       .addReg(0));
1797
1798     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::BX)
1799       .addReg(ScratchReg)
1800       // Predicate.
1801       .addImm(ARMCC::AL)
1802       .addReg(0));
1803     return;
1804   }
1805   case ARM::tInt_eh_sjlj_longjmp: {
1806     // ldr $scratch, [$src, #8]
1807     // mov sp, $scratch
1808     // ldr $scratch, [$src, #4]
1809     // ldr r7, [$src]
1810     // bx $scratch
1811     unsigned SrcReg = MI->getOperand(0).getReg();
1812     unsigned ScratchReg = MI->getOperand(1).getReg();
1813     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tLDRi)
1814       .addReg(ScratchReg)
1815       .addReg(SrcReg)
1816       // The offset immediate is #8. The operand value is scaled by 4 for the
1817       // tLDR instruction.
1818       .addImm(2)
1819       // Predicate.
1820       .addImm(ARMCC::AL)
1821       .addReg(0));
1822
1823     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVr)
1824       .addReg(ARM::SP)
1825       .addReg(ScratchReg)
1826       // Predicate.
1827       .addImm(ARMCC::AL)
1828       .addReg(0));
1829
1830     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tLDRi)
1831       .addReg(ScratchReg)
1832       .addReg(SrcReg)
1833       .addImm(1)
1834       // Predicate.
1835       .addImm(ARMCC::AL)
1836       .addReg(0));
1837
1838     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tLDRi)
1839       .addReg(ARM::R7)
1840       .addReg(SrcReg)
1841       .addImm(0)
1842       // Predicate.
1843       .addImm(ARMCC::AL)
1844       .addReg(0));
1845
1846     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tBX)
1847       .addReg(ScratchReg)
1848       // Predicate.
1849       .addImm(ARMCC::AL)
1850       .addReg(0));
1851     return;
1852   }
1853   }
1854
1855   MCInst TmpInst;
1856   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1857
1858   EmitToStreamer(*OutStreamer, TmpInst);
1859 }
1860
1861 //===----------------------------------------------------------------------===//
1862 // Target Registry Stuff
1863 //===----------------------------------------------------------------------===//
1864
1865 // Force static initialization.
1866 extern "C" void LLVMInitializeARMAsmPrinter() {
1867   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMLETarget);
1868   RegisterAsmPrinter<ARMAsmPrinter> Y(TheARMBETarget);
1869   RegisterAsmPrinter<ARMAsmPrinter> A(TheThumbLETarget);
1870   RegisterAsmPrinter<ARMAsmPrinter> B(TheThumbBETarget);
1871 }