lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMAsmPrinter.h"
  16 #include "ARM.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMTargetMachine.h"
  20 #include "ARMTargetObjectFile.h"
  21 #include "InstPrinter/ARMInstPrinter.h"
  22 #include "MCTargetDesc/ARMAddressingModes.h"
  23 #include "MCTargetDesc/ARMMCExpr.h"
  24 #include "llvm/ADT/SetVector.h"
  25 #include "llvm/ADT/SmallString.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  29 #include "llvm/IR/Constants.h"
  30 #include "llvm/IR/DataLayout.h"
  31 #include "llvm/IR/DebugInfo.h"
  32 #include "llvm/IR/Mangler.h"
  33 #include "llvm/IR/Module.h"
  34 #include "llvm/IR/Type.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include "llvm/MC/MCAssembler.h"
  37 #include "llvm/MC/MCContext.h"
  38 #include "llvm/MC/MCELFStreamer.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCInstBuilder.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCSectionMachO.h"
  43 #include "llvm/MC/MCStreamer.h"
  44 #include "llvm/MC/MCSymbol.h"
  45 #include "llvm/Support/ARMBuildAttributes.h"
  46 #include "llvm/Support/TargetParser.h"
  47 #include "llvm/Support/COFF.h"
  48 #include "llvm/Support/CommandLine.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/ELF.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/TargetRegistry.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 #include "llvm/Target/TargetMachine.h"
  55 #include <cctype>
  56 using namespace llvm;
  57
  58 #define DEBUG_TYPE "asm-printer"
  59
  60 ARMAsmPrinter::ARMAsmPrinter(TargetMachine &TM,
  61                              std::unique_ptr<MCStreamer> Streamer)
  62     : AsmPrinter(TM, std::move(Streamer)), AFI(nullptr), MCP(nullptr),
  63       InConstantPool(false) {}
  64
  65 void ARMAsmPrinter::EmitFunctionBodyEnd() {
  66   // Make sure to terminate any constant pools that were at the end
  67   // of the function.
  68   if (!InConstantPool)
  69     return;
  70   InConstantPool = false;
  71   OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
  72 }
  73
  74 void ARMAsmPrinter::EmitFunctionEntryLabel() {
  75   if (AFI->isThumbFunction()) {
  76     OutStreamer->EmitAssemblerFlag(MCAF_Code16);
  77     OutStreamer->EmitThumbFunc(CurrentFnSym);
  78   }
  79
  80   OutStreamer->EmitLabel(CurrentFnSym);
  81 }
  82
  83 void ARMAsmPrinter::EmitXXStructor(const Constant *CV) {
  84   uint64_t Size = TM.getDataLayout()->getTypeAllocSize(CV->getType());
  85   assert(Size && "C++ constructor pointer had zero size!");
  86
  87   const GlobalValue *GV = dyn_cast<GlobalValue>(CV->stripPointerCasts());
  88   assert(GV && "C++ constructor pointer was not a GlobalValue!");
  89
  90   const MCExpr *E = MCSymbolRefExpr::create(GetARMGVSymbol(GV,
  91                                                            ARMII::MO_NO_FLAG),
  92                                             (Subtarget->isTargetELF()
  93                                              ? MCSymbolRefExpr::VK_ARM_TARGET1
  94                                              : MCSymbolRefExpr::VK_None),
  95                                             OutContext);
  96
  97   OutStreamer->EmitValue(E, Size);
  98 }
  99
 100 /// runOnMachineFunction - This uses the EmitInstruction()
 101 /// method to print assembly for each instruction.
 102 ///
 103 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 104   AFI = MF.getInfo<ARMFunctionInfo>();
 105   MCP = MF.getConstantPool();
 106   Subtarget = &MF.getSubtarget<ARMSubtarget>();
 107
 108   SetupMachineFunction(MF);
 109
 110   if (Subtarget->isTargetCOFF()) {
 111     bool Internal = MF.getFunction()->hasInternalLinkage();
 112     COFF::SymbolStorageClass Scl = Internal ? COFF::IMAGE_SYM_CLASS_STATIC
 113                                             : COFF::IMAGE_SYM_CLASS_EXTERNAL;
 114     int Type = COFF::IMAGE_SYM_DTYPE_FUNCTION << COFF::SCT_COMPLEX_TYPE_SHIFT;
 115
 116     OutStreamer->BeginCOFFSymbolDef(CurrentFnSym);
 117     OutStreamer->EmitCOFFSymbolStorageClass(Scl);
 118     OutStreamer->EmitCOFFSymbolType(Type);
 119     OutStreamer->EndCOFFSymbolDef();
 120   }
 121
 122   // Emit the rest of the function body.
 123   EmitFunctionBody();
 124
 125   // If we need V4T thumb mode Register Indirect Jump pads, emit them.
 126   // These are created per function, rather than per TU, since it's
 127   // relatively easy to exceed the thumb branch range within a TU.
 128   if (! ThumbIndirectPads.empty()) {
 129     OutStreamer->EmitAssemblerFlag(MCAF_Code16);
 130     EmitAlignment(1);
 131     for (unsigned i = 0, e = ThumbIndirectPads.size(); i < e; i++) {
 132       OutStreamer->EmitLabel(ThumbIndirectPads[i].second);
 133       EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tBX)
 134         .addReg(ThumbIndirectPads[i].first)
 135         // Add predicate operands.
 136         .addImm(ARMCC::AL)
 137         .addReg(0));
 138     }
 139     ThumbIndirectPads.clear();
 140   }
 141
 142   // We didn't modify anything.
 143   return false;
 144 }
 145
 146 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 147                                  raw_ostream &O) {
 148   const MachineOperand &MO = MI->getOperand(OpNum);
 149   unsigned TF = MO.getTargetFlags();
 150
 151   switch (MO.getType()) {
 152   default: llvm_unreachable("<unknown operand type>");
 153   case MachineOperand::MO_Register: {
 154     unsigned Reg = MO.getReg();
 155     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 156     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 157     if(ARM::GPRPairRegClass.contains(Reg)) {
 158       const MachineFunction &MF = *MI->getParent()->getParent();
 159       const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 160       Reg = TRI->getSubReg(Reg, ARM::gsub_0);
 161     }
 162     O << ARMInstPrinter::getRegisterName(Reg);
 163     break;
 164   }
 165   case MachineOperand::MO_Immediate: {
 166     int64_t Imm = MO.getImm();
 167     O << '#';
 168     if (TF == ARMII::MO_LO16)
 169       O << ":lower16:";
 170     else if (TF == ARMII::MO_HI16)
 171       O << ":upper16:";
 172     O << Imm;
 173     break;
 174   }
 175   case MachineOperand::MO_MachineBasicBlock:
 176     MO.getMBB()->getSymbol()->print(O, MAI);
 177     return;
 178   case MachineOperand::MO_GlobalAddress: {
 179     const GlobalValue *GV = MO.getGlobal();
 180     if (TF & ARMII::MO_LO16)
 181       O << ":lower16:";
 182     else if (TF & ARMII::MO_HI16)
 183       O << ":upper16:";
 184     GetARMGVSymbol(GV, TF)->print(O, MAI);
 185
 186     printOffset(MO.getOffset(), O);
 187     if (TF == ARMII::MO_PLT)
 188       O << "(PLT)";
 189     break;
 190   }
 191   case MachineOperand::MO_ConstantPoolIndex:
 192     GetCPISymbol(MO.getIndex())->print(O, MAI);
 193     break;
 194   }
 195 }
 196
 197 //===--------------------------------------------------------------------===//
 198
 199 MCSymbol *ARMAsmPrinter::
 200 GetARMJTIPICJumpTableLabel(unsigned uid) const {
 201   const DataLayout *DL = TM.getDataLayout();
 202   SmallString<60> Name;
 203   raw_svector_ostream(Name) << DL->getPrivateGlobalPrefix() << "JTI"
 204                             << getFunctionNumber() << '_' << uid;
 205   return OutContext.getOrCreateSymbol(Name);
 206 }
 207
 208
 209 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel() const {
 210   const DataLayout *DL = TM.getDataLayout();
 211   SmallString<60> Name;
 212   raw_svector_ostream(Name) << DL->getPrivateGlobalPrefix() << "SJLJEH"
 213     << getFunctionNumber();
 214   return OutContext.getOrCreateSymbol(Name);
 215 }
 216
 217 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 218                                     unsigned AsmVariant, const char *ExtraCode,
 219                                     raw_ostream &O) {
 220   // Does this asm operand have a single letter operand modifier?
 221   if (ExtraCode && ExtraCode[0]) {
 222     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 223
 224     switch (ExtraCode[0]) {
 225     default:
 226       // See if this is a generic print operand
 227       return AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 228     case 'a': // Print as a memory address.
 229       if (MI->getOperand(OpNum).isReg()) {
 230         O << "["
 231           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 232           << "]";
 233         return false;
 234       }
 235       // Fallthrough
 236     case 'c': // Don't print "#" before an immediate operand.
 237       if (!MI->getOperand(OpNum).isImm())
 238         return true;
 239       O << MI->getOperand(OpNum).getImm();
 240       return false;
 241     case 'P': // Print a VFP double precision register.
 242     case 'q': // Print a NEON quad precision register.
 243       printOperand(MI, OpNum, O);
 244       return false;
 245     case 'y': // Print a VFP single precision register as indexed double.
 246       if (MI->getOperand(OpNum).isReg()) {
 247         unsigned Reg = MI->getOperand(OpNum).getReg();
 248         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 249         // Find the 'd' register that has this 's' register as a sub-register,
 250         // and determine the lane number.
 251         for (MCSuperRegIterator SR(Reg, TRI); SR.isValid(); ++SR) {
 252           if (!ARM::DPRRegClass.contains(*SR))
 253             continue;
 254           bool Lane0 = TRI->getSubReg(*SR, ARM::ssub_0) == Reg;
 255           O << ARMInstPrinter::getRegisterName(*SR) << (Lane0 ? "[0]" : "[1]");
 256           return false;
 257         }
 258       }
 259       return true;
 260     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 261       if (!MI->getOperand(OpNum).isImm())
 262         return true;
 263       O << ~(MI->getOperand(OpNum).getImm());
 264       return false;
 265     case 'L': // The low 16 bits of an immediate constant.
 266       if (!MI->getOperand(OpNum).isImm())
 267         return true;
 268       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 269       return false;
 270     case 'M': { // A register range suitable for LDM/STM.
 271       if (!MI->getOperand(OpNum).isReg())
 272         return true;
 273       const MachineOperand &MO = MI->getOperand(OpNum);
 274       unsigned RegBegin = MO.getReg();
 275       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 276       // already got the operands in registers that are operands to the
 277       // inline asm statement.
 278       O << "{";
 279       if (ARM::GPRPairRegClass.contains(RegBegin)) {
 280         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 281         unsigned Reg0 = TRI->getSubReg(RegBegin, ARM::gsub_0);
 282         O << ARMInstPrinter::getRegisterName(Reg0) << ", ";
 283         RegBegin = TRI->getSubReg(RegBegin, ARM::gsub_1);
 284       }
 285       O << ARMInstPrinter::getRegisterName(RegBegin);
 286
 287       // FIXME: The register allocator not only may not have given us the
 288       // registers in sequence, but may not be in ascending registers. This
 289       // will require changes in the register allocator that'll need to be
 290       // propagated down here if the operands change.
 291       unsigned RegOps = OpNum + 1;
 292       while (MI->getOperand(RegOps).isReg()) {
 293         O << ", "
 294           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 295         RegOps++;
 296       }
 297
 298       O << "}";
 299
 300       return false;
 301     }
 302     case 'R': // The most significant register of a pair.
 303     case 'Q': { // The least significant register of a pair.
 304       if (OpNum == 0)
 305         return true;
 306       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 307       if (!FlagsOP.isImm())
 308         return true;
 309       unsigned Flags = FlagsOP.getImm();
 310
 311       // This operand may not be the one that actually provides the register. If
 312       // it's tied to a previous one then we should refer instead to that one
 313       // for registers and their classes.
 314       unsigned TiedIdx;
 315       if (InlineAsm::isUseOperandTiedToDef(Flags, TiedIdx)) {
 316         for (OpNum = InlineAsm::MIOp_FirstOperand; TiedIdx; --TiedIdx) {
 317           unsigned OpFlags = MI->getOperand(OpNum).getImm();
 318           OpNum += InlineAsm::getNumOperandRegisters(OpFlags) + 1;
 319         }
 320         Flags = MI->getOperand(OpNum).getImm();
 321
 322         // Later code expects OpNum to be pointing at the register rather than
 323         // the flags.
 324         OpNum += 1;
 325       }
 326
 327       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 328       unsigned RC;
 329       InlineAsm::hasRegClassConstraint(Flags, RC);
 330       if (RC == ARM::GPRPairRegClassID) {
 331         if (NumVals != 1)
 332           return true;
 333         const MachineOperand &MO = MI->getOperand(OpNum);
 334         if (!MO.isReg())
 335           return true;
 336         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 337         unsigned Reg = TRI->getSubReg(MO.getReg(), ExtraCode[0] == 'Q' ?
 338             ARM::gsub_0 : ARM::gsub_1);
 339         O << ARMInstPrinter::getRegisterName(Reg);
 340         return false;
 341       }
 342       if (NumVals != 2)
 343         return true;
 344       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 345       if (RegOp >= MI->getNumOperands())
 346         return true;
 347       const MachineOperand &MO = MI->getOperand(RegOp);
 348       if (!MO.isReg())
 349         return true;
 350       unsigned Reg = MO.getReg();
 351       O << ARMInstPrinter::getRegisterName(Reg);
 352       return false;
 353     }
 354
 355     case 'e': // The low doubleword register of a NEON quad register.
 356     case 'f': { // The high doubleword register of a NEON quad register.
 357       if (!MI->getOperand(OpNum).isReg())
 358         return true;
 359       unsigned Reg = MI->getOperand(OpNum).getReg();
 360       if (!ARM::QPRRegClass.contains(Reg))
 361         return true;
 362       const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 363       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 364                                        ARM::dsub_0 : ARM::dsub_1);
 365       O << ARMInstPrinter::getRegisterName(SubReg);
 366       return false;
 367     }
 368
 369     // This modifier is not yet supported.
 370     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 371       return true;
 372     case 'H': { // The highest-numbered register of a pair.
 373       const MachineOperand &MO = MI->getOperand(OpNum);
 374       if (!MO.isReg())
 375         return true;
 376       const MachineFunction &MF = *MI->getParent()->getParent();
 377       const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 378       unsigned Reg = MO.getReg();
 379       if(!ARM::GPRPairRegClass.contains(Reg))
 380         return false;
 381       Reg = TRI->getSubReg(Reg, ARM::gsub_1);
 382       O << ARMInstPrinter::getRegisterName(Reg);
 383       return false;
 384     }
 385     }
 386   }
 387
 388   printOperand(MI, OpNum, O);
 389   return false;
 390 }
 391
 392 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 393                                           unsigned OpNum, unsigned AsmVariant,
 394                                           const char *ExtraCode,
 395                                           raw_ostream &O) {
 396   // Does this asm operand have a single letter operand modifier?
 397   if (ExtraCode && ExtraCode[0]) {
 398     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 399
 400     switch (ExtraCode[0]) {
 401       case 'A': // A memory operand for a VLD1/VST1 instruction.
 402       default: return true;  // Unknown modifier.
 403       case 'm': // The base register of a memory operand.
 404         if (!MI->getOperand(OpNum).isReg())
 405           return true;
 406         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 407         return false;
 408     }
 409   }
 410
 411   const MachineOperand &MO = MI->getOperand(OpNum);
 412   assert(MO.isReg() && "unexpected inline asm memory operand");
 413   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 414   return false;
 415 }
 416
 417 static bool isThumb(const MCSubtargetInfo& STI) {
 418   return STI.getFeatureBits()[ARM::ModeThumb];
 419 }
 420
 421 void ARMAsmPrinter::emitInlineAsmEnd(const MCSubtargetInfo &StartInfo,
 422                                      const MCSubtargetInfo *EndInfo) const {
 423   // If either end mode is unknown (EndInfo == NULL) or different than
 424   // the start mode, then restore the start mode.
 425   const bool WasThumb = isThumb(StartInfo);
 426   if (!EndInfo || WasThumb != isThumb(*EndInfo)) {
 427     OutStreamer->EmitAssemblerFlag(WasThumb ? MCAF_Code16 : MCAF_Code32);
 428   }
 429 }
 430
 431 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 432   Triple TT(TM.getTargetTriple());
 433   // Use unified assembler syntax.
 434   OutStreamer->EmitAssemblerFlag(MCAF_SyntaxUnified);
 435
 436   // Emit ARM Build Attributes
 437   if (TT.isOSBinFormatELF())
 438     emitAttributes();
 439
 440   // Use the triple's architecture and subarchitecture to determine
 441   // if we're thumb for the purposes of the top level code16 assembler
 442   // flag.
 443   bool isThumb = TT.getArch() == Triple::thumb ||
 444                  TT.getArch() == Triple::thumbeb ||
 445                  TT.getSubArch() == Triple::ARMSubArch_v7m ||
 446                  TT.getSubArch() == Triple::ARMSubArch_v6m;
 447   if (!M.getModuleInlineAsm().empty() && isThumb)
 448     OutStreamer->EmitAssemblerFlag(MCAF_Code16);
 449 }
 450
 451 static void
 452 emitNonLazySymbolPointer(MCStreamer &OutStreamer, MCSymbol *StubLabel,
 453                          MachineModuleInfoImpl::StubValueTy &MCSym) {
 454   // L_foo$stub:
 455   OutStreamer.EmitLabel(StubLabel);
 456   //   .indirect_symbol _foo
 457   OutStreamer.EmitSymbolAttribute(MCSym.getPointer(), MCSA_IndirectSymbol);
 458
 459   if (MCSym.getInt())
 460     // External to current translation unit.
 461     OutStreamer.EmitIntValue(0, 4/*size*/);
 462   else
 463     // Internal to current translation unit.
 464     //
 465     // When we place the LSDA into the TEXT section, the type info
 466     // pointers need to be indirect and pc-rel. We accomplish this by
 467     // using NLPs; however, sometimes the types are local to the file.
 468     // We need to fill in the value for the NLP in those cases.
 469     OutStreamer.EmitValue(
 470         MCSymbolRefExpr::create(MCSym.getPointer(), OutStreamer.getContext()),
 471         4 /*size*/);
 472 }
 473
 474
 475 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 476   Triple TT(TM.getTargetTriple());
 477   if (TT.isOSBinFormatMachO()) {
 478     // All darwin targets use mach-o.
 479     const TargetLoweringObjectFileMachO &TLOFMacho =
 480       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 481     MachineModuleInfoMachO &MMIMacho =
 482       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 483
 484     // Output non-lazy-pointers for external and common global variables.
 485     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 486
 487     if (!Stubs.empty()) {
 488       // Switch with ".non_lazy_symbol_pointer" directive.
 489       OutStreamer->SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 490       EmitAlignment(2);
 491
 492       for (auto &Stub : Stubs)
 493         emitNonLazySymbolPointer(*OutStreamer, Stub.first, Stub.second);
 494
 495       Stubs.clear();
 496       OutStreamer->AddBlankLine();
 497     }
 498
 499     Stubs = MMIMacho.GetHiddenGVStubList();
 500     if (!Stubs.empty()) {
 501       OutStreamer->SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 502       EmitAlignment(2);
 503
 504       for (auto &Stub : Stubs)
 505         emitNonLazySymbolPointer(*OutStreamer, Stub.first, Stub.second);
 506
 507       Stubs.clear();
 508       OutStreamer->AddBlankLine();
 509     }
 510
 511     // Funny Darwin hack: This flag tells the linker that no global symbols
 512     // contain code that falls through to other global symbols (e.g. the obvious
 513     // implementation of multiple entry points).  If this doesn't occur, the
 514     // linker can safely perform dead code stripping.  Since LLVM never
 515     // generates code that does this, it is always safe to set.
 516     OutStreamer->EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 517   }
 518 }
 519
 520 //===----------------------------------------------------------------------===//
 521 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 522 // FIXME:
 523 // The following seem like one-off assembler flags, but they actually need
 524 // to appear in the .ARM.attributes section in ELF.
 525 // Instead of subclassing the MCELFStreamer, we do the work here.
 526
 527 static ARMBuildAttrs::CPUArch getArchForCPU(StringRef CPU,
 528                                             const ARMSubtarget *Subtarget) {
 529   if (CPU == "xscale")
 530     return ARMBuildAttrs::v5TEJ;
 531
 532   if (Subtarget->hasV8Ops())
 533     return ARMBuildAttrs::v8;
 534   else if (Subtarget->hasV7Ops()) {
 535     if (Subtarget->isMClass() && Subtarget->hasThumb2DSP())
 536       return ARMBuildAttrs::v7E_M;
 537     return ARMBuildAttrs::v7;
 538   } else if (Subtarget->hasV6T2Ops())
 539     return ARMBuildAttrs::v6T2;
 540   else if (Subtarget->hasV6MOps())
 541     return ARMBuildAttrs::v6S_M;
 542   else if (Subtarget->hasV6Ops())
 543     return ARMBuildAttrs::v6;
 544   else if (Subtarget->hasV5TEOps())
 545     return ARMBuildAttrs::v5TE;
 546   else if (Subtarget->hasV5TOps())
 547     return ARMBuildAttrs::v5T;
 548   else if (Subtarget->hasV4TOps())
 549     return ARMBuildAttrs::v4T;
 550   else
 551     return ARMBuildAttrs::v4;
 552 }
 553
 554 void ARMAsmPrinter::emitAttributes() {
 555   MCTargetStreamer &TS = *OutStreamer->getTargetStreamer();
 556   ARMTargetStreamer &ATS = static_cast<ARMTargetStreamer &>(TS);
 557
 558   ATS.emitTextAttribute(ARMBuildAttrs::conformance, "2.09");
 559
 560   ATS.switchVendor("aeabi");
 561
 562   // Compute ARM ELF Attributes based on the default subtarget that
 563   // we'd have constructed. The existing ARM behavior isn't LTO clean
 564   // anyhow.
 565   // FIXME: For ifunc related functions we could iterate over and look
 566   // for a feature string that doesn't match the default one.
 567   const Triple TT(TM.getTargetTriple());
 568   StringRef CPU = TM.getTargetCPU();
 569   StringRef FS = TM.getTargetFeatureString();
 570   std::string ArchFS = ARM_MC::ParseARMTriple(TT, CPU);
 571   if (!FS.empty()) {
 572     if (!ArchFS.empty())
 573       ArchFS = (Twine(ArchFS) + "," + FS).str();
 574     else
 575       ArchFS = FS;
 576   }
 577   const ARMBaseTargetMachine &ATM =
 578       static_cast<const ARMBaseTargetMachine &>(TM);
 579   const ARMSubtarget STI(TT, CPU, ArchFS, ATM, ATM.isLittleEndian());
 580
 581   std::string CPUString = STI.getCPUString();
 582
 583   if (CPUString.find("generic") != 0) { //CPUString doesn't start with "generic"
 584     // FIXME: remove krait check when GNU tools support krait cpu
 585     if (STI.isKrait()) {
 586       ATS.emitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a9");
 587       // We consider krait as a "cortex-a9" + hwdiv CPU
 588       // Enable hwdiv through ".arch_extension idiv"
 589       if (STI.hasDivide() || STI.hasDivideInARMMode())
 590         ATS.emitArchExtension(ARM::AEK_HWDIV);
 591     } else
 592       ATS.emitTextAttribute(ARMBuildAttrs::CPU_name, CPUString);
 593   }
 594
 595   ATS.emitAttribute(ARMBuildAttrs::CPU_arch, getArchForCPU(CPUString, &STI));
 596
 597   // Tag_CPU_arch_profile must have the default value of 0 when "Architecture
 598   // profile is not applicable (e.g. pre v7, or cross-profile code)".
 599   if (STI.hasV7Ops()) {
 600     if (STI.isAClass()) {
 601       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 602                         ARMBuildAttrs::ApplicationProfile);
 603     } else if (STI.isRClass()) {
 604       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 605                         ARMBuildAttrs::RealTimeProfile);
 606     } else if (STI.isMClass()) {
 607       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 608                         ARMBuildAttrs::MicroControllerProfile);
 609     }
 610   }
 611
 612   ATS.emitAttribute(ARMBuildAttrs::ARM_ISA_use,
 613                     STI.hasARMOps() ? ARMBuildAttrs::Allowed
 614                                     : ARMBuildAttrs::Not_Allowed);
 615   if (STI.isThumb1Only()) {
 616     ATS.emitAttribute(ARMBuildAttrs::THUMB_ISA_use, ARMBuildAttrs::Allowed);
 617   } else if (STI.hasThumb2()) {
 618     ATS.emitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 619                       ARMBuildAttrs::AllowThumb32);
 620   }
 621
 622   if (STI.hasNEON()) {
 623     /* NEON is not exactly a VFP architecture, but GAS emit one of
 624      * neon/neon-fp-armv8/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 625     if (STI.hasFPARMv8()) {
 626       if (STI.hasCrypto())
 627         ATS.emitFPU(ARM::FK_CRYPTO_NEON_FP_ARMV8);
 628       else
 629         ATS.emitFPU(ARM::FK_NEON_FP_ARMV8);
 630     } else if (STI.hasVFP4())
 631       ATS.emitFPU(ARM::FK_NEON_VFPV4);
 632     else
 633       ATS.emitFPU(ARM::FK_NEON);
 634     // Emit Tag_Advanced_SIMD_arch for ARMv8 architecture
 635     if (STI.hasV8Ops())
 636       ATS.emitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 637                         STI.hasV8_1aOps() ? ARMBuildAttrs::AllowNeonARMv8_1a:
 638                                             ARMBuildAttrs::AllowNeonARMv8);
 639   } else {
 640     if (STI.hasFPARMv8())
 641       // FPv5 and FP-ARMv8 have the same instructions, so are modeled as one
 642       // FPU, but there are two different names for it depending on the CPU.
 643       ATS.emitFPU(STI.hasD16()
 644                   ? (STI.isFPOnlySP() ? ARM::FK_FPV5_SP_D16 : ARM::FK_FPV5_D16)
 645                   : ARM::FK_FP_ARMV8);
 646     else if (STI.hasVFP4())
 647       ATS.emitFPU(STI.hasD16()
 648                   ? (STI.isFPOnlySP() ? ARM::FK_FPV4_SP_D16 : ARM::FK_VFPV4_D16)
 649                   : ARM::FK_VFPV4);
 650     else if (STI.hasVFP3())
 651       ATS.emitFPU(STI.hasD16() ? ARM::FK_VFPV3_D16 : ARM::FK_VFPV3);
 652     else if (STI.hasVFP2())
 653       ATS.emitFPU(ARM::FK_VFPV2);
 654   }
 655
 656   if (TM.getRelocationModel() == Reloc::PIC_) {
 657     // PIC specific attributes.
 658     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_RW_data,
 659                       ARMBuildAttrs::AddressRWPCRel);
 660     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_RO_data,
 661                       ARMBuildAttrs::AddressROPCRel);
 662     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_GOT_use,
 663                       ARMBuildAttrs::AddressGOT);
 664   } else {
 665     // Allow direct addressing of imported data for all other relocation models.
 666     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_GOT_use,
 667                       ARMBuildAttrs::AddressDirect);
 668   }
 669
 670   // Signal various FP modes.
 671   if (!TM.Options.UnsafeFPMath) {
 672     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 673                       ARMBuildAttrs::IEEEDenormals);
 674     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_exceptions, ARMBuildAttrs::Allowed);
 675
 676     // If the user has permitted this code to choose the IEEE 754
 677     // rounding at run-time, emit the rounding attribute.
 678     if (TM.Options.HonorSignDependentRoundingFPMathOption)
 679       ATS.emitAttribute(ARMBuildAttrs::ABI_FP_rounding, ARMBuildAttrs::Allowed);
 680   } else {
 681     if (!STI.hasVFP2()) {
 682       // When the target doesn't have an FPU (by design or
 683       // intention), the assumptions made on the software support
 684       // mirror that of the equivalent hardware support *if it
 685       // existed*. For v7 and better we indicate that denormals are
 686       // flushed preserving sign, and for V6 we indicate that
 687       // denormals are flushed to positive zero.
 688       if (STI.hasV7Ops())
 689         ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 690                           ARMBuildAttrs::PreserveFPSign);
 691     } else if (STI.hasVFP3()) {
 692       // In VFPv4, VFPv4U, VFPv3, or VFPv3U, it is preserved. That is,
 693       // the sign bit of the zero matches the sign bit of the input or
 694       // result that is being flushed to zero.
 695       ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 696                         ARMBuildAttrs::PreserveFPSign);
 697     }
 698     // For VFPv2 implementations it is implementation defined as
 699     // to whether denormals are flushed to positive zero or to
 700     // whatever the sign of zero is (ARM v7AR ARM 2.7.5). Historically
 701     // LLVM has chosen to flush this to positive zero (most likely for
 702     // GCC compatibility), so that's the chosen value here (the
 703     // absence of its emission implies zero).
 704   }
 705
 706   // TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath is the
 707   // equivalent of GCC's -ffinite-math-only flag.
 708   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 709     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 710                       ARMBuildAttrs::Allowed);
 711   else
 712     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 713                       ARMBuildAttrs::AllowIEE754);
 714
 715   if (STI.allowsUnalignedMem())
 716     ATS.emitAttribute(ARMBuildAttrs::CPU_unaligned_access,
 717                       ARMBuildAttrs::Allowed);
 718   else
 719     ATS.emitAttribute(ARMBuildAttrs::CPU_unaligned_access,
 720                       ARMBuildAttrs::Not_Allowed);
 721
 722   // FIXME: add more flags to ARMBuildAttributes.h
 723   // 8-bytes alignment stuff.
 724   ATS.emitAttribute(ARMBuildAttrs::ABI_align_needed, 1);
 725   ATS.emitAttribute(ARMBuildAttrs::ABI_align_preserved, 1);
 726
 727   // ABI_HardFP_use attribute to indicate single precision FP.
 728   if (STI.isFPOnlySP())
 729     ATS.emitAttribute(ARMBuildAttrs::ABI_HardFP_use,
 730                       ARMBuildAttrs::HardFPSinglePrecision);
 731
 732   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 733   if (STI.isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard)
 734     ATS.emitAttribute(ARMBuildAttrs::ABI_VFP_args, ARMBuildAttrs::HardFPAAPCS);
 735
 736   // FIXME: Should we signal R9 usage?
 737
 738   if (STI.hasFP16())
 739     ATS.emitAttribute(ARMBuildAttrs::FP_HP_extension, ARMBuildAttrs::AllowHPFP);
 740
 741   // FIXME: To support emitting this build attribute as GCC does, the
 742   // -mfp16-format option and associated plumbing must be
 743   // supported. For now the __fp16 type is exposed by default, so this
 744   // attribute should be emitted with value 1.
 745   ATS.emitAttribute(ARMBuildAttrs::ABI_FP_16bit_format,
 746                     ARMBuildAttrs::FP16FormatIEEE);
 747
 748   if (STI.hasMPExtension())
 749     ATS.emitAttribute(ARMBuildAttrs::MPextension_use, ARMBuildAttrs::AllowMP);
 750
 751   // Hardware divide in ARM mode is part of base arch, starting from ARMv8.
 752   // If only Thumb hwdiv is present, it must also be in base arch (ARMv7-R/M).
 753   // It is not possible to produce DisallowDIV: if hwdiv is present in the base
 754   // arch, supplying -hwdiv downgrades the effective arch, via ClearImpliedBits.
 755   // AllowDIVExt is only emitted if hwdiv isn't available in the base arch;
 756   // otherwise, the default value (AllowDIVIfExists) applies.
 757   if (STI.hasDivideInARMMode() && !STI.hasV8Ops())
 758     ATS.emitAttribute(ARMBuildAttrs::DIV_use, ARMBuildAttrs::AllowDIVExt);
 759
 760   if (MMI) {
 761     if (const Module *SourceModule = MMI->getModule()) {
 762       // ABI_PCS_wchar_t to indicate wchar_t width
 763       // FIXME: There is no way to emit value 0 (wchar_t prohibited).
 764       if (auto WCharWidthValue = mdconst::extract_or_null<ConstantInt>(
 765               SourceModule->getModuleFlag("wchar_size"))) {
 766         int WCharWidth = WCharWidthValue->getZExtValue();
 767         assert((WCharWidth == 2 || WCharWidth == 4) &&
 768                "wchar_t width must be 2 or 4 bytes");
 769         ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_wchar_t, WCharWidth);
 770       }
 771
 772       // ABI_enum_size to indicate enum width
 773       // FIXME: There is no way to emit value 0 (enums prohibited) or value 3
 774       //        (all enums contain a value needing 32 bits to encode).
 775       if (auto EnumWidthValue = mdconst::extract_or_null<ConstantInt>(
 776               SourceModule->getModuleFlag("min_enum_size"))) {
 777         int EnumWidth = EnumWidthValue->getZExtValue();
 778         assert((EnumWidth == 1 || EnumWidth == 4) &&
 779                "Minimum enum width must be 1 or 4 bytes");
 780         int EnumBuildAttr = EnumWidth == 1 ? 1 : 2;
 781         ATS.emitAttribute(ARMBuildAttrs::ABI_enum_size, EnumBuildAttr);
 782       }
 783     }
 784   }
 785
 786   // TODO: We currently only support either reserving the register, or treating
 787   // it as another callee-saved register, but not as SB or a TLS pointer; It
 788   // would instead be nicer to push this from the frontend as metadata, as we do
 789   // for the wchar and enum size tags
 790   if (STI.isR9Reserved())
 791     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_R9_use, ARMBuildAttrs::R9Reserved);
 792   else
 793     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_R9_use, ARMBuildAttrs::R9IsGPR);
 794
 795   if (STI.hasTrustZone() && STI.hasVirtualization())
 796     ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 797                       ARMBuildAttrs::AllowTZVirtualization);
 798   else if (STI.hasTrustZone())
 799     ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 800                       ARMBuildAttrs::AllowTZ);
 801   else if (STI.hasVirtualization())
 802     ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 803                       ARMBuildAttrs::AllowVirtualization);
 804
 805   ATS.finishAttributeSection();
 806 }
 807
 808 //===----------------------------------------------------------------------===//
 809
 810 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 811                              unsigned LabelId, MCContext &Ctx) {
 812
 813   MCSymbol *Label = Ctx.getOrCreateSymbol(Twine(Prefix)
 814                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 815   return Label;
 816 }
 817
 818 static MCSymbolRefExpr::VariantKind
 819 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 820   switch (Modifier) {
 821   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 822   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_TLSGD;
 823   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_TPOFF;
 824   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_GOTTPOFF;
 825   case ARMCP::GOT:         return MCSymbolRefExpr::VK_GOT;
 826   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_GOTOFF;
 827   }
 828   llvm_unreachable("Invalid ARMCPModifier!");
 829 }
 830
 831 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV,
 832                                         unsigned char TargetFlags) {
 833   if (Subtarget->isTargetMachO()) {
 834     bool IsIndirect = (TargetFlags & ARMII::MO_NONLAZY) &&
 835       Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 836
 837     if (!IsIndirect)
 838       return getSymbol(GV);
 839
 840     // FIXME: Remove this when Darwin transition to @GOT like syntax.
 841     MCSymbol *MCSym = getSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 842     MachineModuleInfoMachO &MMIMachO =
 843       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 844     MachineModuleInfoImpl::StubValueTy &StubSym =
 845       GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym)
 846                                 : MMIMachO.getGVStubEntry(MCSym);
 847     if (!StubSym.getPointer())
 848       StubSym = MachineModuleInfoImpl::StubValueTy(getSymbol(GV),
 849                                                    !GV->hasInternalLinkage());
 850     return MCSym;
 851   } else if (Subtarget->isTargetCOFF()) {
 852     assert(Subtarget->isTargetWindows() &&
 853            "Windows is the only supported COFF target");
 854
 855     bool IsIndirect = (TargetFlags & ARMII::MO_DLLIMPORT);
 856     if (!IsIndirect)
 857       return getSymbol(GV);
 858
 859     SmallString<128> Name;
 860     Name = "__imp_";
 861     getNameWithPrefix(Name, GV);
 862
 863     return OutContext.getOrCreateSymbol(Name);
 864   } else if (Subtarget->isTargetELF()) {
 865     return getSymbol(GV);
 866   }
 867   llvm_unreachable("unexpected target");
 868 }
 869
 870 void ARMAsmPrinter::
 871 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 872   const DataLayout *DL = TM.getDataLayout();
 873   int Size = TM.getDataLayout()->getTypeAllocSize(MCPV->getType());
 874
 875   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 876
 877   MCSymbol *MCSym;
 878   if (ACPV->isLSDA()) {
 879     MCSym = getCurExceptionSym();
 880   } else if (ACPV->isBlockAddress()) {
 881     const BlockAddress *BA =
 882       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 883     MCSym = GetBlockAddressSymbol(BA);
 884   } else if (ACPV->isGlobalValue()) {
 885     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 886
 887     // On Darwin, const-pool entries may get the "FOO$non_lazy_ptr" mangling, so
 888     // flag the global as MO_NONLAZY.
 889     unsigned char TF = Subtarget->isTargetMachO() ? ARMII::MO_NONLAZY : 0;
 890     MCSym = GetARMGVSymbol(GV, TF);
 891   } else if (ACPV->isMachineBasicBlock()) {
 892     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 893     MCSym = MBB->getSymbol();
 894   } else {
 895     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 896     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 897     MCSym = GetExternalSymbolSymbol(Sym);
 898   }
 899
 900   // Create an MCSymbol for the reference.
 901   const MCExpr *Expr =
 902     MCSymbolRefExpr::create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 903                             OutContext);
 904
 905   if (ACPV->getPCAdjustment()) {
 906     MCSymbol *PCLabel = getPICLabel(DL->getPrivateGlobalPrefix(),
 907                                     getFunctionNumber(),
 908                                     ACPV->getLabelId(),
 909                                     OutContext);
 910     const MCExpr *PCRelExpr = MCSymbolRefExpr::create(PCLabel, OutContext);
 911     PCRelExpr =
 912       MCBinaryExpr::createAdd(PCRelExpr,
 913                               MCConstantExpr::create(ACPV->getPCAdjustment(),
 914                                                      OutContext),
 915                               OutContext);
 916     if (ACPV->mustAddCurrentAddress()) {
 917       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 918       // label, so just emit a local label end reference that instead.
 919       MCSymbol *DotSym = OutContext.createTempSymbol();
 920       OutStreamer->EmitLabel(DotSym);
 921       const MCExpr *DotExpr = MCSymbolRefExpr::create(DotSym, OutContext);
 922       PCRelExpr = MCBinaryExpr::createSub(PCRelExpr, DotExpr, OutContext);
 923     }
 924     Expr = MCBinaryExpr::createSub(Expr, PCRelExpr, OutContext);
 925   }
 926   OutStreamer->EmitValue(Expr, Size);
 927 }
 928
 929 void ARMAsmPrinter::EmitJumpTableAddrs(const MachineInstr *MI) {
 930   const MachineOperand &MO1 = MI->getOperand(1);
 931   unsigned JTI = MO1.getIndex();
 932
 933   // Make sure the Thumb jump table is 4-byte aligned. This will be a nop for
 934   // ARM mode tables.
 935   EmitAlignment(2);
 936
 937   // Emit a label for the jump table.
 938   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel(JTI);
 939   OutStreamer->EmitLabel(JTISymbol);
 940
 941   // Mark the jump table as data-in-code.
 942   OutStreamer->EmitDataRegion(MCDR_DataRegionJT32);
 943
 944   // Emit each entry of the table.
 945   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 946   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 947   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 948
 949   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 950     MachineBasicBlock *MBB = JTBBs[i];
 951     // Construct an MCExpr for the entry. We want a value of the form:
 952     // (BasicBlockAddr - TableBeginAddr)
 953     //
 954     // For example, a table with entries jumping to basic blocks BB0 and BB1
 955     // would look like:
 956     // LJTI_0_0:
 957     //    .word (LBB0 - LJTI_0_0)
 958     //    .word (LBB1 - LJTI_0_0)
 959     const MCExpr *Expr = MCSymbolRefExpr::create(MBB->getSymbol(), OutContext);
 960
 961     if (TM.getRelocationModel() == Reloc::PIC_)
 962       Expr = MCBinaryExpr::createSub(Expr, MCSymbolRefExpr::create(JTISymbol,
 963                                                                    OutContext),
 964                                      OutContext);
 965     // If we're generating a table of Thumb addresses in static relocation
 966     // model, we need to add one to keep interworking correctly.
 967     else if (AFI->isThumbFunction())
 968       Expr = MCBinaryExpr::createAdd(Expr, MCConstantExpr::create(1,OutContext),
 969                                      OutContext);
 970     OutStreamer->EmitValue(Expr, 4);
 971   }
 972   // Mark the end of jump table data-in-code region.
 973   OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
 974 }
 975
 976 void ARMAsmPrinter::EmitJumpTableInsts(const MachineInstr *MI) {
 977   const MachineOperand &MO1 = MI->getOperand(1);
 978   unsigned JTI = MO1.getIndex();
 979
 980   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel(JTI);
 981   OutStreamer->EmitLabel(JTISymbol);
 982
 983   // Emit each entry of the table.
 984   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 985   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 986   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 987
 988   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 989     MachineBasicBlock *MBB = JTBBs[i];
 990     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::create(MBB->getSymbol(),
 991                                                           OutContext);
 992     // If this isn't a TBB or TBH, the entries are direct branch instructions.
 993     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::t2B)
 994         .addExpr(MBBSymbolExpr)
 995         .addImm(ARMCC::AL)
 996         .addReg(0));
 997   }
 998 }
 999
1000 void ARMAsmPrinter::EmitJumpTableTBInst(const MachineInstr *MI,
1001                                         unsigned OffsetWidth) {
1002   assert((OffsetWidth == 1 || OffsetWidth == 2) && "invalid tbb/tbh width");
1003   const MachineOperand &MO1 = MI->getOperand(1);
1004   unsigned JTI = MO1.getIndex();
1005
1006   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel(JTI);
1007   OutStreamer->EmitLabel(JTISymbol);
1008
1009   // Emit each entry of the table.
1010   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
1011   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
1012   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
1013
1014   // Mark the jump table as data-in-code.
1015   OutStreamer->EmitDataRegion(OffsetWidth == 1 ? MCDR_DataRegionJT8
1016                                                : MCDR_DataRegionJT16);
1017
1018   for (auto MBB : JTBBs) {
1019     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::create(MBB->getSymbol(),
1020                                                           OutContext);
1021     // Otherwise it's an offset from the dispatch instruction. Construct an
1022     // MCExpr for the entry. We want a value of the form:
1023     // (BasicBlockAddr - TBBInstAddr + 4) / 2
1024     //
1025     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1026     // would look like:
1027     // LJTI_0_0:
1028     //    .byte (LBB0 - (LCPI0_0 + 4)) / 2
1029     //    .byte (LBB1 - (LCPI0_0 + 4)) / 2
1030     // where LCPI0_0 is a label defined just before the TBB instruction using
1031     // this table.
1032     MCSymbol *TBInstPC = GetCPISymbol(MI->getOperand(0).getImm());
1033     const MCExpr *Expr = MCBinaryExpr::createAdd(
1034         MCSymbolRefExpr::create(TBInstPC, OutContext),
1035         MCConstantExpr::create(4, OutContext), OutContext);
1036     Expr = MCBinaryExpr::createSub(MBBSymbolExpr, Expr, OutContext);
1037     Expr = MCBinaryExpr::createDiv(Expr, MCConstantExpr::create(2, OutContext),
1038                                    OutContext);
1039     OutStreamer->EmitValue(Expr, OffsetWidth);
1040   }
1041   // Mark the end of jump table data-in-code region. 32-bit offsets use
1042   // actual branch instructions here, so we don't mark those as a data-region
1043   // at all.
1044   OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
1045
1046   // Make sure the next instruction is 2-byte aligned.
1047   EmitAlignment(1);
1048 }
1049
1050 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1051   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1052       "Only instruction which are involved into frame setup code are allowed");
1053
1054   MCTargetStreamer &TS = *OutStreamer->getTargetStreamer();
1055   ARMTargetStreamer &ATS = static_cast<ARMTargetStreamer &>(TS);
1056   const MachineFunction &MF = *MI->getParent()->getParent();
1057   const TargetRegisterInfo *RegInfo = MF.getSubtarget().getRegisterInfo();
1058   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1059
1060   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1061   unsigned Opc = MI->getOpcode();
1062   unsigned SrcReg, DstReg;
1063
1064   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1065     // Two special cases:
1066     // 1) tPUSH does not have src/dst regs.
1067     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1068     // load. Yes, this is pretty fragile, but for now I don't see better
1069     // way... :(
1070     SrcReg = DstReg = ARM::SP;
1071   } else {
1072     SrcReg = MI->getOperand(1).getReg();
1073     DstReg = MI->getOperand(0).getReg();
1074   }
1075
1076   // Try to figure out the unwinding opcode out of src / dst regs.
1077   if (MI->mayStore()) {
1078     // Register saves.
1079     assert(DstReg == ARM::SP &&
1080            "Only stack pointer as a destination reg is supported");
1081
1082     SmallVector<unsigned, 4> RegList;
1083     // Skip src & dst reg, and pred ops.
1084     unsigned StartOp = 2 + 2;
1085     // Use all the operands.
1086     unsigned NumOffset = 0;
1087
1088     switch (Opc) {
1089     default:
1090       MI->dump();
1091       llvm_unreachable("Unsupported opcode for unwinding information");
1092     case ARM::tPUSH:
1093       // Special case here: no src & dst reg, but two extra imp ops.
1094       StartOp = 2; NumOffset = 2;
1095     case ARM::STMDB_UPD:
1096     case ARM::t2STMDB_UPD:
1097     case ARM::VSTMDDB_UPD:
1098       assert(SrcReg == ARM::SP &&
1099              "Only stack pointer as a source reg is supported");
1100       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1101            i != NumOps; ++i) {
1102         const MachineOperand &MO = MI->getOperand(i);
1103         // Actually, there should never be any impdef stuff here. Skip it
1104         // temporary to workaround PR11902.
1105         if (MO.isImplicit())
1106           continue;
1107         RegList.push_back(MO.getReg());
1108       }
1109       break;
1110     case ARM::STR_PRE_IMM:
1111     case ARM::STR_PRE_REG:
1112     case ARM::t2STR_PRE:
1113       assert(MI->getOperand(2).getReg() == ARM::SP &&
1114              "Only stack pointer as a source reg is supported");
1115       RegList.push_back(SrcReg);
1116       break;
1117     }
1118     if (MAI->getExceptionHandlingType() == ExceptionHandling::ARM)
1119       ATS.emitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1120   } else {
1121     // Changes of stack / frame pointer.
1122     if (SrcReg == ARM::SP) {
1123       int64_t Offset = 0;
1124       switch (Opc) {
1125       default:
1126         MI->dump();
1127         llvm_unreachable("Unsupported opcode for unwinding information");
1128       case ARM::MOVr:
1129       case ARM::tMOVr:
1130         Offset = 0;
1131         break;
1132       case ARM::ADDri:
1133         Offset = -MI->getOperand(2).getImm();
1134         break;
1135       case ARM::SUBri:
1136       case ARM::t2SUBri:
1137         Offset = MI->getOperand(2).getImm();
1138         break;
1139       case ARM::tSUBspi:
1140         Offset = MI->getOperand(2).getImm()*4;
1141         break;
1142       case ARM::tADDspi:
1143       case ARM::tADDrSPi:
1144         Offset = -MI->getOperand(2).getImm()*4;
1145         break;
1146       case ARM::tLDRpci: {
1147         // Grab the constpool index and check, whether it corresponds to
1148         // original or cloned constpool entry.
1149         unsigned CPI = MI->getOperand(1).getIndex();
1150         const MachineConstantPool *MCP = MF.getConstantPool();
1151         if (CPI >= MCP->getConstants().size())
1152           CPI = AFI.getOriginalCPIdx(CPI);
1153         assert(CPI != -1U && "Invalid constpool index");
1154
1155         // Derive the actual offset.
1156         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1157         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1158         // FIXME: Check for user, it should be "add" instruction!
1159         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1160         break;
1161       }
1162       }
1163
1164       if (MAI->getExceptionHandlingType() == ExceptionHandling::ARM) {
1165         if (DstReg == FramePtr && FramePtr != ARM::SP)
1166           // Set-up of the frame pointer. Positive values correspond to "add"
1167           // instruction.
1168           ATS.emitSetFP(FramePtr, ARM::SP, -Offset);
1169         else if (DstReg == ARM::SP) {
1170           // Change of SP by an offset. Positive values correspond to "sub"
1171           // instruction.
1172           ATS.emitPad(Offset);
1173         } else {
1174           // Move of SP to a register.  Positive values correspond to an "add"
1175           // instruction.
1176           ATS.emitMovSP(DstReg, -Offset);
1177         }
1178       }
1179     } else if (DstReg == ARM::SP) {
1180       MI->dump();
1181       llvm_unreachable("Unsupported opcode for unwinding information");
1182     }
1183     else {
1184       MI->dump();
1185       llvm_unreachable("Unsupported opcode for unwinding information");
1186     }
1187   }
1188 }
1189
1190 // Simple pseudo-instructions have their lowering (with expansion to real
1191 // instructions) auto-generated.
1192 #include "ARMGenMCPseudoLowering.inc"
1193
1194 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1195   const DataLayout *DL = TM.getDataLayout();
1196
1197   // If we just ended a constant pool, mark it as such.
1198   if (InConstantPool && MI->getOpcode() != ARM::CONSTPOOL_ENTRY) {
1199     OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
1200     InConstantPool = false;
1201   }
1202
1203   // Emit unwinding stuff for frame-related instructions
1204   if (Subtarget->isTargetEHABICompatible() &&
1205        MI->getFlag(MachineInstr::FrameSetup))
1206     EmitUnwindingInstruction(MI);
1207
1208   // Do any auto-generated pseudo lowerings.
1209   if (emitPseudoExpansionLowering(*OutStreamer, MI))
1210     return;
1211
1212   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1213          "Pseudo flag setting opcode should be expanded early");
1214
1215   // Check for manual lowerings.
1216   unsigned Opc = MI->getOpcode();
1217   switch (Opc) {
1218   case ARM::t2MOVi32imm: llvm_unreachable("Should be lowered by thumb2it pass");
1219   case ARM::DBG_VALUE: llvm_unreachable("Should be handled by generic printing");
1220   case ARM::LEApcrel:
1221   case ARM::tLEApcrel:
1222   case ARM::t2LEApcrel: {
1223     // FIXME: Need to also handle globals and externals
1224     MCSymbol *CPISymbol = GetCPISymbol(MI->getOperand(1).getIndex());
1225     EmitToStreamer(*OutStreamer, MCInstBuilder(MI->getOpcode() ==
1226                                                ARM::t2LEApcrel ? ARM::t2ADR
1227                   : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1228                      : ARM::ADR))
1229       .addReg(MI->getOperand(0).getReg())
1230       .addExpr(MCSymbolRefExpr::create(CPISymbol, OutContext))
1231       // Add predicate operands.
1232       .addImm(MI->getOperand(2).getImm())
1233       .addReg(MI->getOperand(3).getReg()));
1234     return;
1235   }
1236   case ARM::LEApcrelJT:
1237   case ARM::tLEApcrelJT:
1238   case ARM::t2LEApcrelJT: {
1239     MCSymbol *JTIPICSymbol =
1240       GetARMJTIPICJumpTableLabel(MI->getOperand(1).getIndex());
1241     EmitToStreamer(*OutStreamer, MCInstBuilder(MI->getOpcode() ==
1242                                                ARM::t2LEApcrelJT ? ARM::t2ADR
1243                   : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1244                      : ARM::ADR))
1245       .addReg(MI->getOperand(0).getReg())
1246       .addExpr(MCSymbolRefExpr::create(JTIPICSymbol, OutContext))
1247       // Add predicate operands.
1248       .addImm(MI->getOperand(2).getImm())
1249       .addReg(MI->getOperand(3).getReg()));
1250     return;
1251   }
1252   // Darwin call instructions are just normal call instructions with different
1253   // clobber semantics (they clobber R9).
1254   case ARM::BX_CALL: {
1255     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1256       .addReg(ARM::LR)
1257       .addReg(ARM::PC)
1258       // Add predicate operands.
1259       .addImm(ARMCC::AL)
1260       .addReg(0)
1261       // Add 's' bit operand (always reg0 for this)
1262       .addReg(0));
1263
1264     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::BX)
1265       .addReg(MI->getOperand(0).getReg()));
1266     return;
1267   }
1268   case ARM::tBX_CALL: {
1269     if (Subtarget->hasV5TOps())
1270       llvm_unreachable("Expected BLX to be selected for v5t+");
1271
1272     // On ARM v4t, when doing a call from thumb mode, we need to ensure
1273     // that the saved lr has its LSB set correctly (the arch doesn't
1274     // have blx).
1275     // So here we generate a bl to a small jump pad that does bx rN.
1276     // The jump pads are emitted after the function body.
1277
1278     unsigned TReg = MI->getOperand(0).getReg();
1279     MCSymbol *TRegSym = nullptr;
1280     for (unsigned i = 0, e = ThumbIndirectPads.size(); i < e; i++) {
1281       if (ThumbIndirectPads[i].first == TReg) {
1282         TRegSym = ThumbIndirectPads[i].second;
1283         break;
1284       }
1285     }
1286
1287     if (!TRegSym) {
1288       TRegSym = OutContext.createTempSymbol();
1289       ThumbIndirectPads.push_back(std::make_pair(TReg, TRegSym));
1290     }
1291
1292     // Create a link-saving branch to the Reg Indirect Jump Pad.
1293     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tBL)
1294         // Predicate comes first here.
1295         .addImm(ARMCC::AL).addReg(0)
1296         .addExpr(MCSymbolRefExpr::create(TRegSym, OutContext)));
1297     return;
1298   }
1299   case ARM::BMOVPCRX_CALL: {
1300     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1301       .addReg(ARM::LR)
1302       .addReg(ARM::PC)
1303       // Add predicate operands.
1304       .addImm(ARMCC::AL)
1305       .addReg(0)
1306       // Add 's' bit operand (always reg0 for this)
1307       .addReg(0));
1308
1309     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1310       .addReg(ARM::PC)
1311       .addReg(MI->getOperand(0).getReg())
1312       // Add predicate operands.
1313       .addImm(ARMCC::AL)
1314       .addReg(0)
1315       // Add 's' bit operand (always reg0 for this)
1316       .addReg(0));
1317     return;
1318   }
1319   case ARM::BMOVPCB_CALL: {
1320     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1321       .addReg(ARM::LR)
1322       .addReg(ARM::PC)
1323       // Add predicate operands.
1324       .addImm(ARMCC::AL)
1325       .addReg(0)
1326       // Add 's' bit operand (always reg0 for this)
1327       .addReg(0));
1328
1329     const MachineOperand &Op = MI->getOperand(0);
1330     const GlobalValue *GV = Op.getGlobal();
1331     const unsigned TF = Op.getTargetFlags();
1332     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1333     const MCExpr *GVSymExpr = MCSymbolRefExpr::create(GVSym, OutContext);
1334     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::Bcc)
1335       .addExpr(GVSymExpr)
1336       // Add predicate operands.
1337       .addImm(ARMCC::AL)
1338       .addReg(0));
1339     return;
1340   }
1341   case ARM::MOVi16_ga_pcrel:
1342   case ARM::t2MOVi16_ga_pcrel: {
1343     MCInst TmpInst;
1344     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1345     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1346
1347     unsigned TF = MI->getOperand(1).getTargetFlags();
1348     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1349     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1350     const MCExpr *GVSymExpr = MCSymbolRefExpr::create(GVSym, OutContext);
1351
1352     MCSymbol *LabelSym = getPICLabel(DL->getPrivateGlobalPrefix(),
1353                                      getFunctionNumber(),
1354                                      MI->getOperand(2).getImm(), OutContext);
1355     const MCExpr *LabelSymExpr= MCSymbolRefExpr::create(LabelSym, OutContext);
1356     unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1357     const MCExpr *PCRelExpr =
1358       ARMMCExpr::createLower16(MCBinaryExpr::createSub(GVSymExpr,
1359                                       MCBinaryExpr::createAdd(LabelSymExpr,
1360                                       MCConstantExpr::create(PCAdj, OutContext),
1361                                       OutContext), OutContext), OutContext);
1362       TmpInst.addOperand(MCOperand::createExpr(PCRelExpr));
1363
1364     // Add predicate operands.
1365     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1366     TmpInst.addOperand(MCOperand::createReg(0));
1367     // Add 's' bit operand (always reg0 for this)
1368     TmpInst.addOperand(MCOperand::createReg(0));
1369     EmitToStreamer(*OutStreamer, TmpInst);
1370     return;
1371   }
1372   case ARM::MOVTi16_ga_pcrel:
1373   case ARM::t2MOVTi16_ga_pcrel: {
1374     MCInst TmpInst;
1375     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1376                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1377     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1378     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(1).getReg()));
1379
1380     unsigned TF = MI->getOperand(2).getTargetFlags();
1381     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1382     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1383     const MCExpr *GVSymExpr = MCSymbolRefExpr::create(GVSym, OutContext);
1384
1385     MCSymbol *LabelSym = getPICLabel(DL->getPrivateGlobalPrefix(),
1386                                      getFunctionNumber(),
1387                                      MI->getOperand(3).getImm(), OutContext);
1388     const MCExpr *LabelSymExpr= MCSymbolRefExpr::create(LabelSym, OutContext);
1389     unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1390     const MCExpr *PCRelExpr =
1391         ARMMCExpr::createUpper16(MCBinaryExpr::createSub(GVSymExpr,
1392                                    MCBinaryExpr::createAdd(LabelSymExpr,
1393                                       MCConstantExpr::create(PCAdj, OutContext),
1394                                           OutContext), OutContext), OutContext);
1395       TmpInst.addOperand(MCOperand::createExpr(PCRelExpr));
1396     // Add predicate operands.
1397     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1398     TmpInst.addOperand(MCOperand::createReg(0));
1399     // Add 's' bit operand (always reg0 for this)
1400     TmpInst.addOperand(MCOperand::createReg(0));
1401     EmitToStreamer(*OutStreamer, TmpInst);
1402     return;
1403   }
1404   case ARM::tPICADD: {
1405     // This is a pseudo op for a label + instruction sequence, which looks like:
1406     // LPC0:
1407     //     add r0, pc
1408     // This adds the address of LPC0 to r0.
1409
1410     // Emit the label.
1411     OutStreamer->EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1412                                        getFunctionNumber(),
1413                                        MI->getOperand(2).getImm(),
1414                                        OutContext));
1415
1416     // Form and emit the add.
1417     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tADDhirr)
1418       .addReg(MI->getOperand(0).getReg())
1419       .addReg(MI->getOperand(0).getReg())
1420       .addReg(ARM::PC)
1421       // Add predicate operands.
1422       .addImm(ARMCC::AL)
1423       .addReg(0));
1424     return;
1425   }
1426   case ARM::PICADD: {
1427     // This is a pseudo op for a label + instruction sequence, which looks like:
1428     // LPC0:
1429     //     add r0, pc, r0
1430     // This adds the address of LPC0 to r0.
1431
1432     // Emit the label.
1433     OutStreamer->EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1434                                        getFunctionNumber(),
1435                                        MI->getOperand(2).getImm(),
1436                                        OutContext));
1437
1438     // Form and emit the add.
1439     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDrr)
1440       .addReg(MI->getOperand(0).getReg())
1441       .addReg(ARM::PC)
1442       .addReg(MI->getOperand(1).getReg())
1443       // Add predicate operands.
1444       .addImm(MI->getOperand(3).getImm())
1445       .addReg(MI->getOperand(4).getReg())
1446       // Add 's' bit operand (always reg0 for this)
1447       .addReg(0));
1448     return;
1449   }
1450   case ARM::PICSTR:
1451   case ARM::PICSTRB:
1452   case ARM::PICSTRH:
1453   case ARM::PICLDR:
1454   case ARM::PICLDRB:
1455   case ARM::PICLDRH:
1456   case ARM::PICLDRSB:
1457   case ARM::PICLDRSH: {
1458     // This is a pseudo op for a label + instruction sequence, which looks like:
1459     // LPC0:
1460     //     OP r0, [pc, r0]
1461     // The LCP0 label is referenced by a constant pool entry in order to get
1462     // a PC-relative address at the ldr instruction.
1463
1464     // Emit the label.
1465     OutStreamer->EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1466                                        getFunctionNumber(),
1467                                        MI->getOperand(2).getImm(),
1468                                        OutContext));
1469
1470     // Form and emit the load
1471     unsigned Opcode;
1472     switch (MI->getOpcode()) {
1473     default:
1474       llvm_unreachable("Unexpected opcode!");
1475     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1476     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1477     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1478     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1479     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1480     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1481     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1482     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1483     }
1484     EmitToStreamer(*OutStreamer, MCInstBuilder(Opcode)
1485       .addReg(MI->getOperand(0).getReg())
1486       .addReg(ARM::PC)
1487       .addReg(MI->getOperand(1).getReg())
1488       .addImm(0)
1489       // Add predicate operands.
1490       .addImm(MI->getOperand(3).getImm())
1491       .addReg(MI->getOperand(4).getReg()));
1492
1493     return;
1494   }
1495   case ARM::CONSTPOOL_ENTRY: {
1496     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1497     /// in the function.  The first operand is the ID# for this instruction, the
1498     /// second is the index into the MachineConstantPool that this is, the third
1499     /// is the size in bytes of this constant pool entry.
1500     /// The required alignment is specified on the basic block holding this MI.
1501     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1502     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1503
1504     // If this is the first entry of the pool, mark it.
1505     if (!InConstantPool) {
1506       OutStreamer->EmitDataRegion(MCDR_DataRegion);
1507       InConstantPool = true;
1508     }
1509
1510     OutStreamer->EmitLabel(GetCPISymbol(LabelId));
1511
1512     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1513     if (MCPE.isMachineConstantPoolEntry())
1514       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1515     else
1516       EmitGlobalConstant(MCPE.Val.ConstVal);
1517     return;
1518   }
1519   case ARM::JUMPTABLE_ADDRS:
1520     EmitJumpTableAddrs(MI);
1521     return;
1522   case ARM::JUMPTABLE_INSTS:
1523     EmitJumpTableInsts(MI);
1524     return;
1525   case ARM::JUMPTABLE_TBB:
1526   case ARM::JUMPTABLE_TBH:
1527     EmitJumpTableTBInst(MI, MI->getOpcode() == ARM::JUMPTABLE_TBB ? 1 : 2);
1528     return;
1529   case ARM::t2BR_JT: {
1530     // Lower and emit the instruction itself, then the jump table following it.
1531     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVr)
1532       .addReg(ARM::PC)
1533       .addReg(MI->getOperand(0).getReg())
1534       // Add predicate operands.
1535       .addImm(ARMCC::AL)
1536       .addReg(0));
1537     return;
1538   }
1539   case ARM::t2TBB_JT:
1540   case ARM::t2TBH_JT: {
1541     unsigned Opc = MI->getOpcode() == ARM::t2TBB_JT ? ARM::t2TBB : ARM::t2TBH;
1542     // Lower and emit the PC label, then the instruction itself.
1543     OutStreamer->EmitLabel(GetCPISymbol(MI->getOperand(3).getImm()));
1544     EmitToStreamer(*OutStreamer, MCInstBuilder(Opc)
1545                                      .addReg(MI->getOperand(0).getReg())
1546                                      .addReg(MI->getOperand(1).getReg())
1547                                      // Add predicate operands.
1548                                      .addImm(ARMCC::AL)
1549                                      .addReg(0));
1550     return;
1551   }
1552   case ARM::tBR_JTr:
1553   case ARM::BR_JTr: {
1554     // Lower and emit the instruction itself, then the jump table following it.
1555     // mov pc, target
1556     MCInst TmpInst;
1557     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1558       ARM::MOVr : ARM::tMOVr;
1559     TmpInst.setOpcode(Opc);
1560     TmpInst.addOperand(MCOperand::createReg(ARM::PC));
1561     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1562     // Add predicate operands.
1563     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1564     TmpInst.addOperand(MCOperand::createReg(0));
1565     // Add 's' bit operand (always reg0 for this)
1566     if (Opc == ARM::MOVr)
1567       TmpInst.addOperand(MCOperand::createReg(0));
1568     EmitToStreamer(*OutStreamer, TmpInst);
1569     return;
1570   }
1571   case ARM::BR_JTm: {
1572     // Lower and emit the instruction itself, then the jump table following it.
1573     // ldr pc, target
1574     MCInst TmpInst;
1575     if (MI->getOperand(1).getReg() == 0) {
1576       // literal offset
1577       TmpInst.setOpcode(ARM::LDRi12);
1578       TmpInst.addOperand(MCOperand::createReg(ARM::PC));
1579       TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1580       TmpInst.addOperand(MCOperand::createImm(MI->getOperand(2).getImm()));
1581     } else {
1582       TmpInst.setOpcode(ARM::LDRrs);
1583       TmpInst.addOperand(MCOperand::createReg(ARM::PC));
1584       TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1585       TmpInst.addOperand(MCOperand::createReg(MI->getOperand(1).getReg()));
1586       TmpInst.addOperand(MCOperand::createImm(0));
1587     }
1588     // Add predicate operands.
1589     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1590     TmpInst.addOperand(MCOperand::createReg(0));
1591     EmitToStreamer(*OutStreamer, TmpInst);
1592     return;
1593   }
1594   case ARM::BR_JTadd: {
1595     // Lower and emit the instruction itself, then the jump table following it.
1596     // add pc, target, idx
1597     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDrr)
1598       .addReg(ARM::PC)
1599       .addReg(MI->getOperand(0).getReg())
1600       .addReg(MI->getOperand(1).getReg())
1601       // Add predicate operands.
1602       .addImm(ARMCC::AL)
1603       .addReg(0)
1604       // Add 's' bit operand (always reg0 for this)
1605       .addReg(0));
1606     return;
1607   }
1608   case ARM::SPACE:
1609     OutStreamer->EmitZeros(MI->getOperand(1).getImm());
1610     return;
1611   case ARM::TRAP: {
1612     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1613     // FIXME: Remove this special case when they do.
1614     if (!Subtarget->isTargetMachO()) {
1615       //.long 0xe7ffdefe @ trap
1616       uint32_t Val = 0xe7ffdefeUL;
1617       OutStreamer->AddComment("trap");
1618       OutStreamer->EmitIntValue(Val, 4);
1619       return;
1620     }
1621     break;
1622   }
1623   case ARM::TRAPNaCl: {
1624     //.long 0xe7fedef0 @ trap
1625     uint32_t Val = 0xe7fedef0UL;
1626     OutStreamer->AddComment("trap");
1627     OutStreamer->EmitIntValue(Val, 4);
1628     return;
1629   }
1630   case ARM::tTRAP: {
1631     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1632     // FIXME: Remove this special case when they do.
1633     if (!Subtarget->isTargetMachO()) {
1634       //.short 57086 @ trap
1635       uint16_t Val = 0xdefe;
1636       OutStreamer->AddComment("trap");
1637       OutStreamer->EmitIntValue(Val, 2);
1638       return;
1639     }
1640     break;
1641   }
1642   case ARM::t2Int_eh_sjlj_setjmp:
1643   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1644   case ARM::tInt_eh_sjlj_setjmp: {
1645     // Two incoming args: GPR:$src, GPR:$val
1646     // mov $val, pc
1647     // adds $val, #7
1648     // str $val, [$src, #4]
1649     // movs r0, #0
1650     // b 1f
1651     // movs r0, #1
1652     // 1:
1653     unsigned SrcReg = MI->getOperand(0).getReg();
1654     unsigned ValReg = MI->getOperand(1).getReg();
1655     MCSymbol *Label = GetARMSJLJEHLabel();
1656     OutStreamer->AddComment("eh_setjmp begin");
1657     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVr)
1658       .addReg(ValReg)
1659       .addReg(ARM::PC)
1660       // Predicate.
1661       .addImm(ARMCC::AL)
1662       .addReg(0));
1663
1664     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tADDi3)
1665       .addReg(ValReg)
1666       // 's' bit operand
1667       .addReg(ARM::CPSR)
1668       .addReg(ValReg)
1669       .addImm(7)
1670       // Predicate.
1671       .addImm(ARMCC::AL)
1672       .addReg(0));
1673
1674     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tSTRi)
1675       .addReg(ValReg)
1676       .addReg(SrcReg)
1677       // The offset immediate is #4. The operand value is scaled by 4 for the
1678       // tSTR instruction.
1679       .addImm(1)
1680       // Predicate.
1681       .addImm(ARMCC::AL)
1682       .addReg(0));
1683
1684     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVi8)
1685       .addReg(ARM::R0)
1686       .addReg(ARM::CPSR)
1687       .addImm(0)
1688       // Predicate.
1689       .addImm(ARMCC::AL)
1690       .addReg(0));
1691
1692     const MCExpr *SymbolExpr = MCSymbolRefExpr::create(Label, OutContext);
1693     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tB)
1694       .addExpr(SymbolExpr)
1695       .addImm(ARMCC::AL)
1696       .addReg(0));
1697
1698     OutStreamer->AddComment("eh_setjmp end");
1699     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVi8)
1700       .addReg(ARM::R0)
1701       .addReg(ARM::CPSR)
1702       .addImm(1)
1703       // Predicate.
1704       .addImm(ARMCC::AL)
1705       .addReg(0));
1706
1707     OutStreamer->EmitLabel(Label);
1708     return;
1709   }
1710
1711   case ARM::Int_eh_sjlj_setjmp_nofp:
1712   case ARM::Int_eh_sjlj_setjmp: {
1713     // Two incoming args: GPR:$src, GPR:$val
1714     // add $val, pc, #8
1715     // str $val, [$src, #+4]
1716     // mov r0, #0
1717     // add pc, pc, #0
1718     // mov r0, #1
1719     unsigned SrcReg = MI->getOperand(0).getReg();
1720     unsigned ValReg = MI->getOperand(1).getReg();
1721
1722     OutStreamer->AddComment("eh_setjmp begin");
1723     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDri)
1724       .addReg(ValReg)
1725       .addReg(ARM::PC)
1726       .addImm(8)
1727       // Predicate.
1728       .addImm(ARMCC::AL)
1729       .addReg(0)
1730       // 's' bit operand (always reg0 for this).
1731       .addReg(0));
1732
1733     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::STRi12)
1734       .addReg(ValReg)
1735       .addReg(SrcReg)
1736       .addImm(4)
1737       // Predicate.
1738       .addImm(ARMCC::AL)
1739       .addReg(0));
1740
1741     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVi)
1742       .addReg(ARM::R0)
1743       .addImm(0)
1744       // Predicate.
1745       .addImm(ARMCC::AL)
1746       .addReg(0)
1747       // 's' bit operand (always reg0 for this).
1748       .addReg(0));
1749
1750     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDri)
1751       .addReg(ARM::PC)
1752       .addReg(ARM::PC)
1753       .addImm(0)
1754       // Predicate.
1755       .addImm(ARMCC::AL)
1756       .addReg(0)
1757       // 's' bit operand (always reg0 for this).
1758       .addReg(0));
1759
1760     OutStreamer->AddComment("eh_setjmp end");
1761     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVi)
1762       .addReg(ARM::R0)
1763       .addImm(1)
1764       // Predicate.
1765       .addImm(ARMCC::AL)
1766       .addReg(0)
1767       // 's' bit operand (always reg0 for this).
1768       .addReg(0));
1769     return;
1770   }
1771   case ARM::Int_eh_sjlj_longjmp: {
1772     // ldr sp, [$src, #8]
1773     // ldr $scratch, [$src, #4]
1774     // ldr r7, [$src]
1775     // bx $scratch
1776     unsigned SrcReg = MI->getOperand(0).getReg();
1777     unsigned ScratchReg = MI->getOperand(1).getReg();
1778     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::LDRi12)
1779       .addReg(ARM::SP)
1780       .addReg(SrcReg)
1781       .addImm(8)
1782       // Predicate.
1783       .addImm(ARMCC::AL)
1784       .addReg(0));
1785
1786     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::LDRi12)
1787       .addReg(ScratchReg)
1788       .addReg(SrcReg)
1789       .addImm(4)
1790       // Predicate.
1791       .addImm(ARMCC::AL)
1792       .addReg(0));
1793
1794     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::LDRi12)
1795       .addReg(ARM::R7)
1796       .addReg(SrcReg)
1797       .addImm(0)
1798       // Predicate.
1799       .addImm(ARMCC::AL)
1800       .addReg(0));
1801
1802     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::BX)
1803       .addReg(ScratchReg)
1804       // Predicate.
1805       .addImm(ARMCC::AL)
1806       .addReg(0));
1807     return;
1808   }
1809   case ARM::tInt_eh_sjlj_longjmp: {
1810     // ldr $scratch, [$src, #8]
1811     // mov sp, $scratch
1812     // ldr $scratch, [$src, #4]
1813     // ldr r7, [$src]
1814     // bx $scratch
1815     unsigned SrcReg = MI->getOperand(0).getReg();
1816     unsigned ScratchReg = MI->getOperand(1).getReg();
1817     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tLDRi)
1818       .addReg(ScratchReg)
1819       .addReg(SrcReg)
1820       // The offset immediate is #8. The operand value is scaled by 4 for the
1821       // tLDR instruction.
1822       .addImm(2)
1823       // Predicate.
1824       .addImm(ARMCC::AL)
1825       .addReg(0));
1826
1827     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVr)
1828       .addReg(ARM::SP)
1829       .addReg(ScratchReg)
1830       // Predicate.
1831       .addImm(ARMCC::AL)
1832       .addReg(0));
1833
1834     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tLDRi)
1835       .addReg(ScratchReg)
1836       .addReg(SrcReg)
1837       .addImm(1)
1838       // Predicate.
1839       .addImm(ARMCC::AL)
1840       .addReg(0));
1841
1842     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tLDRi)
1843       .addReg(ARM::R7)
1844       .addReg(SrcReg)
1845       .addImm(0)
1846       // Predicate.
1847       .addImm(ARMCC::AL)
1848       .addReg(0));
1849
1850     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tBX)
1851       .addReg(ScratchReg)
1852       // Predicate.
1853       .addImm(ARMCC::AL)
1854       .addReg(0));
1855     return;
1856   }
1857   }
1858
1859   MCInst TmpInst;
1860   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1861
1862   EmitToStreamer(*OutStreamer, TmpInst);
1863 }
1864
1865 //===----------------------------------------------------------------------===//
1866 // Target Registry Stuff
1867 //===----------------------------------------------------------------------===//
1868
1869 // Force static initialization.
1870 extern "C" void LLVMInitializeARMAsmPrinter() {
1871   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMLETarget);
1872   RegisterAsmPrinter<ARMAsmPrinter> Y(TheARMBETarget);
1873   RegisterAsmPrinter<ARMAsmPrinter> A(TheThumbLETarget);
1874   RegisterAsmPrinter<ARMAsmPrinter> B(TheThumbBETarget);
1875 }