lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "asm-printer"
  16 #include "ARM.h"
  17 #include "ARMAsmPrinter.h"
  18 #include "ARMBuildAttrs.h"
  19 #include "ARMBaseRegisterInfo.h"
  20 #include "ARMConstantPoolValue.h"
  21 #include "ARMMachineFunctionInfo.h"
  22 #include "ARMTargetMachine.h"
  23 #include "ARMTargetObjectFile.h"
  24 #include "InstPrinter/ARMInstPrinter.h"
  25 #include "MCTargetDesc/ARMAddressingModes.h"
  26 #include "MCTargetDesc/ARMMCExpr.h"
  27 #include "llvm/Analysis/DebugInfo.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Module.h"
  30 #include "llvm/Type.h"
  31 #include "llvm/Assembly/Writer.h"
  32 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  33 #include "llvm/CodeGen/MachineFunctionPass.h"
  34 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include "llvm/MC/MCAssembler.h"
  37 #include "llvm/MC/MCContext.h"
  38 #include "llvm/MC/MCExpr.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCSectionMachO.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCStreamer.h"
  43 #include "llvm/MC/MCSymbol.h"
  44 #include "llvm/Target/Mangler.h"
  45 #include "llvm/Target/TargetData.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 #include "llvm/ADT/SmallPtrSet.h"
  49 #include "llvm/ADT/SmallString.h"
  50 #include "llvm/Support/CommandLine.h"
  51 #include "llvm/Support/Debug.h"
  52 #include "llvm/Support/ErrorHandling.h"
  53 #include "llvm/Support/TargetRegistry.h"
  54 #include "llvm/Support/raw_ostream.h"
  55 #include <cctype>
  56 using namespace llvm;
  57
  58 namespace {
  59
  60   // Per section and per symbol attributes are not supported.
  61   // To implement them we would need the ability to delay this emission
  62   // until the assembly file is fully parsed/generated as only then do we
  63   // know the symbol and section numbers.
  64   class AttributeEmitter {
  65   public:
  66     virtual void MaybeSwitchVendor(StringRef Vendor) = 0;
  67     virtual void EmitAttribute(unsigned Attribute, unsigned Value) = 0;
  68     virtual void EmitTextAttribute(unsigned Attribute, StringRef String) = 0;
  69     virtual void Finish() = 0;
  70     virtual ~AttributeEmitter() {}
  71   };
  72
  73   class AsmAttributeEmitter : public AttributeEmitter {
  74     MCStreamer &Streamer;
  75
  76   public:
  77     AsmAttributeEmitter(MCStreamer &Streamer_) : Streamer(Streamer_) {}
  78     void MaybeSwitchVendor(StringRef Vendor) { }
  79
  80     void EmitAttribute(unsigned Attribute, unsigned Value) {
  81       Streamer.EmitRawText("\t.eabi_attribute " +
  82                            Twine(Attribute) + ", " + Twine(Value));
  83     }
  84
  85     void EmitTextAttribute(unsigned Attribute, StringRef String) {
  86       switch (Attribute) {
  87       case ARMBuildAttrs::CPU_name:
  88         Streamer.EmitRawText(StringRef("\t.cpu ") + String.lower());
  89         break;
  90       /* GAS requires .fpu to be emitted regardless of EABI attribute */
  91       case ARMBuildAttrs::Advanced_SIMD_arch:
  92       case ARMBuildAttrs::VFP_arch:
  93         Streamer.EmitRawText(StringRef("\t.fpu ") + String.lower());
  94         break;
  95       default: assert(0 && "Unsupported Text attribute in ASM Mode"); break;
  96       }
  97     }
  98     void Finish() { }
  99   };
 100
 101   class ObjectAttributeEmitter : public AttributeEmitter {
 102     // This structure holds all attributes, accounting for
 103     // their string/numeric value, so we can later emmit them
 104     // in declaration order, keeping all in the same vector
 105     struct AttributeItemType {
 106       enum {
 107         HiddenAttribute = 0,
 108         NumericAttribute,
 109         TextAttribute
 110       } Type;
 111       unsigned Tag;
 112       unsigned IntValue;
 113       StringRef StringValue;
 114     } AttributeItem;
 115
 116     MCObjectStreamer &Streamer;
 117     StringRef CurrentVendor;
 118     SmallVector<AttributeItemType, 64> Contents;
 119
 120     // Account for the ULEB/String size of each item,
 121     // not just the number of items
 122     size_t ContentsSize;
 123     // FIXME: this should be in a more generic place, but
 124     // getULEBSize() is in MCAsmInfo and will be moved to MCDwarf
 125     size_t getULEBSize(int Value) {
 126       size_t Size = 0;
 127       do {
 128         Value >>= 7;
 129         Size += sizeof(int8_t); // Is this really necessary?
 130       } while (Value);
 131       return Size;
 132     }
 133
 134   public:
 135     ObjectAttributeEmitter(MCObjectStreamer &Streamer_) :
 136       Streamer(Streamer_), CurrentVendor(""), ContentsSize(0) { }
 137
 138     void MaybeSwitchVendor(StringRef Vendor) {
 139       assert(!Vendor.empty() && "Vendor cannot be empty.");
 140
 141       if (CurrentVendor.empty())
 142         CurrentVendor = Vendor;
 143       else if (CurrentVendor == Vendor)
 144         return;
 145       else
 146         Finish();
 147
 148       CurrentVendor = Vendor;
 149
 150       assert(Contents.size() == 0);
 151     }
 152
 153     void EmitAttribute(unsigned Attribute, unsigned Value) {
 154       AttributeItemType attr = {
 155         AttributeItemType::NumericAttribute,
 156         Attribute,
 157         Value,
 158         StringRef("")
 159       };
 160       ContentsSize += getULEBSize(Attribute);
 161       ContentsSize += getULEBSize(Value);
 162       Contents.push_back(attr);
 163     }
 164
 165     void EmitTextAttribute(unsigned Attribute, StringRef String) {
 166       AttributeItemType attr = {
 167         AttributeItemType::TextAttribute,
 168         Attribute,
 169         0,
 170         String
 171       };
 172       ContentsSize += getULEBSize(Attribute);
 173       // String + \0
 174       ContentsSize += String.size()+1;
 175
 176       Contents.push_back(attr);
 177     }
 178
 179     void Finish() {
 180       // Vendor size + Vendor name + '\0'
 181       const size_t VendorHeaderSize = 4 + CurrentVendor.size() + 1;
 182
 183       // Tag + Tag Size
 184       const size_t TagHeaderSize = 1 + 4;
 185
 186       Streamer.EmitIntValue(VendorHeaderSize + TagHeaderSize + ContentsSize, 4);
 187       Streamer.EmitBytes(CurrentVendor, 0);
 188       Streamer.EmitIntValue(0, 1); // '\0'
 189
 190       Streamer.EmitIntValue(ARMBuildAttrs::File, 1);
 191       Streamer.EmitIntValue(TagHeaderSize + ContentsSize, 4);
 192
 193       // Size should have been accounted for already, now
 194       // emit each field as its type (ULEB or String)
 195       for (unsigned int i=0; i<Contents.size(); ++i) {
 196         AttributeItemType item = Contents[i];
 197         Streamer.EmitULEB128IntValue(item.Tag, 0);
 198         switch (item.Type) {
 199         case AttributeItemType::NumericAttribute:
 200           Streamer.EmitULEB128IntValue(item.IntValue, 0);
 201           break;
 202         case AttributeItemType::TextAttribute:
 203           Streamer.EmitBytes(item.StringValue.upper(), 0);
 204           Streamer.EmitIntValue(0, 1); // '\0'
 205           break;
 206         default:
 207           assert(0 && "Invalid attribute type");
 208         }
 209       }
 210
 211       Contents.clear();
 212     }
 213   };
 214
 215 } // end of anonymous namespace
 216
 217 MachineLocation ARMAsmPrinter::
 218 getDebugValueLocation(const MachineInstr *MI) const {
 219   MachineLocation Location;
 220   assert(MI->getNumOperands() == 4 && "Invalid no. of machine operands!");
 221   // Frame address.  Currently handles register +- offset only.
 222   if (MI->getOperand(0).isReg() && MI->getOperand(1).isImm())
 223     Location.set(MI->getOperand(0).getReg(), MI->getOperand(1).getImm());
 224   else {
 225     DEBUG(dbgs() << "DBG_VALUE instruction ignored! " << *MI << "\n");
 226   }
 227   return Location;
 228 }
 229
 230 /// EmitDwarfRegOp - Emit dwarf register operation.
 231 void ARMAsmPrinter::EmitDwarfRegOp(const MachineLocation &MLoc) const {
 232   const TargetRegisterInfo *RI = TM.getRegisterInfo();
 233   if (RI->getDwarfRegNum(MLoc.getReg(), false) != -1)
 234     AsmPrinter::EmitDwarfRegOp(MLoc);
 235   else {
 236     unsigned Reg = MLoc.getReg();
 237     if (Reg >= ARM::S0 && Reg <= ARM::S31) {
 238       assert(ARM::S0 + 31 == ARM::S31 && "Unexpected ARM S register numbering");
 239       // S registers are described as bit-pieces of a register
 240       // S[2x] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 0)
 241       // S[2x+1] = DW_OP_regx(256 + (x>>1)) DW_OP_bit_piece(32, 32)
 242
 243       unsigned SReg = Reg - ARM::S0;
 244       bool odd = SReg & 0x1;
 245       unsigned Rx = 256 + (SReg >> 1);
 246
 247       OutStreamer.AddComment("DW_OP_regx for S register");
 248       EmitInt8(dwarf::DW_OP_regx);
 249
 250       OutStreamer.AddComment(Twine(SReg));
 251       EmitULEB128(Rx);
 252
 253       if (odd) {
 254         OutStreamer.AddComment("DW_OP_bit_piece 32 32");
 255         EmitInt8(dwarf::DW_OP_bit_piece);
 256         EmitULEB128(32);
 257         EmitULEB128(32);
 258       } else {
 259         OutStreamer.AddComment("DW_OP_bit_piece 32 0");
 260         EmitInt8(dwarf::DW_OP_bit_piece);
 261         EmitULEB128(32);
 262         EmitULEB128(0);
 263       }
 264     } else if (Reg >= ARM::Q0 && Reg <= ARM::Q15) {
 265       assert(ARM::Q0 + 15 == ARM::Q15 && "Unexpected ARM Q register numbering");
 266       // Q registers Q0-Q15 are described by composing two D registers together.
 267       // Qx = DW_OP_regx(256+2x) DW_OP_piece(8) DW_OP_regx(256+2x+1)
 268       // DW_OP_piece(8)
 269
 270       unsigned QReg = Reg - ARM::Q0;
 271       unsigned D1 = 256 + 2 * QReg;
 272       unsigned D2 = D1 + 1;
 273
 274       OutStreamer.AddComment("DW_OP_regx for Q register: D1");
 275       EmitInt8(dwarf::DW_OP_regx);
 276       EmitULEB128(D1);
 277       OutStreamer.AddComment("DW_OP_piece 8");
 278       EmitInt8(dwarf::DW_OP_piece);
 279       EmitULEB128(8);
 280
 281       OutStreamer.AddComment("DW_OP_regx for Q register: D2");
 282       EmitInt8(dwarf::DW_OP_regx);
 283       EmitULEB128(D2);
 284       OutStreamer.AddComment("DW_OP_piece 8");
 285       EmitInt8(dwarf::DW_OP_piece);
 286       EmitULEB128(8);
 287     }
 288   }
 289 }
 290
 291 void ARMAsmPrinter::EmitFunctionEntryLabel() {
 292   OutStreamer.ForceCodeRegion();
 293
 294   if (AFI->isThumbFunction()) {
 295     OutStreamer.EmitAssemblerFlag(MCAF_Code16);
 296     OutStreamer.EmitThumbFunc(CurrentFnSym);
 297   }
 298
 299   OutStreamer.EmitLabel(CurrentFnSym);
 300 }
 301
 302 /// runOnMachineFunction - This uses the EmitInstruction()
 303 /// method to print assembly for each instruction.
 304 ///
 305 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 306   AFI = MF.getInfo<ARMFunctionInfo>();
 307   MCP = MF.getConstantPool();
 308
 309   return AsmPrinter::runOnMachineFunction(MF);
 310 }
 311
 312 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 313                                  raw_ostream &O, const char *Modifier) {
 314   const MachineOperand &MO = MI->getOperand(OpNum);
 315   unsigned TF = MO.getTargetFlags();
 316
 317   switch (MO.getType()) {
 318   default:
 319     assert(0 && "<unknown operand type>");
 320   case MachineOperand::MO_Register: {
 321     unsigned Reg = MO.getReg();
 322     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 323     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 324     O << ARMInstPrinter::getRegisterName(Reg);
 325     break;
 326   }
 327   case MachineOperand::MO_Immediate: {
 328     int64_t Imm = MO.getImm();
 329     O << '#';
 330     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 331         (TF == ARMII::MO_LO16))
 332       O << ":lower16:";
 333     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 334              (TF == ARMII::MO_HI16))
 335       O << ":upper16:";
 336     O << Imm;
 337     break;
 338   }
 339   case MachineOperand::MO_MachineBasicBlock:
 340     O << *MO.getMBB()->getSymbol();
 341     return;
 342   case MachineOperand::MO_GlobalAddress: {
 343     const GlobalValue *GV = MO.getGlobal();
 344     if ((Modifier && strcmp(Modifier, "lo16") == 0) ||
 345         (TF & ARMII::MO_LO16))
 346       O << ":lower16:";
 347     else if ((Modifier && strcmp(Modifier, "hi16") == 0) ||
 348              (TF & ARMII::MO_HI16))
 349       O << ":upper16:";
 350     O << *Mang->getSymbol(GV);
 351
 352     printOffset(MO.getOffset(), O);
 353     if (TF == ARMII::MO_PLT)
 354       O << "(PLT)";
 355     break;
 356   }
 357   case MachineOperand::MO_ExternalSymbol: {
 358     O << *GetExternalSymbolSymbol(MO.getSymbolName());
 359     if (TF == ARMII::MO_PLT)
 360       O << "(PLT)";
 361     break;
 362   }
 363   case MachineOperand::MO_ConstantPoolIndex:
 364     O << *GetCPISymbol(MO.getIndex());
 365     break;
 366   case MachineOperand::MO_JumpTableIndex:
 367     O << *GetJTISymbol(MO.getIndex());
 368     break;
 369   }
 370 }
 371
 372 //===--------------------------------------------------------------------===//
 373
 374 MCSymbol *ARMAsmPrinter::
 375 GetARMSetPICJumpTableLabel2(unsigned uid, unsigned uid2,
 376                             const MachineBasicBlock *MBB) const {
 377   SmallString<60> Name;
 378   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix()
 379     << getFunctionNumber() << '_' << uid << '_' << uid2
 380     << "_set_" << MBB->getNumber();
 381   return OutContext.GetOrCreateSymbol(Name.str());
 382 }
 383
 384 MCSymbol *ARMAsmPrinter::
 385 GetARMJTIPICJumpTableLabel2(unsigned uid, unsigned uid2) const {
 386   SmallString<60> Name;
 387   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "JTI"
 388     << getFunctionNumber() << '_' << uid << '_' << uid2;
 389   return OutContext.GetOrCreateSymbol(Name.str());
 390 }
 391
 392
 393 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel(void) const {
 394   SmallString<60> Name;
 395   raw_svector_ostream(Name) << MAI->getPrivateGlobalPrefix() << "SJLJEH"
 396     << getFunctionNumber();
 397   return OutContext.GetOrCreateSymbol(Name.str());
 398 }
 399
 400 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 401                                     unsigned AsmVariant, const char *ExtraCode,
 402                                     raw_ostream &O) {
 403   // Does this asm operand have a single letter operand modifier?
 404   if (ExtraCode && ExtraCode[0]) {
 405     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 406
 407     switch (ExtraCode[0]) {
 408     default: return true;  // Unknown modifier.
 409     case 'a': // Print as a memory address.
 410       if (MI->getOperand(OpNum).isReg()) {
 411         O << "["
 412           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 413           << "]";
 414         return false;
 415       }
 416       // Fallthrough
 417     case 'c': // Don't print "#" before an immediate operand.
 418       if (!MI->getOperand(OpNum).isImm())
 419         return true;
 420       O << MI->getOperand(OpNum).getImm();
 421       return false;
 422     case 'P': // Print a VFP double precision register.
 423     case 'q': // Print a NEON quad precision register.
 424       printOperand(MI, OpNum, O);
 425       return false;
 426     case 'y': // Print a VFP single precision register as indexed double.
 427       // This uses the ordering of the alias table to get the first 'd' register
 428       // that overlaps the 's' register. Also, s0 is an odd register, hence the
 429       // odd modulus check below.
 430       if (MI->getOperand(OpNum).isReg()) {
 431         unsigned Reg = MI->getOperand(OpNum).getReg();
 432         const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 433         O << ARMInstPrinter::getRegisterName(TRI->getAliasSet(Reg)[0]) <<
 434         (((Reg % 2) == 1) ? "[0]" : "[1]");
 435         return false;
 436       }
 437       return true;
 438     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 439       if (!MI->getOperand(OpNum).isImm())
 440         return true;
 441       O << ~(MI->getOperand(OpNum).getImm());
 442       return false;
 443     case 'L': // The low 16 bits of an immediate constant.
 444       if (!MI->getOperand(OpNum).isImm())
 445         return true;
 446       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 447       return false;
 448     case 'M': { // A register range suitable for LDM/STM.
 449       if (!MI->getOperand(OpNum).isReg())
 450         return true;
 451       const MachineOperand &MO = MI->getOperand(OpNum);
 452       unsigned RegBegin = MO.getReg();
 453       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 454       // already got the operands in registers that are operands to the
 455       // inline asm statement.
 456
 457       O << "{" << ARMInstPrinter::getRegisterName(RegBegin);
 458
 459       // FIXME: The register allocator not only may not have given us the
 460       // registers in sequence, but may not be in ascending registers. This
 461       // will require changes in the register allocator that'll need to be
 462       // propagated down here if the operands change.
 463       unsigned RegOps = OpNum + 1;
 464       while (MI->getOperand(RegOps).isReg()) {
 465         O << ", "
 466           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 467         RegOps++;
 468       }
 469
 470       O << "}";
 471
 472       return false;
 473     }
 474     case 'R': // The most significant register of a pair.
 475     case 'Q': { // The least significant register of a pair.
 476       if (OpNum == 0)
 477         return true;
 478       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 479       if (!FlagsOP.isImm())
 480         return true;
 481       unsigned Flags = FlagsOP.getImm();
 482       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 483       if (NumVals != 2)
 484         return true;
 485       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 486       if (RegOp >= MI->getNumOperands())
 487         return true;
 488       const MachineOperand &MO = MI->getOperand(RegOp);
 489       if (!MO.isReg())
 490         return true;
 491       unsigned Reg = MO.getReg();
 492       O << ARMInstPrinter::getRegisterName(Reg);
 493       return false;
 494     }
 495
 496     case 'e': // The low doubleword register of a NEON quad register.
 497     case 'f': { // The high doubleword register of a NEON quad register.
 498       if (!MI->getOperand(OpNum).isReg())
 499         return true;
 500       unsigned Reg = MI->getOperand(OpNum).getReg();
 501       if (!ARM::QPRRegClass.contains(Reg))
 502         return true;
 503       const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
 504       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 505                                        ARM::dsub_0 : ARM::dsub_1);
 506       O << ARMInstPrinter::getRegisterName(SubReg);
 507       return false;
 508     }
 509
 510     // These modifiers are not yet supported.
 511     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 512     case 'H': // The highest-numbered register of a pair.
 513       return true;
 514     }
 515   }
 516
 517   printOperand(MI, OpNum, O);
 518   return false;
 519 }
 520
 521 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 522                                           unsigned OpNum, unsigned AsmVariant,
 523                                           const char *ExtraCode,
 524                                           raw_ostream &O) {
 525   // Does this asm operand have a single letter operand modifier?
 526   if (ExtraCode && ExtraCode[0]) {
 527     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 528
 529     switch (ExtraCode[0]) {
 530       case 'A': // A memory operand for a VLD1/VST1 instruction.
 531       default: return true;  // Unknown modifier.
 532       case 'm': // The base register of a memory operand.
 533         if (!MI->getOperand(OpNum).isReg())
 534           return true;
 535         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 536         return false;
 537     }
 538   }
 539
 540   const MachineOperand &MO = MI->getOperand(OpNum);
 541   assert(MO.isReg() && "unexpected inline asm memory operand");
 542   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 543   return false;
 544 }
 545
 546 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 547   if (Subtarget->isTargetDarwin()) {
 548     Reloc::Model RelocM = TM.getRelocationModel();
 549     if (RelocM == Reloc::PIC_ || RelocM == Reloc::DynamicNoPIC) {
 550       // Declare all the text sections up front (before the DWARF sections
 551       // emitted by AsmPrinter::doInitialization) so the assembler will keep
 552       // them together at the beginning of the object file.  This helps
 553       // avoid out-of-range branches that are due a fundamental limitation of
 554       // the way symbol offsets are encoded with the current Darwin ARM
 555       // relocations.
 556       const TargetLoweringObjectFileMachO &TLOFMacho =
 557         static_cast<const TargetLoweringObjectFileMachO &>(
 558           getObjFileLowering());
 559       OutStreamer.SwitchSection(TLOFMacho.getTextSection());
 560       OutStreamer.SwitchSection(TLOFMacho.getTextCoalSection());
 561       OutStreamer.SwitchSection(TLOFMacho.getConstTextCoalSection());
 562       if (RelocM == Reloc::DynamicNoPIC) {
 563         const MCSection *sect =
 564           OutContext.getMachOSection("__TEXT", "__symbol_stub4",
 565                                      MCSectionMachO::S_SYMBOL_STUBS,
 566                                      12, SectionKind::getText());
 567         OutStreamer.SwitchSection(sect);
 568       } else {
 569         const MCSection *sect =
 570           OutContext.getMachOSection("__TEXT", "__picsymbolstub4",
 571                                      MCSectionMachO::S_SYMBOL_STUBS,
 572                                      16, SectionKind::getText());
 573         OutStreamer.SwitchSection(sect);
 574       }
 575       const MCSection *StaticInitSect =
 576         OutContext.getMachOSection("__TEXT", "__StaticInit",
 577                                    MCSectionMachO::S_REGULAR |
 578                                    MCSectionMachO::S_ATTR_PURE_INSTRUCTIONS,
 579                                    SectionKind::getText());
 580       OutStreamer.SwitchSection(StaticInitSect);
 581     }
 582   }
 583
 584   // Use unified assembler syntax.
 585   OutStreamer.EmitAssemblerFlag(MCAF_SyntaxUnified);
 586
 587   // Emit ARM Build Attributes
 588   if (Subtarget->isTargetELF()) {
 589
 590     emitAttributes();
 591   }
 592 }
 593
 594
 595 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 596   if (Subtarget->isTargetDarwin()) {
 597     // All darwin targets use mach-o.
 598     const TargetLoweringObjectFileMachO &TLOFMacho =
 599       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 600     MachineModuleInfoMachO &MMIMacho =
 601       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 602
 603     // Output non-lazy-pointers for external and common global variables.
 604     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 605
 606     if (!Stubs.empty()) {
 607       // Switch with ".non_lazy_symbol_pointer" directive.
 608       OutStreamer.SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 609       EmitAlignment(2);
 610       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 611         // L_foo$stub:
 612         OutStreamer.EmitLabel(Stubs[i].first);
 613         //   .indirect_symbol _foo
 614         MachineModuleInfoImpl::StubValueTy &MCSym = Stubs[i].second;
 615         OutStreamer.EmitSymbolAttribute(MCSym.getPointer(),MCSA_IndirectSymbol);
 616
 617         if (MCSym.getInt())
 618           // External to current translation unit.
 619           OutStreamer.EmitIntValue(0, 4/*size*/, 0/*addrspace*/);
 620         else
 621           // Internal to current translation unit.
 622           //
 623           // When we place the LSDA into the TEXT section, the type info
 624           // pointers need to be indirect and pc-rel. We accomplish this by
 625           // using NLPs; however, sometimes the types are local to the file.
 626           // We need to fill in the value for the NLP in those cases.
 627           OutStreamer.EmitValue(MCSymbolRefExpr::Create(MCSym.getPointer(),
 628                                                         OutContext),
 629                                 4/*size*/, 0/*addrspace*/);
 630       }
 631
 632       Stubs.clear();
 633       OutStreamer.AddBlankLine();
 634     }
 635
 636     Stubs = MMIMacho.GetHiddenGVStubList();
 637     if (!Stubs.empty()) {
 638       OutStreamer.SwitchSection(getObjFileLowering().getDataSection());
 639       EmitAlignment(2);
 640       for (unsigned i = 0, e = Stubs.size(); i != e; ++i) {
 641         // L_foo$stub:
 642         OutStreamer.EmitLabel(Stubs[i].first);
 643         //   .long _foo
 644         OutStreamer.EmitValue(MCSymbolRefExpr::
 645                               Create(Stubs[i].second.getPointer(),
 646                                      OutContext),
 647                               4/*size*/, 0/*addrspace*/);
 648       }
 649
 650       Stubs.clear();
 651       OutStreamer.AddBlankLine();
 652     }
 653
 654     // Funny Darwin hack: This flag tells the linker that no global symbols
 655     // contain code that falls through to other global symbols (e.g. the obvious
 656     // implementation of multiple entry points).  If this doesn't occur, the
 657     // linker can safely perform dead code stripping.  Since LLVM never
 658     // generates code that does this, it is always safe to set.
 659     OutStreamer.EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 660   }
 661 }
 662
 663 //===----------------------------------------------------------------------===//
 664 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 665 // FIXME:
 666 // The following seem like one-off assembler flags, but they actually need
 667 // to appear in the .ARM.attributes section in ELF.
 668 // Instead of subclassing the MCELFStreamer, we do the work here.
 669
 670 void ARMAsmPrinter::emitAttributes() {
 671
 672   emitARMAttributeSection();
 673
 674   /* GAS expect .fpu to be emitted, regardless of VFP build attribute */
 675   bool emitFPU = false;
 676   AttributeEmitter *AttrEmitter;
 677   if (OutStreamer.hasRawTextSupport()) {
 678     AttrEmitter = new AsmAttributeEmitter(OutStreamer);
 679     emitFPU = true;
 680   } else {
 681     MCObjectStreamer &O = static_cast<MCObjectStreamer&>(OutStreamer);
 682     AttrEmitter = new ObjectAttributeEmitter(O);
 683   }
 684
 685   AttrEmitter->MaybeSwitchVendor("aeabi");
 686
 687   std::string CPUString = Subtarget->getCPUString();
 688
 689   if (CPUString == "cortex-a8" ||
 690       Subtarget->isCortexA8()) {
 691     AttrEmitter->EmitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a8");
 692     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v7);
 693     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch_profile,
 694                                ARMBuildAttrs::ApplicationProfile);
 695     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 696                                ARMBuildAttrs::Allowed);
 697     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 698                                ARMBuildAttrs::AllowThumb32);
 699     // Fixme: figure out when this is emitted.
 700     //AttrEmitter->EmitAttribute(ARMBuildAttrs::WMMX_arch,
 701     //                           ARMBuildAttrs::AllowWMMXv1);
 702     //
 703
 704     /// ADD additional Else-cases here!
 705   } else if (CPUString == "xscale") {
 706     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v5TEJ);
 707     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 708                                ARMBuildAttrs::Allowed);
 709     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 710                                ARMBuildAttrs::Allowed);
 711   } else if (CPUString == "generic") {
 712     // FIXME: Why these defaults?
 713     AttrEmitter->EmitAttribute(ARMBuildAttrs::CPU_arch, ARMBuildAttrs::v4T);
 714     AttrEmitter->EmitAttribute(ARMBuildAttrs::ARM_ISA_use,
 715                                ARMBuildAttrs::Allowed);
 716     AttrEmitter->EmitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 717                                ARMBuildAttrs::Allowed);
 718   }
 719
 720   if (Subtarget->hasNEON() && emitFPU) {
 721     /* NEON is not exactly a VFP architecture, but GAS emit one of
 722      * neon/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 723     if (Subtarget->hasNEONVFP4())
 724       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon-vfpv4");
 725     else
 726      AttrEmitter->EmitTextAttribute(ARMBuildAttrs::Advanced_SIMD_arch, "neon");
 727     /* If emitted for NEON, omit from VFP below, since you can have both
 728      * NEON and VFP in build attributes but only one .fpu */
 729     emitFPU = false;
 730   }
 731
 732   /* VFPv4 + .fpu */
 733   if (Subtarget->hasVFP4()) {
 734     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 735                                ARMBuildAttrs::AllowFPv4A);
 736     if (emitFPU)
 737       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv4");
 738
 739   /* VFPv3 + .fpu */
 740   } else if (Subtarget->hasVFP3()) {
 741     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 742                                ARMBuildAttrs::AllowFPv3A);
 743     if (emitFPU)
 744       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv3");
 745
 746   /* VFPv2 + .fpu */
 747   } else if (Subtarget->hasVFP2()) {
 748     AttrEmitter->EmitAttribute(ARMBuildAttrs::VFP_arch,
 749                                ARMBuildAttrs::AllowFPv2);
 750     if (emitFPU)
 751       AttrEmitter->EmitTextAttribute(ARMBuildAttrs::VFP_arch, "vfpv2");
 752   }
 753
 754   /* TODO: ARMBuildAttrs::Allowed is not completely accurate,
 755    * since NEON can have 1 (allowed) or 2 (MAC operations) */
 756   if (Subtarget->hasNEON()) {
 757     AttrEmitter->EmitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 758                                ARMBuildAttrs::Allowed);
 759   }
 760
 761   // Signal various FP modes.
 762   if (!TM.Options.UnsafeFPMath) {
 763     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 764                                ARMBuildAttrs::Allowed);
 765     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_exceptions,
 766                                ARMBuildAttrs::Allowed);
 767   }
 768
 769   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 770     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 771                                ARMBuildAttrs::Allowed);
 772   else
 773     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 774                                ARMBuildAttrs::AllowIEE754);
 775
 776   // FIXME: add more flags to ARMBuildAttrs.h
 777   // 8-bytes alignment stuff.
 778   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_needed, 1);
 779   AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_align8_preserved, 1);
 780
 781   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 782   if (Subtarget->isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard) {
 783     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_HardFP_use, 3);
 784     AttrEmitter->EmitAttribute(ARMBuildAttrs::ABI_VFP_args, 1);
 785   }
 786   // FIXME: Should we signal R9 usage?
 787
 788   if (Subtarget->hasDivide())
 789     AttrEmitter->EmitAttribute(ARMBuildAttrs::DIV_use, 1);
 790
 791   AttrEmitter->Finish();
 792   delete AttrEmitter;
 793 }
 794
 795 void ARMAsmPrinter::emitARMAttributeSection() {
 796   // <format-version>
 797   // [ <section-length> "vendor-name"
 798   // [ <file-tag> <size> <attribute>*
 799   //   | <section-tag> <size> <section-number>* 0 <attribute>*
 800   //   | <symbol-tag> <size> <symbol-number>* 0 <attribute>*
 801   //   ]+
 802   // ]*
 803
 804   if (OutStreamer.hasRawTextSupport())
 805     return;
 806
 807   const ARMElfTargetObjectFile &TLOFELF =
 808     static_cast<const ARMElfTargetObjectFile &>
 809     (getObjFileLowering());
 810
 811   OutStreamer.SwitchSection(TLOFELF.getAttributesSection());
 812
 813   // Format version
 814   OutStreamer.EmitIntValue(0x41, 1);
 815 }
 816
 817 //===----------------------------------------------------------------------===//
 818
 819 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 820                              unsigned LabelId, MCContext &Ctx) {
 821
 822   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 823                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 824   return Label;
 825 }
 826
 827 static MCSymbolRefExpr::VariantKind
 828 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 829   switch (Modifier) {
 830   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 831   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_ARM_TLSGD;
 832   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_ARM_TPOFF;
 833   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_ARM_GOTTPOFF;
 834   case ARMCP::GOT:         return MCSymbolRefExpr::VK_ARM_GOT;
 835   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_ARM_GOTOFF;
 836   }
 837   llvm_unreachable("Invalid ARMCPModifier!");
 838 }
 839
 840 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV) {
 841   bool isIndirect = Subtarget->isTargetDarwin() &&
 842     Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 843   if (!isIndirect)
 844     return Mang->getSymbol(GV);
 845
 846   // FIXME: Remove this when Darwin transition to @GOT like syntax.
 847   MCSymbol *MCSym = GetSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 848   MachineModuleInfoMachO &MMIMachO =
 849     MMI->getObjFileInfo<MachineModuleInfoMachO>();
 850   MachineModuleInfoImpl::StubValueTy &StubSym =
 851     GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym) :
 852     MMIMachO.getGVStubEntry(MCSym);
 853   if (StubSym.getPointer() == 0)
 854     StubSym = MachineModuleInfoImpl::
 855       StubValueTy(Mang->getSymbol(GV), !GV->hasInternalLinkage());
 856   return MCSym;
 857 }
 858
 859 void ARMAsmPrinter::
 860 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 861   int Size = TM.getTargetData()->getTypeAllocSize(MCPV->getType());
 862
 863   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 864
 865   MCSymbol *MCSym;
 866   if (ACPV->isLSDA()) {
 867     SmallString<128> Str;
 868     raw_svector_ostream OS(Str);
 869     OS << MAI->getPrivateGlobalPrefix() << "_LSDA_" << getFunctionNumber();
 870     MCSym = OutContext.GetOrCreateSymbol(OS.str());
 871   } else if (ACPV->isBlockAddress()) {
 872     const BlockAddress *BA =
 873       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 874     MCSym = GetBlockAddressSymbol(BA);
 875   } else if (ACPV->isGlobalValue()) {
 876     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 877     MCSym = GetARMGVSymbol(GV);
 878   } else if (ACPV->isMachineBasicBlock()) {
 879     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 880     MCSym = MBB->getSymbol();
 881   } else {
 882     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 883     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 884     MCSym = GetExternalSymbolSymbol(Sym);
 885   }
 886
 887   // Create an MCSymbol for the reference.
 888   const MCExpr *Expr =
 889     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 890                             OutContext);
 891
 892   if (ACPV->getPCAdjustment()) {
 893     MCSymbol *PCLabel = getPICLabel(MAI->getPrivateGlobalPrefix(),
 894                                     getFunctionNumber(),
 895                                     ACPV->getLabelId(),
 896                                     OutContext);
 897     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 898     PCRelExpr =
 899       MCBinaryExpr::CreateAdd(PCRelExpr,
 900                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 901                                                      OutContext),
 902                               OutContext);
 903     if (ACPV->mustAddCurrentAddress()) {
 904       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 905       // label, so just emit a local label end reference that instead.
 906       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 907       OutStreamer.EmitLabel(DotSym);
 908       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 909       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 910     }
 911     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 912   }
 913   OutStreamer.EmitValue(Expr, Size);
 914 }
 915
 916 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 917   unsigned Opcode = MI->getOpcode();
 918   int OpNum = 1;
 919   if (Opcode == ARM::BR_JTadd)
 920     OpNum = 2;
 921   else if (Opcode == ARM::BR_JTm)
 922     OpNum = 3;
 923
 924   const MachineOperand &MO1 = MI->getOperand(OpNum);
 925   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 926   unsigned JTI = MO1.getIndex();
 927
 928   // Tag the jump table appropriately for precise disassembly.
 929   OutStreamer.EmitJumpTable32Region();
 930
 931   // Emit a label for the jump table.
 932   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 933   OutStreamer.EmitLabel(JTISymbol);
 934
 935   // Emit each entry of the table.
 936   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 937   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 938   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 939
 940   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 941     MachineBasicBlock *MBB = JTBBs[i];
 942     // Construct an MCExpr for the entry. We want a value of the form:
 943     // (BasicBlockAddr - TableBeginAddr)
 944     //
 945     // For example, a table with entries jumping to basic blocks BB0 and BB1
 946     // would look like:
 947     // LJTI_0_0:
 948     //    .word (LBB0 - LJTI_0_0)
 949     //    .word (LBB1 - LJTI_0_0)
 950     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 951
 952     if (TM.getRelocationModel() == Reloc::PIC_)
 953       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 954                                                                    OutContext),
 955                                      OutContext);
 956     // If we're generating a table of Thumb addresses in static relocation
 957     // model, we need to add one to keep interworking correctly.
 958     else if (AFI->isThumbFunction())
 959       Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(1,OutContext),
 960                                      OutContext);
 961     OutStreamer.EmitValue(Expr, 4);
 962   }
 963 }
 964
 965 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
 966   unsigned Opcode = MI->getOpcode();
 967   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
 968   const MachineOperand &MO1 = MI->getOperand(OpNum);
 969   const MachineOperand &MO2 = MI->getOperand(OpNum+1); // Unique Id
 970   unsigned JTI = MO1.getIndex();
 971
 972   // Emit a label for the jump table.
 973   if (MI->getOpcode() == ARM::t2TBB_JT) {
 974     OutStreamer.EmitJumpTable8Region();
 975   } else if (MI->getOpcode() == ARM::t2TBH_JT) {
 976     OutStreamer.EmitJumpTable16Region();
 977   } else {
 978     OutStreamer.EmitJumpTable32Region();
 979   }
 980
 981   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel2(JTI, MO2.getImm());
 982   OutStreamer.EmitLabel(JTISymbol);
 983
 984   // Emit each entry of the table.
 985   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 986   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 987   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 988   unsigned OffsetWidth = 4;
 989   if (MI->getOpcode() == ARM::t2TBB_JT)
 990     OffsetWidth = 1;
 991   else if (MI->getOpcode() == ARM::t2TBH_JT)
 992     OffsetWidth = 2;
 993
 994   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 995     MachineBasicBlock *MBB = JTBBs[i];
 996     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
 997                                                       OutContext);
 998     // If this isn't a TBB or TBH, the entries are direct branch instructions.
 999     if (OffsetWidth == 4) {
1000       MCInst BrInst;
1001       BrInst.setOpcode(ARM::t2B);
1002       BrInst.addOperand(MCOperand::CreateExpr(MBBSymbolExpr));
1003       BrInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1004       BrInst.addOperand(MCOperand::CreateReg(0));
1005       OutStreamer.EmitInstruction(BrInst);
1006       continue;
1007     }
1008     // Otherwise it's an offset from the dispatch instruction. Construct an
1009     // MCExpr for the entry. We want a value of the form:
1010     // (BasicBlockAddr - TableBeginAddr) / 2
1011     //
1012     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1013     // would look like:
1014     // LJTI_0_0:
1015     //    .byte (LBB0 - LJTI_0_0) / 2
1016     //    .byte (LBB1 - LJTI_0_0) / 2
1017     const MCExpr *Expr =
1018       MCBinaryExpr::CreateSub(MBBSymbolExpr,
1019                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
1020                               OutContext);
1021     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
1022                                    OutContext);
1023     OutStreamer.EmitValue(Expr, OffsetWidth);
1024   }
1025 }
1026
1027 void ARMAsmPrinter::PrintDebugValueComment(const MachineInstr *MI,
1028                                            raw_ostream &OS) {
1029   unsigned NOps = MI->getNumOperands();
1030   assert(NOps==4);
1031   OS << '\t' << MAI->getCommentString() << "DEBUG_VALUE: ";
1032   // cast away const; DIetc do not take const operands for some reason.
1033   DIVariable V(const_cast<MDNode *>(MI->getOperand(NOps-1).getMetadata()));
1034   OS << V.getName();
1035   OS << " <- ";
1036   // Frame address.  Currently handles register +- offset only.
1037   assert(MI->getOperand(0).isReg() && MI->getOperand(1).isImm());
1038   OS << '['; printOperand(MI, 0, OS); OS << '+'; printOperand(MI, 1, OS);
1039   OS << ']';
1040   OS << "+";
1041   printOperand(MI, NOps-2, OS);
1042 }
1043
1044 static void populateADROperands(MCInst &Inst, unsigned Dest,
1045                                 const MCSymbol *Label,
1046                                 unsigned pred, unsigned ccreg,
1047                                 MCContext &Ctx) {
1048   const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, Ctx);
1049   Inst.addOperand(MCOperand::CreateReg(Dest));
1050   Inst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1051   // Add predicate operands.
1052   Inst.addOperand(MCOperand::CreateImm(pred));
1053   Inst.addOperand(MCOperand::CreateReg(ccreg));
1054 }
1055
1056 void ARMAsmPrinter::EmitPatchedInstruction(const MachineInstr *MI,
1057                                            unsigned Opcode) {
1058   MCInst TmpInst;
1059
1060   // Emit the instruction as usual, just patch the opcode.
1061   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1062   TmpInst.setOpcode(Opcode);
1063   OutStreamer.EmitInstruction(TmpInst);
1064 }
1065
1066 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1067   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1068       "Only instruction which are involved into frame setup code are allowed");
1069
1070   const MachineFunction &MF = *MI->getParent()->getParent();
1071   const TargetRegisterInfo *RegInfo = MF.getTarget().getRegisterInfo();
1072   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1073
1074   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1075   unsigned Opc = MI->getOpcode();
1076   unsigned SrcReg, DstReg;
1077
1078   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1079     // Two special cases:
1080     // 1) tPUSH does not have src/dst regs.
1081     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1082     // load. Yes, this is pretty fragile, but for now I don't see better
1083     // way... :(
1084     SrcReg = DstReg = ARM::SP;
1085   } else {
1086     SrcReg = MI->getOperand(1).getReg();
1087     DstReg = MI->getOperand(0).getReg();
1088   }
1089
1090   // Try to figure out the unwinding opcode out of src / dst regs.
1091   if (MI->mayStore()) {
1092     // Register saves.
1093     assert(DstReg == ARM::SP &&
1094            "Only stack pointer as a destination reg is supported");
1095
1096     SmallVector<unsigned, 4> RegList;
1097     // Skip src & dst reg, and pred ops.
1098     unsigned StartOp = 2 + 2;
1099     // Use all the operands.
1100     unsigned NumOffset = 0;
1101
1102     switch (Opc) {
1103     default:
1104       MI->dump();
1105       assert(0 && "Unsupported opcode for unwinding information");
1106     case ARM::tPUSH:
1107       // Special case here: no src & dst reg, but two extra imp ops.
1108       StartOp = 2; NumOffset = 2;
1109     case ARM::STMDB_UPD:
1110     case ARM::t2STMDB_UPD:
1111     case ARM::VSTMDDB_UPD:
1112       assert(SrcReg == ARM::SP &&
1113              "Only stack pointer as a source reg is supported");
1114       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1115            i != NumOps; ++i)
1116         RegList.push_back(MI->getOperand(i).getReg());
1117       break;
1118     case ARM::STR_PRE_IMM:
1119     case ARM::STR_PRE_REG:
1120     case ARM::t2STR_PRE:
1121       assert(MI->getOperand(2).getReg() == ARM::SP &&
1122              "Only stack pointer as a source reg is supported");
1123       RegList.push_back(SrcReg);
1124       break;
1125     }
1126     OutStreamer.EmitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1127   } else {
1128     // Changes of stack / frame pointer.
1129     if (SrcReg == ARM::SP) {
1130       int64_t Offset = 0;
1131       switch (Opc) {
1132       default:
1133         MI->dump();
1134         assert(0 && "Unsupported opcode for unwinding information");
1135       case ARM::MOVr:
1136       case ARM::tMOVr:
1137         Offset = 0;
1138         break;
1139       case ARM::ADDri:
1140         Offset = -MI->getOperand(2).getImm();
1141         break;
1142       case ARM::SUBri:
1143       case ARM::t2SUBri:
1144         Offset = MI->getOperand(2).getImm();
1145         break;
1146       case ARM::tSUBspi:
1147         Offset = MI->getOperand(2).getImm()*4;
1148         break;
1149       case ARM::tADDspi:
1150       case ARM::tADDrSPi:
1151         Offset = -MI->getOperand(2).getImm()*4;
1152         break;
1153       case ARM::tLDRpci: {
1154         // Grab the constpool index and check, whether it corresponds to
1155         // original or cloned constpool entry.
1156         unsigned CPI = MI->getOperand(1).getIndex();
1157         const MachineConstantPool *MCP = MF.getConstantPool();
1158         if (CPI >= MCP->getConstants().size())
1159           CPI = AFI.getOriginalCPIdx(CPI);
1160         assert(CPI != -1U && "Invalid constpool index");
1161
1162         // Derive the actual offset.
1163         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1164         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1165         // FIXME: Check for user, it should be "add" instruction!
1166         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1167         break;
1168       }
1169       }
1170
1171       if (DstReg == FramePtr && FramePtr != ARM::SP)
1172         // Set-up of the frame pointer. Positive values correspond to "add"
1173         // instruction.
1174         OutStreamer.EmitSetFP(FramePtr, ARM::SP, -Offset);
1175       else if (DstReg == ARM::SP) {
1176         // Change of SP by an offset. Positive values correspond to "sub"
1177         // instruction.
1178         OutStreamer.EmitPad(Offset);
1179       } else {
1180         MI->dump();
1181         assert(0 && "Unsupported opcode for unwinding information");
1182       }
1183     } else if (DstReg == ARM::SP) {
1184       // FIXME: .movsp goes here
1185       MI->dump();
1186       assert(0 && "Unsupported opcode for unwinding information");
1187     }
1188     else {
1189       MI->dump();
1190       assert(0 && "Unsupported opcode for unwinding information");
1191     }
1192   }
1193 }
1194
1195 extern cl::opt<bool> EnableARMEHABI;
1196
1197 // Simple pseudo-instructions have their lowering (with expansion to real
1198 // instructions) auto-generated.
1199 #include "ARMGenMCPseudoLowering.inc"
1200
1201 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1202   if (MI->getOpcode() != ARM::CONSTPOOL_ENTRY)
1203     OutStreamer.EmitCodeRegion();
1204
1205   // Emit unwinding stuff for frame-related instructions
1206   if (EnableARMEHABI && MI->getFlag(MachineInstr::FrameSetup))
1207     EmitUnwindingInstruction(MI);
1208
1209   // Do any auto-generated pseudo lowerings.
1210   if (emitPseudoExpansionLowering(OutStreamer, MI))
1211     return;
1212
1213   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1214          "Pseudo flag setting opcode should be expanded early");
1215
1216   // Check for manual lowerings.
1217   unsigned Opc = MI->getOpcode();
1218   switch (Opc) {
1219   case ARM::t2MOVi32imm: assert(0 && "Should be lowered by thumb2it pass");
1220   case ARM::DBG_VALUE: {
1221     if (isVerbose() && OutStreamer.hasRawTextSupport()) {
1222       SmallString<128> TmpStr;
1223       raw_svector_ostream OS(TmpStr);
1224       PrintDebugValueComment(MI, OS);
1225       OutStreamer.EmitRawText(StringRef(OS.str()));
1226     }
1227     return;
1228   }
1229   case ARM::LEApcrel:
1230   case ARM::tLEApcrel:
1231   case ARM::t2LEApcrel: {
1232     // FIXME: Need to also handle globals and externals
1233     MCInst TmpInst;
1234     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrel ? ARM::t2ADR
1235                       : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1236                          : ARM::ADR));
1237     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1238                         GetCPISymbol(MI->getOperand(1).getIndex()),
1239                         MI->getOperand(2).getImm(), MI->getOperand(3).getReg(),
1240                         OutContext);
1241     OutStreamer.EmitInstruction(TmpInst);
1242     return;
1243   }
1244   case ARM::LEApcrelJT:
1245   case ARM::tLEApcrelJT:
1246   case ARM::t2LEApcrelJT: {
1247     MCInst TmpInst;
1248     TmpInst.setOpcode(MI->getOpcode() == ARM::t2LEApcrelJT ? ARM::t2ADR
1249                       : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1250                          : ARM::ADR));
1251     populateADROperands(TmpInst, MI->getOperand(0).getReg(),
1252                       GetARMJTIPICJumpTableLabel2(MI->getOperand(1).getIndex(),
1253                                                   MI->getOperand(2).getImm()),
1254                       MI->getOperand(3).getImm(), MI->getOperand(4).getReg(),
1255                       OutContext);
1256     OutStreamer.EmitInstruction(TmpInst);
1257     return;
1258   }
1259   // Darwin call instructions are just normal call instructions with different
1260   // clobber semantics (they clobber R9).
1261   case ARM::BXr9_CALL:
1262   case ARM::BX_CALL: {
1263     {
1264       MCInst TmpInst;
1265       TmpInst.setOpcode(ARM::MOVr);
1266       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1267       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1268       // Add predicate operands.
1269       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1270       TmpInst.addOperand(MCOperand::CreateReg(0));
1271       // Add 's' bit operand (always reg0 for this)
1272       TmpInst.addOperand(MCOperand::CreateReg(0));
1273       OutStreamer.EmitInstruction(TmpInst);
1274     }
1275     {
1276       MCInst TmpInst;
1277       TmpInst.setOpcode(ARM::BX);
1278       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1279       OutStreamer.EmitInstruction(TmpInst);
1280     }
1281     return;
1282   }
1283   case ARM::tBXr9_CALL:
1284   case ARM::tBX_CALL: {
1285     {
1286       MCInst TmpInst;
1287       TmpInst.setOpcode(ARM::tMOVr);
1288       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1289       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1290       // Add predicate operands.
1291       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1292       TmpInst.addOperand(MCOperand::CreateReg(0));
1293       OutStreamer.EmitInstruction(TmpInst);
1294     }
1295     {
1296       MCInst TmpInst;
1297       TmpInst.setOpcode(ARM::tBX);
1298       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1299       // Add predicate operands.
1300       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1301       TmpInst.addOperand(MCOperand::CreateReg(0));
1302       OutStreamer.EmitInstruction(TmpInst);
1303     }
1304     return;
1305   }
1306   case ARM::BMOVPCRXr9_CALL:
1307   case ARM::BMOVPCRX_CALL: {
1308     {
1309       MCInst TmpInst;
1310       TmpInst.setOpcode(ARM::MOVr);
1311       TmpInst.addOperand(MCOperand::CreateReg(ARM::LR));
1312       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1313       // Add predicate operands.
1314       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1315       TmpInst.addOperand(MCOperand::CreateReg(0));
1316       // Add 's' bit operand (always reg0 for this)
1317       TmpInst.addOperand(MCOperand::CreateReg(0));
1318       OutStreamer.EmitInstruction(TmpInst);
1319     }
1320     {
1321       MCInst TmpInst;
1322       TmpInst.setOpcode(ARM::MOVr);
1323       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1324       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1325       // Add predicate operands.
1326       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1327       TmpInst.addOperand(MCOperand::CreateReg(0));
1328       // Add 's' bit operand (always reg0 for this)
1329       TmpInst.addOperand(MCOperand::CreateReg(0));
1330       OutStreamer.EmitInstruction(TmpInst);
1331     }
1332     return;
1333   }
1334   case ARM::MOVi16_ga_pcrel:
1335   case ARM::t2MOVi16_ga_pcrel: {
1336     MCInst TmpInst;
1337     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1338     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1339
1340     unsigned TF = MI->getOperand(1).getTargetFlags();
1341     bool isPIC = TF == ARMII::MO_LO16_NONLAZY_PIC;
1342     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1343     MCSymbol *GVSym = GetARMGVSymbol(GV);
1344     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1345     if (isPIC) {
1346       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1347                                        getFunctionNumber(),
1348                                        MI->getOperand(2).getImm(), OutContext);
1349       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1350       unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1351       const MCExpr *PCRelExpr =
1352         ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1353                                   MCBinaryExpr::CreateAdd(LabelSymExpr,
1354                                       MCConstantExpr::Create(PCAdj, OutContext),
1355                                           OutContext), OutContext), OutContext);
1356       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1357     } else {
1358       const MCExpr *RefExpr= ARMMCExpr::CreateLower16(GVSymExpr, OutContext);
1359       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1360     }
1361
1362     // Add predicate operands.
1363     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1364     TmpInst.addOperand(MCOperand::CreateReg(0));
1365     // Add 's' bit operand (always reg0 for this)
1366     TmpInst.addOperand(MCOperand::CreateReg(0));
1367     OutStreamer.EmitInstruction(TmpInst);
1368     return;
1369   }
1370   case ARM::MOVTi16_ga_pcrel:
1371   case ARM::t2MOVTi16_ga_pcrel: {
1372     MCInst TmpInst;
1373     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1374                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1375     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1376     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1377
1378     unsigned TF = MI->getOperand(2).getTargetFlags();
1379     bool isPIC = TF == ARMII::MO_HI16_NONLAZY_PIC;
1380     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1381     MCSymbol *GVSym = GetARMGVSymbol(GV);
1382     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1383     if (isPIC) {
1384       MCSymbol *LabelSym = getPICLabel(MAI->getPrivateGlobalPrefix(),
1385                                        getFunctionNumber(),
1386                                        MI->getOperand(3).getImm(), OutContext);
1387       const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1388       unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1389       const MCExpr *PCRelExpr =
1390         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1391                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1392                                       MCConstantExpr::Create(PCAdj, OutContext),
1393                                           OutContext), OutContext), OutContext);
1394       TmpInst.addOperand(MCOperand::CreateExpr(PCRelExpr));
1395     } else {
1396       const MCExpr *RefExpr= ARMMCExpr::CreateUpper16(GVSymExpr, OutContext);
1397       TmpInst.addOperand(MCOperand::CreateExpr(RefExpr));
1398     }
1399     // Add predicate operands.
1400     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1401     TmpInst.addOperand(MCOperand::CreateReg(0));
1402     // Add 's' bit operand (always reg0 for this)
1403     TmpInst.addOperand(MCOperand::CreateReg(0));
1404     OutStreamer.EmitInstruction(TmpInst);
1405     return;
1406   }
1407   case ARM::tPICADD: {
1408     // This is a pseudo op for a label + instruction sequence, which looks like:
1409     // LPC0:
1410     //     add r0, pc
1411     // This adds the address of LPC0 to r0.
1412
1413     // Emit the label.
1414     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1415                           getFunctionNumber(), MI->getOperand(2).getImm(),
1416                           OutContext));
1417
1418     // Form and emit the add.
1419     MCInst AddInst;
1420     AddInst.setOpcode(ARM::tADDhirr);
1421     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1422     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1423     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1424     // Add predicate operands.
1425     AddInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1426     AddInst.addOperand(MCOperand::CreateReg(0));
1427     OutStreamer.EmitInstruction(AddInst);
1428     return;
1429   }
1430   case ARM::PICADD: {
1431     // This is a pseudo op for a label + instruction sequence, which looks like:
1432     // LPC0:
1433     //     add r0, pc, r0
1434     // This adds the address of LPC0 to r0.
1435
1436     // Emit the label.
1437     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1438                           getFunctionNumber(), MI->getOperand(2).getImm(),
1439                           OutContext));
1440
1441     // Form and emit the add.
1442     MCInst AddInst;
1443     AddInst.setOpcode(ARM::ADDrr);
1444     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1445     AddInst.addOperand(MCOperand::CreateReg(ARM::PC));
1446     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1447     // Add predicate operands.
1448     AddInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1449     AddInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1450     // Add 's' bit operand (always reg0 for this)
1451     AddInst.addOperand(MCOperand::CreateReg(0));
1452     OutStreamer.EmitInstruction(AddInst);
1453     return;
1454   }
1455   case ARM::PICSTR:
1456   case ARM::PICSTRB:
1457   case ARM::PICSTRH:
1458   case ARM::PICLDR:
1459   case ARM::PICLDRB:
1460   case ARM::PICLDRH:
1461   case ARM::PICLDRSB:
1462   case ARM::PICLDRSH: {
1463     // This is a pseudo op for a label + instruction sequence, which looks like:
1464     // LPC0:
1465     //     OP r0, [pc, r0]
1466     // The LCP0 label is referenced by a constant pool entry in order to get
1467     // a PC-relative address at the ldr instruction.
1468
1469     // Emit the label.
1470     OutStreamer.EmitLabel(getPICLabel(MAI->getPrivateGlobalPrefix(),
1471                           getFunctionNumber(), MI->getOperand(2).getImm(),
1472                           OutContext));
1473
1474     // Form and emit the load
1475     unsigned Opcode;
1476     switch (MI->getOpcode()) {
1477     default:
1478       llvm_unreachable("Unexpected opcode!");
1479     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1480     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1481     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1482     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1483     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1484     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1485     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1486     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1487     }
1488     MCInst LdStInst;
1489     LdStInst.setOpcode(Opcode);
1490     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1491     LdStInst.addOperand(MCOperand::CreateReg(ARM::PC));
1492     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1493     LdStInst.addOperand(MCOperand::CreateImm(0));
1494     // Add predicate operands.
1495     LdStInst.addOperand(MCOperand::CreateImm(MI->getOperand(3).getImm()));
1496     LdStInst.addOperand(MCOperand::CreateReg(MI->getOperand(4).getReg()));
1497     OutStreamer.EmitInstruction(LdStInst);
1498
1499     return;
1500   }
1501   case ARM::CONSTPOOL_ENTRY: {
1502     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1503     /// in the function.  The first operand is the ID# for this instruction, the
1504     /// second is the index into the MachineConstantPool that this is, the third
1505     /// is the size in bytes of this constant pool entry.
1506     /// The required alignment is specified on the basic block holding this MI.
1507     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1508     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1509
1510     // Mark the constant pool entry as data if we're not already in a data
1511     // region.
1512     OutStreamer.EmitDataRegion();
1513     OutStreamer.EmitLabel(GetCPISymbol(LabelId));
1514
1515     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1516     if (MCPE.isMachineConstantPoolEntry())
1517       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1518     else
1519       EmitGlobalConstant(MCPE.Val.ConstVal);
1520     return;
1521   }
1522   case ARM::t2BR_JT: {
1523     // Lower and emit the instruction itself, then the jump table following it.
1524     MCInst TmpInst;
1525     TmpInst.setOpcode(ARM::tMOVr);
1526     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1527     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1528     // Add predicate operands.
1529     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1530     TmpInst.addOperand(MCOperand::CreateReg(0));
1531     OutStreamer.EmitInstruction(TmpInst);
1532     // Output the data for the jump table itself
1533     EmitJump2Table(MI);
1534     return;
1535   }
1536   case ARM::t2TBB_JT: {
1537     // Lower and emit the instruction itself, then the jump table following it.
1538     MCInst TmpInst;
1539
1540     TmpInst.setOpcode(ARM::t2TBB);
1541     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1542     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1543     // Add predicate operands.
1544     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1545     TmpInst.addOperand(MCOperand::CreateReg(0));
1546     OutStreamer.EmitInstruction(TmpInst);
1547     // Output the data for the jump table itself
1548     EmitJump2Table(MI);
1549     // Make sure the next instruction is 2-byte aligned.
1550     EmitAlignment(1);
1551     return;
1552   }
1553   case ARM::t2TBH_JT: {
1554     // Lower and emit the instruction itself, then the jump table following it.
1555     MCInst TmpInst;
1556
1557     TmpInst.setOpcode(ARM::t2TBH);
1558     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1559     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1560     // Add predicate operands.
1561     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1562     TmpInst.addOperand(MCOperand::CreateReg(0));
1563     OutStreamer.EmitInstruction(TmpInst);
1564     // Output the data for the jump table itself
1565     EmitJump2Table(MI);
1566     return;
1567   }
1568   case ARM::tBR_JTr:
1569   case ARM::BR_JTr: {
1570     // Lower and emit the instruction itself, then the jump table following it.
1571     // mov pc, target
1572     MCInst TmpInst;
1573     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1574       ARM::MOVr : ARM::tMOVr;
1575     TmpInst.setOpcode(Opc);
1576     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1577     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1578     // Add predicate operands.
1579     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1580     TmpInst.addOperand(MCOperand::CreateReg(0));
1581     // Add 's' bit operand (always reg0 for this)
1582     if (Opc == ARM::MOVr)
1583       TmpInst.addOperand(MCOperand::CreateReg(0));
1584     OutStreamer.EmitInstruction(TmpInst);
1585
1586     // Make sure the Thumb jump table is 4-byte aligned.
1587     if (Opc == ARM::tMOVr)
1588       EmitAlignment(2);
1589
1590     // Output the data for the jump table itself
1591     EmitJumpTable(MI);
1592     return;
1593   }
1594   case ARM::BR_JTm: {
1595     // Lower and emit the instruction itself, then the jump table following it.
1596     // ldr pc, target
1597     MCInst TmpInst;
1598     if (MI->getOperand(1).getReg() == 0) {
1599       // literal offset
1600       TmpInst.setOpcode(ARM::LDRi12);
1601       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1602       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1603       TmpInst.addOperand(MCOperand::CreateImm(MI->getOperand(2).getImm()));
1604     } else {
1605       TmpInst.setOpcode(ARM::LDRrs);
1606       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1607       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1608       TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1609       TmpInst.addOperand(MCOperand::CreateImm(0));
1610     }
1611     // Add predicate operands.
1612     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1613     TmpInst.addOperand(MCOperand::CreateReg(0));
1614     OutStreamer.EmitInstruction(TmpInst);
1615
1616     // Output the data for the jump table itself
1617     EmitJumpTable(MI);
1618     return;
1619   }
1620   case ARM::BR_JTadd: {
1621     // Lower and emit the instruction itself, then the jump table following it.
1622     // add pc, target, idx
1623     MCInst TmpInst;
1624     TmpInst.setOpcode(ARM::ADDrr);
1625     TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1626     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(0).getReg()));
1627     TmpInst.addOperand(MCOperand::CreateReg(MI->getOperand(1).getReg()));
1628     // Add predicate operands.
1629     TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1630     TmpInst.addOperand(MCOperand::CreateReg(0));
1631     // Add 's' bit operand (always reg0 for this)
1632     TmpInst.addOperand(MCOperand::CreateReg(0));
1633     OutStreamer.EmitInstruction(TmpInst);
1634
1635     // Output the data for the jump table itself
1636     EmitJumpTable(MI);
1637     return;
1638   }
1639   case ARM::TRAP: {
1640     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1641     // FIXME: Remove this special case when they do.
1642     if (!Subtarget->isTargetDarwin()) {
1643       //.long 0xe7ffdefe @ trap
1644       uint32_t Val = 0xe7ffdefeUL;
1645       OutStreamer.AddComment("trap");
1646       OutStreamer.EmitIntValue(Val, 4);
1647       return;
1648     }
1649     break;
1650   }
1651   case ARM::tTRAP: {
1652     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1653     // FIXME: Remove this special case when they do.
1654     if (!Subtarget->isTargetDarwin()) {
1655       //.short 57086 @ trap
1656       uint16_t Val = 0xdefe;
1657       OutStreamer.AddComment("trap");
1658       OutStreamer.EmitIntValue(Val, 2);
1659       return;
1660     }
1661     break;
1662   }
1663   case ARM::t2Int_eh_sjlj_setjmp:
1664   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1665   case ARM::tInt_eh_sjlj_setjmp: {
1666     // Two incoming args: GPR:$src, GPR:$val
1667     // mov $val, pc
1668     // adds $val, #7
1669     // str $val, [$src, #4]
1670     // movs r0, #0
1671     // b 1f
1672     // movs r0, #1
1673     // 1:
1674     unsigned SrcReg = MI->getOperand(0).getReg();
1675     unsigned ValReg = MI->getOperand(1).getReg();
1676     MCSymbol *Label = GetARMSJLJEHLabel();
1677     {
1678       MCInst TmpInst;
1679       TmpInst.setOpcode(ARM::tMOVr);
1680       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1681       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1682       // Predicate.
1683       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1684       TmpInst.addOperand(MCOperand::CreateReg(0));
1685       OutStreamer.AddComment("eh_setjmp begin");
1686       OutStreamer.EmitInstruction(TmpInst);
1687     }
1688     {
1689       MCInst TmpInst;
1690       TmpInst.setOpcode(ARM::tADDi3);
1691       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1692       // 's' bit operand
1693       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1694       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1695       TmpInst.addOperand(MCOperand::CreateImm(7));
1696       // Predicate.
1697       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1698       TmpInst.addOperand(MCOperand::CreateReg(0));
1699       OutStreamer.EmitInstruction(TmpInst);
1700     }
1701     {
1702       MCInst TmpInst;
1703       TmpInst.setOpcode(ARM::tSTRi);
1704       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1705       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1706       // The offset immediate is #4. The operand value is scaled by 4 for the
1707       // tSTR instruction.
1708       TmpInst.addOperand(MCOperand::CreateImm(1));
1709       // Predicate.
1710       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1711       TmpInst.addOperand(MCOperand::CreateReg(0));
1712       OutStreamer.EmitInstruction(TmpInst);
1713     }
1714     {
1715       MCInst TmpInst;
1716       TmpInst.setOpcode(ARM::tMOVi8);
1717       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1718       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1719       TmpInst.addOperand(MCOperand::CreateImm(0));
1720       // Predicate.
1721       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1722       TmpInst.addOperand(MCOperand::CreateReg(0));
1723       OutStreamer.EmitInstruction(TmpInst);
1724     }
1725     {
1726       const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1727       MCInst TmpInst;
1728       TmpInst.setOpcode(ARM::tB);
1729       TmpInst.addOperand(MCOperand::CreateExpr(SymbolExpr));
1730       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1731       TmpInst.addOperand(MCOperand::CreateReg(0));
1732       OutStreamer.EmitInstruction(TmpInst);
1733     }
1734     {
1735       MCInst TmpInst;
1736       TmpInst.setOpcode(ARM::tMOVi8);
1737       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1738       TmpInst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1739       TmpInst.addOperand(MCOperand::CreateImm(1));
1740       // Predicate.
1741       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1742       TmpInst.addOperand(MCOperand::CreateReg(0));
1743       OutStreamer.AddComment("eh_setjmp end");
1744       OutStreamer.EmitInstruction(TmpInst);
1745     }
1746     OutStreamer.EmitLabel(Label);
1747     return;
1748   }
1749
1750   case ARM::Int_eh_sjlj_setjmp_nofp:
1751   case ARM::Int_eh_sjlj_setjmp: {
1752     // Two incoming args: GPR:$src, GPR:$val
1753     // add $val, pc, #8
1754     // str $val, [$src, #+4]
1755     // mov r0, #0
1756     // add pc, pc, #0
1757     // mov r0, #1
1758     unsigned SrcReg = MI->getOperand(0).getReg();
1759     unsigned ValReg = MI->getOperand(1).getReg();
1760
1761     {
1762       MCInst TmpInst;
1763       TmpInst.setOpcode(ARM::ADDri);
1764       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1765       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1766       TmpInst.addOperand(MCOperand::CreateImm(8));
1767       // Predicate.
1768       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1769       TmpInst.addOperand(MCOperand::CreateReg(0));
1770       // 's' bit operand (always reg0 for this).
1771       TmpInst.addOperand(MCOperand::CreateReg(0));
1772       OutStreamer.AddComment("eh_setjmp begin");
1773       OutStreamer.EmitInstruction(TmpInst);
1774     }
1775     {
1776       MCInst TmpInst;
1777       TmpInst.setOpcode(ARM::STRi12);
1778       TmpInst.addOperand(MCOperand::CreateReg(ValReg));
1779       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1780       TmpInst.addOperand(MCOperand::CreateImm(4));
1781       // Predicate.
1782       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1783       TmpInst.addOperand(MCOperand::CreateReg(0));
1784       OutStreamer.EmitInstruction(TmpInst);
1785     }
1786     {
1787       MCInst TmpInst;
1788       TmpInst.setOpcode(ARM::MOVi);
1789       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1790       TmpInst.addOperand(MCOperand::CreateImm(0));
1791       // Predicate.
1792       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1793       TmpInst.addOperand(MCOperand::CreateReg(0));
1794       // 's' bit operand (always reg0 for this).
1795       TmpInst.addOperand(MCOperand::CreateReg(0));
1796       OutStreamer.EmitInstruction(TmpInst);
1797     }
1798     {
1799       MCInst TmpInst;
1800       TmpInst.setOpcode(ARM::ADDri);
1801       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1802       TmpInst.addOperand(MCOperand::CreateReg(ARM::PC));
1803       TmpInst.addOperand(MCOperand::CreateImm(0));
1804       // Predicate.
1805       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1806       TmpInst.addOperand(MCOperand::CreateReg(0));
1807       // 's' bit operand (always reg0 for this).
1808       TmpInst.addOperand(MCOperand::CreateReg(0));
1809       OutStreamer.EmitInstruction(TmpInst);
1810     }
1811     {
1812       MCInst TmpInst;
1813       TmpInst.setOpcode(ARM::MOVi);
1814       TmpInst.addOperand(MCOperand::CreateReg(ARM::R0));
1815       TmpInst.addOperand(MCOperand::CreateImm(1));
1816       // Predicate.
1817       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1818       TmpInst.addOperand(MCOperand::CreateReg(0));
1819       // 's' bit operand (always reg0 for this).
1820       TmpInst.addOperand(MCOperand::CreateReg(0));
1821       OutStreamer.AddComment("eh_setjmp end");
1822       OutStreamer.EmitInstruction(TmpInst);
1823     }
1824     return;
1825   }
1826   case ARM::Int_eh_sjlj_longjmp: {
1827     // ldr sp, [$src, #8]
1828     // ldr $scratch, [$src, #4]
1829     // ldr r7, [$src]
1830     // bx $scratch
1831     unsigned SrcReg = MI->getOperand(0).getReg();
1832     unsigned ScratchReg = MI->getOperand(1).getReg();
1833     {
1834       MCInst TmpInst;
1835       TmpInst.setOpcode(ARM::LDRi12);
1836       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1837       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1838       TmpInst.addOperand(MCOperand::CreateImm(8));
1839       // Predicate.
1840       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1841       TmpInst.addOperand(MCOperand::CreateReg(0));
1842       OutStreamer.EmitInstruction(TmpInst);
1843     }
1844     {
1845       MCInst TmpInst;
1846       TmpInst.setOpcode(ARM::LDRi12);
1847       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1848       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1849       TmpInst.addOperand(MCOperand::CreateImm(4));
1850       // Predicate.
1851       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1852       TmpInst.addOperand(MCOperand::CreateReg(0));
1853       OutStreamer.EmitInstruction(TmpInst);
1854     }
1855     {
1856       MCInst TmpInst;
1857       TmpInst.setOpcode(ARM::LDRi12);
1858       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1859       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1860       TmpInst.addOperand(MCOperand::CreateImm(0));
1861       // Predicate.
1862       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1863       TmpInst.addOperand(MCOperand::CreateReg(0));
1864       OutStreamer.EmitInstruction(TmpInst);
1865     }
1866     {
1867       MCInst TmpInst;
1868       TmpInst.setOpcode(ARM::BX);
1869       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1870       // Predicate.
1871       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1872       TmpInst.addOperand(MCOperand::CreateReg(0));
1873       OutStreamer.EmitInstruction(TmpInst);
1874     }
1875     return;
1876   }
1877   case ARM::tInt_eh_sjlj_longjmp: {
1878     // ldr $scratch, [$src, #8]
1879     // mov sp, $scratch
1880     // ldr $scratch, [$src, #4]
1881     // ldr r7, [$src]
1882     // bx $scratch
1883     unsigned SrcReg = MI->getOperand(0).getReg();
1884     unsigned ScratchReg = MI->getOperand(1).getReg();
1885     {
1886       MCInst TmpInst;
1887       TmpInst.setOpcode(ARM::tLDRi);
1888       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1889       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1890       // The offset immediate is #8. The operand value is scaled by 4 for the
1891       // tLDR instruction.
1892       TmpInst.addOperand(MCOperand::CreateImm(2));
1893       // Predicate.
1894       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1895       TmpInst.addOperand(MCOperand::CreateReg(0));
1896       OutStreamer.EmitInstruction(TmpInst);
1897     }
1898     {
1899       MCInst TmpInst;
1900       TmpInst.setOpcode(ARM::tMOVr);
1901       TmpInst.addOperand(MCOperand::CreateReg(ARM::SP));
1902       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1903       // Predicate.
1904       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1905       TmpInst.addOperand(MCOperand::CreateReg(0));
1906       OutStreamer.EmitInstruction(TmpInst);
1907     }
1908     {
1909       MCInst TmpInst;
1910       TmpInst.setOpcode(ARM::tLDRi);
1911       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1912       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1913       TmpInst.addOperand(MCOperand::CreateImm(1));
1914       // Predicate.
1915       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1916       TmpInst.addOperand(MCOperand::CreateReg(0));
1917       OutStreamer.EmitInstruction(TmpInst);
1918     }
1919     {
1920       MCInst TmpInst;
1921       TmpInst.setOpcode(ARM::tLDRr);
1922       TmpInst.addOperand(MCOperand::CreateReg(ARM::R7));
1923       TmpInst.addOperand(MCOperand::CreateReg(SrcReg));
1924       TmpInst.addOperand(MCOperand::CreateReg(0));
1925       // Predicate.
1926       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1927       TmpInst.addOperand(MCOperand::CreateReg(0));
1928       OutStreamer.EmitInstruction(TmpInst);
1929     }
1930     {
1931       MCInst TmpInst;
1932       TmpInst.setOpcode(ARM::tBX);
1933       TmpInst.addOperand(MCOperand::CreateReg(ScratchReg));
1934       // Predicate.
1935       TmpInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
1936       TmpInst.addOperand(MCOperand::CreateReg(0));
1937       OutStreamer.EmitInstruction(TmpInst);
1938     }
1939     return;
1940   }
1941   }
1942
1943   MCInst TmpInst;
1944   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1945
1946   OutStreamer.EmitInstruction(TmpInst);
1947 }
1948
1949 //===----------------------------------------------------------------------===//
1950 // Target Registry Stuff
1951 //===----------------------------------------------------------------------===//
1952
1953 // Force static initialization.
1954 extern "C" void LLVMInitializeARMAsmPrinter() {
1955   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMTarget);
1956   RegisterAsmPrinter<ARMAsmPrinter> Y(TheThumbTarget);
1957 }