lib/Target/ARM/ARMAsmPrinter.cpp

   1 //===-- ARMAsmPrinter.cpp - Print machine code to an ARM .s file ----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a printer that converts from our internal representation
  11 // of machine-dependent LLVM code to GAS-format ARM assembly language.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "ARMAsmPrinter.h"
  16 #include "ARM.h"
  17 #include "ARMConstantPoolValue.h"
  18 #include "ARMMachineFunctionInfo.h"
  19 #include "ARMTargetMachine.h"
  20 #include "ARMTargetObjectFile.h"
  21 #include "InstPrinter/ARMInstPrinter.h"
  22 #include "MCTargetDesc/ARMAddressingModes.h"
  23 #include "MCTargetDesc/ARMMCExpr.h"
  24 #include "llvm/ADT/SetVector.h"
  25 #include "llvm/ADT/SmallString.h"
  26 #include "llvm/CodeGen/MachineFunctionPass.h"
  27 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  28 #include "llvm/CodeGen/MachineModuleInfoImpls.h"
  29 #include "llvm/IR/Constants.h"
  30 #include "llvm/IR/DataLayout.h"
  31 #include "llvm/IR/DebugInfo.h"
  32 #include "llvm/IR/Mangler.h"
  33 #include "llvm/IR/Module.h"
  34 #include "llvm/IR/Type.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include "llvm/MC/MCAssembler.h"
  37 #include "llvm/MC/MCContext.h"
  38 #include "llvm/MC/MCELFStreamer.h"
  39 #include "llvm/MC/MCInst.h"
  40 #include "llvm/MC/MCInstBuilder.h"
  41 #include "llvm/MC/MCObjectStreamer.h"
  42 #include "llvm/MC/MCSectionMachO.h"
  43 #include "llvm/MC/MCStreamer.h"
  44 #include "llvm/MC/MCSymbol.h"
  45 #include "llvm/Support/ARMBuildAttributes.h"
  46 #include "llvm/Support/TargetParser.h"
  47 #include "llvm/Support/COFF.h"
  48 #include "llvm/Support/CommandLine.h"
  49 #include "llvm/Support/Debug.h"
  50 #include "llvm/Support/ELF.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/TargetRegistry.h"
  53 #include "llvm/Support/raw_ostream.h"
  54 #include "llvm/Target/TargetMachine.h"
  55 #include <cctype>
  56 using namespace llvm;
  57
  58 #define DEBUG_TYPE "asm-printer"
  59
  60 ARMAsmPrinter::ARMAsmPrinter(TargetMachine &TM,
  61                              std::unique_ptr<MCStreamer> Streamer)
  62     : AsmPrinter(TM, std::move(Streamer)), AFI(nullptr), MCP(nullptr),
  63       InConstantPool(false) {}
  64
  65 void ARMAsmPrinter::EmitFunctionBodyEnd() {
  66   // Make sure to terminate any constant pools that were at the end
  67   // of the function.
  68   if (!InConstantPool)
  69     return;
  70   InConstantPool = false;
  71   OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
  72 }
  73
  74 void ARMAsmPrinter::EmitFunctionEntryLabel() {
  75   if (AFI->isThumbFunction()) {
  76     OutStreamer->EmitAssemblerFlag(MCAF_Code16);
  77     OutStreamer->EmitThumbFunc(CurrentFnSym);
  78   }
  79
  80   OutStreamer->EmitLabel(CurrentFnSym);
  81 }
  82
  83 void ARMAsmPrinter::EmitXXStructor(const Constant *CV) {
  84   uint64_t Size = TM.getDataLayout()->getTypeAllocSize(CV->getType());
  85   assert(Size && "C++ constructor pointer had zero size!");
  86
  87   const GlobalValue *GV = dyn_cast<GlobalValue>(CV->stripPointerCasts());
  88   assert(GV && "C++ constructor pointer was not a GlobalValue!");
  89
  90   const MCExpr *E = MCSymbolRefExpr::Create(GetARMGVSymbol(GV,
  91                                                            ARMII::MO_NO_FLAG),
  92                                             (Subtarget->isTargetELF()
  93                                              ? MCSymbolRefExpr::VK_ARM_TARGET1
  94                                              : MCSymbolRefExpr::VK_None),
  95                                             OutContext);
  96
  97   OutStreamer->EmitValue(E, Size);
  98 }
  99
 100 /// runOnMachineFunction - This uses the EmitInstruction()
 101 /// method to print assembly for each instruction.
 102 ///
 103 bool ARMAsmPrinter::runOnMachineFunction(MachineFunction &MF) {
 104   AFI = MF.getInfo<ARMFunctionInfo>();
 105   MCP = MF.getConstantPool();
 106   Subtarget = &MF.getSubtarget<ARMSubtarget>();
 107
 108   SetupMachineFunction(MF);
 109
 110   if (Subtarget->isTargetCOFF()) {
 111     bool Internal = MF.getFunction()->hasInternalLinkage();
 112     COFF::SymbolStorageClass Scl = Internal ? COFF::IMAGE_SYM_CLASS_STATIC
 113                                             : COFF::IMAGE_SYM_CLASS_EXTERNAL;
 114     int Type = COFF::IMAGE_SYM_DTYPE_FUNCTION << COFF::SCT_COMPLEX_TYPE_SHIFT;
 115
 116     OutStreamer->BeginCOFFSymbolDef(CurrentFnSym);
 117     OutStreamer->EmitCOFFSymbolStorageClass(Scl);
 118     OutStreamer->EmitCOFFSymbolType(Type);
 119     OutStreamer->EndCOFFSymbolDef();
 120   }
 121
 122   // Emit the rest of the function body.
 123   EmitFunctionBody();
 124
 125   // If we need V4T thumb mode Register Indirect Jump pads, emit them.
 126   // These are created per function, rather than per TU, since it's
 127   // relatively easy to exceed the thumb branch range within a TU.
 128   if (! ThumbIndirectPads.empty()) {
 129     OutStreamer->EmitAssemblerFlag(MCAF_Code16);
 130     EmitAlignment(1);
 131     for (unsigned i = 0, e = ThumbIndirectPads.size(); i < e; i++) {
 132       OutStreamer->EmitLabel(ThumbIndirectPads[i].second);
 133       EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tBX)
 134         .addReg(ThumbIndirectPads[i].first)
 135         // Add predicate operands.
 136         .addImm(ARMCC::AL)
 137         .addReg(0));
 138     }
 139     ThumbIndirectPads.clear();
 140   }
 141
 142   // We didn't modify anything.
 143   return false;
 144 }
 145
 146 void ARMAsmPrinter::printOperand(const MachineInstr *MI, int OpNum,
 147                                  raw_ostream &O) {
 148   const MachineOperand &MO = MI->getOperand(OpNum);
 149   unsigned TF = MO.getTargetFlags();
 150
 151   switch (MO.getType()) {
 152   default: llvm_unreachable("<unknown operand type>");
 153   case MachineOperand::MO_Register: {
 154     unsigned Reg = MO.getReg();
 155     assert(TargetRegisterInfo::isPhysicalRegister(Reg));
 156     assert(!MO.getSubReg() && "Subregs should be eliminated!");
 157     if(ARM::GPRPairRegClass.contains(Reg)) {
 158       const MachineFunction &MF = *MI->getParent()->getParent();
 159       const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 160       Reg = TRI->getSubReg(Reg, ARM::gsub_0);
 161     }
 162     O << ARMInstPrinter::getRegisterName(Reg);
 163     break;
 164   }
 165   case MachineOperand::MO_Immediate: {
 166     int64_t Imm = MO.getImm();
 167     O << '#';
 168     if (TF == ARMII::MO_LO16)
 169       O << ":lower16:";
 170     else if (TF == ARMII::MO_HI16)
 171       O << ":upper16:";
 172     O << Imm;
 173     break;
 174   }
 175   case MachineOperand::MO_MachineBasicBlock:
 176     O << *MO.getMBB()->getSymbol();
 177     return;
 178   case MachineOperand::MO_GlobalAddress: {
 179     const GlobalValue *GV = MO.getGlobal();
 180     if (TF & ARMII::MO_LO16)
 181       O << ":lower16:";
 182     else if (TF & ARMII::MO_HI16)
 183       O << ":upper16:";
 184     O << *GetARMGVSymbol(GV, TF);
 185
 186     printOffset(MO.getOffset(), O);
 187     if (TF == ARMII::MO_PLT)
 188       O << "(PLT)";
 189     break;
 190   }
 191   case MachineOperand::MO_ConstantPoolIndex:
 192     O << *GetCPISymbol(MO.getIndex());
 193     break;
 194   }
 195 }
 196
 197 //===--------------------------------------------------------------------===//
 198
 199 MCSymbol *ARMAsmPrinter::
 200 GetARMJTIPICJumpTableLabel(unsigned uid) const {
 201   const DataLayout *DL = TM.getDataLayout();
 202   SmallString<60> Name;
 203   raw_svector_ostream(Name) << DL->getPrivateGlobalPrefix() << "JTI"
 204                             << getFunctionNumber() << '_' << uid;
 205   return OutContext.GetOrCreateSymbol(Name);
 206 }
 207
 208
 209 MCSymbol *ARMAsmPrinter::GetARMSJLJEHLabel() const {
 210   const DataLayout *DL = TM.getDataLayout();
 211   SmallString<60> Name;
 212   raw_svector_ostream(Name) << DL->getPrivateGlobalPrefix() << "SJLJEH"
 213     << getFunctionNumber();
 214   return OutContext.GetOrCreateSymbol(Name);
 215 }
 216
 217 bool ARMAsmPrinter::PrintAsmOperand(const MachineInstr *MI, unsigned OpNum,
 218                                     unsigned AsmVariant, const char *ExtraCode,
 219                                     raw_ostream &O) {
 220   // Does this asm operand have a single letter operand modifier?
 221   if (ExtraCode && ExtraCode[0]) {
 222     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 223
 224     switch (ExtraCode[0]) {
 225     default:
 226       // See if this is a generic print operand
 227       return AsmPrinter::PrintAsmOperand(MI, OpNum, AsmVariant, ExtraCode, O);
 228     case 'a': // Print as a memory address.
 229       if (MI->getOperand(OpNum).isReg()) {
 230         O << "["
 231           << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg())
 232           << "]";
 233         return false;
 234       }
 235       // Fallthrough
 236     case 'c': // Don't print "#" before an immediate operand.
 237       if (!MI->getOperand(OpNum).isImm())
 238         return true;
 239       O << MI->getOperand(OpNum).getImm();
 240       return false;
 241     case 'P': // Print a VFP double precision register.
 242     case 'q': // Print a NEON quad precision register.
 243       printOperand(MI, OpNum, O);
 244       return false;
 245     case 'y': // Print a VFP single precision register as indexed double.
 246       if (MI->getOperand(OpNum).isReg()) {
 247         unsigned Reg = MI->getOperand(OpNum).getReg();
 248         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 249         // Find the 'd' register that has this 's' register as a sub-register,
 250         // and determine the lane number.
 251         for (MCSuperRegIterator SR(Reg, TRI); SR.isValid(); ++SR) {
 252           if (!ARM::DPRRegClass.contains(*SR))
 253             continue;
 254           bool Lane0 = TRI->getSubReg(*SR, ARM::ssub_0) == Reg;
 255           O << ARMInstPrinter::getRegisterName(*SR) << (Lane0 ? "[0]" : "[1]");
 256           return false;
 257         }
 258       }
 259       return true;
 260     case 'B': // Bitwise inverse of integer or symbol without a preceding #.
 261       if (!MI->getOperand(OpNum).isImm())
 262         return true;
 263       O << ~(MI->getOperand(OpNum).getImm());
 264       return false;
 265     case 'L': // The low 16 bits of an immediate constant.
 266       if (!MI->getOperand(OpNum).isImm())
 267         return true;
 268       O << (MI->getOperand(OpNum).getImm() & 0xffff);
 269       return false;
 270     case 'M': { // A register range suitable for LDM/STM.
 271       if (!MI->getOperand(OpNum).isReg())
 272         return true;
 273       const MachineOperand &MO = MI->getOperand(OpNum);
 274       unsigned RegBegin = MO.getReg();
 275       // This takes advantage of the 2 operand-ness of ldm/stm and that we've
 276       // already got the operands in registers that are operands to the
 277       // inline asm statement.
 278       O << "{";
 279       if (ARM::GPRPairRegClass.contains(RegBegin)) {
 280         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 281         unsigned Reg0 = TRI->getSubReg(RegBegin, ARM::gsub_0);
 282         O << ARMInstPrinter::getRegisterName(Reg0) << ", ";
 283         RegBegin = TRI->getSubReg(RegBegin, ARM::gsub_1);
 284       }
 285       O << ARMInstPrinter::getRegisterName(RegBegin);
 286
 287       // FIXME: The register allocator not only may not have given us the
 288       // registers in sequence, but may not be in ascending registers. This
 289       // will require changes in the register allocator that'll need to be
 290       // propagated down here if the operands change.
 291       unsigned RegOps = OpNum + 1;
 292       while (MI->getOperand(RegOps).isReg()) {
 293         O << ", "
 294           << ARMInstPrinter::getRegisterName(MI->getOperand(RegOps).getReg());
 295         RegOps++;
 296       }
 297
 298       O << "}";
 299
 300       return false;
 301     }
 302     case 'R': // The most significant register of a pair.
 303     case 'Q': { // The least significant register of a pair.
 304       if (OpNum == 0)
 305         return true;
 306       const MachineOperand &FlagsOP = MI->getOperand(OpNum - 1);
 307       if (!FlagsOP.isImm())
 308         return true;
 309       unsigned Flags = FlagsOP.getImm();
 310
 311       // This operand may not be the one that actually provides the register. If
 312       // it's tied to a previous one then we should refer instead to that one
 313       // for registers and their classes.
 314       unsigned TiedIdx;
 315       if (InlineAsm::isUseOperandTiedToDef(Flags, TiedIdx)) {
 316         for (OpNum = InlineAsm::MIOp_FirstOperand; TiedIdx; --TiedIdx) {
 317           unsigned OpFlags = MI->getOperand(OpNum).getImm();
 318           OpNum += InlineAsm::getNumOperandRegisters(OpFlags) + 1;
 319         }
 320         Flags = MI->getOperand(OpNum).getImm();
 321
 322         // Later code expects OpNum to be pointing at the register rather than
 323         // the flags.
 324         OpNum += 1;
 325       }
 326
 327       unsigned NumVals = InlineAsm::getNumOperandRegisters(Flags);
 328       unsigned RC;
 329       InlineAsm::hasRegClassConstraint(Flags, RC);
 330       if (RC == ARM::GPRPairRegClassID) {
 331         if (NumVals != 1)
 332           return true;
 333         const MachineOperand &MO = MI->getOperand(OpNum);
 334         if (!MO.isReg())
 335           return true;
 336         const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 337         unsigned Reg = TRI->getSubReg(MO.getReg(), ExtraCode[0] == 'Q' ?
 338             ARM::gsub_0 : ARM::gsub_1);
 339         O << ARMInstPrinter::getRegisterName(Reg);
 340         return false;
 341       }
 342       if (NumVals != 2)
 343         return true;
 344       unsigned RegOp = ExtraCode[0] == 'Q' ? OpNum : OpNum + 1;
 345       if (RegOp >= MI->getNumOperands())
 346         return true;
 347       const MachineOperand &MO = MI->getOperand(RegOp);
 348       if (!MO.isReg())
 349         return true;
 350       unsigned Reg = MO.getReg();
 351       O << ARMInstPrinter::getRegisterName(Reg);
 352       return false;
 353     }
 354
 355     case 'e': // The low doubleword register of a NEON quad register.
 356     case 'f': { // The high doubleword register of a NEON quad register.
 357       if (!MI->getOperand(OpNum).isReg())
 358         return true;
 359       unsigned Reg = MI->getOperand(OpNum).getReg();
 360       if (!ARM::QPRRegClass.contains(Reg))
 361         return true;
 362       const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
 363       unsigned SubReg = TRI->getSubReg(Reg, ExtraCode[0] == 'e' ?
 364                                        ARM::dsub_0 : ARM::dsub_1);
 365       O << ARMInstPrinter::getRegisterName(SubReg);
 366       return false;
 367     }
 368
 369     // This modifier is not yet supported.
 370     case 'h': // A range of VFP/NEON registers suitable for VLD1/VST1.
 371       return true;
 372     case 'H': { // The highest-numbered register of a pair.
 373       const MachineOperand &MO = MI->getOperand(OpNum);
 374       if (!MO.isReg())
 375         return true;
 376       const MachineFunction &MF = *MI->getParent()->getParent();
 377       const TargetRegisterInfo *TRI = MF.getSubtarget().getRegisterInfo();
 378       unsigned Reg = MO.getReg();
 379       if(!ARM::GPRPairRegClass.contains(Reg))
 380         return false;
 381       Reg = TRI->getSubReg(Reg, ARM::gsub_1);
 382       O << ARMInstPrinter::getRegisterName(Reg);
 383       return false;
 384     }
 385     }
 386   }
 387
 388   printOperand(MI, OpNum, O);
 389   return false;
 390 }
 391
 392 bool ARMAsmPrinter::PrintAsmMemoryOperand(const MachineInstr *MI,
 393                                           unsigned OpNum, unsigned AsmVariant,
 394                                           const char *ExtraCode,
 395                                           raw_ostream &O) {
 396   // Does this asm operand have a single letter operand modifier?
 397   if (ExtraCode && ExtraCode[0]) {
 398     if (ExtraCode[1] != 0) return true; // Unknown modifier.
 399
 400     switch (ExtraCode[0]) {
 401       case 'A': // A memory operand for a VLD1/VST1 instruction.
 402       default: return true;  // Unknown modifier.
 403       case 'm': // The base register of a memory operand.
 404         if (!MI->getOperand(OpNum).isReg())
 405           return true;
 406         O << ARMInstPrinter::getRegisterName(MI->getOperand(OpNum).getReg());
 407         return false;
 408     }
 409   }
 410
 411   const MachineOperand &MO = MI->getOperand(OpNum);
 412   assert(MO.isReg() && "unexpected inline asm memory operand");
 413   O << "[" << ARMInstPrinter::getRegisterName(MO.getReg()) << "]";
 414   return false;
 415 }
 416
 417 static bool isThumb(const MCSubtargetInfo& STI) {
 418   return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
 419 }
 420
 421 void ARMAsmPrinter::emitInlineAsmEnd(const MCSubtargetInfo &StartInfo,
 422                                      const MCSubtargetInfo *EndInfo) const {
 423   // If either end mode is unknown (EndInfo == NULL) or different than
 424   // the start mode, then restore the start mode.
 425   const bool WasThumb = isThumb(StartInfo);
 426   if (!EndInfo || WasThumb != isThumb(*EndInfo)) {
 427     OutStreamer->EmitAssemblerFlag(WasThumb ? MCAF_Code16 : MCAF_Code32);
 428   }
 429 }
 430
 431 void ARMAsmPrinter::EmitStartOfAsmFile(Module &M) {
 432   Triple TT(TM.getTargetTriple());
 433   // Use unified assembler syntax.
 434   OutStreamer->EmitAssemblerFlag(MCAF_SyntaxUnified);
 435
 436   // Emit ARM Build Attributes
 437   if (TT.isOSBinFormatELF())
 438     emitAttributes();
 439
 440   // Use the triple's architecture and subarchitecture to determine
 441   // if we're thumb for the purposes of the top level code16 assembler
 442   // flag.
 443   bool isThumb = TT.getArch() == Triple::thumb ||
 444                  TT.getArch() == Triple::thumbeb ||
 445                  TT.getSubArch() == Triple::ARMSubArch_v7m ||
 446                  TT.getSubArch() == Triple::ARMSubArch_v6m;
 447   if (!M.getModuleInlineAsm().empty() && isThumb)
 448     OutStreamer->EmitAssemblerFlag(MCAF_Code16);
 449 }
 450
 451 static void
 452 emitNonLazySymbolPointer(MCStreamer &OutStreamer, MCSymbol *StubLabel,
 453                          MachineModuleInfoImpl::StubValueTy &MCSym) {
 454   // L_foo$stub:
 455   OutStreamer.EmitLabel(StubLabel);
 456   //   .indirect_symbol _foo
 457   OutStreamer.EmitSymbolAttribute(MCSym.getPointer(), MCSA_IndirectSymbol);
 458
 459   if (MCSym.getInt())
 460     // External to current translation unit.
 461     OutStreamer.EmitIntValue(0, 4/*size*/);
 462   else
 463     // Internal to current translation unit.
 464     //
 465     // When we place the LSDA into the TEXT section, the type info
 466     // pointers need to be indirect and pc-rel. We accomplish this by
 467     // using NLPs; however, sometimes the types are local to the file.
 468     // We need to fill in the value for the NLP in those cases.
 469     OutStreamer.EmitValue(
 470         MCSymbolRefExpr::Create(MCSym.getPointer(), OutStreamer.getContext()),
 471         4 /*size*/);
 472 }
 473
 474
 475 void ARMAsmPrinter::EmitEndOfAsmFile(Module &M) {
 476   Triple TT(TM.getTargetTriple());
 477   if (TT.isOSBinFormatMachO()) {
 478     // All darwin targets use mach-o.
 479     const TargetLoweringObjectFileMachO &TLOFMacho =
 480       static_cast<const TargetLoweringObjectFileMachO &>(getObjFileLowering());
 481     MachineModuleInfoMachO &MMIMacho =
 482       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 483
 484     // Output non-lazy-pointers for external and common global variables.
 485     MachineModuleInfoMachO::SymbolListTy Stubs = MMIMacho.GetGVStubList();
 486
 487     if (!Stubs.empty()) {
 488       // Switch with ".non_lazy_symbol_pointer" directive.
 489       OutStreamer->SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 490       EmitAlignment(2);
 491
 492       for (auto &Stub : Stubs)
 493         emitNonLazySymbolPointer(*OutStreamer, Stub.first, Stub.second);
 494
 495       Stubs.clear();
 496       OutStreamer->AddBlankLine();
 497     }
 498
 499     Stubs = MMIMacho.GetHiddenGVStubList();
 500     if (!Stubs.empty()) {
 501       OutStreamer->SwitchSection(TLOFMacho.getNonLazySymbolPointerSection());
 502       EmitAlignment(2);
 503
 504       for (auto &Stub : Stubs)
 505         emitNonLazySymbolPointer(*OutStreamer, Stub.first, Stub.second);
 506
 507       Stubs.clear();
 508       OutStreamer->AddBlankLine();
 509     }
 510
 511     // Funny Darwin hack: This flag tells the linker that no global symbols
 512     // contain code that falls through to other global symbols (e.g. the obvious
 513     // implementation of multiple entry points).  If this doesn't occur, the
 514     // linker can safely perform dead code stripping.  Since LLVM never
 515     // generates code that does this, it is always safe to set.
 516     OutStreamer->EmitAssemblerFlag(MCAF_SubsectionsViaSymbols);
 517   }
 518 }
 519
 520 //===----------------------------------------------------------------------===//
 521 // Helper routines for EmitStartOfAsmFile() and EmitEndOfAsmFile()
 522 // FIXME:
 523 // The following seem like one-off assembler flags, but they actually need
 524 // to appear in the .ARM.attributes section in ELF.
 525 // Instead of subclassing the MCELFStreamer, we do the work here.
 526
 527 static ARMBuildAttrs::CPUArch getArchForCPU(StringRef CPU,
 528                                             const ARMSubtarget *Subtarget) {
 529   if (CPU == "xscale")
 530     return ARMBuildAttrs::v5TEJ;
 531
 532   if (Subtarget->hasV8Ops())
 533     return ARMBuildAttrs::v8;
 534   else if (Subtarget->hasV7Ops()) {
 535     if (Subtarget->isMClass() && Subtarget->hasThumb2DSP())
 536       return ARMBuildAttrs::v7E_M;
 537     return ARMBuildAttrs::v7;
 538   } else if (Subtarget->hasV6T2Ops())
 539     return ARMBuildAttrs::v6T2;
 540   else if (Subtarget->hasV6MOps())
 541     return ARMBuildAttrs::v6S_M;
 542   else if (Subtarget->hasV6Ops())
 543     return ARMBuildAttrs::v6;
 544   else if (Subtarget->hasV5TEOps())
 545     return ARMBuildAttrs::v5TE;
 546   else if (Subtarget->hasV5TOps())
 547     return ARMBuildAttrs::v5T;
 548   else if (Subtarget->hasV4TOps())
 549     return ARMBuildAttrs::v4T;
 550   else
 551     return ARMBuildAttrs::v4;
 552 }
 553
 554 void ARMAsmPrinter::emitAttributes() {
 555   MCTargetStreamer &TS = *OutStreamer->getTargetStreamer();
 556   ARMTargetStreamer &ATS = static_cast<ARMTargetStreamer &>(TS);
 557
 558   ATS.emitTextAttribute(ARMBuildAttrs::conformance, "2.09");
 559
 560   ATS.switchVendor("aeabi");
 561
 562   // Compute ARM ELF Attributes based on the default subtarget that
 563   // we'd have constructed. The existing ARM behavior isn't LTO clean
 564   // anyhow.
 565   // FIXME: For ifunc related functions we could iterate over and look
 566   // for a feature string that doesn't match the default one.
 567   StringRef TT = TM.getTargetTriple();
 568   StringRef CPU = TM.getTargetCPU();
 569   StringRef FS = TM.getTargetFeatureString();
 570   std::string ArchFS = ARM_MC::ParseARMTriple(TT, CPU);
 571   if (!FS.empty()) {
 572     if (!ArchFS.empty())
 573       ArchFS = (Twine(ArchFS) + "," + FS).str();
 574     else
 575       ArchFS = FS;
 576   }
 577   const ARMBaseTargetMachine &ATM =
 578       static_cast<const ARMBaseTargetMachine &>(TM);
 579   const ARMSubtarget STI(TT, CPU, ArchFS, ATM, ATM.isLittleEndian());
 580
 581   std::string CPUString = STI.getCPUString();
 582
 583   if (CPUString.find("generic") != 0) { //CPUString doesn't start with "generic"
 584     // FIXME: remove krait check when GNU tools support krait cpu
 585     if (STI.isKrait()) {
 586       ATS.emitTextAttribute(ARMBuildAttrs::CPU_name, "cortex-a9");
 587       // We consider krait as a "cortex-a9" + hwdiv CPU
 588       // Enable hwdiv through ".arch_extension idiv"
 589       if (STI.hasDivide() || STI.hasDivideInARMMode())
 590         ATS.emitArchExtension(ARM::AEK_HWDIV);
 591     } else
 592       ATS.emitTextAttribute(ARMBuildAttrs::CPU_name, CPUString);
 593   }
 594
 595   ATS.emitAttribute(ARMBuildAttrs::CPU_arch, getArchForCPU(CPUString, &STI));
 596
 597   // Tag_CPU_arch_profile must have the default value of 0 when "Architecture
 598   // profile is not applicable (e.g. pre v7, or cross-profile code)".
 599   if (STI.hasV7Ops()) {
 600     if (STI.isAClass()) {
 601       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 602                         ARMBuildAttrs::ApplicationProfile);
 603     } else if (STI.isRClass()) {
 604       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 605                         ARMBuildAttrs::RealTimeProfile);
 606     } else if (STI.isMClass()) {
 607       ATS.emitAttribute(ARMBuildAttrs::CPU_arch_profile,
 608                         ARMBuildAttrs::MicroControllerProfile);
 609     }
 610   }
 611
 612   ATS.emitAttribute(ARMBuildAttrs::ARM_ISA_use,
 613                     STI.hasARMOps() ? ARMBuildAttrs::Allowed
 614                                     : ARMBuildAttrs::Not_Allowed);
 615   if (STI.isThumb1Only()) {
 616     ATS.emitAttribute(ARMBuildAttrs::THUMB_ISA_use, ARMBuildAttrs::Allowed);
 617   } else if (STI.hasThumb2()) {
 618     ATS.emitAttribute(ARMBuildAttrs::THUMB_ISA_use,
 619                       ARMBuildAttrs::AllowThumb32);
 620   }
 621
 622   if (STI.hasNEON()) {
 623     /* NEON is not exactly a VFP architecture, but GAS emit one of
 624      * neon/neon-fp-armv8/neon-vfpv4/vfpv3/vfpv2 for .fpu parameters */
 625     if (STI.hasFPARMv8()) {
 626       if (STI.hasCrypto())
 627         ATS.emitFPU(ARM::FK_CRYPTO_NEON_FP_ARMV8);
 628       else
 629         ATS.emitFPU(ARM::FK_NEON_FP_ARMV8);
 630     } else if (STI.hasVFP4())
 631       ATS.emitFPU(ARM::FK_NEON_VFPV4);
 632     else
 633       ATS.emitFPU(ARM::FK_NEON);
 634     // Emit Tag_Advanced_SIMD_arch for ARMv8 architecture
 635     if (STI.hasV8Ops())
 636       ATS.emitAttribute(ARMBuildAttrs::Advanced_SIMD_arch,
 637                         STI.hasV8_1aOps() ? ARMBuildAttrs::AllowNeonARMv8_1a:
 638                                             ARMBuildAttrs::AllowNeonARMv8);
 639   } else {
 640     if (STI.hasFPARMv8())
 641       // FPv5 and FP-ARMv8 have the same instructions, so are modeled as one
 642       // FPU, but there are two different names for it depending on the CPU.
 643       ATS.emitFPU(STI.hasD16() ? ARM::FK_FPV5_D16 : ARM::FK_FP_ARMV8);
 644     else if (STI.hasVFP4())
 645       ATS.emitFPU(STI.hasD16() ? ARM::FK_VFPV4_D16 : ARM::FK_VFPV4);
 646     else if (STI.hasVFP3())
 647       ATS.emitFPU(STI.hasD16() ? ARM::FK_VFPV3_D16 : ARM::FK_VFPV3);
 648     else if (STI.hasVFP2())
 649       ATS.emitFPU(ARM::FK_VFPV2);
 650   }
 651
 652   if (TM.getRelocationModel() == Reloc::PIC_) {
 653     // PIC specific attributes.
 654     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_RW_data,
 655                       ARMBuildAttrs::AddressRWPCRel);
 656     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_RO_data,
 657                       ARMBuildAttrs::AddressROPCRel);
 658     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_GOT_use,
 659                       ARMBuildAttrs::AddressGOT);
 660   } else {
 661     // Allow direct addressing of imported data for all other relocation models.
 662     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_GOT_use,
 663                       ARMBuildAttrs::AddressDirect);
 664   }
 665
 666   // Signal various FP modes.
 667   if (!TM.Options.UnsafeFPMath) {
 668     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 669                       ARMBuildAttrs::IEEEDenormals);
 670     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_exceptions, ARMBuildAttrs::Allowed);
 671
 672     // If the user has permitted this code to choose the IEEE 754
 673     // rounding at run-time, emit the rounding attribute.
 674     if (TM.Options.HonorSignDependentRoundingFPMathOption)
 675       ATS.emitAttribute(ARMBuildAttrs::ABI_FP_rounding, ARMBuildAttrs::Allowed);
 676   } else {
 677     if (!STI.hasVFP2()) {
 678       // When the target doesn't have an FPU (by design or
 679       // intention), the assumptions made on the software support
 680       // mirror that of the equivalent hardware support *if it
 681       // existed*. For v7 and better we indicate that denormals are
 682       // flushed preserving sign, and for V6 we indicate that
 683       // denormals are flushed to positive zero.
 684       if (STI.hasV7Ops())
 685         ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 686                           ARMBuildAttrs::PreserveFPSign);
 687     } else if (STI.hasVFP3()) {
 688       // In VFPv4, VFPv4U, VFPv3, or VFPv3U, it is preserved. That is,
 689       // the sign bit of the zero matches the sign bit of the input or
 690       // result that is being flushed to zero.
 691       ATS.emitAttribute(ARMBuildAttrs::ABI_FP_denormal,
 692                         ARMBuildAttrs::PreserveFPSign);
 693     }
 694     // For VFPv2 implementations it is implementation defined as
 695     // to whether denormals are flushed to positive zero or to
 696     // whatever the sign of zero is (ARM v7AR ARM 2.7.5). Historically
 697     // LLVM has chosen to flush this to positive zero (most likely for
 698     // GCC compatibility), so that's the chosen value here (the
 699     // absence of its emission implies zero).
 700   }
 701
 702   // TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath is the
 703   // equivalent of GCC's -ffinite-math-only flag.
 704   if (TM.Options.NoInfsFPMath && TM.Options.NoNaNsFPMath)
 705     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 706                       ARMBuildAttrs::Allowed);
 707   else
 708     ATS.emitAttribute(ARMBuildAttrs::ABI_FP_number_model,
 709                       ARMBuildAttrs::AllowIEE754);
 710
 711   if (STI.allowsUnalignedMem())
 712     ATS.emitAttribute(ARMBuildAttrs::CPU_unaligned_access,
 713                       ARMBuildAttrs::Allowed);
 714   else
 715     ATS.emitAttribute(ARMBuildAttrs::CPU_unaligned_access,
 716                       ARMBuildAttrs::Not_Allowed);
 717
 718   // FIXME: add more flags to ARMBuildAttributes.h
 719   // 8-bytes alignment stuff.
 720   ATS.emitAttribute(ARMBuildAttrs::ABI_align_needed, 1);
 721   ATS.emitAttribute(ARMBuildAttrs::ABI_align_preserved, 1);
 722
 723   // ABI_HardFP_use attribute to indicate single precision FP.
 724   if (STI.isFPOnlySP())
 725     ATS.emitAttribute(ARMBuildAttrs::ABI_HardFP_use,
 726                       ARMBuildAttrs::HardFPSinglePrecision);
 727
 728   // Hard float.  Use both S and D registers and conform to AAPCS-VFP.
 729   if (STI.isAAPCS_ABI() && TM.Options.FloatABIType == FloatABI::Hard)
 730     ATS.emitAttribute(ARMBuildAttrs::ABI_VFP_args, ARMBuildAttrs::HardFPAAPCS);
 731
 732   // FIXME: Should we signal R9 usage?
 733
 734   if (STI.hasFP16())
 735     ATS.emitAttribute(ARMBuildAttrs::FP_HP_extension, ARMBuildAttrs::AllowHPFP);
 736
 737   // FIXME: To support emitting this build attribute as GCC does, the
 738   // -mfp16-format option and associated plumbing must be
 739   // supported. For now the __fp16 type is exposed by default, so this
 740   // attribute should be emitted with value 1.
 741   ATS.emitAttribute(ARMBuildAttrs::ABI_FP_16bit_format,
 742                     ARMBuildAttrs::FP16FormatIEEE);
 743
 744   if (STI.hasMPExtension())
 745     ATS.emitAttribute(ARMBuildAttrs::MPextension_use, ARMBuildAttrs::AllowMP);
 746
 747   // Hardware divide in ARM mode is part of base arch, starting from ARMv8.
 748   // If only Thumb hwdiv is present, it must also be in base arch (ARMv7-R/M).
 749   // It is not possible to produce DisallowDIV: if hwdiv is present in the base
 750   // arch, supplying -hwdiv downgrades the effective arch, via ClearImpliedBits.
 751   // AllowDIVExt is only emitted if hwdiv isn't available in the base arch;
 752   // otherwise, the default value (AllowDIVIfExists) applies.
 753   if (STI.hasDivideInARMMode() && !STI.hasV8Ops())
 754     ATS.emitAttribute(ARMBuildAttrs::DIV_use, ARMBuildAttrs::AllowDIVExt);
 755
 756   if (MMI) {
 757     if (const Module *SourceModule = MMI->getModule()) {
 758       // ABI_PCS_wchar_t to indicate wchar_t width
 759       // FIXME: There is no way to emit value 0 (wchar_t prohibited).
 760       if (auto WCharWidthValue = mdconst::extract_or_null<ConstantInt>(
 761               SourceModule->getModuleFlag("wchar_size"))) {
 762         int WCharWidth = WCharWidthValue->getZExtValue();
 763         assert((WCharWidth == 2 || WCharWidth == 4) &&
 764                "wchar_t width must be 2 or 4 bytes");
 765         ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_wchar_t, WCharWidth);
 766       }
 767
 768       // ABI_enum_size to indicate enum width
 769       // FIXME: There is no way to emit value 0 (enums prohibited) or value 3
 770       //        (all enums contain a value needing 32 bits to encode).
 771       if (auto EnumWidthValue = mdconst::extract_or_null<ConstantInt>(
 772               SourceModule->getModuleFlag("min_enum_size"))) {
 773         int EnumWidth = EnumWidthValue->getZExtValue();
 774         assert((EnumWidth == 1 || EnumWidth == 4) &&
 775                "Minimum enum width must be 1 or 4 bytes");
 776         int EnumBuildAttr = EnumWidth == 1 ? 1 : 2;
 777         ATS.emitAttribute(ARMBuildAttrs::ABI_enum_size, EnumBuildAttr);
 778       }
 779     }
 780   }
 781
 782   // TODO: We currently only support either reserving the register, or treating
 783   // it as another callee-saved register, but not as SB or a TLS pointer; It
 784   // would instead be nicer to push this from the frontend as metadata, as we do
 785   // for the wchar and enum size tags
 786   if (STI.isR9Reserved())
 787     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_R9_use, ARMBuildAttrs::R9Reserved);
 788   else
 789     ATS.emitAttribute(ARMBuildAttrs::ABI_PCS_R9_use, ARMBuildAttrs::R9IsGPR);
 790
 791   if (STI.hasTrustZone() && STI.hasVirtualization())
 792     ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 793                       ARMBuildAttrs::AllowTZVirtualization);
 794   else if (STI.hasTrustZone())
 795     ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 796                       ARMBuildAttrs::AllowTZ);
 797   else if (STI.hasVirtualization())
 798     ATS.emitAttribute(ARMBuildAttrs::Virtualization_use,
 799                       ARMBuildAttrs::AllowVirtualization);
 800
 801   ATS.finishAttributeSection();
 802 }
 803
 804 //===----------------------------------------------------------------------===//
 805
 806 static MCSymbol *getPICLabel(const char *Prefix, unsigned FunctionNumber,
 807                              unsigned LabelId, MCContext &Ctx) {
 808
 809   MCSymbol *Label = Ctx.GetOrCreateSymbol(Twine(Prefix)
 810                        + "PC" + Twine(FunctionNumber) + "_" + Twine(LabelId));
 811   return Label;
 812 }
 813
 814 static MCSymbolRefExpr::VariantKind
 815 getModifierVariantKind(ARMCP::ARMCPModifier Modifier) {
 816   switch (Modifier) {
 817   case ARMCP::no_modifier: return MCSymbolRefExpr::VK_None;
 818   case ARMCP::TLSGD:       return MCSymbolRefExpr::VK_TLSGD;
 819   case ARMCP::TPOFF:       return MCSymbolRefExpr::VK_TPOFF;
 820   case ARMCP::GOTTPOFF:    return MCSymbolRefExpr::VK_GOTTPOFF;
 821   case ARMCP::GOT:         return MCSymbolRefExpr::VK_GOT;
 822   case ARMCP::GOTOFF:      return MCSymbolRefExpr::VK_GOTOFF;
 823   }
 824   llvm_unreachable("Invalid ARMCPModifier!");
 825 }
 826
 827 MCSymbol *ARMAsmPrinter::GetARMGVSymbol(const GlobalValue *GV,
 828                                         unsigned char TargetFlags) {
 829   if (Subtarget->isTargetMachO()) {
 830     bool IsIndirect = (TargetFlags & ARMII::MO_NONLAZY) &&
 831       Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel());
 832
 833     if (!IsIndirect)
 834       return getSymbol(GV);
 835
 836     // FIXME: Remove this when Darwin transition to @GOT like syntax.
 837     MCSymbol *MCSym = getSymbolWithGlobalValueBase(GV, "$non_lazy_ptr");
 838     MachineModuleInfoMachO &MMIMachO =
 839       MMI->getObjFileInfo<MachineModuleInfoMachO>();
 840     MachineModuleInfoImpl::StubValueTy &StubSym =
 841       GV->hasHiddenVisibility() ? MMIMachO.getHiddenGVStubEntry(MCSym)
 842                                 : MMIMachO.getGVStubEntry(MCSym);
 843     if (!StubSym.getPointer())
 844       StubSym = MachineModuleInfoImpl::StubValueTy(getSymbol(GV),
 845                                                    !GV->hasInternalLinkage());
 846     return MCSym;
 847   } else if (Subtarget->isTargetCOFF()) {
 848     assert(Subtarget->isTargetWindows() &&
 849            "Windows is the only supported COFF target");
 850
 851     bool IsIndirect = (TargetFlags & ARMII::MO_DLLIMPORT);
 852     if (!IsIndirect)
 853       return getSymbol(GV);
 854
 855     SmallString<128> Name;
 856     Name = "__imp_";
 857     getNameWithPrefix(Name, GV);
 858
 859     return OutContext.GetOrCreateSymbol(Name);
 860   } else if (Subtarget->isTargetELF()) {
 861     return getSymbol(GV);
 862   }
 863   llvm_unreachable("unexpected target");
 864 }
 865
 866 void ARMAsmPrinter::
 867 EmitMachineConstantPoolValue(MachineConstantPoolValue *MCPV) {
 868   const DataLayout *DL = TM.getDataLayout();
 869   int Size = TM.getDataLayout()->getTypeAllocSize(MCPV->getType());
 870
 871   ARMConstantPoolValue *ACPV = static_cast<ARMConstantPoolValue*>(MCPV);
 872
 873   MCSymbol *MCSym;
 874   if (ACPV->isLSDA()) {
 875     MCSym = getCurExceptionSym();
 876   } else if (ACPV->isBlockAddress()) {
 877     const BlockAddress *BA =
 878       cast<ARMConstantPoolConstant>(ACPV)->getBlockAddress();
 879     MCSym = GetBlockAddressSymbol(BA);
 880   } else if (ACPV->isGlobalValue()) {
 881     const GlobalValue *GV = cast<ARMConstantPoolConstant>(ACPV)->getGV();
 882
 883     // On Darwin, const-pool entries may get the "FOO$non_lazy_ptr" mangling, so
 884     // flag the global as MO_NONLAZY.
 885     unsigned char TF = Subtarget->isTargetMachO() ? ARMII::MO_NONLAZY : 0;
 886     MCSym = GetARMGVSymbol(GV, TF);
 887   } else if (ACPV->isMachineBasicBlock()) {
 888     const MachineBasicBlock *MBB = cast<ARMConstantPoolMBB>(ACPV)->getMBB();
 889     MCSym = MBB->getSymbol();
 890   } else {
 891     assert(ACPV->isExtSymbol() && "unrecognized constant pool value");
 892     const char *Sym = cast<ARMConstantPoolSymbol>(ACPV)->getSymbol();
 893     MCSym = GetExternalSymbolSymbol(Sym);
 894   }
 895
 896   // Create an MCSymbol for the reference.
 897   const MCExpr *Expr =
 898     MCSymbolRefExpr::Create(MCSym, getModifierVariantKind(ACPV->getModifier()),
 899                             OutContext);
 900
 901   if (ACPV->getPCAdjustment()) {
 902     MCSymbol *PCLabel = getPICLabel(DL->getPrivateGlobalPrefix(),
 903                                     getFunctionNumber(),
 904                                     ACPV->getLabelId(),
 905                                     OutContext);
 906     const MCExpr *PCRelExpr = MCSymbolRefExpr::Create(PCLabel, OutContext);
 907     PCRelExpr =
 908       MCBinaryExpr::CreateAdd(PCRelExpr,
 909                               MCConstantExpr::Create(ACPV->getPCAdjustment(),
 910                                                      OutContext),
 911                               OutContext);
 912     if (ACPV->mustAddCurrentAddress()) {
 913       // We want "(<expr> - .)", but MC doesn't have a concept of the '.'
 914       // label, so just emit a local label end reference that instead.
 915       MCSymbol *DotSym = OutContext.CreateTempSymbol();
 916       OutStreamer->EmitLabel(DotSym);
 917       const MCExpr *DotExpr = MCSymbolRefExpr::Create(DotSym, OutContext);
 918       PCRelExpr = MCBinaryExpr::CreateSub(PCRelExpr, DotExpr, OutContext);
 919     }
 920     Expr = MCBinaryExpr::CreateSub(Expr, PCRelExpr, OutContext);
 921   }
 922   OutStreamer->EmitValue(Expr, Size);
 923 }
 924
 925 void ARMAsmPrinter::EmitJumpTable(const MachineInstr *MI) {
 926   unsigned Opcode = MI->getOpcode();
 927   int OpNum = 1;
 928   if (Opcode == ARM::BR_JTadd)
 929     OpNum = 2;
 930   else if (Opcode == ARM::BR_JTm)
 931     OpNum = 3;
 932
 933   const MachineOperand &MO1 = MI->getOperand(OpNum);
 934   unsigned JTI = MO1.getIndex();
 935
 936   // Emit a label for the jump table.
 937   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel(JTI);
 938   OutStreamer->EmitLabel(JTISymbol);
 939
 940   // Mark the jump table as data-in-code.
 941   OutStreamer->EmitDataRegion(MCDR_DataRegionJT32);
 942
 943   // Emit each entry of the table.
 944   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 945   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 946   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 947
 948   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
 949     MachineBasicBlock *MBB = JTBBs[i];
 950     // Construct an MCExpr for the entry. We want a value of the form:
 951     // (BasicBlockAddr - TableBeginAddr)
 952     //
 953     // For example, a table with entries jumping to basic blocks BB0 and BB1
 954     // would look like:
 955     // LJTI_0_0:
 956     //    .word (LBB0 - LJTI_0_0)
 957     //    .word (LBB1 - LJTI_0_0)
 958     const MCExpr *Expr = MCSymbolRefExpr::Create(MBB->getSymbol(), OutContext);
 959
 960     if (TM.getRelocationModel() == Reloc::PIC_)
 961       Expr = MCBinaryExpr::CreateSub(Expr, MCSymbolRefExpr::Create(JTISymbol,
 962                                                                    OutContext),
 963                                      OutContext);
 964     // If we're generating a table of Thumb addresses in static relocation
 965     // model, we need to add one to keep interworking correctly.
 966     else if (AFI->isThumbFunction())
 967       Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(1,OutContext),
 968                                      OutContext);
 969     OutStreamer->EmitValue(Expr, 4);
 970   }
 971   // Mark the end of jump table data-in-code region.
 972   OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
 973 }
 974
 975 void ARMAsmPrinter::EmitJump2Table(const MachineInstr *MI) {
 976   unsigned Opcode = MI->getOpcode();
 977   int OpNum = (Opcode == ARM::t2BR_JT) ? 2 : 1;
 978   const MachineOperand &MO1 = MI->getOperand(OpNum);
 979   unsigned JTI = MO1.getIndex();
 980
 981   MCSymbol *JTISymbol = GetARMJTIPICJumpTableLabel(JTI);
 982   OutStreamer->EmitLabel(JTISymbol);
 983
 984   // Emit each entry of the table.
 985   const MachineJumpTableInfo *MJTI = MF->getJumpTableInfo();
 986   const std::vector<MachineJumpTableEntry> &JT = MJTI->getJumpTables();
 987   const std::vector<MachineBasicBlock*> &JTBBs = JT[JTI].MBBs;
 988   unsigned OffsetWidth = 4;
 989   if (MI->getOpcode() == ARM::t2TBB_JT) {
 990     OffsetWidth = 1;
 991     // Mark the jump table as data-in-code.
 992     OutStreamer->EmitDataRegion(MCDR_DataRegionJT8);
 993   } else if (MI->getOpcode() == ARM::t2TBH_JT) {
 994     OffsetWidth = 2;
 995     // Mark the jump table as data-in-code.
 996     OutStreamer->EmitDataRegion(MCDR_DataRegionJT16);
 997   }
 998
 999   for (unsigned i = 0, e = JTBBs.size(); i != e; ++i) {
1000     MachineBasicBlock *MBB = JTBBs[i];
1001     const MCExpr *MBBSymbolExpr = MCSymbolRefExpr::Create(MBB->getSymbol(),
1002                                                           OutContext);
1003     // If this isn't a TBB or TBH, the entries are direct branch instructions.
1004     if (OffsetWidth == 4) {
1005       EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::t2B)
1006         .addExpr(MBBSymbolExpr)
1007         .addImm(ARMCC::AL)
1008         .addReg(0));
1009       continue;
1010     }
1011     // Otherwise it's an offset from the dispatch instruction. Construct an
1012     // MCExpr for the entry. We want a value of the form:
1013     // (BasicBlockAddr - TableBeginAddr) / 2
1014     //
1015     // For example, a TBB table with entries jumping to basic blocks BB0 and BB1
1016     // would look like:
1017     // LJTI_0_0:
1018     //    .byte (LBB0 - LJTI_0_0) / 2
1019     //    .byte (LBB1 - LJTI_0_0) / 2
1020     const MCExpr *Expr =
1021       MCBinaryExpr::CreateSub(MBBSymbolExpr,
1022                               MCSymbolRefExpr::Create(JTISymbol, OutContext),
1023                               OutContext);
1024     Expr = MCBinaryExpr::CreateDiv(Expr, MCConstantExpr::Create(2, OutContext),
1025                                    OutContext);
1026     OutStreamer->EmitValue(Expr, OffsetWidth);
1027   }
1028   // Mark the end of jump table data-in-code region. 32-bit offsets use
1029   // actual branch instructions here, so we don't mark those as a data-region
1030   // at all.
1031   if (OffsetWidth != 4)
1032     OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
1033 }
1034
1035 void ARMAsmPrinter::EmitUnwindingInstruction(const MachineInstr *MI) {
1036   assert(MI->getFlag(MachineInstr::FrameSetup) &&
1037       "Only instruction which are involved into frame setup code are allowed");
1038
1039   MCTargetStreamer &TS = *OutStreamer->getTargetStreamer();
1040   ARMTargetStreamer &ATS = static_cast<ARMTargetStreamer &>(TS);
1041   const MachineFunction &MF = *MI->getParent()->getParent();
1042   const TargetRegisterInfo *RegInfo = MF.getSubtarget().getRegisterInfo();
1043   const ARMFunctionInfo &AFI = *MF.getInfo<ARMFunctionInfo>();
1044
1045   unsigned FramePtr = RegInfo->getFrameRegister(MF);
1046   unsigned Opc = MI->getOpcode();
1047   unsigned SrcReg, DstReg;
1048
1049   if (Opc == ARM::tPUSH || Opc == ARM::tLDRpci) {
1050     // Two special cases:
1051     // 1) tPUSH does not have src/dst regs.
1052     // 2) for Thumb1 code we sometimes materialize the constant via constpool
1053     // load. Yes, this is pretty fragile, but for now I don't see better
1054     // way... :(
1055     SrcReg = DstReg = ARM::SP;
1056   } else {
1057     SrcReg = MI->getOperand(1).getReg();
1058     DstReg = MI->getOperand(0).getReg();
1059   }
1060
1061   // Try to figure out the unwinding opcode out of src / dst regs.
1062   if (MI->mayStore()) {
1063     // Register saves.
1064     assert(DstReg == ARM::SP &&
1065            "Only stack pointer as a destination reg is supported");
1066
1067     SmallVector<unsigned, 4> RegList;
1068     // Skip src & dst reg, and pred ops.
1069     unsigned StartOp = 2 + 2;
1070     // Use all the operands.
1071     unsigned NumOffset = 0;
1072
1073     switch (Opc) {
1074     default:
1075       MI->dump();
1076       llvm_unreachable("Unsupported opcode for unwinding information");
1077     case ARM::tPUSH:
1078       // Special case here: no src & dst reg, but two extra imp ops.
1079       StartOp = 2; NumOffset = 2;
1080     case ARM::STMDB_UPD:
1081     case ARM::t2STMDB_UPD:
1082     case ARM::VSTMDDB_UPD:
1083       assert(SrcReg == ARM::SP &&
1084              "Only stack pointer as a source reg is supported");
1085       for (unsigned i = StartOp, NumOps = MI->getNumOperands() - NumOffset;
1086            i != NumOps; ++i) {
1087         const MachineOperand &MO = MI->getOperand(i);
1088         // Actually, there should never be any impdef stuff here. Skip it
1089         // temporary to workaround PR11902.
1090         if (MO.isImplicit())
1091           continue;
1092         RegList.push_back(MO.getReg());
1093       }
1094       break;
1095     case ARM::STR_PRE_IMM:
1096     case ARM::STR_PRE_REG:
1097     case ARM::t2STR_PRE:
1098       assert(MI->getOperand(2).getReg() == ARM::SP &&
1099              "Only stack pointer as a source reg is supported");
1100       RegList.push_back(SrcReg);
1101       break;
1102     }
1103     if (MAI->getExceptionHandlingType() == ExceptionHandling::ARM)
1104       ATS.emitRegSave(RegList, Opc == ARM::VSTMDDB_UPD);
1105   } else {
1106     // Changes of stack / frame pointer.
1107     if (SrcReg == ARM::SP) {
1108       int64_t Offset = 0;
1109       switch (Opc) {
1110       default:
1111         MI->dump();
1112         llvm_unreachable("Unsupported opcode for unwinding information");
1113       case ARM::MOVr:
1114       case ARM::tMOVr:
1115         Offset = 0;
1116         break;
1117       case ARM::ADDri:
1118         Offset = -MI->getOperand(2).getImm();
1119         break;
1120       case ARM::SUBri:
1121       case ARM::t2SUBri:
1122         Offset = MI->getOperand(2).getImm();
1123         break;
1124       case ARM::tSUBspi:
1125         Offset = MI->getOperand(2).getImm()*4;
1126         break;
1127       case ARM::tADDspi:
1128       case ARM::tADDrSPi:
1129         Offset = -MI->getOperand(2).getImm()*4;
1130         break;
1131       case ARM::tLDRpci: {
1132         // Grab the constpool index and check, whether it corresponds to
1133         // original or cloned constpool entry.
1134         unsigned CPI = MI->getOperand(1).getIndex();
1135         const MachineConstantPool *MCP = MF.getConstantPool();
1136         if (CPI >= MCP->getConstants().size())
1137           CPI = AFI.getOriginalCPIdx(CPI);
1138         assert(CPI != -1U && "Invalid constpool index");
1139
1140         // Derive the actual offset.
1141         const MachineConstantPoolEntry &CPE = MCP->getConstants()[CPI];
1142         assert(!CPE.isMachineConstantPoolEntry() && "Invalid constpool entry");
1143         // FIXME: Check for user, it should be "add" instruction!
1144         Offset = -cast<ConstantInt>(CPE.Val.ConstVal)->getSExtValue();
1145         break;
1146       }
1147       }
1148
1149       if (MAI->getExceptionHandlingType() == ExceptionHandling::ARM) {
1150         if (DstReg == FramePtr && FramePtr != ARM::SP)
1151           // Set-up of the frame pointer. Positive values correspond to "add"
1152           // instruction.
1153           ATS.emitSetFP(FramePtr, ARM::SP, -Offset);
1154         else if (DstReg == ARM::SP) {
1155           // Change of SP by an offset. Positive values correspond to "sub"
1156           // instruction.
1157           ATS.emitPad(Offset);
1158         } else {
1159           // Move of SP to a register.  Positive values correspond to an "add"
1160           // instruction.
1161           ATS.emitMovSP(DstReg, -Offset);
1162         }
1163       }
1164     } else if (DstReg == ARM::SP) {
1165       MI->dump();
1166       llvm_unreachable("Unsupported opcode for unwinding information");
1167     }
1168     else {
1169       MI->dump();
1170       llvm_unreachable("Unsupported opcode for unwinding information");
1171     }
1172   }
1173 }
1174
1175 // Simple pseudo-instructions have their lowering (with expansion to real
1176 // instructions) auto-generated.
1177 #include "ARMGenMCPseudoLowering.inc"
1178
1179 void ARMAsmPrinter::EmitInstruction(const MachineInstr *MI) {
1180   const DataLayout *DL = TM.getDataLayout();
1181
1182   // If we just ended a constant pool, mark it as such.
1183   if (InConstantPool && MI->getOpcode() != ARM::CONSTPOOL_ENTRY) {
1184     OutStreamer->EmitDataRegion(MCDR_DataRegionEnd);
1185     InConstantPool = false;
1186   }
1187
1188   // Emit unwinding stuff for frame-related instructions
1189   if (Subtarget->isTargetEHABICompatible() &&
1190        MI->getFlag(MachineInstr::FrameSetup))
1191     EmitUnwindingInstruction(MI);
1192
1193   // Do any auto-generated pseudo lowerings.
1194   if (emitPseudoExpansionLowering(*OutStreamer, MI))
1195     return;
1196
1197   assert(!convertAddSubFlagsOpcode(MI->getOpcode()) &&
1198          "Pseudo flag setting opcode should be expanded early");
1199
1200   // Check for manual lowerings.
1201   unsigned Opc = MI->getOpcode();
1202   switch (Opc) {
1203   case ARM::t2MOVi32imm: llvm_unreachable("Should be lowered by thumb2it pass");
1204   case ARM::DBG_VALUE: llvm_unreachable("Should be handled by generic printing");
1205   case ARM::LEApcrel:
1206   case ARM::tLEApcrel:
1207   case ARM::t2LEApcrel: {
1208     // FIXME: Need to also handle globals and externals
1209     MCSymbol *CPISymbol = GetCPISymbol(MI->getOperand(1).getIndex());
1210     EmitToStreamer(*OutStreamer, MCInstBuilder(MI->getOpcode() ==
1211                                                ARM::t2LEApcrel ? ARM::t2ADR
1212                   : (MI->getOpcode() == ARM::tLEApcrel ? ARM::tADR
1213                      : ARM::ADR))
1214       .addReg(MI->getOperand(0).getReg())
1215       .addExpr(MCSymbolRefExpr::Create(CPISymbol, OutContext))
1216       // Add predicate operands.
1217       .addImm(MI->getOperand(2).getImm())
1218       .addReg(MI->getOperand(3).getReg()));
1219     return;
1220   }
1221   case ARM::LEApcrelJT:
1222   case ARM::tLEApcrelJT:
1223   case ARM::t2LEApcrelJT: {
1224     MCSymbol *JTIPICSymbol =
1225       GetARMJTIPICJumpTableLabel(MI->getOperand(1).getIndex());
1226     EmitToStreamer(*OutStreamer, MCInstBuilder(MI->getOpcode() ==
1227                                                ARM::t2LEApcrelJT ? ARM::t2ADR
1228                   : (MI->getOpcode() == ARM::tLEApcrelJT ? ARM::tADR
1229                      : ARM::ADR))
1230       .addReg(MI->getOperand(0).getReg())
1231       .addExpr(MCSymbolRefExpr::Create(JTIPICSymbol, OutContext))
1232       // Add predicate operands.
1233       .addImm(MI->getOperand(2).getImm())
1234       .addReg(MI->getOperand(3).getReg()));
1235     return;
1236   }
1237   // Darwin call instructions are just normal call instructions with different
1238   // clobber semantics (they clobber R9).
1239   case ARM::BX_CALL: {
1240     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1241       .addReg(ARM::LR)
1242       .addReg(ARM::PC)
1243       // Add predicate operands.
1244       .addImm(ARMCC::AL)
1245       .addReg(0)
1246       // Add 's' bit operand (always reg0 for this)
1247       .addReg(0));
1248
1249     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::BX)
1250       .addReg(MI->getOperand(0).getReg()));
1251     return;
1252   }
1253   case ARM::tBX_CALL: {
1254     if (Subtarget->hasV5TOps())
1255       llvm_unreachable("Expected BLX to be selected for v5t+");
1256
1257     // On ARM v4t, when doing a call from thumb mode, we need to ensure
1258     // that the saved lr has its LSB set correctly (the arch doesn't
1259     // have blx).
1260     // So here we generate a bl to a small jump pad that does bx rN.
1261     // The jump pads are emitted after the function body.
1262
1263     unsigned TReg = MI->getOperand(0).getReg();
1264     MCSymbol *TRegSym = nullptr;
1265     for (unsigned i = 0, e = ThumbIndirectPads.size(); i < e; i++) {
1266       if (ThumbIndirectPads[i].first == TReg) {
1267         TRegSym = ThumbIndirectPads[i].second;
1268         break;
1269       }
1270     }
1271
1272     if (!TRegSym) {
1273       TRegSym = OutContext.CreateTempSymbol();
1274       ThumbIndirectPads.push_back(std::make_pair(TReg, TRegSym));
1275     }
1276
1277     // Create a link-saving branch to the Reg Indirect Jump Pad.
1278     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tBL)
1279         // Predicate comes first here.
1280         .addImm(ARMCC::AL).addReg(0)
1281         .addExpr(MCSymbolRefExpr::Create(TRegSym, OutContext)));
1282     return;
1283   }
1284   case ARM::BMOVPCRX_CALL: {
1285     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1286       .addReg(ARM::LR)
1287       .addReg(ARM::PC)
1288       // Add predicate operands.
1289       .addImm(ARMCC::AL)
1290       .addReg(0)
1291       // Add 's' bit operand (always reg0 for this)
1292       .addReg(0));
1293
1294     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1295       .addReg(ARM::PC)
1296       .addReg(MI->getOperand(0).getReg())
1297       // Add predicate operands.
1298       .addImm(ARMCC::AL)
1299       .addReg(0)
1300       // Add 's' bit operand (always reg0 for this)
1301       .addReg(0));
1302     return;
1303   }
1304   case ARM::BMOVPCB_CALL: {
1305     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVr)
1306       .addReg(ARM::LR)
1307       .addReg(ARM::PC)
1308       // Add predicate operands.
1309       .addImm(ARMCC::AL)
1310       .addReg(0)
1311       // Add 's' bit operand (always reg0 for this)
1312       .addReg(0));
1313
1314     const MachineOperand &Op = MI->getOperand(0);
1315     const GlobalValue *GV = Op.getGlobal();
1316     const unsigned TF = Op.getTargetFlags();
1317     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1318     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1319     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::Bcc)
1320       .addExpr(GVSymExpr)
1321       // Add predicate operands.
1322       .addImm(ARMCC::AL)
1323       .addReg(0));
1324     return;
1325   }
1326   case ARM::MOVi16_ga_pcrel:
1327   case ARM::t2MOVi16_ga_pcrel: {
1328     MCInst TmpInst;
1329     TmpInst.setOpcode(Opc == ARM::MOVi16_ga_pcrel? ARM::MOVi16 : ARM::t2MOVi16);
1330     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1331
1332     unsigned TF = MI->getOperand(1).getTargetFlags();
1333     const GlobalValue *GV = MI->getOperand(1).getGlobal();
1334     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1335     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1336
1337     MCSymbol *LabelSym = getPICLabel(DL->getPrivateGlobalPrefix(),
1338                                      getFunctionNumber(),
1339                                      MI->getOperand(2).getImm(), OutContext);
1340     const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1341     unsigned PCAdj = (Opc == ARM::MOVi16_ga_pcrel) ? 8 : 4;
1342     const MCExpr *PCRelExpr =
1343       ARMMCExpr::CreateLower16(MCBinaryExpr::CreateSub(GVSymExpr,
1344                                       MCBinaryExpr::CreateAdd(LabelSymExpr,
1345                                       MCConstantExpr::Create(PCAdj, OutContext),
1346                                       OutContext), OutContext), OutContext);
1347       TmpInst.addOperand(MCOperand::createExpr(PCRelExpr));
1348
1349     // Add predicate operands.
1350     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1351     TmpInst.addOperand(MCOperand::createReg(0));
1352     // Add 's' bit operand (always reg0 for this)
1353     TmpInst.addOperand(MCOperand::createReg(0));
1354     EmitToStreamer(*OutStreamer, TmpInst);
1355     return;
1356   }
1357   case ARM::MOVTi16_ga_pcrel:
1358   case ARM::t2MOVTi16_ga_pcrel: {
1359     MCInst TmpInst;
1360     TmpInst.setOpcode(Opc == ARM::MOVTi16_ga_pcrel
1361                       ? ARM::MOVTi16 : ARM::t2MOVTi16);
1362     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1363     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(1).getReg()));
1364
1365     unsigned TF = MI->getOperand(2).getTargetFlags();
1366     const GlobalValue *GV = MI->getOperand(2).getGlobal();
1367     MCSymbol *GVSym = GetARMGVSymbol(GV, TF);
1368     const MCExpr *GVSymExpr = MCSymbolRefExpr::Create(GVSym, OutContext);
1369
1370     MCSymbol *LabelSym = getPICLabel(DL->getPrivateGlobalPrefix(),
1371                                      getFunctionNumber(),
1372                                      MI->getOperand(3).getImm(), OutContext);
1373     const MCExpr *LabelSymExpr= MCSymbolRefExpr::Create(LabelSym, OutContext);
1374     unsigned PCAdj = (Opc == ARM::MOVTi16_ga_pcrel) ? 8 : 4;
1375     const MCExpr *PCRelExpr =
1376         ARMMCExpr::CreateUpper16(MCBinaryExpr::CreateSub(GVSymExpr,
1377                                    MCBinaryExpr::CreateAdd(LabelSymExpr,
1378                                       MCConstantExpr::Create(PCAdj, OutContext),
1379                                           OutContext), OutContext), OutContext);
1380       TmpInst.addOperand(MCOperand::createExpr(PCRelExpr));
1381     // Add predicate operands.
1382     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1383     TmpInst.addOperand(MCOperand::createReg(0));
1384     // Add 's' bit operand (always reg0 for this)
1385     TmpInst.addOperand(MCOperand::createReg(0));
1386     EmitToStreamer(*OutStreamer, TmpInst);
1387     return;
1388   }
1389   case ARM::tPICADD: {
1390     // This is a pseudo op for a label + instruction sequence, which looks like:
1391     // LPC0:
1392     //     add r0, pc
1393     // This adds the address of LPC0 to r0.
1394
1395     // Emit the label.
1396     OutStreamer->EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1397                                        getFunctionNumber(),
1398                                        MI->getOperand(2).getImm(),
1399                                        OutContext));
1400
1401     // Form and emit the add.
1402     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tADDhirr)
1403       .addReg(MI->getOperand(0).getReg())
1404       .addReg(MI->getOperand(0).getReg())
1405       .addReg(ARM::PC)
1406       // Add predicate operands.
1407       .addImm(ARMCC::AL)
1408       .addReg(0));
1409     return;
1410   }
1411   case ARM::PICADD: {
1412     // This is a pseudo op for a label + instruction sequence, which looks like:
1413     // LPC0:
1414     //     add r0, pc, r0
1415     // This adds the address of LPC0 to r0.
1416
1417     // Emit the label.
1418     OutStreamer->EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1419                                        getFunctionNumber(),
1420                                        MI->getOperand(2).getImm(),
1421                                        OutContext));
1422
1423     // Form and emit the add.
1424     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDrr)
1425       .addReg(MI->getOperand(0).getReg())
1426       .addReg(ARM::PC)
1427       .addReg(MI->getOperand(1).getReg())
1428       // Add predicate operands.
1429       .addImm(MI->getOperand(3).getImm())
1430       .addReg(MI->getOperand(4).getReg())
1431       // Add 's' bit operand (always reg0 for this)
1432       .addReg(0));
1433     return;
1434   }
1435   case ARM::PICSTR:
1436   case ARM::PICSTRB:
1437   case ARM::PICSTRH:
1438   case ARM::PICLDR:
1439   case ARM::PICLDRB:
1440   case ARM::PICLDRH:
1441   case ARM::PICLDRSB:
1442   case ARM::PICLDRSH: {
1443     // This is a pseudo op for a label + instruction sequence, which looks like:
1444     // LPC0:
1445     //     OP r0, [pc, r0]
1446     // The LCP0 label is referenced by a constant pool entry in order to get
1447     // a PC-relative address at the ldr instruction.
1448
1449     // Emit the label.
1450     OutStreamer->EmitLabel(getPICLabel(DL->getPrivateGlobalPrefix(),
1451                                        getFunctionNumber(),
1452                                        MI->getOperand(2).getImm(),
1453                                        OutContext));
1454
1455     // Form and emit the load
1456     unsigned Opcode;
1457     switch (MI->getOpcode()) {
1458     default:
1459       llvm_unreachable("Unexpected opcode!");
1460     case ARM::PICSTR:   Opcode = ARM::STRrs; break;
1461     case ARM::PICSTRB:  Opcode = ARM::STRBrs; break;
1462     case ARM::PICSTRH:  Opcode = ARM::STRH; break;
1463     case ARM::PICLDR:   Opcode = ARM::LDRrs; break;
1464     case ARM::PICLDRB:  Opcode = ARM::LDRBrs; break;
1465     case ARM::PICLDRH:  Opcode = ARM::LDRH; break;
1466     case ARM::PICLDRSB: Opcode = ARM::LDRSB; break;
1467     case ARM::PICLDRSH: Opcode = ARM::LDRSH; break;
1468     }
1469     EmitToStreamer(*OutStreamer, MCInstBuilder(Opcode)
1470       .addReg(MI->getOperand(0).getReg())
1471       .addReg(ARM::PC)
1472       .addReg(MI->getOperand(1).getReg())
1473       .addImm(0)
1474       // Add predicate operands.
1475       .addImm(MI->getOperand(3).getImm())
1476       .addReg(MI->getOperand(4).getReg()));
1477
1478     return;
1479   }
1480   case ARM::CONSTPOOL_ENTRY: {
1481     /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool
1482     /// in the function.  The first operand is the ID# for this instruction, the
1483     /// second is the index into the MachineConstantPool that this is, the third
1484     /// is the size in bytes of this constant pool entry.
1485     /// The required alignment is specified on the basic block holding this MI.
1486     unsigned LabelId = (unsigned)MI->getOperand(0).getImm();
1487     unsigned CPIdx   = (unsigned)MI->getOperand(1).getIndex();
1488
1489     // If this is the first entry of the pool, mark it.
1490     if (!InConstantPool) {
1491       OutStreamer->EmitDataRegion(MCDR_DataRegion);
1492       InConstantPool = true;
1493     }
1494
1495     OutStreamer->EmitLabel(GetCPISymbol(LabelId));
1496
1497     const MachineConstantPoolEntry &MCPE = MCP->getConstants()[CPIdx];
1498     if (MCPE.isMachineConstantPoolEntry())
1499       EmitMachineConstantPoolValue(MCPE.Val.MachineCPVal);
1500     else
1501       EmitGlobalConstant(MCPE.Val.ConstVal);
1502     return;
1503   }
1504   case ARM::t2BR_JT: {
1505     // Lower and emit the instruction itself, then the jump table following it.
1506     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVr)
1507       .addReg(ARM::PC)
1508       .addReg(MI->getOperand(0).getReg())
1509       // Add predicate operands.
1510       .addImm(ARMCC::AL)
1511       .addReg(0));
1512
1513     // Output the data for the jump table itself
1514     EmitJump2Table(MI);
1515     return;
1516   }
1517   case ARM::t2TBB_JT: {
1518     // Lower and emit the instruction itself, then the jump table following it.
1519     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::t2TBB)
1520       .addReg(ARM::PC)
1521       .addReg(MI->getOperand(0).getReg())
1522       // Add predicate operands.
1523       .addImm(ARMCC::AL)
1524       .addReg(0));
1525
1526     // Output the data for the jump table itself
1527     EmitJump2Table(MI);
1528     // Make sure the next instruction is 2-byte aligned.
1529     EmitAlignment(1);
1530     return;
1531   }
1532   case ARM::t2TBH_JT: {
1533     // Lower and emit the instruction itself, then the jump table following it.
1534     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::t2TBH)
1535       .addReg(ARM::PC)
1536       .addReg(MI->getOperand(0).getReg())
1537       // Add predicate operands.
1538       .addImm(ARMCC::AL)
1539       .addReg(0));
1540
1541     // Output the data for the jump table itself
1542     EmitJump2Table(MI);
1543     return;
1544   }
1545   case ARM::tBR_JTr:
1546   case ARM::BR_JTr: {
1547     // Lower and emit the instruction itself, then the jump table following it.
1548     // mov pc, target
1549     MCInst TmpInst;
1550     unsigned Opc = MI->getOpcode() == ARM::BR_JTr ?
1551       ARM::MOVr : ARM::tMOVr;
1552     TmpInst.setOpcode(Opc);
1553     TmpInst.addOperand(MCOperand::createReg(ARM::PC));
1554     TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1555     // Add predicate operands.
1556     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1557     TmpInst.addOperand(MCOperand::createReg(0));
1558     // Add 's' bit operand (always reg0 for this)
1559     if (Opc == ARM::MOVr)
1560       TmpInst.addOperand(MCOperand::createReg(0));
1561     EmitToStreamer(*OutStreamer, TmpInst);
1562
1563     // Make sure the Thumb jump table is 4-byte aligned.
1564     if (Opc == ARM::tMOVr)
1565       EmitAlignment(2);
1566
1567     // Output the data for the jump table itself
1568     EmitJumpTable(MI);
1569     return;
1570   }
1571   case ARM::BR_JTm: {
1572     // Lower and emit the instruction itself, then the jump table following it.
1573     // ldr pc, target
1574     MCInst TmpInst;
1575     if (MI->getOperand(1).getReg() == 0) {
1576       // literal offset
1577       TmpInst.setOpcode(ARM::LDRi12);
1578       TmpInst.addOperand(MCOperand::createReg(ARM::PC));
1579       TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1580       TmpInst.addOperand(MCOperand::createImm(MI->getOperand(2).getImm()));
1581     } else {
1582       TmpInst.setOpcode(ARM::LDRrs);
1583       TmpInst.addOperand(MCOperand::createReg(ARM::PC));
1584       TmpInst.addOperand(MCOperand::createReg(MI->getOperand(0).getReg()));
1585       TmpInst.addOperand(MCOperand::createReg(MI->getOperand(1).getReg()));
1586       TmpInst.addOperand(MCOperand::createImm(0));
1587     }
1588     // Add predicate operands.
1589     TmpInst.addOperand(MCOperand::createImm(ARMCC::AL));
1590     TmpInst.addOperand(MCOperand::createReg(0));
1591     EmitToStreamer(*OutStreamer, TmpInst);
1592
1593     // Output the data for the jump table itself
1594     EmitJumpTable(MI);
1595     return;
1596   }
1597   case ARM::BR_JTadd: {
1598     // Lower and emit the instruction itself, then the jump table following it.
1599     // add pc, target, idx
1600     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDrr)
1601       .addReg(ARM::PC)
1602       .addReg(MI->getOperand(0).getReg())
1603       .addReg(MI->getOperand(1).getReg())
1604       // Add predicate operands.
1605       .addImm(ARMCC::AL)
1606       .addReg(0)
1607       // Add 's' bit operand (always reg0 for this)
1608       .addReg(0));
1609
1610     // Output the data for the jump table itself
1611     EmitJumpTable(MI);
1612     return;
1613   }
1614   case ARM::SPACE:
1615     OutStreamer->EmitZeros(MI->getOperand(1).getImm());
1616     return;
1617   case ARM::TRAP: {
1618     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1619     // FIXME: Remove this special case when they do.
1620     if (!Subtarget->isTargetMachO()) {
1621       //.long 0xe7ffdefe @ trap
1622       uint32_t Val = 0xe7ffdefeUL;
1623       OutStreamer->AddComment("trap");
1624       OutStreamer->EmitIntValue(Val, 4);
1625       return;
1626     }
1627     break;
1628   }
1629   case ARM::TRAPNaCl: {
1630     //.long 0xe7fedef0 @ trap
1631     uint32_t Val = 0xe7fedef0UL;
1632     OutStreamer->AddComment("trap");
1633     OutStreamer->EmitIntValue(Val, 4);
1634     return;
1635   }
1636   case ARM::tTRAP: {
1637     // Non-Darwin binutils don't yet support the "trap" mnemonic.
1638     // FIXME: Remove this special case when they do.
1639     if (!Subtarget->isTargetMachO()) {
1640       //.short 57086 @ trap
1641       uint16_t Val = 0xdefe;
1642       OutStreamer->AddComment("trap");
1643       OutStreamer->EmitIntValue(Val, 2);
1644       return;
1645     }
1646     break;
1647   }
1648   case ARM::t2Int_eh_sjlj_setjmp:
1649   case ARM::t2Int_eh_sjlj_setjmp_nofp:
1650   case ARM::tInt_eh_sjlj_setjmp: {
1651     // Two incoming args: GPR:$src, GPR:$val
1652     // mov $val, pc
1653     // adds $val, #7
1654     // str $val, [$src, #4]
1655     // movs r0, #0
1656     // b 1f
1657     // movs r0, #1
1658     // 1:
1659     unsigned SrcReg = MI->getOperand(0).getReg();
1660     unsigned ValReg = MI->getOperand(1).getReg();
1661     MCSymbol *Label = GetARMSJLJEHLabel();
1662     OutStreamer->AddComment("eh_setjmp begin");
1663     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVr)
1664       .addReg(ValReg)
1665       .addReg(ARM::PC)
1666       // Predicate.
1667       .addImm(ARMCC::AL)
1668       .addReg(0));
1669
1670     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tADDi3)
1671       .addReg(ValReg)
1672       // 's' bit operand
1673       .addReg(ARM::CPSR)
1674       .addReg(ValReg)
1675       .addImm(7)
1676       // Predicate.
1677       .addImm(ARMCC::AL)
1678       .addReg(0));
1679
1680     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tSTRi)
1681       .addReg(ValReg)
1682       .addReg(SrcReg)
1683       // The offset immediate is #4. The operand value is scaled by 4 for the
1684       // tSTR instruction.
1685       .addImm(1)
1686       // Predicate.
1687       .addImm(ARMCC::AL)
1688       .addReg(0));
1689
1690     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVi8)
1691       .addReg(ARM::R0)
1692       .addReg(ARM::CPSR)
1693       .addImm(0)
1694       // Predicate.
1695       .addImm(ARMCC::AL)
1696       .addReg(0));
1697
1698     const MCExpr *SymbolExpr = MCSymbolRefExpr::Create(Label, OutContext);
1699     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tB)
1700       .addExpr(SymbolExpr)
1701       .addImm(ARMCC::AL)
1702       .addReg(0));
1703
1704     OutStreamer->AddComment("eh_setjmp end");
1705     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVi8)
1706       .addReg(ARM::R0)
1707       .addReg(ARM::CPSR)
1708       .addImm(1)
1709       // Predicate.
1710       .addImm(ARMCC::AL)
1711       .addReg(0));
1712
1713     OutStreamer->EmitLabel(Label);
1714     return;
1715   }
1716
1717   case ARM::Int_eh_sjlj_setjmp_nofp:
1718   case ARM::Int_eh_sjlj_setjmp: {
1719     // Two incoming args: GPR:$src, GPR:$val
1720     // add $val, pc, #8
1721     // str $val, [$src, #+4]
1722     // mov r0, #0
1723     // add pc, pc, #0
1724     // mov r0, #1
1725     unsigned SrcReg = MI->getOperand(0).getReg();
1726     unsigned ValReg = MI->getOperand(1).getReg();
1727
1728     OutStreamer->AddComment("eh_setjmp begin");
1729     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDri)
1730       .addReg(ValReg)
1731       .addReg(ARM::PC)
1732       .addImm(8)
1733       // Predicate.
1734       .addImm(ARMCC::AL)
1735       .addReg(0)
1736       // 's' bit operand (always reg0 for this).
1737       .addReg(0));
1738
1739     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::STRi12)
1740       .addReg(ValReg)
1741       .addReg(SrcReg)
1742       .addImm(4)
1743       // Predicate.
1744       .addImm(ARMCC::AL)
1745       .addReg(0));
1746
1747     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVi)
1748       .addReg(ARM::R0)
1749       .addImm(0)
1750       // Predicate.
1751       .addImm(ARMCC::AL)
1752       .addReg(0)
1753       // 's' bit operand (always reg0 for this).
1754       .addReg(0));
1755
1756     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::ADDri)
1757       .addReg(ARM::PC)
1758       .addReg(ARM::PC)
1759       .addImm(0)
1760       // Predicate.
1761       .addImm(ARMCC::AL)
1762       .addReg(0)
1763       // 's' bit operand (always reg0 for this).
1764       .addReg(0));
1765
1766     OutStreamer->AddComment("eh_setjmp end");
1767     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::MOVi)
1768       .addReg(ARM::R0)
1769       .addImm(1)
1770       // Predicate.
1771       .addImm(ARMCC::AL)
1772       .addReg(0)
1773       // 's' bit operand (always reg0 for this).
1774       .addReg(0));
1775     return;
1776   }
1777   case ARM::Int_eh_sjlj_longjmp: {
1778     // ldr sp, [$src, #8]
1779     // ldr $scratch, [$src, #4]
1780     // ldr r7, [$src]
1781     // bx $scratch
1782     unsigned SrcReg = MI->getOperand(0).getReg();
1783     unsigned ScratchReg = MI->getOperand(1).getReg();
1784     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::LDRi12)
1785       .addReg(ARM::SP)
1786       .addReg(SrcReg)
1787       .addImm(8)
1788       // Predicate.
1789       .addImm(ARMCC::AL)
1790       .addReg(0));
1791
1792     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::LDRi12)
1793       .addReg(ScratchReg)
1794       .addReg(SrcReg)
1795       .addImm(4)
1796       // Predicate.
1797       .addImm(ARMCC::AL)
1798       .addReg(0));
1799
1800     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::LDRi12)
1801       .addReg(ARM::R7)
1802       .addReg(SrcReg)
1803       .addImm(0)
1804       // Predicate.
1805       .addImm(ARMCC::AL)
1806       .addReg(0));
1807
1808     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::BX)
1809       .addReg(ScratchReg)
1810       // Predicate.
1811       .addImm(ARMCC::AL)
1812       .addReg(0));
1813     return;
1814   }
1815   case ARM::tInt_eh_sjlj_longjmp: {
1816     // ldr $scratch, [$src, #8]
1817     // mov sp, $scratch
1818     // ldr $scratch, [$src, #4]
1819     // ldr r7, [$src]
1820     // bx $scratch
1821     unsigned SrcReg = MI->getOperand(0).getReg();
1822     unsigned ScratchReg = MI->getOperand(1).getReg();
1823     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tLDRi)
1824       .addReg(ScratchReg)
1825       .addReg(SrcReg)
1826       // The offset immediate is #8. The operand value is scaled by 4 for the
1827       // tLDR instruction.
1828       .addImm(2)
1829       // Predicate.
1830       .addImm(ARMCC::AL)
1831       .addReg(0));
1832
1833     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tMOVr)
1834       .addReg(ARM::SP)
1835       .addReg(ScratchReg)
1836       // Predicate.
1837       .addImm(ARMCC::AL)
1838       .addReg(0));
1839
1840     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tLDRi)
1841       .addReg(ScratchReg)
1842       .addReg(SrcReg)
1843       .addImm(1)
1844       // Predicate.
1845       .addImm(ARMCC::AL)
1846       .addReg(0));
1847
1848     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tLDRi)
1849       .addReg(ARM::R7)
1850       .addReg(SrcReg)
1851       .addImm(0)
1852       // Predicate.
1853       .addImm(ARMCC::AL)
1854       .addReg(0));
1855
1856     EmitToStreamer(*OutStreamer, MCInstBuilder(ARM::tBX)
1857       .addReg(ScratchReg)
1858       // Predicate.
1859       .addImm(ARMCC::AL)
1860       .addReg(0));
1861     return;
1862   }
1863   }
1864
1865   MCInst TmpInst;
1866   LowerARMMachineInstrToMCInst(MI, TmpInst, *this);
1867
1868   EmitToStreamer(*OutStreamer, TmpInst);
1869 }
1870
1871 //===----------------------------------------------------------------------===//
1872 // Target Registry Stuff
1873 //===----------------------------------------------------------------------===//
1874
1875 // Force static initialization.
1876 extern "C" void LLVMInitializeARMAsmPrinter() {
1877   RegisterAsmPrinter<ARMAsmPrinter> X(TheARMLETarget);
1878   RegisterAsmPrinter<ARMAsmPrinter> Y(TheARMBETarget);
1879   RegisterAsmPrinter<ARMAsmPrinter> A(TheThumbLETarget);
1880   RegisterAsmPrinter<ARMAsmPrinter> B(TheThumbBETarget);
1881 }