lib/Target/ARM/ARM.h

   1 //===-- ARM.h - Top-level interface for ARM representation---- --*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the entry points for global functions defined in the LLVM
  11 // ARM back-end.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef TARGET_ARM_H
  16 #define TARGET_ARM_H
  17
  18 #include "llvm/Support/ErrorHandling.h"
  19 #include "llvm/Target/TargetMachine.h"
  20 #include <cassert>
  21
  22 namespace llvm {
  23
  24 class ARMBaseTargetMachine;
  25 class FunctionPass;
  26 class JITCodeEmitter;
  27 class formatted_raw_ostream;
  28
  29 // Enums corresponding to ARM condition codes
  30 namespace ARMCC {
  31   // The CondCodes constants map directly to the 4-bit encoding of the
  32   // condition field for predicated instructions.
  33   enum CondCodes {
  34     EQ,
  35     NE,
  36     HS,
  37     LO,
  38     MI,
  39     PL,
  40     VS,
  41     VC,
  42     HI,
  43     LS,
  44     GE,
  45     LT,
  46     GT,
  47     LE,
  48     AL
  49   };
  50
  51   inline static CondCodes getOppositeCondition(CondCodes CC) {
  52     switch (CC) {
  53     default: llvm_unreachable("Unknown condition code");
  54     case EQ: return NE;
  55     case NE: return EQ;
  56     case HS: return LO;
  57     case LO: return HS;
  58     case MI: return PL;
  59     case PL: return MI;
  60     case VS: return VC;
  61     case VC: return VS;
  62     case HI: return LS;
  63     case LS: return HI;
  64     case GE: return LT;
  65     case LT: return GE;
  66     case GT: return LE;
  67     case LE: return GT;
  68     }
  69   }
  70 } // namespace ARMCC
  71
  72 inline static const char *ARMCondCodeToString(ARMCC::CondCodes CC) {
  73   switch (CC) {
  74   default: llvm_unreachable("Unknown condition code");
  75   case ARMCC::EQ:  return "eq";
  76   case ARMCC::NE:  return "ne";
  77   case ARMCC::HS:  return "hs";
  78   case ARMCC::LO:  return "lo";
  79   case ARMCC::MI:  return "mi";
  80   case ARMCC::PL:  return "pl";
  81   case ARMCC::VS:  return "vs";
  82   case ARMCC::VC:  return "vc";
  83   case ARMCC::HI:  return "hi";
  84   case ARMCC::LS:  return "ls";
  85   case ARMCC::GE:  return "ge";
  86   case ARMCC::LT:  return "lt";
  87   case ARMCC::GT:  return "gt";
  88   case ARMCC::LE:  return "le";
  89   case ARMCC::AL:  return "al";
  90   }
  91 }
  92
  93 /// ModelWithRegSequence - Return true if isel should use REG_SEQUENCE to model
  94 /// operations involving sub-registers.
  95 bool ModelWithRegSequence();
  96
  97 FunctionPass *createARMISelDag(ARMBaseTargetMachine &TM,
  98                                CodeGenOpt::Level OptLevel);
  99
 100 FunctionPass *createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 101                                           JITCodeEmitter &JCE);
 102
 103 FunctionPass *createARMLoadStoreOptimizationPass(bool PreAlloc = false);
 104 FunctionPass *createARMExpandPseudoPass();
 105 FunctionPass *createARMConstantIslandPass();
 106 FunctionPass *createNEONPreAllocPass();
 107 FunctionPass *createNEONMoveFixPass();
 108 FunctionPass *createThumb2ITBlockPass();
 109 FunctionPass *createThumb2SizeReductionPass();
 110
 111 extern Target TheARMTarget, TheThumbTarget;
 112
 113 } // end namespace llvm;
 114
 115 // Defines symbolic names for ARM registers.  This defines a mapping from
 116 // register name to register number.
 117 //
 118 #include "ARMGenRegisterNames.inc"
 119
 120 // Defines symbolic names for the ARM instructions.
 121 //
 122 #include "ARMGenInstrNames.inc"
 123
 124
 125 #endif