AMDGPU: Add cache invalidation instructions.
[oota-llvm.git] / lib / Target / AMDGPU / SIInstructions.td
1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 // This file was originally auto-generated from a GPU register header file and
10 // all the instruction definitions were originally commented out.  Instructions
11 // that are not yet supported remain commented out.
12 //===----------------------------------------------------------------------===//
13
14 class InterpSlots {
15 int P0 = 2;
16 int P10 = 0;
17 int P20 = 1;
18 }
19 def INTERP : InterpSlots;
20
21 def InterpSlot : Operand<i32> {
22   let PrintMethod = "printInterpSlot";
23 }
24
25 def SendMsgImm : Operand<i32> {
26   let PrintMethod = "printSendMsg";
27 }
28
29 def isGCN : Predicate<"Subtarget->getGeneration() "
30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">,
31             AssemblerPredicate<"FeatureGCN">;
32 def isSI : Predicate<"Subtarget->getGeneration() "
33                       "== AMDGPUSubtarget::SOUTHERN_ISLANDS">,
34            AssemblerPredicate<"FeatureSouthernIslands">;
35
36
37 def has16BankLDS : Predicate<"Subtarget->getLDSBankCount() == 16">;
38 def has32BankLDS : Predicate<"Subtarget->getLDSBankCount() == 32">;
39
40 def SWaitMatchClass : AsmOperandClass {
41   let Name = "SWaitCnt";
42   let RenderMethod = "addImmOperands";
43   let ParserMethod = "parseSWaitCntOps";
44 }
45
46 def WAIT_FLAG : InstFlag<"printWaitFlag"> {
47   let ParserMatchClass = SWaitMatchClass;
48 }
49
50 let SubtargetPredicate = isGCN in {
51
52 //===----------------------------------------------------------------------===//
53 // EXP Instructions
54 //===----------------------------------------------------------------------===//
55
56 defm EXP : EXP_m;
57
58 //===----------------------------------------------------------------------===//
59 // SMRD Instructions
60 //===----------------------------------------------------------------------===//
61
62 let mayLoad = 1 in {
63
64 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
65 // SMRD instructions, because the SGPR_32 register class does not include M0
66 // and writing to M0 from an SMRD instruction will hang the GPU.
67 defm S_LOAD_DWORD : SMRD_Helper <smrd<0x00>, "s_load_dword", SReg_64, SGPR_32>;
68 defm S_LOAD_DWORDX2 : SMRD_Helper <smrd<0x01>, "s_load_dwordx2", SReg_64, SReg_64>;
69 defm S_LOAD_DWORDX4 : SMRD_Helper <smrd<0x02>, "s_load_dwordx4", SReg_64, SReg_128>;
70 defm S_LOAD_DWORDX8 : SMRD_Helper <smrd<0x03>, "s_load_dwordx8", SReg_64, SReg_256>;
71 defm S_LOAD_DWORDX16 : SMRD_Helper <smrd<0x04>, "s_load_dwordx16", SReg_64, SReg_512>;
72
73 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
74   smrd<0x08>, "s_buffer_load_dword", SReg_128, SGPR_32
75 >;
76
77 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
78   smrd<0x09>, "s_buffer_load_dwordx2", SReg_128, SReg_64
79 >;
80
81 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
82   smrd<0x0a>, "s_buffer_load_dwordx4", SReg_128, SReg_128
83 >;
84
85 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
86   smrd<0x0b>, "s_buffer_load_dwordx8", SReg_128, SReg_256
87 >;
88
89 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
90   smrd<0x0c>, "s_buffer_load_dwordx16", SReg_128, SReg_512
91 >;
92
93 } // mayLoad = 1
94
95 //def S_MEMTIME : SMRD_ <0x0000001e, "s_memtime", []>;
96 //def S_DCACHE_INV : SMRD_ <0x0000001f, "s_dcache_inv", []>;
97
98 //===----------------------------------------------------------------------===//
99 // SOP1 Instructions
100 //===----------------------------------------------------------------------===//
101
102 let isMoveImm = 1 in {
103   let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
104     defm S_MOV_B32 : SOP1_32 <sop1<0x03, 0x00>, "s_mov_b32", []>;
105     defm S_MOV_B64 : SOP1_64 <sop1<0x04, 0x01>, "s_mov_b64", []>;
106   } // let isRematerializeable = 1
107
108   let Uses = [SCC] in {
109     defm S_CMOV_B32 : SOP1_32 <sop1<0x05, 0x02>, "s_cmov_b32", []>;
110     defm S_CMOV_B64 : SOP1_64 <sop1<0x06, 0x03>, "s_cmov_b64", []>;
111   } // End Uses = [SCC]
112 } // End isMoveImm = 1
113
114 let Defs = [SCC] in {
115   defm S_NOT_B32 : SOP1_32 <sop1<0x07, 0x04>, "s_not_b32",
116     [(set i32:$dst, (not i32:$src0))]
117   >;
118
119   defm S_NOT_B64 : SOP1_64 <sop1<0x08, 0x05>, "s_not_b64",
120     [(set i64:$dst, (not i64:$src0))]
121   >;
122   defm S_WQM_B32 : SOP1_32 <sop1<0x09, 0x06>, "s_wqm_b32", []>;
123   defm S_WQM_B64 : SOP1_64 <sop1<0x0a, 0x07>, "s_wqm_b64", []>;
124 } // End Defs = [SCC]
125
126
127 defm S_BREV_B32 : SOP1_32 <sop1<0x0b, 0x08>, "s_brev_b32",
128   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
129 >;
130 defm S_BREV_B64 : SOP1_64 <sop1<0x0c, 0x09>, "s_brev_b64", []>;
131
132 let Defs = [SCC] in {
133   defm S_BCNT0_I32_B32 : SOP1_32 <sop1<0x0d, 0x0a>, "s_bcnt0_i32_b32", []>;
134   defm S_BCNT0_I32_B64 : SOP1_32_64 <sop1<0x0e, 0x0b>, "s_bcnt0_i32_b64", []>;
135   defm S_BCNT1_I32_B32 : SOP1_32 <sop1<0x0f, 0x0c>, "s_bcnt1_i32_b32",
136     [(set i32:$dst, (ctpop i32:$src0))]
137   >;
138   defm S_BCNT1_I32_B64 : SOP1_32_64 <sop1<0x10, 0x0d>, "s_bcnt1_i32_b64", []>;
139 } // End Defs = [SCC]
140
141 defm S_FF0_I32_B32 : SOP1_32 <sop1<0x11, 0x0e>, "s_ff0_i32_b32", []>;
142 defm S_FF0_I32_B64 : SOP1_32_64 <sop1<0x12, 0x0f>, "s_ff0_i32_b64", []>;
143 defm S_FF1_I32_B32 : SOP1_32 <sop1<0x13, 0x10>, "s_ff1_i32_b32",
144   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
145 >;
146 defm S_FF1_I32_B64 : SOP1_32_64 <sop1<0x14, 0x11>, "s_ff1_i32_b64", []>;
147
148 defm S_FLBIT_I32_B32 : SOP1_32 <sop1<0x15, 0x12>, "s_flbit_i32_b32",
149   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
150 >;
151
152 defm S_FLBIT_I32_B64 : SOP1_32_64 <sop1<0x16, 0x13>, "s_flbit_i32_b64", []>;
153 defm S_FLBIT_I32 : SOP1_32 <sop1<0x17, 0x14>, "s_flbit_i32",
154   [(set i32:$dst, (int_AMDGPU_flbit_i32 i32:$src0))]
155 >;
156 defm S_FLBIT_I32_I64 : SOP1_32_64 <sop1<0x18, 0x15>, "s_flbit_i32_i64", []>;
157 defm S_SEXT_I32_I8 : SOP1_32 <sop1<0x19, 0x16>, "s_sext_i32_i8",
158   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
159 >;
160 defm S_SEXT_I32_I16 : SOP1_32 <sop1<0x1a, 0x17>, "s_sext_i32_i16",
161   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
162 >;
163
164 defm S_BITSET0_B32 : SOP1_32 <sop1<0x1b, 0x18>, "s_bitset0_b32", []>;
165 defm S_BITSET0_B64 : SOP1_64 <sop1<0x1c, 0x19>, "s_bitset0_b64", []>;
166 defm S_BITSET1_B32 : SOP1_32 <sop1<0x1d, 0x1a>, "s_bitset1_b32", []>;
167 defm S_BITSET1_B64 : SOP1_64 <sop1<0x1e, 0x1b>, "s_bitset1_b64", []>;
168 defm S_GETPC_B64 : SOP1_64_0 <sop1<0x1f, 0x1c>, "s_getpc_b64", []>;
169 defm S_SETPC_B64 : SOP1_64 <sop1<0x20, 0x1d>, "s_setpc_b64", []>;
170 defm S_SWAPPC_B64 : SOP1_64 <sop1<0x21, 0x1e>, "s_swappc_b64", []>;
171 defm S_RFE_B64 : SOP1_64 <sop1<0x22, 0x1f>, "s_rfe_b64", []>;
172
173 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC] in {
174
175 defm S_AND_SAVEEXEC_B64 : SOP1_64 <sop1<0x24, 0x20>, "s_and_saveexec_b64", []>;
176 defm S_OR_SAVEEXEC_B64 : SOP1_64 <sop1<0x25, 0x21>, "s_or_saveexec_b64", []>;
177 defm S_XOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x26, 0x22>, "s_xor_saveexec_b64", []>;
178 defm S_ANDN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x27, 0x23>, "s_andn2_saveexec_b64", []>;
179 defm S_ORN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x28, 0x24>, "s_orn2_saveexec_b64", []>;
180 defm S_NAND_SAVEEXEC_B64 : SOP1_64 <sop1<0x29, 0x25>, "s_nand_saveexec_b64", []>;
181 defm S_NOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2a, 0x26>, "s_nor_saveexec_b64", []>;
182 defm S_XNOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2b, 0x27>, "s_xnor_saveexec_b64", []>;
183
184 } // End hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC]
185
186 defm S_QUADMASK_B32 : SOP1_32 <sop1<0x2c, 0x28>, "s_quadmask_b32", []>;
187 defm S_QUADMASK_B64 : SOP1_64 <sop1<0x2d, 0x29>, "s_quadmask_b64", []>;
188 defm S_MOVRELS_B32 : SOP1_32 <sop1<0x2e, 0x2a>, "s_movrels_b32", []>;
189 defm S_MOVRELS_B64 : SOP1_64 <sop1<0x2f, 0x2b>, "s_movrels_b64", []>;
190 defm S_MOVRELD_B32 : SOP1_32 <sop1<0x30, 0x2c>, "s_movreld_b32", []>;
191 defm S_MOVRELD_B64 : SOP1_64 <sop1<0x31, 0x2d>, "s_movreld_b64", []>;
192 defm S_CBRANCH_JOIN : SOP1_1 <sop1<0x32, 0x2e>, "s_cbranch_join", []>;
193 defm S_MOV_REGRD_B32 : SOP1_32 <sop1<0x33, 0x2f>, "s_mov_regrd_b32", []>;
194 let Defs = [SCC] in {
195   defm S_ABS_I32 : SOP1_32 <sop1<0x34, 0x30>, "s_abs_i32", []>;
196 } // End Defs = [SCC]
197 defm S_MOV_FED_B32 : SOP1_32 <sop1<0x35, 0x31>, "s_mov_fed_b32", []>;
198
199 //===----------------------------------------------------------------------===//
200 // SOP2 Instructions
201 //===----------------------------------------------------------------------===//
202
203 let Defs = [SCC] in { // Carry out goes to SCC
204 let isCommutable = 1 in {
205 defm S_ADD_U32 : SOP2_32 <sop2<0x00>, "s_add_u32", []>;
206 defm S_ADD_I32 : SOP2_32 <sop2<0x02>, "s_add_i32",
207   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
208 >;
209 } // End isCommutable = 1
210
211 defm S_SUB_U32 : SOP2_32 <sop2<0x01>, "s_sub_u32", []>;
212 defm S_SUB_I32 : SOP2_32 <sop2<0x03>, "s_sub_i32",
213   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
214 >;
215
216 let Uses = [SCC] in { // Carry in comes from SCC
217 let isCommutable = 1 in {
218 defm S_ADDC_U32 : SOP2_32 <sop2<0x04>, "s_addc_u32",
219   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
220 } // End isCommutable = 1
221
222 defm S_SUBB_U32 : SOP2_32 <sop2<0x05>, "s_subb_u32",
223   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
224 } // End Uses = [SCC]
225
226 defm S_MIN_I32 : SOP2_32 <sop2<0x06>, "s_min_i32",
227   [(set i32:$dst, (smin i32:$src0, i32:$src1))]
228 >;
229 defm S_MIN_U32 : SOP2_32 <sop2<0x07>, "s_min_u32",
230   [(set i32:$dst, (umin i32:$src0, i32:$src1))]
231 >;
232 defm S_MAX_I32 : SOP2_32 <sop2<0x08>, "s_max_i32",
233   [(set i32:$dst, (smax i32:$src0, i32:$src1))]
234 >;
235 defm S_MAX_U32 : SOP2_32 <sop2<0x09>, "s_max_u32",
236   [(set i32:$dst, (umax i32:$src0, i32:$src1))]
237 >;
238 } // End Defs = [SCC]
239
240
241 let Uses = [SCC] in {
242   defm S_CSELECT_B32 : SOP2_32 <sop2<0x0a>, "s_cselect_b32", []>;
243   defm S_CSELECT_B64 : SOP2_64 <sop2<0x0b>, "s_cselect_b64", []>;
244 } // End Uses = [SCC]
245
246 let Defs = [SCC] in {
247 defm S_AND_B32 : SOP2_32 <sop2<0x0e, 0x0c>, "s_and_b32",
248   [(set i32:$dst, (and i32:$src0, i32:$src1))]
249 >;
250
251 defm S_AND_B64 : SOP2_64 <sop2<0x0f, 0x0d>, "s_and_b64",
252   [(set i64:$dst, (and i64:$src0, i64:$src1))]
253 >;
254
255 defm S_OR_B32 : SOP2_32 <sop2<0x10, 0x0e>, "s_or_b32",
256   [(set i32:$dst, (or i32:$src0, i32:$src1))]
257 >;
258
259 defm S_OR_B64 : SOP2_64 <sop2<0x11, 0x0f>, "s_or_b64",
260   [(set i64:$dst, (or i64:$src0, i64:$src1))]
261 >;
262
263 defm S_XOR_B32 : SOP2_32 <sop2<0x12, 0x10>, "s_xor_b32",
264   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
265 >;
266
267 defm S_XOR_B64 : SOP2_64 <sop2<0x13, 0x11>, "s_xor_b64",
268   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
269 >;
270 defm S_ANDN2_B32 : SOP2_32 <sop2<0x14, 0x12>, "s_andn2_b32", []>;
271 defm S_ANDN2_B64 : SOP2_64 <sop2<0x15, 0x13>, "s_andn2_b64", []>;
272 defm S_ORN2_B32 : SOP2_32 <sop2<0x16, 0x14>, "s_orn2_b32", []>;
273 defm S_ORN2_B64 : SOP2_64 <sop2<0x17, 0x15>, "s_orn2_b64", []>;
274 defm S_NAND_B32 : SOP2_32 <sop2<0x18, 0x16>, "s_nand_b32", []>;
275 defm S_NAND_B64 : SOP2_64 <sop2<0x19, 0x17>, "s_nand_b64", []>;
276 defm S_NOR_B32 : SOP2_32 <sop2<0x1a, 0x18>, "s_nor_b32", []>;
277 defm S_NOR_B64 : SOP2_64 <sop2<0x1b, 0x19>, "s_nor_b64", []>;
278 defm S_XNOR_B32 : SOP2_32 <sop2<0x1c, 0x1a>, "s_xnor_b32", []>;
279 defm S_XNOR_B64 : SOP2_64 <sop2<0x1d, 0x1b>, "s_xnor_b64", []>;
280 } // End Defs = [SCC]
281
282 // Use added complexity so these patterns are preferred to the VALU patterns.
283 let AddedComplexity = 1 in {
284 let Defs = [SCC] in {
285
286 defm S_LSHL_B32 : SOP2_32 <sop2<0x1e, 0x1c>, "s_lshl_b32",
287   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
288 >;
289 defm S_LSHL_B64 : SOP2_64_32 <sop2<0x1f, 0x1d>, "s_lshl_b64",
290   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
291 >;
292 defm S_LSHR_B32 : SOP2_32 <sop2<0x20, 0x1e>, "s_lshr_b32",
293   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
294 >;
295 defm S_LSHR_B64 : SOP2_64_32 <sop2<0x21, 0x1f>, "s_lshr_b64",
296   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
297 >;
298 defm S_ASHR_I32 : SOP2_32 <sop2<0x22, 0x20>, "s_ashr_i32",
299   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
300 >;
301 defm S_ASHR_I64 : SOP2_64_32 <sop2<0x23, 0x21>, "s_ashr_i64",
302   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
303 >;
304 } // End Defs = [SCC]
305
306 defm S_BFM_B32 : SOP2_32 <sop2<0x24, 0x22>, "s_bfm_b32",
307   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
308 defm S_BFM_B64 : SOP2_64 <sop2<0x25, 0x23>, "s_bfm_b64", []>;
309 defm S_MUL_I32 : SOP2_32 <sop2<0x26, 0x24>, "s_mul_i32",
310   [(set i32:$dst, (mul i32:$src0, i32:$src1))]
311 >;
312
313 } // End AddedComplexity = 1
314
315 let Defs = [SCC] in {
316 defm S_BFE_U32 : SOP2_32 <sop2<0x27, 0x25>, "s_bfe_u32", []>;
317 defm S_BFE_I32 : SOP2_32 <sop2<0x28, 0x26>, "s_bfe_i32", []>;
318 defm S_BFE_U64 : SOP2_64 <sop2<0x29, 0x27>, "s_bfe_u64", []>;
319 defm S_BFE_I64 : SOP2_64_32 <sop2<0x2a, 0x28>, "s_bfe_i64", []>;
320 } // End Defs = [SCC]
321
322 let sdst = 0 in {
323 defm S_CBRANCH_G_FORK : SOP2_m <
324   sop2<0x2b, 0x29>, "s_cbranch_g_fork", (outs),
325   (ins SReg_64:$src0, SReg_64:$src1), "s_cbranch_g_fork $src0, $src1", []
326 >;
327 }
328
329 let Defs = [SCC] in {
330 defm S_ABSDIFF_I32 : SOP2_32 <sop2<0x2c, 0x2a>, "s_absdiff_i32", []>;
331 } // End Defs = [SCC]
332
333 //===----------------------------------------------------------------------===//
334 // SOPC Instructions
335 //===----------------------------------------------------------------------===//
336
337 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "s_cmp_eq_i32">;
338 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "s_cmp_lg_i32">;
339 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "s_cmp_gt_i32">;
340 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "s_cmp_ge_i32">;
341 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "s_cmp_lt_i32">;
342 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "s_cmp_le_i32">;
343 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "s_cmp_eq_u32">;
344 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "s_cmp_lg_u32">;
345 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "s_cmp_gt_u32">;
346 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "s_cmp_ge_u32">;
347 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "s_cmp_lt_u32">;
348 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "s_cmp_le_u32">;
349 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "s_bitcmp0_b32", []>;
350 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "s_bitcmp1_b32", []>;
351 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "s_bitcmp0_b64", []>;
352 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "s_bitcmp1_b64", []>;
353 //def S_SETVSKIP : SOPC_ <0x00000010, "s_setvskip", []>;
354
355 //===----------------------------------------------------------------------===//
356 // SOPK Instructions
357 //===----------------------------------------------------------------------===//
358
359 let isReMaterializable = 1, isMoveImm = 1 in {
360 defm S_MOVK_I32 : SOPK_32 <sopk<0x00>, "s_movk_i32", []>;
361 } // End isReMaterializable = 1
362 let Uses = [SCC] in {
363   defm S_CMOVK_I32 : SOPK_32 <sopk<0x02, 0x01>, "s_cmovk_i32", []>;
364 }
365
366 let isCompare = 1 in {
367
368 /*
369 This instruction is disabled for now until we can figure out how to teach
370 the instruction selector to correctly use the  S_CMP* vs V_CMP*
371 instructions.
372
373 When this instruction is enabled the code generator sometimes produces this
374 invalid sequence:
375
376 SCC = S_CMPK_EQ_I32 SGPR0, imm
377 VCC = COPY SCC
378 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
379
380 defm S_CMPK_EQ_I32 : SOPK_SCC <sopk<0x03, 0x02>, "s_cmpk_eq_i32",
381   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
382 >;
383 */
384
385 defm S_CMPK_EQ_I32 : SOPK_SCC <sopk<0x03, 0x02>, "s_cmpk_eq_i32", []>;
386 defm S_CMPK_LG_I32 : SOPK_SCC <sopk<0x04, 0x03>, "s_cmpk_lg_i32", []>;
387 defm S_CMPK_GT_I32 : SOPK_SCC <sopk<0x05, 0x04>, "s_cmpk_gt_i32", []>;
388 defm S_CMPK_GE_I32 : SOPK_SCC <sopk<0x06, 0x05>, "s_cmpk_ge_i32", []>;
389 defm S_CMPK_LT_I32 : SOPK_SCC <sopk<0x07, 0x06>, "s_cmpk_lt_i32", []>;
390 defm S_CMPK_LE_I32 : SOPK_SCC <sopk<0x08, 0x07>, "s_cmpk_le_i32", []>;
391 defm S_CMPK_EQ_U32 : SOPK_SCC <sopk<0x09, 0x08>, "s_cmpk_eq_u32", []>;
392 defm S_CMPK_LG_U32 : SOPK_SCC <sopk<0x0a, 0x09>, "s_cmpk_lg_u32", []>;
393 defm S_CMPK_GT_U32 : SOPK_SCC <sopk<0x0b, 0x0a>, "s_cmpk_gt_u32", []>;
394 defm S_CMPK_GE_U32 : SOPK_SCC <sopk<0x0c, 0x0b>, "s_cmpk_ge_u32", []>;
395 defm S_CMPK_LT_U32 : SOPK_SCC <sopk<0x0d, 0x0c>, "s_cmpk_lt_u32", []>;
396 defm S_CMPK_LE_U32 : SOPK_SCC <sopk<0x0e, 0x0d>, "s_cmpk_le_u32", []>;
397 } // End isCompare = 1
398
399 let Defs = [SCC], isCommutable = 1, DisableEncoding = "$src0",
400     Constraints = "$sdst = $src0" in {
401   defm S_ADDK_I32 : SOPK_32TIE <sopk<0x0f, 0x0e>, "s_addk_i32", []>;
402   defm S_MULK_I32 : SOPK_32TIE <sopk<0x10, 0x0f>, "s_mulk_i32", []>;
403 }
404
405 defm S_CBRANCH_I_FORK : SOPK_m <
406   sopk<0x11, 0x10>, "s_cbranch_i_fork", (outs),
407   (ins SReg_64:$sdst, u16imm:$simm16), " $sdst, $simm16"
408 >;
409 defm S_GETREG_B32 : SOPK_32 <sopk<0x12, 0x11>, "s_getreg_b32", []>;
410 defm S_SETREG_B32 : SOPK_m <
411   sopk<0x13, 0x12>, "s_setreg_b32", (outs),
412   (ins SReg_32:$sdst, u16imm:$simm16), " $sdst, $simm16"
413 >;
414 // FIXME: Not on SI?
415 //defm S_GETREG_REGRD_B32 : SOPK_32 <sopk<0x14, 0x13>, "s_getreg_regrd_b32", []>;
416 defm S_SETREG_IMM32_B32 : SOPK_IMM32 <
417   sopk<0x15, 0x14>, "s_setreg_imm32_b32", (outs),
418   (ins i32imm:$imm, u16imm:$simm16), " $imm, $simm16"
419 >;
420
421 //===----------------------------------------------------------------------===//
422 // SOPP Instructions
423 //===----------------------------------------------------------------------===//
424
425 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "s_nop $simm16">;
426
427 let isTerminator = 1 in {
428
429 def S_ENDPGM : SOPP <0x00000001, (ins), "s_endpgm",
430   [(IL_retflag)]> {
431   let simm16 = 0;
432   let isBarrier = 1;
433   let hasCtrlDep = 1;
434 }
435
436 let isBranch = 1 in {
437 def S_BRANCH : SOPP <
438   0x00000002, (ins sopp_brtarget:$simm16), "s_branch $simm16",
439   [(br bb:$simm16)]> {
440   let isBarrier = 1;
441 }
442
443 let Uses = [SCC] in {
444 def S_CBRANCH_SCC0 : SOPP <
445   0x00000004, (ins sopp_brtarget:$simm16),
446   "s_cbranch_scc0 $simm16"
447 >;
448 def S_CBRANCH_SCC1 : SOPP <
449   0x00000005, (ins sopp_brtarget:$simm16),
450   "s_cbranch_scc1 $simm16"
451 >;
452 } // End Uses = [SCC]
453
454 let Uses = [VCC] in {
455 def S_CBRANCH_VCCZ : SOPP <
456   0x00000006, (ins sopp_brtarget:$simm16),
457   "s_cbranch_vccz $simm16"
458 >;
459 def S_CBRANCH_VCCNZ : SOPP <
460   0x00000007, (ins sopp_brtarget:$simm16),
461   "s_cbranch_vccnz $simm16"
462 >;
463 } // End Uses = [VCC]
464
465 let Uses = [EXEC] in {
466 def S_CBRANCH_EXECZ : SOPP <
467   0x00000008, (ins sopp_brtarget:$simm16),
468   "s_cbranch_execz $simm16"
469 >;
470 def S_CBRANCH_EXECNZ : SOPP <
471   0x00000009, (ins sopp_brtarget:$simm16),
472   "s_cbranch_execnz $simm16"
473 >;
474 } // End Uses = [EXEC]
475
476
477 } // End isBranch = 1
478 } // End isTerminator = 1
479
480 let hasSideEffects = 1 in {
481 def S_BARRIER : SOPP <0x0000000a, (ins), "s_barrier",
482   [(int_AMDGPU_barrier_local)]
483 > {
484   let SchedRW = [WriteBarrier];
485   let simm16 = 0;
486   let mayLoad = 1;
487   let mayStore = 1;
488   let isConvergent = 1;
489 }
490
491 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "s_waitcnt $simm16">;
492 def S_SETHALT : SOPP <0x0000000d, (ins i16imm:$simm16), "s_sethalt $simm16">;
493 def S_SLEEP : SOPP <0x0000000e, (ins i16imm:$simm16), "s_sleep $simm16">;
494 def S_SETPRIO : SOPP <0x0000000f, (ins i16imm:$sim16), "s_setprio $sim16">;
495
496 let Uses = [EXEC, M0] in {
497   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16), "s_sendmsg $simm16",
498       [(AMDGPUsendmsg (i32 imm:$simm16))]
499   >;
500 } // End Uses = [EXEC, M0]
501
502 def S_SENDMSGHALT : SOPP <0x00000011, (ins i16imm:$simm16), "s_sendmsghalt $simm16">;
503 def S_TRAP : SOPP <0x00000012, (ins i16imm:$simm16), "s_trap $simm16">;
504 def S_ICACHE_INV : SOPP <0x00000013, (ins), "s_icache_inv"> {
505         let simm16 = 0;
506 }
507 def S_INCPERFLEVEL : SOPP <0x00000014, (ins i16imm:$simm16), "s_incperflevel $simm16">;
508 def S_DECPERFLEVEL : SOPP <0x00000015, (ins i16imm:$simm16), "s_decperflevel $simm16">;
509 def S_TTRACEDATA : SOPP <0x00000016, (ins), "s_ttracedata"> {
510   let simm16 = 0;
511 }
512 } // End hasSideEffects
513
514 //===----------------------------------------------------------------------===//
515 // VOPC Instructions
516 //===----------------------------------------------------------------------===//
517
518 let isCompare = 1, isCommutable = 1 in {
519
520 defm V_CMP_F_F32 : VOPC_F32 <vopc<0x0, 0x40>, "v_cmp_f_f32">;
521 defm V_CMP_LT_F32 : VOPC_F32 <vopc<0x1, 0x41>, "v_cmp_lt_f32", COND_OLT, "v_cmp_gt_f32">;
522 defm V_CMP_EQ_F32 : VOPC_F32 <vopc<0x2, 0x42>, "v_cmp_eq_f32", COND_OEQ>;
523 defm V_CMP_LE_F32 : VOPC_F32 <vopc<0x3, 0x43>, "v_cmp_le_f32", COND_OLE, "v_cmp_ge_f32">;
524 defm V_CMP_GT_F32 : VOPC_F32 <vopc<0x4, 0x44>, "v_cmp_gt_f32", COND_OGT>;
525 defm V_CMP_LG_F32 : VOPC_F32 <vopc<0x5, 0x45>, "v_cmp_lg_f32", COND_ONE>;
526 defm V_CMP_GE_F32 : VOPC_F32 <vopc<0x6, 0x46>, "v_cmp_ge_f32", COND_OGE>;
527 defm V_CMP_O_F32 : VOPC_F32 <vopc<0x7, 0x47>, "v_cmp_o_f32", COND_O>;
528 defm V_CMP_U_F32 : VOPC_F32 <vopc<0x8, 0x48>, "v_cmp_u_f32", COND_UO>;
529 defm V_CMP_NGE_F32 : VOPC_F32 <vopc<0x9, 0x49>, "v_cmp_nge_f32",  COND_ULT, "v_cmp_nle_f32">;
530 defm V_CMP_NLG_F32 : VOPC_F32 <vopc<0xa, 0x4a>, "v_cmp_nlg_f32", COND_UEQ>;
531 defm V_CMP_NGT_F32 : VOPC_F32 <vopc<0xb, 0x4b>, "v_cmp_ngt_f32", COND_ULE, "v_cmp_nlt_f32">;
532 defm V_CMP_NLE_F32 : VOPC_F32 <vopc<0xc, 0x4c>, "v_cmp_nle_f32", COND_UGT>;
533 defm V_CMP_NEQ_F32 : VOPC_F32 <vopc<0xd, 0x4d>, "v_cmp_neq_f32", COND_UNE>;
534 defm V_CMP_NLT_F32 : VOPC_F32 <vopc<0xe, 0x4e>, "v_cmp_nlt_f32", COND_UGE>;
535 defm V_CMP_TRU_F32 : VOPC_F32 <vopc<0xf, 0x4f>, "v_cmp_tru_f32">;
536
537
538 defm V_CMPX_F_F32 : VOPCX_F32 <vopc<0x10, 0x50>, "v_cmpx_f_f32">;
539 defm V_CMPX_LT_F32 : VOPCX_F32 <vopc<0x11, 0x51>, "v_cmpx_lt_f32", "v_cmpx_gt_f32">;
540 defm V_CMPX_EQ_F32 : VOPCX_F32 <vopc<0x12, 0x52>, "v_cmpx_eq_f32">;
541 defm V_CMPX_LE_F32 : VOPCX_F32 <vopc<0x13, 0x53>, "v_cmpx_le_f32", "v_cmpx_ge_f32">;
542 defm V_CMPX_GT_F32 : VOPCX_F32 <vopc<0x14, 0x54>, "v_cmpx_gt_f32">;
543 defm V_CMPX_LG_F32 : VOPCX_F32 <vopc<0x15, 0x55>, "v_cmpx_lg_f32">;
544 defm V_CMPX_GE_F32 : VOPCX_F32 <vopc<0x16, 0x56>, "v_cmpx_ge_f32">;
545 defm V_CMPX_O_F32 : VOPCX_F32 <vopc<0x17, 0x57>, "v_cmpx_o_f32">;
546 defm V_CMPX_U_F32 : VOPCX_F32 <vopc<0x18, 0x58>, "v_cmpx_u_f32">;
547 defm V_CMPX_NGE_F32 : VOPCX_F32 <vopc<0x19, 0x59>, "v_cmpx_nge_f32">;
548 defm V_CMPX_NLG_F32 : VOPCX_F32 <vopc<0x1a, 0x5a>, "v_cmpx_nlg_f32">;
549 defm V_CMPX_NGT_F32 : VOPCX_F32 <vopc<0x1b, 0x5b>, "v_cmpx_ngt_f32">;
550 defm V_CMPX_NLE_F32 : VOPCX_F32 <vopc<0x1c, 0x5c>, "v_cmpx_nle_f32">;
551 defm V_CMPX_NEQ_F32 : VOPCX_F32 <vopc<0x1d, 0x5d>, "v_cmpx_neq_f32">;
552 defm V_CMPX_NLT_F32 : VOPCX_F32 <vopc<0x1e, 0x5e>, "v_cmpx_nlt_f32">;
553 defm V_CMPX_TRU_F32 : VOPCX_F32 <vopc<0x1f, 0x5f>, "v_cmpx_tru_f32">;
554
555
556 defm V_CMP_F_F64 : VOPC_F64 <vopc<0x20, 0x60>, "v_cmp_f_f64">;
557 defm V_CMP_LT_F64 : VOPC_F64 <vopc<0x21, 0x61>, "v_cmp_lt_f64", COND_OLT, "v_cmp_gt_f64">;
558 defm V_CMP_EQ_F64 : VOPC_F64 <vopc<0x22, 0x62>, "v_cmp_eq_f64", COND_OEQ>;
559 defm V_CMP_LE_F64 : VOPC_F64 <vopc<0x23, 0x63>, "v_cmp_le_f64", COND_OLE, "v_cmp_ge_f64">;
560 defm V_CMP_GT_F64 : VOPC_F64 <vopc<0x24, 0x64>, "v_cmp_gt_f64", COND_OGT>;
561 defm V_CMP_LG_F64 : VOPC_F64 <vopc<0x25, 0x65>, "v_cmp_lg_f64", COND_ONE>;
562 defm V_CMP_GE_F64 : VOPC_F64 <vopc<0x26, 0x66>, "v_cmp_ge_f64", COND_OGE>;
563 defm V_CMP_O_F64 : VOPC_F64 <vopc<0x27, 0x67>, "v_cmp_o_f64", COND_O>;
564 defm V_CMP_U_F64 : VOPC_F64 <vopc<0x28, 0x68>, "v_cmp_u_f64", COND_UO>;
565 defm V_CMP_NGE_F64 : VOPC_F64 <vopc<0x29, 0x69>, "v_cmp_nge_f64", COND_ULT, "v_cmp_nle_f64">;
566 defm V_CMP_NLG_F64 : VOPC_F64 <vopc<0x2a, 0x6a>, "v_cmp_nlg_f64", COND_UEQ>;
567 defm V_CMP_NGT_F64 : VOPC_F64 <vopc<0x2b, 0x6b>, "v_cmp_ngt_f64", COND_ULE, "v_cmp_nlt_f64">;
568 defm V_CMP_NLE_F64 : VOPC_F64 <vopc<0x2c, 0x6c>, "v_cmp_nle_f64", COND_UGT>;
569 defm V_CMP_NEQ_F64 : VOPC_F64 <vopc<0x2d, 0x6d>, "v_cmp_neq_f64", COND_UNE>;
570 defm V_CMP_NLT_F64 : VOPC_F64 <vopc<0x2e, 0x6e>, "v_cmp_nlt_f64", COND_UGE>;
571 defm V_CMP_TRU_F64 : VOPC_F64 <vopc<0x2f, 0x6f>, "v_cmp_tru_f64">;
572
573
574 defm V_CMPX_F_F64 : VOPCX_F64 <vopc<0x30, 0x70>, "v_cmpx_f_f64">;
575 defm V_CMPX_LT_F64 : VOPCX_F64 <vopc<0x31, 0x71>, "v_cmpx_lt_f64", "v_cmpx_gt_f64">;
576 defm V_CMPX_EQ_F64 : VOPCX_F64 <vopc<0x32, 0x72>, "v_cmpx_eq_f64">;
577 defm V_CMPX_LE_F64 : VOPCX_F64 <vopc<0x33, 0x73>, "v_cmpx_le_f64", "v_cmpx_ge_f64">;
578 defm V_CMPX_GT_F64 : VOPCX_F64 <vopc<0x34, 0x74>, "v_cmpx_gt_f64">;
579 defm V_CMPX_LG_F64 : VOPCX_F64 <vopc<0x35, 0x75>, "v_cmpx_lg_f64">;
580 defm V_CMPX_GE_F64 : VOPCX_F64 <vopc<0x36, 0x76>, "v_cmpx_ge_f64">;
581 defm V_CMPX_O_F64 : VOPCX_F64 <vopc<0x37, 0x77>, "v_cmpx_o_f64">;
582 defm V_CMPX_U_F64 : VOPCX_F64 <vopc<0x38, 0x78>, "v_cmpx_u_f64">;
583 defm V_CMPX_NGE_F64 : VOPCX_F64 <vopc<0x39, 0x79>, "v_cmpx_nge_f64", "v_cmpx_nle_f64">;
584 defm V_CMPX_NLG_F64 : VOPCX_F64 <vopc<0x3a, 0x7a>, "v_cmpx_nlg_f64">;
585 defm V_CMPX_NGT_F64 : VOPCX_F64 <vopc<0x3b, 0x7b>, "v_cmpx_ngt_f64", "v_cmpx_nlt_f64">;
586 defm V_CMPX_NLE_F64 : VOPCX_F64 <vopc<0x3c, 0x7c>, "v_cmpx_nle_f64">;
587 defm V_CMPX_NEQ_F64 : VOPCX_F64 <vopc<0x3d, 0x7d>, "v_cmpx_neq_f64">;
588 defm V_CMPX_NLT_F64 : VOPCX_F64 <vopc<0x3e, 0x7e>, "v_cmpx_nlt_f64">;
589 defm V_CMPX_TRU_F64 : VOPCX_F64 <vopc<0x3f, 0x7f>, "v_cmpx_tru_f64">;
590
591
592 let SubtargetPredicate = isSICI in {
593
594 defm V_CMPS_F_F32 : VOPC_F32 <vopc<0x40>, "v_cmps_f_f32">;
595 defm V_CMPS_LT_F32 : VOPC_F32 <vopc<0x41>, "v_cmps_lt_f32", COND_NULL, "v_cmps_gt_f32">;
596 defm V_CMPS_EQ_F32 : VOPC_F32 <vopc<0x42>, "v_cmps_eq_f32">;
597 defm V_CMPS_LE_F32 : VOPC_F32 <vopc<0x43>, "v_cmps_le_f32", COND_NULL, "v_cmps_ge_f32">;
598 defm V_CMPS_GT_F32 : VOPC_F32 <vopc<0x44>, "v_cmps_gt_f32">;
599 defm V_CMPS_LG_F32 : VOPC_F32 <vopc<0x45>, "v_cmps_lg_f32">;
600 defm V_CMPS_GE_F32 : VOPC_F32 <vopc<0x46>, "v_cmps_ge_f32">;
601 defm V_CMPS_O_F32 : VOPC_F32 <vopc<0x47>, "v_cmps_o_f32">;
602 defm V_CMPS_U_F32 : VOPC_F32 <vopc<0x48>, "v_cmps_u_f32">;
603 defm V_CMPS_NGE_F32 : VOPC_F32 <vopc<0x49>, "v_cmps_nge_f32", COND_NULL, "v_cmps_nle_f32">;
604 defm V_CMPS_NLG_F32 : VOPC_F32 <vopc<0x4a>, "v_cmps_nlg_f32">;
605 defm V_CMPS_NGT_F32 : VOPC_F32 <vopc<0x4b>, "v_cmps_ngt_f32", COND_NULL, "v_cmps_nlt_f32">;
606 defm V_CMPS_NLE_F32 : VOPC_F32 <vopc<0x4c>, "v_cmps_nle_f32">;
607 defm V_CMPS_NEQ_F32 : VOPC_F32 <vopc<0x4d>, "v_cmps_neq_f32">;
608 defm V_CMPS_NLT_F32 : VOPC_F32 <vopc<0x4e>, "v_cmps_nlt_f32">;
609 defm V_CMPS_TRU_F32 : VOPC_F32 <vopc<0x4f>, "v_cmps_tru_f32">;
610
611
612 defm V_CMPSX_F_F32 : VOPCX_F32 <vopc<0x50>, "v_cmpsx_f_f32">;
613 defm V_CMPSX_LT_F32 : VOPCX_F32 <vopc<0x51>, "v_cmpsx_lt_f32", "v_cmpsx_gt_f32">;
614 defm V_CMPSX_EQ_F32 : VOPCX_F32 <vopc<0x52>, "v_cmpsx_eq_f32">;
615 defm V_CMPSX_LE_F32 : VOPCX_F32 <vopc<0x53>, "v_cmpsx_le_f32", "v_cmpsx_ge_f32">;
616 defm V_CMPSX_GT_F32 : VOPCX_F32 <vopc<0x54>, "v_cmpsx_gt_f32">;
617 defm V_CMPSX_LG_F32 : VOPCX_F32 <vopc<0x55>, "v_cmpsx_lg_f32">;
618 defm V_CMPSX_GE_F32 : VOPCX_F32 <vopc<0x56>, "v_cmpsx_ge_f32">;
619 defm V_CMPSX_O_F32 : VOPCX_F32 <vopc<0x57>, "v_cmpsx_o_f32">;
620 defm V_CMPSX_U_F32 : VOPCX_F32 <vopc<0x58>, "v_cmpsx_u_f32">;
621 defm V_CMPSX_NGE_F32 : VOPCX_F32 <vopc<0x59>, "v_cmpsx_nge_f32", "v_cmpsx_nle_f32">;
622 defm V_CMPSX_NLG_F32 : VOPCX_F32 <vopc<0x5a>, "v_cmpsx_nlg_f32">;
623 defm V_CMPSX_NGT_F32 : VOPCX_F32 <vopc<0x5b>, "v_cmpsx_ngt_f32", "v_cmpsx_nlt_f32">;
624 defm V_CMPSX_NLE_F32 : VOPCX_F32 <vopc<0x5c>, "v_cmpsx_nle_f32">;
625 defm V_CMPSX_NEQ_F32 : VOPCX_F32 <vopc<0x5d>, "v_cmpsx_neq_f32">;
626 defm V_CMPSX_NLT_F32 : VOPCX_F32 <vopc<0x5e>, "v_cmpsx_nlt_f32">;
627 defm V_CMPSX_TRU_F32 : VOPCX_F32 <vopc<0x5f>, "v_cmpsx_tru_f32">;
628
629
630 defm V_CMPS_F_F64 : VOPC_F64 <vopc<0x60>, "v_cmps_f_f64">;
631 defm V_CMPS_LT_F64 : VOPC_F64 <vopc<0x61>, "v_cmps_lt_f64", COND_NULL, "v_cmps_gt_f64">;
632 defm V_CMPS_EQ_F64 : VOPC_F64 <vopc<0x62>, "v_cmps_eq_f64">;
633 defm V_CMPS_LE_F64 : VOPC_F64 <vopc<0x63>, "v_cmps_le_f64", COND_NULL, "v_cmps_ge_f64">;
634 defm V_CMPS_GT_F64 : VOPC_F64 <vopc<0x64>, "v_cmps_gt_f64">;
635 defm V_CMPS_LG_F64 : VOPC_F64 <vopc<0x65>, "v_cmps_lg_f64">;
636 defm V_CMPS_GE_F64 : VOPC_F64 <vopc<0x66>, "v_cmps_ge_f64">;
637 defm V_CMPS_O_F64 : VOPC_F64 <vopc<0x67>, "v_cmps_o_f64">;
638 defm V_CMPS_U_F64 : VOPC_F64 <vopc<0x68>, "v_cmps_u_f64">;
639 defm V_CMPS_NGE_F64 : VOPC_F64 <vopc<0x69>, "v_cmps_nge_f64", COND_NULL, "v_cmps_nle_f64">;
640 defm V_CMPS_NLG_F64 : VOPC_F64 <vopc<0x6a>, "v_cmps_nlg_f64">;
641 defm V_CMPS_NGT_F64 : VOPC_F64 <vopc<0x6b>, "v_cmps_ngt_f64", COND_NULL, "v_cmps_nlt_f64">;
642 defm V_CMPS_NLE_F64 : VOPC_F64 <vopc<0x6c>, "v_cmps_nle_f64">;
643 defm V_CMPS_NEQ_F64 : VOPC_F64 <vopc<0x6d>, "v_cmps_neq_f64">;
644 defm V_CMPS_NLT_F64 : VOPC_F64 <vopc<0x6e>, "v_cmps_nlt_f64">;
645 defm V_CMPS_TRU_F64 : VOPC_F64 <vopc<0x6f>, "v_cmps_tru_f64">;
646
647
648 defm V_CMPSX_F_F64 : VOPCX_F64 <vopc<0x70>, "v_cmpsx_f_f64">;
649 defm V_CMPSX_LT_F64 : VOPCX_F64 <vopc<0x71>, "v_cmpsx_lt_f64", "v_cmpsx_gt_f64">;
650 defm V_CMPSX_EQ_F64 : VOPCX_F64 <vopc<0x72>, "v_cmpsx_eq_f64">;
651 defm V_CMPSX_LE_F64 : VOPCX_F64 <vopc<0x73>, "v_cmpsx_le_f64", "v_cmpsx_ge_f64">;
652 defm V_CMPSX_GT_F64 : VOPCX_F64 <vopc<0x74>, "v_cmpsx_gt_f64">;
653 defm V_CMPSX_LG_F64 : VOPCX_F64 <vopc<0x75>, "v_cmpsx_lg_f64">;
654 defm V_CMPSX_GE_F64 : VOPCX_F64 <vopc<0x76>, "v_cmpsx_ge_f64">;
655 defm V_CMPSX_O_F64 : VOPCX_F64 <vopc<0x77>, "v_cmpsx_o_f64">;
656 defm V_CMPSX_U_F64 : VOPCX_F64 <vopc<0x78>, "v_cmpsx_u_f64">;
657 defm V_CMPSX_NGE_F64 : VOPCX_F64 <vopc<0x79>, "v_cmpsx_nge_f64", "v_cmpsx_nle_f64">;
658 defm V_CMPSX_NLG_F64 : VOPCX_F64 <vopc<0x7a>, "v_cmpsx_nlg_f64">;
659 defm V_CMPSX_NGT_F64 : VOPCX_F64 <vopc<0x7b>, "v_cmpsx_ngt_f64", "v_cmpsx_nlt_f64">;
660 defm V_CMPSX_NLE_F64 : VOPCX_F64 <vopc<0x7c>, "v_cmpsx_nle_f64">;
661 defm V_CMPSX_NEQ_F64 : VOPCX_F64 <vopc<0x7d>, "v_cmpsx_neq_f64">;
662 defm V_CMPSX_NLT_F64 : VOPCX_F64 <vopc<0x7e>, "v_cmpsx_nlt_f64">;
663 defm V_CMPSX_TRU_F64 : VOPCX_F64 <vopc<0x7f>, "v_cmpsx_tru_f64">;
664
665 } // End SubtargetPredicate = isSICI
666
667 defm V_CMP_F_I32 : VOPC_I32 <vopc<0x80, 0xc0>, "v_cmp_f_i32">;
668 defm V_CMP_LT_I32 : VOPC_I32 <vopc<0x81, 0xc1>, "v_cmp_lt_i32", COND_SLT, "v_cmp_gt_i32">;
669 defm V_CMP_EQ_I32 : VOPC_I32 <vopc<0x82, 0xc2>, "v_cmp_eq_i32", COND_EQ>;
670 defm V_CMP_LE_I32 : VOPC_I32 <vopc<0x83, 0xc3>, "v_cmp_le_i32", COND_SLE, "v_cmp_ge_i32">;
671 defm V_CMP_GT_I32 : VOPC_I32 <vopc<0x84, 0xc4>, "v_cmp_gt_i32", COND_SGT>;
672 defm V_CMP_NE_I32 : VOPC_I32 <vopc<0x85, 0xc5>, "v_cmp_ne_i32", COND_NE>;
673 defm V_CMP_GE_I32 : VOPC_I32 <vopc<0x86, 0xc6>, "v_cmp_ge_i32", COND_SGE>;
674 defm V_CMP_T_I32 : VOPC_I32 <vopc<0x87, 0xc7>, "v_cmp_t_i32">;
675
676
677 defm V_CMPX_F_I32 : VOPCX_I32 <vopc<0x90, 0xd0>, "v_cmpx_f_i32">;
678 defm V_CMPX_LT_I32 : VOPCX_I32 <vopc<0x91, 0xd1>, "v_cmpx_lt_i32", "v_cmpx_gt_i32">;
679 defm V_CMPX_EQ_I32 : VOPCX_I32 <vopc<0x92, 0xd2>, "v_cmpx_eq_i32">;
680 defm V_CMPX_LE_I32 : VOPCX_I32 <vopc<0x93, 0xd3>, "v_cmpx_le_i32", "v_cmpx_ge_i32">;
681 defm V_CMPX_GT_I32 : VOPCX_I32 <vopc<0x94, 0xd4>, "v_cmpx_gt_i32">;
682 defm V_CMPX_NE_I32 : VOPCX_I32 <vopc<0x95, 0xd5>, "v_cmpx_ne_i32">;
683 defm V_CMPX_GE_I32 : VOPCX_I32 <vopc<0x96, 0xd6>, "v_cmpx_ge_i32">;
684 defm V_CMPX_T_I32 : VOPCX_I32 <vopc<0x97, 0xd7>, "v_cmpx_t_i32">;
685
686
687 defm V_CMP_F_I64 : VOPC_I64 <vopc<0xa0, 0xe0>, "v_cmp_f_i64">;
688 defm V_CMP_LT_I64 : VOPC_I64 <vopc<0xa1, 0xe1>, "v_cmp_lt_i64", COND_SLT, "v_cmp_gt_i64">;
689 defm V_CMP_EQ_I64 : VOPC_I64 <vopc<0xa2, 0xe2>, "v_cmp_eq_i64", COND_EQ>;
690 defm V_CMP_LE_I64 : VOPC_I64 <vopc<0xa3, 0xe3>, "v_cmp_le_i64", COND_SLE, "v_cmp_ge_i64">;
691 defm V_CMP_GT_I64 : VOPC_I64 <vopc<0xa4, 0xe4>, "v_cmp_gt_i64", COND_SGT>;
692 defm V_CMP_NE_I64 : VOPC_I64 <vopc<0xa5, 0xe5>, "v_cmp_ne_i64", COND_NE>;
693 defm V_CMP_GE_I64 : VOPC_I64 <vopc<0xa6, 0xe6>, "v_cmp_ge_i64", COND_SGE>;
694 defm V_CMP_T_I64 : VOPC_I64 <vopc<0xa7, 0xe7>, "v_cmp_t_i64">;
695
696
697 defm V_CMPX_F_I64 : VOPCX_I64 <vopc<0xb0, 0xf0>, "v_cmpx_f_i64">;
698 defm V_CMPX_LT_I64 : VOPCX_I64 <vopc<0xb1, 0xf1>, "v_cmpx_lt_i64", "v_cmpx_gt_i64">;
699 defm V_CMPX_EQ_I64 : VOPCX_I64 <vopc<0xb2, 0xf2>, "v_cmpx_eq_i64">;
700 defm V_CMPX_LE_I64 : VOPCX_I64 <vopc<0xb3, 0xf3>, "v_cmpx_le_i64", "v_cmpx_ge_i64">;
701 defm V_CMPX_GT_I64 : VOPCX_I64 <vopc<0xb4, 0xf4>, "v_cmpx_gt_i64">;
702 defm V_CMPX_NE_I64 : VOPCX_I64 <vopc<0xb5, 0xf5>, "v_cmpx_ne_i64">;
703 defm V_CMPX_GE_I64 : VOPCX_I64 <vopc<0xb6, 0xf6>, "v_cmpx_ge_i64">;
704 defm V_CMPX_T_I64 : VOPCX_I64 <vopc<0xb7, 0xf7>, "v_cmpx_t_i64">;
705
706
707 defm V_CMP_F_U32 : VOPC_I32 <vopc<0xc0, 0xc8>, "v_cmp_f_u32">;
708 defm V_CMP_LT_U32 : VOPC_I32 <vopc<0xc1, 0xc9>, "v_cmp_lt_u32", COND_ULT, "v_cmp_gt_u32">;
709 defm V_CMP_EQ_U32 : VOPC_I32 <vopc<0xc2, 0xca>, "v_cmp_eq_u32", COND_EQ>;
710 defm V_CMP_LE_U32 : VOPC_I32 <vopc<0xc3, 0xcb>, "v_cmp_le_u32", COND_ULE, "v_cmp_ge_u32">;
711 defm V_CMP_GT_U32 : VOPC_I32 <vopc<0xc4, 0xcc>, "v_cmp_gt_u32", COND_UGT>;
712 defm V_CMP_NE_U32 : VOPC_I32 <vopc<0xc5, 0xcd>, "v_cmp_ne_u32", COND_NE>;
713 defm V_CMP_GE_U32 : VOPC_I32 <vopc<0xc6, 0xce>, "v_cmp_ge_u32", COND_UGE>;
714 defm V_CMP_T_U32 : VOPC_I32 <vopc<0xc7, 0xcf>, "v_cmp_t_u32">;
715
716
717 defm V_CMPX_F_U32 : VOPCX_I32 <vopc<0xd0, 0xd8>, "v_cmpx_f_u32">;
718 defm V_CMPX_LT_U32 : VOPCX_I32 <vopc<0xd1, 0xd9>, "v_cmpx_lt_u32", "v_cmpx_gt_u32">;
719 defm V_CMPX_EQ_U32 : VOPCX_I32 <vopc<0xd2, 0xda>, "v_cmpx_eq_u32">;
720 defm V_CMPX_LE_U32 : VOPCX_I32 <vopc<0xd3, 0xdb>, "v_cmpx_le_u32", "v_cmpx_le_u32">;
721 defm V_CMPX_GT_U32 : VOPCX_I32 <vopc<0xd4, 0xdc>, "v_cmpx_gt_u32">;
722 defm V_CMPX_NE_U32 : VOPCX_I32 <vopc<0xd5, 0xdd>, "v_cmpx_ne_u32">;
723 defm V_CMPX_GE_U32 : VOPCX_I32 <vopc<0xd6, 0xde>, "v_cmpx_ge_u32">;
724 defm V_CMPX_T_U32 : VOPCX_I32 <vopc<0xd7, 0xdf>, "v_cmpx_t_u32">;
725
726
727 defm V_CMP_F_U64 : VOPC_I64 <vopc<0xe0, 0xe8>, "v_cmp_f_u64">;
728 defm V_CMP_LT_U64 : VOPC_I64 <vopc<0xe1, 0xe9>, "v_cmp_lt_u64", COND_ULT, "v_cmp_gt_u64">;
729 defm V_CMP_EQ_U64 : VOPC_I64 <vopc<0xe2, 0xea>, "v_cmp_eq_u64", COND_EQ>;
730 defm V_CMP_LE_U64 : VOPC_I64 <vopc<0xe3, 0xeb>, "v_cmp_le_u64", COND_ULE, "v_cmp_ge_u64">;
731 defm V_CMP_GT_U64 : VOPC_I64 <vopc<0xe4, 0xec>, "v_cmp_gt_u64", COND_UGT>;
732 defm V_CMP_NE_U64 : VOPC_I64 <vopc<0xe5, 0xed>, "v_cmp_ne_u64", COND_NE>;
733 defm V_CMP_GE_U64 : VOPC_I64 <vopc<0xe6, 0xee>, "v_cmp_ge_u64", COND_UGE>;
734 defm V_CMP_T_U64 : VOPC_I64 <vopc<0xe7, 0xef>, "v_cmp_t_u64">;
735
736 defm V_CMPX_F_U64 : VOPCX_I64 <vopc<0xf0, 0xf8>, "v_cmpx_f_u64">;
737 defm V_CMPX_LT_U64 : VOPCX_I64 <vopc<0xf1, 0xf9>, "v_cmpx_lt_u64", "v_cmpx_gt_u64">;
738 defm V_CMPX_EQ_U64 : VOPCX_I64 <vopc<0xf2, 0xfa>, "v_cmpx_eq_u64">;
739 defm V_CMPX_LE_U64 : VOPCX_I64 <vopc<0xf3, 0xfb>, "v_cmpx_le_u64", "v_cmpx_ge_u64">;
740 defm V_CMPX_GT_U64 : VOPCX_I64 <vopc<0xf4, 0xfc>, "v_cmpx_gt_u64">;
741 defm V_CMPX_NE_U64 : VOPCX_I64 <vopc<0xf5, 0xfd>, "v_cmpx_ne_u64">;
742 defm V_CMPX_GE_U64 : VOPCX_I64 <vopc<0xf6, 0xfe>, "v_cmpx_ge_u64">;
743 defm V_CMPX_T_U64 : VOPCX_I64 <vopc<0xf7, 0xff>, "v_cmpx_t_u64">;
744
745 } // End isCompare = 1, isCommutable = 1
746
747 defm V_CMP_CLASS_F32 : VOPC_CLASS_F32 <vopc<0x88, 0x10>, "v_cmp_class_f32">;
748 defm V_CMPX_CLASS_F32 : VOPCX_CLASS_F32 <vopc<0x98, 0x11>, "v_cmpx_class_f32">;
749 defm V_CMP_CLASS_F64 : VOPC_CLASS_F64 <vopc<0xa8, 0x12>, "v_cmp_class_f64">;
750 defm V_CMPX_CLASS_F64 : VOPCX_CLASS_F64 <vopc<0xb8, 0x13>, "v_cmpx_class_f64">;
751
752 //===----------------------------------------------------------------------===//
753 // DS Instructions
754 //===----------------------------------------------------------------------===//
755
756 defm DS_ADD_U32 : DS_1A1D_NORET <0x0, "ds_add_u32", VGPR_32>;
757 defm DS_SUB_U32 : DS_1A1D_NORET <0x1, "ds_sub_u32", VGPR_32>;
758 defm DS_RSUB_U32 : DS_1A1D_NORET <0x2, "ds_rsub_u32", VGPR_32>;
759 defm DS_INC_U32 : DS_1A1D_NORET <0x3, "ds_inc_u32", VGPR_32>;
760 defm DS_DEC_U32 : DS_1A1D_NORET <0x4, "ds_dec_u32", VGPR_32>;
761 defm DS_MIN_I32 : DS_1A1D_NORET <0x5, "ds_min_i32", VGPR_32>;
762 defm DS_MAX_I32 : DS_1A1D_NORET <0x6, "ds_max_i32", VGPR_32>;
763 defm DS_MIN_U32 : DS_1A1D_NORET <0x7, "ds_min_u32", VGPR_32>;
764 defm DS_MAX_U32 : DS_1A1D_NORET <0x8, "ds_max_u32", VGPR_32>;
765 defm DS_AND_B32 : DS_1A1D_NORET <0x9, "ds_and_b32", VGPR_32>;
766 defm DS_OR_B32 : DS_1A1D_NORET <0xa, "ds_or_b32", VGPR_32>;
767 defm DS_XOR_B32 : DS_1A1D_NORET <0xb, "ds_xor_b32", VGPR_32>;
768 defm DS_MSKOR_B32 : DS_1A2D_NORET <0xc, "ds_mskor_b32", VGPR_32>;
769 let mayLoad = 0 in {
770 defm DS_WRITE_B32 : DS_1A1D_NORET <0xd, "ds_write_b32", VGPR_32>;
771 defm DS_WRITE2_B32 : DS_1A1D_Off8_NORET <0xe, "ds_write2_b32", VGPR_32>;
772 defm DS_WRITE2ST64_B32 : DS_1A1D_Off8_NORET <0xf, "ds_write2st64_b32", VGPR_32>;
773 }
774 defm DS_CMPST_B32 : DS_1A2D_NORET <0x10, "ds_cmpst_b32", VGPR_32>;
775 defm DS_CMPST_F32 : DS_1A2D_NORET <0x11, "ds_cmpst_f32", VGPR_32>;
776 defm DS_MIN_F32 : DS_1A2D_NORET <0x12, "ds_min_f32", VGPR_32>;
777 defm DS_MAX_F32 : DS_1A2D_NORET <0x13, "ds_max_f32", VGPR_32>;
778
779 defm DS_GWS_INIT : DS_1A_GDS <0x19, "ds_gws_init">;
780 defm DS_GWS_SEMA_V : DS_1A_GDS <0x1a, "ds_gws_sema_v">;
781 defm DS_GWS_SEMA_BR : DS_1A_GDS <0x1b, "ds_gws_sema_br">;
782 defm DS_GWS_SEMA_P : DS_1A_GDS <0x1c, "ds_gws_sema_p">;
783 defm DS_GWS_BARRIER : DS_1A_GDS <0x1d, "ds_gws_barrier">;
784 let mayLoad = 0 in {
785 defm DS_WRITE_B8 : DS_1A1D_NORET <0x1e, "ds_write_b8", VGPR_32>;
786 defm DS_WRITE_B16 : DS_1A1D_NORET <0x1f, "ds_write_b16", VGPR_32>;
787 }
788 defm DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "ds_add_rtn_u32", VGPR_32, "ds_add_u32">;
789 defm DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "ds_sub_rtn_u32", VGPR_32, "ds_sub_u32">;
790 defm DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "ds_rsub_rtn_u32", VGPR_32, "ds_rsub_u32">;
791 defm DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "ds_inc_rtn_u32", VGPR_32, "ds_inc_u32">;
792 defm DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "ds_dec_rtn_u32", VGPR_32, "ds_dec_u32">;
793 defm DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "ds_min_rtn_i32", VGPR_32, "ds_min_i32">;
794 defm DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "ds_max_rtn_i32", VGPR_32, "ds_max_i32">;
795 defm DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "ds_min_rtn_u32", VGPR_32, "ds_min_u32">;
796 defm DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "ds_max_rtn_u32", VGPR_32, "ds_max_u32">;
797 defm DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "ds_and_rtn_b32", VGPR_32, "ds_and_b32">;
798 defm DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "ds_or_rtn_b32", VGPR_32, "ds_or_b32">;
799 defm DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "ds_xor_rtn_b32", VGPR_32, "ds_xor_b32">;
800 defm DS_MSKOR_RTN_B32 : DS_1A2D_RET <0x2c, "ds_mskor_rtn_b32", VGPR_32, "ds_mskor_b32">;
801 defm DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "ds_wrxchg_rtn_b32", VGPR_32>;
802 defm DS_WRXCHG2_RTN_B32 : DS_1A2D_RET <
803   0x2e, "ds_wrxchg2_rtn_b32", VReg_64, "", VGPR_32
804 >;
805 defm DS_WRXCHG2ST64_RTN_B32 : DS_1A2D_RET <
806   0x2f, "ds_wrxchg2st64_rtn_b32", VReg_64, "", VGPR_32
807 >;
808 defm DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "ds_cmpst_rtn_b32", VGPR_32, "ds_cmpst_b32">;
809 defm DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "ds_cmpst_rtn_f32", VGPR_32, "ds_cmpst_f32">;
810 defm DS_MIN_RTN_F32 : DS_1A2D_RET <0x32, "ds_min_rtn_f32", VGPR_32, "ds_min_f32">;
811 defm DS_MAX_RTN_F32 : DS_1A2D_RET <0x33, "ds_max_rtn_f32", VGPR_32, "ds_max_f32">;
812 defm DS_SWIZZLE_B32 : DS_1A_RET <0x35, "ds_swizzle_b32", VGPR_32>;
813 let mayStore = 0 in {
814 defm DS_READ_B32 : DS_1A_RET <0x36, "ds_read_b32", VGPR_32>;
815 defm DS_READ2_B32 : DS_1A_Off8_RET <0x37, "ds_read2_b32", VReg_64>;
816 defm DS_READ2ST64_B32 : DS_1A_Off8_RET <0x38, "ds_read2st64_b32", VReg_64>;
817 defm DS_READ_I8 : DS_1A_RET <0x39, "ds_read_i8", VGPR_32>;
818 defm DS_READ_U8 : DS_1A_RET <0x3a, "ds_read_u8", VGPR_32>;
819 defm DS_READ_I16 : DS_1A_RET <0x3b, "ds_read_i16", VGPR_32>;
820 defm DS_READ_U16 : DS_1A_RET <0x3c, "ds_read_u16", VGPR_32>;
821 }
822 defm DS_CONSUME : DS_0A_RET <0x3d, "ds_consume">;
823 defm DS_APPEND : DS_0A_RET <0x3e, "ds_append">;
824 defm DS_ORDERED_COUNT : DS_1A_RET_GDS <0x3f, "ds_ordered_count">;
825 defm DS_ADD_U64 : DS_1A1D_NORET <0x40, "ds_add_u64", VReg_64>;
826 defm DS_SUB_U64 : DS_1A1D_NORET <0x41, "ds_sub_u64", VReg_64>;
827 defm DS_RSUB_U64 : DS_1A1D_NORET <0x42, "ds_rsub_u64", VReg_64>;
828 defm DS_INC_U64 : DS_1A1D_NORET <0x43, "ds_inc_u64", VReg_64>;
829 defm DS_DEC_U64 : DS_1A1D_NORET <0x44, "ds_dec_u64", VReg_64>;
830 defm DS_MIN_I64 : DS_1A1D_NORET <0x45, "ds_min_i64", VReg_64>;
831 defm DS_MAX_I64 : DS_1A1D_NORET <0x46, "ds_max_i64", VReg_64>;
832 defm DS_MIN_U64 : DS_1A1D_NORET <0x47, "ds_min_u64", VReg_64>;
833 defm DS_MAX_U64 : DS_1A1D_NORET <0x48, "ds_max_u64", VReg_64>;
834 defm DS_AND_B64 : DS_1A1D_NORET <0x49, "ds_and_b64", VReg_64>;
835 defm DS_OR_B64 : DS_1A1D_NORET <0x4a, "ds_or_b64", VReg_64>;
836 defm DS_XOR_B64 : DS_1A1D_NORET <0x4b, "ds_xor_b64", VReg_64>;
837 defm DS_MSKOR_B64 : DS_1A2D_NORET <0x4c, "ds_mskor_b64", VReg_64>;
838 let mayLoad = 0 in {
839 defm DS_WRITE_B64 : DS_1A1D_NORET <0x4d, "ds_write_b64", VReg_64>;
840 defm DS_WRITE2_B64 : DS_1A1D_Off8_NORET <0x4E, "ds_write2_b64", VReg_64>;
841 defm DS_WRITE2ST64_B64 : DS_1A1D_Off8_NORET <0x4f, "ds_write2st64_b64", VReg_64>;
842 }
843 defm DS_CMPST_B64 : DS_1A2D_NORET <0x50, "ds_cmpst_b64", VReg_64>;
844 defm DS_CMPST_F64 : DS_1A2D_NORET <0x51, "ds_cmpst_f64", VReg_64>;
845 defm DS_MIN_F64 : DS_1A1D_NORET <0x52, "ds_min_f64", VReg_64>;
846 defm DS_MAX_F64 : DS_1A1D_NORET <0x53, "ds_max_f64", VReg_64>;
847
848 defm DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "ds_add_rtn_u64", VReg_64, "ds_add_u64">;
849 defm DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "ds_sub_rtn_u64", VReg_64, "ds_sub_u64">;
850 defm DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "ds_rsub_rtn_u64", VReg_64, "ds_rsub_u64">;
851 defm DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "ds_inc_rtn_u64", VReg_64, "ds_inc_u64">;
852 defm DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "ds_dec_rtn_u64", VReg_64, "ds_dec_u64">;
853 defm DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "ds_min_rtn_i64", VReg_64, "ds_min_i64">;
854 defm DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "ds_max_rtn_i64", VReg_64, "ds_max_i64">;
855 defm DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "ds_min_rtn_u64", VReg_64, "ds_min_u64">;
856 defm DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "ds_max_rtn_u64", VReg_64, "ds_max_u64">;
857 defm DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "ds_and_rtn_b64", VReg_64, "ds_and_b64">;
858 defm DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "ds_or_rtn_b64", VReg_64, "ds_or_b64">;
859 defm DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "ds_xor_rtn_b64", VReg_64, "ds_xor_b64">;
860 defm DS_MSKOR_RTN_B64 : DS_1A2D_RET <0x6c, "ds_mskor_rtn_b64", VReg_64, "ds_mskor_b64">;
861 defm DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "ds_wrxchg_rtn_b64", VReg_64, "ds_wrxchg_b64">;
862 defm DS_WRXCHG2_RTN_B64 : DS_1A2D_RET <0x6e, "ds_wrxchg2_rtn_b64", VReg_128, "ds_wrxchg2_b64", VReg_64>;
863 defm DS_WRXCHG2ST64_RTN_B64 : DS_1A2D_RET <0x6f, "ds_wrxchg2st64_rtn_b64", VReg_128, "ds_wrxchg2st64_b64", VReg_64>;
864 defm DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "ds_cmpst_rtn_b64", VReg_64, "ds_cmpst_b64">;
865 defm DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "ds_cmpst_rtn_f64", VReg_64, "ds_cmpst_f64">;
866 defm DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "ds_min_rtn_f64", VReg_64, "ds_min_f64">;
867 defm DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "ds_max_rtn_f64", VReg_64, "ds_max_f64">;
868
869 let mayStore = 0 in {
870 defm DS_READ_B64 : DS_1A_RET <0x76, "ds_read_b64", VReg_64>;
871 defm DS_READ2_B64 : DS_1A_Off8_RET <0x77, "ds_read2_b64", VReg_128>;
872 defm DS_READ2ST64_B64 : DS_1A_Off8_RET <0x78, "ds_read2st64_b64", VReg_128>;
873 }
874
875 defm DS_ADD_SRC2_U32 : DS_1A <0x80, "ds_add_src2_u32">;
876 defm DS_SUB_SRC2_U32 : DS_1A <0x81, "ds_sub_src2_u32">;
877 defm DS_RSUB_SRC2_U32 : DS_1A <0x82, "ds_rsub_src2_u32">;
878 defm DS_INC_SRC2_U32 : DS_1A <0x83, "ds_inc_src2_u32">;
879 defm DS_DEC_SRC2_U32 : DS_1A <0x84, "ds_dec_src2_u32">;
880 defm DS_MIN_SRC2_I32 : DS_1A <0x85, "ds_min_src2_i32">;
881 defm DS_MAX_SRC2_I32 : DS_1A <0x86, "ds_max_src2_i32">;
882 defm DS_MIN_SRC2_U32 : DS_1A <0x87, "ds_min_src2_u32">;
883 defm DS_MAX_SRC2_U32 : DS_1A <0x88, "ds_max_src2_u32">;
884 defm DS_AND_SRC2_B32 : DS_1A <0x89, "ds_and_src_b32">;
885 defm DS_OR_SRC2_B32 : DS_1A <0x8a, "ds_or_src2_b32">;
886 defm DS_XOR_SRC2_B32 : DS_1A <0x8b, "ds_xor_src2_b32">;
887 defm DS_WRITE_SRC2_B32 : DS_1A <0x8c, "ds_write_src2_b32">;
888
889 defm DS_MIN_SRC2_F32 : DS_1A <0x92, "ds_min_src2_f32">;
890 defm DS_MAX_SRC2_F32 : DS_1A <0x93, "ds_max_src2_f32">;
891
892 defm DS_ADD_SRC2_U64 : DS_1A <0xc0, "ds_add_src2_u64">;
893 defm DS_SUB_SRC2_U64 : DS_1A <0xc1, "ds_sub_src2_u64">;
894 defm DS_RSUB_SRC2_U64 : DS_1A <0xc2, "ds_rsub_src2_u64">;
895 defm DS_INC_SRC2_U64 : DS_1A <0xc3, "ds_inc_src2_u64">;
896 defm DS_DEC_SRC2_U64 : DS_1A <0xc4, "ds_dec_src2_u64">;
897 defm DS_MIN_SRC2_I64 : DS_1A <0xc5, "ds_min_src2_i64">;
898 defm DS_MAX_SRC2_I64 : DS_1A <0xc6, "ds_max_src2_i64">;
899 defm DS_MIN_SRC2_U64 : DS_1A <0xc7, "ds_min_src2_u64">;
900 defm DS_MAX_SRC2_U64 : DS_1A <0xc8, "ds_max_src2_u64">;
901 defm DS_AND_SRC2_B64 : DS_1A <0xc9, "ds_and_src2_b64">;
902 defm DS_OR_SRC2_B64 : DS_1A <0xca, "ds_or_src2_b64">;
903 defm DS_XOR_SRC2_B64 : DS_1A <0xcb, "ds_xor_src2_b64">;
904 defm DS_WRITE_SRC2_B64 : DS_1A <0xcc, "ds_write_src2_b64">;
905
906 defm DS_MIN_SRC2_F64 : DS_1A <0xd2, "ds_min_src2_f64">;
907 defm DS_MAX_SRC2_F64 : DS_1A <0xd3, "ds_max_src2_f64">;
908
909 //===----------------------------------------------------------------------===//
910 // MUBUF Instructions
911 //===----------------------------------------------------------------------===//
912
913 defm BUFFER_LOAD_FORMAT_X : MUBUF_Load_Helper <
914   mubuf<0x00>, "buffer_load_format_x", VGPR_32
915 >;
916 defm BUFFER_LOAD_FORMAT_XY : MUBUF_Load_Helper <
917   mubuf<0x01>, "buffer_load_format_xy", VReg_64
918 >;
919 defm BUFFER_LOAD_FORMAT_XYZ : MUBUF_Load_Helper <
920   mubuf<0x02>, "buffer_load_format_xyz", VReg_96
921 >;
922 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <
923   mubuf<0x03>, "buffer_load_format_xyzw", VReg_128
924 >;
925 defm BUFFER_STORE_FORMAT_X : MUBUF_Store_Helper <
926   mubuf<0x04>, "buffer_store_format_x", VGPR_32
927 >;
928 defm BUFFER_STORE_FORMAT_XY : MUBUF_Store_Helper <
929   mubuf<0x05>, "buffer_store_format_xy", VReg_64
930 >;
931 defm BUFFER_STORE_FORMAT_XYZ : MUBUF_Store_Helper <
932   mubuf<0x06>, "buffer_store_format_xyz", VReg_96
933 >;
934 defm BUFFER_STORE_FORMAT_XYZW : MUBUF_Store_Helper <
935   mubuf<0x07>, "buffer_store_format_xyzw", VReg_128
936 >;
937 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
938   mubuf<0x08, 0x10>, "buffer_load_ubyte", VGPR_32, i32, az_extloadi8_global
939 >;
940 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
941   mubuf<0x09, 0x11>, "buffer_load_sbyte", VGPR_32, i32, sextloadi8_global
942 >;
943 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
944   mubuf<0x0a, 0x12>, "buffer_load_ushort", VGPR_32, i32, az_extloadi16_global
945 >;
946 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
947   mubuf<0x0b, 0x13>, "buffer_load_sshort", VGPR_32, i32, sextloadi16_global
948 >;
949 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
950   mubuf<0x0c, 0x14>, "buffer_load_dword", VGPR_32, i32, global_load
951 >;
952 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
953   mubuf<0x0d, 0x15>, "buffer_load_dwordx2", VReg_64, v2i32, global_load
954 >;
955 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
956   mubuf<0x0e, 0x17>, "buffer_load_dwordx4", VReg_128, v4i32, global_load
957 >;
958
959 defm BUFFER_STORE_BYTE : MUBUF_Store_Helper <
960   mubuf<0x18>, "buffer_store_byte", VGPR_32, i32, truncstorei8_global
961 >;
962
963 defm BUFFER_STORE_SHORT : MUBUF_Store_Helper <
964   mubuf<0x1a>, "buffer_store_short", VGPR_32, i32, truncstorei16_global
965 >;
966
967 defm BUFFER_STORE_DWORD : MUBUF_Store_Helper <
968   mubuf<0x1c>, "buffer_store_dword", VGPR_32, i32, global_store
969 >;
970
971 defm BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
972   mubuf<0x1d>, "buffer_store_dwordx2", VReg_64, v2i32, global_store
973 >;
974
975 defm BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
976   mubuf<0x1e, 0x1f>, "buffer_store_dwordx4", VReg_128, v4i32, global_store
977 >;
978
979 defm BUFFER_ATOMIC_SWAP : MUBUF_Atomic <
980   mubuf<0x30, 0x40>, "buffer_atomic_swap", VGPR_32, i32, atomic_swap_global
981 >;
982 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <mubuf<0x31, 0x41>, "buffer_atomic_cmpswap", []>;
983 defm BUFFER_ATOMIC_ADD : MUBUF_Atomic <
984   mubuf<0x32, 0x42>, "buffer_atomic_add", VGPR_32, i32, atomic_add_global
985 >;
986 defm BUFFER_ATOMIC_SUB : MUBUF_Atomic <
987   mubuf<0x33, 0x43>, "buffer_atomic_sub", VGPR_32, i32, atomic_sub_global
988 >;
989 //def BUFFER_ATOMIC_RSUB : MUBUF_ <mubuf<0x34>, "buffer_atomic_rsub", []>; // isn't on CI & VI
990 defm BUFFER_ATOMIC_SMIN : MUBUF_Atomic <
991   mubuf<0x35, 0x44>, "buffer_atomic_smin", VGPR_32, i32, atomic_min_global
992 >;
993 defm BUFFER_ATOMIC_UMIN : MUBUF_Atomic <
994   mubuf<0x36, 0x45>, "buffer_atomic_umin", VGPR_32, i32, atomic_umin_global
995 >;
996 defm BUFFER_ATOMIC_SMAX : MUBUF_Atomic <
997   mubuf<0x37, 0x46>, "buffer_atomic_smax", VGPR_32, i32, atomic_max_global
998 >;
999 defm BUFFER_ATOMIC_UMAX : MUBUF_Atomic <
1000   mubuf<0x38, 0x47>, "buffer_atomic_umax", VGPR_32, i32, atomic_umax_global
1001 >;
1002 defm BUFFER_ATOMIC_AND : MUBUF_Atomic <
1003   mubuf<0x39, 0x48>, "buffer_atomic_and", VGPR_32, i32, atomic_and_global
1004 >;
1005 defm BUFFER_ATOMIC_OR : MUBUF_Atomic <
1006   mubuf<0x3a, 0x49>, "buffer_atomic_or", VGPR_32, i32, atomic_or_global
1007 >;
1008 defm BUFFER_ATOMIC_XOR : MUBUF_Atomic <
1009   mubuf<0x3b, 0x4a>, "buffer_atomic_xor", VGPR_32, i32, atomic_xor_global
1010 >;
1011 //def BUFFER_ATOMIC_INC : MUBUF_ <mubuf<0x3c, 0x4b>, "buffer_atomic_inc", []>;
1012 //def BUFFER_ATOMIC_DEC : MUBUF_ <mubuf<0x3d, 0x4c>, "buffer_atomic_dec", []>;
1013 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <mubuf<0x3e>, "buffer_atomic_fcmpswap", []>; // isn't on VI
1014 //def BUFFER_ATOMIC_FMIN : MUBUF_ <mubuf<0x3f>, "buffer_atomic_fmin", []>; // isn't on VI
1015 //def BUFFER_ATOMIC_FMAX : MUBUF_ <mubuf<0x40>, "buffer_atomic_fmax", []>; // isn't on VI
1016 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <mubuf<0x50, 0x60>, "buffer_atomic_swap_x2", []>;
1017 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <mubuf<0x51, 0x61>, "buffer_atomic_cmpswap_x2", []>;
1018 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <mubuf<0x52, 0x62>, "buffer_atomic_add_x2", []>;
1019 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <mubuf<0x53, 0x63>, "buffer_atomic_sub_x2", []>;
1020 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <mubuf<0x54>, "buffer_atomic_rsub_x2", []>; // isn't on CI & VI
1021 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <mubuf<0x55, 0x64>, "buffer_atomic_smin_x2", []>;
1022 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <mubuf<0x56, 0x65>, "buffer_atomic_umin_x2", []>;
1023 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <mubuf<0x57, 0x66>, "buffer_atomic_smax_x2", []>;
1024 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <mubuf<0x58, 0x67>, "buffer_atomic_umax_x2", []>;
1025 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <mubuf<0x59, 0x68>, "buffer_atomic_and_x2", []>;
1026 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <mubuf<0x5a, 0x69>, "buffer_atomic_or_x2", []>;
1027 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <mubuf<0x5b, 0x6a>, "buffer_atomic_xor_x2", []>;
1028 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <mubuf<0x5c, 0x6b>, "buffer_atomic_inc_x2", []>;
1029 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <mubuf<0x5d, 0x6c>, "buffer_atomic_dec_x2", []>;
1030 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <mubuf<0x5e>, "buffer_atomic_fcmpswap_x2", []>; // isn't on VI
1031 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <mubuf<0x5f>, "buffer_atomic_fmin_x2", []>; // isn't on VI
1032 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <mubuf<0x60>, "buffer_atomic_fmax_x2", []>; // isn't on VI
1033
1034 let SubtargetPredicate = isSI in {
1035 defm BUFFER_WBINVL1_SC : MUBUF_Invalidate <mubuf<0x70>, "buffer_wbinvl1_sc", int_amdgcn_buffer_wbinvl1_sc>; // isn't on CI & VI
1036 }
1037
1038 defm BUFFER_WBINVL1 : MUBUF_Invalidate <mubuf<0x71, 0x3e>, "buffer_wbinvl1", int_amdgcn_buffer_wbinvl1>;
1039
1040 //===----------------------------------------------------------------------===//
1041 // MTBUF Instructions
1042 //===----------------------------------------------------------------------===//
1043
1044 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "tbuffer_load_format_x", []>;
1045 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "tbuffer_load_format_xy", []>;
1046 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "tbuffer_load_format_xyz", []>;
1047 defm TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "tbuffer_load_format_xyzw", VReg_128>;
1048 defm TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "tbuffer_store_format_x", VGPR_32>;
1049 defm TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "tbuffer_store_format_xy", VReg_64>;
1050 defm TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "tbuffer_store_format_xyz", VReg_128>;
1051 defm TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "tbuffer_store_format_xyzw", VReg_128>;
1052
1053 //===----------------------------------------------------------------------===//
1054 // MIMG Instructions
1055 //===----------------------------------------------------------------------===//
1056
1057 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "image_load">;
1058 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "image_load_mip">;
1059 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"image_load_pck", 0x00000002>;
1060 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"image_load_pck_sgn", 0x00000003>;
1061 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"image_load_mip_pck", 0x00000004>;
1062 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"image_load_mip_pck_sgn", 0x00000005>;
1063 //def IMAGE_STORE : MIMG_NoPattern_ <"image_store", 0x00000008>;
1064 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"image_store_mip", 0x00000009>;
1065 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"image_store_pck", 0x0000000a>;
1066 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"image_store_mip_pck", 0x0000000b>;
1067 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "image_get_resinfo">;
1068 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"image_atomic_swap", 0x0000000f>;
1069 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"image_atomic_cmpswap", 0x00000010>;
1070 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"image_atomic_add", 0x00000011>;
1071 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"image_atomic_sub", 0x00000012>;
1072 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"image_atomic_rsub", 0x00000013>;
1073 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"image_atomic_smin", 0x00000014>;
1074 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"image_atomic_umin", 0x00000015>;
1075 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"image_atomic_smax", 0x00000016>;
1076 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"image_atomic_umax", 0x00000017>;
1077 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"image_atomic_and", 0x00000018>;
1078 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"image_atomic_or", 0x00000019>;
1079 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"image_atomic_xor", 0x0000001a>;
1080 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"image_atomic_inc", 0x0000001b>;
1081 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"image_atomic_dec", 0x0000001c>;
1082 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"image_atomic_fcmpswap", 0x0000001d>;
1083 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"image_atomic_fmin", 0x0000001e>;
1084 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"image_atomic_fmax", 0x0000001f>;
1085 defm IMAGE_SAMPLE           : MIMG_Sampler_WQM <0x00000020, "image_sample">;
1086 defm IMAGE_SAMPLE_CL        : MIMG_Sampler_WQM <0x00000021, "image_sample_cl">;
1087 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "image_sample_d">;
1088 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "image_sample_d_cl">;
1089 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "image_sample_l">;
1090 defm IMAGE_SAMPLE_B         : MIMG_Sampler_WQM <0x00000025, "image_sample_b">;
1091 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler_WQM <0x00000026, "image_sample_b_cl">;
1092 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "image_sample_lz">;
1093 defm IMAGE_SAMPLE_C         : MIMG_Sampler_WQM <0x00000028, "image_sample_c">;
1094 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler_WQM <0x00000029, "image_sample_c_cl">;
1095 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "image_sample_c_d">;
1096 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "image_sample_c_d_cl">;
1097 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "image_sample_c_l">;
1098 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler_WQM <0x0000002d, "image_sample_c_b">;
1099 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler_WQM <0x0000002e, "image_sample_c_b_cl">;
1100 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "image_sample_c_lz">;
1101 defm IMAGE_SAMPLE_O         : MIMG_Sampler_WQM <0x00000030, "image_sample_o">;
1102 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler_WQM <0x00000031, "image_sample_cl_o">;
1103 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "image_sample_d_o">;
1104 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "image_sample_d_cl_o">;
1105 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "image_sample_l_o">;
1106 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler_WQM <0x00000035, "image_sample_b_o">;
1107 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler_WQM <0x00000036, "image_sample_b_cl_o">;
1108 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "image_sample_lz_o">;
1109 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler_WQM <0x00000038, "image_sample_c_o">;
1110 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler_WQM <0x00000039, "image_sample_c_cl_o">;
1111 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "image_sample_c_d_o">;
1112 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "image_sample_c_d_cl_o">;
1113 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "image_sample_c_l_o">;
1114 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler_WQM <0x0000003d, "image_sample_c_b_o">;
1115 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler_WQM <0x0000003e, "image_sample_c_b_cl_o">;
1116 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "image_sample_c_lz_o">;
1117 defm IMAGE_GATHER4          : MIMG_Gather_WQM <0x00000040, "image_gather4">;
1118 defm IMAGE_GATHER4_CL       : MIMG_Gather_WQM <0x00000041, "image_gather4_cl">;
1119 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "image_gather4_l">;
1120 defm IMAGE_GATHER4_B        : MIMG_Gather_WQM <0x00000045, "image_gather4_b">;
1121 defm IMAGE_GATHER4_B_CL     : MIMG_Gather_WQM <0x00000046, "image_gather4_b_cl">;
1122 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "image_gather4_lz">;
1123 defm IMAGE_GATHER4_C        : MIMG_Gather_WQM <0x00000048, "image_gather4_c">;
1124 defm IMAGE_GATHER4_C_CL     : MIMG_Gather_WQM <0x00000049, "image_gather4_c_cl">;
1125 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "image_gather4_c_l">;
1126 defm IMAGE_GATHER4_C_B      : MIMG_Gather_WQM <0x0000004d, "image_gather4_c_b">;
1127 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather_WQM <0x0000004e, "image_gather4_c_b_cl">;
1128 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "image_gather4_c_lz">;
1129 defm IMAGE_GATHER4_O        : MIMG_Gather_WQM <0x00000050, "image_gather4_o">;
1130 defm IMAGE_GATHER4_CL_O     : MIMG_Gather_WQM <0x00000051, "image_gather4_cl_o">;
1131 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "image_gather4_l_o">;
1132 defm IMAGE_GATHER4_B_O      : MIMG_Gather_WQM <0x00000055, "image_gather4_b_o">;
1133 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "image_gather4_b_cl_o">;
1134 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "image_gather4_lz_o">;
1135 defm IMAGE_GATHER4_C_O      : MIMG_Gather_WQM <0x00000058, "image_gather4_c_o">;
1136 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather_WQM <0x00000059, "image_gather4_c_cl_o">;
1137 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "image_gather4_c_l_o">;
1138 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather_WQM <0x0000005d, "image_gather4_c_b_o">;
1139 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather_WQM <0x0000005e, "image_gather4_c_b_cl_o">;
1140 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "image_gather4_c_lz_o">;
1141 defm IMAGE_GET_LOD          : MIMG_Sampler_WQM <0x00000060, "image_get_lod">;
1142 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "image_sample_cd">;
1143 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "image_sample_cd_cl">;
1144 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "image_sample_c_cd">;
1145 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "image_sample_c_cd_cl">;
1146 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "image_sample_cd_o">;
1147 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "image_sample_cd_cl_o">;
1148 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "image_sample_c_cd_o">;
1149 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "image_sample_c_cd_cl_o">;
1150 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"image_rsrc256", 0x0000007e>;
1151 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"image_sampler", 0x0000007f>;
1152
1153 //===----------------------------------------------------------------------===//
1154 // VOP1 Instructions
1155 //===----------------------------------------------------------------------===//
1156
1157 let vdst = 0, src0 = 0 in {
1158 defm V_NOP : VOP1_m <vop1<0x0>, (outs), (ins), "v_nop", [], "v_nop">;
1159 }
1160
1161 let isMoveImm = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1162 defm V_MOV_B32 : VOP1Inst <vop1<0x1>, "v_mov_b32", VOP_I32_I32>;
1163 } // End isMoveImm = 1
1164
1165 let Uses = [EXEC] in {
1166
1167 // FIXME: Specify SchedRW for READFIRSTLANE_B32
1168
1169 def V_READFIRSTLANE_B32 : VOP1 <
1170   0x00000002,
1171   (outs SReg_32:$vdst),
1172   (ins VGPR_32:$src0),
1173   "v_readfirstlane_b32 $vdst, $src0",
1174   []
1175 >;
1176
1177 }
1178
1179 let SchedRW = [WriteQuarterRate32] in {
1180
1181 defm V_CVT_I32_F64 : VOP1Inst <vop1<0x3>, "v_cvt_i32_f64",
1182   VOP_I32_F64, fp_to_sint
1183 >;
1184 defm V_CVT_F64_I32 : VOP1Inst <vop1<0x4>, "v_cvt_f64_i32",
1185   VOP_F64_I32, sint_to_fp
1186 >;
1187 defm V_CVT_F32_I32 : VOP1Inst <vop1<0x5>, "v_cvt_f32_i32",
1188   VOP_F32_I32, sint_to_fp
1189 >;
1190 defm V_CVT_F32_U32 : VOP1Inst <vop1<0x6>, "v_cvt_f32_u32",
1191   VOP_F32_I32, uint_to_fp
1192 >;
1193 defm V_CVT_U32_F32 : VOP1Inst <vop1<0x7>, "v_cvt_u32_f32",
1194   VOP_I32_F32, fp_to_uint
1195 >;
1196 defm V_CVT_I32_F32 : VOP1Inst <vop1<0x8>, "v_cvt_i32_f32",
1197   VOP_I32_F32, fp_to_sint
1198 >;
1199 defm V_CVT_F16_F32 : VOP1Inst <vop1<0xa>, "v_cvt_f16_f32",
1200   VOP_I32_F32, fp_to_f16
1201 >;
1202 defm V_CVT_F32_F16 : VOP1Inst <vop1<0xb>, "v_cvt_f32_f16",
1203   VOP_F32_I32, f16_to_fp
1204 >;
1205 defm V_CVT_RPI_I32_F32 : VOP1Inst <vop1<0xc>, "v_cvt_rpi_i32_f32",
1206   VOP_I32_F32, cvt_rpi_i32_f32>;
1207 defm V_CVT_FLR_I32_F32 : VOP1Inst <vop1<0xd>, "v_cvt_flr_i32_f32",
1208   VOP_I32_F32, cvt_flr_i32_f32>;
1209 defm V_CVT_OFF_F32_I4 : VOP1Inst  <vop1<0x0e>, "v_cvt_off_f32_i4", VOP_F32_I32>;
1210 defm V_CVT_F32_F64 : VOP1Inst <vop1<0xf>, "v_cvt_f32_f64",
1211   VOP_F32_F64, fround
1212 >;
1213 defm V_CVT_F64_F32 : VOP1Inst <vop1<0x10>, "v_cvt_f64_f32",
1214   VOP_F64_F32, fextend
1215 >;
1216 defm V_CVT_F32_UBYTE0 : VOP1Inst <vop1<0x11>, "v_cvt_f32_ubyte0",
1217   VOP_F32_I32, AMDGPUcvt_f32_ubyte0
1218 >;
1219 defm V_CVT_F32_UBYTE1 : VOP1Inst <vop1<0x12>, "v_cvt_f32_ubyte1",
1220   VOP_F32_I32, AMDGPUcvt_f32_ubyte1
1221 >;
1222 defm V_CVT_F32_UBYTE2 : VOP1Inst <vop1<0x13>, "v_cvt_f32_ubyte2",
1223   VOP_F32_I32, AMDGPUcvt_f32_ubyte2
1224 >;
1225 defm V_CVT_F32_UBYTE3 : VOP1Inst <vop1<0x14>, "v_cvt_f32_ubyte3",
1226   VOP_F32_I32, AMDGPUcvt_f32_ubyte3
1227 >;
1228 defm V_CVT_U32_F64 : VOP1Inst <vop1<0x15>, "v_cvt_u32_f64",
1229   VOP_I32_F64, fp_to_uint
1230 >;
1231 defm V_CVT_F64_U32 : VOP1Inst <vop1<0x16>, "v_cvt_f64_u32",
1232   VOP_F64_I32, uint_to_fp
1233 >;
1234
1235 } // let SchedRW = [WriteQuarterRate32]
1236
1237 defm V_FRACT_F32 : VOP1Inst <vop1<0x20, 0x1b>, "v_fract_f32",
1238   VOP_F32_F32, AMDGPUfract
1239 >;
1240 defm V_TRUNC_F32 : VOP1Inst <vop1<0x21, 0x1c>, "v_trunc_f32",
1241   VOP_F32_F32, ftrunc
1242 >;
1243 defm V_CEIL_F32 : VOP1Inst <vop1<0x22, 0x1d>, "v_ceil_f32",
1244   VOP_F32_F32, fceil
1245 >;
1246 defm V_RNDNE_F32 : VOP1Inst <vop1<0x23, 0x1e>, "v_rndne_f32",
1247   VOP_F32_F32, frint
1248 >;
1249 defm V_FLOOR_F32 : VOP1Inst <vop1<0x24, 0x1f>, "v_floor_f32",
1250   VOP_F32_F32, ffloor
1251 >;
1252 defm V_EXP_F32 : VOP1Inst <vop1<0x25, 0x20>, "v_exp_f32",
1253   VOP_F32_F32, fexp2
1254 >;
1255
1256 let SchedRW = [WriteQuarterRate32] in {
1257
1258 defm V_LOG_F32 : VOP1Inst <vop1<0x27, 0x21>, "v_log_f32",
1259   VOP_F32_F32, flog2
1260 >;
1261 defm V_RCP_F32 : VOP1Inst <vop1<0x2a, 0x22>, "v_rcp_f32",
1262   VOP_F32_F32, AMDGPUrcp
1263 >;
1264 defm V_RCP_IFLAG_F32 : VOP1Inst <vop1<0x2b, 0x23>, "v_rcp_iflag_f32",
1265   VOP_F32_F32
1266 >;
1267 defm V_RSQ_F32 : VOP1Inst <vop1<0x2e, 0x24>, "v_rsq_f32",
1268   VOP_F32_F32, AMDGPUrsq
1269 >;
1270
1271 } //let SchedRW = [WriteQuarterRate32]
1272
1273 let SchedRW = [WriteDouble] in {
1274
1275 defm V_RCP_F64 : VOP1Inst <vop1<0x2f, 0x25>, "v_rcp_f64",
1276   VOP_F64_F64, AMDGPUrcp
1277 >;
1278 defm V_RSQ_F64 : VOP1Inst <vop1<0x31, 0x26>, "v_rsq_f64",
1279   VOP_F64_F64, AMDGPUrsq
1280 >;
1281
1282 } // let SchedRW = [WriteDouble];
1283
1284 defm V_SQRT_F32 : VOP1Inst <vop1<0x33, 0x27>, "v_sqrt_f32",
1285   VOP_F32_F32, fsqrt
1286 >;
1287
1288 let SchedRW = [WriteDouble] in {
1289
1290 defm V_SQRT_F64 : VOP1Inst <vop1<0x34, 0x28>, "v_sqrt_f64",
1291   VOP_F64_F64, fsqrt
1292 >;
1293
1294 } // End SchedRW = [WriteDouble]
1295
1296 let SchedRW = [WriteQuarterRate32] in {
1297
1298 defm V_SIN_F32 : VOP1Inst <vop1<0x35, 0x29>, "v_sin_f32",
1299   VOP_F32_F32, AMDGPUsin
1300 >;
1301 defm V_COS_F32 : VOP1Inst <vop1<0x36, 0x2a>, "v_cos_f32",
1302   VOP_F32_F32, AMDGPUcos
1303 >;
1304
1305 } // End SchedRW = [WriteQuarterRate32]
1306
1307 defm V_NOT_B32 : VOP1Inst <vop1<0x37, 0x2b>, "v_not_b32", VOP_I32_I32>;
1308 defm V_BFREV_B32 : VOP1Inst <vop1<0x38, 0x2c>, "v_bfrev_b32", VOP_I32_I32>;
1309 defm V_FFBH_U32 : VOP1Inst <vop1<0x39, 0x2d>, "v_ffbh_u32", VOP_I32_I32>;
1310 defm V_FFBL_B32 : VOP1Inst <vop1<0x3a, 0x2e>, "v_ffbl_b32", VOP_I32_I32>;
1311 defm V_FFBH_I32 : VOP1Inst <vop1<0x3b, 0x2f>, "v_ffbh_i32", VOP_I32_I32>;
1312 defm V_FREXP_EXP_I32_F64 : VOP1Inst <vop1<0x3c,0x30>, "v_frexp_exp_i32_f64",
1313   VOP_I32_F64
1314 >;
1315
1316 let SchedRW = [WriteDoubleAdd] in {
1317 defm V_FREXP_MANT_F64 : VOP1Inst <vop1<0x3d, 0x31>, "v_frexp_mant_f64",
1318   VOP_F64_F64
1319 >;
1320
1321 defm V_FRACT_F64 : VOP1Inst <vop1<0x3e, 0x32>, "v_fract_f64",
1322   VOP_F64_F64
1323 >;
1324 } // End SchedRW = [WriteDoubleAdd]
1325
1326
1327 defm V_FREXP_EXP_I32_F32 : VOP1Inst <vop1<0x3f, 0x33>, "v_frexp_exp_i32_f32",
1328   VOP_I32_F32
1329 >;
1330 defm V_FREXP_MANT_F32 : VOP1Inst <vop1<0x40, 0x34>, "v_frexp_mant_f32",
1331   VOP_F32_F32
1332 >;
1333 let vdst = 0, src0 = 0 in {
1334 defm V_CLREXCP : VOP1_m <vop1<0x41,0x35>, (outs), (ins), "v_clrexcp", [],
1335   "v_clrexcp"
1336 >;
1337 }
1338 defm V_MOVRELD_B32 : VOP1Inst <vop1<0x42, 0x36>, "v_movreld_b32", VOP_I32_I32>;
1339 defm V_MOVRELS_B32 : VOP1Inst <vop1<0x43, 0x37>, "v_movrels_b32", VOP_I32_I32>;
1340 defm V_MOVRELSD_B32 : VOP1Inst <vop1<0x44, 0x38>, "v_movrelsd_b32", VOP_I32_I32>;
1341
1342 // These instruction only exist on SI and CI
1343 let SubtargetPredicate = isSICI in {
1344
1345 let SchedRW = [WriteQuarterRate32] in {
1346
1347 defm V_MOV_FED_B32 : VOP1InstSI <vop1<0x9>, "v_mov_fed_b32", VOP_I32_I32>;
1348 defm V_LOG_CLAMP_F32 : VOP1InstSI <vop1<0x26>, "v_log_clamp_f32", VOP_F32_F32>;
1349 defm V_RCP_CLAMP_F32 : VOP1InstSI <vop1<0x28>, "v_rcp_clamp_f32", VOP_F32_F32>;
1350 defm V_RCP_LEGACY_F32 : VOP1InstSI <vop1<0x29>, "v_rcp_legacy_f32", VOP_F32_F32>;
1351 defm V_RSQ_CLAMP_F32 : VOP1InstSI <vop1<0x2c>, "v_rsq_clamp_f32",
1352   VOP_F32_F32, AMDGPUrsq_clamped
1353 >;
1354 defm V_RSQ_LEGACY_F32 : VOP1InstSI <vop1<0x2d>, "v_rsq_legacy_f32",
1355   VOP_F32_F32, AMDGPUrsq_legacy
1356 >;
1357
1358 } // End SchedRW = [WriteQuarterRate32]
1359
1360 let SchedRW = [WriteDouble] in {
1361
1362 defm V_RCP_CLAMP_F64 : VOP1InstSI <vop1<0x30>, "v_rcp_clamp_f64", VOP_F64_F64>;
1363 defm V_RSQ_CLAMP_F64 : VOP1InstSI <vop1<0x32>, "v_rsq_clamp_f64",
1364   VOP_F64_F64, AMDGPUrsq_clamped
1365 >;
1366
1367 } // End SchedRW = [WriteDouble]
1368
1369 } // End SubtargetPredicate = isSICI
1370
1371 //===----------------------------------------------------------------------===//
1372 // VINTRP Instructions
1373 //===----------------------------------------------------------------------===//
1374
1375 let Uses = [M0, EXEC] in {
1376
1377 // FIXME: Specify SchedRW for VINTRP insturctions.
1378
1379 multiclass V_INTERP_P1_F32_m : VINTRP_m <
1380   0x00000000,
1381   (outs VGPR_32:$dst),
1382   (ins VGPR_32:$i, i32imm:$attr_chan, i32imm:$attr),
1383   "v_interp_p1_f32 $dst, $i, $attr_chan, $attr, [m0]",
1384   [(set f32:$dst, (AMDGPUinterp_p1 i32:$i, (i32 imm:$attr_chan),
1385                                            (i32 imm:$attr)))]
1386 >;
1387
1388 let OtherPredicates = [has32BankLDS] in {
1389
1390 defm V_INTERP_P1_F32 : V_INTERP_P1_F32_m;
1391
1392 } // End OtherPredicates = [has32BankLDS]
1393
1394 let OtherPredicates = [has16BankLDS], Constraints = "@earlyclobber $dst" in {
1395
1396 defm V_INTERP_P1_F32_16bank : V_INTERP_P1_F32_m;
1397
1398 } // End OtherPredicates = [has32BankLDS], Constraints = "@earlyclobber $dst"
1399
1400 let DisableEncoding = "$src0", Constraints = "$src0 = $dst" in {
1401
1402 defm V_INTERP_P2_F32 : VINTRP_m <
1403   0x00000001,
1404   (outs VGPR_32:$dst),
1405   (ins VGPR_32:$src0, VGPR_32:$j, i32imm:$attr_chan, i32imm:$attr),
1406   "v_interp_p2_f32 $dst, [$src0], $j, $attr_chan, $attr, [m0]",
1407   [(set f32:$dst, (AMDGPUinterp_p2 f32:$src0, i32:$j, (i32 imm:$attr_chan),
1408                                                      (i32 imm:$attr)))]>;
1409
1410 } // End DisableEncoding = "$src0", Constraints = "$src0 = $dst"
1411
1412 defm V_INTERP_MOV_F32 : VINTRP_m <
1413   0x00000002,
1414   (outs VGPR_32:$dst),
1415   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr),
1416   "v_interp_mov_f32 $dst, $src0, $attr_chan, $attr, [m0]",
1417   [(set f32:$dst, (AMDGPUinterp_mov (i32 imm:$src0), (i32 imm:$attr_chan),
1418                                     (i32 imm:$attr)))]>;
1419
1420 } // End Uses = [M0, EXEC]
1421
1422 //===----------------------------------------------------------------------===//
1423 // VOP2 Instructions
1424 //===----------------------------------------------------------------------===//
1425
1426 multiclass V_CNDMASK <vop2 op, string name> {
1427   defm _e32 : VOP2_m <
1428       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins32, VOP_CNDMASK.Asm32, [],
1429       name, name>;
1430
1431   defm _e64  : VOP3_m <
1432       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins64,
1433       name#!cast<string>(VOP_CNDMASK.Asm64), [], name, 3>;
1434 }
1435
1436 defm V_CNDMASK_B32 : V_CNDMASK<vop2<0x0>, "v_cndmask_b32">;
1437
1438 let isCommutable = 1 in {
1439 defm V_ADD_F32 : VOP2Inst <vop2<0x3, 0x1>, "v_add_f32",
1440   VOP_F32_F32_F32, fadd
1441 >;
1442
1443 defm V_SUB_F32 : VOP2Inst <vop2<0x4, 0x2>, "v_sub_f32", VOP_F32_F32_F32, fsub>;
1444 defm V_SUBREV_F32 : VOP2Inst <vop2<0x5, 0x3>, "v_subrev_f32",
1445   VOP_F32_F32_F32, null_frag, "v_sub_f32"
1446 >;
1447 } // End isCommutable = 1
1448
1449 let isCommutable = 1 in {
1450
1451 defm V_MUL_LEGACY_F32 : VOP2Inst <vop2<0x7, 0x4>, "v_mul_legacy_f32",
1452   VOP_F32_F32_F32, int_AMDGPU_mul
1453 >;
1454
1455 defm V_MUL_F32 : VOP2Inst <vop2<0x8, 0x5>, "v_mul_f32",
1456   VOP_F32_F32_F32, fmul
1457 >;
1458
1459 defm V_MUL_I32_I24 : VOP2Inst <vop2<0x9, 0x6>, "v_mul_i32_i24",
1460   VOP_I32_I32_I32, AMDGPUmul_i24
1461 >;
1462
1463 defm V_MUL_HI_I32_I24 : VOP2Inst <vop2<0xa,0x7>, "v_mul_hi_i32_i24",
1464   VOP_I32_I32_I32
1465 >;
1466
1467 defm V_MUL_U32_U24 : VOP2Inst <vop2<0xb, 0x8>, "v_mul_u32_u24",
1468   VOP_I32_I32_I32, AMDGPUmul_u24
1469 >;
1470
1471 defm V_MUL_HI_U32_U24 : VOP2Inst <vop2<0xc,0x9>, "v_mul_hi_u32_u24",
1472  VOP_I32_I32_I32
1473 >;
1474
1475 defm V_MIN_F32 : VOP2Inst <vop2<0xf, 0xa>, "v_min_f32", VOP_F32_F32_F32,
1476   fminnum>;
1477 defm V_MAX_F32 : VOP2Inst <vop2<0x10, 0xb>, "v_max_f32", VOP_F32_F32_F32,
1478   fmaxnum>;
1479 defm V_MIN_I32 : VOP2Inst <vop2<0x11, 0xc>, "v_min_i32", VOP_I32_I32_I32>;
1480 defm V_MAX_I32 : VOP2Inst <vop2<0x12, 0xd>, "v_max_i32", VOP_I32_I32_I32>;
1481 defm V_MIN_U32 : VOP2Inst <vop2<0x13, 0xe>, "v_min_u32", VOP_I32_I32_I32>;
1482 defm V_MAX_U32 : VOP2Inst <vop2<0x14, 0xf>, "v_max_u32", VOP_I32_I32_I32>;
1483
1484 defm V_LSHRREV_B32 : VOP2Inst <
1485   vop2<0x16, 0x10>, "v_lshrrev_b32", VOP_I32_I32_I32, null_frag,
1486     "v_lshr_b32"
1487 >;
1488
1489 defm V_ASHRREV_I32 : VOP2Inst <
1490   vop2<0x18, 0x11>, "v_ashrrev_i32", VOP_I32_I32_I32, null_frag,
1491     "v_ashr_i32"
1492 >;
1493
1494 defm V_LSHLREV_B32 : VOP2Inst <
1495   vop2<0x1a, 0x12>, "v_lshlrev_b32", VOP_I32_I32_I32, null_frag,
1496     "v_lshl_b32"
1497 >;
1498
1499 defm V_AND_B32 : VOP2Inst <vop2<0x1b, 0x13>, "v_and_b32", VOP_I32_I32_I32>;
1500 defm V_OR_B32 : VOP2Inst <vop2<0x1c, 0x14>, "v_or_b32", VOP_I32_I32_I32>;
1501 defm V_XOR_B32 : VOP2Inst <vop2<0x1d, 0x15>, "v_xor_b32", VOP_I32_I32_I32>;
1502
1503 let Constraints = "$dst = $src2", DisableEncoding="$src2",
1504     isConvertibleToThreeAddress = 1 in {
1505 defm V_MAC_F32 : VOP2Inst <vop2<0x1f, 0x16>, "v_mac_f32", VOP_MAC>;
1506 }
1507 } // End isCommutable = 1
1508
1509 defm V_MADMK_F32 : VOP2MADK <vop2<0x20, 0x17>, "v_madmk_f32">;
1510
1511 let isCommutable = 1 in {
1512 defm V_MADAK_F32 : VOP2MADK <vop2<0x21, 0x18>, "v_madak_f32">;
1513 } // End isCommutable = 1
1514
1515 let isCommutable = 1 in {
1516 // No patterns so that the scalar instructions are always selected.
1517 // The scalar versions will be replaced with vector when needed later.
1518
1519 // V_ADD_I32, V_SUB_I32, and V_SUBREV_I32 where renamed to *_U32 in VI,
1520 // but the VI instructions behave the same as the SI versions.
1521 defm V_ADD_I32 : VOP2bInst <vop2<0x25, 0x19>, "v_add_i32",
1522   VOP2b_I32_I1_I32_I32
1523 >;
1524 defm V_SUB_I32 : VOP2bInst <vop2<0x26, 0x1a>, "v_sub_i32", VOP2b_I32_I1_I32_I32>;
1525
1526 defm V_SUBREV_I32 : VOP2bInst <vop2<0x27, 0x1b>, "v_subrev_i32",
1527   VOP2b_I32_I1_I32_I32, null_frag, "v_sub_i32"
1528 >;
1529
1530 defm V_ADDC_U32 : VOP2bInst <vop2<0x28, 0x1c>, "v_addc_u32",
1531   VOP2b_I32_I1_I32_I32_I1
1532 >;
1533 defm V_SUBB_U32 : VOP2bInst <vop2<0x29, 0x1d>, "v_subb_u32",
1534   VOP2b_I32_I1_I32_I32_I1
1535 >;
1536 defm V_SUBBREV_U32 : VOP2bInst <vop2<0x2a, 0x1e>, "v_subbrev_u32",
1537   VOP2b_I32_I1_I32_I32_I1, null_frag, "v_subb_u32"
1538 >;
1539
1540 } // End isCommutable = 1
1541
1542 defm V_READLANE_B32 : VOP2SI_3VI_m <
1543   vop3 <0x001, 0x289>,
1544   "v_readlane_b32",
1545   (outs SReg_32:$vdst),
1546   (ins VGPR_32:$src0, SCSrc_32:$src1),
1547   "v_readlane_b32 $vdst, $src0, $src1"
1548 >;
1549
1550 defm V_WRITELANE_B32 : VOP2SI_3VI_m <
1551   vop3 <0x002, 0x28a>,
1552   "v_writelane_b32",
1553   (outs VGPR_32:$vdst),
1554   (ins SReg_32:$src0, SCSrc_32:$src1),
1555   "v_writelane_b32 $vdst, $src0, $src1"
1556 >;
1557
1558 // These instructions only exist on SI and CI
1559 let SubtargetPredicate = isSICI in {
1560
1561 let isCommutable = 1 in {
1562 defm V_MAC_LEGACY_F32 : VOP2InstSI <vop2<0x6>, "v_mac_legacy_f32",
1563   VOP_F32_F32_F32
1564 >;
1565 } // End isCommutable = 1
1566
1567 defm V_MIN_LEGACY_F32 : VOP2InstSI <vop2<0xd>, "v_min_legacy_f32",
1568   VOP_F32_F32_F32, AMDGPUfmin_legacy
1569 >;
1570 defm V_MAX_LEGACY_F32 : VOP2InstSI <vop2<0xe>, "v_max_legacy_f32",
1571   VOP_F32_F32_F32, AMDGPUfmax_legacy
1572 >;
1573
1574 let isCommutable = 1 in {
1575 defm V_LSHR_B32 : VOP2InstSI <vop2<0x15>, "v_lshr_b32", VOP_I32_I32_I32>;
1576 defm V_ASHR_I32 : VOP2InstSI <vop2<0x17>, "v_ashr_i32", VOP_I32_I32_I32>;
1577 defm V_LSHL_B32 : VOP2InstSI <vop2<0x19>, "v_lshl_b32", VOP_I32_I32_I32>;
1578 } // End isCommutable = 1
1579 } // End let SubtargetPredicate = SICI
1580
1581 defm V_BFM_B32 : VOP2_VI3_Inst <vop23<0x1e, 0x293>, "v_bfm_b32",
1582   VOP_I32_I32_I32
1583 >;
1584 defm V_BCNT_U32_B32 : VOP2_VI3_Inst <vop23<0x22, 0x28b>, "v_bcnt_u32_b32",
1585   VOP_I32_I32_I32
1586 >;
1587 defm V_MBCNT_LO_U32_B32 : VOP2_VI3_Inst <vop23<0x23, 0x28c>, "v_mbcnt_lo_u32_b32",
1588   VOP_I32_I32_I32
1589 >;
1590 defm V_MBCNT_HI_U32_B32 : VOP2_VI3_Inst <vop23<0x24, 0x28d>, "v_mbcnt_hi_u32_b32",
1591   VOP_I32_I32_I32
1592 >;
1593 defm V_LDEXP_F32 : VOP2_VI3_Inst <vop23<0x2b, 0x288>, "v_ldexp_f32",
1594   VOP_F32_F32_I32, AMDGPUldexp
1595 >;
1596
1597 defm V_CVT_PKACCUM_U8_F32 : VOP2_VI3_Inst <vop23<0x2c, 0x1f0>, "v_cvt_pkaccum_u8_f32",
1598   VOP_I32_F32_I32>; // TODO: set "Uses = dst"
1599
1600 defm V_CVT_PKNORM_I16_F32 : VOP2_VI3_Inst <vop23<0x2d, 0x294>, "v_cvt_pknorm_i16_f32",
1601   VOP_I32_F32_F32
1602 >;
1603 defm V_CVT_PKNORM_U16_F32 : VOP2_VI3_Inst <vop23<0x2e, 0x295>, "v_cvt_pknorm_u16_f32",
1604   VOP_I32_F32_F32
1605 >;
1606 defm V_CVT_PKRTZ_F16_F32 : VOP2_VI3_Inst <vop23<0x2f, 0x296>, "v_cvt_pkrtz_f16_f32",
1607   VOP_I32_F32_F32, int_SI_packf16
1608 >;
1609 defm V_CVT_PK_U16_U32 : VOP2_VI3_Inst <vop23<0x30, 0x297>, "v_cvt_pk_u16_u32",
1610   VOP_I32_I32_I32
1611 >;
1612 defm V_CVT_PK_I16_I32 : VOP2_VI3_Inst <vop23<0x31, 0x298>, "v_cvt_pk_i16_i32",
1613   VOP_I32_I32_I32
1614 >;
1615
1616 //===----------------------------------------------------------------------===//
1617 // VOP3 Instructions
1618 //===----------------------------------------------------------------------===//
1619
1620 let isCommutable = 1 in {
1621 defm V_MAD_LEGACY_F32 : VOP3Inst <vop3<0x140, 0x1c0>, "v_mad_legacy_f32",
1622   VOP_F32_F32_F32_F32
1623 >;
1624
1625 defm V_MAD_F32 : VOP3Inst <vop3<0x141, 0x1c1>, "v_mad_f32",
1626   VOP_F32_F32_F32_F32, fmad
1627 >;
1628
1629 defm V_MAD_I32_I24 : VOP3Inst <vop3<0x142, 0x1c2>, "v_mad_i32_i24",
1630   VOP_I32_I32_I32_I32, AMDGPUmad_i24
1631 >;
1632 defm V_MAD_U32_U24 : VOP3Inst <vop3<0x143, 0x1c3>, "v_mad_u32_u24",
1633   VOP_I32_I32_I32_I32, AMDGPUmad_u24
1634 >;
1635 } // End isCommutable = 1
1636
1637 defm V_CUBEID_F32 : VOP3Inst <vop3<0x144, 0x1c4>, "v_cubeid_f32",
1638   VOP_F32_F32_F32_F32
1639 >;
1640 defm V_CUBESC_F32 : VOP3Inst <vop3<0x145, 0x1c5>, "v_cubesc_f32",
1641   VOP_F32_F32_F32_F32
1642 >;
1643 defm V_CUBETC_F32 : VOP3Inst <vop3<0x146, 0x1c6>, "v_cubetc_f32",
1644   VOP_F32_F32_F32_F32
1645 >;
1646 defm V_CUBEMA_F32 : VOP3Inst <vop3<0x147, 0x1c7>, "v_cubema_f32",
1647   VOP_F32_F32_F32_F32
1648 >;
1649
1650 defm V_BFE_U32 : VOP3Inst <vop3<0x148, 0x1c8>, "v_bfe_u32",
1651   VOP_I32_I32_I32_I32, AMDGPUbfe_u32
1652 >;
1653 defm V_BFE_I32 : VOP3Inst <vop3<0x149, 0x1c9>, "v_bfe_i32",
1654   VOP_I32_I32_I32_I32, AMDGPUbfe_i32
1655 >;
1656
1657 defm V_BFI_B32 : VOP3Inst <vop3<0x14a, 0x1ca>, "v_bfi_b32",
1658   VOP_I32_I32_I32_I32, AMDGPUbfi
1659 >;
1660
1661 let isCommutable = 1 in {
1662 defm V_FMA_F32 : VOP3Inst <vop3<0x14b, 0x1cb>, "v_fma_f32",
1663   VOP_F32_F32_F32_F32, fma
1664 >;
1665 defm V_FMA_F64 : VOP3Inst <vop3<0x14c, 0x1cc>, "v_fma_f64",
1666   VOP_F64_F64_F64_F64, fma
1667 >;
1668 } // End isCommutable = 1
1669
1670 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "v_lerp_u8", []>;
1671 defm V_ALIGNBIT_B32 : VOP3Inst <vop3<0x14e, 0x1ce>, "v_alignbit_b32",
1672   VOP_I32_I32_I32_I32
1673 >;
1674 defm V_ALIGNBYTE_B32 : VOP3Inst <vop3<0x14f, 0x1cf>, "v_alignbyte_b32",
1675   VOP_I32_I32_I32_I32
1676 >;
1677
1678 defm V_MIN3_F32 : VOP3Inst <vop3<0x151, 0x1d0>, "v_min3_f32",
1679   VOP_F32_F32_F32_F32, AMDGPUfmin3>;
1680
1681 defm V_MIN3_I32 : VOP3Inst <vop3<0x152, 0x1d1>, "v_min3_i32",
1682   VOP_I32_I32_I32_I32, AMDGPUsmin3
1683 >;
1684 defm V_MIN3_U32 : VOP3Inst <vop3<0x153, 0x1d2>, "v_min3_u32",
1685   VOP_I32_I32_I32_I32, AMDGPUumin3
1686 >;
1687 defm V_MAX3_F32 : VOP3Inst <vop3<0x154, 0x1d3>, "v_max3_f32",
1688   VOP_F32_F32_F32_F32, AMDGPUfmax3
1689 >;
1690 defm V_MAX3_I32 : VOP3Inst <vop3<0x155, 0x1d4>, "v_max3_i32",
1691   VOP_I32_I32_I32_I32, AMDGPUsmax3
1692 >;
1693 defm V_MAX3_U32 : VOP3Inst <vop3<0x156, 0x1d5>, "v_max3_u32",
1694   VOP_I32_I32_I32_I32, AMDGPUumax3
1695 >;
1696 defm V_MED3_F32 : VOP3Inst <vop3<0x157, 0x1d6>, "v_med3_f32",
1697   VOP_F32_F32_F32_F32
1698 >;
1699 defm V_MED3_I32 : VOP3Inst <vop3<0x158, 0x1d7>, "v_med3_i32",
1700   VOP_I32_I32_I32_I32
1701 >;
1702 defm V_MED3_U32 : VOP3Inst <vop3<0x159, 0x1d8>, "v_med3_u32",
1703   VOP_I32_I32_I32_I32
1704 >;
1705
1706 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "v_sad_u8", []>;
1707 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "v_sad_hi_u8", []>;
1708 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "v_sad_u16", []>;
1709 defm V_SAD_U32 : VOP3Inst <vop3<0x15d, 0x1dc>, "v_sad_u32",
1710   VOP_I32_I32_I32_I32
1711 >;
1712 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "v_cvt_pk_u8_f32", []>;
1713 defm V_DIV_FIXUP_F32 : VOP3Inst <
1714   vop3<0x15f, 0x1de>, "v_div_fixup_f32", VOP_F32_F32_F32_F32, AMDGPUdiv_fixup
1715 >;
1716
1717 let SchedRW = [WriteDoubleAdd] in {
1718
1719 defm V_DIV_FIXUP_F64 : VOP3Inst <
1720   vop3<0x160, 0x1df>, "v_div_fixup_f64", VOP_F64_F64_F64_F64, AMDGPUdiv_fixup
1721 >;
1722
1723 } // End SchedRW = [WriteDouble]
1724
1725 let SchedRW = [WriteDoubleAdd] in {
1726 let isCommutable = 1 in {
1727
1728 defm V_ADD_F64 : VOP3Inst <vop3<0x164, 0x280>, "v_add_f64",
1729   VOP_F64_F64_F64, fadd
1730 >;
1731 defm V_MUL_F64 : VOP3Inst <vop3<0x165, 0x281>, "v_mul_f64",
1732   VOP_F64_F64_F64, fmul
1733 >;
1734
1735 defm V_MIN_F64 : VOP3Inst <vop3<0x166, 0x282>, "v_min_f64",
1736   VOP_F64_F64_F64, fminnum
1737 >;
1738 defm V_MAX_F64 : VOP3Inst <vop3<0x167, 0x283>, "v_max_f64",
1739   VOP_F64_F64_F64, fmaxnum
1740 >;
1741
1742 } // isCommutable = 1
1743
1744 defm V_LDEXP_F64 : VOP3Inst <vop3<0x168, 0x284>, "v_ldexp_f64",
1745   VOP_F64_F64_I32, AMDGPUldexp
1746 >;
1747
1748 } // let SchedRW = [WriteDoubleAdd]
1749
1750 let isCommutable = 1, SchedRW = [WriteQuarterRate32] in {
1751
1752 defm V_MUL_LO_U32 : VOP3Inst <vop3<0x169, 0x285>, "v_mul_lo_u32",
1753   VOP_I32_I32_I32
1754 >;
1755 defm V_MUL_HI_U32 : VOP3Inst <vop3<0x16a, 0x286>, "v_mul_hi_u32",
1756   VOP_I32_I32_I32
1757 >;
1758
1759 defm V_MUL_LO_I32 : VOP3Inst <vop3<0x16b, 0x285>, "v_mul_lo_i32",
1760   VOP_I32_I32_I32
1761 >;
1762 defm V_MUL_HI_I32 : VOP3Inst <vop3<0x16c, 0x287>, "v_mul_hi_i32",
1763   VOP_I32_I32_I32
1764 >;
1765
1766 } // isCommutable = 1, SchedRW = [WriteQuarterRate32]
1767
1768 let SchedRW = [WriteFloatFMA, WriteSALU] in {
1769 defm V_DIV_SCALE_F32 : VOP3b_32 <vop3<0x16d, 0x1e0>, "v_div_scale_f32", []>;
1770 }
1771
1772 let SchedRW = [WriteDouble, WriteSALU] in {
1773 // Double precision division pre-scale.
1774 defm V_DIV_SCALE_F64 : VOP3b_64 <vop3<0x16e, 0x1e1>, "v_div_scale_f64", []>;
1775 } // let SchedRW = [WriteDouble]
1776
1777 let isCommutable = 1, Uses = [VCC, EXEC] in {
1778
1779 let SchedRW = [WriteFloatFMA] in {
1780 // v_div_fmas_f32:
1781 //   result = src0 * src1 + src2
1782 //   if (vcc)
1783 //     result *= 2^32
1784 //
1785 defm V_DIV_FMAS_F32 : VOP3_VCC_Inst <vop3<0x16f, 0x1e2>, "v_div_fmas_f32",
1786   VOP_F32_F32_F32_F32, AMDGPUdiv_fmas
1787 >;
1788 }
1789
1790 let SchedRW = [WriteDouble] in {
1791 // v_div_fmas_f64:
1792 //   result = src0 * src1 + src2
1793 //   if (vcc)
1794 //     result *= 2^64
1795 //
1796 defm V_DIV_FMAS_F64 : VOP3_VCC_Inst <vop3<0x170, 0x1e3>, "v_div_fmas_f64",
1797   VOP_F64_F64_F64_F64, AMDGPUdiv_fmas
1798 >;
1799
1800 } // End SchedRW = [WriteDouble]
1801 } // End isCommutable = 1, Uses = [VCC, EXEC]
1802
1803 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "v_msad_u8", []>;
1804 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "v_qsad_u8", []>;
1805 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "v_mqsad_u8", []>;
1806
1807 let SchedRW = [WriteDouble] in {
1808 defm V_TRIG_PREOP_F64 : VOP3Inst <
1809   vop3<0x174, 0x292>, "v_trig_preop_f64", VOP_F64_F64_I32, AMDGPUtrig_preop
1810 >;
1811
1812 } // let SchedRW = [WriteDouble]
1813
1814 // These instructions only exist on SI and CI
1815 let SubtargetPredicate = isSICI in {
1816
1817 defm V_LSHL_B64 : VOP3Inst <vop3<0x161>, "v_lshl_b64", VOP_I64_I64_I32>;
1818 defm V_LSHR_B64 : VOP3Inst <vop3<0x162>, "v_lshr_b64", VOP_I64_I64_I32>;
1819 defm V_ASHR_I64 : VOP3Inst <vop3<0x163>, "v_ashr_i64", VOP_I64_I64_I32>;
1820
1821 defm V_MULLIT_F32 : VOP3Inst <vop3<0x150>, "v_mullit_f32",
1822   VOP_F32_F32_F32_F32>;
1823
1824 } // End SubtargetPredicate = isSICI
1825
1826 let SubtargetPredicate = isVI in {
1827
1828 defm V_LSHLREV_B64 : VOP3Inst <vop3<0, 0x28f>, "v_lshlrev_b64",
1829   VOP_I64_I32_I64
1830 >;
1831 defm V_LSHRREV_B64 : VOP3Inst <vop3<0, 0x290>, "v_lshrrev_b64",
1832   VOP_I64_I32_I64
1833 >;
1834 defm V_ASHRREV_I64 : VOP3Inst <vop3<0, 0x291>, "v_ashrrev_i64",
1835   VOP_I64_I32_I64
1836 >;
1837
1838 } // End SubtargetPredicate = isVI
1839
1840 //===----------------------------------------------------------------------===//
1841 // Pseudo Instructions
1842 //===----------------------------------------------------------------------===//
1843 let isCodeGenOnly = 1, isPseudo = 1 in {
1844
1845 // For use in patterns
1846 def V_CNDMASK_B64_PSEUDO : VOP3Common <(outs VReg_64:$dst),
1847   (ins VSrc_64:$src0, VSrc_64:$src1, SSrc_64:$src2), "", []
1848 >;
1849
1850 let hasSideEffects = 0, mayLoad = 0, mayStore = 0, Uses = [EXEC] in {
1851 // 64-bit vector move instruction.  This is mainly used by the SIFoldOperands
1852 // pass to enable folding of inline immediates.
1853 def V_MOV_B64_PSEUDO : InstSI <(outs VReg_64:$dst), (ins VSrc_64:$src0), "", []>;
1854 } // end let hasSideEffects = 0, mayLoad = 0, mayStore = 0
1855
1856 let hasSideEffects = 1 in {
1857 def SGPR_USE : InstSI <(outs),(ins), "", []>;
1858 }
1859
1860 // SI pseudo instructions. These are used by the CFG structurizer pass
1861 // and should be lowered to ISA instructions prior to codegen.
1862
1863 let mayLoad = 1, mayStore = 1, hasSideEffects = 1 in {
1864 let Uses = [EXEC], Defs = [EXEC] in {
1865
1866 let isBranch = 1, isTerminator = 1 in {
1867
1868 def SI_IF: InstSI <
1869   (outs SReg_64:$dst),
1870   (ins SReg_64:$vcc, brtarget:$target),
1871   "",
1872   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1873 >;
1874
1875 def SI_ELSE : InstSI <
1876   (outs SReg_64:$dst),
1877   (ins SReg_64:$src, brtarget:$target),
1878   "",
1879   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1880 > {
1881   let Constraints = "$src = $dst";
1882 }
1883
1884 def SI_LOOP : InstSI <
1885   (outs),
1886   (ins SReg_64:$saved, brtarget:$target),
1887   "si_loop $saved, $target",
1888   [(int_SI_loop i64:$saved, bb:$target)]
1889 >;
1890
1891 } // end isBranch = 1, isTerminator = 1
1892
1893 def SI_BREAK : InstSI <
1894   (outs SReg_64:$dst),
1895   (ins SReg_64:$src),
1896   "si_else $dst, $src",
1897   [(set i64:$dst, (int_SI_break i64:$src))]
1898 >;
1899
1900 def SI_IF_BREAK : InstSI <
1901   (outs SReg_64:$dst),
1902   (ins SReg_64:$vcc, SReg_64:$src),
1903   "si_if_break $dst, $vcc, $src",
1904   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1905 >;
1906
1907 def SI_ELSE_BREAK : InstSI <
1908   (outs SReg_64:$dst),
1909   (ins SReg_64:$src0, SReg_64:$src1),
1910   "si_else_break $dst, $src0, $src1",
1911   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1912 >;
1913
1914 def SI_END_CF : InstSI <
1915   (outs),
1916   (ins SReg_64:$saved),
1917   "si_end_cf $saved",
1918   [(int_SI_end_cf i64:$saved)]
1919 >;
1920
1921 } // End Uses = [EXEC], Defs = [EXEC]
1922
1923 let Uses = [EXEC], Defs = [EXEC,VCC] in {
1924 def SI_KILL : InstSI <
1925   (outs),
1926   (ins VSrc_32:$src),
1927   "si_kill $src",
1928   [(int_AMDGPU_kill f32:$src)]
1929 >;
1930 } // End Uses = [EXEC], Defs = [EXEC,VCC]
1931
1932 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1933
1934 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1935
1936 //defm SI_ : RegisterLoadStore <VGPR_32, FRAMEri, ADDRIndirect>;
1937
1938 let UseNamedOperandTable = 1 in {
1939
1940 def SI_RegisterLoad : InstSI <
1941   (outs VGPR_32:$dst, SReg_64:$temp),
1942   (ins FRAMEri32:$addr, i32imm:$chan),
1943   "", []
1944 > {
1945   let isRegisterLoad = 1;
1946   let mayLoad = 1;
1947 }
1948
1949 class SIRegStore<dag outs> : InstSI <
1950   outs,
1951   (ins VGPR_32:$val, FRAMEri32:$addr, i32imm:$chan),
1952   "", []
1953 > {
1954   let isRegisterStore = 1;
1955   let mayStore = 1;
1956 }
1957
1958 let usesCustomInserter = 1 in {
1959 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1960 } // End usesCustomInserter = 1
1961 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1962
1963
1964 } // End UseNamedOperandTable = 1
1965
1966 def SI_INDIRECT_SRC : InstSI <
1967   (outs VGPR_32:$dst, SReg_64:$temp),
1968   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1969   "si_indirect_src $dst, $temp, $src, $idx, $off",
1970   []
1971 >;
1972
1973 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1974   (outs rc:$dst, SReg_64:$temp),
1975   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VGPR_32:$val),
1976   "si_indirect_dst $dst, $temp, $src, $idx, $off, $val",
1977   []
1978 > {
1979   let Constraints = "$src = $dst";
1980 }
1981
1982 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VGPR_32>;
1983 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1984 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1985 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1986 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1987
1988 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1989
1990 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1991
1992   let UseNamedOperandTable = 1, Uses = [EXEC] in {
1993     def _SAVE : InstSI <
1994       (outs),
1995       (ins sgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
1996            SReg_32:$scratch_offset),
1997       "", []
1998     > {
1999       let mayStore = 1;
2000       let mayLoad = 0;
2001     }
2002
2003     def _RESTORE : InstSI <
2004       (outs sgpr_class:$dst),
2005       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2006       "", []
2007     > {
2008       let mayStore = 0;
2009       let mayLoad = 1;
2010     }
2011   } // End UseNamedOperandTable = 1
2012 }
2013
2014 // It's unclear whether you can use M0 as the output of v_readlane_b32
2015 // instructions, so use SGPR_32 register class for spills to prevent
2016 // this from happening.
2017 defm SI_SPILL_S32  : SI_SPILL_SGPR <SGPR_32>;
2018 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
2019 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
2020 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
2021 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
2022
2023 multiclass SI_SPILL_VGPR <RegisterClass vgpr_class> {
2024   let UseNamedOperandTable = 1, VGPRSpill = 1, Uses = [EXEC] in {
2025     def _SAVE : InstSI <
2026       (outs),
2027       (ins vgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
2028            SReg_32:$scratch_offset),
2029       "", []
2030     > {
2031       let mayStore = 1;
2032       let mayLoad = 0;
2033     }
2034
2035     def _RESTORE : InstSI <
2036       (outs vgpr_class:$dst),
2037       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2038       "", []
2039     > {
2040       let mayStore = 0;
2041       let mayLoad = 1;
2042     }
2043   } // End UseNamedOperandTable = 1, VGPRSpill = 1
2044 }
2045
2046 defm SI_SPILL_V32  : SI_SPILL_VGPR <VGPR_32>;
2047 defm SI_SPILL_V64  : SI_SPILL_VGPR <VReg_64>;
2048 defm SI_SPILL_V96  : SI_SPILL_VGPR <VReg_96>;
2049 defm SI_SPILL_V128 : SI_SPILL_VGPR <VReg_128>;
2050 defm SI_SPILL_V256 : SI_SPILL_VGPR <VReg_256>;
2051 defm SI_SPILL_V512 : SI_SPILL_VGPR <VReg_512>;
2052
2053 let Defs = [SCC] in {
2054
2055 def SI_CONSTDATA_PTR : InstSI <
2056   (outs SReg_64:$dst),
2057   (ins),
2058   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
2059 >;
2060
2061 } // End Defs = [SCC]
2062
2063 } // end IsCodeGenOnly, isPseudo
2064
2065 } // end SubtargetPredicate = isGCN
2066
2067 let Predicates = [isGCN] in {
2068
2069 def : Pat<
2070   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
2071   (V_CNDMASK_B32_e64 $src2, $src1,
2072                      (V_CMP_GT_F32_e64 SRCMODS.NONE, 0, SRCMODS.NONE, $src0,
2073                                        DSTCLAMP.NONE, DSTOMOD.NONE))
2074 >;
2075
2076 def : Pat <
2077   (int_AMDGPU_kilp),
2078   (SI_KILL 0xbf800000)
2079 >;
2080
2081 /* int_SI_vs_load_input */
2082 def : Pat<
2083   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
2084   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $buf_idx_vgpr, $tlst, 0, imm:$attr_offset, 0, 0, 0)
2085 >;
2086
2087 /* int_SI_export */
2088 def : Pat <
2089   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
2090                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
2091   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
2092        $src0, $src1, $src2, $src3)
2093 >;
2094
2095 //===----------------------------------------------------------------------===//
2096 // SMRD Patterns
2097 //===----------------------------------------------------------------------===//
2098
2099 multiclass SMRD_Pattern <string Instr, ValueType vt> {
2100
2101   // 1. IMM offset
2102   def : Pat <
2103     (constant_load (SMRDImm i64:$sbase, i32:$offset)),
2104     (vt (!cast<SMRD>(Instr#"_IMM") $sbase, $offset))
2105   >;
2106
2107   // 2. SGPR offset
2108   def : Pat <
2109     (constant_load (SMRDSgpr i64:$sbase, i32:$offset)),
2110     (vt (!cast<SMRD>(Instr#"_SGPR") $sbase, $offset))
2111   >;
2112
2113   def : Pat <
2114     (constant_load (SMRDImm32 i64:$sbase, i32:$offset)),
2115     (vt (!cast<SMRD>(Instr#"_IMM_ci") $sbase, $offset))
2116   > {
2117     let Predicates = [isCIOnly];
2118   }
2119 }
2120
2121 defm : SMRD_Pattern <"S_LOAD_DWORD", i32>;
2122 defm : SMRD_Pattern <"S_LOAD_DWORDX2", v2i32>;
2123 defm : SMRD_Pattern <"S_LOAD_DWORDX4", v4i32>;
2124 defm : SMRD_Pattern <"S_LOAD_DWORDX8", v32i8>;
2125 defm : SMRD_Pattern <"S_LOAD_DWORDX8", v8i32>;
2126 defm : SMRD_Pattern <"S_LOAD_DWORDX16", v16i32>;
2127
2128 // 1. Offset as an immediate
2129 def : Pat <
2130   (SIload_constant v4i32:$sbase, (SMRDBufferImm i32:$offset)),
2131   (S_BUFFER_LOAD_DWORD_IMM $sbase, $offset)
2132 >;
2133
2134 // 2. Offset loaded in an 32bit SGPR
2135 def : Pat <
2136   (SIload_constant v4i32:$sbase, (SMRDBufferSgpr i32:$offset)),
2137   (S_BUFFER_LOAD_DWORD_SGPR $sbase, $offset)
2138 >;
2139
2140 let Predicates = [isCI] in {
2141
2142 def : Pat <
2143   (SIload_constant v4i32:$sbase, (SMRDBufferImm32 i32:$offset)),
2144   (S_BUFFER_LOAD_DWORD_IMM_ci $sbase, $offset)
2145 >;
2146
2147 } // End Predicates = [isCI]
2148
2149 //===----------------------------------------------------------------------===//
2150 // SOP1 Patterns
2151 //===----------------------------------------------------------------------===//
2152
2153 def : Pat <
2154   (i64 (ctpop i64:$src)),
2155     (i64 (REG_SEQUENCE SReg_64,
2156      (S_BCNT1_I32_B64 $src), sub0,
2157      (S_MOV_B32 0), sub1))
2158 >;
2159
2160 //===----------------------------------------------------------------------===//
2161 // SOP2 Patterns
2162 //===----------------------------------------------------------------------===//
2163
2164 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
2165 // case, the sgpr-copies pass will fix this to use the vector version.
2166 def : Pat <
2167   (i32 (addc i32:$src0, i32:$src1)),
2168   (S_ADD_U32 $src0, $src1)
2169 >;
2170
2171 //===----------------------------------------------------------------------===//
2172 // SOPP Patterns
2173 //===----------------------------------------------------------------------===//
2174
2175 def : Pat <
2176   (int_AMDGPU_barrier_global),
2177   (S_BARRIER)
2178 >;
2179
2180 //===----------------------------------------------------------------------===//
2181 // VOP1 Patterns
2182 //===----------------------------------------------------------------------===//
2183
2184 let Predicates = [UnsafeFPMath] in {
2185
2186 //def : RcpPat<V_RCP_F64_e32, f64>;
2187 //defm : RsqPat<V_RSQ_F64_e32, f64>;
2188 //defm : RsqPat<V_RSQ_F32_e32, f32>;
2189
2190 def : RsqPat<V_RSQ_F32_e32, f32>;
2191 def : RsqPat<V_RSQ_F64_e32, f64>;
2192 }
2193
2194 //===----------------------------------------------------------------------===//
2195 // VOP2 Patterns
2196 //===----------------------------------------------------------------------===//
2197
2198 def : Pat <
2199   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2200   (V_BCNT_U32_B32_e64 $popcnt, $val)
2201 >;
2202
2203 def : Pat <
2204   (i32 (select i1:$src0, i32:$src1, i32:$src2)),
2205   (V_CNDMASK_B32_e64 $src2, $src1, $src0)
2206 >;
2207
2208 // Pattern for V_MAC_F32
2209 def : Pat <
2210   (fmad  (VOP3NoMods0 f32:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod),
2211          (VOP3NoMods f32:$src1, i32:$src1_modifiers),
2212          (VOP3NoMods f32:$src2, i32:$src2_modifiers)),
2213   (V_MAC_F32_e64 $src0_modifiers, $src0, $src1_modifiers, $src1,
2214                  $src2_modifiers, $src2, $clamp, $omod)
2215 >;
2216
2217 /********** ======================= **********/
2218 /********** Image sampling patterns **********/
2219 /********** ======================= **********/
2220
2221 // Image + sampler
2222 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2223   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
2224         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2225   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2226           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2227           $addr, $rsrc, $sampler)
2228 >;
2229
2230 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
2231   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2232   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2233   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2234   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
2235   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
2236 }
2237
2238 // Image only
2239 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2240   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
2241         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2242   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2243           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2244           $addr, $rsrc)
2245 >;
2246
2247 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
2248   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2249   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2250   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2251 }
2252
2253 // Basic sample
2254 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
2255 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
2256 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
2257 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
2258 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
2259 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
2260 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
2261 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
2262 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
2263 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
2264
2265 // Sample with comparison
2266 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
2267 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
2268 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
2269 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
2270 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
2271 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
2272 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
2273 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
2274 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
2275 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
2276
2277 // Sample with offsets
2278 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
2279 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
2280 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
2281 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
2282 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
2283 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
2284 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
2285 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
2286 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
2287 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
2288
2289 // Sample with comparison and offsets
2290 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
2291 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
2292 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
2293 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
2294 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
2295 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
2296 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
2297 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
2298 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
2299 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
2300
2301 // Gather opcodes
2302 // Only the variants which make sense are defined.
2303 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
2304 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
2305 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
2306 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
2307 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
2308 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
2309 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
2310 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
2311 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
2312
2313 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
2314 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
2315 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
2316 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
2317 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
2318 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
2319 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
2320 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
2321 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
2322
2323 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
2324 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
2325 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
2326 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
2327 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
2328 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
2329 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
2330 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
2331 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
2332
2333 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
2334 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
2335 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2336 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2337 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2338 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2339 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2340 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2341
2342 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2343 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2344 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2345
2346 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2347 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2348 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2349
2350 /* SIsample for simple 1D texture lookup */
2351 def : Pat <
2352   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2353   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2354 >;
2355
2356 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2357     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2358     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2359 >;
2360
2361 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2362     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2363     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2364 >;
2365
2366 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2367     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2368     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2369 >;
2370
2371 class SampleShadowPattern<SDNode name, MIMG opcode,
2372                           ValueType vt> : Pat <
2373     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2374     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2375 >;
2376
2377 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2378                                ValueType vt> : Pat <
2379     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2380     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2381 >;
2382
2383 /* SIsample* for texture lookups consuming more address parameters */
2384 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2385                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2386 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2387   def : SamplePattern <SIsample, sample, addr_type>;
2388   def : SampleRectPattern <SIsample, sample, addr_type>;
2389   def : SampleArrayPattern <SIsample, sample, addr_type>;
2390   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2391   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2392
2393   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2394   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2395   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2396   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2397
2398   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2399   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2400   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2401   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2402
2403   def : SamplePattern <SIsampled, sample_d, addr_type>;
2404   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2405   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2406   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2407 }
2408
2409 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2410                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2411                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2412                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2413                       v2i32>;
2414 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2415                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2416                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2417                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2418                       v4i32>;
2419 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2420                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2421                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2422                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2423                       v8i32>;
2424 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2425                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2426                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2427                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2428                       v16i32>;
2429
2430 /* int_SI_imageload for texture fetches consuming varying address parameters */
2431 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2432     (name addr_type:$addr, v32i8:$rsrc, imm),
2433     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2434 >;
2435
2436 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2437     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2438     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2439 >;
2440
2441 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2442     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2443     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2444 >;
2445
2446 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2447     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2448     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2449 >;
2450
2451 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2452   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2453   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2454 }
2455
2456 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2457   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2458   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2459 }
2460
2461 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2462 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2463
2464 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2465 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2466
2467 /* Image resource information */
2468 def : Pat <
2469   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2470   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2471 >;
2472
2473 def : Pat <
2474   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2475   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2476 >;
2477
2478 def : Pat <
2479   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2480   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2481 >;
2482
2483 /********** ============================================ **********/
2484 /********** Extraction, Insertion, Building and Casting  **********/
2485 /********** ============================================ **********/
2486
2487 foreach Index = 0-2 in {
2488   def Extract_Element_v2i32_#Index : Extract_Element <
2489     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2490   >;
2491   def Insert_Element_v2i32_#Index : Insert_Element <
2492     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2493   >;
2494
2495   def Extract_Element_v2f32_#Index : Extract_Element <
2496     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2497   >;
2498   def Insert_Element_v2f32_#Index : Insert_Element <
2499     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2500   >;
2501 }
2502
2503 foreach Index = 0-3 in {
2504   def Extract_Element_v4i32_#Index : Extract_Element <
2505     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2506   >;
2507   def Insert_Element_v4i32_#Index : Insert_Element <
2508     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2509   >;
2510
2511   def Extract_Element_v4f32_#Index : Extract_Element <
2512     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2513   >;
2514   def Insert_Element_v4f32_#Index : Insert_Element <
2515     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2516   >;
2517 }
2518
2519 foreach Index = 0-7 in {
2520   def Extract_Element_v8i32_#Index : Extract_Element <
2521     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2522   >;
2523   def Insert_Element_v8i32_#Index : Insert_Element <
2524     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2525   >;
2526
2527   def Extract_Element_v8f32_#Index : Extract_Element <
2528     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2529   >;
2530   def Insert_Element_v8f32_#Index : Insert_Element <
2531     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2532   >;
2533 }
2534
2535 foreach Index = 0-15 in {
2536   def Extract_Element_v16i32_#Index : Extract_Element <
2537     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2538   >;
2539   def Insert_Element_v16i32_#Index : Insert_Element <
2540     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2541   >;
2542
2543   def Extract_Element_v16f32_#Index : Extract_Element <
2544     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2545   >;
2546   def Insert_Element_v16f32_#Index : Insert_Element <
2547     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2548   >;
2549 }
2550
2551 def : BitConvert <i32, f32, SReg_32>;
2552 def : BitConvert <i32, f32, VGPR_32>;
2553
2554 def : BitConvert <f32, i32, SReg_32>;
2555 def : BitConvert <f32, i32, VGPR_32>;
2556
2557 def : BitConvert <i64, f64, VReg_64>;
2558
2559 def : BitConvert <f64, i64, VReg_64>;
2560
2561 def : BitConvert <v2f32, v2i32, VReg_64>;
2562 def : BitConvert <v2i32, v2f32, VReg_64>;
2563 def : BitConvert <v2i32, i64, VReg_64>;
2564 def : BitConvert <i64, v2i32, VReg_64>;
2565 def : BitConvert <v2f32, i64, VReg_64>;
2566 def : BitConvert <i64, v2f32, VReg_64>;
2567 def : BitConvert <v2i32, f64, VReg_64>;
2568 def : BitConvert <f64, v2i32, VReg_64>;
2569 def : BitConvert <v4f32, v4i32, VReg_128>;
2570 def : BitConvert <v4i32, v4f32, VReg_128>;
2571
2572 def : BitConvert <v8f32, v8i32, SReg_256>;
2573 def : BitConvert <v8i32, v8f32, SReg_256>;
2574 def : BitConvert <v8i32, v32i8, SReg_256>;
2575 def : BitConvert <v32i8, v8i32, SReg_256>;
2576 def : BitConvert <v8i32, v32i8, VReg_256>;
2577 def : BitConvert <v8i32, v8f32, VReg_256>;
2578 def : BitConvert <v8f32, v8i32, VReg_256>;
2579 def : BitConvert <v32i8, v8i32, VReg_256>;
2580
2581 def : BitConvert <v16i32, v16f32, VReg_512>;
2582 def : BitConvert <v16f32, v16i32, VReg_512>;
2583
2584 /********** =================== **********/
2585 /********** Src & Dst modifiers **********/
2586 /********** =================== **********/
2587
2588 def : Pat <
2589   (AMDGPUclamp (VOP3Mods0Clamp f32:$src0, i32:$src0_modifiers, i32:$omod),
2590                (f32 FP_ZERO), (f32 FP_ONE)),
2591   (V_ADD_F32_e64 $src0_modifiers, $src0, 0, 0, 1, $omod)
2592 >;
2593
2594 /********** ================================ **********/
2595 /********** Floating point absolute/negative **********/
2596 /********** ================================ **********/
2597
2598 // Prevent expanding both fneg and fabs.
2599
2600 // FIXME: Should use S_OR_B32
2601 def : Pat <
2602   (fneg (fabs f32:$src)),
2603   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2604 >;
2605
2606 // FIXME: Should use S_OR_B32
2607 def : Pat <
2608   (fneg (fabs f64:$src)),
2609   (REG_SEQUENCE VReg_64,
2610     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2611     sub0,
2612     (V_OR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2613                   (V_MOV_B32_e32 0x80000000)), // Set sign bit.
2614     sub1)
2615 >;
2616
2617 def : Pat <
2618   (fabs f32:$src),
2619   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff))
2620 >;
2621
2622 def : Pat <
2623   (fneg f32:$src),
2624   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000))
2625 >;
2626
2627 def : Pat <
2628   (fabs f64:$src),
2629   (REG_SEQUENCE VReg_64,
2630     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2631     sub0,
2632     (V_AND_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2633                    (V_MOV_B32_e32 0x7fffffff)), // Set sign bit.
2634      sub1)
2635 >;
2636
2637 def : Pat <
2638   (fneg f64:$src),
2639   (REG_SEQUENCE VReg_64,
2640     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2641     sub0,
2642     (V_XOR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2643                    (V_MOV_B32_e32 0x80000000)),
2644     sub1)
2645 >;
2646
2647 /********** ================== **********/
2648 /********** Immediate Patterns **********/
2649 /********** ================== **********/
2650
2651 def : Pat <
2652   (SGPRImm<(i32 imm)>:$imm),
2653   (S_MOV_B32 imm:$imm)
2654 >;
2655
2656 def : Pat <
2657   (SGPRImm<(f32 fpimm)>:$imm),
2658   (S_MOV_B32 (f32 (bitcast_fpimm_to_i32 $imm)))
2659 >;
2660
2661 def : Pat <
2662   (i32 imm:$imm),
2663   (V_MOV_B32_e32 imm:$imm)
2664 >;
2665
2666 def : Pat <
2667   (f32 fpimm:$imm),
2668   (V_MOV_B32_e32 (f32 (bitcast_fpimm_to_i32 $imm)))
2669 >;
2670
2671 def : Pat <
2672   (i64 InlineImm<i64>:$imm),
2673   (S_MOV_B64 InlineImm<i64>:$imm)
2674 >;
2675
2676 // XXX - Should this use a s_cmp to set SCC?
2677
2678 // Set to sign-extended 64-bit value (true = -1, false = 0)
2679 def : Pat <
2680   (i1 imm:$imm),
2681   (S_MOV_B64 (i64 (as_i64imm $imm)))
2682 >;
2683
2684 def : Pat <
2685   (f64 InlineFPImm<f64>:$imm),
2686   (S_MOV_B64 (f64 (bitcast_fpimm_to_i64 InlineFPImm<f64>:$imm)))
2687 >;
2688
2689 /********** ================== **********/
2690 /********** Intrinsic Patterns **********/
2691 /********** ================== **********/
2692
2693 /* llvm.AMDGPU.pow */
2694 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2695
2696 def : Pat <
2697   (int_AMDGPU_div f32:$src0, f32:$src1),
2698   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2699 >;
2700
2701 def : Pat <
2702   (int_AMDGPU_cube v4f32:$src),
2703   (REG_SEQUENCE VReg_128,
2704     (V_CUBETC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2705                   0 /* src1_modifiers */, (EXTRACT_SUBREG $src, sub1),
2706                   0 /* src2_modifiers */, (EXTRACT_SUBREG $src, sub2),
2707                   0 /* clamp */, 0 /* omod */), sub0,
2708     (V_CUBESC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2709                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2710                   0 /* src2_modifiers */,(EXTRACT_SUBREG $src, sub2),
2711                   0 /* clamp */, 0 /* omod */), sub1,
2712     (V_CUBEMA_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2713                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2714                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2715                   0 /* clamp */, 0 /* omod */), sub2,
2716     (V_CUBEID_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2717                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2718                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2719                   0 /* clamp */, 0 /* omod */), sub3)
2720 >;
2721
2722 def : Pat <
2723   (i32 (sext i1:$src0)),
2724   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2725 >;
2726
2727 class Ext32Pat <SDNode ext> : Pat <
2728   (i32 (ext i1:$src0)),
2729   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2730 >;
2731
2732 def : Ext32Pat <zext>;
2733 def : Ext32Pat <anyext>;
2734
2735 // Offset in an 32Bit VGPR
2736 def : Pat <
2737   (SIload_constant v4i32:$sbase, i32:$voff),
2738   (BUFFER_LOAD_DWORD_OFFEN $voff, $sbase, 0, 0, 0, 0, 0)
2739 >;
2740
2741 // The multiplication scales from [0,1] to the unsigned integer range
2742 def : Pat <
2743   (AMDGPUurecip i32:$src0),
2744   (V_CVT_U32_F32_e32
2745     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2746                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2747 >;
2748
2749 def : Pat <
2750   (int_SI_tid),
2751   (V_MBCNT_HI_U32_B32_e64 0xffffffff,
2752                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0))
2753 >;
2754
2755 //===----------------------------------------------------------------------===//
2756 // VOP3 Patterns
2757 //===----------------------------------------------------------------------===//
2758
2759 def : IMad24Pat<V_MAD_I32_I24>;
2760 def : UMad24Pat<V_MAD_U32_U24>;
2761
2762 def : Pat <
2763   (mulhu i32:$src0, i32:$src1),
2764   (V_MUL_HI_U32 $src0, $src1)
2765 >;
2766
2767 def : Pat <
2768   (mulhs i32:$src0, i32:$src1),
2769   (V_MUL_HI_I32 $src0, $src1)
2770 >;
2771
2772 defm : BFIPatterns <V_BFI_B32, S_MOV_B32, SReg_64>;
2773 def : ROTRPattern <V_ALIGNBIT_B32>;
2774
2775 /********** ======================= **********/
2776 /**********   Load/Store Patterns   **********/
2777 /********** ======================= **********/
2778
2779 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
2780   (vt (frag (DS1Addr1Offset i32:$ptr, i32:$offset))),
2781   (inst $ptr, (as_i16imm $offset), (i1 0))
2782 >;
2783
2784 def : DSReadPat <DS_READ_I8,  i32, si_sextload_local_i8>;
2785 def : DSReadPat <DS_READ_U8,  i32, si_az_extload_local_i8>;
2786 def : DSReadPat <DS_READ_I16, i32, si_sextload_local_i16>;
2787 def : DSReadPat <DS_READ_U16, i32, si_az_extload_local_i16>;
2788 def : DSReadPat <DS_READ_B32, i32, si_load_local>;
2789
2790 let AddedComplexity = 100 in {
2791
2792 def : DSReadPat <DS_READ_B64, v2i32, si_load_local_align8>;
2793
2794 } // End AddedComplexity = 100
2795
2796 def : Pat <
2797   (v2i32 (si_load_local (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2798                                                     i8:$offset1))),
2799   (DS_READ2_B32 $ptr, $offset0, $offset1, (i1 0))
2800 >;
2801
2802 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
2803   (frag vt:$value, (DS1Addr1Offset i32:$ptr, i32:$offset)),
2804   (inst $ptr, $value, (as_i16imm $offset), (i1 0))
2805 >;
2806
2807 def : DSWritePat <DS_WRITE_B8, i32, si_truncstore_local_i8>;
2808 def : DSWritePat <DS_WRITE_B16, i32, si_truncstore_local_i16>;
2809 def : DSWritePat <DS_WRITE_B32, i32, si_store_local>;
2810
2811 let AddedComplexity = 100 in {
2812
2813 def : DSWritePat <DS_WRITE_B64, v2i32, si_store_local_align8>;
2814 } // End AddedComplexity = 100
2815
2816 def : Pat <
2817   (si_store_local v2i32:$value, (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2818                                                                i8:$offset1)),
2819   (DS_WRITE2_B32 $ptr, (EXTRACT_SUBREG $value, sub0),
2820                        (EXTRACT_SUBREG $value, sub1), $offset0, $offset1,
2821                        (i1 0))
2822 >;
2823
2824 class DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> : Pat <
2825   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$value),
2826   (inst $ptr, $value, (as_i16imm $offset), (i1 0))
2827 >;
2828
2829 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2830 //
2831 // We need to use something for the data0, so we set a register to
2832 // -1. For the non-rtn variants, the manual says it does
2833 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2834 // will always do the increment so I'm assuming it's the same.
2835 class DSAtomicIncRetPat<DS inst, ValueType vt,
2836                         Instruction LoadImm, PatFrag frag> : Pat <
2837   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), (vt 1)),
2838   (inst $ptr, (LoadImm (vt -1)), (as_i16imm $offset), (i1 0))
2839 >;
2840
2841
2842 class DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> : Pat <
2843   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$cmp, vt:$swap),
2844   (inst $ptr, $cmp, $swap, (as_i16imm $offset), (i1 0))
2845 >;
2846
2847
2848 // 32-bit atomics.
2849 def : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2850                         V_MOV_B32_e32, si_atomic_load_add_local>;
2851 def : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2852                         V_MOV_B32_e32, si_atomic_load_sub_local>;
2853
2854 def : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, si_atomic_swap_local>;
2855 def : DSAtomicRetPat<DS_ADD_RTN_U32, i32, si_atomic_load_add_local>;
2856 def : DSAtomicRetPat<DS_SUB_RTN_U32, i32, si_atomic_load_sub_local>;
2857 def : DSAtomicRetPat<DS_AND_RTN_B32, i32, si_atomic_load_and_local>;
2858 def : DSAtomicRetPat<DS_OR_RTN_B32, i32, si_atomic_load_or_local>;
2859 def : DSAtomicRetPat<DS_XOR_RTN_B32, i32, si_atomic_load_xor_local>;
2860 def : DSAtomicRetPat<DS_MIN_RTN_I32, i32, si_atomic_load_min_local>;
2861 def : DSAtomicRetPat<DS_MAX_RTN_I32, i32, si_atomic_load_max_local>;
2862 def : DSAtomicRetPat<DS_MIN_RTN_U32, i32, si_atomic_load_umin_local>;
2863 def : DSAtomicRetPat<DS_MAX_RTN_U32, i32, si_atomic_load_umax_local>;
2864
2865 def : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, si_atomic_cmp_swap_32_local>;
2866
2867 // 64-bit atomics.
2868 def : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2869                         V_MOV_B64_PSEUDO, si_atomic_load_add_local>;
2870 def : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2871                         V_MOV_B64_PSEUDO, si_atomic_load_sub_local>;
2872
2873 def : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, si_atomic_swap_local>;
2874 def : DSAtomicRetPat<DS_ADD_RTN_U64, i64, si_atomic_load_add_local>;
2875 def : DSAtomicRetPat<DS_SUB_RTN_U64, i64, si_atomic_load_sub_local>;
2876 def : DSAtomicRetPat<DS_AND_RTN_B64, i64, si_atomic_load_and_local>;
2877 def : DSAtomicRetPat<DS_OR_RTN_B64, i64, si_atomic_load_or_local>;
2878 def : DSAtomicRetPat<DS_XOR_RTN_B64, i64, si_atomic_load_xor_local>;
2879 def : DSAtomicRetPat<DS_MIN_RTN_I64, i64, si_atomic_load_min_local>;
2880 def : DSAtomicRetPat<DS_MAX_RTN_I64, i64, si_atomic_load_max_local>;
2881 def : DSAtomicRetPat<DS_MIN_RTN_U64, i64, si_atomic_load_umin_local>;
2882 def : DSAtomicRetPat<DS_MAX_RTN_U64, i64, si_atomic_load_umax_local>;
2883
2884 def : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, si_atomic_cmp_swap_64_local>;
2885
2886
2887 //===----------------------------------------------------------------------===//
2888 // MUBUF Patterns
2889 //===----------------------------------------------------------------------===//
2890
2891 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2892                               PatFrag constant_ld> {
2893   def : Pat <
2894      (vt (constant_ld (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2895                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))),
2896      (Instr_ADDR64 $vaddr, $srsrc, $soffset, $offset, $glc, $slc, $tfe)
2897   >;
2898 }
2899
2900 let Predicates = [isSICI] in {
2901 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32, sextloadi8_constant>;
2902 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32, az_extloadi8_constant>;
2903 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32, sextloadi16_constant>;
2904 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32, az_extloadi16_constant>;
2905 } // End Predicates = [isSICI]
2906
2907 class MUBUFScratchLoadPat <MUBUF Instr, ValueType vt, PatFrag ld> : Pat <
2908   (vt (ld (MUBUFScratch v4i32:$srsrc, i32:$vaddr,
2909                         i32:$soffset, u16imm:$offset))),
2910   (Instr $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
2911 >;
2912
2913 def : MUBUFScratchLoadPat <BUFFER_LOAD_SBYTE_OFFEN, i32, sextloadi8_private>;
2914 def : MUBUFScratchLoadPat <BUFFER_LOAD_UBYTE_OFFEN, i32, extloadi8_private>;
2915 def : MUBUFScratchLoadPat <BUFFER_LOAD_SSHORT_OFFEN, i32, sextloadi16_private>;
2916 def : MUBUFScratchLoadPat <BUFFER_LOAD_USHORT_OFFEN, i32, extloadi16_private>;
2917 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORD_OFFEN, i32, load_private>;
2918 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX2_OFFEN, v2i32, load_private>;
2919 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX4_OFFEN, v4i32, load_private>;
2920
2921 // BUFFER_LOAD_DWORD*, addr64=0
2922 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2923                              MUBUF bothen> {
2924
2925   def : Pat <
2926     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
2927                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2928                                   imm:$tfe)),
2929     (offset $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
2930             (as_i1imm $slc), (as_i1imm $tfe))
2931   >;
2932
2933   def : Pat <
2934     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2935                                   imm:$offset, 1, 0, imm:$glc, imm:$slc,
2936                                   imm:$tfe)),
2937     (offen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
2938            (as_i1imm $tfe))
2939   >;
2940
2941   def : Pat <
2942     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2943                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2944                                   imm:$tfe)),
2945     (idxen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
2946            (as_i1imm $slc), (as_i1imm $tfe))
2947   >;
2948
2949   def : Pat <
2950     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2951                                   imm:$offset, 1, 1, imm:$glc, imm:$slc,
2952                                   imm:$tfe)),
2953     (bothen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
2954             (as_i1imm $tfe))
2955   >;
2956 }
2957
2958 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2959                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2960 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2961                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2962 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2963                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2964
2965 class MUBUFScratchStorePat <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2966   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i32:$vaddr, i32:$soffset,
2967                                u16imm:$offset)),
2968   (Instr $value, $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
2969 >;
2970
2971 def : MUBUFScratchStorePat <BUFFER_STORE_BYTE_OFFEN, i32, truncstorei8_private>;
2972 def : MUBUFScratchStorePat <BUFFER_STORE_SHORT_OFFEN, i32, truncstorei16_private>;
2973 def : MUBUFScratchStorePat <BUFFER_STORE_DWORD_OFFEN, i32, store_private>;
2974 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX2_OFFEN, v2i32, store_private>;
2975 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX4_OFFEN, v4i32, store_private>;
2976
2977 /*
2978 class MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2979   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i64:$vaddr, u16imm:$offset)),
2980   (Instr $value, $srsrc, $vaddr, $offset)
2981 >;
2982
2983 let Predicates = [isSICI] in {
2984 def : MUBUFStore_Pattern <BUFFER_STORE_BYTE_ADDR64, i32, truncstorei8_private>;
2985 def : MUBUFStore_Pattern <BUFFER_STORE_SHORT_ADDR64, i32, truncstorei16_private>;
2986 def : MUBUFStore_Pattern <BUFFER_STORE_DWORD_ADDR64, i32, store_private>;
2987 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2_ADDR64, v2i32, store_private>;
2988 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4_ADDR64, v4i32, store_private>;
2989 } // End Predicates = [isSICI]
2990
2991 */
2992
2993 //===----------------------------------------------------------------------===//
2994 // MTBUF Patterns
2995 //===----------------------------------------------------------------------===//
2996
2997 // TBUFFER_STORE_FORMAT_*, addr64=0
2998 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2999   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
3000                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
3001                    imm:$nfmt, imm:$offen, imm:$idxen,
3002                    imm:$glc, imm:$slc, imm:$tfe),
3003   (opcode
3004     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
3005     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
3006     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
3007 >;
3008
3009 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
3010 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
3011 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
3012 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
3013
3014 /********** ====================== **********/
3015 /**********   Indirect adressing   **********/
3016 /********** ====================== **********/
3017
3018 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
3019
3020   // 1. Extract with offset
3021   def : Pat<
3022     (eltvt (vector_extract vt:$vec, (add i32:$idx, imm:$off))),
3023     (SI_INDIRECT_SRC $vec, $idx, imm:$off)
3024   >;
3025
3026   // 2. Extract without offset
3027   def : Pat<
3028     (eltvt (vector_extract vt:$vec, i32:$idx)),
3029     (SI_INDIRECT_SRC $vec, $idx, 0)
3030   >;
3031
3032   // 3. Insert with offset
3033   def : Pat<
3034     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
3035     (IndDst $vec, $idx, imm:$off, $val)
3036   >;
3037
3038   // 4. Insert without offset
3039   def : Pat<
3040     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
3041     (IndDst $vec, $idx, 0, $val)
3042   >;
3043 }
3044
3045 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
3046 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
3047 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
3048 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
3049
3050 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
3051 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
3052 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
3053 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
3054
3055 //===----------------------------------------------------------------------===//
3056 // Conversion Patterns
3057 //===----------------------------------------------------------------------===//
3058
3059 def : Pat<(i32 (sext_inreg i32:$src, i1)),
3060   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
3061
3062 // Handle sext_inreg in i64
3063 def : Pat <
3064   (i64 (sext_inreg i64:$src, i1)),
3065   (S_BFE_I64 i64:$src, 0x10000) // 0 | 1 << 16
3066 >;
3067
3068 def : Pat <
3069   (i64 (sext_inreg i64:$src, i8)),
3070   (S_BFE_I64 i64:$src, 0x80000) // 0 | 8 << 16
3071 >;
3072
3073 def : Pat <
3074   (i64 (sext_inreg i64:$src, i16)),
3075   (S_BFE_I64 i64:$src, 0x100000) // 0 | 16 << 16
3076 >;
3077
3078 def : Pat <
3079   (i64 (sext_inreg i64:$src, i32)),
3080   (S_BFE_I64 i64:$src, 0x200000) // 0 | 32 << 16
3081 >;
3082
3083 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
3084   (i64 (ext i32:$src)),
3085   (REG_SEQUENCE SReg_64, $src, sub0, (S_MOV_B32 0), sub1)
3086 >;
3087
3088 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
3089   (i64 (ext i1:$src)),
3090     (REG_SEQUENCE VReg_64,
3091       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0,
3092       (S_MOV_B32 0), sub1)
3093 >;
3094
3095
3096 def : ZExt_i64_i32_Pat<zext>;
3097 def : ZExt_i64_i32_Pat<anyext>;
3098 def : ZExt_i64_i1_Pat<zext>;
3099 def : ZExt_i64_i1_Pat<anyext>;
3100
3101 def : Pat <
3102   (i64 (sext i32:$src)),
3103     (REG_SEQUENCE SReg_64, $src, sub0,
3104     (S_ASHR_I32 $src, 31), sub1)
3105 >;
3106
3107 def : Pat <
3108   (i64 (sext i1:$src)),
3109   (REG_SEQUENCE VReg_64,
3110     (V_CNDMASK_B32_e64 0, -1, $src), sub0,
3111     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
3112 >;
3113
3114 // If we need to perform a logical operation on i1 values, we need to
3115 // use vector comparisons since there is only one SCC register. Vector
3116 // comparisions still write to a pair of SGPRs, so treat these as
3117 // 64-bit comparisons. When legalizing SGPR copies, instructions
3118 // resulting in the copies from SCC to these instructions will be
3119 // moved to the VALU.
3120 def : Pat <
3121   (i1 (and i1:$src0, i1:$src1)),
3122   (S_AND_B64 $src0, $src1)
3123 >;
3124
3125 def : Pat <
3126   (i1 (or i1:$src0, i1:$src1)),
3127   (S_OR_B64 $src0, $src1)
3128 >;
3129
3130 def : Pat <
3131   (i1 (xor i1:$src0, i1:$src1)),
3132   (S_XOR_B64 $src0, $src1)
3133 >;
3134
3135 def : Pat <
3136   (f32 (sint_to_fp i1:$src)),
3137   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
3138 >;
3139
3140 def : Pat <
3141   (f32 (uint_to_fp i1:$src)),
3142   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
3143 >;
3144
3145 def : Pat <
3146   (f64 (sint_to_fp i1:$src)),
3147   (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
3148 >;
3149
3150 def : Pat <
3151   (f64 (uint_to_fp i1:$src)),
3152   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
3153 >;
3154
3155 //===----------------------------------------------------------------------===//
3156 // Miscellaneous Patterns
3157 //===----------------------------------------------------------------------===//
3158
3159 def : Pat <
3160   (i32 (trunc i64:$a)),
3161   (EXTRACT_SUBREG $a, sub0)
3162 >;
3163
3164 def : Pat <
3165   (i1 (trunc i32:$a)),
3166   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1), $a), 1)
3167 >;
3168
3169 def : Pat <
3170   (i1 (trunc i64:$a)),
3171   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1),
3172                     (EXTRACT_SUBREG $a, sub0)), 1)
3173 >;
3174
3175 def : Pat <
3176   (i32 (bswap i32:$a)),
3177   (V_BFI_B32 (S_MOV_B32 0x00ff00ff),
3178              (V_ALIGNBIT_B32 $a, $a, 24),
3179              (V_ALIGNBIT_B32 $a, $a, 8))
3180 >;
3181
3182 def : Pat <
3183   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
3184   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
3185 >;
3186
3187 multiclass BFMPatterns <ValueType vt, InstSI BFM, InstSI MOV> {
3188   def : Pat <
3189     (vt (shl (vt (add (vt (shl 1, vt:$a)), -1)), vt:$b)),
3190     (BFM $a, $b)
3191   >;
3192
3193   def : Pat <
3194     (vt (add (vt (shl 1, vt:$a)), -1)),
3195     (BFM $a, (MOV 0))
3196   >;
3197 }
3198
3199 defm : BFMPatterns <i32, S_BFM_B32, S_MOV_B32>;
3200 // FIXME: defm : BFMPatterns <i64, S_BFM_B64, S_MOV_B64>;
3201
3202 def : BFEPattern <V_BFE_U32, S_MOV_B32>;
3203
3204 //===----------------------------------------------------------------------===//
3205 // Fract Patterns
3206 //===----------------------------------------------------------------------===//
3207
3208 let Predicates = [isSI] in {
3209
3210 // V_FRACT is buggy on SI, so the F32 version is never used and (x-floor(x)) is
3211 // used instead. However, SI doesn't have V_FLOOR_F64, so the most efficient
3212 // way to implement it is using V_FRACT_F64.
3213 // The workaround for the V_FRACT bug is:
3214 //    fract(x) = isnan(x) ? x : min(V_FRACT(x), 0.99999999999999999)
3215
3216 // Convert (x + (-floor(x)) to fract(x)
3217 def : Pat <
3218   (f64 (fadd (f64 (VOP3Mods f64:$x, i32:$mods)),
3219              (f64 (fneg (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))))))),
3220   (V_CNDMASK_B64_PSEUDO
3221       (V_MIN_F64
3222           SRCMODS.NONE,
3223           (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE),
3224           SRCMODS.NONE,
3225           (V_MOV_B64_PSEUDO 0x3fefffffffffffff),
3226           DSTCLAMP.NONE, DSTOMOD.NONE),
3227       $x,
3228       (V_CMP_CLASS_F64_e64 SRCMODS.NONE, $x, 3/*NaN*/))
3229 >;
3230
3231 // Convert floor(x) to (x - fract(x))
3232 def : Pat <
3233   (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))),
3234   (V_ADD_F64
3235       $mods,
3236       $x,
3237       SRCMODS.NEG,
3238       (V_CNDMASK_B64_PSEUDO
3239          (V_MIN_F64
3240              SRCMODS.NONE,
3241              (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE),
3242              SRCMODS.NONE,
3243              (V_MOV_B64_PSEUDO 0x3fefffffffffffff),
3244              DSTCLAMP.NONE, DSTOMOD.NONE),
3245          $x,
3246          (V_CMP_CLASS_F64_e64 SRCMODS.NONE, $x, 3/*NaN*/)),
3247       DSTCLAMP.NONE, DSTOMOD.NONE)
3248 >;
3249
3250 } // End Predicates = [isSI]
3251
3252 //============================================================================//
3253 // Miscellaneous Optimization Patterns
3254 //============================================================================//
3255
3256 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e64>;
3257
3258 //============================================================================//
3259 // Assembler aliases
3260 //============================================================================//
3261
3262 def : MnemonicAlias<"v_add_u32", "v_add_i32">;
3263 def : MnemonicAlias<"v_sub_u32", "v_sub_i32">;
3264 def : MnemonicAlias<"v_subrev_u32", "v_subrev_i32">;
3265
3266 } // End isGCN predicate