AMDGPU/SI: Fix extra space when printing v_div_fmas_*
[oota-llvm.git] / lib / Target / AMDGPU / SIInstructions.td
1 //===-- SIInstructions.td - SI Instruction Defintions ---------------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 // This file was originally auto-generated from a GPU register header file and
10 // all the instruction definitions were originally commented out.  Instructions
11 // that are not yet supported remain commented out.
12 //===----------------------------------------------------------------------===//
13
14 class InterpSlots {
15 int P0 = 2;
16 int P10 = 0;
17 int P20 = 1;
18 }
19 def INTERP : InterpSlots;
20
21 def InterpSlot : Operand<i32> {
22   let PrintMethod = "printInterpSlot";
23 }
24
25 def SendMsgImm : Operand<i32> {
26   let PrintMethod = "printSendMsg";
27 }
28
29 def isGCN : Predicate<"Subtarget->getGeneration() "
30                       ">= AMDGPUSubtarget::SOUTHERN_ISLANDS">,
31             AssemblerPredicate<"FeatureGCN">;
32 def isSI : Predicate<"Subtarget->getGeneration() "
33                       "== AMDGPUSubtarget::SOUTHERN_ISLANDS">;
34
35 def has16BankLDS : Predicate<"Subtarget->getLDSBankCount() == 16">;
36 def has32BankLDS : Predicate<"Subtarget->getLDSBankCount() == 32">;
37
38 def SWaitMatchClass : AsmOperandClass {
39   let Name = "SWaitCnt";
40   let RenderMethod = "addImmOperands";
41   let ParserMethod = "parseSWaitCntOps";
42 }
43
44 def WAIT_FLAG : InstFlag<"printWaitFlag"> {
45   let ParserMatchClass = SWaitMatchClass;
46 }
47
48 let SubtargetPredicate = isGCN in {
49
50 //===----------------------------------------------------------------------===//
51 // EXP Instructions
52 //===----------------------------------------------------------------------===//
53
54 defm EXP : EXP_m;
55
56 //===----------------------------------------------------------------------===//
57 // SMRD Instructions
58 //===----------------------------------------------------------------------===//
59
60 let mayLoad = 1 in {
61
62 // We are using the SGPR_32 and not the SReg_32 register class for 32-bit
63 // SMRD instructions, because the SGPR_32 register class does not include M0
64 // and writing to M0 from an SMRD instruction will hang the GPU.
65 defm S_LOAD_DWORD : SMRD_Helper <0x00, "s_load_dword", SReg_64, SGPR_32>;
66 defm S_LOAD_DWORDX2 : SMRD_Helper <0x01, "s_load_dwordx2", SReg_64, SReg_64>;
67 defm S_LOAD_DWORDX4 : SMRD_Helper <0x02, "s_load_dwordx4", SReg_64, SReg_128>;
68 defm S_LOAD_DWORDX8 : SMRD_Helper <0x03, "s_load_dwordx8", SReg_64, SReg_256>;
69 defm S_LOAD_DWORDX16 : SMRD_Helper <0x04, "s_load_dwordx16", SReg_64, SReg_512>;
70
71 defm S_BUFFER_LOAD_DWORD : SMRD_Helper <
72   0x08, "s_buffer_load_dword", SReg_128, SGPR_32
73 >;
74
75 defm S_BUFFER_LOAD_DWORDX2 : SMRD_Helper <
76   0x09, "s_buffer_load_dwordx2", SReg_128, SReg_64
77 >;
78
79 defm S_BUFFER_LOAD_DWORDX4 : SMRD_Helper <
80   0x0a, "s_buffer_load_dwordx4", SReg_128, SReg_128
81 >;
82
83 defm S_BUFFER_LOAD_DWORDX8 : SMRD_Helper <
84   0x0b, "s_buffer_load_dwordx8", SReg_128, SReg_256
85 >;
86
87 defm S_BUFFER_LOAD_DWORDX16 : SMRD_Helper <
88   0x0c, "s_buffer_load_dwordx16", SReg_128, SReg_512
89 >;
90
91 } // mayLoad = 1
92
93 //def S_MEMTIME : SMRD_ <0x0000001e, "s_memtime", []>;
94 //def S_DCACHE_INV : SMRD_ <0x0000001f, "s_dcache_inv", []>;
95
96 //===----------------------------------------------------------------------===//
97 // SOP1 Instructions
98 //===----------------------------------------------------------------------===//
99
100 let isMoveImm = 1 in {
101   let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
102     defm S_MOV_B32 : SOP1_32 <sop1<0x03, 0x00>, "s_mov_b32", []>;
103     defm S_MOV_B64 : SOP1_64 <sop1<0x04, 0x01>, "s_mov_b64", []>;
104   } // let isRematerializeable = 1
105
106   let Uses = [SCC] in {
107     defm S_CMOV_B32 : SOP1_32 <sop1<0x05, 0x02>, "s_cmov_b32", []>;
108     defm S_CMOV_B64 : SOP1_64 <sop1<0x06, 0x03>, "s_cmov_b64", []>;
109   } // End Uses = [SCC]
110 } // End isMoveImm = 1
111
112 let Defs = [SCC] in {
113   defm S_NOT_B32 : SOP1_32 <sop1<0x07, 0x04>, "s_not_b32",
114     [(set i32:$dst, (not i32:$src0))]
115   >;
116
117   defm S_NOT_B64 : SOP1_64 <sop1<0x08, 0x05>, "s_not_b64",
118     [(set i64:$dst, (not i64:$src0))]
119   >;
120   defm S_WQM_B32 : SOP1_32 <sop1<0x09, 0x06>, "s_wqm_b32", []>;
121   defm S_WQM_B64 : SOP1_64 <sop1<0x0a, 0x07>, "s_wqm_b64", []>;
122 } // End Defs = [SCC]
123
124
125 defm S_BREV_B32 : SOP1_32 <sop1<0x0b, 0x08>, "s_brev_b32",
126   [(set i32:$dst, (AMDGPUbrev i32:$src0))]
127 >;
128 defm S_BREV_B64 : SOP1_64 <sop1<0x0c, 0x09>, "s_brev_b64", []>;
129
130 let Defs = [SCC] in {
131   defm S_BCNT0_I32_B32 : SOP1_32 <sop1<0x0d, 0x0a>, "s_bcnt0_i32_b32", []>;
132   defm S_BCNT0_I32_B64 : SOP1_32_64 <sop1<0x0e, 0x0b>, "s_bcnt0_i32_b64", []>;
133   defm S_BCNT1_I32_B32 : SOP1_32 <sop1<0x0f, 0x0c>, "s_bcnt1_i32_b32",
134     [(set i32:$dst, (ctpop i32:$src0))]
135   >;
136   defm S_BCNT1_I32_B64 : SOP1_32_64 <sop1<0x10, 0x0d>, "s_bcnt1_i32_b64", []>;
137 } // End Defs = [SCC]
138
139 defm S_FF0_I32_B32 : SOP1_32 <sop1<0x11, 0x0e>, "s_ff0_i32_b32", []>;
140 defm S_FF0_I32_B64 : SOP1_32_64 <sop1<0x12, 0x0f>, "s_ff0_i32_b64", []>;
141 defm S_FF1_I32_B32 : SOP1_32 <sop1<0x13, 0x10>, "s_ff1_i32_b32",
142   [(set i32:$dst, (cttz_zero_undef i32:$src0))]
143 >;
144 defm S_FF1_I32_B64 : SOP1_32_64 <sop1<0x14, 0x11>, "s_ff1_i32_b64", []>;
145
146 defm S_FLBIT_I32_B32 : SOP1_32 <sop1<0x15, 0x12>, "s_flbit_i32_b32",
147   [(set i32:$dst, (ctlz_zero_undef i32:$src0))]
148 >;
149
150 defm S_FLBIT_I32_B64 : SOP1_32_64 <sop1<0x16, 0x13>, "s_flbit_i32_b64", []>;
151 defm S_FLBIT_I32 : SOP1_32 <sop1<0x17, 0x14>, "s_flbit_i32",
152   [(set i32:$dst, (int_AMDGPU_flbit_i32 i32:$src0))]
153 >;
154 defm S_FLBIT_I32_I64 : SOP1_32_64 <sop1<0x18, 0x15>, "s_flbit_i32_i64", []>;
155 defm S_SEXT_I32_I8 : SOP1_32 <sop1<0x19, 0x16>, "s_sext_i32_i8",
156   [(set i32:$dst, (sext_inreg i32:$src0, i8))]
157 >;
158 defm S_SEXT_I32_I16 : SOP1_32 <sop1<0x1a, 0x17>, "s_sext_i32_i16",
159   [(set i32:$dst, (sext_inreg i32:$src0, i16))]
160 >;
161
162 defm S_BITSET0_B32 : SOP1_32 <sop1<0x1b, 0x18>, "s_bitset0_b32", []>;
163 defm S_BITSET0_B64 : SOP1_64 <sop1<0x1c, 0x19>, "s_bitset0_b64", []>;
164 defm S_BITSET1_B32 : SOP1_32 <sop1<0x1d, 0x1a>, "s_bitset1_b32", []>;
165 defm S_BITSET1_B64 : SOP1_64 <sop1<0x1e, 0x1b>, "s_bitset1_b64", []>;
166 defm S_GETPC_B64 : SOP1_64_0 <sop1<0x1f, 0x1c>, "s_getpc_b64", []>;
167 defm S_SETPC_B64 : SOP1_64 <sop1<0x20, 0x1d>, "s_setpc_b64", []>;
168 defm S_SWAPPC_B64 : SOP1_64 <sop1<0x21, 0x1e>, "s_swappc_b64", []>;
169 defm S_RFE_B64 : SOP1_64 <sop1<0x22, 0x1f>, "s_rfe_b64", []>;
170
171 let hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC] in {
172
173 defm S_AND_SAVEEXEC_B64 : SOP1_64 <sop1<0x24, 0x20>, "s_and_saveexec_b64", []>;
174 defm S_OR_SAVEEXEC_B64 : SOP1_64 <sop1<0x25, 0x21>, "s_or_saveexec_b64", []>;
175 defm S_XOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x26, 0x22>, "s_xor_saveexec_b64", []>;
176 defm S_ANDN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x27, 0x23>, "s_andn2_saveexec_b64", []>;
177 defm S_ORN2_SAVEEXEC_B64 : SOP1_64 <sop1<0x28, 0x24>, "s_orn2_saveexec_b64", []>;
178 defm S_NAND_SAVEEXEC_B64 : SOP1_64 <sop1<0x29, 0x25>, "s_nand_saveexec_b64", []>;
179 defm S_NOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2a, 0x26>, "s_nor_saveexec_b64", []>;
180 defm S_XNOR_SAVEEXEC_B64 : SOP1_64 <sop1<0x2b, 0x27>, "s_xnor_saveexec_b64", []>;
181
182 } // End hasSideEffects = 1, Uses = [EXEC], Defs = [EXEC, SCC]
183
184 defm S_QUADMASK_B32 : SOP1_32 <sop1<0x2c, 0x28>, "s_quadmask_b32", []>;
185 defm S_QUADMASK_B64 : SOP1_64 <sop1<0x2d, 0x29>, "s_quadmask_b64", []>;
186 defm S_MOVRELS_B32 : SOP1_32 <sop1<0x2e, 0x2a>, "s_movrels_b32", []>;
187 defm S_MOVRELS_B64 : SOP1_64 <sop1<0x2f, 0x2b>, "s_movrels_b64", []>;
188 defm S_MOVRELD_B32 : SOP1_32 <sop1<0x30, 0x2c>, "s_movreld_b32", []>;
189 defm S_MOVRELD_B64 : SOP1_64 <sop1<0x31, 0x2d>, "s_movreld_b64", []>;
190 defm S_CBRANCH_JOIN : SOP1_1 <sop1<0x32, 0x2e>, "s_cbranch_join", []>;
191 defm S_MOV_REGRD_B32 : SOP1_32 <sop1<0x33, 0x2f>, "s_mov_regrd_b32", []>;
192 let Defs = [SCC] in {
193   defm S_ABS_I32 : SOP1_32 <sop1<0x34, 0x30>, "s_abs_i32", []>;
194 } // End Defs = [SCC]
195 defm S_MOV_FED_B32 : SOP1_32 <sop1<0x35, 0x31>, "s_mov_fed_b32", []>;
196
197 //===----------------------------------------------------------------------===//
198 // SOP2 Instructions
199 //===----------------------------------------------------------------------===//
200
201 let Defs = [SCC] in { // Carry out goes to SCC
202 let isCommutable = 1 in {
203 defm S_ADD_U32 : SOP2_32 <sop2<0x00>, "s_add_u32", []>;
204 defm S_ADD_I32 : SOP2_32 <sop2<0x02>, "s_add_i32",
205   [(set i32:$dst, (add SSrc_32:$src0, SSrc_32:$src1))]
206 >;
207 } // End isCommutable = 1
208
209 defm S_SUB_U32 : SOP2_32 <sop2<0x01>, "s_sub_u32", []>;
210 defm S_SUB_I32 : SOP2_32 <sop2<0x03>, "s_sub_i32",
211   [(set i32:$dst, (sub SSrc_32:$src0, SSrc_32:$src1))]
212 >;
213
214 let Uses = [SCC] in { // Carry in comes from SCC
215 let isCommutable = 1 in {
216 defm S_ADDC_U32 : SOP2_32 <sop2<0x04>, "s_addc_u32",
217   [(set i32:$dst, (adde (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
218 } // End isCommutable = 1
219
220 defm S_SUBB_U32 : SOP2_32 <sop2<0x05>, "s_subb_u32",
221   [(set i32:$dst, (sube (i32 SSrc_32:$src0), (i32 SSrc_32:$src1)))]>;
222 } // End Uses = [SCC]
223
224 defm S_MIN_I32 : SOP2_32 <sop2<0x06>, "s_min_i32",
225   [(set i32:$dst, (smin i32:$src0, i32:$src1))]
226 >;
227 defm S_MIN_U32 : SOP2_32 <sop2<0x07>, "s_min_u32",
228   [(set i32:$dst, (umin i32:$src0, i32:$src1))]
229 >;
230 defm S_MAX_I32 : SOP2_32 <sop2<0x08>, "s_max_i32",
231   [(set i32:$dst, (smax i32:$src0, i32:$src1))]
232 >;
233 defm S_MAX_U32 : SOP2_32 <sop2<0x09>, "s_max_u32",
234   [(set i32:$dst, (umax i32:$src0, i32:$src1))]
235 >;
236 } // End Defs = [SCC]
237
238
239 let Uses = [SCC] in {
240   defm S_CSELECT_B32 : SOP2_32 <sop2<0x0a>, "s_cselect_b32", []>;
241   defm S_CSELECT_B64 : SOP2_64 <sop2<0x0b>, "s_cselect_b64", []>;
242 } // End Uses = [SCC]
243
244 let Defs = [SCC] in {
245 defm S_AND_B32 : SOP2_32 <sop2<0x0e, 0x0c>, "s_and_b32",
246   [(set i32:$dst, (and i32:$src0, i32:$src1))]
247 >;
248
249 defm S_AND_B64 : SOP2_64 <sop2<0x0f, 0x0d>, "s_and_b64",
250   [(set i64:$dst, (and i64:$src0, i64:$src1))]
251 >;
252
253 defm S_OR_B32 : SOP2_32 <sop2<0x10, 0x0e>, "s_or_b32",
254   [(set i32:$dst, (or i32:$src0, i32:$src1))]
255 >;
256
257 defm S_OR_B64 : SOP2_64 <sop2<0x11, 0x0f>, "s_or_b64",
258   [(set i64:$dst, (or i64:$src0, i64:$src1))]
259 >;
260
261 defm S_XOR_B32 : SOP2_32 <sop2<0x12, 0x10>, "s_xor_b32",
262   [(set i32:$dst, (xor i32:$src0, i32:$src1))]
263 >;
264
265 defm S_XOR_B64 : SOP2_64 <sop2<0x13, 0x11>, "s_xor_b64",
266   [(set i64:$dst, (xor i64:$src0, i64:$src1))]
267 >;
268 defm S_ANDN2_B32 : SOP2_32 <sop2<0x14, 0x12>, "s_andn2_b32", []>;
269 defm S_ANDN2_B64 : SOP2_64 <sop2<0x15, 0x13>, "s_andn2_b64", []>;
270 defm S_ORN2_B32 : SOP2_32 <sop2<0x16, 0x14>, "s_orn2_b32", []>;
271 defm S_ORN2_B64 : SOP2_64 <sop2<0x17, 0x15>, "s_orn2_b64", []>;
272 defm S_NAND_B32 : SOP2_32 <sop2<0x18, 0x16>, "s_nand_b32", []>;
273 defm S_NAND_B64 : SOP2_64 <sop2<0x19, 0x17>, "s_nand_b64", []>;
274 defm S_NOR_B32 : SOP2_32 <sop2<0x1a, 0x18>, "s_nor_b32", []>;
275 defm S_NOR_B64 : SOP2_64 <sop2<0x1b, 0x19>, "s_nor_b64", []>;
276 defm S_XNOR_B32 : SOP2_32 <sop2<0x1c, 0x1a>, "s_xnor_b32", []>;
277 defm S_XNOR_B64 : SOP2_64 <sop2<0x1d, 0x1b>, "s_xnor_b64", []>;
278 } // End Defs = [SCC]
279
280 // Use added complexity so these patterns are preferred to the VALU patterns.
281 let AddedComplexity = 1 in {
282 let Defs = [SCC] in {
283
284 defm S_LSHL_B32 : SOP2_32 <sop2<0x1e, 0x1c>, "s_lshl_b32",
285   [(set i32:$dst, (shl i32:$src0, i32:$src1))]
286 >;
287 defm S_LSHL_B64 : SOP2_64_32 <sop2<0x1f, 0x1d>, "s_lshl_b64",
288   [(set i64:$dst, (shl i64:$src0, i32:$src1))]
289 >;
290 defm S_LSHR_B32 : SOP2_32 <sop2<0x20, 0x1e>, "s_lshr_b32",
291   [(set i32:$dst, (srl i32:$src0, i32:$src1))]
292 >;
293 defm S_LSHR_B64 : SOP2_64_32 <sop2<0x21, 0x1f>, "s_lshr_b64",
294   [(set i64:$dst, (srl i64:$src0, i32:$src1))]
295 >;
296 defm S_ASHR_I32 : SOP2_32 <sop2<0x22, 0x20>, "s_ashr_i32",
297   [(set i32:$dst, (sra i32:$src0, i32:$src1))]
298 >;
299 defm S_ASHR_I64 : SOP2_64_32 <sop2<0x23, 0x21>, "s_ashr_i64",
300   [(set i64:$dst, (sra i64:$src0, i32:$src1))]
301 >;
302 } // End Defs = [SCC]
303
304 defm S_BFM_B32 : SOP2_32 <sop2<0x24, 0x22>, "s_bfm_b32",
305   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))]>;
306 defm S_BFM_B64 : SOP2_64 <sop2<0x25, 0x23>, "s_bfm_b64", []>;
307 defm S_MUL_I32 : SOP2_32 <sop2<0x26, 0x24>, "s_mul_i32",
308   [(set i32:$dst, (mul i32:$src0, i32:$src1))]
309 >;
310
311 } // End AddedComplexity = 1
312
313 let Defs = [SCC] in {
314 defm S_BFE_U32 : SOP2_32 <sop2<0x27, 0x25>, "s_bfe_u32", []>;
315 defm S_BFE_I32 : SOP2_32 <sop2<0x28, 0x26>, "s_bfe_i32", []>;
316 defm S_BFE_U64 : SOP2_64 <sop2<0x29, 0x27>, "s_bfe_u64", []>;
317 defm S_BFE_I64 : SOP2_64_32 <sop2<0x2a, 0x28>, "s_bfe_i64", []>;
318 } // End Defs = [SCC]
319
320 let sdst = 0 in {
321 defm S_CBRANCH_G_FORK : SOP2_m <
322   sop2<0x2b, 0x29>, "s_cbranch_g_fork", (outs),
323   (ins SReg_64:$src0, SReg_64:$src1), "s_cbranch_g_fork $src0, $src1", []
324 >;
325 }
326
327 let Defs = [SCC] in {
328 defm S_ABSDIFF_I32 : SOP2_32 <sop2<0x2c, 0x2a>, "s_absdiff_i32", []>;
329 } // End Defs = [SCC]
330
331 //===----------------------------------------------------------------------===//
332 // SOPC Instructions
333 //===----------------------------------------------------------------------===//
334
335 def S_CMP_EQ_I32 : SOPC_32 <0x00000000, "s_cmp_eq_i32">;
336 def S_CMP_LG_I32 : SOPC_32 <0x00000001, "s_cmp_lg_i32">;
337 def S_CMP_GT_I32 : SOPC_32 <0x00000002, "s_cmp_gt_i32">;
338 def S_CMP_GE_I32 : SOPC_32 <0x00000003, "s_cmp_ge_i32">;
339 def S_CMP_LT_I32 : SOPC_32 <0x00000004, "s_cmp_lt_i32">;
340 def S_CMP_LE_I32 : SOPC_32 <0x00000005, "s_cmp_le_i32">;
341 def S_CMP_EQ_U32 : SOPC_32 <0x00000006, "s_cmp_eq_u32">;
342 def S_CMP_LG_U32 : SOPC_32 <0x00000007, "s_cmp_lg_u32">;
343 def S_CMP_GT_U32 : SOPC_32 <0x00000008, "s_cmp_gt_u32">;
344 def S_CMP_GE_U32 : SOPC_32 <0x00000009, "s_cmp_ge_u32">;
345 def S_CMP_LT_U32 : SOPC_32 <0x0000000a, "s_cmp_lt_u32">;
346 def S_CMP_LE_U32 : SOPC_32 <0x0000000b, "s_cmp_le_u32">;
347 ////def S_BITCMP0_B32 : SOPC_BITCMP0 <0x0000000c, "s_bitcmp0_b32", []>;
348 ////def S_BITCMP1_B32 : SOPC_BITCMP1 <0x0000000d, "s_bitcmp1_b32", []>;
349 ////def S_BITCMP0_B64 : SOPC_BITCMP0 <0x0000000e, "s_bitcmp0_b64", []>;
350 ////def S_BITCMP1_B64 : SOPC_BITCMP1 <0x0000000f, "s_bitcmp1_b64", []>;
351 //def S_SETVSKIP : SOPC_ <0x00000010, "s_setvskip", []>;
352
353 //===----------------------------------------------------------------------===//
354 // SOPK Instructions
355 //===----------------------------------------------------------------------===//
356
357 let isReMaterializable = 1 in {
358 defm S_MOVK_I32 : SOPK_32 <sopk<0x00>, "s_movk_i32", []>;
359 } // End isReMaterializable = 1
360 let Uses = [SCC] in {
361   defm S_CMOVK_I32 : SOPK_32 <sopk<0x02, 0x01>, "s_cmovk_i32", []>;
362 }
363
364 let isCompare = 1 in {
365
366 /*
367 This instruction is disabled for now until we can figure out how to teach
368 the instruction selector to correctly use the  S_CMP* vs V_CMP*
369 instructions.
370
371 When this instruction is enabled the code generator sometimes produces this
372 invalid sequence:
373
374 SCC = S_CMPK_EQ_I32 SGPR0, imm
375 VCC = COPY SCC
376 VGPR0 = V_CNDMASK VCC, VGPR0, VGPR1
377
378 defm S_CMPK_EQ_I32 : SOPK_SCC <sopk<0x03, 0x02>, "s_cmpk_eq_i32",
379   [(set i1:$dst, (setcc i32:$src0, imm:$src1, SETEQ))]
380 >;
381 */
382
383 defm S_CMPK_EQ_I32 : SOPK_SCC <sopk<0x03, 0x02>, "s_cmpk_eq_i32", []>;
384 defm S_CMPK_LG_I32 : SOPK_SCC <sopk<0x04, 0x03>, "s_cmpk_lg_i32", []>;
385 defm S_CMPK_GT_I32 : SOPK_SCC <sopk<0x05, 0x04>, "s_cmpk_gt_i32", []>;
386 defm S_CMPK_GE_I32 : SOPK_SCC <sopk<0x06, 0x05>, "s_cmpk_ge_i32", []>;
387 defm S_CMPK_LT_I32 : SOPK_SCC <sopk<0x07, 0x06>, "s_cmpk_lt_i32", []>;
388 defm S_CMPK_LE_I32 : SOPK_SCC <sopk<0x08, 0x07>, "s_cmpk_le_i32", []>;
389 defm S_CMPK_EQ_U32 : SOPK_SCC <sopk<0x09, 0x08>, "s_cmpk_eq_u32", []>;
390 defm S_CMPK_LG_U32 : SOPK_SCC <sopk<0x0a, 0x09>, "s_cmpk_lg_u32", []>;
391 defm S_CMPK_GT_U32 : SOPK_SCC <sopk<0x0b, 0x0a>, "s_cmpk_gt_u32", []>;
392 defm S_CMPK_GE_U32 : SOPK_SCC <sopk<0x0c, 0x0b>, "s_cmpk_ge_u32", []>;
393 defm S_CMPK_LT_U32 : SOPK_SCC <sopk<0x0d, 0x0c>, "s_cmpk_lt_u32", []>;
394 defm S_CMPK_LE_U32 : SOPK_SCC <sopk<0x0e, 0x0d>, "s_cmpk_le_u32", []>;
395 } // End isCompare = 1
396
397 let Defs = [SCC], isCommutable = 1, DisableEncoding = "$src0",
398     Constraints = "$sdst = $src0" in {
399   defm S_ADDK_I32 : SOPK_32TIE <sopk<0x0f, 0x0e>, "s_addk_i32", []>;
400   defm S_MULK_I32 : SOPK_32TIE <sopk<0x10, 0x0f>, "s_mulk_i32", []>;
401 }
402
403 defm S_CBRANCH_I_FORK : SOPK_m <
404   sopk<0x11, 0x10>, "s_cbranch_i_fork", (outs),
405   (ins SReg_64:$sdst, u16imm:$simm16), " $sdst, $simm16"
406 >;
407 defm S_GETREG_B32 : SOPK_32 <sopk<0x12, 0x11>, "s_getreg_b32", []>;
408 defm S_SETREG_B32 : SOPK_m <
409   sopk<0x13, 0x12>, "s_setreg_b32", (outs),
410   (ins SReg_32:$sdst, u16imm:$simm16), " $sdst, $simm16"
411 >;
412 // FIXME: Not on SI?
413 //defm S_GETREG_REGRD_B32 : SOPK_32 <sopk<0x14, 0x13>, "s_getreg_regrd_b32", []>;
414 defm S_SETREG_IMM32_B32 : SOPK_IMM32 <
415   sopk<0x15, 0x14>, "s_setreg_imm32_b32", (outs),
416   (ins i32imm:$imm, u16imm:$simm16), " $imm, $simm16"
417 >;
418
419 //===----------------------------------------------------------------------===//
420 // SOPP Instructions
421 //===----------------------------------------------------------------------===//
422
423 def S_NOP : SOPP <0x00000000, (ins i16imm:$simm16), "s_nop $simm16">;
424
425 let isTerminator = 1 in {
426
427 def S_ENDPGM : SOPP <0x00000001, (ins), "s_endpgm",
428   [(IL_retflag)]> {
429   let simm16 = 0;
430   let isBarrier = 1;
431   let hasCtrlDep = 1;
432 }
433
434 let isBranch = 1 in {
435 def S_BRANCH : SOPP <
436   0x00000002, (ins sopp_brtarget:$simm16), "s_branch $simm16",
437   [(br bb:$simm16)]> {
438   let isBarrier = 1;
439 }
440
441 let DisableEncoding = "$scc" in {
442 def S_CBRANCH_SCC0 : SOPP <
443   0x00000004, (ins sopp_brtarget:$simm16, SCCReg:$scc),
444   "s_cbranch_scc0 $simm16"
445 >;
446 def S_CBRANCH_SCC1 : SOPP <
447   0x00000005, (ins sopp_brtarget:$simm16, SCCReg:$scc),
448   "s_cbranch_scc1 $simm16"
449 >;
450 } // End DisableEncoding = "$scc"
451
452 def S_CBRANCH_VCCZ : SOPP <
453   0x00000006, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
454   "s_cbranch_vccz $simm16"
455 >;
456 def S_CBRANCH_VCCNZ : SOPP <
457   0x00000007, (ins sopp_brtarget:$simm16, VCCReg:$vcc),
458   "s_cbranch_vccnz $simm16"
459 >;
460
461 let DisableEncoding = "$exec" in {
462 def S_CBRANCH_EXECZ : SOPP <
463   0x00000008, (ins sopp_brtarget:$simm16, EXECReg:$exec),
464   "s_cbranch_execz $simm16"
465 >;
466 def S_CBRANCH_EXECNZ : SOPP <
467   0x00000009, (ins sopp_brtarget:$simm16, EXECReg:$exec),
468   "s_cbranch_execnz $simm16"
469 >;
470 } // End DisableEncoding = "$exec"
471
472
473 } // End isBranch = 1
474 } // End isTerminator = 1
475
476 let hasSideEffects = 1 in {
477 def S_BARRIER : SOPP <0x0000000a, (ins), "s_barrier",
478   [(int_AMDGPU_barrier_local)]
479 > {
480   let simm16 = 0;
481   let isBarrier = 1;
482   let hasCtrlDep = 1;
483   let mayLoad = 1;
484   let mayStore = 1;
485 }
486
487 def S_WAITCNT : SOPP <0x0000000c, (ins WAIT_FLAG:$simm16), "s_waitcnt $simm16">;
488 def S_SETHALT : SOPP <0x0000000d, (ins i16imm:$simm16), "s_sethalt $simm16">;
489 def S_SLEEP : SOPP <0x0000000e, (ins i16imm:$simm16), "s_sleep $simm16">;
490 def S_SETPRIO : SOPP <0x0000000f, (ins i16imm:$sim16), "s_setprio $sim16">;
491
492 let Uses = [EXEC, M0] in {
493   def S_SENDMSG : SOPP <0x00000010, (ins SendMsgImm:$simm16), "s_sendmsg $simm16",
494       [(AMDGPUsendmsg (i32 imm:$simm16))]
495   >;
496 } // End Uses = [EXEC, M0]
497
498 def S_SENDMSGHALT : SOPP <0x00000011, (ins i16imm:$simm16), "s_sendmsghalt $simm16">;
499 def S_TRAP : SOPP <0x00000012, (ins i16imm:$simm16), "s_trap $simm16">;
500 def S_ICACHE_INV : SOPP <0x00000013, (ins), "s_icache_inv"> {
501         let simm16 = 0;
502 }
503 def S_INCPERFLEVEL : SOPP <0x00000014, (ins i16imm:$simm16), "s_incperflevel $simm16">;
504 def S_DECPERFLEVEL : SOPP <0x00000015, (ins i16imm:$simm16), "s_decperflevel $simm16">;
505 def S_TTRACEDATA : SOPP <0x00000016, (ins), "s_ttracedata"> {
506   let simm16 = 0;
507 }
508 } // End hasSideEffects
509
510 //===----------------------------------------------------------------------===//
511 // VOPC Instructions
512 //===----------------------------------------------------------------------===//
513
514 let isCompare = 1, isCommutable = 1 in {
515
516 defm V_CMP_F_F32 : VOPC_F32 <vopc<0x0, 0x40>, "v_cmp_f_f32">;
517 defm V_CMP_LT_F32 : VOPC_F32 <vopc<0x1, 0x41>, "v_cmp_lt_f32", COND_OLT, "v_cmp_gt_f32">;
518 defm V_CMP_EQ_F32 : VOPC_F32 <vopc<0x2, 0x42>, "v_cmp_eq_f32", COND_OEQ>;
519 defm V_CMP_LE_F32 : VOPC_F32 <vopc<0x3, 0x43>, "v_cmp_le_f32", COND_OLE, "v_cmp_ge_f32">;
520 defm V_CMP_GT_F32 : VOPC_F32 <vopc<0x4, 0x44>, "v_cmp_gt_f32", COND_OGT>;
521 defm V_CMP_LG_F32 : VOPC_F32 <vopc<0x5, 0x45>, "v_cmp_lg_f32", COND_ONE>;
522 defm V_CMP_GE_F32 : VOPC_F32 <vopc<0x6, 0x46>, "v_cmp_ge_f32", COND_OGE>;
523 defm V_CMP_O_F32 : VOPC_F32 <vopc<0x7, 0x47>, "v_cmp_o_f32", COND_O>;
524 defm V_CMP_U_F32 : VOPC_F32 <vopc<0x8, 0x48>, "v_cmp_u_f32", COND_UO>;
525 defm V_CMP_NGE_F32 : VOPC_F32 <vopc<0x9, 0x49>, "v_cmp_nge_f32",  COND_ULT, "v_cmp_nle_f32">;
526 defm V_CMP_NLG_F32 : VOPC_F32 <vopc<0xa, 0x4a>, "v_cmp_nlg_f32", COND_UEQ>;
527 defm V_CMP_NGT_F32 : VOPC_F32 <vopc<0xb, 0x4b>, "v_cmp_ngt_f32", COND_ULE, "v_cmp_nlt_f32">;
528 defm V_CMP_NLE_F32 : VOPC_F32 <vopc<0xc, 0x4c>, "v_cmp_nle_f32", COND_UGT>;
529 defm V_CMP_NEQ_F32 : VOPC_F32 <vopc<0xd, 0x4d>, "v_cmp_neq_f32", COND_UNE>;
530 defm V_CMP_NLT_F32 : VOPC_F32 <vopc<0xe, 0x4e>, "v_cmp_nlt_f32", COND_UGE>;
531 defm V_CMP_TRU_F32 : VOPC_F32 <vopc<0xf, 0x4f>, "v_cmp_tru_f32">;
532
533
534 defm V_CMPX_F_F32 : VOPCX_F32 <vopc<0x10, 0x50>, "v_cmpx_f_f32">;
535 defm V_CMPX_LT_F32 : VOPCX_F32 <vopc<0x11, 0x51>, "v_cmpx_lt_f32", "v_cmpx_gt_f32">;
536 defm V_CMPX_EQ_F32 : VOPCX_F32 <vopc<0x12, 0x52>, "v_cmpx_eq_f32">;
537 defm V_CMPX_LE_F32 : VOPCX_F32 <vopc<0x13, 0x53>, "v_cmpx_le_f32", "v_cmpx_ge_f32">;
538 defm V_CMPX_GT_F32 : VOPCX_F32 <vopc<0x14, 0x54>, "v_cmpx_gt_f32">;
539 defm V_CMPX_LG_F32 : VOPCX_F32 <vopc<0x15, 0x55>, "v_cmpx_lg_f32">;
540 defm V_CMPX_GE_F32 : VOPCX_F32 <vopc<0x16, 0x56>, "v_cmpx_ge_f32">;
541 defm V_CMPX_O_F32 : VOPCX_F32 <vopc<0x17, 0x57>, "v_cmpx_o_f32">;
542 defm V_CMPX_U_F32 : VOPCX_F32 <vopc<0x18, 0x58>, "v_cmpx_u_f32">;
543 defm V_CMPX_NGE_F32 : VOPCX_F32 <vopc<0x19, 0x59>, "v_cmpx_nge_f32">;
544 defm V_CMPX_NLG_F32 : VOPCX_F32 <vopc<0x1a, 0x5a>, "v_cmpx_nlg_f32">;
545 defm V_CMPX_NGT_F32 : VOPCX_F32 <vopc<0x1b, 0x5b>, "v_cmpx_ngt_f32">;
546 defm V_CMPX_NLE_F32 : VOPCX_F32 <vopc<0x1c, 0x5c>, "v_cmpx_nle_f32">;
547 defm V_CMPX_NEQ_F32 : VOPCX_F32 <vopc<0x1d, 0x5d>, "v_cmpx_neq_f32">;
548 defm V_CMPX_NLT_F32 : VOPCX_F32 <vopc<0x1e, 0x5e>, "v_cmpx_nlt_f32">;
549 defm V_CMPX_TRU_F32 : VOPCX_F32 <vopc<0x1f, 0x5f>, "v_cmpx_tru_f32">;
550
551
552 defm V_CMP_F_F64 : VOPC_F64 <vopc<0x20, 0x60>, "v_cmp_f_f64">;
553 defm V_CMP_LT_F64 : VOPC_F64 <vopc<0x21, 0x61>, "v_cmp_lt_f64", COND_OLT, "v_cmp_gt_f64">;
554 defm V_CMP_EQ_F64 : VOPC_F64 <vopc<0x22, 0x62>, "v_cmp_eq_f64", COND_OEQ>;
555 defm V_CMP_LE_F64 : VOPC_F64 <vopc<0x23, 0x63>, "v_cmp_le_f64", COND_OLE, "v_cmp_ge_f64">;
556 defm V_CMP_GT_F64 : VOPC_F64 <vopc<0x24, 0x64>, "v_cmp_gt_f64", COND_OGT>;
557 defm V_CMP_LG_F64 : VOPC_F64 <vopc<0x25, 0x65>, "v_cmp_lg_f64", COND_ONE>;
558 defm V_CMP_GE_F64 : VOPC_F64 <vopc<0x26, 0x66>, "v_cmp_ge_f64", COND_OGE>;
559 defm V_CMP_O_F64 : VOPC_F64 <vopc<0x27, 0x67>, "v_cmp_o_f64", COND_O>;
560 defm V_CMP_U_F64 : VOPC_F64 <vopc<0x28, 0x68>, "v_cmp_u_f64", COND_UO>;
561 defm V_CMP_NGE_F64 : VOPC_F64 <vopc<0x29, 0x69>, "v_cmp_nge_f64", COND_ULT, "v_cmp_nle_f64">;
562 defm V_CMP_NLG_F64 : VOPC_F64 <vopc<0x2a, 0x6a>, "v_cmp_nlg_f64", COND_UEQ>;
563 defm V_CMP_NGT_F64 : VOPC_F64 <vopc<0x2b, 0x6b>, "v_cmp_ngt_f64", COND_ULE, "v_cmp_nlt_f64">;
564 defm V_CMP_NLE_F64 : VOPC_F64 <vopc<0x2c, 0x6c>, "v_cmp_nle_f64", COND_UGT>;
565 defm V_CMP_NEQ_F64 : VOPC_F64 <vopc<0x2d, 0x6d>, "v_cmp_neq_f64", COND_UNE>;
566 defm V_CMP_NLT_F64 : VOPC_F64 <vopc<0x2e, 0x6e>, "v_cmp_nlt_f64", COND_UGE>;
567 defm V_CMP_TRU_F64 : VOPC_F64 <vopc<0x2f, 0x6f>, "v_cmp_tru_f64">;
568
569
570 defm V_CMPX_F_F64 : VOPCX_F64 <vopc<0x30, 0x70>, "v_cmpx_f_f64">;
571 defm V_CMPX_LT_F64 : VOPCX_F64 <vopc<0x31, 0x71>, "v_cmpx_lt_f64", "v_cmpx_gt_f64">;
572 defm V_CMPX_EQ_F64 : VOPCX_F64 <vopc<0x32, 0x72>, "v_cmpx_eq_f64">;
573 defm V_CMPX_LE_F64 : VOPCX_F64 <vopc<0x33, 0x73>, "v_cmpx_le_f64", "v_cmpx_ge_f64">;
574 defm V_CMPX_GT_F64 : VOPCX_F64 <vopc<0x34, 0x74>, "v_cmpx_gt_f64">;
575 defm V_CMPX_LG_F64 : VOPCX_F64 <vopc<0x35, 0x75>, "v_cmpx_lg_f64">;
576 defm V_CMPX_GE_F64 : VOPCX_F64 <vopc<0x36, 0x76>, "v_cmpx_ge_f64">;
577 defm V_CMPX_O_F64 : VOPCX_F64 <vopc<0x37, 0x77>, "v_cmpx_o_f64">;
578 defm V_CMPX_U_F64 : VOPCX_F64 <vopc<0x38, 0x78>, "v_cmpx_u_f64">;
579 defm V_CMPX_NGE_F64 : VOPCX_F64 <vopc<0x39, 0x79>, "v_cmpx_nge_f64", "v_cmpx_nle_f64">;
580 defm V_CMPX_NLG_F64 : VOPCX_F64 <vopc<0x3a, 0x7a>, "v_cmpx_nlg_f64">;
581 defm V_CMPX_NGT_F64 : VOPCX_F64 <vopc<0x3b, 0x7b>, "v_cmpx_ngt_f64", "v_cmpx_nlt_f64">;
582 defm V_CMPX_NLE_F64 : VOPCX_F64 <vopc<0x3c, 0x7c>, "v_cmpx_nle_f64">;
583 defm V_CMPX_NEQ_F64 : VOPCX_F64 <vopc<0x3d, 0x7d>, "v_cmpx_neq_f64">;
584 defm V_CMPX_NLT_F64 : VOPCX_F64 <vopc<0x3e, 0x7e>, "v_cmpx_nlt_f64">;
585 defm V_CMPX_TRU_F64 : VOPCX_F64 <vopc<0x3f, 0x7f>, "v_cmpx_tru_f64">;
586
587
588 let SubtargetPredicate = isSICI in {
589
590 defm V_CMPS_F_F32 : VOPC_F32 <vopc<0x40>, "v_cmps_f_f32">;
591 defm V_CMPS_LT_F32 : VOPC_F32 <vopc<0x41>, "v_cmps_lt_f32", COND_NULL, "v_cmps_gt_f32">;
592 defm V_CMPS_EQ_F32 : VOPC_F32 <vopc<0x42>, "v_cmps_eq_f32">;
593 defm V_CMPS_LE_F32 : VOPC_F32 <vopc<0x43>, "v_cmps_le_f32", COND_NULL, "v_cmps_ge_f32">;
594 defm V_CMPS_GT_F32 : VOPC_F32 <vopc<0x44>, "v_cmps_gt_f32">;
595 defm V_CMPS_LG_F32 : VOPC_F32 <vopc<0x45>, "v_cmps_lg_f32">;
596 defm V_CMPS_GE_F32 : VOPC_F32 <vopc<0x46>, "v_cmps_ge_f32">;
597 defm V_CMPS_O_F32 : VOPC_F32 <vopc<0x47>, "v_cmps_o_f32">;
598 defm V_CMPS_U_F32 : VOPC_F32 <vopc<0x48>, "v_cmps_u_f32">;
599 defm V_CMPS_NGE_F32 : VOPC_F32 <vopc<0x49>, "v_cmps_nge_f32", COND_NULL, "v_cmps_nle_f32">;
600 defm V_CMPS_NLG_F32 : VOPC_F32 <vopc<0x4a>, "v_cmps_nlg_f32">;
601 defm V_CMPS_NGT_F32 : VOPC_F32 <vopc<0x4b>, "v_cmps_ngt_f32", COND_NULL, "v_cmps_nlt_f32">;
602 defm V_CMPS_NLE_F32 : VOPC_F32 <vopc<0x4c>, "v_cmps_nle_f32">;
603 defm V_CMPS_NEQ_F32 : VOPC_F32 <vopc<0x4d>, "v_cmps_neq_f32">;
604 defm V_CMPS_NLT_F32 : VOPC_F32 <vopc<0x4e>, "v_cmps_nlt_f32">;
605 defm V_CMPS_TRU_F32 : VOPC_F32 <vopc<0x4f>, "v_cmps_tru_f32">;
606
607
608 defm V_CMPSX_F_F32 : VOPCX_F32 <vopc<0x50>, "v_cmpsx_f_f32">;
609 defm V_CMPSX_LT_F32 : VOPCX_F32 <vopc<0x51>, "v_cmpsx_lt_f32", "v_cmpsx_gt_f32">;
610 defm V_CMPSX_EQ_F32 : VOPCX_F32 <vopc<0x52>, "v_cmpsx_eq_f32">;
611 defm V_CMPSX_LE_F32 : VOPCX_F32 <vopc<0x53>, "v_cmpsx_le_f32", "v_cmpsx_ge_f32">;
612 defm V_CMPSX_GT_F32 : VOPCX_F32 <vopc<0x54>, "v_cmpsx_gt_f32">;
613 defm V_CMPSX_LG_F32 : VOPCX_F32 <vopc<0x55>, "v_cmpsx_lg_f32">;
614 defm V_CMPSX_GE_F32 : VOPCX_F32 <vopc<0x56>, "v_cmpsx_ge_f32">;
615 defm V_CMPSX_O_F32 : VOPCX_F32 <vopc<0x57>, "v_cmpsx_o_f32">;
616 defm V_CMPSX_U_F32 : VOPCX_F32 <vopc<0x58>, "v_cmpsx_u_f32">;
617 defm V_CMPSX_NGE_F32 : VOPCX_F32 <vopc<0x59>, "v_cmpsx_nge_f32", "v_cmpsx_nle_f32">;
618 defm V_CMPSX_NLG_F32 : VOPCX_F32 <vopc<0x5a>, "v_cmpsx_nlg_f32">;
619 defm V_CMPSX_NGT_F32 : VOPCX_F32 <vopc<0x5b>, "v_cmpsx_ngt_f32", "v_cmpsx_nlt_f32">;
620 defm V_CMPSX_NLE_F32 : VOPCX_F32 <vopc<0x5c>, "v_cmpsx_nle_f32">;
621 defm V_CMPSX_NEQ_F32 : VOPCX_F32 <vopc<0x5d>, "v_cmpsx_neq_f32">;
622 defm V_CMPSX_NLT_F32 : VOPCX_F32 <vopc<0x5e>, "v_cmpsx_nlt_f32">;
623 defm V_CMPSX_TRU_F32 : VOPCX_F32 <vopc<0x5f>, "v_cmpsx_tru_f32">;
624
625
626 defm V_CMPS_F_F64 : VOPC_F64 <vopc<0x60>, "v_cmps_f_f64">;
627 defm V_CMPS_LT_F64 : VOPC_F64 <vopc<0x61>, "v_cmps_lt_f64", COND_NULL, "v_cmps_gt_f64">;
628 defm V_CMPS_EQ_F64 : VOPC_F64 <vopc<0x62>, "v_cmps_eq_f64">;
629 defm V_CMPS_LE_F64 : VOPC_F64 <vopc<0x63>, "v_cmps_le_f64", COND_NULL, "v_cmps_ge_f64">;
630 defm V_CMPS_GT_F64 : VOPC_F64 <vopc<0x64>, "v_cmps_gt_f64">;
631 defm V_CMPS_LG_F64 : VOPC_F64 <vopc<0x65>, "v_cmps_lg_f64">;
632 defm V_CMPS_GE_F64 : VOPC_F64 <vopc<0x66>, "v_cmps_ge_f64">;
633 defm V_CMPS_O_F64 : VOPC_F64 <vopc<0x67>, "v_cmps_o_f64">;
634 defm V_CMPS_U_F64 : VOPC_F64 <vopc<0x68>, "v_cmps_u_f64">;
635 defm V_CMPS_NGE_F64 : VOPC_F64 <vopc<0x69>, "v_cmps_nge_f64", COND_NULL, "v_cmps_nle_f64">;
636 defm V_CMPS_NLG_F64 : VOPC_F64 <vopc<0x6a>, "v_cmps_nlg_f64">;
637 defm V_CMPS_NGT_F64 : VOPC_F64 <vopc<0x6b>, "v_cmps_ngt_f64", COND_NULL, "v_cmps_nlt_f64">;
638 defm V_CMPS_NLE_F64 : VOPC_F64 <vopc<0x6c>, "v_cmps_nle_f64">;
639 defm V_CMPS_NEQ_F64 : VOPC_F64 <vopc<0x6d>, "v_cmps_neq_f64">;
640 defm V_CMPS_NLT_F64 : VOPC_F64 <vopc<0x6e>, "v_cmps_nlt_f64">;
641 defm V_CMPS_TRU_F64 : VOPC_F64 <vopc<0x6f>, "v_cmps_tru_f64">;
642
643
644 defm V_CMPSX_F_F64 : VOPCX_F64 <vopc<0x70>, "v_cmpsx_f_f64">;
645 defm V_CMPSX_LT_F64 : VOPCX_F64 <vopc<0x71>, "v_cmpsx_lt_f64", "v_cmpsx_gt_f64">;
646 defm V_CMPSX_EQ_F64 : VOPCX_F64 <vopc<0x72>, "v_cmpsx_eq_f64">;
647 defm V_CMPSX_LE_F64 : VOPCX_F64 <vopc<0x73>, "v_cmpsx_le_f64", "v_cmpsx_ge_f64">;
648 defm V_CMPSX_GT_F64 : VOPCX_F64 <vopc<0x74>, "v_cmpsx_gt_f64">;
649 defm V_CMPSX_LG_F64 : VOPCX_F64 <vopc<0x75>, "v_cmpsx_lg_f64">;
650 defm V_CMPSX_GE_F64 : VOPCX_F64 <vopc<0x76>, "v_cmpsx_ge_f64">;
651 defm V_CMPSX_O_F64 : VOPCX_F64 <vopc<0x77>, "v_cmpsx_o_f64">;
652 defm V_CMPSX_U_F64 : VOPCX_F64 <vopc<0x78>, "v_cmpsx_u_f64">;
653 defm V_CMPSX_NGE_F64 : VOPCX_F64 <vopc<0x79>, "v_cmpsx_nge_f64", "v_cmpsx_nle_f64">;
654 defm V_CMPSX_NLG_F64 : VOPCX_F64 <vopc<0x7a>, "v_cmpsx_nlg_f64">;
655 defm V_CMPSX_NGT_F64 : VOPCX_F64 <vopc<0x7b>, "v_cmpsx_ngt_f64", "v_cmpsx_nlt_f64">;
656 defm V_CMPSX_NLE_F64 : VOPCX_F64 <vopc<0x7c>, "v_cmpsx_nle_f64">;
657 defm V_CMPSX_NEQ_F64 : VOPCX_F64 <vopc<0x7d>, "v_cmpsx_neq_f64">;
658 defm V_CMPSX_NLT_F64 : VOPCX_F64 <vopc<0x7e>, "v_cmpsx_nlt_f64">;
659 defm V_CMPSX_TRU_F64 : VOPCX_F64 <vopc<0x7f>, "v_cmpsx_tru_f64">;
660
661 } // End SubtargetPredicate = isSICI
662
663 defm V_CMP_F_I32 : VOPC_I32 <vopc<0x80, 0xc0>, "v_cmp_f_i32">;
664 defm V_CMP_LT_I32 : VOPC_I32 <vopc<0x81, 0xc1>, "v_cmp_lt_i32", COND_SLT, "v_cmp_gt_i32">;
665 defm V_CMP_EQ_I32 : VOPC_I32 <vopc<0x82, 0xc2>, "v_cmp_eq_i32", COND_EQ>;
666 defm V_CMP_LE_I32 : VOPC_I32 <vopc<0x83, 0xc3>, "v_cmp_le_i32", COND_SLE, "v_cmp_ge_i32">;
667 defm V_CMP_GT_I32 : VOPC_I32 <vopc<0x84, 0xc4>, "v_cmp_gt_i32", COND_SGT>;
668 defm V_CMP_NE_I32 : VOPC_I32 <vopc<0x85, 0xc5>, "v_cmp_ne_i32", COND_NE>;
669 defm V_CMP_GE_I32 : VOPC_I32 <vopc<0x86, 0xc6>, "v_cmp_ge_i32", COND_SGE>;
670 defm V_CMP_T_I32 : VOPC_I32 <vopc<0x87, 0xc7>, "v_cmp_t_i32">;
671
672
673 defm V_CMPX_F_I32 : VOPCX_I32 <vopc<0x90, 0xd0>, "v_cmpx_f_i32">;
674 defm V_CMPX_LT_I32 : VOPCX_I32 <vopc<0x91, 0xd1>, "v_cmpx_lt_i32", "v_cmpx_gt_i32">;
675 defm V_CMPX_EQ_I32 : VOPCX_I32 <vopc<0x92, 0xd2>, "v_cmpx_eq_i32">;
676 defm V_CMPX_LE_I32 : VOPCX_I32 <vopc<0x93, 0xd3>, "v_cmpx_le_i32", "v_cmpx_ge_i32">;
677 defm V_CMPX_GT_I32 : VOPCX_I32 <vopc<0x94, 0xd4>, "v_cmpx_gt_i32">;
678 defm V_CMPX_NE_I32 : VOPCX_I32 <vopc<0x95, 0xd5>, "v_cmpx_ne_i32">;
679 defm V_CMPX_GE_I32 : VOPCX_I32 <vopc<0x96, 0xd6>, "v_cmpx_ge_i32">;
680 defm V_CMPX_T_I32 : VOPCX_I32 <vopc<0x97, 0xd7>, "v_cmpx_t_i32">;
681
682
683 defm V_CMP_F_I64 : VOPC_I64 <vopc<0xa0, 0xe0>, "v_cmp_f_i64">;
684 defm V_CMP_LT_I64 : VOPC_I64 <vopc<0xa1, 0xe1>, "v_cmp_lt_i64", COND_SLT, "v_cmp_gt_i64">;
685 defm V_CMP_EQ_I64 : VOPC_I64 <vopc<0xa2, 0xe2>, "v_cmp_eq_i64", COND_EQ>;
686 defm V_CMP_LE_I64 : VOPC_I64 <vopc<0xa3, 0xe3>, "v_cmp_le_i64", COND_SLE, "v_cmp_ge_i64">;
687 defm V_CMP_GT_I64 : VOPC_I64 <vopc<0xa4, 0xe4>, "v_cmp_gt_i64", COND_SGT>;
688 defm V_CMP_NE_I64 : VOPC_I64 <vopc<0xa5, 0xe5>, "v_cmp_ne_i64", COND_NE>;
689 defm V_CMP_GE_I64 : VOPC_I64 <vopc<0xa6, 0xe6>, "v_cmp_ge_i64", COND_SGE>;
690 defm V_CMP_T_I64 : VOPC_I64 <vopc<0xa7, 0xe7>, "v_cmp_t_i64">;
691
692
693 defm V_CMPX_F_I64 : VOPCX_I64 <vopc<0xb0, 0xf0>, "v_cmpx_f_i64">;
694 defm V_CMPX_LT_I64 : VOPCX_I64 <vopc<0xb1, 0xf1>, "v_cmpx_lt_i64", "v_cmpx_gt_i64">;
695 defm V_CMPX_EQ_I64 : VOPCX_I64 <vopc<0xb2, 0xf2>, "v_cmpx_eq_i64">;
696 defm V_CMPX_LE_I64 : VOPCX_I64 <vopc<0xb3, 0xf3>, "v_cmpx_le_i64", "v_cmpx_ge_i64">;
697 defm V_CMPX_GT_I64 : VOPCX_I64 <vopc<0xb4, 0xf4>, "v_cmpx_gt_i64">;
698 defm V_CMPX_NE_I64 : VOPCX_I64 <vopc<0xb5, 0xf5>, "v_cmpx_ne_i64">;
699 defm V_CMPX_GE_I64 : VOPCX_I64 <vopc<0xb6, 0xf6>, "v_cmpx_ge_i64">;
700 defm V_CMPX_T_I64 : VOPCX_I64 <vopc<0xb7, 0xf7>, "v_cmpx_t_i64">;
701
702
703 defm V_CMP_F_U32 : VOPC_I32 <vopc<0xc0, 0xc8>, "v_cmp_f_u32">;
704 defm V_CMP_LT_U32 : VOPC_I32 <vopc<0xc1, 0xc9>, "v_cmp_lt_u32", COND_ULT, "v_cmp_gt_u32">;
705 defm V_CMP_EQ_U32 : VOPC_I32 <vopc<0xc2, 0xca>, "v_cmp_eq_u32", COND_EQ>;
706 defm V_CMP_LE_U32 : VOPC_I32 <vopc<0xc3, 0xcb>, "v_cmp_le_u32", COND_ULE, "v_cmp_ge_u32">;
707 defm V_CMP_GT_U32 : VOPC_I32 <vopc<0xc4, 0xcc>, "v_cmp_gt_u32", COND_UGT>;
708 defm V_CMP_NE_U32 : VOPC_I32 <vopc<0xc5, 0xcd>, "v_cmp_ne_u32", COND_NE>;
709 defm V_CMP_GE_U32 : VOPC_I32 <vopc<0xc6, 0xce>, "v_cmp_ge_u32", COND_UGE>;
710 defm V_CMP_T_U32 : VOPC_I32 <vopc<0xc7, 0xcf>, "v_cmp_t_u32">;
711
712
713 defm V_CMPX_F_U32 : VOPCX_I32 <vopc<0xd0, 0xd8>, "v_cmpx_f_u32">;
714 defm V_CMPX_LT_U32 : VOPCX_I32 <vopc<0xd1, 0xd9>, "v_cmpx_lt_u32", "v_cmpx_gt_u32">;
715 defm V_CMPX_EQ_U32 : VOPCX_I32 <vopc<0xd2, 0xda>, "v_cmpx_eq_u32">;
716 defm V_CMPX_LE_U32 : VOPCX_I32 <vopc<0xd3, 0xdb>, "v_cmpx_le_u32", "v_cmpx_le_u32">;
717 defm V_CMPX_GT_U32 : VOPCX_I32 <vopc<0xd4, 0xdc>, "v_cmpx_gt_u32">;
718 defm V_CMPX_NE_U32 : VOPCX_I32 <vopc<0xd5, 0xdd>, "v_cmpx_ne_u32">;
719 defm V_CMPX_GE_U32 : VOPCX_I32 <vopc<0xd6, 0xde>, "v_cmpx_ge_u32">;
720 defm V_CMPX_T_U32 : VOPCX_I32 <vopc<0xd7, 0xdf>, "v_cmpx_t_u32">;
721
722
723 defm V_CMP_F_U64 : VOPC_I64 <vopc<0xe0, 0xe8>, "v_cmp_f_u64">;
724 defm V_CMP_LT_U64 : VOPC_I64 <vopc<0xe1, 0xe9>, "v_cmp_lt_u64", COND_ULT, "v_cmp_gt_u64">;
725 defm V_CMP_EQ_U64 : VOPC_I64 <vopc<0xe2, 0xea>, "v_cmp_eq_u64", COND_EQ>;
726 defm V_CMP_LE_U64 : VOPC_I64 <vopc<0xe3, 0xeb>, "v_cmp_le_u64", COND_ULE, "v_cmp_ge_u64">;
727 defm V_CMP_GT_U64 : VOPC_I64 <vopc<0xe4, 0xec>, "v_cmp_gt_u64", COND_UGT>;
728 defm V_CMP_NE_U64 : VOPC_I64 <vopc<0xe5, 0xed>, "v_cmp_ne_u64", COND_NE>;
729 defm V_CMP_GE_U64 : VOPC_I64 <vopc<0xe6, 0xee>, "v_cmp_ge_u64", COND_UGE>;
730 defm V_CMP_T_U64 : VOPC_I64 <vopc<0xe7, 0xef>, "v_cmp_t_u64">;
731
732 defm V_CMPX_F_U64 : VOPCX_I64 <vopc<0xf0, 0xf8>, "v_cmpx_f_u64">;
733 defm V_CMPX_LT_U64 : VOPCX_I64 <vopc<0xf1, 0xf9>, "v_cmpx_lt_u64", "v_cmpx_gt_u64">;
734 defm V_CMPX_EQ_U64 : VOPCX_I64 <vopc<0xf2, 0xfa>, "v_cmpx_eq_u64">;
735 defm V_CMPX_LE_U64 : VOPCX_I64 <vopc<0xf3, 0xfb>, "v_cmpx_le_u64", "v_cmpx_ge_u64">;
736 defm V_CMPX_GT_U64 : VOPCX_I64 <vopc<0xf4, 0xfc>, "v_cmpx_gt_u64">;
737 defm V_CMPX_NE_U64 : VOPCX_I64 <vopc<0xf5, 0xfd>, "v_cmpx_ne_u64">;
738 defm V_CMPX_GE_U64 : VOPCX_I64 <vopc<0xf6, 0xfe>, "v_cmpx_ge_u64">;
739 defm V_CMPX_T_U64 : VOPCX_I64 <vopc<0xf7, 0xff>, "v_cmpx_t_u64">;
740
741 } // End isCompare = 1, isCommutable = 1
742
743 defm V_CMP_CLASS_F32 : VOPC_CLASS_F32 <vopc<0x88, 0x10>, "v_cmp_class_f32">;
744 defm V_CMPX_CLASS_F32 : VOPCX_CLASS_F32 <vopc<0x98, 0x11>, "v_cmpx_class_f32">;
745 defm V_CMP_CLASS_F64 : VOPC_CLASS_F64 <vopc<0xa8, 0x12>, "v_cmp_class_f64">;
746 defm V_CMPX_CLASS_F64 : VOPCX_CLASS_F64 <vopc<0xb8, 0x13>, "v_cmpx_class_f64">;
747
748 //===----------------------------------------------------------------------===//
749 // DS Instructions
750 //===----------------------------------------------------------------------===//
751
752 defm DS_ADD_U32 : DS_1A1D_NORET <0x0, "ds_add_u32", VGPR_32>;
753 defm DS_SUB_U32 : DS_1A1D_NORET <0x1, "ds_sub_u32", VGPR_32>;
754 defm DS_RSUB_U32 : DS_1A1D_NORET <0x2, "ds_rsub_u32", VGPR_32>;
755 defm DS_INC_U32 : DS_1A1D_NORET <0x3, "ds_inc_u32", VGPR_32>;
756 defm DS_DEC_U32 : DS_1A1D_NORET <0x4, "ds_dec_u32", VGPR_32>;
757 defm DS_MIN_I32 : DS_1A1D_NORET <0x5, "ds_min_i32", VGPR_32>;
758 defm DS_MAX_I32 : DS_1A1D_NORET <0x6, "ds_max_i32", VGPR_32>;
759 defm DS_MIN_U32 : DS_1A1D_NORET <0x7, "ds_min_u32", VGPR_32>;
760 defm DS_MAX_U32 : DS_1A1D_NORET <0x8, "ds_max_u32", VGPR_32>;
761 defm DS_AND_B32 : DS_1A1D_NORET <0x9, "ds_and_b32", VGPR_32>;
762 defm DS_OR_B32 : DS_1A1D_NORET <0xa, "ds_or_b32", VGPR_32>;
763 defm DS_XOR_B32 : DS_1A1D_NORET <0xb, "ds_xor_b32", VGPR_32>;
764 defm DS_MSKOR_B32 : DS_1A2D_NORET <0xc, "ds_mskor_b32", VGPR_32>;
765 let mayLoad = 0 in {
766 defm DS_WRITE_B32 : DS_1A1D_NORET <0xd, "ds_write_b32", VGPR_32>;
767 defm DS_WRITE2_B32 : DS_1A1D_Off8_NORET <0xe, "ds_write2_b32", VGPR_32>;
768 defm DS_WRITE2ST64_B32 : DS_1A1D_Off8_NORET <0xf, "ds_write2st64_b32", VGPR_32>;
769 }
770 defm DS_CMPST_B32 : DS_1A2D_NORET <0x10, "ds_cmpst_b32", VGPR_32>;
771 defm DS_CMPST_F32 : DS_1A2D_NORET <0x11, "ds_cmpst_f32", VGPR_32>;
772 defm DS_MIN_F32 : DS_1A2D_NORET <0x12, "ds_min_f32", VGPR_32>;
773 defm DS_MAX_F32 : DS_1A2D_NORET <0x13, "ds_max_f32", VGPR_32>;
774
775 defm DS_GWS_INIT : DS_1A_GDS <0x19, "ds_gws_init">;
776 defm DS_GWS_SEMA_V : DS_1A_GDS <0x1a, "ds_gws_sema_v">;
777 defm DS_GWS_SEMA_BR : DS_1A_GDS <0x1b, "ds_gws_sema_br">;
778 defm DS_GWS_SEMA_P : DS_1A_GDS <0x1c, "ds_gws_sema_p">;
779 defm DS_GWS_BARRIER : DS_1A_GDS <0x1d, "ds_gws_barrier">;
780 let mayLoad = 0 in {
781 defm DS_WRITE_B8 : DS_1A1D_NORET <0x1e, "ds_write_b8", VGPR_32>;
782 defm DS_WRITE_B16 : DS_1A1D_NORET <0x1f, "ds_write_b16", VGPR_32>;
783 }
784 defm DS_ADD_RTN_U32 : DS_1A1D_RET <0x20, "ds_add_rtn_u32", VGPR_32, "ds_add_u32">;
785 defm DS_SUB_RTN_U32 : DS_1A1D_RET <0x21, "ds_sub_rtn_u32", VGPR_32, "ds_sub_u32">;
786 defm DS_RSUB_RTN_U32 : DS_1A1D_RET <0x22, "ds_rsub_rtn_u32", VGPR_32, "ds_rsub_u32">;
787 defm DS_INC_RTN_U32 : DS_1A1D_RET <0x23, "ds_inc_rtn_u32", VGPR_32, "ds_inc_u32">;
788 defm DS_DEC_RTN_U32 : DS_1A1D_RET <0x24, "ds_dec_rtn_u32", VGPR_32, "ds_dec_u32">;
789 defm DS_MIN_RTN_I32 : DS_1A1D_RET <0x25, "ds_min_rtn_i32", VGPR_32, "ds_min_i32">;
790 defm DS_MAX_RTN_I32 : DS_1A1D_RET <0x26, "ds_max_rtn_i32", VGPR_32, "ds_max_i32">;
791 defm DS_MIN_RTN_U32 : DS_1A1D_RET <0x27, "ds_min_rtn_u32", VGPR_32, "ds_min_u32">;
792 defm DS_MAX_RTN_U32 : DS_1A1D_RET <0x28, "ds_max_rtn_u32", VGPR_32, "ds_max_u32">;
793 defm DS_AND_RTN_B32 : DS_1A1D_RET <0x29, "ds_and_rtn_b32", VGPR_32, "ds_and_b32">;
794 defm DS_OR_RTN_B32 : DS_1A1D_RET <0x2a, "ds_or_rtn_b32", VGPR_32, "ds_or_b32">;
795 defm DS_XOR_RTN_B32 : DS_1A1D_RET <0x2b, "ds_xor_rtn_b32", VGPR_32, "ds_xor_b32">;
796 defm DS_MSKOR_RTN_B32 : DS_1A2D_RET <0x2c, "ds_mskor_rtn_b32", VGPR_32, "ds_mskor_b32">;
797 defm DS_WRXCHG_RTN_B32 : DS_1A1D_RET <0x2d, "ds_wrxchg_rtn_b32", VGPR_32>;
798 defm DS_WRXCHG2_RTN_B32 : DS_1A2D_RET <
799   0x2e, "ds_wrxchg2_rtn_b32", VReg_64, "", VGPR_32
800 >;
801 defm DS_WRXCHG2ST64_RTN_B32 : DS_1A2D_RET <
802   0x2f, "ds_wrxchg2st64_rtn_b32", VReg_64, "", VGPR_32
803 >;
804 defm DS_CMPST_RTN_B32 : DS_1A2D_RET <0x30, "ds_cmpst_rtn_b32", VGPR_32, "ds_cmpst_b32">;
805 defm DS_CMPST_RTN_F32 : DS_1A2D_RET <0x31, "ds_cmpst_rtn_f32", VGPR_32, "ds_cmpst_f32">;
806 defm DS_MIN_RTN_F32 : DS_1A2D_RET <0x32, "ds_min_rtn_f32", VGPR_32, "ds_min_f32">;
807 defm DS_MAX_RTN_F32 : DS_1A2D_RET <0x33, "ds_max_rtn_f32", VGPR_32, "ds_max_f32">;
808 let SubtargetPredicate = isCI in {
809 defm DS_WRAP_RTN_F32 : DS_1A1D_RET <0x34, "ds_wrap_rtn_f32", VGPR_32, "ds_wrap_f32">;
810 } // End isCI
811 defm DS_SWIZZLE_B32 : DS_1A_RET <0x35, "ds_swizzle_b32", VGPR_32>;
812 let mayStore = 0 in {
813 defm DS_READ_B32 : DS_1A_RET <0x36, "ds_read_b32", VGPR_32>;
814 defm DS_READ2_B32 : DS_1A_Off8_RET <0x37, "ds_read2_b32", VReg_64>;
815 defm DS_READ2ST64_B32 : DS_1A_Off8_RET <0x38, "ds_read2st64_b32", VReg_64>;
816 defm DS_READ_I8 : DS_1A_RET <0x39, "ds_read_i8", VGPR_32>;
817 defm DS_READ_U8 : DS_1A_RET <0x3a, "ds_read_u8", VGPR_32>;
818 defm DS_READ_I16 : DS_1A_RET <0x3b, "ds_read_i16", VGPR_32>;
819 defm DS_READ_U16 : DS_1A_RET <0x3c, "ds_read_u16", VGPR_32>;
820 }
821 defm DS_CONSUME : DS_0A_RET <0x3d, "ds_consume">;
822 defm DS_APPEND : DS_0A_RET <0x3e, "ds_append">;
823 defm DS_ORDERED_COUNT : DS_1A_RET_GDS <0x3f, "ds_ordered_count">;
824 defm DS_ADD_U64 : DS_1A1D_NORET <0x40, "ds_add_u64", VReg_64>;
825 defm DS_SUB_U64 : DS_1A1D_NORET <0x41, "ds_sub_u64", VReg_64>;
826 defm DS_RSUB_U64 : DS_1A1D_NORET <0x42, "ds_rsub_u64", VReg_64>;
827 defm DS_INC_U64 : DS_1A1D_NORET <0x43, "ds_inc_u64", VReg_64>;
828 defm DS_DEC_U64 : DS_1A1D_NORET <0x44, "ds_dec_u64", VReg_64>;
829 defm DS_MIN_I64 : DS_1A1D_NORET <0x45, "ds_min_i64", VReg_64>;
830 defm DS_MAX_I64 : DS_1A1D_NORET <0x46, "ds_max_i64", VReg_64>;
831 defm DS_MIN_U64 : DS_1A1D_NORET <0x47, "ds_min_u64", VReg_64>;
832 defm DS_MAX_U64 : DS_1A1D_NORET <0x48, "ds_max_u64", VReg_64>;
833 defm DS_AND_B64 : DS_1A1D_NORET <0x49, "ds_and_b64", VReg_64>;
834 defm DS_OR_B64 : DS_1A1D_NORET <0x4a, "ds_or_b64", VReg_64>;
835 defm DS_XOR_B64 : DS_1A1D_NORET <0x4b, "ds_xor_b64", VReg_64>;
836 defm DS_MSKOR_B64 : DS_1A2D_NORET <0x4c, "ds_mskor_b64", VReg_64>;
837 let mayLoad = 0 in {
838 defm DS_WRITE_B64 : DS_1A1D_NORET <0x4d, "ds_write_b64", VReg_64>;
839 defm DS_WRITE2_B64 : DS_1A1D_Off8_NORET <0x4E, "ds_write2_b64", VReg_64>;
840 defm DS_WRITE2ST64_B64 : DS_1A1D_Off8_NORET <0x4f, "ds_write2st64_b64", VReg_64>;
841 }
842 defm DS_CMPST_B64 : DS_1A2D_NORET <0x50, "ds_cmpst_b64", VReg_64>;
843 defm DS_CMPST_F64 : DS_1A2D_NORET <0x51, "ds_cmpst_f64", VReg_64>;
844 defm DS_MIN_F64 : DS_1A1D_NORET <0x52, "ds_min_f64", VReg_64>;
845 defm DS_MAX_F64 : DS_1A1D_NORET <0x53, "ds_max_f64", VReg_64>;
846
847 defm DS_ADD_RTN_U64 : DS_1A1D_RET <0x60, "ds_add_rtn_u64", VReg_64, "ds_add_u64">;
848 defm DS_SUB_RTN_U64 : DS_1A1D_RET <0x61, "ds_sub_rtn_u64", VReg_64, "ds_sub_u64">;
849 defm DS_RSUB_RTN_U64 : DS_1A1D_RET <0x62, "ds_rsub_rtn_u64", VReg_64, "ds_rsub_u64">;
850 defm DS_INC_RTN_U64 : DS_1A1D_RET <0x63, "ds_inc_rtn_u64", VReg_64, "ds_inc_u64">;
851 defm DS_DEC_RTN_U64 : DS_1A1D_RET <0x64, "ds_dec_rtn_u64", VReg_64, "ds_dec_u64">;
852 defm DS_MIN_RTN_I64 : DS_1A1D_RET <0x65, "ds_min_rtn_i64", VReg_64, "ds_min_i64">;
853 defm DS_MAX_RTN_I64 : DS_1A1D_RET <0x66, "ds_max_rtn_i64", VReg_64, "ds_max_i64">;
854 defm DS_MIN_RTN_U64 : DS_1A1D_RET <0x67, "ds_min_rtn_u64", VReg_64, "ds_min_u64">;
855 defm DS_MAX_RTN_U64 : DS_1A1D_RET <0x68, "ds_max_rtn_u64", VReg_64, "ds_max_u64">;
856 defm DS_AND_RTN_B64 : DS_1A1D_RET <0x69, "ds_and_rtn_b64", VReg_64, "ds_and_b64">;
857 defm DS_OR_RTN_B64 : DS_1A1D_RET <0x6a, "ds_or_rtn_b64", VReg_64, "ds_or_b64">;
858 defm DS_XOR_RTN_B64 : DS_1A1D_RET <0x6b, "ds_xor_rtn_b64", VReg_64, "ds_xor_b64">;
859 defm DS_MSKOR_RTN_B64 : DS_1A2D_RET <0x6c, "ds_mskor_rtn_b64", VReg_64, "ds_mskor_b64">;
860 defm DS_WRXCHG_RTN_B64 : DS_1A1D_RET <0x6d, "ds_wrxchg_rtn_b64", VReg_64, "ds_wrxchg_b64">;
861 defm DS_WRXCHG2_RTN_B64 : DS_1A2D_RET <0x6e, "ds_wrxchg2_rtn_b64", VReg_128, "ds_wrxchg2_b64", VReg_64>;
862 defm DS_WRXCHG2ST64_RTN_B64 : DS_1A2D_RET <0x6f, "ds_wrxchg2st64_rtn_b64", VReg_128, "ds_wrxchg2st64_b64", VReg_64>;
863 defm DS_CMPST_RTN_B64 : DS_1A2D_RET <0x70, "ds_cmpst_rtn_b64", VReg_64, "ds_cmpst_b64">;
864 defm DS_CMPST_RTN_F64 : DS_1A2D_RET <0x71, "ds_cmpst_rtn_f64", VReg_64, "ds_cmpst_f64">;
865 defm DS_MIN_RTN_F64 : DS_1A1D_RET <0x72, "ds_min_rtn_f64", VReg_64, "ds_min_f64">;
866 defm DS_MAX_RTN_F64 : DS_1A1D_RET <0x73, "ds_max_rtn_f64", VReg_64, "ds_max_f64">;
867
868 let mayStore = 0 in {
869 defm DS_READ_B64 : DS_1A_RET <0x76, "ds_read_b64", VReg_64>;
870 defm DS_READ2_B64 : DS_1A_Off8_RET <0x77, "ds_read2_b64", VReg_128>;
871 defm DS_READ2ST64_B64 : DS_1A_Off8_RET <0x78, "ds_read2st64_b64", VReg_128>;
872 }
873
874 defm DS_ADD_SRC2_U32 : DS_1A <0x80, "ds_add_src2_u32">;
875 defm DS_SUB_SRC2_U32 : DS_1A <0x81, "ds_sub_src2_u32">;
876 defm DS_RSUB_SRC2_U32 : DS_1A <0x82, "ds_rsub_src2_u32">;
877 defm DS_INC_SRC2_U32 : DS_1A <0x83, "ds_inc_src2_u32">;
878 defm DS_DEC_SRC2_U32 : DS_1A <0x84, "ds_dec_src2_u32">;
879 defm DS_MIN_SRC2_I32 : DS_1A <0x85, "ds_min_src2_i32">;
880 defm DS_MAX_SRC2_I32 : DS_1A <0x86, "ds_max_src2_i32">;
881 defm DS_MIN_SRC2_U32 : DS_1A <0x87, "ds_min_src2_u32">;
882 defm DS_MAX_SRC2_U32 : DS_1A <0x88, "ds_max_src2_u32">;
883 defm DS_AND_SRC2_B32 : DS_1A <0x89, "ds_and_src_b32">;
884 defm DS_OR_SRC2_B32 : DS_1A <0x8a, "ds_or_src2_b32">;
885 defm DS_XOR_SRC2_B32 : DS_1A <0x8b, "ds_xor_src2_b32">;
886 defm DS_WRITE_SRC2_B32 : DS_1A <0x8c, "ds_write_src2_b32">;
887
888 defm DS_MIN_SRC2_F32 : DS_1A <0x92, "ds_min_src2_f32">;
889 defm DS_MAX_SRC2_F32 : DS_1A <0x93, "ds_max_src2_f32">;
890
891 defm DS_ADD_SRC2_U64 : DS_1A <0xc0, "ds_add_src2_u64">;
892 defm DS_SUB_SRC2_U64 : DS_1A <0xc1, "ds_sub_src2_u64">;
893 defm DS_RSUB_SRC2_U64 : DS_1A <0xc2, "ds_rsub_src2_u64">;
894 defm DS_INC_SRC2_U64 : DS_1A <0xc3, "ds_inc_src2_u64">;
895 defm DS_DEC_SRC2_U64 : DS_1A <0xc4, "ds_dec_src2_u64">;
896 defm DS_MIN_SRC2_I64 : DS_1A <0xc5, "ds_min_src2_i64">;
897 defm DS_MAX_SRC2_I64 : DS_1A <0xc6, "ds_max_src2_i64">;
898 defm DS_MIN_SRC2_U64 : DS_1A <0xc7, "ds_min_src2_u64">;
899 defm DS_MAX_SRC2_U64 : DS_1A <0xc8, "ds_max_src2_u64">;
900 defm DS_AND_SRC2_B64 : DS_1A <0xc9, "ds_and_src2_b64">;
901 defm DS_OR_SRC2_B64 : DS_1A <0xca, "ds_or_src2_b64">;
902 defm DS_XOR_SRC2_B64 : DS_1A <0xcb, "ds_xor_src2_b64">;
903 defm DS_WRITE_SRC2_B64 : DS_1A <0xcc, "ds_write_src2_b64">;
904
905 defm DS_MIN_SRC2_F64 : DS_1A <0xd2, "ds_min_src2_f64">;
906 defm DS_MAX_SRC2_F64 : DS_1A <0xd3, "ds_max_src2_f64">;
907
908 //let SubtargetPredicate = isCI in {
909 // DS_CONDXCHG32_RTN_B64
910 // DS_CONDXCHG32_RTN_B128
911 //} // End isCI
912
913 //===----------------------------------------------------------------------===//
914 // MUBUF Instructions
915 //===----------------------------------------------------------------------===//
916
917 defm BUFFER_LOAD_FORMAT_X : MUBUF_Load_Helper <
918   mubuf<0x00>, "buffer_load_format_x", VGPR_32
919 >;
920 defm BUFFER_LOAD_FORMAT_XY : MUBUF_Load_Helper <
921   mubuf<0x01>, "buffer_load_format_xy", VReg_64
922 >;
923 defm BUFFER_LOAD_FORMAT_XYZ : MUBUF_Load_Helper <
924   mubuf<0x02>, "buffer_load_format_xyz", VReg_96
925 >;
926 defm BUFFER_LOAD_FORMAT_XYZW : MUBUF_Load_Helper <
927   mubuf<0x03>, "buffer_load_format_xyzw", VReg_128
928 >;
929 defm BUFFER_STORE_FORMAT_X : MUBUF_Store_Helper <
930   mubuf<0x04>, "buffer_store_format_x", VGPR_32
931 >;
932 defm BUFFER_STORE_FORMAT_XY : MUBUF_Store_Helper <
933   mubuf<0x05>, "buffer_store_format_xy", VReg_64
934 >;
935 defm BUFFER_STORE_FORMAT_XYZ : MUBUF_Store_Helper <
936   mubuf<0x06>, "buffer_store_format_xyz", VReg_96
937 >;
938 defm BUFFER_STORE_FORMAT_XYZW : MUBUF_Store_Helper <
939   mubuf<0x07>, "buffer_store_format_xyzw", VReg_128
940 >;
941 defm BUFFER_LOAD_UBYTE : MUBUF_Load_Helper <
942   mubuf<0x08, 0x10>, "buffer_load_ubyte", VGPR_32, i32, az_extloadi8_global
943 >;
944 defm BUFFER_LOAD_SBYTE : MUBUF_Load_Helper <
945   mubuf<0x09, 0x11>, "buffer_load_sbyte", VGPR_32, i32, sextloadi8_global
946 >;
947 defm BUFFER_LOAD_USHORT : MUBUF_Load_Helper <
948   mubuf<0x0a, 0x12>, "buffer_load_ushort", VGPR_32, i32, az_extloadi16_global
949 >;
950 defm BUFFER_LOAD_SSHORT : MUBUF_Load_Helper <
951   mubuf<0x0b, 0x13>, "buffer_load_sshort", VGPR_32, i32, sextloadi16_global
952 >;
953 defm BUFFER_LOAD_DWORD : MUBUF_Load_Helper <
954   mubuf<0x0c, 0x14>, "buffer_load_dword", VGPR_32, i32, global_load
955 >;
956 defm BUFFER_LOAD_DWORDX2 : MUBUF_Load_Helper <
957   mubuf<0x0d, 0x15>, "buffer_load_dwordx2", VReg_64, v2i32, global_load
958 >;
959 defm BUFFER_LOAD_DWORDX4 : MUBUF_Load_Helper <
960   mubuf<0x0e, 0x17>, "buffer_load_dwordx4", VReg_128, v4i32, global_load
961 >;
962
963 defm BUFFER_STORE_BYTE : MUBUF_Store_Helper <
964   mubuf<0x18>, "buffer_store_byte", VGPR_32, i32, truncstorei8_global
965 >;
966
967 defm BUFFER_STORE_SHORT : MUBUF_Store_Helper <
968   mubuf<0x1a>, "buffer_store_short", VGPR_32, i32, truncstorei16_global
969 >;
970
971 defm BUFFER_STORE_DWORD : MUBUF_Store_Helper <
972   mubuf<0x1c>, "buffer_store_dword", VGPR_32, i32, global_store
973 >;
974
975 defm BUFFER_STORE_DWORDX2 : MUBUF_Store_Helper <
976   mubuf<0x1d>, "buffer_store_dwordx2", VReg_64, v2i32, global_store
977 >;
978
979 defm BUFFER_STORE_DWORDX4 : MUBUF_Store_Helper <
980   mubuf<0x1e, 0x1f>, "buffer_store_dwordx4", VReg_128, v4i32, global_store
981 >;
982
983 defm BUFFER_ATOMIC_SWAP : MUBUF_Atomic <
984   mubuf<0x30, 0x40>, "buffer_atomic_swap", VGPR_32, i32, atomic_swap_global
985 >;
986 //def BUFFER_ATOMIC_CMPSWAP : MUBUF_ <mubuf<0x31, 0x41>, "buffer_atomic_cmpswap", []>;
987 defm BUFFER_ATOMIC_ADD : MUBUF_Atomic <
988   mubuf<0x32, 0x42>, "buffer_atomic_add", VGPR_32, i32, atomic_add_global
989 >;
990 defm BUFFER_ATOMIC_SUB : MUBUF_Atomic <
991   mubuf<0x33, 0x43>, "buffer_atomic_sub", VGPR_32, i32, atomic_sub_global
992 >;
993 //def BUFFER_ATOMIC_RSUB : MUBUF_ <mubuf<0x34>, "buffer_atomic_rsub", []>; // isn't on CI & VI
994 defm BUFFER_ATOMIC_SMIN : MUBUF_Atomic <
995   mubuf<0x35, 0x44>, "buffer_atomic_smin", VGPR_32, i32, atomic_min_global
996 >;
997 defm BUFFER_ATOMIC_UMIN : MUBUF_Atomic <
998   mubuf<0x36, 0x45>, "buffer_atomic_umin", VGPR_32, i32, atomic_umin_global
999 >;
1000 defm BUFFER_ATOMIC_SMAX : MUBUF_Atomic <
1001   mubuf<0x37, 0x46>, "buffer_atomic_smax", VGPR_32, i32, atomic_max_global
1002 >;
1003 defm BUFFER_ATOMIC_UMAX : MUBUF_Atomic <
1004   mubuf<0x38, 0x47>, "buffer_atomic_umax", VGPR_32, i32, atomic_umax_global
1005 >;
1006 defm BUFFER_ATOMIC_AND : MUBUF_Atomic <
1007   mubuf<0x39, 0x48>, "buffer_atomic_and", VGPR_32, i32, atomic_and_global
1008 >;
1009 defm BUFFER_ATOMIC_OR : MUBUF_Atomic <
1010   mubuf<0x3a, 0x49>, "buffer_atomic_or", VGPR_32, i32, atomic_or_global
1011 >;
1012 defm BUFFER_ATOMIC_XOR : MUBUF_Atomic <
1013   mubuf<0x3b, 0x4a>, "buffer_atomic_xor", VGPR_32, i32, atomic_xor_global
1014 >;
1015 //def BUFFER_ATOMIC_INC : MUBUF_ <mubuf<0x3c, 0x4b>, "buffer_atomic_inc", []>;
1016 //def BUFFER_ATOMIC_DEC : MUBUF_ <mubuf<0x3d, 0x4c>, "buffer_atomic_dec", []>;
1017 //def BUFFER_ATOMIC_FCMPSWAP : MUBUF_ <mubuf<0x3e>, "buffer_atomic_fcmpswap", []>; // isn't on VI
1018 //def BUFFER_ATOMIC_FMIN : MUBUF_ <mubuf<0x3f>, "buffer_atomic_fmin", []>; // isn't on VI
1019 //def BUFFER_ATOMIC_FMAX : MUBUF_ <mubuf<0x40>, "buffer_atomic_fmax", []>; // isn't on VI
1020 //def BUFFER_ATOMIC_SWAP_X2 : MUBUF_X2 <mubuf<0x50, 0x60>, "buffer_atomic_swap_x2", []>;
1021 //def BUFFER_ATOMIC_CMPSWAP_X2 : MUBUF_X2 <mubuf<0x51, 0x61>, "buffer_atomic_cmpswap_x2", []>;
1022 //def BUFFER_ATOMIC_ADD_X2 : MUBUF_X2 <mubuf<0x52, 0x62>, "buffer_atomic_add_x2", []>;
1023 //def BUFFER_ATOMIC_SUB_X2 : MUBUF_X2 <mubuf<0x53, 0x63>, "buffer_atomic_sub_x2", []>;
1024 //def BUFFER_ATOMIC_RSUB_X2 : MUBUF_X2 <mubuf<0x54>, "buffer_atomic_rsub_x2", []>; // isn't on CI & VI
1025 //def BUFFER_ATOMIC_SMIN_X2 : MUBUF_X2 <mubuf<0x55, 0x64>, "buffer_atomic_smin_x2", []>;
1026 //def BUFFER_ATOMIC_UMIN_X2 : MUBUF_X2 <mubuf<0x56, 0x65>, "buffer_atomic_umin_x2", []>;
1027 //def BUFFER_ATOMIC_SMAX_X2 : MUBUF_X2 <mubuf<0x57, 0x66>, "buffer_atomic_smax_x2", []>;
1028 //def BUFFER_ATOMIC_UMAX_X2 : MUBUF_X2 <mubuf<0x58, 0x67>, "buffer_atomic_umax_x2", []>;
1029 //def BUFFER_ATOMIC_AND_X2 : MUBUF_X2 <mubuf<0x59, 0x68>, "buffer_atomic_and_x2", []>;
1030 //def BUFFER_ATOMIC_OR_X2 : MUBUF_X2 <mubuf<0x5a, 0x69>, "buffer_atomic_or_x2", []>;
1031 //def BUFFER_ATOMIC_XOR_X2 : MUBUF_X2 <mubuf<0x5b, 0x6a>, "buffer_atomic_xor_x2", []>;
1032 //def BUFFER_ATOMIC_INC_X2 : MUBUF_X2 <mubuf<0x5c, 0x6b>, "buffer_atomic_inc_x2", []>;
1033 //def BUFFER_ATOMIC_DEC_X2 : MUBUF_X2 <mubuf<0x5d, 0x6c>, "buffer_atomic_dec_x2", []>;
1034 //def BUFFER_ATOMIC_FCMPSWAP_X2 : MUBUF_X2 <mubuf<0x5e>, "buffer_atomic_fcmpswap_x2", []>; // isn't on VI
1035 //def BUFFER_ATOMIC_FMIN_X2 : MUBUF_X2 <mubuf<0x5f>, "buffer_atomic_fmin_x2", []>; // isn't on VI
1036 //def BUFFER_ATOMIC_FMAX_X2 : MUBUF_X2 <mubuf<0x60>, "buffer_atomic_fmax_x2", []>; // isn't on VI
1037 //def BUFFER_WBINVL1_SC : MUBUF_WBINVL1 <mubuf<0x70>, "buffer_wbinvl1_sc", []>; // isn't on CI & VI
1038 //def BUFFER_WBINVL1_VOL : MUBUF_WBINVL1 <mubuf<0x70, 0x3f>, "buffer_wbinvl1_vol", []>; // isn't on SI
1039 //def BUFFER_WBINVL1 : MUBUF_WBINVL1 <mubuf<0x71, 0x3e>, "buffer_wbinvl1", []>;
1040
1041 //===----------------------------------------------------------------------===//
1042 // MTBUF Instructions
1043 //===----------------------------------------------------------------------===//
1044
1045 //def TBUFFER_LOAD_FORMAT_X : MTBUF_ <0x00000000, "tbuffer_load_format_x", []>;
1046 //def TBUFFER_LOAD_FORMAT_XY : MTBUF_ <0x00000001, "tbuffer_load_format_xy", []>;
1047 //def TBUFFER_LOAD_FORMAT_XYZ : MTBUF_ <0x00000002, "tbuffer_load_format_xyz", []>;
1048 defm TBUFFER_LOAD_FORMAT_XYZW : MTBUF_Load_Helper <0x00000003, "tbuffer_load_format_xyzw", VReg_128>;
1049 defm TBUFFER_STORE_FORMAT_X : MTBUF_Store_Helper <0x00000004, "tbuffer_store_format_x", VGPR_32>;
1050 defm TBUFFER_STORE_FORMAT_XY : MTBUF_Store_Helper <0x00000005, "tbuffer_store_format_xy", VReg_64>;
1051 defm TBUFFER_STORE_FORMAT_XYZ : MTBUF_Store_Helper <0x00000006, "tbuffer_store_format_xyz", VReg_128>;
1052 defm TBUFFER_STORE_FORMAT_XYZW : MTBUF_Store_Helper <0x00000007, "tbuffer_store_format_xyzw", VReg_128>;
1053
1054 //===----------------------------------------------------------------------===//
1055 // MIMG Instructions
1056 //===----------------------------------------------------------------------===//
1057
1058 defm IMAGE_LOAD : MIMG_NoSampler <0x00000000, "image_load">;
1059 defm IMAGE_LOAD_MIP : MIMG_NoSampler <0x00000001, "image_load_mip">;
1060 //def IMAGE_LOAD_PCK : MIMG_NoPattern_ <"image_load_pck", 0x00000002>;
1061 //def IMAGE_LOAD_PCK_SGN : MIMG_NoPattern_ <"image_load_pck_sgn", 0x00000003>;
1062 //def IMAGE_LOAD_MIP_PCK : MIMG_NoPattern_ <"image_load_mip_pck", 0x00000004>;
1063 //def IMAGE_LOAD_MIP_PCK_SGN : MIMG_NoPattern_ <"image_load_mip_pck_sgn", 0x00000005>;
1064 //def IMAGE_STORE : MIMG_NoPattern_ <"image_store", 0x00000008>;
1065 //def IMAGE_STORE_MIP : MIMG_NoPattern_ <"image_store_mip", 0x00000009>;
1066 //def IMAGE_STORE_PCK : MIMG_NoPattern_ <"image_store_pck", 0x0000000a>;
1067 //def IMAGE_STORE_MIP_PCK : MIMG_NoPattern_ <"image_store_mip_pck", 0x0000000b>;
1068 defm IMAGE_GET_RESINFO : MIMG_NoSampler <0x0000000e, "image_get_resinfo">;
1069 //def IMAGE_ATOMIC_SWAP : MIMG_NoPattern_ <"image_atomic_swap", 0x0000000f>;
1070 //def IMAGE_ATOMIC_CMPSWAP : MIMG_NoPattern_ <"image_atomic_cmpswap", 0x00000010>;
1071 //def IMAGE_ATOMIC_ADD : MIMG_NoPattern_ <"image_atomic_add", 0x00000011>;
1072 //def IMAGE_ATOMIC_SUB : MIMG_NoPattern_ <"image_atomic_sub", 0x00000012>;
1073 //def IMAGE_ATOMIC_RSUB : MIMG_NoPattern_ <"image_atomic_rsub", 0x00000013>;
1074 //def IMAGE_ATOMIC_SMIN : MIMG_NoPattern_ <"image_atomic_smin", 0x00000014>;
1075 //def IMAGE_ATOMIC_UMIN : MIMG_NoPattern_ <"image_atomic_umin", 0x00000015>;
1076 //def IMAGE_ATOMIC_SMAX : MIMG_NoPattern_ <"image_atomic_smax", 0x00000016>;
1077 //def IMAGE_ATOMIC_UMAX : MIMG_NoPattern_ <"image_atomic_umax", 0x00000017>;
1078 //def IMAGE_ATOMIC_AND : MIMG_NoPattern_ <"image_atomic_and", 0x00000018>;
1079 //def IMAGE_ATOMIC_OR : MIMG_NoPattern_ <"image_atomic_or", 0x00000019>;
1080 //def IMAGE_ATOMIC_XOR : MIMG_NoPattern_ <"image_atomic_xor", 0x0000001a>;
1081 //def IMAGE_ATOMIC_INC : MIMG_NoPattern_ <"image_atomic_inc", 0x0000001b>;
1082 //def IMAGE_ATOMIC_DEC : MIMG_NoPattern_ <"image_atomic_dec", 0x0000001c>;
1083 //def IMAGE_ATOMIC_FCMPSWAP : MIMG_NoPattern_ <"image_atomic_fcmpswap", 0x0000001d>;
1084 //def IMAGE_ATOMIC_FMIN : MIMG_NoPattern_ <"image_atomic_fmin", 0x0000001e>;
1085 //def IMAGE_ATOMIC_FMAX : MIMG_NoPattern_ <"image_atomic_fmax", 0x0000001f>;
1086 defm IMAGE_SAMPLE           : MIMG_Sampler_WQM <0x00000020, "image_sample">;
1087 defm IMAGE_SAMPLE_CL        : MIMG_Sampler_WQM <0x00000021, "image_sample_cl">;
1088 defm IMAGE_SAMPLE_D         : MIMG_Sampler <0x00000022, "image_sample_d">;
1089 defm IMAGE_SAMPLE_D_CL      : MIMG_Sampler <0x00000023, "image_sample_d_cl">;
1090 defm IMAGE_SAMPLE_L         : MIMG_Sampler <0x00000024, "image_sample_l">;
1091 defm IMAGE_SAMPLE_B         : MIMG_Sampler_WQM <0x00000025, "image_sample_b">;
1092 defm IMAGE_SAMPLE_B_CL      : MIMG_Sampler_WQM <0x00000026, "image_sample_b_cl">;
1093 defm IMAGE_SAMPLE_LZ        : MIMG_Sampler <0x00000027, "image_sample_lz">;
1094 defm IMAGE_SAMPLE_C         : MIMG_Sampler_WQM <0x00000028, "image_sample_c">;
1095 defm IMAGE_SAMPLE_C_CL      : MIMG_Sampler_WQM <0x00000029, "image_sample_c_cl">;
1096 defm IMAGE_SAMPLE_C_D       : MIMG_Sampler <0x0000002a, "image_sample_c_d">;
1097 defm IMAGE_SAMPLE_C_D_CL    : MIMG_Sampler <0x0000002b, "image_sample_c_d_cl">;
1098 defm IMAGE_SAMPLE_C_L       : MIMG_Sampler <0x0000002c, "image_sample_c_l">;
1099 defm IMAGE_SAMPLE_C_B       : MIMG_Sampler_WQM <0x0000002d, "image_sample_c_b">;
1100 defm IMAGE_SAMPLE_C_B_CL    : MIMG_Sampler_WQM <0x0000002e, "image_sample_c_b_cl">;
1101 defm IMAGE_SAMPLE_C_LZ      : MIMG_Sampler <0x0000002f, "image_sample_c_lz">;
1102 defm IMAGE_SAMPLE_O         : MIMG_Sampler_WQM <0x00000030, "image_sample_o">;
1103 defm IMAGE_SAMPLE_CL_O      : MIMG_Sampler_WQM <0x00000031, "image_sample_cl_o">;
1104 defm IMAGE_SAMPLE_D_O       : MIMG_Sampler <0x00000032, "image_sample_d_o">;
1105 defm IMAGE_SAMPLE_D_CL_O    : MIMG_Sampler <0x00000033, "image_sample_d_cl_o">;
1106 defm IMAGE_SAMPLE_L_O       : MIMG_Sampler <0x00000034, "image_sample_l_o">;
1107 defm IMAGE_SAMPLE_B_O       : MIMG_Sampler_WQM <0x00000035, "image_sample_b_o">;
1108 defm IMAGE_SAMPLE_B_CL_O    : MIMG_Sampler_WQM <0x00000036, "image_sample_b_cl_o">;
1109 defm IMAGE_SAMPLE_LZ_O      : MIMG_Sampler <0x00000037, "image_sample_lz_o">;
1110 defm IMAGE_SAMPLE_C_O       : MIMG_Sampler_WQM <0x00000038, "image_sample_c_o">;
1111 defm IMAGE_SAMPLE_C_CL_O    : MIMG_Sampler_WQM <0x00000039, "image_sample_c_cl_o">;
1112 defm IMAGE_SAMPLE_C_D_O     : MIMG_Sampler <0x0000003a, "image_sample_c_d_o">;
1113 defm IMAGE_SAMPLE_C_D_CL_O  : MIMG_Sampler <0x0000003b, "image_sample_c_d_cl_o">;
1114 defm IMAGE_SAMPLE_C_L_O     : MIMG_Sampler <0x0000003c, "image_sample_c_l_o">;
1115 defm IMAGE_SAMPLE_C_B_O     : MIMG_Sampler_WQM <0x0000003d, "image_sample_c_b_o">;
1116 defm IMAGE_SAMPLE_C_B_CL_O  : MIMG_Sampler_WQM <0x0000003e, "image_sample_c_b_cl_o">;
1117 defm IMAGE_SAMPLE_C_LZ_O    : MIMG_Sampler <0x0000003f, "image_sample_c_lz_o">;
1118 defm IMAGE_GATHER4          : MIMG_Gather_WQM <0x00000040, "image_gather4">;
1119 defm IMAGE_GATHER4_CL       : MIMG_Gather_WQM <0x00000041, "image_gather4_cl">;
1120 defm IMAGE_GATHER4_L        : MIMG_Gather <0x00000044, "image_gather4_l">;
1121 defm IMAGE_GATHER4_B        : MIMG_Gather_WQM <0x00000045, "image_gather4_b">;
1122 defm IMAGE_GATHER4_B_CL     : MIMG_Gather_WQM <0x00000046, "image_gather4_b_cl">;
1123 defm IMAGE_GATHER4_LZ       : MIMG_Gather <0x00000047, "image_gather4_lz">;
1124 defm IMAGE_GATHER4_C        : MIMG_Gather_WQM <0x00000048, "image_gather4_c">;
1125 defm IMAGE_GATHER4_C_CL     : MIMG_Gather_WQM <0x00000049, "image_gather4_c_cl">;
1126 defm IMAGE_GATHER4_C_L      : MIMG_Gather <0x0000004c, "image_gather4_c_l">;
1127 defm IMAGE_GATHER4_C_B      : MIMG_Gather_WQM <0x0000004d, "image_gather4_c_b">;
1128 defm IMAGE_GATHER4_C_B_CL   : MIMG_Gather_WQM <0x0000004e, "image_gather4_c_b_cl">;
1129 defm IMAGE_GATHER4_C_LZ     : MIMG_Gather <0x0000004f, "image_gather4_c_lz">;
1130 defm IMAGE_GATHER4_O        : MIMG_Gather_WQM <0x00000050, "image_gather4_o">;
1131 defm IMAGE_GATHER4_CL_O     : MIMG_Gather_WQM <0x00000051, "image_gather4_cl_o">;
1132 defm IMAGE_GATHER4_L_O      : MIMG_Gather <0x00000054, "image_gather4_l_o">;
1133 defm IMAGE_GATHER4_B_O      : MIMG_Gather_WQM <0x00000055, "image_gather4_b_o">;
1134 defm IMAGE_GATHER4_B_CL_O   : MIMG_Gather <0x00000056, "image_gather4_b_cl_o">;
1135 defm IMAGE_GATHER4_LZ_O     : MIMG_Gather <0x00000057, "image_gather4_lz_o">;
1136 defm IMAGE_GATHER4_C_O      : MIMG_Gather_WQM <0x00000058, "image_gather4_c_o">;
1137 defm IMAGE_GATHER4_C_CL_O   : MIMG_Gather_WQM <0x00000059, "image_gather4_c_cl_o">;
1138 defm IMAGE_GATHER4_C_L_O    : MIMG_Gather <0x0000005c, "image_gather4_c_l_o">;
1139 defm IMAGE_GATHER4_C_B_O    : MIMG_Gather_WQM <0x0000005d, "image_gather4_c_b_o">;
1140 defm IMAGE_GATHER4_C_B_CL_O : MIMG_Gather_WQM <0x0000005e, "image_gather4_c_b_cl_o">;
1141 defm IMAGE_GATHER4_C_LZ_O   : MIMG_Gather <0x0000005f, "image_gather4_c_lz_o">;
1142 defm IMAGE_GET_LOD          : MIMG_Sampler_WQM <0x00000060, "image_get_lod">;
1143 defm IMAGE_SAMPLE_CD        : MIMG_Sampler <0x00000068, "image_sample_cd">;
1144 defm IMAGE_SAMPLE_CD_CL     : MIMG_Sampler <0x00000069, "image_sample_cd_cl">;
1145 defm IMAGE_SAMPLE_C_CD      : MIMG_Sampler <0x0000006a, "image_sample_c_cd">;
1146 defm IMAGE_SAMPLE_C_CD_CL   : MIMG_Sampler <0x0000006b, "image_sample_c_cd_cl">;
1147 defm IMAGE_SAMPLE_CD_O      : MIMG_Sampler <0x0000006c, "image_sample_cd_o">;
1148 defm IMAGE_SAMPLE_CD_CL_O   : MIMG_Sampler <0x0000006d, "image_sample_cd_cl_o">;
1149 defm IMAGE_SAMPLE_C_CD_O    : MIMG_Sampler <0x0000006e, "image_sample_c_cd_o">;
1150 defm IMAGE_SAMPLE_C_CD_CL_O : MIMG_Sampler <0x0000006f, "image_sample_c_cd_cl_o">;
1151 //def IMAGE_RSRC256 : MIMG_NoPattern_RSRC256 <"image_rsrc256", 0x0000007e>;
1152 //def IMAGE_SAMPLER : MIMG_NoPattern_ <"image_sampler", 0x0000007f>;
1153
1154 //===----------------------------------------------------------------------===//
1155 // VOP1 Instructions
1156 //===----------------------------------------------------------------------===//
1157
1158 let vdst = 0, src0 = 0 in {
1159 defm V_NOP : VOP1_m <vop1<0x0>, (outs), (ins), "v_nop", [], "v_nop">;
1160 }
1161
1162 let isMoveImm = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1163 defm V_MOV_B32 : VOP1Inst <vop1<0x1>, "v_mov_b32", VOP_I32_I32>;
1164 } // End isMoveImm = 1
1165
1166 let Uses = [EXEC] in {
1167
1168 // FIXME: Specify SchedRW for READFIRSTLANE_B32
1169
1170 def V_READFIRSTLANE_B32 : VOP1 <
1171   0x00000002,
1172   (outs SReg_32:$vdst),
1173   (ins VGPR_32:$src0),
1174   "v_readfirstlane_b32 $vdst, $src0",
1175   []
1176 >;
1177
1178 }
1179
1180 let SchedRW = [WriteQuarterRate32] in {
1181
1182 defm V_CVT_I32_F64 : VOP1Inst <vop1<0x3>, "v_cvt_i32_f64",
1183   VOP_I32_F64, fp_to_sint
1184 >;
1185 defm V_CVT_F64_I32 : VOP1Inst <vop1<0x4>, "v_cvt_f64_i32",
1186   VOP_F64_I32, sint_to_fp
1187 >;
1188 defm V_CVT_F32_I32 : VOP1Inst <vop1<0x5>, "v_cvt_f32_i32",
1189   VOP_F32_I32, sint_to_fp
1190 >;
1191 defm V_CVT_F32_U32 : VOP1Inst <vop1<0x6>, "v_cvt_f32_u32",
1192   VOP_F32_I32, uint_to_fp
1193 >;
1194 defm V_CVT_U32_F32 : VOP1Inst <vop1<0x7>, "v_cvt_u32_f32",
1195   VOP_I32_F32, fp_to_uint
1196 >;
1197 defm V_CVT_I32_F32 : VOP1Inst <vop1<0x8>, "v_cvt_i32_f32",
1198   VOP_I32_F32, fp_to_sint
1199 >;
1200 defm V_CVT_F16_F32 : VOP1Inst <vop1<0xa>, "v_cvt_f16_f32",
1201   VOP_I32_F32, fp_to_f16
1202 >;
1203 defm V_CVT_F32_F16 : VOP1Inst <vop1<0xb>, "v_cvt_f32_f16",
1204   VOP_F32_I32, f16_to_fp
1205 >;
1206 defm V_CVT_RPI_I32_F32 : VOP1Inst <vop1<0xc>, "v_cvt_rpi_i32_f32",
1207   VOP_I32_F32, cvt_rpi_i32_f32>;
1208 defm V_CVT_FLR_I32_F32 : VOP1Inst <vop1<0xd>, "v_cvt_flr_i32_f32",
1209   VOP_I32_F32, cvt_flr_i32_f32>;
1210 defm V_CVT_OFF_F32_I4 : VOP1Inst  <vop1<0x0e>, "v_cvt_off_f32_i4", VOP_F32_I32>;
1211 defm V_CVT_F32_F64 : VOP1Inst <vop1<0xf>, "v_cvt_f32_f64",
1212   VOP_F32_F64, fround
1213 >;
1214 defm V_CVT_F64_F32 : VOP1Inst <vop1<0x10>, "v_cvt_f64_f32",
1215   VOP_F64_F32, fextend
1216 >;
1217 defm V_CVT_F32_UBYTE0 : VOP1Inst <vop1<0x11>, "v_cvt_f32_ubyte0",
1218   VOP_F32_I32, AMDGPUcvt_f32_ubyte0
1219 >;
1220 defm V_CVT_F32_UBYTE1 : VOP1Inst <vop1<0x12>, "v_cvt_f32_ubyte1",
1221   VOP_F32_I32, AMDGPUcvt_f32_ubyte1
1222 >;
1223 defm V_CVT_F32_UBYTE2 : VOP1Inst <vop1<0x13>, "v_cvt_f32_ubyte2",
1224   VOP_F32_I32, AMDGPUcvt_f32_ubyte2
1225 >;
1226 defm V_CVT_F32_UBYTE3 : VOP1Inst <vop1<0x14>, "v_cvt_f32_ubyte3",
1227   VOP_F32_I32, AMDGPUcvt_f32_ubyte3
1228 >;
1229 defm V_CVT_U32_F64 : VOP1Inst <vop1<0x15>, "v_cvt_u32_f64",
1230   VOP_I32_F64, fp_to_uint
1231 >;
1232 defm V_CVT_F64_U32 : VOP1Inst <vop1<0x16>, "v_cvt_f64_u32",
1233   VOP_F64_I32, uint_to_fp
1234 >;
1235
1236 } // let SchedRW = [WriteQuarterRate32]
1237
1238 defm V_FRACT_F32 : VOP1Inst <vop1<0x20, 0x1b>, "v_fract_f32",
1239   VOP_F32_F32, AMDGPUfract
1240 >;
1241 defm V_TRUNC_F32 : VOP1Inst <vop1<0x21, 0x1c>, "v_trunc_f32",
1242   VOP_F32_F32, ftrunc
1243 >;
1244 defm V_CEIL_F32 : VOP1Inst <vop1<0x22, 0x1d>, "v_ceil_f32",
1245   VOP_F32_F32, fceil
1246 >;
1247 defm V_RNDNE_F32 : VOP1Inst <vop1<0x23, 0x1e>, "v_rndne_f32",
1248   VOP_F32_F32, frint
1249 >;
1250 defm V_FLOOR_F32 : VOP1Inst <vop1<0x24, 0x1f>, "v_floor_f32",
1251   VOP_F32_F32, ffloor
1252 >;
1253 defm V_EXP_F32 : VOP1Inst <vop1<0x25, 0x20>, "v_exp_f32",
1254   VOP_F32_F32, fexp2
1255 >;
1256
1257 let SchedRW = [WriteQuarterRate32] in {
1258
1259 defm V_LOG_F32 : VOP1Inst <vop1<0x27, 0x21>, "v_log_f32",
1260   VOP_F32_F32, flog2
1261 >;
1262 defm V_RCP_F32 : VOP1Inst <vop1<0x2a, 0x22>, "v_rcp_f32",
1263   VOP_F32_F32, AMDGPUrcp
1264 >;
1265 defm V_RCP_IFLAG_F32 : VOP1Inst <vop1<0x2b, 0x23>, "v_rcp_iflag_f32",
1266   VOP_F32_F32
1267 >;
1268 defm V_RSQ_F32 : VOP1Inst <vop1<0x2e, 0x24>, "v_rsq_f32",
1269   VOP_F32_F32, AMDGPUrsq
1270 >;
1271
1272 } //let SchedRW = [WriteQuarterRate32]
1273
1274 let SchedRW = [WriteDouble] in {
1275
1276 defm V_RCP_F64 : VOP1Inst <vop1<0x2f, 0x25>, "v_rcp_f64",
1277   VOP_F64_F64, AMDGPUrcp
1278 >;
1279 defm V_RSQ_F64 : VOP1Inst <vop1<0x31, 0x26>, "v_rsq_f64",
1280   VOP_F64_F64, AMDGPUrsq
1281 >;
1282
1283 } // let SchedRW = [WriteDouble];
1284
1285 defm V_SQRT_F32 : VOP1Inst <vop1<0x33, 0x27>, "v_sqrt_f32",
1286   VOP_F32_F32, fsqrt
1287 >;
1288
1289 let SchedRW = [WriteDouble] in {
1290
1291 defm V_SQRT_F64 : VOP1Inst <vop1<0x34, 0x28>, "v_sqrt_f64",
1292   VOP_F64_F64, fsqrt
1293 >;
1294
1295 } // let SchedRW = [WriteDouble]
1296
1297 defm V_SIN_F32 : VOP1Inst <vop1<0x35, 0x29>, "v_sin_f32",
1298   VOP_F32_F32, AMDGPUsin
1299 >;
1300 defm V_COS_F32 : VOP1Inst <vop1<0x36, 0x2a>, "v_cos_f32",
1301   VOP_F32_F32, AMDGPUcos
1302 >;
1303 defm V_NOT_B32 : VOP1Inst <vop1<0x37, 0x2b>, "v_not_b32", VOP_I32_I32>;
1304 defm V_BFREV_B32 : VOP1Inst <vop1<0x38, 0x2c>, "v_bfrev_b32", VOP_I32_I32>;
1305 defm V_FFBH_U32 : VOP1Inst <vop1<0x39, 0x2d>, "v_ffbh_u32", VOP_I32_I32>;
1306 defm V_FFBL_B32 : VOP1Inst <vop1<0x3a, 0x2e>, "v_ffbl_b32", VOP_I32_I32>;
1307 defm V_FFBH_I32 : VOP1Inst <vop1<0x3b, 0x2f>, "v_ffbh_i32", VOP_I32_I32>;
1308 defm V_FREXP_EXP_I32_F64 : VOP1Inst <vop1<0x3c,0x30>, "v_frexp_exp_i32_f64",
1309   VOP_I32_F64
1310 >;
1311 defm V_FREXP_MANT_F64 : VOP1Inst <vop1<0x3d, 0x31>, "v_frexp_mant_f64",
1312   VOP_F64_F64
1313 >;
1314 defm V_FRACT_F64 : VOP1Inst <vop1<0x3e, 0x32>, "v_fract_f64", VOP_F64_F64>;
1315 defm V_FREXP_EXP_I32_F32 : VOP1Inst <vop1<0x3f, 0x33>, "v_frexp_exp_i32_f32",
1316   VOP_I32_F32
1317 >;
1318 defm V_FREXP_MANT_F32 : VOP1Inst <vop1<0x40, 0x34>, "v_frexp_mant_f32",
1319   VOP_F32_F32
1320 >;
1321 let vdst = 0, src0 = 0 in {
1322 defm V_CLREXCP : VOP1_m <vop1<0x41,0x35>, (outs), (ins), "v_clrexcp", [],
1323   "v_clrexcp"
1324 >;
1325 }
1326 defm V_MOVRELD_B32 : VOP1Inst <vop1<0x42, 0x36>, "v_movreld_b32", VOP_I32_I32>;
1327 defm V_MOVRELS_B32 : VOP1Inst <vop1<0x43, 0x37>, "v_movrels_b32", VOP_I32_I32>;
1328 defm V_MOVRELSD_B32 : VOP1Inst <vop1<0x44, 0x38>, "v_movrelsd_b32", VOP_I32_I32>;
1329
1330 // These instruction only exist on SI and CI
1331 let SubtargetPredicate = isSICI in {
1332
1333 let SchedRW = [WriteQuarterRate32] in {
1334
1335 defm V_MOV_FED_B32 : VOP1InstSI <vop1<0x9>, "v_mov_fed_b32", VOP_I32_I32>;
1336 defm V_LOG_CLAMP_F32 : VOP1InstSI <vop1<0x26>, "v_log_clamp_f32", VOP_F32_F32>;
1337 defm V_RCP_CLAMP_F32 : VOP1InstSI <vop1<0x28>, "v_rcp_clamp_f32", VOP_F32_F32>;
1338 defm V_RCP_LEGACY_F32 : VOP1InstSI <vop1<0x29>, "v_rcp_legacy_f32", VOP_F32_F32>;
1339 defm V_RSQ_CLAMP_F32 : VOP1InstSI <vop1<0x2c>, "v_rsq_clamp_f32",
1340   VOP_F32_F32, AMDGPUrsq_clamped
1341 >;
1342 defm V_RSQ_LEGACY_F32 : VOP1InstSI <vop1<0x2d>, "v_rsq_legacy_f32",
1343   VOP_F32_F32, AMDGPUrsq_legacy
1344 >;
1345
1346 } // End let SchedRW = [WriteQuarterRate32]
1347
1348 let SchedRW = [WriteDouble] in {
1349
1350 defm V_RCP_CLAMP_F64 : VOP1InstSI <vop1<0x30>, "v_rcp_clamp_f64", VOP_F64_F64>;
1351 defm V_RSQ_CLAMP_F64 : VOP1InstSI <vop1<0x32>, "v_rsq_clamp_f64",
1352   VOP_F64_F64, AMDGPUrsq_clamped
1353 >;
1354
1355 } // End SchedRW = [WriteDouble]
1356
1357 } // End SubtargetPredicate = isSICI
1358
1359 //===----------------------------------------------------------------------===//
1360 // VINTRP Instructions
1361 //===----------------------------------------------------------------------===//
1362
1363 let Uses = [M0] in {
1364
1365 // FIXME: Specify SchedRW for VINTRP insturctions.
1366
1367 multiclass V_INTERP_P1_F32_m : VINTRP_m <
1368   0x00000000,
1369   (outs VGPR_32:$dst),
1370   (ins VGPR_32:$i, i32imm:$attr_chan, i32imm:$attr),
1371   "v_interp_p1_f32 $dst, $i, $attr_chan, $attr, [m0]",
1372   [(set f32:$dst, (AMDGPUinterp_p1 i32:$i, (i32 imm:$attr_chan),
1373                                            (i32 imm:$attr)))]
1374 >;
1375
1376 let OtherPredicates = [has32BankLDS] in {
1377
1378 defm V_INTERP_P1_F32 : V_INTERP_P1_F32_m;
1379
1380 } // End OtherPredicates = [has32BankLDS]
1381
1382 let OtherPredicates = [has16BankLDS], Constraints = "@earlyclobber $dst" in {
1383
1384 defm V_INTERP_P1_F32_16bank : V_INTERP_P1_F32_m;
1385
1386 } // End OtherPredicates = [has32BankLDS], Constraints = "@earlyclobber $dst"
1387
1388 let DisableEncoding = "$src0", Constraints = "$src0 = $dst" in {
1389
1390 defm V_INTERP_P2_F32 : VINTRP_m <
1391   0x00000001,
1392   (outs VGPR_32:$dst),
1393   (ins VGPR_32:$src0, VGPR_32:$j, i32imm:$attr_chan, i32imm:$attr),
1394   "v_interp_p2_f32 $dst, [$src0], $j, $attr_chan, $attr, [m0]",
1395   [(set f32:$dst, (AMDGPUinterp_p2 f32:$src0, i32:$j, (i32 imm:$attr_chan),
1396                                                      (i32 imm:$attr)))]>;
1397
1398 } // End DisableEncoding = "$src0", Constraints = "$src0 = $dst"
1399
1400 defm V_INTERP_MOV_F32 : VINTRP_m <
1401   0x00000002,
1402   (outs VGPR_32:$dst),
1403   (ins InterpSlot:$src0, i32imm:$attr_chan, i32imm:$attr),
1404   "v_interp_mov_f32 $dst, $src0, $attr_chan, $attr, [m0]",
1405   [(set f32:$dst, (AMDGPUinterp_mov (i32 imm:$src0), (i32 imm:$attr_chan),
1406                                     (i32 imm:$attr)))]>;
1407
1408 } // End Uses = [M0]
1409
1410 //===----------------------------------------------------------------------===//
1411 // VOP2 Instructions
1412 //===----------------------------------------------------------------------===//
1413
1414 multiclass V_CNDMASK <vop2 op, string name> {
1415   defm _e32 : VOP2_m <
1416       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins32, VOP_CNDMASK.Asm32, [],
1417       name, name>;
1418
1419   defm _e64  : VOP3_m <
1420       op, VOP_CNDMASK.Outs, VOP_CNDMASK.Ins64,
1421       name#!cast<string>(VOP_CNDMASK.Asm64), [], name, 3>;
1422 }
1423
1424 defm V_CNDMASK_B32 : V_CNDMASK<vop2<0x0>, "v_cndmask_b32">;
1425
1426 let isCommutable = 1 in {
1427 defm V_ADD_F32 : VOP2Inst <vop2<0x3, 0x1>, "v_add_f32",
1428   VOP_F32_F32_F32, fadd
1429 >;
1430
1431 defm V_SUB_F32 : VOP2Inst <vop2<0x4, 0x2>, "v_sub_f32", VOP_F32_F32_F32, fsub>;
1432 defm V_SUBREV_F32 : VOP2Inst <vop2<0x5, 0x3>, "v_subrev_f32",
1433   VOP_F32_F32_F32, null_frag, "v_sub_f32"
1434 >;
1435 } // End isCommutable = 1
1436
1437 let isCommutable = 1 in {
1438
1439 defm V_MUL_LEGACY_F32 : VOP2Inst <vop2<0x7, 0x4>, "v_mul_legacy_f32",
1440   VOP_F32_F32_F32, int_AMDGPU_mul
1441 >;
1442
1443 defm V_MUL_F32 : VOP2Inst <vop2<0x8, 0x5>, "v_mul_f32",
1444   VOP_F32_F32_F32, fmul
1445 >;
1446
1447 defm V_MUL_I32_I24 : VOP2Inst <vop2<0x9, 0x6>, "v_mul_i32_i24",
1448   VOP_I32_I32_I32, AMDGPUmul_i24
1449 >;
1450
1451 defm V_MUL_HI_I32_I24 : VOP2Inst <vop2<0xa,0x7>, "v_mul_hi_i32_i24",
1452   VOP_I32_I32_I32
1453 >;
1454
1455 defm V_MUL_U32_U24 : VOP2Inst <vop2<0xb, 0x8>, "v_mul_u32_u24",
1456   VOP_I32_I32_I32, AMDGPUmul_u24
1457 >;
1458
1459 defm V_MUL_HI_U32_U24 : VOP2Inst <vop2<0xc,0x9>, "v_mul_hi_u32_u24",
1460  VOP_I32_I32_I32
1461 >;
1462
1463 defm V_MIN_F32 : VOP2Inst <vop2<0xf, 0xa>, "v_min_f32", VOP_F32_F32_F32,
1464   fminnum>;
1465 defm V_MAX_F32 : VOP2Inst <vop2<0x10, 0xb>, "v_max_f32", VOP_F32_F32_F32,
1466   fmaxnum>;
1467 defm V_MIN_I32 : VOP2Inst <vop2<0x11, 0xc>, "v_min_i32", VOP_I32_I32_I32>;
1468 defm V_MAX_I32 : VOP2Inst <vop2<0x12, 0xd>, "v_max_i32", VOP_I32_I32_I32>;
1469 defm V_MIN_U32 : VOP2Inst <vop2<0x13, 0xe>, "v_min_u32", VOP_I32_I32_I32>;
1470 defm V_MAX_U32 : VOP2Inst <vop2<0x14, 0xf>, "v_max_u32", VOP_I32_I32_I32>;
1471
1472 defm V_LSHRREV_B32 : VOP2Inst <
1473   vop2<0x16, 0x10>, "v_lshrrev_b32", VOP_I32_I32_I32, null_frag,
1474     "v_lshr_b32"
1475 >;
1476
1477 defm V_ASHRREV_I32 : VOP2Inst <
1478   vop2<0x18, 0x11>, "v_ashrrev_i32", VOP_I32_I32_I32, null_frag,
1479     "v_ashr_i32"
1480 >;
1481
1482 defm V_LSHLREV_B32 : VOP2Inst <
1483   vop2<0x1a, 0x12>, "v_lshlrev_b32", VOP_I32_I32_I32, null_frag,
1484     "v_lshl_b32"
1485 >;
1486
1487 defm V_AND_B32 : VOP2Inst <vop2<0x1b, 0x13>, "v_and_b32", VOP_I32_I32_I32>;
1488 defm V_OR_B32 : VOP2Inst <vop2<0x1c, 0x14>, "v_or_b32", VOP_I32_I32_I32>;
1489 defm V_XOR_B32 : VOP2Inst <vop2<0x1d, 0x15>, "v_xor_b32", VOP_I32_I32_I32>;
1490
1491 defm V_MAC_F32 : VOP2Inst <vop2<0x1f, 0x16>, "v_mac_f32", VOP_F32_F32_F32>;
1492 } // End isCommutable = 1
1493
1494 defm V_MADMK_F32 : VOP2MADK <vop2<0x20, 0x17>, "v_madmk_f32">;
1495
1496 let isCommutable = 1 in {
1497 defm V_MADAK_F32 : VOP2MADK <vop2<0x21, 0x18>, "v_madak_f32">;
1498 } // End isCommutable = 1
1499
1500 let isCommutable = 1, Defs = [VCC] in { // Carry-out goes to VCC
1501 // No patterns so that the scalar instructions are always selected.
1502 // The scalar versions will be replaced with vector when needed later.
1503
1504 // V_ADD_I32, V_SUB_I32, and V_SUBREV_I32 where renamed to *_U32 in VI,
1505 // but the VI instructions behave the same as the SI versions.
1506 defm V_ADD_I32 : VOP2bInst <vop2<0x25, 0x19>, "v_add_i32",
1507   VOP_I32_I32_I32, add
1508 >;
1509 defm V_SUB_I32 : VOP2bInst <vop2<0x26, 0x1a>, "v_sub_i32", VOP_I32_I32_I32>;
1510
1511 defm V_SUBREV_I32 : VOP2bInst <vop2<0x27, 0x1b>, "v_subrev_i32",
1512   VOP_I32_I32_I32, null_frag, "v_sub_i32"
1513 >;
1514
1515 let Uses = [VCC] in { // Carry-in comes from VCC
1516 defm V_ADDC_U32 : VOP2bInst <vop2<0x28, 0x1c>, "v_addc_u32",
1517   VOP_I32_I32_I32_VCC
1518 >;
1519 defm V_SUBB_U32 : VOP2bInst <vop2<0x29, 0x1d>, "v_subb_u32",
1520   VOP_I32_I32_I32_VCC
1521 >;
1522 defm V_SUBBREV_U32 : VOP2bInst <vop2<0x2a, 0x1e>, "v_subbrev_u32",
1523   VOP_I32_I32_I32_VCC, null_frag, "v_subb_u32"
1524 >;
1525
1526 } // End Uses = [VCC]
1527 } // End isCommutable = 1, Defs = [VCC]
1528
1529 defm V_READLANE_B32 : VOP2SI_3VI_m <
1530   vop3 <0x001, 0x289>,
1531   "v_readlane_b32",
1532   (outs SReg_32:$vdst),
1533   (ins VGPR_32:$src0, SCSrc_32:$src1),
1534   "v_readlane_b32 $vdst, $src0, $src1"
1535 >;
1536
1537 defm V_WRITELANE_B32 : VOP2SI_3VI_m <
1538   vop3 <0x002, 0x28a>,
1539   "v_writelane_b32",
1540   (outs VGPR_32:$vdst),
1541   (ins SReg_32:$src0, SCSrc_32:$src1),
1542   "v_writelane_b32 $vdst, $src0, $src1"
1543 >;
1544
1545 // These instructions only exist on SI and CI
1546 let SubtargetPredicate = isSICI in {
1547
1548 defm V_MIN_LEGACY_F32 : VOP2InstSI <vop2<0xd>, "v_min_legacy_f32",
1549   VOP_F32_F32_F32, AMDGPUfmin_legacy
1550 >;
1551 defm V_MAX_LEGACY_F32 : VOP2InstSI <vop2<0xe>, "v_max_legacy_f32",
1552   VOP_F32_F32_F32, AMDGPUfmax_legacy
1553 >;
1554
1555 let isCommutable = 1 in {
1556 defm V_LSHR_B32 : VOP2InstSI <vop2<0x15>, "v_lshr_b32", VOP_I32_I32_I32>;
1557 defm V_ASHR_I32 : VOP2InstSI <vop2<0x17>, "v_ashr_i32", VOP_I32_I32_I32>;
1558 defm V_LSHL_B32 : VOP2InstSI <vop2<0x19>, "v_lshl_b32", VOP_I32_I32_I32>;
1559 } // End isCommutable = 1
1560 } // End let SubtargetPredicate = SICI
1561
1562 let isCommutable = 1 in {
1563 defm V_MAC_LEGACY_F32 : VOP2_VI3_Inst <vop23<0x6, 0x28e>, "v_mac_legacy_f32",
1564   VOP_F32_F32_F32
1565 >;
1566 } // End isCommutable = 1
1567
1568 defm V_BFM_B32 : VOP2_VI3_Inst <vop23<0x1e, 0x293>, "v_bfm_b32",
1569   VOP_I32_I32_I32
1570 >;
1571 defm V_BCNT_U32_B32 : VOP2_VI3_Inst <vop23<0x22, 0x28b>, "v_bcnt_u32_b32",
1572   VOP_I32_I32_I32
1573 >;
1574 defm V_MBCNT_LO_U32_B32 : VOP2_VI3_Inst <vop23<0x23, 0x28c>, "v_mbcnt_lo_u32_b32",
1575   VOP_I32_I32_I32
1576 >;
1577 defm V_MBCNT_HI_U32_B32 : VOP2_VI3_Inst <vop23<0x24, 0x28d>, "v_mbcnt_hi_u32_b32",
1578   VOP_I32_I32_I32
1579 >;
1580 defm V_LDEXP_F32 : VOP2_VI3_Inst <vop23<0x2b, 0x288>, "v_ldexp_f32",
1581   VOP_F32_F32_I32, AMDGPUldexp
1582 >;
1583
1584 defm V_CVT_PKACCUM_U8_F32 : VOP2_VI3_Inst <vop23<0x2c, 0x1f0>, "v_cvt_pkaccum_u8_f32",
1585   VOP_I32_F32_I32>; // TODO: set "Uses = dst"
1586
1587 defm V_CVT_PKNORM_I16_F32 : VOP2_VI3_Inst <vop23<0x2d, 0x294>, "v_cvt_pknorm_i16_f32",
1588   VOP_I32_F32_F32
1589 >;
1590 defm V_CVT_PKNORM_U16_F32 : VOP2_VI3_Inst <vop23<0x2e, 0x295>, "v_cvt_pknorm_u16_f32",
1591   VOP_I32_F32_F32
1592 >;
1593 defm V_CVT_PKRTZ_F16_F32 : VOP2_VI3_Inst <vop23<0x2f, 0x296>, "v_cvt_pkrtz_f16_f32",
1594   VOP_I32_F32_F32, int_SI_packf16
1595 >;
1596 defm V_CVT_PK_U16_U32 : VOP2_VI3_Inst <vop23<0x30, 0x297>, "v_cvt_pk_u16_u32",
1597   VOP_I32_I32_I32
1598 >;
1599 defm V_CVT_PK_I16_I32 : VOP2_VI3_Inst <vop23<0x31, 0x298>, "v_cvt_pk_i16_i32",
1600   VOP_I32_I32_I32
1601 >;
1602
1603 //===----------------------------------------------------------------------===//
1604 // VOP3 Instructions
1605 //===----------------------------------------------------------------------===//
1606
1607 let isCommutable = 1 in {
1608 defm V_MAD_LEGACY_F32 : VOP3Inst <vop3<0x140, 0x1c0>, "v_mad_legacy_f32",
1609   VOP_F32_F32_F32_F32
1610 >;
1611
1612 defm V_MAD_F32 : VOP3Inst <vop3<0x141, 0x1c1>, "v_mad_f32",
1613   VOP_F32_F32_F32_F32, fmad
1614 >;
1615
1616 defm V_MAD_I32_I24 : VOP3Inst <vop3<0x142, 0x1c2>, "v_mad_i32_i24",
1617   VOP_I32_I32_I32_I32, AMDGPUmad_i24
1618 >;
1619 defm V_MAD_U32_U24 : VOP3Inst <vop3<0x143, 0x1c3>, "v_mad_u32_u24",
1620   VOP_I32_I32_I32_I32, AMDGPUmad_u24
1621 >;
1622 } // End isCommutable = 1
1623
1624 defm V_CUBEID_F32 : VOP3Inst <vop3<0x144, 0x1c4>, "v_cubeid_f32",
1625   VOP_F32_F32_F32_F32
1626 >;
1627 defm V_CUBESC_F32 : VOP3Inst <vop3<0x145, 0x1c5>, "v_cubesc_f32",
1628   VOP_F32_F32_F32_F32
1629 >;
1630 defm V_CUBETC_F32 : VOP3Inst <vop3<0x146, 0x1c6>, "v_cubetc_f32",
1631   VOP_F32_F32_F32_F32
1632 >;
1633 defm V_CUBEMA_F32 : VOP3Inst <vop3<0x147, 0x1c7>, "v_cubema_f32",
1634   VOP_F32_F32_F32_F32
1635 >;
1636
1637 defm V_BFE_U32 : VOP3Inst <vop3<0x148, 0x1c8>, "v_bfe_u32",
1638   VOP_I32_I32_I32_I32, AMDGPUbfe_u32
1639 >;
1640 defm V_BFE_I32 : VOP3Inst <vop3<0x149, 0x1c9>, "v_bfe_i32",
1641   VOP_I32_I32_I32_I32, AMDGPUbfe_i32
1642 >;
1643
1644 defm V_BFI_B32 : VOP3Inst <vop3<0x14a, 0x1ca>, "v_bfi_b32",
1645   VOP_I32_I32_I32_I32, AMDGPUbfi
1646 >;
1647
1648 let isCommutable = 1 in {
1649 defm V_FMA_F32 : VOP3Inst <vop3<0x14b, 0x1cb>, "v_fma_f32",
1650   VOP_F32_F32_F32_F32, fma
1651 >;
1652 defm V_FMA_F64 : VOP3Inst <vop3<0x14c, 0x1cc>, "v_fma_f64",
1653   VOP_F64_F64_F64_F64, fma
1654 >;
1655 } // End isCommutable = 1
1656
1657 //def V_LERP_U8 : VOP3_U8 <0x0000014d, "v_lerp_u8", []>;
1658 defm V_ALIGNBIT_B32 : VOP3Inst <vop3<0x14e, 0x1ce>, "v_alignbit_b32",
1659   VOP_I32_I32_I32_I32
1660 >;
1661 defm V_ALIGNBYTE_B32 : VOP3Inst <vop3<0x14f, 0x1cf>, "v_alignbyte_b32",
1662   VOP_I32_I32_I32_I32
1663 >;
1664
1665 defm V_MIN3_F32 : VOP3Inst <vop3<0x151, 0x1d0>, "v_min3_f32",
1666   VOP_F32_F32_F32_F32, AMDGPUfmin3>;
1667
1668 defm V_MIN3_I32 : VOP3Inst <vop3<0x152, 0x1d1>, "v_min3_i32",
1669   VOP_I32_I32_I32_I32, AMDGPUsmin3
1670 >;
1671 defm V_MIN3_U32 : VOP3Inst <vop3<0x153, 0x1d2>, "v_min3_u32",
1672   VOP_I32_I32_I32_I32, AMDGPUumin3
1673 >;
1674 defm V_MAX3_F32 : VOP3Inst <vop3<0x154, 0x1d3>, "v_max3_f32",
1675   VOP_F32_F32_F32_F32, AMDGPUfmax3
1676 >;
1677 defm V_MAX3_I32 : VOP3Inst <vop3<0x155, 0x1d4>, "v_max3_i32",
1678   VOP_I32_I32_I32_I32, AMDGPUsmax3
1679 >;
1680 defm V_MAX3_U32 : VOP3Inst <vop3<0x156, 0x1d5>, "v_max3_u32",
1681   VOP_I32_I32_I32_I32, AMDGPUumax3
1682 >;
1683 defm V_MED3_F32 : VOP3Inst <vop3<0x157, 0x1d6>, "v_med3_f32",
1684   VOP_F32_F32_F32_F32
1685 >;
1686 defm V_MED3_I32 : VOP3Inst <vop3<0x158, 0x1d7>, "v_med3_i32",
1687   VOP_I32_I32_I32_I32
1688 >;
1689 defm V_MED3_U32 : VOP3Inst <vop3<0x159, 0x1d8>, "v_med3_u32",
1690   VOP_I32_I32_I32_I32
1691 >;
1692
1693 //def V_SAD_U8 : VOP3_U8 <0x0000015a, "v_sad_u8", []>;
1694 //def V_SAD_HI_U8 : VOP3_U8 <0x0000015b, "v_sad_hi_u8", []>;
1695 //def V_SAD_U16 : VOP3_U16 <0x0000015c, "v_sad_u16", []>;
1696 defm V_SAD_U32 : VOP3Inst <vop3<0x15d, 0x1dc>, "v_sad_u32",
1697   VOP_I32_I32_I32_I32
1698 >;
1699 ////def V_CVT_PK_U8_F32 : VOP3_U8 <0x0000015e, "v_cvt_pk_u8_f32", []>;
1700 defm V_DIV_FIXUP_F32 : VOP3Inst <
1701   vop3<0x15f, 0x1de>, "v_div_fixup_f32", VOP_F32_F32_F32_F32, AMDGPUdiv_fixup
1702 >;
1703
1704 let SchedRW = [WriteDouble] in {
1705
1706 defm V_DIV_FIXUP_F64 : VOP3Inst <
1707   vop3<0x160, 0x1df>, "v_div_fixup_f64", VOP_F64_F64_F64_F64, AMDGPUdiv_fixup
1708 >;
1709
1710 } // let SchedRW = [WriteDouble]
1711
1712 let SchedRW = [WriteDouble] in {
1713 let isCommutable = 1 in {
1714
1715 defm V_ADD_F64 : VOP3Inst <vop3<0x164, 0x280>, "v_add_f64",
1716   VOP_F64_F64_F64, fadd
1717 >;
1718 defm V_MUL_F64 : VOP3Inst <vop3<0x165, 0x281>, "v_mul_f64",
1719   VOP_F64_F64_F64, fmul
1720 >;
1721
1722 defm V_MIN_F64 : VOP3Inst <vop3<0x166, 0x282>, "v_min_f64",
1723   VOP_F64_F64_F64, fminnum
1724 >;
1725 defm V_MAX_F64 : VOP3Inst <vop3<0x167, 0x283>, "v_max_f64",
1726   VOP_F64_F64_F64, fmaxnum
1727 >;
1728
1729 } // isCommutable = 1
1730
1731 defm V_LDEXP_F64 : VOP3Inst <vop3<0x168, 0x284>, "v_ldexp_f64",
1732   VOP_F64_F64_I32, AMDGPUldexp
1733 >;
1734
1735 } // let SchedRW = [WriteDouble]
1736
1737 let isCommutable = 1, SchedRW = [WriteQuarterRate32] in {
1738
1739 defm V_MUL_LO_U32 : VOP3Inst <vop3<0x169, 0x285>, "v_mul_lo_u32",
1740   VOP_I32_I32_I32
1741 >;
1742 defm V_MUL_HI_U32 : VOP3Inst <vop3<0x16a, 0x286>, "v_mul_hi_u32",
1743   VOP_I32_I32_I32
1744 >;
1745
1746 defm V_MUL_LO_I32 : VOP3Inst <vop3<0x16b, 0x285>, "v_mul_lo_i32",
1747   VOP_I32_I32_I32
1748 >;
1749 defm V_MUL_HI_I32 : VOP3Inst <vop3<0x16c, 0x287>, "v_mul_hi_i32",
1750   VOP_I32_I32_I32
1751 >;
1752
1753 } // isCommutable = 1, SchedRW = [WriteQuarterRate32]
1754
1755 let SchedRW = [WriteFloatFMA, WriteSALU] in {
1756 defm V_DIV_SCALE_F32 : VOP3b_32 <vop3<0x16d, 0x1e0>, "v_div_scale_f32", []>;
1757 }
1758
1759 let SchedRW = [WriteDouble, WriteSALU] in {
1760 // Double precision division pre-scale.
1761 defm V_DIV_SCALE_F64 : VOP3b_64 <vop3<0x16e, 0x1e1>, "v_div_scale_f64", []>;
1762 } // let SchedRW = [WriteDouble]
1763
1764 let isCommutable = 1, Uses = [VCC] in {
1765
1766 // v_div_fmas_f32:
1767 //   result = src0 * src1 + src2
1768 //   if (vcc)
1769 //     result *= 2^32
1770 //
1771 defm V_DIV_FMAS_F32 : VOP3_VCC_Inst <vop3<0x16f, 0x1e2>, "v_div_fmas_f32",
1772   VOP_F32_F32_F32_F32, AMDGPUdiv_fmas
1773 >;
1774
1775 let SchedRW = [WriteDouble] in {
1776 // v_div_fmas_f64:
1777 //   result = src0 * src1 + src2
1778 //   if (vcc)
1779 //     result *= 2^64
1780 //
1781 defm V_DIV_FMAS_F64 : VOP3_VCC_Inst <vop3<0x170, 0x1e3>, "v_div_fmas_f64",
1782   VOP_F64_F64_F64_F64, AMDGPUdiv_fmas
1783 >;
1784
1785 } // End SchedRW = [WriteDouble]
1786 } // End isCommutable = 1
1787
1788 //def V_MSAD_U8 : VOP3_U8 <0x00000171, "v_msad_u8", []>;
1789 //def V_QSAD_U8 : VOP3_U8 <0x00000172, "v_qsad_u8", []>;
1790 //def V_MQSAD_U8 : VOP3_U8 <0x00000173, "v_mqsad_u8", []>;
1791
1792 let SchedRW = [WriteDouble] in {
1793 defm V_TRIG_PREOP_F64 : VOP3Inst <
1794   vop3<0x174, 0x292>, "v_trig_preop_f64", VOP_F64_F64_I32, AMDGPUtrig_preop
1795 >;
1796
1797 } // let SchedRW = [WriteDouble]
1798
1799 // These instructions only exist on SI and CI
1800 let SubtargetPredicate = isSICI in {
1801
1802 defm V_LSHL_B64 : VOP3Inst <vop3<0x161>, "v_lshl_b64", VOP_I64_I64_I32>;
1803 defm V_LSHR_B64 : VOP3Inst <vop3<0x162>, "v_lshr_b64", VOP_I64_I64_I32>;
1804 defm V_ASHR_I64 : VOP3Inst <vop3<0x163>, "v_ashr_i64", VOP_I64_I64_I32>;
1805
1806 defm V_MULLIT_F32 : VOP3Inst <vop3<0x150>, "v_mullit_f32",
1807   VOP_F32_F32_F32_F32>;
1808
1809 } // End SubtargetPredicate = isSICI
1810
1811 let SubtargetPredicate = isVI in {
1812
1813 defm V_LSHLREV_B64 : VOP3Inst <vop3<0, 0x28f>, "v_lshlrev_b64",
1814   VOP_I64_I32_I64
1815 >;
1816 defm V_LSHRREV_B64 : VOP3Inst <vop3<0, 0x290>, "v_lshrrev_b64",
1817   VOP_I64_I32_I64
1818 >;
1819 defm V_ASHRREV_I64 : VOP3Inst <vop3<0, 0x291>, "v_ashrrev_i64",
1820   VOP_I64_I32_I64
1821 >;
1822
1823 } // End SubtargetPredicate = isVI
1824
1825 //===----------------------------------------------------------------------===//
1826 // Pseudo Instructions
1827 //===----------------------------------------------------------------------===//
1828 let isCodeGenOnly = 1, isPseudo = 1 in {
1829
1830 // For use in patterns
1831 def V_CNDMASK_B64_PSEUDO : VOP3Common <(outs VReg_64:$dst),
1832   (ins VSrc_64:$src0, VSrc_64:$src1, SSrc_64:$src2), "", []
1833 >;
1834
1835 let hasSideEffects = 0, mayLoad = 0, mayStore = 0 in {
1836 // 64-bit vector move instruction.  This is mainly used by the SIFoldOperands
1837 // pass to enable folding of inline immediates.
1838 def V_MOV_B64_PSEUDO : InstSI <(outs VReg_64:$dst), (ins VSrc_64:$src0), "", []>;
1839 } // end let hasSideEffects = 0, mayLoad = 0, mayStore = 0
1840
1841 let hasSideEffects = 1 in {
1842 def SGPR_USE : InstSI <(outs),(ins), "", []>;
1843 }
1844
1845 // SI pseudo instructions. These are used by the CFG structurizer pass
1846 // and should be lowered to ISA instructions prior to codegen.
1847
1848 let mayLoad = 1, mayStore = 1, hasSideEffects = 1 in {
1849 let Uses = [EXEC], Defs = [EXEC] in {
1850
1851 let isBranch = 1, isTerminator = 1 in {
1852
1853 def SI_IF: InstSI <
1854   (outs SReg_64:$dst),
1855   (ins SReg_64:$vcc, brtarget:$target),
1856   "",
1857   [(set i64:$dst, (int_SI_if i1:$vcc, bb:$target))]
1858 >;
1859
1860 def SI_ELSE : InstSI <
1861   (outs SReg_64:$dst),
1862   (ins SReg_64:$src, brtarget:$target),
1863   "",
1864   [(set i64:$dst, (int_SI_else i64:$src, bb:$target))]
1865 > {
1866   let Constraints = "$src = $dst";
1867 }
1868
1869 def SI_LOOP : InstSI <
1870   (outs),
1871   (ins SReg_64:$saved, brtarget:$target),
1872   "si_loop $saved, $target",
1873   [(int_SI_loop i64:$saved, bb:$target)]
1874 >;
1875
1876 } // end isBranch = 1, isTerminator = 1
1877
1878 def SI_BREAK : InstSI <
1879   (outs SReg_64:$dst),
1880   (ins SReg_64:$src),
1881   "si_else $dst, $src",
1882   [(set i64:$dst, (int_SI_break i64:$src))]
1883 >;
1884
1885 def SI_IF_BREAK : InstSI <
1886   (outs SReg_64:$dst),
1887   (ins SReg_64:$vcc, SReg_64:$src),
1888   "si_if_break $dst, $vcc, $src",
1889   [(set i64:$dst, (int_SI_if_break i1:$vcc, i64:$src))]
1890 >;
1891
1892 def SI_ELSE_BREAK : InstSI <
1893   (outs SReg_64:$dst),
1894   (ins SReg_64:$src0, SReg_64:$src1),
1895   "si_else_break $dst, $src0, $src1",
1896   [(set i64:$dst, (int_SI_else_break i64:$src0, i64:$src1))]
1897 >;
1898
1899 def SI_END_CF : InstSI <
1900   (outs),
1901   (ins SReg_64:$saved),
1902   "si_end_cf $saved",
1903   [(int_SI_end_cf i64:$saved)]
1904 >;
1905
1906 } // End Uses = [EXEC], Defs = [EXEC]
1907
1908 let Uses = [EXEC], Defs = [EXEC,VCC] in {
1909 def SI_KILL : InstSI <
1910   (outs),
1911   (ins VSrc_32:$src),
1912   "si_kill $src",
1913   [(int_AMDGPU_kill f32:$src)]
1914 >;
1915 } // End Uses = [EXEC], Defs = [EXEC,VCC]
1916
1917 } // end mayLoad = 1, mayStore = 1, hasSideEffects = 1
1918
1919 let Uses = [EXEC], Defs = [EXEC,VCC,M0] in {
1920
1921 //defm SI_ : RegisterLoadStore <VGPR_32, FRAMEri, ADDRIndirect>;
1922
1923 let UseNamedOperandTable = 1 in {
1924
1925 def SI_RegisterLoad : InstSI <
1926   (outs VGPR_32:$dst, SReg_64:$temp),
1927   (ins FRAMEri32:$addr, i32imm:$chan),
1928   "", []
1929 > {
1930   let isRegisterLoad = 1;
1931   let mayLoad = 1;
1932 }
1933
1934 class SIRegStore<dag outs> : InstSI <
1935   outs,
1936   (ins VGPR_32:$val, FRAMEri32:$addr, i32imm:$chan),
1937   "", []
1938 > {
1939   let isRegisterStore = 1;
1940   let mayStore = 1;
1941 }
1942
1943 let usesCustomInserter = 1 in {
1944 def SI_RegisterStorePseudo : SIRegStore<(outs)>;
1945 } // End usesCustomInserter = 1
1946 def SI_RegisterStore : SIRegStore<(outs SReg_64:$temp)>;
1947
1948
1949 } // End UseNamedOperandTable = 1
1950
1951 def SI_INDIRECT_SRC : InstSI <
1952   (outs VGPR_32:$dst, SReg_64:$temp),
1953   (ins unknown:$src, VSrc_32:$idx, i32imm:$off),
1954   "si_indirect_src $dst, $temp, $src, $idx, $off",
1955   []
1956 >;
1957
1958 class SI_INDIRECT_DST<RegisterClass rc> : InstSI <
1959   (outs rc:$dst, SReg_64:$temp),
1960   (ins unknown:$src, VSrc_32:$idx, i32imm:$off, VGPR_32:$val),
1961   "si_indirect_dst $dst, $temp, $src, $idx, $off, $val",
1962   []
1963 > {
1964   let Constraints = "$src = $dst";
1965 }
1966
1967 def SI_INDIRECT_DST_V1 : SI_INDIRECT_DST<VGPR_32>;
1968 def SI_INDIRECT_DST_V2 : SI_INDIRECT_DST<VReg_64>;
1969 def SI_INDIRECT_DST_V4 : SI_INDIRECT_DST<VReg_128>;
1970 def SI_INDIRECT_DST_V8 : SI_INDIRECT_DST<VReg_256>;
1971 def SI_INDIRECT_DST_V16 : SI_INDIRECT_DST<VReg_512>;
1972
1973 } // Uses = [EXEC,VCC,M0], Defs = [EXEC,VCC,M0]
1974
1975 multiclass SI_SPILL_SGPR <RegisterClass sgpr_class> {
1976
1977   let UseNamedOperandTable = 1 in {
1978     def _SAVE : InstSI <
1979       (outs),
1980       (ins sgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
1981            SReg_32:$scratch_offset),
1982       "", []
1983     >;
1984
1985     def _RESTORE : InstSI <
1986       (outs sgpr_class:$dst),
1987       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
1988       "", []
1989     >;
1990   } // End UseNamedOperandTable = 1
1991 }
1992
1993 // It's unclear whether you can use M0 as the output of v_readlane_b32
1994 // instructions, so use SGPR_32 register class for spills to prevent
1995 // this from happening.
1996 defm SI_SPILL_S32  : SI_SPILL_SGPR <SGPR_32>;
1997 defm SI_SPILL_S64  : SI_SPILL_SGPR <SReg_64>;
1998 defm SI_SPILL_S128 : SI_SPILL_SGPR <SReg_128>;
1999 defm SI_SPILL_S256 : SI_SPILL_SGPR <SReg_256>;
2000 defm SI_SPILL_S512 : SI_SPILL_SGPR <SReg_512>;
2001
2002 multiclass SI_SPILL_VGPR <RegisterClass vgpr_class> {
2003   let UseNamedOperandTable = 1, VGPRSpill = 1 in {
2004     def _SAVE : InstSI <
2005       (outs),
2006       (ins vgpr_class:$src, i32imm:$frame_idx, SReg_128:$scratch_rsrc,
2007            SReg_32:$scratch_offset),
2008       "", []
2009     >;
2010
2011     def _RESTORE : InstSI <
2012       (outs vgpr_class:$dst),
2013       (ins i32imm:$frame_idx, SReg_128:$scratch_rsrc, SReg_32:$scratch_offset),
2014       "", []
2015     >;
2016   } // End UseNamedOperandTable = 1, VGPRSpill = 1
2017 }
2018
2019 defm SI_SPILL_V32  : SI_SPILL_VGPR <VGPR_32>;
2020 defm SI_SPILL_V64  : SI_SPILL_VGPR <VReg_64>;
2021 defm SI_SPILL_V96  : SI_SPILL_VGPR <VReg_96>;
2022 defm SI_SPILL_V128 : SI_SPILL_VGPR <VReg_128>;
2023 defm SI_SPILL_V256 : SI_SPILL_VGPR <VReg_256>;
2024 defm SI_SPILL_V512 : SI_SPILL_VGPR <VReg_512>;
2025
2026 let Defs = [SCC] in {
2027
2028 def SI_CONSTDATA_PTR : InstSI <
2029   (outs SReg_64:$dst),
2030   (ins),
2031   "", [(set SReg_64:$dst, (i64 SIconstdata_ptr))]
2032 >;
2033
2034 } // End Defs = [SCC]
2035
2036 } // end IsCodeGenOnly, isPseudo
2037
2038 } // end SubtargetPredicate = isGCN
2039
2040 let Predicates = [isGCN] in {
2041
2042 def : Pat<
2043   (int_AMDGPU_cndlt f32:$src0, f32:$src1, f32:$src2),
2044   (V_CNDMASK_B32_e64 $src2, $src1,
2045                      (V_CMP_GT_F32_e64 SRCMODS.NONE, 0, SRCMODS.NONE, $src0,
2046                                        DSTCLAMP.NONE, DSTOMOD.NONE))
2047 >;
2048
2049 def : Pat <
2050   (int_AMDGPU_kilp),
2051   (SI_KILL 0xbf800000)
2052 >;
2053
2054 /* int_SI_vs_load_input */
2055 def : Pat<
2056   (SIload_input v4i32:$tlst, imm:$attr_offset, i32:$buf_idx_vgpr),
2057   (BUFFER_LOAD_FORMAT_XYZW_IDXEN $buf_idx_vgpr, $tlst, 0, imm:$attr_offset, 0, 0, 0)
2058 >;
2059
2060 /* int_SI_export */
2061 def : Pat <
2062   (int_SI_export imm:$en, imm:$vm, imm:$done, imm:$tgt, imm:$compr,
2063                  f32:$src0, f32:$src1, f32:$src2, f32:$src3),
2064   (EXP imm:$en, imm:$tgt, imm:$compr, imm:$done, imm:$vm,
2065        $src0, $src1, $src2, $src3)
2066 >;
2067
2068 //===----------------------------------------------------------------------===//
2069 // SMRD Patterns
2070 //===----------------------------------------------------------------------===//
2071
2072 multiclass SMRD_Pattern <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
2073
2074   // 1. SI-CI: Offset as 8bit DWORD immediate
2075   def : Pat <
2076     (constant_load (add i64:$sbase, (i64 IMM8bitDWORD:$offset))),
2077     (vt (Instr_IMM $sbase, (as_dword_i32imm $offset)))
2078   >;
2079
2080   // 2. Offset loaded in an 32bit SGPR
2081   def : Pat <
2082     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
2083     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
2084   >;
2085
2086   // 3. No offset at all
2087   def : Pat <
2088     (constant_load i64:$sbase),
2089     (vt (Instr_IMM $sbase, 0))
2090   >;
2091 }
2092
2093 multiclass SMRD_Pattern_vi <SMRD Instr_IMM, SMRD Instr_SGPR, ValueType vt> {
2094
2095   // 1. VI: Offset as 20bit immediate in bytes
2096   def : Pat <
2097     (constant_load (add i64:$sbase, (i64 IMM20bit:$offset))),
2098     (vt (Instr_IMM $sbase, (as_i32imm $offset)))
2099   >;
2100
2101   // 2. Offset loaded in an 32bit SGPR
2102   def : Pat <
2103     (constant_load (add i64:$sbase, (i64 IMM32bit:$offset))),
2104     (vt (Instr_SGPR $sbase, (S_MOV_B32 (i32 (as_i32imm $offset)))))
2105   >;
2106
2107   // 3. No offset at all
2108   def : Pat <
2109     (constant_load i64:$sbase),
2110     (vt (Instr_IMM $sbase, 0))
2111   >;
2112 }
2113
2114 let Predicates = [isSICI] in {
2115 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
2116 defm : SMRD_Pattern <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
2117 defm : SMRD_Pattern <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
2118 defm : SMRD_Pattern <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
2119 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
2120 defm : SMRD_Pattern <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
2121 defm : SMRD_Pattern <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
2122 } // End Predicates = [isSICI]
2123
2124 let Predicates = [isVI] in {
2125 defm : SMRD_Pattern_vi <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, f32>;
2126 defm : SMRD_Pattern_vi <S_LOAD_DWORD_IMM, S_LOAD_DWORD_SGPR, i32>;
2127 defm : SMRD_Pattern_vi <S_LOAD_DWORDX2_IMM, S_LOAD_DWORDX2_SGPR, v2i32>;
2128 defm : SMRD_Pattern_vi <S_LOAD_DWORDX4_IMM, S_LOAD_DWORDX4_SGPR, v4i32>;
2129 defm : SMRD_Pattern_vi <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v32i8>;
2130 defm : SMRD_Pattern_vi <S_LOAD_DWORDX8_IMM, S_LOAD_DWORDX8_SGPR, v8i32>;
2131 defm : SMRD_Pattern_vi <S_LOAD_DWORDX16_IMM, S_LOAD_DWORDX16_SGPR, v16i32>;
2132 } // End Predicates = [isVI]
2133
2134 let Predicates = [isSICI] in {
2135
2136 // 1. Offset as 8bit DWORD immediate
2137 def : Pat <
2138   (SIload_constant v4i32:$sbase, IMM8bitDWORD:$offset),
2139   (S_BUFFER_LOAD_DWORD_IMM $sbase, (as_dword_i32imm $offset))
2140 >;
2141
2142 } // End Predicates = [isSICI]
2143
2144 // 2. Offset loaded in an 32bit SGPR
2145 def : Pat <
2146   (SIload_constant v4i32:$sbase, imm:$offset),
2147   (S_BUFFER_LOAD_DWORD_SGPR $sbase, (S_MOV_B32 imm:$offset))
2148 >;
2149
2150 //===----------------------------------------------------------------------===//
2151 // SOP1 Patterns
2152 //===----------------------------------------------------------------------===//
2153
2154 def : Pat <
2155   (i64 (ctpop i64:$src)),
2156     (i64 (REG_SEQUENCE SReg_64,
2157      (S_BCNT1_I32_B64 $src), sub0,
2158      (S_MOV_B32 0), sub1))
2159 >;
2160
2161 //===----------------------------------------------------------------------===//
2162 // SOP2 Patterns
2163 //===----------------------------------------------------------------------===//
2164
2165 // V_ADD_I32_e32/S_ADD_U32 produces carry in VCC/SCC. For the vector
2166 // case, the sgpr-copies pass will fix this to use the vector version.
2167 def : Pat <
2168   (i32 (addc i32:$src0, i32:$src1)),
2169   (S_ADD_U32 $src0, $src1)
2170 >;
2171
2172 //===----------------------------------------------------------------------===//
2173 // SOPP Patterns
2174 //===----------------------------------------------------------------------===//
2175
2176 def : Pat <
2177   (int_AMDGPU_barrier_global),
2178   (S_BARRIER)
2179 >;
2180
2181 //===----------------------------------------------------------------------===//
2182 // VOP1 Patterns
2183 //===----------------------------------------------------------------------===//
2184
2185 let Predicates = [UnsafeFPMath] in {
2186
2187 //def : RcpPat<V_RCP_F64_e32, f64>;
2188 //defm : RsqPat<V_RSQ_F64_e32, f64>;
2189 //defm : RsqPat<V_RSQ_F32_e32, f32>;
2190
2191 def : RsqPat<V_RSQ_F32_e32, f32>;
2192 def : RsqPat<V_RSQ_F64_e32, f64>;
2193 }
2194
2195 //===----------------------------------------------------------------------===//
2196 // VOP2 Patterns
2197 //===----------------------------------------------------------------------===//
2198
2199 def : Pat <
2200   (i32 (add (i32 (ctpop i32:$popcnt)), i32:$val)),
2201   (V_BCNT_U32_B32_e64 $popcnt, $val)
2202 >;
2203
2204 def : Pat <
2205   (i32 (select i1:$src0, i32:$src1, i32:$src2)),
2206   (V_CNDMASK_B32_e64 $src2, $src1, $src0)
2207 >;
2208
2209 /********** ======================= **********/
2210 /********** Image sampling patterns **********/
2211 /********** ======================= **********/
2212
2213 // Image + sampler
2214 class SampleRawPattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2215   (name vt:$addr, v8i32:$rsrc, v4i32:$sampler, i32:$dmask, i32:$unorm,
2216         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2217   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2218           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2219           $addr, $rsrc, $sampler)
2220 >;
2221
2222 multiclass SampleRawPatterns<SDPatternOperator name, string opcode> {
2223   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2224   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2225   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2226   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V8), v8i32>;
2227   def : SampleRawPattern<name, !cast<MIMG>(opcode # _V4_V16), v16i32>;
2228 }
2229
2230 // Image only
2231 class ImagePattern<SDPatternOperator name, MIMG opcode, ValueType vt> : Pat <
2232   (name vt:$addr, v8i32:$rsrc, i32:$dmask, i32:$unorm,
2233         i32:$r128, i32:$da, i32:$glc, i32:$slc, i32:$tfe, i32:$lwe),
2234   (opcode (as_i32imm $dmask), (as_i1imm $unorm), (as_i1imm $glc), (as_i1imm $da),
2235           (as_i1imm $r128), (as_i1imm $tfe), (as_i1imm $lwe), (as_i1imm $slc),
2236           $addr, $rsrc)
2237 >;
2238
2239 multiclass ImagePatterns<SDPatternOperator name, string opcode> {
2240   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V1), i32>;
2241   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V2), v2i32>;
2242   def : ImagePattern<name, !cast<MIMG>(opcode # _V4_V4), v4i32>;
2243 }
2244
2245 // Basic sample
2246 defm : SampleRawPatterns<int_SI_image_sample,           "IMAGE_SAMPLE">;
2247 defm : SampleRawPatterns<int_SI_image_sample_cl,        "IMAGE_SAMPLE_CL">;
2248 defm : SampleRawPatterns<int_SI_image_sample_d,         "IMAGE_SAMPLE_D">;
2249 defm : SampleRawPatterns<int_SI_image_sample_d_cl,      "IMAGE_SAMPLE_D_CL">;
2250 defm : SampleRawPatterns<int_SI_image_sample_l,         "IMAGE_SAMPLE_L">;
2251 defm : SampleRawPatterns<int_SI_image_sample_b,         "IMAGE_SAMPLE_B">;
2252 defm : SampleRawPatterns<int_SI_image_sample_b_cl,      "IMAGE_SAMPLE_B_CL">;
2253 defm : SampleRawPatterns<int_SI_image_sample_lz,        "IMAGE_SAMPLE_LZ">;
2254 defm : SampleRawPatterns<int_SI_image_sample_cd,        "IMAGE_SAMPLE_CD">;
2255 defm : SampleRawPatterns<int_SI_image_sample_cd_cl,     "IMAGE_SAMPLE_CD_CL">;
2256
2257 // Sample with comparison
2258 defm : SampleRawPatterns<int_SI_image_sample_c,         "IMAGE_SAMPLE_C">;
2259 defm : SampleRawPatterns<int_SI_image_sample_c_cl,      "IMAGE_SAMPLE_C_CL">;
2260 defm : SampleRawPatterns<int_SI_image_sample_c_d,       "IMAGE_SAMPLE_C_D">;
2261 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl,    "IMAGE_SAMPLE_C_D_CL">;
2262 defm : SampleRawPatterns<int_SI_image_sample_c_l,       "IMAGE_SAMPLE_C_L">;
2263 defm : SampleRawPatterns<int_SI_image_sample_c_b,       "IMAGE_SAMPLE_C_B">;
2264 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl,    "IMAGE_SAMPLE_C_B_CL">;
2265 defm : SampleRawPatterns<int_SI_image_sample_c_lz,      "IMAGE_SAMPLE_C_LZ">;
2266 defm : SampleRawPatterns<int_SI_image_sample_c_cd,      "IMAGE_SAMPLE_C_CD">;
2267 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl,   "IMAGE_SAMPLE_C_CD_CL">;
2268
2269 // Sample with offsets
2270 defm : SampleRawPatterns<int_SI_image_sample_o,         "IMAGE_SAMPLE_O">;
2271 defm : SampleRawPatterns<int_SI_image_sample_cl_o,      "IMAGE_SAMPLE_CL_O">;
2272 defm : SampleRawPatterns<int_SI_image_sample_d_o,       "IMAGE_SAMPLE_D_O">;
2273 defm : SampleRawPatterns<int_SI_image_sample_d_cl_o,    "IMAGE_SAMPLE_D_CL_O">;
2274 defm : SampleRawPatterns<int_SI_image_sample_l_o,       "IMAGE_SAMPLE_L_O">;
2275 defm : SampleRawPatterns<int_SI_image_sample_b_o,       "IMAGE_SAMPLE_B_O">;
2276 defm : SampleRawPatterns<int_SI_image_sample_b_cl_o,    "IMAGE_SAMPLE_B_CL_O">;
2277 defm : SampleRawPatterns<int_SI_image_sample_lz_o,      "IMAGE_SAMPLE_LZ_O">;
2278 defm : SampleRawPatterns<int_SI_image_sample_cd_o,      "IMAGE_SAMPLE_CD_O">;
2279 defm : SampleRawPatterns<int_SI_image_sample_cd_cl_o,   "IMAGE_SAMPLE_CD_CL_O">;
2280
2281 // Sample with comparison and offsets
2282 defm : SampleRawPatterns<int_SI_image_sample_c_o,       "IMAGE_SAMPLE_C_O">;
2283 defm : SampleRawPatterns<int_SI_image_sample_c_cl_o,    "IMAGE_SAMPLE_C_CL_O">;
2284 defm : SampleRawPatterns<int_SI_image_sample_c_d_o,     "IMAGE_SAMPLE_C_D_O">;
2285 defm : SampleRawPatterns<int_SI_image_sample_c_d_cl_o,  "IMAGE_SAMPLE_C_D_CL_O">;
2286 defm : SampleRawPatterns<int_SI_image_sample_c_l_o,     "IMAGE_SAMPLE_C_L_O">;
2287 defm : SampleRawPatterns<int_SI_image_sample_c_b_o,     "IMAGE_SAMPLE_C_B_O">;
2288 defm : SampleRawPatterns<int_SI_image_sample_c_b_cl_o,  "IMAGE_SAMPLE_C_B_CL_O">;
2289 defm : SampleRawPatterns<int_SI_image_sample_c_lz_o,    "IMAGE_SAMPLE_C_LZ_O">;
2290 defm : SampleRawPatterns<int_SI_image_sample_c_cd_o,    "IMAGE_SAMPLE_C_CD_O">;
2291 defm : SampleRawPatterns<int_SI_image_sample_c_cd_cl_o, "IMAGE_SAMPLE_C_CD_CL_O">;
2292
2293 // Gather opcodes
2294 // Only the variants which make sense are defined.
2295 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V2,        v2i32>;
2296 def : SampleRawPattern<int_SI_gather4,           IMAGE_GATHER4_V4_V4,        v4i32>;
2297 def : SampleRawPattern<int_SI_gather4_cl,        IMAGE_GATHER4_CL_V4_V4,     v4i32>;
2298 def : SampleRawPattern<int_SI_gather4_l,         IMAGE_GATHER4_L_V4_V4,      v4i32>;
2299 def : SampleRawPattern<int_SI_gather4_b,         IMAGE_GATHER4_B_V4_V4,      v4i32>;
2300 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V4,   v4i32>;
2301 def : SampleRawPattern<int_SI_gather4_b_cl,      IMAGE_GATHER4_B_CL_V4_V8,   v8i32>;
2302 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V2,     v2i32>;
2303 def : SampleRawPattern<int_SI_gather4_lz,        IMAGE_GATHER4_LZ_V4_V4,     v4i32>;
2304
2305 def : SampleRawPattern<int_SI_gather4_c,         IMAGE_GATHER4_C_V4_V4,      v4i32>;
2306 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V4,   v4i32>;
2307 def : SampleRawPattern<int_SI_gather4_c_cl,      IMAGE_GATHER4_C_CL_V4_V8,   v8i32>;
2308 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V4,    v4i32>;
2309 def : SampleRawPattern<int_SI_gather4_c_l,       IMAGE_GATHER4_C_L_V4_V8,    v8i32>;
2310 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V4,    v4i32>;
2311 def : SampleRawPattern<int_SI_gather4_c_b,       IMAGE_GATHER4_C_B_V4_V8,    v8i32>;
2312 def : SampleRawPattern<int_SI_gather4_c_b_cl,    IMAGE_GATHER4_C_B_CL_V4_V8, v8i32>;
2313 def : SampleRawPattern<int_SI_gather4_c_lz,      IMAGE_GATHER4_C_LZ_V4_V4,   v4i32>;
2314
2315 def : SampleRawPattern<int_SI_gather4_o,         IMAGE_GATHER4_O_V4_V4,      v4i32>;
2316 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V4,   v4i32>;
2317 def : SampleRawPattern<int_SI_gather4_cl_o,      IMAGE_GATHER4_CL_O_V4_V8,   v8i32>;
2318 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V4,    v4i32>;
2319 def : SampleRawPattern<int_SI_gather4_l_o,       IMAGE_GATHER4_L_O_V4_V8,    v8i32>;
2320 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V4,    v4i32>;
2321 def : SampleRawPattern<int_SI_gather4_b_o,       IMAGE_GATHER4_B_O_V4_V8,    v8i32>;
2322 def : SampleRawPattern<int_SI_gather4_b_cl_o,    IMAGE_GATHER4_B_CL_O_V4_V8, v8i32>;
2323 def : SampleRawPattern<int_SI_gather4_lz_o,      IMAGE_GATHER4_LZ_O_V4_V4,   v4i32>;
2324
2325 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V4,    v4i32>;
2326 def : SampleRawPattern<int_SI_gather4_c_o,       IMAGE_GATHER4_C_O_V4_V8,    v8i32>;
2327 def : SampleRawPattern<int_SI_gather4_c_cl_o,    IMAGE_GATHER4_C_CL_O_V4_V8, v8i32>;
2328 def : SampleRawPattern<int_SI_gather4_c_l_o,     IMAGE_GATHER4_C_L_O_V4_V8,  v8i32>;
2329 def : SampleRawPattern<int_SI_gather4_c_b_o,     IMAGE_GATHER4_C_B_O_V4_V8,  v8i32>;
2330 def : SampleRawPattern<int_SI_gather4_c_b_cl_o,  IMAGE_GATHER4_C_B_CL_O_V4_V8, v8i32>;
2331 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V4, v4i32>;
2332 def : SampleRawPattern<int_SI_gather4_c_lz_o,    IMAGE_GATHER4_C_LZ_O_V4_V8, v8i32>;
2333
2334 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V1, i32>;
2335 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V2, v2i32>;
2336 def : SampleRawPattern<int_SI_getlod, IMAGE_GET_LOD_V4_V4, v4i32>;
2337
2338 def : ImagePattern<int_SI_getresinfo, IMAGE_GET_RESINFO_V4_V1, i32>;
2339 defm : ImagePatterns<int_SI_image_load, "IMAGE_LOAD">;
2340 defm : ImagePatterns<int_SI_image_load_mip, "IMAGE_LOAD_MIP">;
2341
2342 /* SIsample for simple 1D texture lookup */
2343 def : Pat <
2344   (SIsample i32:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2345   (IMAGE_SAMPLE_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2346 >;
2347
2348 class SamplePattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2349     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, imm),
2350     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2351 >;
2352
2353 class SampleRectPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2354     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_RECT),
2355     (opcode 0xf, 1, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2356 >;
2357
2358 class SampleArrayPattern<SDNode name, MIMG opcode, ValueType vt> : Pat <
2359     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_ARRAY),
2360     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2361 >;
2362
2363 class SampleShadowPattern<SDNode name, MIMG opcode,
2364                           ValueType vt> : Pat <
2365     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW),
2366     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2367 >;
2368
2369 class SampleShadowArrayPattern<SDNode name, MIMG opcode,
2370                                ValueType vt> : Pat <
2371     (name vt:$addr, v32i8:$rsrc, v4i32:$sampler, TEX_SHADOW_ARRAY),
2372     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc, $sampler)
2373 >;
2374
2375 /* SIsample* for texture lookups consuming more address parameters */
2376 multiclass SamplePatterns<MIMG sample, MIMG sample_c, MIMG sample_l,
2377                           MIMG sample_c_l, MIMG sample_b, MIMG sample_c_b,
2378 MIMG sample_d, MIMG sample_c_d, ValueType addr_type> {
2379   def : SamplePattern <SIsample, sample, addr_type>;
2380   def : SampleRectPattern <SIsample, sample, addr_type>;
2381   def : SampleArrayPattern <SIsample, sample, addr_type>;
2382   def : SampleShadowPattern <SIsample, sample_c, addr_type>;
2383   def : SampleShadowArrayPattern <SIsample, sample_c, addr_type>;
2384
2385   def : SamplePattern <SIsamplel, sample_l, addr_type>;
2386   def : SampleArrayPattern <SIsamplel, sample_l, addr_type>;
2387   def : SampleShadowPattern <SIsamplel, sample_c_l, addr_type>;
2388   def : SampleShadowArrayPattern <SIsamplel, sample_c_l, addr_type>;
2389
2390   def : SamplePattern <SIsampleb, sample_b, addr_type>;
2391   def : SampleArrayPattern <SIsampleb, sample_b, addr_type>;
2392   def : SampleShadowPattern <SIsampleb, sample_c_b, addr_type>;
2393   def : SampleShadowArrayPattern <SIsampleb, sample_c_b, addr_type>;
2394
2395   def : SamplePattern <SIsampled, sample_d, addr_type>;
2396   def : SampleArrayPattern <SIsampled, sample_d, addr_type>;
2397   def : SampleShadowPattern <SIsampled, sample_c_d, addr_type>;
2398   def : SampleShadowArrayPattern <SIsampled, sample_c_d, addr_type>;
2399 }
2400
2401 defm : SamplePatterns<IMAGE_SAMPLE_V4_V2, IMAGE_SAMPLE_C_V4_V2,
2402                       IMAGE_SAMPLE_L_V4_V2, IMAGE_SAMPLE_C_L_V4_V2,
2403                       IMAGE_SAMPLE_B_V4_V2, IMAGE_SAMPLE_C_B_V4_V2,
2404                       IMAGE_SAMPLE_D_V4_V2, IMAGE_SAMPLE_C_D_V4_V2,
2405                       v2i32>;
2406 defm : SamplePatterns<IMAGE_SAMPLE_V4_V4, IMAGE_SAMPLE_C_V4_V4,
2407                       IMAGE_SAMPLE_L_V4_V4, IMAGE_SAMPLE_C_L_V4_V4,
2408                       IMAGE_SAMPLE_B_V4_V4, IMAGE_SAMPLE_C_B_V4_V4,
2409                       IMAGE_SAMPLE_D_V4_V4, IMAGE_SAMPLE_C_D_V4_V4,
2410                       v4i32>;
2411 defm : SamplePatterns<IMAGE_SAMPLE_V4_V8, IMAGE_SAMPLE_C_V4_V8,
2412                       IMAGE_SAMPLE_L_V4_V8, IMAGE_SAMPLE_C_L_V4_V8,
2413                       IMAGE_SAMPLE_B_V4_V8, IMAGE_SAMPLE_C_B_V4_V8,
2414                       IMAGE_SAMPLE_D_V4_V8, IMAGE_SAMPLE_C_D_V4_V8,
2415                       v8i32>;
2416 defm : SamplePatterns<IMAGE_SAMPLE_V4_V16, IMAGE_SAMPLE_C_V4_V16,
2417                       IMAGE_SAMPLE_L_V4_V16, IMAGE_SAMPLE_C_L_V4_V16,
2418                       IMAGE_SAMPLE_B_V4_V16, IMAGE_SAMPLE_C_B_V4_V16,
2419                       IMAGE_SAMPLE_D_V4_V16, IMAGE_SAMPLE_C_D_V4_V16,
2420                       v16i32>;
2421
2422 /* int_SI_imageload for texture fetches consuming varying address parameters */
2423 class ImageLoadPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2424     (name addr_type:$addr, v32i8:$rsrc, imm),
2425     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2426 >;
2427
2428 class ImageLoadArrayPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2429     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY),
2430     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2431 >;
2432
2433 class ImageLoadMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2434     (name addr_type:$addr, v32i8:$rsrc, TEX_MSAA),
2435     (opcode 0xf, 0, 0, 0, 0, 0, 0, 0, $addr, $rsrc)
2436 >;
2437
2438 class ImageLoadArrayMSAAPattern<Intrinsic name, MIMG opcode, ValueType addr_type> : Pat <
2439     (name addr_type:$addr, v32i8:$rsrc, TEX_ARRAY_MSAA),
2440     (opcode 0xf, 0, 0, 1, 0, 0, 0, 0, $addr, $rsrc)
2441 >;
2442
2443 multiclass ImageLoadPatterns<MIMG opcode, ValueType addr_type> {
2444   def : ImageLoadPattern <int_SI_imageload, opcode, addr_type>;
2445   def : ImageLoadArrayPattern <int_SI_imageload, opcode, addr_type>;
2446 }
2447
2448 multiclass ImageLoadMSAAPatterns<MIMG opcode, ValueType addr_type> {
2449   def : ImageLoadMSAAPattern <int_SI_imageload, opcode, addr_type>;
2450   def : ImageLoadArrayMSAAPattern <int_SI_imageload, opcode, addr_type>;
2451 }
2452
2453 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V2, v2i32>;
2454 defm : ImageLoadPatterns<IMAGE_LOAD_MIP_V4_V4, v4i32>;
2455
2456 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V2, v2i32>;
2457 defm : ImageLoadMSAAPatterns<IMAGE_LOAD_V4_V4, v4i32>;
2458
2459 /* Image resource information */
2460 def : Pat <
2461   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, imm),
2462   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 0, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2463 >;
2464
2465 def : Pat <
2466   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY),
2467   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2468 >;
2469
2470 def : Pat <
2471   (int_SI_resinfo i32:$mipid, v32i8:$rsrc, TEX_ARRAY_MSAA),
2472   (IMAGE_GET_RESINFO_V4_V1 0xf, 0, 0, 1, 0, 0, 0, 0, (V_MOV_B32_e32 $mipid), $rsrc)
2473 >;
2474
2475 /********** ============================================ **********/
2476 /********** Extraction, Insertion, Building and Casting  **********/
2477 /********** ============================================ **********/
2478
2479 foreach Index = 0-2 in {
2480   def Extract_Element_v2i32_#Index : Extract_Element <
2481     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2482   >;
2483   def Insert_Element_v2i32_#Index : Insert_Element <
2484     i32, v2i32, Index, !cast<SubRegIndex>(sub#Index)
2485   >;
2486
2487   def Extract_Element_v2f32_#Index : Extract_Element <
2488     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2489   >;
2490   def Insert_Element_v2f32_#Index : Insert_Element <
2491     f32, v2f32, Index, !cast<SubRegIndex>(sub#Index)
2492   >;
2493 }
2494
2495 foreach Index = 0-3 in {
2496   def Extract_Element_v4i32_#Index : Extract_Element <
2497     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2498   >;
2499   def Insert_Element_v4i32_#Index : Insert_Element <
2500     i32, v4i32, Index, !cast<SubRegIndex>(sub#Index)
2501   >;
2502
2503   def Extract_Element_v4f32_#Index : Extract_Element <
2504     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2505   >;
2506   def Insert_Element_v4f32_#Index : Insert_Element <
2507     f32, v4f32, Index, !cast<SubRegIndex>(sub#Index)
2508   >;
2509 }
2510
2511 foreach Index = 0-7 in {
2512   def Extract_Element_v8i32_#Index : Extract_Element <
2513     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2514   >;
2515   def Insert_Element_v8i32_#Index : Insert_Element <
2516     i32, v8i32, Index, !cast<SubRegIndex>(sub#Index)
2517   >;
2518
2519   def Extract_Element_v8f32_#Index : Extract_Element <
2520     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2521   >;
2522   def Insert_Element_v8f32_#Index : Insert_Element <
2523     f32, v8f32, Index, !cast<SubRegIndex>(sub#Index)
2524   >;
2525 }
2526
2527 foreach Index = 0-15 in {
2528   def Extract_Element_v16i32_#Index : Extract_Element <
2529     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2530   >;
2531   def Insert_Element_v16i32_#Index : Insert_Element <
2532     i32, v16i32, Index, !cast<SubRegIndex>(sub#Index)
2533   >;
2534
2535   def Extract_Element_v16f32_#Index : Extract_Element <
2536     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2537   >;
2538   def Insert_Element_v16f32_#Index : Insert_Element <
2539     f32, v16f32, Index, !cast<SubRegIndex>(sub#Index)
2540   >;
2541 }
2542
2543 def : BitConvert <i32, f32, SReg_32>;
2544 def : BitConvert <i32, f32, VGPR_32>;
2545
2546 def : BitConvert <f32, i32, SReg_32>;
2547 def : BitConvert <f32, i32, VGPR_32>;
2548
2549 def : BitConvert <i64, f64, VReg_64>;
2550
2551 def : BitConvert <f64, i64, VReg_64>;
2552
2553 def : BitConvert <v2f32, v2i32, VReg_64>;
2554 def : BitConvert <v2i32, v2f32, VReg_64>;
2555 def : BitConvert <v2i32, i64, VReg_64>;
2556 def : BitConvert <i64, v2i32, VReg_64>;
2557 def : BitConvert <v2f32, i64, VReg_64>;
2558 def : BitConvert <i64, v2f32, VReg_64>;
2559 def : BitConvert <v2i32, f64, VReg_64>;
2560 def : BitConvert <f64, v2i32, VReg_64>;
2561 def : BitConvert <v4f32, v4i32, VReg_128>;
2562 def : BitConvert <v4i32, v4f32, VReg_128>;
2563
2564 def : BitConvert <v8f32, v8i32, SReg_256>;
2565 def : BitConvert <v8i32, v8f32, SReg_256>;
2566 def : BitConvert <v8i32, v32i8, SReg_256>;
2567 def : BitConvert <v32i8, v8i32, SReg_256>;
2568 def : BitConvert <v8i32, v32i8, VReg_256>;
2569 def : BitConvert <v8i32, v8f32, VReg_256>;
2570 def : BitConvert <v8f32, v8i32, VReg_256>;
2571 def : BitConvert <v32i8, v8i32, VReg_256>;
2572
2573 def : BitConvert <v16i32, v16f32, VReg_512>;
2574 def : BitConvert <v16f32, v16i32, VReg_512>;
2575
2576 /********** =================== **********/
2577 /********** Src & Dst modifiers **********/
2578 /********** =================== **********/
2579
2580 def : Pat <
2581   (AMDGPUclamp (VOP3Mods0Clamp f32:$src0, i32:$src0_modifiers, i32:$omod),
2582                (f32 FP_ZERO), (f32 FP_ONE)),
2583   (V_ADD_F32_e64 $src0_modifiers, $src0, 0, 0, 1, $omod)
2584 >;
2585
2586 /********** ================================ **********/
2587 /********** Floating point absolute/negative **********/
2588 /********** ================================ **********/
2589
2590 // Prevent expanding both fneg and fabs.
2591
2592 // FIXME: Should use S_OR_B32
2593 def : Pat <
2594   (fneg (fabs f32:$src)),
2595   (V_OR_B32_e32 $src, (V_MOV_B32_e32 0x80000000)) /* Set sign bit */
2596 >;
2597
2598 // FIXME: Should use S_OR_B32
2599 def : Pat <
2600   (fneg (fabs f64:$src)),
2601   (REG_SEQUENCE VReg_64,
2602     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2603     sub0,
2604     (V_OR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2605                   (V_MOV_B32_e32 0x80000000)), // Set sign bit.
2606     sub1)
2607 >;
2608
2609 def : Pat <
2610   (fabs f32:$src),
2611   (V_AND_B32_e32 $src, (V_MOV_B32_e32 0x7fffffff))
2612 >;
2613
2614 def : Pat <
2615   (fneg f32:$src),
2616   (V_XOR_B32_e32 $src, (V_MOV_B32_e32 0x80000000))
2617 >;
2618
2619 def : Pat <
2620   (fabs f64:$src),
2621   (REG_SEQUENCE VReg_64,
2622     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2623     sub0,
2624     (V_AND_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2625                    (V_MOV_B32_e32 0x7fffffff)), // Set sign bit.
2626      sub1)
2627 >;
2628
2629 def : Pat <
2630   (fneg f64:$src),
2631   (REG_SEQUENCE VReg_64,
2632     (i32 (EXTRACT_SUBREG f64:$src, sub0)),
2633     sub0,
2634     (V_XOR_B32_e32 (EXTRACT_SUBREG f64:$src, sub1),
2635                    (V_MOV_B32_e32 0x80000000)),
2636     sub1)
2637 >;
2638
2639 /********** ================== **********/
2640 /********** Immediate Patterns **********/
2641 /********** ================== **********/
2642
2643 def : Pat <
2644   (SGPRImm<(i32 imm)>:$imm),
2645   (S_MOV_B32 imm:$imm)
2646 >;
2647
2648 def : Pat <
2649   (SGPRImm<(f32 fpimm)>:$imm),
2650   (S_MOV_B32 (f32 (bitcast_fpimm_to_i32 $imm)))
2651 >;
2652
2653 def : Pat <
2654   (i32 imm:$imm),
2655   (V_MOV_B32_e32 imm:$imm)
2656 >;
2657
2658 def : Pat <
2659   (f32 fpimm:$imm),
2660   (V_MOV_B32_e32 (f32 (bitcast_fpimm_to_i32 $imm)))
2661 >;
2662
2663 def : Pat <
2664   (i64 InlineImm<i64>:$imm),
2665   (S_MOV_B64 InlineImm<i64>:$imm)
2666 >;
2667
2668 // XXX - Should this use a s_cmp to set SCC?
2669
2670 // Set to sign-extended 64-bit value (true = -1, false = 0)
2671 def : Pat <
2672   (i1 imm:$imm),
2673   (S_MOV_B64 (i64 (as_i64imm $imm)))
2674 >;
2675
2676 def : Pat <
2677   (f64 InlineFPImm<f64>:$imm),
2678   (S_MOV_B64 (f64 (bitcast_fpimm_to_i64 InlineFPImm<f64>:$imm)))
2679 >;
2680
2681 /********** ================== **********/
2682 /********** Intrinsic Patterns **********/
2683 /********** ================== **********/
2684
2685 /* llvm.AMDGPU.pow */
2686 def : POW_Common <V_LOG_F32_e32, V_EXP_F32_e32, V_MUL_LEGACY_F32_e32>;
2687
2688 def : Pat <
2689   (int_AMDGPU_div f32:$src0, f32:$src1),
2690   (V_MUL_LEGACY_F32_e32 $src0, (V_RCP_LEGACY_F32_e32 $src1))
2691 >;
2692
2693 def : Pat <
2694   (int_AMDGPU_cube v4f32:$src),
2695   (REG_SEQUENCE VReg_128,
2696     (V_CUBETC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2697                   0 /* src1_modifiers */, (EXTRACT_SUBREG $src, sub1),
2698                   0 /* src2_modifiers */, (EXTRACT_SUBREG $src, sub2),
2699                   0 /* clamp */, 0 /* omod */), sub0,
2700     (V_CUBESC_F32 0 /* src0_modifiers */, (EXTRACT_SUBREG $src, sub0),
2701                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2702                   0 /* src2_modifiers */,(EXTRACT_SUBREG $src, sub2),
2703                   0 /* clamp */, 0 /* omod */), sub1,
2704     (V_CUBEMA_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2705                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2706                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2707                   0 /* clamp */, 0 /* omod */), sub2,
2708     (V_CUBEID_F32 0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub0),
2709                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub1),
2710                   0 /* src1_modifiers */,(EXTRACT_SUBREG $src, sub2),
2711                   0 /* clamp */, 0 /* omod */), sub3)
2712 >;
2713
2714 def : Pat <
2715   (i32 (sext i1:$src0)),
2716   (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src0)
2717 >;
2718
2719 class Ext32Pat <SDNode ext> : Pat <
2720   (i32 (ext i1:$src0)),
2721   (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src0)
2722 >;
2723
2724 def : Ext32Pat <zext>;
2725 def : Ext32Pat <anyext>;
2726
2727 // Offset in an 32Bit VGPR
2728 def : Pat <
2729   (SIload_constant v4i32:$sbase, i32:$voff),
2730   (BUFFER_LOAD_DWORD_OFFEN $voff, $sbase, 0, 0, 0, 0, 0)
2731 >;
2732
2733 // The multiplication scales from [0,1] to the unsigned integer range
2734 def : Pat <
2735   (AMDGPUurecip i32:$src0),
2736   (V_CVT_U32_F32_e32
2737     (V_MUL_F32_e32 CONST.FP_UINT_MAX_PLUS_1,
2738                    (V_RCP_IFLAG_F32_e32 (V_CVT_F32_U32_e32 $src0))))
2739 >;
2740
2741 def : Pat <
2742   (int_SI_tid),
2743   (V_MBCNT_HI_U32_B32_e64 0xffffffff,
2744                           (V_MBCNT_LO_U32_B32_e64 0xffffffff, 0))
2745 >;
2746
2747 //===----------------------------------------------------------------------===//
2748 // VOP3 Patterns
2749 //===----------------------------------------------------------------------===//
2750
2751 def : IMad24Pat<V_MAD_I32_I24>;
2752 def : UMad24Pat<V_MAD_U32_U24>;
2753
2754 def : Pat <
2755   (mulhu i32:$src0, i32:$src1),
2756   (V_MUL_HI_U32 $src0, $src1)
2757 >;
2758
2759 def : Pat <
2760   (mulhs i32:$src0, i32:$src1),
2761   (V_MUL_HI_I32 $src0, $src1)
2762 >;
2763
2764 defm : BFIPatterns <V_BFI_B32, S_MOV_B32, SReg_64>;
2765 def : ROTRPattern <V_ALIGNBIT_B32>;
2766
2767 /********** ======================= **********/
2768 /**********   Load/Store Patterns   **********/
2769 /********** ======================= **********/
2770
2771 class DSReadPat <DS inst, ValueType vt, PatFrag frag> : Pat <
2772   (vt (frag (DS1Addr1Offset i32:$ptr, i32:$offset))),
2773   (inst $ptr, (as_i16imm $offset), (i1 0))
2774 >;
2775
2776 def : DSReadPat <DS_READ_I8,  i32, si_sextload_local_i8>;
2777 def : DSReadPat <DS_READ_U8,  i32, si_az_extload_local_i8>;
2778 def : DSReadPat <DS_READ_I16, i32, si_sextload_local_i16>;
2779 def : DSReadPat <DS_READ_U16, i32, si_az_extload_local_i16>;
2780 def : DSReadPat <DS_READ_B32, i32, si_load_local>;
2781
2782 let AddedComplexity = 100 in {
2783
2784 def : DSReadPat <DS_READ_B64, v2i32, si_load_local_align8>;
2785
2786 } // End AddedComplexity = 100
2787
2788 def : Pat <
2789   (v2i32 (si_load_local (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2790                                                     i8:$offset1))),
2791   (DS_READ2_B32 $ptr, $offset0, $offset1, (i1 0))
2792 >;
2793
2794 class DSWritePat <DS inst, ValueType vt, PatFrag frag> : Pat <
2795   (frag vt:$value, (DS1Addr1Offset i32:$ptr, i32:$offset)),
2796   (inst $ptr, $value, (as_i16imm $offset), (i1 0))
2797 >;
2798
2799 def : DSWritePat <DS_WRITE_B8, i32, si_truncstore_local_i8>;
2800 def : DSWritePat <DS_WRITE_B16, i32, si_truncstore_local_i16>;
2801 def : DSWritePat <DS_WRITE_B32, i32, si_store_local>;
2802
2803 let AddedComplexity = 100 in {
2804
2805 def : DSWritePat <DS_WRITE_B64, v2i32, si_store_local_align8>;
2806 } // End AddedComplexity = 100
2807
2808 def : Pat <
2809   (si_store_local v2i32:$value, (DS64Bit4ByteAligned i32:$ptr, i8:$offset0,
2810                                                                i8:$offset1)),
2811   (DS_WRITE2_B32 $ptr, (EXTRACT_SUBREG $value, sub0),
2812                        (EXTRACT_SUBREG $value, sub1), $offset0, $offset1,
2813                        (i1 0))
2814 >;
2815
2816 class DSAtomicRetPat<DS inst, ValueType vt, PatFrag frag> : Pat <
2817   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$value),
2818   (inst $ptr, $value, (as_i16imm $offset), (i1 0))
2819 >;
2820
2821 // Special case of DSAtomicRetPat for add / sub 1 -> inc / dec
2822 //
2823 // We need to use something for the data0, so we set a register to
2824 // -1. For the non-rtn variants, the manual says it does
2825 // DS[A] = (DS[A] >= D0) ? 0 : DS[A] + 1, and setting D0 to uint_max
2826 // will always do the increment so I'm assuming it's the same.
2827 //
2828 // We also load this -1 with s_mov_b32 / s_mov_b64 even though this
2829 // needs to be a VGPR. The SGPR copy pass will fix this, and it's
2830 // easier since there is no v_mov_b64.
2831 class DSAtomicIncRetPat<DS inst, ValueType vt,
2832                         Instruction LoadImm, PatFrag frag> : Pat <
2833   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), (vt 1)),
2834   (inst $ptr, (LoadImm (vt -1)), (as_i16imm $offset), (i1 0))
2835 >;
2836
2837
2838 class DSAtomicCmpXChg <DS inst, ValueType vt, PatFrag frag> : Pat <
2839   (frag (DS1Addr1Offset i32:$ptr, i32:$offset), vt:$cmp, vt:$swap),
2840   (inst $ptr, $cmp, $swap, (as_i16imm $offset), (i1 0))
2841 >;
2842
2843
2844 // 32-bit atomics.
2845 def : DSAtomicIncRetPat<DS_INC_RTN_U32, i32,
2846                         S_MOV_B32, si_atomic_load_add_local>;
2847 def : DSAtomicIncRetPat<DS_DEC_RTN_U32, i32,
2848                         S_MOV_B32, si_atomic_load_sub_local>;
2849
2850 def : DSAtomicRetPat<DS_WRXCHG_RTN_B32, i32, si_atomic_swap_local>;
2851 def : DSAtomicRetPat<DS_ADD_RTN_U32, i32, si_atomic_load_add_local>;
2852 def : DSAtomicRetPat<DS_SUB_RTN_U32, i32, si_atomic_load_sub_local>;
2853 def : DSAtomicRetPat<DS_AND_RTN_B32, i32, si_atomic_load_and_local>;
2854 def : DSAtomicRetPat<DS_OR_RTN_B32, i32, si_atomic_load_or_local>;
2855 def : DSAtomicRetPat<DS_XOR_RTN_B32, i32, si_atomic_load_xor_local>;
2856 def : DSAtomicRetPat<DS_MIN_RTN_I32, i32, si_atomic_load_min_local>;
2857 def : DSAtomicRetPat<DS_MAX_RTN_I32, i32, si_atomic_load_max_local>;
2858 def : DSAtomicRetPat<DS_MIN_RTN_U32, i32, si_atomic_load_umin_local>;
2859 def : DSAtomicRetPat<DS_MAX_RTN_U32, i32, si_atomic_load_umax_local>;
2860
2861 def : DSAtomicCmpXChg<DS_CMPST_RTN_B32, i32, si_atomic_cmp_swap_32_local>;
2862
2863 // 64-bit atomics.
2864 def : DSAtomicIncRetPat<DS_INC_RTN_U64, i64,
2865                         S_MOV_B64, si_atomic_load_add_local>;
2866 def : DSAtomicIncRetPat<DS_DEC_RTN_U64, i64,
2867                         S_MOV_B64, si_atomic_load_sub_local>;
2868
2869 def : DSAtomicRetPat<DS_WRXCHG_RTN_B64, i64, si_atomic_swap_local>;
2870 def : DSAtomicRetPat<DS_ADD_RTN_U64, i64, si_atomic_load_add_local>;
2871 def : DSAtomicRetPat<DS_SUB_RTN_U64, i64, si_atomic_load_sub_local>;
2872 def : DSAtomicRetPat<DS_AND_RTN_B64, i64, si_atomic_load_and_local>;
2873 def : DSAtomicRetPat<DS_OR_RTN_B64, i64, si_atomic_load_or_local>;
2874 def : DSAtomicRetPat<DS_XOR_RTN_B64, i64, si_atomic_load_xor_local>;
2875 def : DSAtomicRetPat<DS_MIN_RTN_I64, i64, si_atomic_load_min_local>;
2876 def : DSAtomicRetPat<DS_MAX_RTN_I64, i64, si_atomic_load_max_local>;
2877 def : DSAtomicRetPat<DS_MIN_RTN_U64, i64, si_atomic_load_umin_local>;
2878 def : DSAtomicRetPat<DS_MAX_RTN_U64, i64, si_atomic_load_umax_local>;
2879
2880 def : DSAtomicCmpXChg<DS_CMPST_RTN_B64, i64, si_atomic_cmp_swap_64_local>;
2881
2882
2883 //===----------------------------------------------------------------------===//
2884 // MUBUF Patterns
2885 //===----------------------------------------------------------------------===//
2886
2887 multiclass MUBUFLoad_Pattern <MUBUF Instr_ADDR64, ValueType vt,
2888                               PatFrag constant_ld> {
2889   def : Pat <
2890      (vt (constant_ld (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2891                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))),
2892      (Instr_ADDR64 $vaddr, $srsrc, $soffset, $offset, $glc, $slc, $tfe)
2893   >;
2894 }
2895
2896 let Predicates = [isSICI] in {
2897 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SBYTE_ADDR64, i32, sextloadi8_constant>;
2898 defm : MUBUFLoad_Pattern <BUFFER_LOAD_UBYTE_ADDR64, i32, az_extloadi8_constant>;
2899 defm : MUBUFLoad_Pattern <BUFFER_LOAD_SSHORT_ADDR64, i32, sextloadi16_constant>;
2900 defm : MUBUFLoad_Pattern <BUFFER_LOAD_USHORT_ADDR64, i32, az_extloadi16_constant>;
2901 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORD_ADDR64, i32, constant_load>;
2902 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX2_ADDR64, v2i32, constant_load>;
2903 defm : MUBUFLoad_Pattern <BUFFER_LOAD_DWORDX4_ADDR64, v4i32, constant_load>;
2904 } // End Predicates = [isSICI]
2905
2906 class MUBUFScratchLoadPat <MUBUF Instr, ValueType vt, PatFrag ld> : Pat <
2907   (vt (ld (MUBUFScratch v4i32:$srsrc, i32:$vaddr,
2908                         i32:$soffset, u16imm:$offset))),
2909   (Instr $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
2910 >;
2911
2912 def : MUBUFScratchLoadPat <BUFFER_LOAD_SBYTE_OFFEN, i32, sextloadi8_private>;
2913 def : MUBUFScratchLoadPat <BUFFER_LOAD_UBYTE_OFFEN, i32, extloadi8_private>;
2914 def : MUBUFScratchLoadPat <BUFFER_LOAD_SSHORT_OFFEN, i32, sextloadi16_private>;
2915 def : MUBUFScratchLoadPat <BUFFER_LOAD_USHORT_OFFEN, i32, extloadi16_private>;
2916 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORD_OFFEN, i32, load_private>;
2917 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX2_OFFEN, v2i32, load_private>;
2918 def : MUBUFScratchLoadPat <BUFFER_LOAD_DWORDX4_OFFEN, v4i32, load_private>;
2919
2920 // BUFFER_LOAD_DWORD*, addr64=0
2921 multiclass MUBUF_Load_Dword <ValueType vt, MUBUF offset, MUBUF offen, MUBUF idxen,
2922                              MUBUF bothen> {
2923
2924   def : Pat <
2925     (vt (int_SI_buffer_load_dword v4i32:$rsrc, (i32 imm), i32:$soffset,
2926                                   imm:$offset, 0, 0, imm:$glc, imm:$slc,
2927                                   imm:$tfe)),
2928     (offset $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
2929             (as_i1imm $slc), (as_i1imm $tfe))
2930   >;
2931
2932   def : Pat <
2933     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2934                                   imm:$offset, 1, 0, imm:$glc, imm:$slc,
2935                                   imm:$tfe)),
2936     (offen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
2937            (as_i1imm $tfe))
2938   >;
2939
2940   def : Pat <
2941     (vt (int_SI_buffer_load_dword v4i32:$rsrc, i32:$vaddr, i32:$soffset,
2942                                   imm:$offset, 0, 1, imm:$glc, imm:$slc,
2943                                   imm:$tfe)),
2944     (idxen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc),
2945            (as_i1imm $slc), (as_i1imm $tfe))
2946   >;
2947
2948   def : Pat <
2949     (vt (int_SI_buffer_load_dword v4i32:$rsrc, v2i32:$vaddr, i32:$soffset,
2950                                   imm:$offset, 1, 1, imm:$glc, imm:$slc,
2951                                   imm:$tfe)),
2952     (bothen $vaddr, $rsrc, $soffset, (as_i16imm $offset), (as_i1imm $glc), (as_i1imm $slc),
2953             (as_i1imm $tfe))
2954   >;
2955 }
2956
2957 defm : MUBUF_Load_Dword <i32, BUFFER_LOAD_DWORD_OFFSET, BUFFER_LOAD_DWORD_OFFEN,
2958                          BUFFER_LOAD_DWORD_IDXEN, BUFFER_LOAD_DWORD_BOTHEN>;
2959 defm : MUBUF_Load_Dword <v2i32, BUFFER_LOAD_DWORDX2_OFFSET, BUFFER_LOAD_DWORDX2_OFFEN,
2960                          BUFFER_LOAD_DWORDX2_IDXEN, BUFFER_LOAD_DWORDX2_BOTHEN>;
2961 defm : MUBUF_Load_Dword <v4i32, BUFFER_LOAD_DWORDX4_OFFSET, BUFFER_LOAD_DWORDX4_OFFEN,
2962                          BUFFER_LOAD_DWORDX4_IDXEN, BUFFER_LOAD_DWORDX4_BOTHEN>;
2963
2964 class MUBUFScratchStorePat <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2965   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i32:$vaddr, i32:$soffset,
2966                                u16imm:$offset)),
2967   (Instr $value, $vaddr, $srsrc, $soffset, $offset, 0, 0, 0)
2968 >;
2969
2970 def : MUBUFScratchStorePat <BUFFER_STORE_BYTE_OFFEN, i32, truncstorei8_private>;
2971 def : MUBUFScratchStorePat <BUFFER_STORE_SHORT_OFFEN, i32, truncstorei16_private>;
2972 def : MUBUFScratchStorePat <BUFFER_STORE_DWORD_OFFEN, i32, store_private>;
2973 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX2_OFFEN, v2i32, store_private>;
2974 def : MUBUFScratchStorePat <BUFFER_STORE_DWORDX4_OFFEN, v4i32, store_private>;
2975
2976 /*
2977 class MUBUFStore_Pattern <MUBUF Instr, ValueType vt, PatFrag st> : Pat <
2978   (st vt:$value, (MUBUFScratch v4i32:$srsrc, i64:$vaddr, u16imm:$offset)),
2979   (Instr $value, $srsrc, $vaddr, $offset)
2980 >;
2981
2982 let Predicates = [isSICI] in {
2983 def : MUBUFStore_Pattern <BUFFER_STORE_BYTE_ADDR64, i32, truncstorei8_private>;
2984 def : MUBUFStore_Pattern <BUFFER_STORE_SHORT_ADDR64, i32, truncstorei16_private>;
2985 def : MUBUFStore_Pattern <BUFFER_STORE_DWORD_ADDR64, i32, store_private>;
2986 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX2_ADDR64, v2i32, store_private>;
2987 def : MUBUFStore_Pattern <BUFFER_STORE_DWORDX4_ADDR64, v4i32, store_private>;
2988 } // End Predicates = [isSICI]
2989
2990 */
2991
2992 //===----------------------------------------------------------------------===//
2993 // MTBUF Patterns
2994 //===----------------------------------------------------------------------===//
2995
2996 // TBUFFER_STORE_FORMAT_*, addr64=0
2997 class MTBUF_StoreResource <ValueType vt, int num_channels, MTBUF opcode> : Pat<
2998   (SItbuffer_store v4i32:$rsrc, vt:$vdata, num_channels, i32:$vaddr,
2999                    i32:$soffset, imm:$inst_offset, imm:$dfmt,
3000                    imm:$nfmt, imm:$offen, imm:$idxen,
3001                    imm:$glc, imm:$slc, imm:$tfe),
3002   (opcode
3003     $vdata, (as_i16imm $inst_offset), (as_i1imm $offen), (as_i1imm $idxen),
3004     (as_i1imm $glc), 0, (as_i8imm $dfmt), (as_i8imm $nfmt), $vaddr, $rsrc,
3005     (as_i1imm $slc), (as_i1imm $tfe), $soffset)
3006 >;
3007
3008 def : MTBUF_StoreResource <i32, 1, TBUFFER_STORE_FORMAT_X>;
3009 def : MTBUF_StoreResource <v2i32, 2, TBUFFER_STORE_FORMAT_XY>;
3010 def : MTBUF_StoreResource <v4i32, 3, TBUFFER_STORE_FORMAT_XYZ>;
3011 def : MTBUF_StoreResource <v4i32, 4, TBUFFER_STORE_FORMAT_XYZW>;
3012
3013 let SubtargetPredicate = isCI in {
3014
3015 defm V_QSAD_PK_U16_U8 : VOP3Inst <vop3<0x173>, "v_qsad_pk_u16_u8",
3016   VOP_I32_I32_I32
3017 >;
3018 defm V_MQSAD_U16_U8 : VOP3Inst <vop3<0x172>, "v_mqsad_u16_u8",
3019   VOP_I32_I32_I32
3020 >;
3021 defm V_MQSAD_U32_U8 : VOP3Inst <vop3<0x175>, "v_mqsad_u32_u8",
3022   VOP_I32_I32_I32
3023 >;
3024
3025 let isCommutable = 1 in {
3026 defm V_MAD_U64_U32 : VOP3Inst <vop3<0x176>, "v_mad_u64_u32",
3027   VOP_I64_I32_I32_I64
3028 >;
3029
3030 // XXX - Does this set VCC?
3031 defm V_MAD_I64_I32 : VOP3Inst <vop3<0x177>, "v_mad_i64_i32",
3032   VOP_I64_I32_I32_I64
3033 >;
3034 } // End isCommutable = 1
3035
3036 // Remaining instructions:
3037 // FLAT_*
3038 // S_CBRANCH_CDBGUSER
3039 // S_CBRANCH_CDBGSYS
3040 // S_CBRANCH_CDBGSYS_OR_USER
3041 // S_CBRANCH_CDBGSYS_AND_USER
3042 // S_DCACHE_INV_VOL
3043 // DS_NOP
3044 // DS_GWS_SEMA_RELEASE_ALL
3045 // DS_WRAP_RTN_B32
3046 // DS_CNDXCHG32_RTN_B64
3047 // DS_WRITE_B96
3048 // DS_WRITE_B128
3049 // DS_CONDXCHG32_RTN_B128
3050 // DS_READ_B96
3051 // DS_READ_B128
3052 // BUFFER_LOAD_DWORDX3
3053 // BUFFER_STORE_DWORDX3
3054
3055 } // End isCI
3056
3057 /********** ====================== **********/
3058 /**********   Indirect adressing   **********/
3059 /********** ====================== **********/
3060
3061 multiclass SI_INDIRECT_Pattern <ValueType vt, ValueType eltvt, SI_INDIRECT_DST IndDst> {
3062
3063   // 1. Extract with offset
3064   def : Pat<
3065     (eltvt (vector_extract vt:$vec, (add i32:$idx, imm:$off))),
3066     (SI_INDIRECT_SRC $vec, $idx, imm:$off)
3067   >;
3068
3069   // 2. Extract without offset
3070   def : Pat<
3071     (eltvt (vector_extract vt:$vec, i32:$idx)),
3072     (SI_INDIRECT_SRC $vec, $idx, 0)
3073   >;
3074
3075   // 3. Insert with offset
3076   def : Pat<
3077     (vector_insert vt:$vec, eltvt:$val, (add i32:$idx, imm:$off)),
3078     (IndDst $vec, $idx, imm:$off, $val)
3079   >;
3080
3081   // 4. Insert without offset
3082   def : Pat<
3083     (vector_insert vt:$vec, eltvt:$val, i32:$idx),
3084     (IndDst $vec, $idx, 0, $val)
3085   >;
3086 }
3087
3088 defm : SI_INDIRECT_Pattern <v2f32, f32, SI_INDIRECT_DST_V2>;
3089 defm : SI_INDIRECT_Pattern <v4f32, f32, SI_INDIRECT_DST_V4>;
3090 defm : SI_INDIRECT_Pattern <v8f32, f32, SI_INDIRECT_DST_V8>;
3091 defm : SI_INDIRECT_Pattern <v16f32, f32, SI_INDIRECT_DST_V16>;
3092
3093 defm : SI_INDIRECT_Pattern <v2i32, i32, SI_INDIRECT_DST_V2>;
3094 defm : SI_INDIRECT_Pattern <v4i32, i32, SI_INDIRECT_DST_V4>;
3095 defm : SI_INDIRECT_Pattern <v8i32, i32, SI_INDIRECT_DST_V8>;
3096 defm : SI_INDIRECT_Pattern <v16i32, i32, SI_INDIRECT_DST_V16>;
3097
3098 //===----------------------------------------------------------------------===//
3099 // Conversion Patterns
3100 //===----------------------------------------------------------------------===//
3101
3102 def : Pat<(i32 (sext_inreg i32:$src, i1)),
3103   (S_BFE_I32 i32:$src, 65536)>; // 0 | 1 << 16
3104
3105 // Handle sext_inreg in i64
3106 def : Pat <
3107   (i64 (sext_inreg i64:$src, i1)),
3108   (S_BFE_I64 i64:$src, 0x10000) // 0 | 1 << 16
3109 >;
3110
3111 def : Pat <
3112   (i64 (sext_inreg i64:$src, i8)),
3113   (S_BFE_I64 i64:$src, 0x80000) // 0 | 8 << 16
3114 >;
3115
3116 def : Pat <
3117   (i64 (sext_inreg i64:$src, i16)),
3118   (S_BFE_I64 i64:$src, 0x100000) // 0 | 16 << 16
3119 >;
3120
3121 def : Pat <
3122   (i64 (sext_inreg i64:$src, i32)),
3123   (S_BFE_I64 i64:$src, 0x200000) // 0 | 32 << 16
3124 >;
3125
3126 class ZExt_i64_i32_Pat <SDNode ext> : Pat <
3127   (i64 (ext i32:$src)),
3128   (REG_SEQUENCE SReg_64, $src, sub0, (S_MOV_B32 0), sub1)
3129 >;
3130
3131 class ZExt_i64_i1_Pat <SDNode ext> : Pat <
3132   (i64 (ext i1:$src)),
3133     (REG_SEQUENCE VReg_64,
3134       (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src), sub0,
3135       (S_MOV_B32 0), sub1)
3136 >;
3137
3138
3139 def : ZExt_i64_i32_Pat<zext>;
3140 def : ZExt_i64_i32_Pat<anyext>;
3141 def : ZExt_i64_i1_Pat<zext>;
3142 def : ZExt_i64_i1_Pat<anyext>;
3143
3144 def : Pat <
3145   (i64 (sext i32:$src)),
3146     (REG_SEQUENCE SReg_64, $src, sub0,
3147     (S_ASHR_I32 $src, 31), sub1)
3148 >;
3149
3150 def : Pat <
3151   (i64 (sext i1:$src)),
3152   (REG_SEQUENCE VReg_64,
3153     (V_CNDMASK_B32_e64 0, -1, $src), sub0,
3154     (V_CNDMASK_B32_e64 0, -1, $src), sub1)
3155 >;
3156
3157 // If we need to perform a logical operation on i1 values, we need to
3158 // use vector comparisons since there is only one SCC register. Vector
3159 // comparisions still write to a pair of SGPRs, so treat these as
3160 // 64-bit comparisons. When legalizing SGPR copies, instructions
3161 // resulting in the copies from SCC to these instructions will be
3162 // moved to the VALU.
3163 def : Pat <
3164   (i1 (and i1:$src0, i1:$src1)),
3165   (S_AND_B64 $src0, $src1)
3166 >;
3167
3168 def : Pat <
3169   (i1 (or i1:$src0, i1:$src1)),
3170   (S_OR_B64 $src0, $src1)
3171 >;
3172
3173 def : Pat <
3174   (i1 (xor i1:$src0, i1:$src1)),
3175   (S_XOR_B64 $src0, $src1)
3176 >;
3177
3178 def : Pat <
3179   (f32 (sint_to_fp i1:$src)),
3180   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_NEG_ONE, $src)
3181 >;
3182
3183 def : Pat <
3184   (f32 (uint_to_fp i1:$src)),
3185   (V_CNDMASK_B32_e64 (i32 0), CONST.FP32_ONE, $src)
3186 >;
3187
3188 def : Pat <
3189   (f64 (sint_to_fp i1:$src)),
3190   (V_CVT_F64_I32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 -1), $src))
3191 >;
3192
3193 def : Pat <
3194   (f64 (uint_to_fp i1:$src)),
3195   (V_CVT_F64_U32_e32 (V_CNDMASK_B32_e64 (i32 0), (i32 1), $src))
3196 >;
3197
3198 //===----------------------------------------------------------------------===//
3199 // Miscellaneous Patterns
3200 //===----------------------------------------------------------------------===//
3201
3202 def : Pat <
3203   (i32 (trunc i64:$a)),
3204   (EXTRACT_SUBREG $a, sub0)
3205 >;
3206
3207 def : Pat <
3208   (i1 (trunc i32:$a)),
3209   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1), $a), 1)
3210 >;
3211
3212 def : Pat <
3213   (i1 (trunc i64:$a)),
3214   (V_CMP_EQ_I32_e64 (V_AND_B32_e64 (i32 1),
3215                     (EXTRACT_SUBREG $a, sub0)), 1)
3216 >;
3217
3218 def : Pat <
3219   (i32 (bswap i32:$a)),
3220   (V_BFI_B32 (S_MOV_B32 0x00ff00ff),
3221              (V_ALIGNBIT_B32 $a, $a, 24),
3222              (V_ALIGNBIT_B32 $a, $a, 8))
3223 >;
3224
3225 def : Pat <
3226   (f32 (select i1:$src2, f32:$src1, f32:$src0)),
3227   (V_CNDMASK_B32_e64 $src0, $src1, $src2)
3228 >;
3229
3230 multiclass BFMPatterns <ValueType vt, InstSI BFM, InstSI MOV> {
3231   def : Pat <
3232     (vt (shl (vt (add (vt (shl 1, vt:$a)), -1)), vt:$b)),
3233     (BFM $a, $b)
3234   >;
3235
3236   def : Pat <
3237     (vt (add (vt (shl 1, vt:$a)), -1)),
3238     (BFM $a, (MOV 0))
3239   >;
3240 }
3241
3242 defm : BFMPatterns <i32, S_BFM_B32, S_MOV_B32>;
3243 // FIXME: defm : BFMPatterns <i64, S_BFM_B64, S_MOV_B64>;
3244
3245 def : BFEPattern <V_BFE_U32, S_MOV_B32>;
3246
3247 //===----------------------------------------------------------------------===//
3248 // Fract Patterns
3249 //===----------------------------------------------------------------------===//
3250
3251 let Predicates = [isSI] in {
3252
3253 // V_FRACT is buggy on SI, so the F32 version is never used and (x-floor(x)) is
3254 // used instead. However, SI doesn't have V_FLOOR_F64, so the most efficient
3255 // way to implement it is using V_FRACT_F64.
3256 // The workaround for the V_FRACT bug is:
3257 //    fract(x) = isnan(x) ? x : min(V_FRACT(x), 0.99999999999999999)
3258
3259 // Convert (x + (-floor(x)) to fract(x)
3260 def : Pat <
3261   (f64 (fadd (f64 (VOP3Mods f64:$x, i32:$mods)),
3262              (f64 (fneg (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))))))),
3263   (V_CNDMASK_B64_PSEUDO
3264       $x,
3265       (V_MIN_F64
3266           SRCMODS.NONE,
3267           (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE),
3268           SRCMODS.NONE,
3269           (V_MOV_B64_PSEUDO 0x3fefffffffffffff),
3270           DSTCLAMP.NONE, DSTOMOD.NONE),
3271       (V_CMP_CLASS_F64_e64 SRCMODS.NONE, $x, 3/*NaN*/))
3272 >;
3273
3274 // Convert floor(x) to (x - fract(x))
3275 def : Pat <
3276   (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))),
3277   (V_ADD_F64
3278       $mods,
3279       $x,
3280       SRCMODS.NEG,
3281       (V_CNDMASK_B64_PSEUDO
3282          $x,
3283          (V_MIN_F64
3284              SRCMODS.NONE,
3285              (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE),
3286              SRCMODS.NONE,
3287              (V_MOV_B64_PSEUDO 0x3fefffffffffffff),
3288              DSTCLAMP.NONE, DSTOMOD.NONE),
3289          (V_CMP_CLASS_F64_e64 SRCMODS.NONE, $x, 3/*NaN*/)),
3290       DSTCLAMP.NONE, DSTOMOD.NONE)
3291 >;
3292
3293 } // End Predicates = [isSI]
3294
3295 let Predicates = [isCI] in {
3296
3297 // Convert (x - floor(x)) to fract(x)
3298 def : Pat <
3299   (f32 (fsub (f32 (VOP3Mods f32:$x, i32:$mods)),
3300              (f32 (ffloor (f32 (VOP3Mods f32:$x, i32:$mods)))))),
3301   (V_FRACT_F32_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE)
3302 >;
3303
3304 // Convert (x + (-floor(x))) to fract(x)
3305 def : Pat <
3306   (f64 (fadd (f64 (VOP3Mods f64:$x, i32:$mods)),
3307              (f64 (fneg (f64 (ffloor (f64 (VOP3Mods f64:$x, i32:$mods)))))))),
3308   (V_FRACT_F64_e64 $mods, $x, DSTCLAMP.NONE, DSTOMOD.NONE)
3309 >;
3310
3311 } // End Predicates = [isCI]
3312
3313 //============================================================================//
3314 // Miscellaneous Optimization Patterns
3315 //============================================================================//
3316
3317 def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e64>;
3318
3319 //============================================================================//
3320 // Assembler aliases
3321 //============================================================================//
3322
3323 def : MnemonicAlias<"v_add_u32", "v_add_i32">;
3324 def : MnemonicAlias<"v_sub_u32", "v_sub_i32">;
3325 def : MnemonicAlias<"v_subrev_u32", "v_subrev_i32">;
3326
3327 } // End isGCN predicate