lib/Target/AMDGPU/SIInstrInfo.td

   1 //===-- SIInstrInfo.td - SI Instruction Infos -------------*- tablegen -*--===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 def isCI : Predicate<"Subtarget->getGeneration() "
  10                       ">= AMDGPUSubtarget::SEA_ISLANDS">;
  11 def isCIOnly : Predicate<"Subtarget->getGeneration() =="
  12                          "AMDGPUSubtarget::SEA_ISLANDS">,
  13   AssemblerPredicate <"FeatureSeaIslands">;
  14 def isVI : Predicate <
  15   "Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS">,
  16   AssemblerPredicate<"FeatureGCN3Encoding">;
  17
  18 def DisableInst : Predicate <"false">, AssemblerPredicate<"FeatureDisable">;
  19
  20 class vop {
  21   field bits<9> SI3;
  22   field bits<10> VI3;
  23 }
  24
  25 class vopc <bits<8> si, bits<8> vi = !add(0x40, si)> : vop {
  26   field bits<8> SI = si;
  27   field bits<8> VI = vi;
  28
  29   field bits<9>  SI3 = {0, si{7-0}};
  30   field bits<10> VI3 = {0, 0, vi{7-0}};
  31 }
  32
  33 class vop1 <bits<8> si, bits<8> vi = si> : vop {
  34   field bits<8> SI = si;
  35   field bits<8> VI = vi;
  36
  37   field bits<9>  SI3 = {1, 1, si{6-0}};
  38   field bits<10> VI3 = !add(0x140, vi);
  39 }
  40
  41 class vop2 <bits<6> si, bits<6> vi = si> : vop {
  42   field bits<6> SI = si;
  43   field bits<6> VI = vi;
  44
  45   field bits<9>  SI3 = {1, 0, 0, si{5-0}};
  46   field bits<10> VI3 = {0, 1, 0, 0, vi{5-0}};
  47 }
  48
  49 // Specify a VOP2 opcode for SI and VOP3 opcode for VI
  50 // that doesn't have VOP2 encoding on VI
  51 class vop23 <bits<6> si, bits<10> vi> : vop2 <si> {
  52   let VI3 = vi;
  53 }
  54
  55 class vop3 <bits<9> si, bits<10> vi = {0, si}> : vop {
  56   let SI3 = si;
  57   let VI3 = vi;
  58 }
  59
  60 class sop1 <bits<8> si, bits<8> vi = si> {
  61   field bits<8> SI = si;
  62   field bits<8> VI = vi;
  63 }
  64
  65 class sop2 <bits<7> si, bits<7> vi = si> {
  66   field bits<7> SI = si;
  67   field bits<7> VI = vi;
  68 }
  69
  70 class sopk <bits<5> si, bits<5> vi = si> {
  71   field bits<5> SI = si;
  72   field bits<5> VI = vi;
  73 }
  74
  75 // Specify an SMRD opcode for SI and SMEM opcode for VI
  76
  77 // FIXME: This should really be bits<5> si, Tablegen crashes if
  78 // parameter default value is other parameter with different bit size
  79 class smrd<bits<8> si, bits<8> vi = si> {
  80   field bits<5> SI = si{4-0};
  81   field bits<8> VI = vi;
  82 }
  83
  84 // Execpt for the NONE field, this must be kept in sync with the SISubtarget enum
  85 // in AMDGPUInstrInfo.cpp
  86 def SISubtarget {
  87   int NONE = -1;
  88   int SI = 0;
  89   int VI = 1;
  90 }
  91
  92 //===----------------------------------------------------------------------===//
  93 // SI DAG Nodes
  94 //===----------------------------------------------------------------------===//
  95
  96 def SIload_constant : SDNode<"AMDGPUISD::LOAD_CONSTANT",
  97   SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i32>]>,
  98                       [SDNPMayLoad, SDNPMemOperand]
  99 >;
 100
 101 def SItbuffer_store : SDNode<"AMDGPUISD::TBUFFER_STORE_FORMAT",
 102   SDTypeProfile<0, 13,
 103     [SDTCisVT<0, v4i32>,   // rsrc(SGPR)
 104      SDTCisVT<1, iAny>,   // vdata(VGPR)
 105      SDTCisVT<2, i32>,    // num_channels(imm)
 106      SDTCisVT<3, i32>,    // vaddr(VGPR)
 107      SDTCisVT<4, i32>,    // soffset(SGPR)
 108      SDTCisVT<5, i32>,    // inst_offset(imm)
 109      SDTCisVT<6, i32>,    // dfmt(imm)
 110      SDTCisVT<7, i32>,    // nfmt(imm)
 111      SDTCisVT<8, i32>,    // offen(imm)
 112      SDTCisVT<9, i32>,    // idxen(imm)
 113      SDTCisVT<10, i32>,   // glc(imm)
 114      SDTCisVT<11, i32>,   // slc(imm)
 115      SDTCisVT<12, i32>    // tfe(imm)
 116     ]>,
 117   [SDNPMayStore, SDNPMemOperand, SDNPHasChain]
 118 >;
 119
 120 def SIload_input : SDNode<"AMDGPUISD::LOAD_INPUT",
 121   SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisVT<1, v4i32>, SDTCisVT<2, i16>,
 122                        SDTCisVT<3, i32>]>
 123 >;
 124
 125 class SDSample<string opcode> : SDNode <opcode,
 126   SDTypeProfile<1, 4, [SDTCisVT<0, v4f32>, SDTCisVT<2, v32i8>,
 127                        SDTCisVT<3, v4i32>, SDTCisVT<4, i32>]>
 128 >;
 129
 130 def SIsample : SDSample<"AMDGPUISD::SAMPLE">;
 131 def SIsampleb : SDSample<"AMDGPUISD::SAMPLEB">;
 132 def SIsampled : SDSample<"AMDGPUISD::SAMPLED">;
 133 def SIsamplel : SDSample<"AMDGPUISD::SAMPLEL">;
 134
 135 def SIconstdata_ptr : SDNode<
 136   "AMDGPUISD::CONST_DATA_PTR", SDTypeProfile <1, 0, [SDTCisVT<0, i64>]>
 137 >;
 138
 139 //===----------------------------------------------------------------------===//
 140 // SDNodes and PatFrag for local loads and stores to enable s_mov_b32 m0, -1
 141 // to be glued to the memory instructions.
 142 //===----------------------------------------------------------------------===//
 143
 144 def SIld_local : SDNode <"ISD::LOAD", SDTLoad,
 145   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 146 >;
 147
 148 def si_ld_local : PatFrag <(ops node:$ptr), (SIld_local node:$ptr), [{
 149   return isLocalLoad(cast<LoadSDNode>(N));
 150 }]>;
 151
 152 def si_load_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 153   return cast<LoadSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 154          cast<LoadSDNode>(N)->getExtensionType() == ISD::NON_EXTLOAD;
 155 }]>;
 156
 157 def si_load_local_align8 : Aligned8Bytes <
 158   (ops node:$ptr), (si_load_local node:$ptr)
 159 >;
 160
 161 def si_sextload_local : PatFrag <(ops node:$ptr), (si_ld_local node:$ptr), [{
 162   return cast<LoadSDNode>(N)->getExtensionType() == ISD::SEXTLOAD;
 163 }]>;
 164 def si_az_extload_local : AZExtLoadBase <si_ld_local>;
 165
 166 multiclass SIExtLoadLocal <PatFrag ld_node> {
 167
 168   def _i8 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 169                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;}]
 170   >;
 171
 172   def _i16 : PatFrag <(ops node:$ptr), (ld_node node:$ptr),
 173                      [{return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;}]
 174   >;
 175 }
 176
 177 defm si_sextload_local : SIExtLoadLocal <si_sextload_local>;
 178 defm si_az_extload_local : SIExtLoadLocal <si_az_extload_local>;
 179
 180 def SIst_local : SDNode <"ISD::STORE", SDTStore,
 181   [SDNPHasChain, SDNPMayStore, SDNPMemOperand, SDNPInGlue]
 182 >;
 183
 184 def si_st_local : PatFrag <
 185   (ops node:$val, node:$ptr), (SIst_local node:$val, node:$ptr), [{
 186   return isLocalStore(cast<StoreSDNode>(N));
 187 }]>;
 188
 189 def si_store_local : PatFrag <
 190   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 191   return cast<StoreSDNode>(N)->getAddressingMode() == ISD::UNINDEXED &&
 192          !cast<StoreSDNode>(N)->isTruncatingStore();
 193 }]>;
 194
 195 def si_store_local_align8 : Aligned8Bytes <
 196   (ops node:$val, node:$ptr), (si_store_local node:$val, node:$ptr)
 197 >;
 198
 199 def si_truncstore_local : PatFrag <
 200   (ops node:$val, node:$ptr), (si_st_local node:$val, node:$ptr), [{
 201   return cast<StoreSDNode>(N)->isTruncatingStore();
 202 }]>;
 203
 204 def si_truncstore_local_i8 : PatFrag <
 205   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 206   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i8;
 207 }]>;
 208
 209 def si_truncstore_local_i16 : PatFrag <
 210   (ops node:$val, node:$ptr), (si_truncstore_local node:$val, node:$ptr), [{
 211   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i16;
 212 }]>;
 213
 214 multiclass SIAtomicM0Glue2 <string op_name> {
 215
 216   def _glue : SDNode <"ISD::ATOMIC_"#op_name, SDTAtomic2,
 217     [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 218   >;
 219
 220   def _local : local_binary_atomic_op <!cast<SDNode>(NAME#"_glue")>;
 221 }
 222
 223 defm si_atomic_load_add : SIAtomicM0Glue2 <"LOAD_ADD">;
 224 defm si_atomic_load_and : SIAtomicM0Glue2 <"LOAD_AND">;
 225 defm si_atomic_load_min : SIAtomicM0Glue2 <"LOAD_MIN">;
 226 defm si_atomic_load_max : SIAtomicM0Glue2 <"LOAD_MAX">;
 227 defm si_atomic_load_or : SIAtomicM0Glue2 <"LOAD_OR">;
 228 defm si_atomic_load_sub : SIAtomicM0Glue2 <"LOAD_SUB">;
 229 defm si_atomic_load_xor : SIAtomicM0Glue2 <"LOAD_XOR">;
 230 defm si_atomic_load_umin : SIAtomicM0Glue2 <"LOAD_UMIN">;
 231 defm si_atomic_load_umax : SIAtomicM0Glue2 <"LOAD_UMAX">;
 232 defm si_atomic_swap : SIAtomicM0Glue2 <"SWAP">;
 233
 234 def si_atomic_cmp_swap_glue : SDNode <"ISD::ATOMIC_CMP_SWAP", SDTAtomic3,
 235   [SDNPHasChain, SDNPMayStore, SDNPMayLoad, SDNPMemOperand, SDNPInGlue]
 236 >;
 237
 238 defm si_atomic_cmp_swap : AtomicCmpSwapLocal <si_atomic_cmp_swap_glue>;
 239
 240 // Transformation function, extract the lower 32bit of a 64bit immediate
 241 def LO32 : SDNodeXForm<imm, [{
 242   return CurDAG->getTargetConstant(N->getZExtValue() & 0xffffffff, SDLoc(N),
 243                                    MVT::i32);
 244 }]>;
 245
 246 def LO32f : SDNodeXForm<fpimm, [{
 247   APInt V = N->getValueAPF().bitcastToAPInt().trunc(32);
 248   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), MVT::f32);
 249 }]>;
 250
 251 // Transformation function, extract the upper 32bit of a 64bit immediate
 252 def HI32 : SDNodeXForm<imm, [{
 253   return CurDAG->getTargetConstant(N->getZExtValue() >> 32, SDLoc(N), MVT::i32);
 254 }]>;
 255
 256 def HI32f : SDNodeXForm<fpimm, [{
 257   APInt V = N->getValueAPF().bitcastToAPInt().lshr(32).trunc(32);
 258   return CurDAG->getTargetConstantFP(APFloat(APFloat::IEEEsingle, V), SDLoc(N),
 259                                      MVT::f32);
 260 }]>;
 261
 262 def IMM8bitDWORD : PatLeaf <(imm),
 263   [{return (N->getZExtValue() & ~0x3FC) == 0;}]
 264 >;
 265
 266 def as_dword_i32imm : SDNodeXForm<imm, [{
 267   return CurDAG->getTargetConstant(N->getZExtValue() >> 2, SDLoc(N), MVT::i32);
 268 }]>;
 269
 270 def as_i1imm : SDNodeXForm<imm, [{
 271   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i1);
 272 }]>;
 273
 274 def as_i8imm : SDNodeXForm<imm, [{
 275   return CurDAG->getTargetConstant(N->getZExtValue(), SDLoc(N), MVT::i8);
 276 }]>;
 277
 278 def as_i16imm : SDNodeXForm<imm, [{
 279   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i16);
 280 }]>;
 281
 282 def as_i32imm: SDNodeXForm<imm, [{
 283   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i32);
 284 }]>;
 285
 286 def as_i64imm: SDNodeXForm<imm, [{
 287   return CurDAG->getTargetConstant(N->getSExtValue(), SDLoc(N), MVT::i64);
 288 }]>;
 289
 290 // Copied from the AArch64 backend:
 291 def bitcast_fpimm_to_i32 : SDNodeXForm<fpimm, [{
 292 return CurDAG->getTargetConstant(
 293   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i32);
 294 }]>;
 295
 296 // Copied from the AArch64 backend:
 297 def bitcast_fpimm_to_i64 : SDNodeXForm<fpimm, [{
 298 return CurDAG->getTargetConstant(
 299   N->getValueAPF().bitcastToAPInt().getZExtValue(), SDLoc(N), MVT::i64);
 300 }]>;
 301
 302 def IMM8bit : PatLeaf <(imm),
 303   [{return isUInt<8>(N->getZExtValue());}]
 304 >;
 305
 306 def IMM12bit : PatLeaf <(imm),
 307   [{return isUInt<12>(N->getZExtValue());}]
 308 >;
 309
 310 def IMM16bit : PatLeaf <(imm),
 311   [{return isUInt<16>(N->getZExtValue());}]
 312 >;
 313
 314 def IMM20bit : PatLeaf <(imm),
 315   [{return isUInt<20>(N->getZExtValue());}]
 316 >;
 317
 318 def IMM32bit : PatLeaf <(imm),
 319   [{return isUInt<32>(N->getZExtValue());}]
 320 >;
 321
 322 def mubuf_vaddr_offset : PatFrag<
 323   (ops node:$ptr, node:$offset, node:$imm_offset),
 324   (add (add node:$ptr, node:$offset), node:$imm_offset)
 325 >;
 326
 327 class InlineImm <ValueType vt> : PatLeaf <(vt imm), [{
 328   return isInlineImmediate(N);
 329 }]>;
 330
 331 class InlineFPImm <ValueType vt> : PatLeaf <(vt fpimm), [{
 332   return isInlineImmediate(N);
 333 }]>;
 334
 335 class SGPRImm <dag frag> : PatLeaf<frag, [{
 336   if (Subtarget->getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS) {
 337     return false;
 338   }
 339   const SIRegisterInfo *SIRI =
 340       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 341   for (SDNode::use_iterator U = N->use_begin(), E = SDNode::use_end();
 342                                                 U != E; ++U) {
 343     const TargetRegisterClass *RC = getOperandRegClass(*U, U.getOperandNo());
 344     if (RC && SIRI->isSGPRClass(RC))
 345       return true;
 346   }
 347   return false;
 348 }]>;
 349
 350 //===----------------------------------------------------------------------===//
 351 // Custom Operands
 352 //===----------------------------------------------------------------------===//
 353
 354 def FRAMEri32 : Operand<iPTR> {
 355   let MIOperandInfo = (ops i32:$ptr, i32imm:$index);
 356 }
 357
 358 def SoppBrTarget : AsmOperandClass {
 359   let Name = "SoppBrTarget";
 360   let ParserMethod = "parseSOppBrTarget";
 361 }
 362
 363 def sopp_brtarget : Operand<OtherVT> {
 364   let EncoderMethod = "getSOPPBrEncoding";
 365   let OperandType = "OPERAND_PCREL";
 366   let ParserMatchClass = SoppBrTarget;
 367 }
 368
 369 include "SIInstrFormats.td"
 370 include "VIInstrFormats.td"
 371
 372 def MubufOffsetMatchClass : AsmOperandClass {
 373   let Name = "MubufOffset";
 374   let ParserMethod = "parseMubufOptionalOps";
 375   let RenderMethod = "addImmOperands";
 376 }
 377
 378 class DSOffsetBaseMatchClass <string parser> : AsmOperandClass {
 379   let Name = "DSOffset"#parser;
 380   let ParserMethod = parser;
 381   let RenderMethod = "addImmOperands";
 382   let PredicateMethod = "isDSOffset";
 383 }
 384
 385 def DSOffsetMatchClass : DSOffsetBaseMatchClass <"parseDSOptionalOps">;
 386 def DSOffsetGDSMatchClass : DSOffsetBaseMatchClass <"parseDSOffsetOptional">;
 387
 388 def DSOffset01MatchClass : AsmOperandClass {
 389   let Name = "DSOffset1";
 390   let ParserMethod = "parseDSOff01OptionalOps";
 391   let RenderMethod = "addImmOperands";
 392   let PredicateMethod = "isDSOffset01";
 393 }
 394
 395 class GDSBaseMatchClass <string parser> : AsmOperandClass {
 396   let Name = "GDS"#parser;
 397   let PredicateMethod = "isImm";
 398   let ParserMethod = parser;
 399   let RenderMethod = "addImmOperands";
 400 }
 401
 402 def GDSMatchClass : GDSBaseMatchClass <"parseDSOptionalOps">;
 403 def GDS01MatchClass : GDSBaseMatchClass <"parseDSOff01OptionalOps">;
 404
 405 class GLCBaseMatchClass <string parser> : AsmOperandClass {
 406   let Name = "GLC"#parser;
 407   let PredicateMethod = "isImm";
 408   let ParserMethod = parser;
 409   let RenderMethod = "addImmOperands";
 410 }
 411
 412 def GLCMubufMatchClass : GLCBaseMatchClass <"parseMubufOptionalOps">;
 413 def GLCFlatMatchClass : GLCBaseMatchClass <"parseFlatOptionalOps">;
 414
 415 class SLCBaseMatchClass <string parser> : AsmOperandClass {
 416   let Name = "SLC"#parser;
 417   let PredicateMethod = "isImm";
 418   let ParserMethod = parser;
 419   let RenderMethod = "addImmOperands";
 420 }
 421
 422 def SLCMubufMatchClass : SLCBaseMatchClass <"parseMubufOptionalOps">;
 423 def SLCFlatMatchClass : SLCBaseMatchClass <"parseFlatOptionalOps">;
 424 def SLCFlatAtomicMatchClass : SLCBaseMatchClass <"parseFlatAtomicOptionalOps">;
 425
 426 class TFEBaseMatchClass <string parser> : AsmOperandClass {
 427   let Name = "TFE"#parser;
 428   let PredicateMethod = "isImm";
 429   let ParserMethod = parser;
 430   let RenderMethod = "addImmOperands";
 431 }
 432
 433 def TFEMubufMatchClass : TFEBaseMatchClass <"parseMubufOptionalOps">;
 434 def TFEFlatMatchClass : TFEBaseMatchClass <"parseFlatOptionalOps">;
 435 def TFEFlatAtomicMatchClass : TFEBaseMatchClass <"parseFlatAtomicOptionalOps">;
 436
 437 def OModMatchClass : AsmOperandClass {
 438   let Name = "OMod";
 439   let PredicateMethod = "isImm";
 440   let ParserMethod = "parseVOP3OptionalOps";
 441   let RenderMethod = "addImmOperands";
 442 }
 443
 444 def ClampMatchClass : AsmOperandClass {
 445   let Name = "Clamp";
 446   let PredicateMethod = "isImm";
 447   let ParserMethod = "parseVOP3OptionalOps";
 448   let RenderMethod = "addImmOperands";
 449 }
 450
 451 class SMRDOffsetBaseMatchClass <string predicate> : AsmOperandClass {
 452   let Name = "SMRDOffset"#predicate;
 453   let PredicateMethod = predicate;
 454   let RenderMethod = "addImmOperands";
 455 }
 456
 457 def SMRDOffsetMatchClass : SMRDOffsetBaseMatchClass <"isSMRDOffset">;
 458 def SMRDLiteralOffsetMatchClass : SMRDOffsetBaseMatchClass <
 459   "isSMRDLiteralOffset"
 460 >;
 461
 462 let OperandType = "OPERAND_IMMEDIATE" in {
 463
 464 def offen : Operand<i1> {
 465   let PrintMethod = "printOffen";
 466 }
 467 def idxen : Operand<i1> {
 468   let PrintMethod = "printIdxen";
 469 }
 470 def addr64 : Operand<i1> {
 471   let PrintMethod = "printAddr64";
 472 }
 473 def mbuf_offset : Operand<i16> {
 474   let PrintMethod = "printMBUFOffset";
 475   let ParserMatchClass = MubufOffsetMatchClass;
 476 }
 477 class ds_offset_base <AsmOperandClass mc> : Operand<i16> {
 478   let PrintMethod = "printDSOffset";
 479   let ParserMatchClass = mc;
 480 }
 481 def ds_offset : ds_offset_base <DSOffsetMatchClass>;
 482 def ds_offset_gds : ds_offset_base <DSOffsetGDSMatchClass>;
 483
 484 def ds_offset0 : Operand<i8> {
 485   let PrintMethod = "printDSOffset0";
 486   let ParserMatchClass = DSOffset01MatchClass;
 487 }
 488 def ds_offset1 : Operand<i8> {
 489   let PrintMethod = "printDSOffset1";
 490   let ParserMatchClass = DSOffset01MatchClass;
 491 }
 492 class gds_base <AsmOperandClass mc> : Operand <i1> {
 493   let PrintMethod = "printGDS";
 494   let ParserMatchClass = mc;
 495 }
 496 def gds : gds_base <GDSMatchClass>;
 497
 498 def gds01 : gds_base <GDS01MatchClass>;
 499
 500 class glc_base <AsmOperandClass mc> : Operand <i1> {
 501   let PrintMethod = "printGLC";
 502   let ParserMatchClass = mc;
 503 }
 504
 505 def glc : glc_base <GLCMubufMatchClass>;
 506 def glc_flat : glc_base <GLCFlatMatchClass>;
 507
 508 class slc_base <AsmOperandClass mc> : Operand <i1> {
 509   let PrintMethod = "printSLC";
 510   let ParserMatchClass = mc;
 511 }
 512
 513 def slc : slc_base <SLCMubufMatchClass>;
 514 def slc_flat : slc_base <SLCFlatMatchClass>;
 515 def slc_flat_atomic : slc_base <SLCFlatAtomicMatchClass>;
 516
 517 class tfe_base <AsmOperandClass mc> : Operand <i1> {
 518   let PrintMethod = "printTFE";
 519   let ParserMatchClass = mc;
 520 }
 521
 522 def tfe : tfe_base <TFEMubufMatchClass>;
 523 def tfe_flat : tfe_base <TFEFlatMatchClass>;
 524 def tfe_flat_atomic : tfe_base <TFEFlatAtomicMatchClass>;
 525
 526 def omod : Operand <i32> {
 527   let PrintMethod = "printOModSI";
 528   let ParserMatchClass = OModMatchClass;
 529 }
 530
 531 def ClampMod : Operand <i1> {
 532   let PrintMethod = "printClampSI";
 533   let ParserMatchClass = ClampMatchClass;
 534 }
 535
 536 def smrd_offset : Operand <i32> {
 537   let PrintMethod = "printU32ImmOperand";
 538   let ParserMatchClass = SMRDOffsetMatchClass;
 539 }
 540
 541 def smrd_literal_offset : Operand <i32> {
 542   let PrintMethod = "printU32ImmOperand";
 543   let ParserMatchClass = SMRDLiteralOffsetMatchClass;
 544 }
 545
 546 } // End OperandType = "OPERAND_IMMEDIATE"
 547
 548 def VOPDstS64 : VOPDstOperand <SReg_64>;
 549
 550 //===----------------------------------------------------------------------===//
 551 // Complex patterns
 552 //===----------------------------------------------------------------------===//
 553
 554 def DS1Addr1Offset : ComplexPattern<i32, 2, "SelectDS1Addr1Offset">;
 555 def DS64Bit4ByteAligned : ComplexPattern<i32, 3, "SelectDS64Bit4ByteAligned">;
 556
 557 def MUBUFAddr32 : ComplexPattern<i64, 9, "SelectMUBUFAddr32">;
 558 def MUBUFAddr64 : ComplexPattern<i64, 7, "SelectMUBUFAddr64">;
 559 def MUBUFAddr64Atomic : ComplexPattern<i64, 5, "SelectMUBUFAddr64">;
 560 def MUBUFScratch : ComplexPattern<i64, 4, "SelectMUBUFScratch">;
 561 def MUBUFOffset : ComplexPattern<i64, 6, "SelectMUBUFOffset">;
 562 def MUBUFOffsetAtomic : ComplexPattern<i64, 4, "SelectMUBUFOffset">;
 563
 564 def SMRDImm   : ComplexPattern<i64, 2, "SelectSMRDImm">;
 565 def SMRDImm32 : ComplexPattern<i64, 2, "SelectSMRDImm32">;
 566 def SMRDSgpr  : ComplexPattern<i64, 2, "SelectSMRDSgpr">;
 567 def SMRDBufferImm   : ComplexPattern<i32, 1, "SelectSMRDBufferImm">;
 568 def SMRDBufferImm32 : ComplexPattern<i32, 1, "SelectSMRDBufferImm32">;
 569 def SMRDBufferSgpr  : ComplexPattern<i32, 1, "SelectSMRDBufferSgpr">;
 570
 571 def VOP3Mods0 : ComplexPattern<untyped, 4, "SelectVOP3Mods0">;
 572 def VOP3NoMods0 : ComplexPattern<untyped, 4, "SelectVOP3NoMods0">;
 573 def VOP3Mods0Clamp : ComplexPattern<untyped, 3, "SelectVOP3Mods0Clamp">;
 574 def VOP3Mods0Clamp0OMod : ComplexPattern<untyped, 4, "SelectVOP3Mods0Clamp0OMod">;
 575 def VOP3Mods  : ComplexPattern<untyped, 2, "SelectVOP3Mods">;
 576 def VOP3NoMods : ComplexPattern<untyped, 2, "SelectVOP3NoMods">;
 577
 578 //===----------------------------------------------------------------------===//
 579 // SI assembler operands
 580 //===----------------------------------------------------------------------===//
 581
 582 def SIOperand {
 583   int ZERO = 0x80;
 584   int VCC = 0x6A;
 585   int FLAT_SCR = 0x68;
 586 }
 587
 588 def SRCMODS {
 589   int NONE = 0;
 590   int NEG = 1;
 591 }
 592
 593 def DSTCLAMP {
 594   int NONE = 0;
 595 }
 596
 597 def DSTOMOD {
 598   int NONE = 0;
 599 }
 600
 601 //===----------------------------------------------------------------------===//
 602 //
 603 // SI Instruction multiclass helpers.
 604 //
 605 // Instructions with _32 take 32-bit operands.
 606 // Instructions with _64 take 64-bit operands.
 607 //
 608 // VOP_* instructions can use either a 32-bit or 64-bit encoding.  The 32-bit
 609 // encoding is the standard encoding, but instruction that make use of
 610 // any of the instruction modifiers must use the 64-bit encoding.
 611 //
 612 // Instructions with _e32 use the 32-bit encoding.
 613 // Instructions with _e64 use the 64-bit encoding.
 614 //
 615 //===----------------------------------------------------------------------===//
 616
 617 class SIMCInstr <string pseudo, int subtarget> {
 618   string PseudoInstr = pseudo;
 619   int Subtarget = subtarget;
 620 }
 621
 622 //===----------------------------------------------------------------------===//
 623 // EXP classes
 624 //===----------------------------------------------------------------------===//
 625
 626 class EXPCommon : InstSI<
 627   (outs),
 628   (ins i32imm:$en, i32imm:$tgt, i32imm:$compr, i32imm:$done, i32imm:$vm,
 629        VGPR_32:$src0, VGPR_32:$src1, VGPR_32:$src2, VGPR_32:$src3),
 630   "exp $en, $tgt, $compr, $done, $vm, $src0, $src1, $src2, $src3",
 631   [] > {
 632
 633   let EXP_CNT = 1;
 634   let Uses = [EXEC];
 635 }
 636
 637 multiclass EXP_m {
 638
 639   let isPseudo = 1, isCodeGenOnly = 1 in {
 640     def "" : EXPCommon, SIMCInstr <"exp", SISubtarget.NONE> ;
 641   }
 642
 643   def _si : EXPCommon, SIMCInstr <"exp", SISubtarget.SI>, EXPe;
 644
 645   def _vi : EXPCommon, SIMCInstr <"exp", SISubtarget.VI>, EXPe_vi;
 646 }
 647
 648 //===----------------------------------------------------------------------===//
 649 // Scalar classes
 650 //===----------------------------------------------------------------------===//
 651
 652 class SOP1_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 653   SOP1 <outs, ins, "", pattern>,
 654   SIMCInstr<opName, SISubtarget.NONE> {
 655   let isPseudo = 1;
 656   let isCodeGenOnly = 1;
 657 }
 658
 659 class SOP1_Real_si <sop1 op, string opName, dag outs, dag ins, string asm> :
 660   SOP1 <outs, ins, asm, []>,
 661   SOP1e <op.SI>,
 662   SIMCInstr<opName, SISubtarget.SI> {
 663   let isCodeGenOnly = 0;
 664   let AssemblerPredicates = [isSICI];
 665 }
 666
 667 class SOP1_Real_vi <sop1 op, string opName, dag outs, dag ins, string asm> :
 668   SOP1 <outs, ins, asm, []>,
 669   SOP1e <op.VI>,
 670   SIMCInstr<opName, SISubtarget.VI> {
 671   let isCodeGenOnly = 0;
 672   let AssemblerPredicates = [isVI];
 673 }
 674
 675 multiclass SOP1_m <sop1 op, string opName, dag outs, dag ins, string asm,
 676                    list<dag> pattern> {
 677
 678   def "" : SOP1_Pseudo <opName, outs, ins, pattern>;
 679
 680   def _si : SOP1_Real_si <op, opName, outs, ins, asm>;
 681
 682   def _vi : SOP1_Real_vi <op, opName, outs, ins, asm>;
 683
 684 }
 685
 686 multiclass SOP1_32 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 687     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0),
 688     opName#" $dst, $src0", pattern
 689 >;
 690
 691 multiclass SOP1_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 692     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0),
 693     opName#" $dst, $src0", pattern
 694 >;
 695
 696 // no input, 64-bit output.
 697 multiclass SOP1_64_0 <sop1 op, string opName, list<dag> pattern> {
 698   def "" : SOP1_Pseudo <opName, (outs SReg_64:$dst), (ins), pattern>;
 699
 700   def _si : SOP1_Real_si <op, opName, (outs SReg_64:$dst), (ins),
 701     opName#" $dst"> {
 702     let ssrc0 = 0;
 703   }
 704
 705   def _vi : SOP1_Real_vi <op, opName, (outs SReg_64:$dst), (ins),
 706     opName#" $dst"> {
 707     let ssrc0 = 0;
 708   }
 709 }
 710
 711 // 64-bit input, no output
 712 multiclass SOP1_1 <sop1 op, string opName, list<dag> pattern> {
 713   def "" : SOP1_Pseudo <opName, (outs), (ins SReg_64:$src0), pattern>;
 714
 715   def _si : SOP1_Real_si <op, opName, (outs), (ins SReg_64:$src0),
 716     opName#" $src0"> {
 717     let sdst = 0;
 718   }
 719
 720   def _vi : SOP1_Real_vi <op, opName, (outs), (ins SReg_64:$src0),
 721     opName#" $src0"> {
 722     let sdst = 0;
 723   }
 724 }
 725
 726 // 64-bit input, 32-bit output.
 727 multiclass SOP1_32_64 <sop1 op, string opName, list<dag> pattern> : SOP1_m <
 728     op, opName, (outs SReg_32:$dst), (ins SSrc_64:$src0),
 729     opName#" $dst, $src0", pattern
 730 >;
 731
 732 class SOP2_Pseudo<string opName, dag outs, dag ins, list<dag> pattern> :
 733   SOP2<outs, ins, "", pattern>,
 734   SIMCInstr<opName, SISubtarget.NONE> {
 735   let isPseudo = 1;
 736   let isCodeGenOnly = 1;
 737   let Size = 4;
 738
 739   // Pseudo instructions have no encodings, but adding this field here allows
 740   // us to do:
 741   // let sdst = xxx in {
 742   // for multiclasses that include both real and pseudo instructions.
 743   field bits<7> sdst = 0;
 744 }
 745
 746 class SOP2_Real_si<sop2 op, string opName, dag outs, dag ins, string asm> :
 747   SOP2<outs, ins, asm, []>,
 748   SOP2e<op.SI>,
 749   SIMCInstr<opName, SISubtarget.SI> {
 750   let AssemblerPredicates = [isSICI];
 751 }
 752
 753 class SOP2_Real_vi<sop2 op, string opName, dag outs, dag ins, string asm> :
 754   SOP2<outs, ins, asm, []>,
 755   SOP2e<op.VI>,
 756   SIMCInstr<opName, SISubtarget.VI> {
 757   let AssemblerPredicates = [isVI];
 758 }
 759
 760 multiclass SOP2_m <sop2 op, string opName, dag outs, dag ins, string asm,
 761                    list<dag> pattern> {
 762
 763   def "" : SOP2_Pseudo <opName, outs, ins, pattern>;
 764
 765   def _si : SOP2_Real_si <op, opName, outs, ins, asm>;
 766
 767   def _vi : SOP2_Real_vi <op, opName, outs, ins, asm>;
 768
 769 }
 770
 771 multiclass SOP2_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 772     op, opName, (outs SReg_32:$dst), (ins SSrc_32:$src0, SSrc_32:$src1),
 773     opName#" $dst, $src0, $src1", pattern
 774 >;
 775
 776 multiclass SOP2_64 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 777     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_64:$src1),
 778     opName#" $dst, $src0, $src1", pattern
 779 >;
 780
 781 multiclass SOP2_64_32 <sop2 op, string opName, list<dag> pattern> : SOP2_m <
 782     op, opName, (outs SReg_64:$dst), (ins SSrc_64:$src0, SSrc_32:$src1),
 783     opName#" $dst, $src0, $src1", pattern
 784 >;
 785
 786 class SOPC_Helper <bits<7> op, RegisterOperand rc, ValueType vt,
 787                     string opName, PatLeaf cond> : SOPC <
 788   op, (outs), (ins rc:$src0, rc:$src1),
 789   opName#" $src0, $src1", []> {
 790   let Defs = [SCC];
 791 }
 792
 793 class SOPC_32<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 794   : SOPC_Helper<op, SSrc_32, i32, opName, cond>;
 795
 796 class SOPC_64<bits<7> op, string opName, PatLeaf cond = COND_NULL>
 797   : SOPC_Helper<op, SSrc_64, i64, opName, cond>;
 798
 799 class SOPK_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 800   SOPK <outs, ins, "", pattern>,
 801   SIMCInstr<opName, SISubtarget.NONE> {
 802   let isPseudo = 1;
 803   let isCodeGenOnly = 1;
 804 }
 805
 806 class SOPK_Real_si <sopk op, string opName, dag outs, dag ins, string asm> :
 807   SOPK <outs, ins, asm, []>,
 808   SOPKe <op.SI>,
 809   SIMCInstr<opName, SISubtarget.SI> {
 810   let AssemblerPredicates = [isSICI];
 811   let isCodeGenOnly = 0;
 812 }
 813
 814 class SOPK_Real_vi <sopk op, string opName, dag outs, dag ins, string asm> :
 815   SOPK <outs, ins, asm, []>,
 816   SOPKe <op.VI>,
 817   SIMCInstr<opName, SISubtarget.VI> {
 818   let AssemblerPredicates = [isVI];
 819   let isCodeGenOnly = 0;
 820 }
 821
 822 multiclass SOPK_m <sopk op, string opName, dag outs, dag ins, string opAsm,
 823                    string asm = opName#opAsm> {
 824   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 825
 826   def _si : SOPK_Real_si <op, opName, outs, ins, asm>;
 827
 828   def _vi : SOPK_Real_vi <op, opName, outs, ins, asm>;
 829
 830 }
 831
 832 multiclass SOPK_32 <sopk op, string opName, list<dag> pattern> {
 833   def "" : SOPK_Pseudo <opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 834     pattern>;
 835
 836   def _si : SOPK_Real_si <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 837     opName#" $dst, $src0">;
 838
 839   def _vi : SOPK_Real_vi <op, opName, (outs SReg_32:$dst), (ins u16imm:$src0),
 840     opName#" $dst, $src0">;
 841 }
 842
 843 multiclass SOPK_SCC <sopk op, string opName, list<dag> pattern> {
 844   def "" : SOPK_Pseudo <opName, (outs),
 845     (ins SReg_32:$src0, u16imm:$src1), pattern> {
 846     let Defs = [SCC];
 847   }
 848
 849
 850   def _si : SOPK_Real_si <op, opName, (outs),
 851     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 852     let Defs = [SCC];
 853   }
 854
 855   def _vi : SOPK_Real_vi <op, opName, (outs),
 856     (ins SReg_32:$sdst, u16imm:$simm16), opName#" $sdst, $simm16"> {
 857     let Defs = [SCC];
 858   }
 859 }
 860
 861 multiclass SOPK_32TIE <sopk op, string opName, list<dag> pattern> : SOPK_m <
 862   op, opName, (outs SReg_32:$sdst), (ins SReg_32:$src0, u16imm:$simm16),
 863   " $sdst, $simm16"
 864 >;
 865
 866 multiclass SOPK_IMM32 <sopk op, string opName, dag outs, dag ins,
 867                        string argAsm, string asm = opName#argAsm> {
 868
 869   def "" : SOPK_Pseudo <opName, outs, ins, []>;
 870
 871   def _si : SOPK <outs, ins, asm, []>,
 872             SOPK64e <op.SI>,
 873             SIMCInstr<opName, SISubtarget.SI> {
 874               let AssemblerPredicates = [isSICI];
 875               let isCodeGenOnly = 0;
 876             }
 877
 878   def _vi : SOPK <outs, ins, asm, []>,
 879             SOPK64e <op.VI>,
 880             SIMCInstr<opName, SISubtarget.VI> {
 881               let AssemblerPredicates = [isVI];
 882               let isCodeGenOnly = 0;
 883             }
 884 }
 885 //===----------------------------------------------------------------------===//
 886 // SMRD classes
 887 //===----------------------------------------------------------------------===//
 888
 889 class SMRD_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
 890   SMRD <outs, ins, "", pattern>,
 891   SIMCInstr<opName, SISubtarget.NONE> {
 892   let isPseudo = 1;
 893   let isCodeGenOnly = 1;
 894 }
 895
 896 class SMRD_Real_si <bits<5> op, string opName, bit imm, dag outs, dag ins,
 897                     string asm> :
 898   SMRD <outs, ins, asm, []>,
 899   SMRDe <op, imm>,
 900   SIMCInstr<opName, SISubtarget.SI> {
 901   let AssemblerPredicates = [isSICI];
 902 }
 903
 904 class SMRD_Real_vi <bits<8> op, string opName, bit imm, dag outs, dag ins,
 905                     string asm, list<dag> pattern = []> :
 906   SMRD <outs, ins, asm, pattern>,
 907   SMEMe_vi <op, imm>,
 908   SIMCInstr<opName, SISubtarget.VI> {
 909   let AssemblerPredicates = [isVI];
 910 }
 911
 912 multiclass SMRD_m <smrd op, string opName, bit imm, dag outs, dag ins,
 913                    string asm, list<dag> pattern> {
 914
 915   def "" : SMRD_Pseudo <opName, outs, ins, pattern>;
 916
 917   def _si : SMRD_Real_si <op.SI, opName, imm, outs, ins, asm>;
 918
 919   // glc is only applicable to scalar stores, which are not yet
 920   // implemented.
 921   let glc = 0 in {
 922     def _vi : SMRD_Real_vi <op.VI, opName, imm, outs, ins, asm>;
 923   }
 924 }
 925
 926 multiclass SMRD_Inval <smrd op, string opName,
 927                        SDPatternOperator node> {
 928   let hasSideEffects = 1, mayStore = 1 in {
 929     def "" : SMRD_Pseudo <opName, (outs), (ins), [(node)]>;
 930
 931     let sbase = 0, offset = 0 in {
 932       let sdst = 0 in {
 933         def _si : SMRD_Real_si <op.SI, opName, 0, (outs), (ins), opName>;
 934       }
 935
 936       let glc = 0, sdata = 0 in {
 937         def _vi : SMRD_Real_vi <op.VI, opName, 0, (outs), (ins), opName>;
 938       }
 939     }
 940   }
 941 }
 942
 943 class SMEM_Inval <bits<8> op, string opName, SDPatternOperator node> :
 944   SMRD_Real_vi<op, opName, 0, (outs), (ins), opName, [(node)]> {
 945   let hasSideEffects = 1;
 946   let mayStore = 1;
 947   let sbase = 0;
 948   let sdata = 0;
 949   let glc = 0;
 950   let offset = 0;
 951 }
 952
 953 multiclass SMRD_Helper <smrd op, string opName, RegisterClass baseClass,
 954                         RegisterClass dstClass> {
 955   defm _IMM : SMRD_m <
 956     op, opName#"_IMM", 1, (outs dstClass:$dst),
 957     (ins baseClass:$sbase, smrd_offset:$offset),
 958     opName#" $dst, $sbase, $offset", []
 959   >;
 960
 961   def _IMM_ci : SMRD <
 962     (outs dstClass:$dst), (ins baseClass:$sbase, smrd_literal_offset:$offset),
 963     opName#" $dst, $sbase, $offset", []>, SMRD_IMMe_ci <op.SI> {
 964     let AssemblerPredicates = [isCIOnly];
 965   }
 966
 967   defm _SGPR : SMRD_m <
 968     op, opName#"_SGPR", 0, (outs dstClass:$dst),
 969     (ins baseClass:$sbase, SReg_32:$soff),
 970     opName#" $dst, $sbase, $soff", []
 971   >;
 972 }
 973
 974 //===----------------------------------------------------------------------===//
 975 // Vector ALU classes
 976 //===----------------------------------------------------------------------===//
 977
 978 // This must always be right before the operand being input modified.
 979 def InputMods : OperandWithDefaultOps <i32, (ops (i32 0))> {
 980   let PrintMethod = "printOperandAndMods";
 981 }
 982
 983 def InputModsMatchClass : AsmOperandClass {
 984   let Name = "RegWithInputMods";
 985 }
 986
 987 def InputModsNoDefault : Operand <i32> {
 988   let PrintMethod = "printOperandAndMods";
 989   let ParserMatchClass = InputModsMatchClass;
 990 }
 991
 992 class getNumSrcArgs<ValueType Src0, ValueType Src1, ValueType Src2> {
 993   int ret =
 994     !if (!eq(Src0.Value, untyped.Value),      0,
 995       !if (!eq(Src1.Value, untyped.Value),    1,   // VOP1
 996          !if (!eq(Src2.Value, untyped.Value), 2,   // VOP2
 997                                               3))); // VOP3
 998 }
 999
1000 // Returns the register class to use for the destination of VOP[123C]
1001 // instructions for the given VT.
1002 class getVALUDstForVT<ValueType VT> {
1003   RegisterOperand ret = !if(!eq(VT.Size, 32), VOPDstOperand<VGPR_32>,
1004                           !if(!eq(VT.Size, 64), VOPDstOperand<VReg_64>,
1005                             !if(!eq(VT.Size, 16), VOPDstOperand<VGPR_32>,
1006                             VOPDstOperand<SReg_64>))); // else VT == i1
1007 }
1008
1009 // Returns the register class to use for source 0 of VOP[12C]
1010 // instructions for the given VT.
1011 class getVOPSrc0ForVT<ValueType VT> {
1012   RegisterOperand ret = !if(!eq(VT.Size, 64), VSrc_64, VSrc_32);
1013 }
1014
1015 // Returns the register class to use for source 1 of VOP[12C] for the
1016 // given VT.
1017 class getVOPSrc1ForVT<ValueType VT> {
1018   RegisterClass ret = !if(!eq(VT.Size, 64), VReg_64, VGPR_32);
1019 }
1020
1021 // Returns the register class to use for sources of VOP3 instructions for the
1022 // given VT.
1023 class getVOP3SrcForVT<ValueType VT> {
1024   RegisterOperand ret =
1025   !if(!eq(VT.Size, 64),
1026       VCSrc_64,
1027       !if(!eq(VT.Value, i1.Value),
1028           SCSrc_64,
1029           VCSrc_32
1030        )
1031     );
1032 }
1033
1034 // Returns 1 if the source arguments have modifiers, 0 if they do not.
1035 // XXX - do f16 instructions?
1036 class hasModifiers<ValueType SrcVT> {
1037   bit ret = !if(!eq(SrcVT.Value, f32.Value), 1,
1038             !if(!eq(SrcVT.Value, f64.Value), 1, 0));
1039 }
1040
1041 // Returns the input arguments for VOP[12C] instructions for the given SrcVT.
1042 class getIns32 <RegisterOperand Src0RC, RegisterClass Src1RC, int NumSrcArgs> {
1043   dag ret = !if(!eq(NumSrcArgs, 1), (ins Src0RC:$src0),               // VOP1
1044             !if(!eq(NumSrcArgs, 2), (ins Src0RC:$src0, Src1RC:$src1), // VOP2
1045                                     (ins)));
1046 }
1047
1048 // Returns the input arguments for VOP3 instructions for the given SrcVT.
1049 class getIns64 <RegisterOperand Src0RC, RegisterOperand Src1RC,
1050                 RegisterOperand Src2RC, int NumSrcArgs,
1051                 bit HasModifiers> {
1052
1053   dag ret =
1054     !if (!eq(NumSrcArgs, 1),
1055       !if (!eq(HasModifiers, 1),
1056         // VOP1 with modifiers
1057         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1058              ClampMod:$clamp, omod:$omod)
1059       /* else */,
1060         // VOP1 without modifiers
1061         (ins Src0RC:$src0)
1062       /* endif */ ),
1063     !if (!eq(NumSrcArgs, 2),
1064       !if (!eq(HasModifiers, 1),
1065         // VOP 2 with modifiers
1066         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1067              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1068              ClampMod:$clamp, omod:$omod)
1069       /* else */,
1070         // VOP2 without modifiers
1071         (ins Src0RC:$src0, Src1RC:$src1)
1072       /* endif */ )
1073     /* NumSrcArgs == 3 */,
1074       !if (!eq(HasModifiers, 1),
1075         // VOP3 with modifiers
1076         (ins InputModsNoDefault:$src0_modifiers, Src0RC:$src0,
1077              InputModsNoDefault:$src1_modifiers, Src1RC:$src1,
1078              InputModsNoDefault:$src2_modifiers, Src2RC:$src2,
1079              ClampMod:$clamp, omod:$omod)
1080       /* else */,
1081         // VOP3 without modifiers
1082         (ins Src0RC:$src0, Src1RC:$src1, Src2RC:$src2)
1083       /* endif */ )));
1084 }
1085
1086 // Returns the assembly string for the inputs and outputs of a VOP[12C]
1087 // instruction.  This does not add the _e32 suffix, so it can be reused
1088 // by getAsm64.
1089 class getAsm32 <bit HasDst, int NumSrcArgs> {
1090   string dst = "$dst";
1091   string src0 = ", $src0";
1092   string src1 = ", $src1";
1093   string src2 = ", $src2";
1094   string ret = !if(HasDst, dst, "") #
1095                !if(!eq(NumSrcArgs, 1), src0, "") #
1096                !if(!eq(NumSrcArgs, 2), src0#src1, "") #
1097                !if(!eq(NumSrcArgs, 3), src0#src1#src2, "");
1098 }
1099
1100 // Returns the assembly string for the inputs and outputs of a VOP3
1101 // instruction.
1102 class getAsm64 <bit HasDst, int NumSrcArgs, bit HasModifiers> {
1103   string src0 = !if(!eq(NumSrcArgs, 1), "$src0_modifiers", "$src0_modifiers,");
1104   string src1 = !if(!eq(NumSrcArgs, 1), "",
1105                    !if(!eq(NumSrcArgs, 2), " $src1_modifiers",
1106                                            " $src1_modifiers,"));
1107   string src2 = !if(!eq(NumSrcArgs, 3), " $src2_modifiers", "");
1108   string ret =
1109   !if(!eq(HasModifiers, 0),
1110       getAsm32<HasDst, NumSrcArgs>.ret,
1111       "$dst, "#src0#src1#src2#"$clamp"#"$omod");
1112 }
1113
1114 class VOPProfile <list<ValueType> _ArgVT> {
1115
1116   field list<ValueType> ArgVT = _ArgVT;
1117
1118   field ValueType DstVT = ArgVT[0];
1119   field ValueType Src0VT = ArgVT[1];
1120   field ValueType Src1VT = ArgVT[2];
1121   field ValueType Src2VT = ArgVT[3];
1122   field RegisterOperand DstRC = getVALUDstForVT<DstVT>.ret;
1123   field RegisterOperand Src0RC32 = getVOPSrc0ForVT<Src0VT>.ret;
1124   field RegisterClass Src1RC32 = getVOPSrc1ForVT<Src1VT>.ret;
1125   field RegisterOperand Src0RC64 = getVOP3SrcForVT<Src0VT>.ret;
1126   field RegisterOperand Src1RC64 = getVOP3SrcForVT<Src1VT>.ret;
1127   field RegisterOperand Src2RC64 = getVOP3SrcForVT<Src2VT>.ret;
1128
1129   field bit HasDst = !if(!eq(DstVT.Value, untyped.Value), 0, 1);
1130   field bit HasDst32 = HasDst;
1131   field int NumSrcArgs = getNumSrcArgs<Src0VT, Src1VT, Src2VT>.ret;
1132   field bit HasModifiers = hasModifiers<Src0VT>.ret;
1133
1134   field dag Outs = !if(HasDst,(outs DstRC:$dst),(outs));
1135
1136   // VOP3b instructions are a special case with a second explicit
1137   // output. This is manually overridden for them.
1138   field dag Outs32 = Outs;
1139   field dag Outs64 = Outs;
1140
1141   field dag Ins32 = getIns32<Src0RC32, Src1RC32, NumSrcArgs>.ret;
1142   field dag Ins64 = getIns64<Src0RC64, Src1RC64, Src2RC64, NumSrcArgs,
1143                              HasModifiers>.ret;
1144
1145   field string Asm32 = getAsm32<HasDst, NumSrcArgs>.ret;
1146   field string Asm64 = getAsm64<HasDst, NumSrcArgs, HasModifiers>.ret;
1147 }
1148
1149 // FIXME: I think these F16/I16 profiles will need to use f16/i16 types in order
1150 //        for the instruction patterns to work.
1151 def VOP_F16_F16 : VOPProfile <[f16, f16, untyped, untyped]>;
1152 def VOP_F16_I16 : VOPProfile <[f16, i32, untyped, untyped]>;
1153 def VOP_I16_F16 : VOPProfile <[i32, f16, untyped, untyped]>;
1154
1155 def VOP_F16_F16_F16 : VOPProfile <[f16, f16, f16, untyped]>;
1156 def VOP_F16_F16_I16 : VOPProfile <[f16, f16, i32, untyped]>;
1157 def VOP_I16_I16_I16 : VOPProfile <[i32, i32, i32, untyped]>;
1158
1159 def VOP_NONE : VOPProfile <[untyped, untyped, untyped, untyped]>;
1160
1161 def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
1162 def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
1163 def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
1164 def VOP_F64_F32 : VOPProfile <[f64, f32, untyped, untyped]>;
1165 def VOP_F64_F64 : VOPProfile <[f64, f64, untyped, untyped]>;
1166 def VOP_F64_I32 : VOPProfile <[f64, i32, untyped, untyped]>;
1167 def VOP_I32_F32 : VOPProfile <[i32, f32, untyped, untyped]>;
1168 def VOP_I32_F64 : VOPProfile <[i32, f64, untyped, untyped]>;
1169 def VOP_I32_I32 : VOPProfile <[i32, i32, untyped, untyped]>;
1170
1171 def VOP_F32_F32_F32 : VOPProfile <[f32, f32, f32, untyped]>;
1172 def VOP_F32_F32_I32 : VOPProfile <[f32, f32, i32, untyped]>;
1173 def VOP_F64_F64_F64 : VOPProfile <[f64, f64, f64, untyped]>;
1174 def VOP_F64_F64_I32 : VOPProfile <[f64, f64, i32, untyped]>;
1175 def VOP_I32_F32_F32 : VOPProfile <[i32, f32, f32, untyped]>;
1176 def VOP_I32_F32_I32 : VOPProfile <[i32, f32, i32, untyped]>;
1177 def VOP_I32_I32_I32 : VOPProfile <[i32, i32, i32, untyped]>;
1178
1179 // Write out to vcc or arbitrary SGPR.
1180 def VOP2b_I32_I1_I32_I32 : VOPProfile<[i32, i32, i32, untyped]> {
1181   let Asm32 = "$dst, vcc, $src0, $src1";
1182   let Asm64 = "$dst, $sdst, $src0, $src1";
1183   let Outs32 = (outs DstRC:$dst);
1184   let Outs64 = (outs DstRC:$dst, SReg_64:$sdst);
1185 }
1186
1187 // Write out to vcc or arbitrary SGPR and read in from vcc or
1188 // arbitrary SGPR.
1189 def VOP2b_I32_I1_I32_I32_I1 : VOPProfile<[i32, i32, i32, i1]> {
1190   // We use VCSrc_32 to exclude literal constants, even though the
1191   // encoding normally allows them since the implicit VCC use means
1192   // using one would always violate the constant bus
1193   // restriction. SGPRs are still allowed because it should
1194   // technically be possible to use VCC again as src0.
1195   let Src0RC32 = VCSrc_32;
1196   let Asm32 = "$dst, vcc, $src0, $src1, vcc";
1197   let Asm64 = "$dst, $sdst, $src0, $src1, $src2";
1198   let Outs32 = (outs DstRC:$dst);
1199   let Outs64 = (outs DstRC:$dst, SReg_64:$sdst);
1200
1201   // Suppress src2 implied by type since the 32-bit encoding uses an
1202   // implicit VCC use.
1203   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
1204 }
1205
1206 class VOP3b_Profile<ValueType vt> : VOPProfile<[vt, vt, vt, vt]> {
1207   let Outs64 = (outs DstRC:$vdst, SReg_64:$sdst);
1208   let Asm64 = "$vdst, $sdst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod";
1209 }
1210
1211 def VOP3b_F32_I1_F32_F32_F32 : VOP3b_Profile<f32> {
1212   // FIXME: Hack to stop printing _e64
1213   let DstRC = RegisterOperand<VGPR_32>;
1214 }
1215
1216 def VOP3b_F64_I1_F64_F64_F64 : VOP3b_Profile<f64> {
1217   // FIXME: Hack to stop printing _e64
1218   let DstRC = RegisterOperand<VReg_64>;
1219 }
1220
1221 // VOPC instructions are a special case because for the 32-bit
1222 // encoding, we want to display the implicit vcc write as if it were
1223 // an explicit $dst.
1224 class VOPC_Profile<ValueType vt0, ValueType vt1 = vt0> : VOPProfile <[i1, vt0, vt1, untyped]> {
1225   let Asm32 = "vcc, $src0, $src1";
1226   // The destination for 32-bit encoding is implicit.
1227   let HasDst32 = 0;
1228 }
1229
1230 class VOPC_Class_Profile<ValueType vt> : VOPC_Profile<vt, i32> {
1231   let Ins64 = (ins InputModsNoDefault:$src0_modifiers, Src0RC64:$src0, Src1RC64:$src1);
1232   let Asm64 = "$dst, $src0_modifiers, $src1";
1233 }
1234
1235 def VOPC_I1_F32_F32 : VOPC_Profile<f32>;
1236 def VOPC_I1_F64_F64 : VOPC_Profile<f64>;
1237 def VOPC_I1_I32_I32 : VOPC_Profile<i32>;
1238 def VOPC_I1_I64_I64 : VOPC_Profile<i64>;
1239
1240 def VOPC_I1_F32_I32 : VOPC_Class_Profile<f32>;
1241 def VOPC_I1_F64_I32 : VOPC_Class_Profile<f64>;
1242
1243 def VOP_I64_I64_I32 : VOPProfile <[i64, i64, i32, untyped]>;
1244 def VOP_I64_I32_I64 : VOPProfile <[i64, i32, i64, untyped]>;
1245 def VOP_I64_I64_I64 : VOPProfile <[i64, i64, i64, untyped]>;
1246 def VOP_CNDMASK : VOPProfile <[i32, i32, i32, untyped]> {
1247   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1);
1248   let Ins64 = (ins Src0RC64:$src0, Src1RC64:$src1, SSrc_64:$src2);
1249   let Asm64 = "$dst, $src0, $src1, $src2";
1250 }
1251
1252 def VOP_F32_F32_F32_F32 : VOPProfile <[f32, f32, f32, f32]>;
1253 def VOP_MADK : VOPProfile <[f32, f32, f32, f32]> {
1254   field dag Ins = (ins VCSrc_32:$src0, VGPR_32:$vsrc1, u32imm:$src2);
1255   field string Asm = "$dst, $src0, $vsrc1, $src2";
1256 }
1257 def VOP_MAC : VOPProfile <[f32, f32, f32, f32]> {
1258   let Ins32 = (ins Src0RC32:$src0, Src1RC32:$src1, VGPR_32:$src2);
1259   let Ins64 = getIns64<Src0RC64, Src1RC64, RegisterOperand<VGPR_32>, 3,
1260                              HasModifiers>.ret;
1261   let Asm32 = getAsm32<1, 2>.ret;
1262   let Asm64 = getAsm64<1, 2, HasModifiers>.ret;
1263 }
1264 def VOP_F64_F64_F64_F64 : VOPProfile <[f64, f64, f64, f64]>;
1265 def VOP_I32_I32_I32_I32 : VOPProfile <[i32, i32, i32, i32]>;
1266 def VOP_I64_I32_I32_I64 : VOPProfile <[i64, i32, i32, i64]>;
1267
1268 class SIInstAlias <string asm, Instruction inst, VOPProfile p> :
1269     InstAlias <asm, (inst)>, PredicateControl {
1270
1271   field bit isCompare;
1272   field bit isCommutable;
1273
1274   let ResultInst =
1275     !if (p.HasDst32,
1276       !if (!eq(p.NumSrcArgs, 0),
1277         // 1 dst, 0 src
1278         (inst p.DstRC:$dst),
1279       !if (!eq(p.NumSrcArgs, 1),
1280         // 1 dst, 1 src
1281         (inst p.DstRC:$dst, p.Src0RC32:$src0),
1282       !if (!eq(p.NumSrcArgs, 2),
1283         // 1 dst, 2 src
1284         (inst p.DstRC:$dst, p.Src0RC32:$src0, p.Src1RC32:$src1),
1285       // else - unreachable
1286         (inst)))),
1287     // else
1288       !if (!eq(p.NumSrcArgs, 2),
1289         // 0 dst, 2 src
1290         (inst p.Src0RC32:$src0, p.Src1RC32:$src1),
1291       !if (!eq(p.NumSrcArgs, 1),
1292         // 0 dst, 1 src
1293         (inst p.Src0RC32:$src1),
1294       // else
1295         // 0 dst, 0 src
1296         (inst))));
1297 }
1298
1299 class SIInstAliasSI <string asm, string op_name, VOPProfile p> :
1300   SIInstAlias <asm, !cast<Instruction>(op_name#"_e32_si"), p> {
1301   let AssemblerPredicate = SIAssemblerPredicate;
1302 }
1303
1304 class SIInstAliasVI <string asm, string op_name, VOPProfile p> :
1305   SIInstAlias <asm, !cast<Instruction>(op_name#"_e32_vi"), p> {
1306   let AssemblerPredicates = [isVI];
1307 }
1308
1309 multiclass SIInstAliasBuilder <string asm, VOPProfile p> {
1310
1311   def : SIInstAliasSI <asm, NAME, p>;
1312
1313   def : SIInstAliasVI <asm, NAME, p>;
1314 }
1315
1316 class VOP <string opName> {
1317   string OpName = opName;
1318 }
1319
1320 class VOP2_REV <string revOp, bit isOrig> {
1321   string RevOp = revOp;
1322   bit IsOrig = isOrig;
1323 }
1324
1325 class AtomicNoRet <string noRetOp, bit isRet> {
1326   string NoRetOp = noRetOp;
1327   bit IsRet = isRet;
1328 }
1329
1330 class VOP1_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1331   VOP1Common <outs, ins, "", pattern>,
1332   VOP <opName>,
1333   SIMCInstr <opName#"_e32", SISubtarget.NONE>,
1334   MnemonicAlias<opName#"_e32", opName> {
1335   let isPseudo = 1;
1336   let isCodeGenOnly = 1;
1337
1338   field bits<8> vdst;
1339   field bits<9> src0;
1340 }
1341
1342 class VOP1_Real_si <string opName, vop1 op, dag outs, dag ins, string asm> :
1343   VOP1<op.SI, outs, ins, asm, []>,
1344   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1345   let AssemblerPredicate = SIAssemblerPredicate;
1346 }
1347
1348 class VOP1_Real_vi <string opName, vop1 op, dag outs, dag ins, string asm> :
1349   VOP1<op.VI, outs, ins, asm, []>,
1350   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1351   let AssemblerPredicates = [isVI];
1352 }
1353
1354 multiclass VOP1_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1355                    string opName> {
1356   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1357
1358   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1359
1360   def _vi : VOP1_Real_vi <opName, op, outs, ins, asm>;
1361 }
1362
1363 multiclass VOP1SI_m <vop1 op, dag outs, dag ins, string asm, list<dag> pattern,
1364                    string opName> {
1365   def "" : VOP1_Pseudo <outs, ins, pattern, opName>;
1366
1367   def _si : VOP1_Real_si <opName, op, outs, ins, asm>;
1368 }
1369
1370 class VOP2_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1371   VOP2Common <outs, ins, "", pattern>,
1372   VOP <opName>,
1373   SIMCInstr<opName#"_e32", SISubtarget.NONE>,
1374   MnemonicAlias<opName#"_e32", opName> {
1375   let isPseudo = 1;
1376   let isCodeGenOnly = 1;
1377 }
1378
1379 class VOP2_Real_si <string opName, vop2 op, dag outs, dag ins, string asm> :
1380   VOP2 <op.SI, outs, ins, opName#asm, []>,
1381   SIMCInstr <opName#"_e32", SISubtarget.SI> {
1382   let AssemblerPredicates = [isSICI];
1383 }
1384
1385 class VOP2_Real_vi <string opName, vop2 op, dag outs, dag ins, string asm> :
1386   VOP2 <op.VI, outs, ins, opName#asm, []>,
1387   SIMCInstr <opName#"_e32", SISubtarget.VI> {
1388   let AssemblerPredicates = [isVI];
1389 }
1390
1391 multiclass VOP2SI_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1392                      string opName, string revOp> {
1393   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1394            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1395
1396   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1397 }
1398
1399 multiclass VOP2_m <vop2 op, dag outs, dag ins, string asm, list<dag> pattern,
1400                    string opName, string revOp> {
1401   def "" : VOP2_Pseudo <outs, ins, pattern, opName>,
1402            VOP2_REV<revOp#"_e32", !eq(revOp, opName)>;
1403
1404   def _si : VOP2_Real_si <opName, op, outs, ins, asm>;
1405
1406   def _vi : VOP2_Real_vi <opName, op, outs, ins, asm>;
1407
1408 }
1409
1410 class VOP3DisableFields <bit HasSrc1, bit HasSrc2, bit HasModifiers> {
1411
1412   bits<2> src0_modifiers = !if(HasModifiers, ?, 0);
1413   bits<2> src1_modifiers = !if(HasModifiers, !if(HasSrc1, ?, 0), 0);
1414   bits<2> src2_modifiers = !if(HasModifiers, !if(HasSrc2, ?, 0), 0);
1415   bits<2> omod = !if(HasModifiers, ?, 0);
1416   bits<1> clamp = !if(HasModifiers, ?, 0);
1417   bits<9> src1 = !if(HasSrc1, ?, 0);
1418   bits<9> src2 = !if(HasSrc2, ?, 0);
1419 }
1420
1421 class VOP3DisableModFields <bit HasSrc0Mods,
1422                             bit HasSrc1Mods = 0,
1423                             bit HasSrc2Mods = 0,
1424                             bit HasOutputMods = 0> {
1425   bits<2> src0_modifiers = !if(HasSrc0Mods, ?, 0);
1426   bits<2> src1_modifiers = !if(HasSrc1Mods, ?, 0);
1427   bits<2> src2_modifiers = !if(HasSrc2Mods, ?, 0);
1428   bits<2> omod = !if(HasOutputMods, ?, 0);
1429   bits<1> clamp = !if(HasOutputMods, ?, 0);
1430 }
1431
1432 class VOP3_Pseudo <dag outs, dag ins, list<dag> pattern, string opName> :
1433   VOP3Common <outs, ins, "", pattern>,
1434   VOP <opName>,
1435   SIMCInstr<opName#"_e64", SISubtarget.NONE>,
1436   MnemonicAlias<opName#"_e64", opName> {
1437   let isPseudo = 1;
1438   let isCodeGenOnly = 1;
1439
1440   field bit vdst;
1441   field bit src0;
1442 }
1443
1444 class VOP3_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1445   VOP3Common <outs, ins, asm, []>,
1446   VOP3e <op>,
1447   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1448   let AssemblerPredicates = [isSICI];
1449 }
1450
1451 class VOP3_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1452   VOP3Common <outs, ins, asm, []>,
1453   VOP3e_vi <op>,
1454   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1455   let AssemblerPredicates = [isVI];
1456 }
1457
1458 class VOP3b_Real_si <bits<9> op, dag outs, dag ins, string asm, string opName> :
1459   VOP3Common <outs, ins, asm, []>,
1460   VOP3be <op>,
1461   SIMCInstr<opName#"_e64", SISubtarget.SI> {
1462   let AssemblerPredicates = [isSICI];
1463 }
1464
1465 class VOP3b_Real_vi <bits<10> op, dag outs, dag ins, string asm, string opName> :
1466   VOP3Common <outs, ins, asm, []>,
1467   VOP3be_vi <op>,
1468   SIMCInstr <opName#"_e64", SISubtarget.VI> {
1469   let AssemblerPredicates = [isVI];
1470 }
1471
1472 multiclass VOP3_m <vop op, dag outs, dag ins, string asm, list<dag> pattern,
1473                    string opName, int NumSrcArgs, bit HasMods = 1> {
1474
1475   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1476
1477   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1478             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1479                               !if(!eq(NumSrcArgs, 2), 0, 1),
1480                               HasMods>;
1481   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1482             VOP3DisableFields<!if(!eq(NumSrcArgs, 1), 0, 1),
1483                               !if(!eq(NumSrcArgs, 2), 0, 1),
1484                               HasMods>;
1485 }
1486
1487 multiclass VOP3_1_m <vop op, dag outs, dag ins, string asm,
1488                      list<dag> pattern, string opName, bit HasMods = 1> {
1489
1490   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1491
1492   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1493             VOP3DisableFields<0, 0, HasMods>;
1494
1495   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1496             VOP3DisableFields<0, 0, HasMods>;
1497 }
1498
1499 multiclass VOP3SI_1_m <vop op, dag outs, dag ins, string asm,
1500                      list<dag> pattern, string opName, bit HasMods = 1> {
1501
1502   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1503
1504   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1505             VOP3DisableFields<0, 0, HasMods>;
1506   // No VI instruction. This class is for SI only.
1507 }
1508
1509 multiclass VOP3_2_m <vop op, dag outs, dag ins, string asm,
1510                      list<dag> pattern, string opName, string revOp,
1511                      bit HasMods = 1> {
1512
1513   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1514            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1515
1516   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1517             VOP3DisableFields<1, 0, HasMods>;
1518
1519   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1520             VOP3DisableFields<1, 0, HasMods>;
1521 }
1522
1523 multiclass VOP3SI_2_m <vop op, dag outs, dag ins, string asm,
1524                      list<dag> pattern, string opName, string revOp,
1525                      bit HasMods = 1> {
1526
1527   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1528            VOP2_REV<revOp#"_e64", !eq(revOp, opName)>;
1529
1530   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1531             VOP3DisableFields<1, 0, HasMods>;
1532
1533   // No VI instruction. This class is for SI only.
1534 }
1535
1536 // Two operand VOP3b instruction that may have a 3rd SGPR bool operand
1537 // instead of an implicit VCC as in the VOP2b format.
1538 multiclass VOP3b_2_3_m <vop op, dag outs, dag ins, string asm,
1539                         list<dag> pattern, string opName, string revOp,
1540                         bit HasMods = 1, bit useSrc2Input = 0> {
1541   def "" : VOP3_Pseudo <outs, ins, pattern, opName>;
1542
1543   def _si : VOP3b_Real_si <op.SI3, outs, ins, asm, opName>,
1544             VOP3DisableFields<1, useSrc2Input, HasMods>;
1545
1546   def _vi : VOP3b_Real_vi <op.VI3, outs, ins, asm, opName>,
1547             VOP3DisableFields<1, useSrc2Input, HasMods>;
1548 }
1549
1550 multiclass VOP3_C_m <vop op, dag outs, dag ins, string asm,
1551                      list<dag> pattern, string opName,
1552                      bit HasMods, bit defExec,
1553                      string revOp, list<SchedReadWrite> sched> {
1554
1555   def "" : VOP3_Pseudo <outs, ins, pattern, opName>,
1556            VOP2_REV<revOp#"_e64", !eq(revOp, opName)> {
1557     let Defs = !if(defExec, [EXEC], []);
1558     let SchedRW = sched;
1559   }
1560
1561   def _si : VOP3_Real_si <op.SI3, outs, ins, asm, opName>,
1562             VOP3DisableFields<1, 0, HasMods> {
1563     let Defs = !if(defExec, [EXEC], []);
1564     let SchedRW = sched;
1565   }
1566
1567   def _vi : VOP3_Real_vi <op.VI3, outs, ins, asm, opName>,
1568             VOP3DisableFields<1, 0, HasMods> {
1569     let Defs = !if(defExec, [EXEC], []);
1570     let SchedRW = sched;
1571   }
1572 }
1573
1574 // An instruction that is VOP2 on SI and VOP3 on VI, no modifiers.
1575 multiclass VOP2SI_3VI_m <vop3 op, string opName, dag outs, dag ins,
1576                          string asm, list<dag> pattern = []> {
1577   let isPseudo = 1, isCodeGenOnly = 1 in {
1578     def "" : VOPAnyCommon <outs, ins, "", pattern>,
1579              SIMCInstr<opName, SISubtarget.NONE>;
1580   }
1581
1582   def _si : VOP2 <op.SI3{5-0}, outs, ins, asm, []>,
1583             SIMCInstr <opName, SISubtarget.SI> {
1584             let AssemblerPredicates = [isSICI];
1585   }
1586
1587   def _vi : VOP3Common <outs, ins, asm, []>,
1588             VOP3e_vi <op.VI3>,
1589             VOP3DisableFields <1, 0, 0>,
1590             SIMCInstr <opName, SISubtarget.VI> {
1591             let AssemblerPredicates = [isVI];
1592   }
1593 }
1594
1595 multiclass VOP1_Helper <vop1 op, string opName, dag outs,
1596                         dag ins32, string asm32, list<dag> pat32,
1597                         dag ins64, string asm64, list<dag> pat64,
1598                         bit HasMods> {
1599
1600   defm _e32 : VOP1_m <op, outs, ins32, opName#asm32, pat32, opName>;
1601
1602   defm _e64 : VOP3_1_m <op, outs, ins64, opName#asm64, pat64, opName, HasMods>;
1603 }
1604
1605 multiclass VOP1Inst <vop1 op, string opName, VOPProfile P,
1606                      SDPatternOperator node = null_frag> : VOP1_Helper <
1607   op, opName, P.Outs,
1608   P.Ins32, P.Asm32, [],
1609   P.Ins64, P.Asm64,
1610   !if(P.HasModifiers,
1611       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1612                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1613       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1614   P.HasModifiers
1615 >;
1616
1617 multiclass VOP1InstSI <vop1 op, string opName, VOPProfile P,
1618                        SDPatternOperator node = null_frag> {
1619
1620   defm _e32 : VOP1SI_m <op, P.Outs, P.Ins32, opName#P.Asm32, [], opName>;
1621
1622   defm _e64 : VOP3SI_1_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1623     !if(P.HasModifiers,
1624       [(set P.DstVT:$dst, (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0,
1625                                 i32:$src0_modifiers, i1:$clamp, i32:$omod))))],
1626       [(set P.DstVT:$dst, (node P.Src0VT:$src0))]),
1627     opName, P.HasModifiers>;
1628 }
1629
1630 multiclass VOP2_Helper <vop2 op, string opName, dag outs,
1631                         dag ins32, string asm32, list<dag> pat32,
1632                         dag ins64, string asm64, list<dag> pat64,
1633                         string revOp, bit HasMods> {
1634   defm _e32 : VOP2_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1635
1636   defm _e64 : VOP3_2_m <op,
1637     outs, ins64, opName#asm64, pat64, opName, revOp, HasMods
1638   >;
1639 }
1640
1641 multiclass VOP2Inst <vop2 op, string opName, VOPProfile P,
1642                      SDPatternOperator node = null_frag,
1643                      string revOp = opName> : VOP2_Helper <
1644   op, opName, P.Outs,
1645   P.Ins32, P.Asm32, [],
1646   P.Ins64, P.Asm64,
1647   !if(P.HasModifiers,
1648       [(set P.DstVT:$dst,
1649            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1650                                       i1:$clamp, i32:$omod)),
1651                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1652       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1653   revOp, P.HasModifiers
1654 >;
1655
1656 multiclass VOP2InstSI <vop2 op, string opName, VOPProfile P,
1657                        SDPatternOperator node = null_frag,
1658                        string revOp = opName> {
1659   defm _e32 : VOP2SI_m <op, P.Outs, P.Ins32, P.Asm32, [], opName, revOp>;
1660
1661   defm _e64 : VOP3SI_2_m <op, P.Outs, P.Ins64, opName#P.Asm64,
1662     !if(P.HasModifiers,
1663         [(set P.DstVT:$dst,
1664              (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1665                                         i1:$clamp, i32:$omod)),
1666                    (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1667         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1668     opName, revOp, P.HasModifiers>;
1669 }
1670
1671 multiclass VOP2b_Helper <vop2 op, string opName, dag outs32, dag outs64,
1672                          dag ins32, string asm32, list<dag> pat32,
1673                          dag ins64, string asm64, list<dag> pat64,
1674                          string revOp, bit HasMods, bit useSGPRInput> {
1675   let SchedRW = [Write32Bit, WriteSALU] in {
1676     let Uses = !if(useSGPRInput, [VCC, EXEC], [EXEC]), Defs = [VCC] in {
1677       defm _e32 : VOP2_m <op, outs32, ins32, asm32, pat32, opName, revOp>;
1678     }
1679
1680     defm _e64 : VOP3b_2_3_m <op,
1681       outs64, ins64, opName#asm64, pat64, opName, revOp, HasMods, useSGPRInput
1682     >;
1683   }
1684 }
1685
1686 multiclass VOP2bInst <vop2 op, string opName, VOPProfile P,
1687                       SDPatternOperator node = null_frag,
1688                       string revOp = opName> : VOP2b_Helper <
1689   op, opName, P.Outs32, P.Outs64,
1690   P.Ins32, P.Asm32, [],
1691   P.Ins64, P.Asm64,
1692   !if(P.HasModifiers,
1693       [(set P.DstVT:$dst,
1694            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1695                                       i1:$clamp, i32:$omod)),
1696                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1697       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1698   revOp, P.HasModifiers, !eq(P.NumSrcArgs, 3)
1699 >;
1700
1701 // A VOP2 instruction that is VOP3-only on VI.
1702 multiclass VOP2_VI3_Helper <vop23 op, string opName, dag outs,
1703                             dag ins32, string asm32, list<dag> pat32,
1704                             dag ins64, string asm64, list<dag> pat64,
1705                             string revOp, bit HasMods> {
1706   defm _e32 : VOP2SI_m <op, outs, ins32, asm32, pat32, opName, revOp>;
1707
1708   defm _e64 : VOP3_2_m <op, outs, ins64, opName#asm64, pat64, opName,
1709                         revOp, HasMods>;
1710 }
1711
1712 multiclass VOP2_VI3_Inst <vop23 op, string opName, VOPProfile P,
1713                           SDPatternOperator node = null_frag,
1714                           string revOp = opName>
1715                           : VOP2_VI3_Helper <
1716   op, opName, P.Outs,
1717   P.Ins32, P.Asm32, [],
1718   P.Ins64, P.Asm64,
1719   !if(P.HasModifiers,
1720       [(set P.DstVT:$dst,
1721            (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1722                                       i1:$clamp, i32:$omod)),
1723                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1724       [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))]),
1725   revOp, P.HasModifiers
1726 >;
1727
1728 multiclass VOP2MADK <vop2 op, string opName, list<dag> pattern = []> {
1729
1730   def "" : VOP2_Pseudo <VOP_MADK.Outs, VOP_MADK.Ins, pattern, opName>;
1731
1732 let isCodeGenOnly = 0 in {
1733   def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1734                         !strconcat(opName, VOP_MADK.Asm), []>,
1735             SIMCInstr <opName#"_e32", SISubtarget.SI>,
1736             VOP2_MADKe <op.SI> {
1737             let AssemblerPredicates = [isSICI];
1738             }
1739
1740   def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
1741                         !strconcat(opName, VOP_MADK.Asm), []>,
1742             SIMCInstr <opName#"_e32", SISubtarget.VI>,
1743             VOP2_MADKe <op.VI> {
1744             let AssemblerPredicates = [isVI];
1745             }
1746 } // End isCodeGenOnly = 0
1747 }
1748
1749 class VOPC_Pseudo <dag ins, list<dag> pattern, string opName> :
1750   VOPCCommon <ins, "", pattern>,
1751   VOP <opName>,
1752   SIMCInstr<opName#"_e32", SISubtarget.NONE> {
1753   let isPseudo = 1;
1754   let isCodeGenOnly = 1;
1755 }
1756
1757 multiclass VOPC_m <vopc op, dag ins, string op_asm, list<dag> pattern,
1758                    string opName, bit DefExec, VOPProfile p,
1759                    list<SchedReadWrite> sched,
1760                    string revOpName = "", string asm = opName#"_e32 "#op_asm,
1761                    string alias_asm = opName#" "#op_asm> {
1762   def "" : VOPC_Pseudo <ins, pattern, opName> {
1763     let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1764     let SchedRW = sched;
1765   }
1766
1767   let AssemblerPredicates = [isSICI] in {
1768     def _si : VOPC<op.SI, ins, asm, []>,
1769               SIMCInstr <opName#"_e32", SISubtarget.SI> {
1770       let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1771       let hasSideEffects = DefExec;
1772       let SchedRW = sched;
1773     }
1774
1775   } // End AssemblerPredicates = [isSICI]
1776
1777   let AssemblerPredicates = [isVI] in {
1778     def _vi : VOPC<op.VI, ins, asm, []>,
1779               SIMCInstr <opName#"_e32", SISubtarget.VI> {
1780       let Defs = !if(DefExec, [VCC, EXEC], [VCC]);
1781       let hasSideEffects = DefExec;
1782       let SchedRW = sched;
1783     }
1784
1785   } // End AssemblerPredicates = [isVI]
1786
1787   defm : SIInstAliasBuilder<alias_asm, p>;
1788 }
1789
1790 multiclass VOPC_Helper <vopc op, string opName,
1791                         dag ins32, string asm32, list<dag> pat32,
1792                         dag out64, dag ins64, string asm64, list<dag> pat64,
1793                         bit HasMods, bit DefExec, string revOp,
1794                         VOPProfile p,
1795                         list<SchedReadWrite> sched> {
1796   defm _e32 : VOPC_m <op, ins32, asm32, pat32, opName, DefExec, p, sched>;
1797
1798   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1799                         opName, HasMods, DefExec, revOp,
1800                         sched>;
1801 }
1802
1803 // Special case for class instructions which only have modifiers on
1804 // the 1st source operand.
1805 multiclass VOPC_Class_Helper <vopc op, string opName,
1806                              dag ins32, string asm32, list<dag> pat32,
1807                              dag out64, dag ins64, string asm64, list<dag> pat64,
1808                              bit HasMods, bit DefExec, string revOp,
1809                              VOPProfile p,
1810                              list<SchedReadWrite> sched> {
1811   defm _e32 : VOPC_m <op, ins32, asm32, pat32, opName, DefExec, p, sched>;
1812
1813   defm _e64 : VOP3_C_m <op, out64, ins64, opName#asm64, pat64,
1814                         opName, HasMods, DefExec, revOp, sched>,
1815                         VOP3DisableModFields<1, 0, 0>;
1816 }
1817
1818 multiclass VOPCInst <vopc op, string opName,
1819                      VOPProfile P, PatLeaf cond = COND_NULL,
1820                      string revOp = opName,
1821                      bit DefExec = 0,
1822                      list<SchedReadWrite> sched = [Write32Bit]> :
1823                      VOPC_Helper <
1824   op, opName,
1825   P.Ins32, P.Asm32, [],
1826   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1827   !if(P.HasModifiers,
1828       [(set i1:$dst,
1829           (setcc (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1830                                       i1:$clamp, i32:$omod)),
1831                  (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1832                  cond))],
1833       [(set i1:$dst, (setcc P.Src0VT:$src0, P.Src1VT:$src1, cond))]),
1834   P.HasModifiers, DefExec, revOp, P, sched
1835 >;
1836
1837 multiclass VOPCClassInst <vopc op, string opName, VOPProfile P,
1838                      bit DefExec = 0,
1839                      list<SchedReadWrite> sched> : VOPC_Class_Helper <
1840   op, opName,
1841   P.Ins32, P.Asm32, [],
1842   (outs VOPDstS64:$dst), P.Ins64, P.Asm64,
1843   !if(P.HasModifiers,
1844       [(set i1:$dst,
1845           (AMDGPUfp_class (P.Src0VT (VOP3Mods0Clamp0OMod P.Src0VT:$src0, i32:$src0_modifiers)), P.Src1VT:$src1))],
1846       [(set i1:$dst, (AMDGPUfp_class P.Src0VT:$src0, P.Src1VT:$src1))]),
1847   P.HasModifiers, DefExec, opName, P, sched
1848 >;
1849
1850
1851 multiclass VOPC_F32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1852   VOPCInst <op, opName, VOPC_I1_F32_F32, cond, revOp>;
1853
1854 multiclass VOPC_F64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1855   VOPCInst <op, opName, VOPC_I1_F64_F64, cond, revOp, 0, [WriteDoubleAdd]>;
1856
1857 multiclass VOPC_I32 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1858   VOPCInst <op, opName, VOPC_I1_I32_I32, cond, revOp>;
1859
1860 multiclass VOPC_I64 <vopc op, string opName, PatLeaf cond = COND_NULL, string revOp = opName> :
1861   VOPCInst <op, opName, VOPC_I1_I64_I64, cond, revOp, 0, [Write64Bit]>;
1862
1863
1864 multiclass VOPCX <vopc op, string opName, VOPProfile P,
1865                   PatLeaf cond = COND_NULL,
1866                   list<SchedReadWrite> sched,
1867                   string revOp = "">
1868   : VOPCInst <op, opName, P, cond, revOp, 1, sched>;
1869
1870 multiclass VOPCX_F32 <vopc op, string opName, string revOp = opName> :
1871   VOPCX <op, opName, VOPC_I1_F32_F32, COND_NULL, [Write32Bit], revOp>;
1872
1873 multiclass VOPCX_F64 <vopc op, string opName, string revOp = opName> :
1874   VOPCX <op, opName, VOPC_I1_F64_F64, COND_NULL, [WriteDoubleAdd], revOp>;
1875
1876 multiclass VOPCX_I32 <vopc op, string opName, string revOp = opName> :
1877   VOPCX <op, opName, VOPC_I1_I32_I32, COND_NULL, [Write32Bit], revOp>;
1878
1879 multiclass VOPCX_I64 <vopc op, string opName, string revOp = opName> :
1880   VOPCX <op, opName, VOPC_I1_I64_I64, COND_NULL, [Write64Bit], revOp>;
1881
1882 multiclass VOP3_Helper <vop3 op, string opName, dag outs, dag ins, string asm,
1883                         list<dag> pat, int NumSrcArgs, bit HasMods> : VOP3_m <
1884     op, outs, ins, opName#" "#asm, pat, opName, NumSrcArgs, HasMods
1885 >;
1886
1887 multiclass VOPC_CLASS_F32 <vopc op, string opName> :
1888   VOPCClassInst <op, opName, VOPC_I1_F32_I32, 0, [Write32Bit]>;
1889
1890 multiclass VOPCX_CLASS_F32 <vopc op, string opName> :
1891   VOPCClassInst <op, opName, VOPC_I1_F32_I32, 1, [Write32Bit]>;
1892
1893 multiclass VOPC_CLASS_F64 <vopc op, string opName> :
1894   VOPCClassInst <op, opName, VOPC_I1_F64_I32, 0, [WriteDoubleAdd]>;
1895
1896 multiclass VOPCX_CLASS_F64 <vopc op, string opName> :
1897   VOPCClassInst <op, opName, VOPC_I1_F64_I32, 1, [WriteDoubleAdd]>;
1898
1899 multiclass VOP3Inst <vop3 op, string opName, VOPProfile P,
1900                      SDPatternOperator node = null_frag> : VOP3_Helper <
1901   op, opName, (outs P.DstRC.RegClass:$dst), P.Ins64, P.Asm64,
1902   !if(!eq(P.NumSrcArgs, 3),
1903     !if(P.HasModifiers,
1904         [(set P.DstVT:$dst,
1905             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1906                                        i1:$clamp, i32:$omod)),
1907                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1908                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))))],
1909         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1,
1910                                   P.Src2VT:$src2))]),
1911   !if(!eq(P.NumSrcArgs, 2),
1912     !if(P.HasModifiers,
1913         [(set P.DstVT:$dst,
1914             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1915                                        i1:$clamp, i32:$omod)),
1916                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers))))],
1917         [(set P.DstVT:$dst, (node P.Src0VT:$src0, P.Src1VT:$src1))])
1918   /* P.NumSrcArgs == 1 */,
1919     !if(P.HasModifiers,
1920         [(set P.DstVT:$dst,
1921             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1922                                        i1:$clamp, i32:$omod))))],
1923         [(set P.DstVT:$dst, (node P.Src0VT:$src0))]))),
1924   P.NumSrcArgs, P.HasModifiers
1925 >;
1926
1927 // Special case for v_div_fmas_{f32|f64}, since it seems to be the
1928 // only VOP instruction that implicitly reads VCC.
1929 multiclass VOP3_VCC_Inst <vop3 op, string opName,
1930                           VOPProfile P,
1931                           SDPatternOperator node = null_frag> : VOP3_Helper <
1932   op, opName,
1933   (outs P.DstRC.RegClass:$dst),
1934   (ins InputModsNoDefault:$src0_modifiers, P.Src0RC64:$src0,
1935        InputModsNoDefault:$src1_modifiers, P.Src1RC64:$src1,
1936        InputModsNoDefault:$src2_modifiers, P.Src2RC64:$src2,
1937        ClampMod:$clamp,
1938        omod:$omod),
1939   "$dst, $src0_modifiers, $src1_modifiers, $src2_modifiers"#"$clamp"#"$omod",
1940   [(set P.DstVT:$dst,
1941             (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers,
1942                                        i1:$clamp, i32:$omod)),
1943                   (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1944                   (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers)),
1945                   (i1 VCC)))],
1946   3, 1
1947 >;
1948
1949 multiclass VOP3bInst <vop op, string opName, VOPProfile P, list<dag> pattern = []> :
1950   VOP3b_2_3_m <
1951   op, P.Outs64, P.Ins64,
1952   opName#" "#P.Asm64, pattern,
1953   opName, "", 1, 1
1954 >;
1955
1956 class Vop3ModPat<Instruction Inst, VOPProfile P, SDPatternOperator node> : Pat<
1957   (node (P.Src0VT (VOP3Mods0 P.Src0VT:$src0, i32:$src0_modifiers, i1:$clamp, i32:$omod)),
1958         (P.Src1VT (VOP3Mods P.Src1VT:$src1, i32:$src1_modifiers)),
1959         (P.Src2VT (VOP3Mods P.Src2VT:$src2, i32:$src2_modifiers))),
1960   (Inst i32:$src0_modifiers, P.Src0VT:$src0,
1961         i32:$src1_modifiers, P.Src1VT:$src1,
1962         i32:$src2_modifiers, P.Src2VT:$src2,
1963         i1:$clamp,
1964         i32:$omod)>;
1965
1966 //===----------------------------------------------------------------------===//
1967 // Interpolation opcodes
1968 //===----------------------------------------------------------------------===//
1969
1970 class VINTRP_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
1971   VINTRPCommon <outs, ins, "", pattern>,
1972   SIMCInstr<opName, SISubtarget.NONE> {
1973   let isPseudo = 1;
1974   let isCodeGenOnly = 1;
1975 }
1976
1977 class VINTRP_Real_si <bits <2> op, string opName, dag outs, dag ins,
1978                       string asm> :
1979   VINTRPCommon <outs, ins, asm, []>,
1980   VINTRPe <op>,
1981   SIMCInstr<opName, SISubtarget.SI>;
1982
1983 class VINTRP_Real_vi <bits <2> op, string opName, dag outs, dag ins,
1984                       string asm> :
1985   VINTRPCommon <outs, ins, asm, []>,
1986   VINTRPe_vi <op>,
1987   SIMCInstr<opName, SISubtarget.VI>;
1988
1989 multiclass VINTRP_m <bits <2> op, dag outs, dag ins, string asm,
1990                      list<dag> pattern = []> {
1991   def "" : VINTRP_Pseudo <NAME, outs, ins, pattern>;
1992
1993   def _si : VINTRP_Real_si <op, NAME, outs, ins, asm>;
1994
1995   def _vi : VINTRP_Real_vi <op, NAME, outs, ins, asm>;
1996 }
1997
1998 //===----------------------------------------------------------------------===//
1999 // Vector I/O classes
2000 //===----------------------------------------------------------------------===//
2001
2002 class DS_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2003   DS <outs, ins, "", pattern>,
2004   SIMCInstr <opName, SISubtarget.NONE> {
2005   let isPseudo = 1;
2006   let isCodeGenOnly = 1;
2007 }
2008
2009 class DS_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
2010   DS <outs, ins, asm, []>,
2011   DSe <op>,
2012   SIMCInstr <opName, SISubtarget.SI> {
2013   let isCodeGenOnly = 0;
2014 }
2015
2016 class DS_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
2017   DS <outs, ins, asm, []>,
2018   DSe_vi <op>,
2019   SIMCInstr <opName, SISubtarget.VI>;
2020
2021 class DS_Off16_Real_si <bits<8> op, string opName, dag outs, dag ins, string asm> :
2022   DS_Real_si <op,opName, outs, ins, asm> {
2023
2024   // Single load interpret the 2 i8imm operands as a single i16 offset.
2025   bits<16> offset;
2026   let offset0 = offset{7-0};
2027   let offset1 = offset{15-8};
2028   let isCodeGenOnly = 0;
2029 }
2030
2031 class DS_Off16_Real_vi <bits<8> op, string opName, dag outs, dag ins, string asm> :
2032   DS_Real_vi <op, opName, outs, ins, asm> {
2033
2034   // Single load interpret the 2 i8imm operands as a single i16 offset.
2035   bits<16> offset;
2036   let offset0 = offset{7-0};
2037   let offset1 = offset{15-8};
2038 }
2039
2040 multiclass DS_1A_RET <bits<8> op, string opName, RegisterClass rc,
2041   dag outs = (outs rc:$vdst),
2042   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2043   string asm = opName#" $vdst, $addr"#"$offset$gds"> {
2044
2045   def "" : DS_Pseudo <opName, outs, ins, []>;
2046
2047   let data0 = 0, data1 = 0 in {
2048     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2049     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2050   }
2051 }
2052
2053 multiclass DS_1A_Off8_RET <bits<8> op, string opName, RegisterClass rc,
2054   dag outs = (outs rc:$vdst),
2055   dag ins = (ins VGPR_32:$addr, ds_offset0:$offset0, ds_offset1:$offset1,
2056                  gds01:$gds),
2057   string asm = opName#" $vdst, $addr"#"$offset0"#"$offset1$gds"> {
2058
2059   def "" : DS_Pseudo <opName, outs, ins, []>;
2060
2061   let data0 = 0, data1 = 0, AsmMatchConverter = "cvtDSOffset01" in {
2062     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2063     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2064   }
2065 }
2066
2067 multiclass DS_1A1D_NORET <bits<8> op, string opName, RegisterClass rc,
2068   dag outs = (outs),
2069   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
2070   string asm = opName#" $addr, $data0"#"$offset$gds"> {
2071
2072   def "" : DS_Pseudo <opName, outs, ins, []>,
2073            AtomicNoRet<opName, 0>;
2074
2075   let data1 = 0, vdst = 0 in {
2076     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2077     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2078   }
2079 }
2080
2081 multiclass DS_1A1D_Off8_NORET <bits<8> op, string opName, RegisterClass rc,
2082   dag outs = (outs),
2083   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
2084               ds_offset0:$offset0, ds_offset1:$offset1, gds01:$gds),
2085   string asm = opName#" $addr, $data0, $data1"#"$offset0"#"$offset1"#"$gds"> {
2086
2087   def "" : DS_Pseudo <opName, outs, ins, []>;
2088
2089   let vdst = 0, AsmMatchConverter = "cvtDSOffset01" in {
2090     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2091     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2092   }
2093 }
2094
2095 multiclass DS_1A1D_RET <bits<8> op, string opName, RegisterClass rc,
2096                         string noRetOp = "",
2097   dag outs = (outs rc:$vdst),
2098   dag ins = (ins VGPR_32:$addr, rc:$data0, ds_offset:$offset, gds:$gds),
2099   string asm = opName#" $vdst, $addr, $data0"#"$offset$gds"> {
2100
2101   let hasPostISelHook = 1 in {
2102     def "" : DS_Pseudo <opName, outs, ins, []>,
2103              AtomicNoRet<noRetOp, 1>;
2104
2105     let data1 = 0 in {
2106       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2107       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2108     }
2109   }
2110 }
2111
2112 multiclass DS_1A2D_RET_m <bits<8> op, string opName, RegisterClass rc,
2113                           string noRetOp = "", dag ins,
2114   dag outs = (outs rc:$vdst),
2115   string asm = opName#" $vdst, $addr, $data0, $data1"#"$offset"#"$gds"> {
2116
2117   let hasPostISelHook = 1 in {
2118     def "" : DS_Pseudo <opName, outs, ins, []>,
2119              AtomicNoRet<noRetOp, 1>;
2120
2121     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2122     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2123   }
2124 }
2125
2126 multiclass DS_1A2D_RET <bits<8> op, string asm, RegisterClass rc,
2127                         string noRetOp = "", RegisterClass src = rc> :
2128   DS_1A2D_RET_m <op, asm, rc, noRetOp,
2129                  (ins VGPR_32:$addr, src:$data0, src:$data1,
2130                       ds_offset:$offset, gds:$gds)
2131 >;
2132
2133 multiclass DS_1A2D_NORET <bits<8> op, string opName, RegisterClass rc,
2134                           string noRetOp = opName,
2135   dag outs = (outs),
2136   dag ins = (ins VGPR_32:$addr, rc:$data0, rc:$data1,
2137                  ds_offset:$offset, gds:$gds),
2138   string asm = opName#" $addr, $data0, $data1"#"$offset"#"$gds"> {
2139
2140   def "" : DS_Pseudo <opName, outs, ins, []>,
2141            AtomicNoRet<noRetOp, 0>;
2142
2143   let vdst = 0 in {
2144     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2145     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2146   }
2147 }
2148
2149 multiclass DS_0A_RET <bits<8> op, string opName,
2150   dag outs = (outs VGPR_32:$vdst),
2151   dag ins = (ins ds_offset:$offset, gds:$gds),
2152   string asm = opName#" $vdst"#"$offset"#"$gds"> {
2153
2154   let mayLoad = 1, mayStore = 1 in {
2155     def "" : DS_Pseudo <opName, outs, ins, []>;
2156
2157     let addr = 0, data0 = 0, data1 = 0 in {
2158       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2159       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2160     } // end addr = 0, data0 = 0, data1 = 0
2161   } // end mayLoad = 1, mayStore = 1
2162 }
2163
2164 multiclass DS_1A_RET_GDS <bits<8> op, string opName,
2165   dag outs = (outs VGPR_32:$vdst),
2166   dag ins = (ins VGPR_32:$addr, ds_offset_gds:$offset),
2167   string asm = opName#" $vdst, $addr"#"$offset gds"> {
2168
2169   def "" : DS_Pseudo <opName, outs, ins, []>;
2170
2171   let data0 = 0, data1 = 0, gds = 1 in {
2172     def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2173     def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2174   } // end data0 = 0, data1 = 0, gds = 1
2175 }
2176
2177 multiclass DS_1A_GDS <bits<8> op, string opName,
2178   dag outs = (outs),
2179   dag ins = (ins VGPR_32:$addr),
2180   string asm = opName#" $addr gds"> {
2181
2182   def "" : DS_Pseudo <opName, outs, ins, []>;
2183
2184   let vdst = 0, data0 = 0, data1 = 0, offset0 = 0, offset1 = 0, gds = 1 in {
2185     def _si : DS_Real_si <op, opName, outs, ins, asm>;
2186     def _vi : DS_Real_vi <op, opName, outs, ins, asm>;
2187   } // end vdst = 0, data = 0, data1 = 0, gds = 1
2188 }
2189
2190 multiclass DS_1A <bits<8> op, string opName,
2191   dag outs = (outs),
2192   dag ins = (ins VGPR_32:$addr, ds_offset:$offset, gds:$gds),
2193   string asm = opName#" $addr"#"$offset"#"$gds"> {
2194
2195   let mayLoad = 1, mayStore = 1 in {
2196     def "" : DS_Pseudo <opName, outs, ins, []>;
2197
2198     let vdst = 0, data0 = 0, data1 = 0 in {
2199       def _si : DS_Off16_Real_si <op, opName, outs, ins, asm>;
2200       def _vi : DS_Off16_Real_vi <op, opName, outs, ins, asm>;
2201     } // let vdst = 0, data0 = 0, data1 = 0
2202   } // end mayLoad = 1, mayStore = 1
2203 }
2204
2205 //===----------------------------------------------------------------------===//
2206 // MTBUF classes
2207 //===----------------------------------------------------------------------===//
2208
2209 class MTBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2210   MTBUF <outs, ins, "", pattern>,
2211   SIMCInstr<opName, SISubtarget.NONE> {
2212   let isPseudo = 1;
2213   let isCodeGenOnly = 1;
2214 }
2215
2216 class MTBUF_Real_si <bits<3> op, string opName, dag outs, dag ins,
2217                     string asm> :
2218   MTBUF <outs, ins, asm, []>,
2219   MTBUFe <op>,
2220   SIMCInstr<opName, SISubtarget.SI>;
2221
2222 class MTBUF_Real_vi <bits<4> op, string opName, dag outs, dag ins, string asm> :
2223   MTBUF <outs, ins, asm, []>,
2224   MTBUFe_vi <op>,
2225   SIMCInstr <opName, SISubtarget.VI>;
2226
2227 multiclass MTBUF_m <bits<3> op, string opName, dag outs, dag ins, string asm,
2228                     list<dag> pattern> {
2229
2230   def "" : MTBUF_Pseudo <opName, outs, ins, pattern>;
2231
2232   def _si : MTBUF_Real_si <op, opName, outs, ins, asm>;
2233
2234   def _vi : MTBUF_Real_vi <{0, op{2}, op{1}, op{0}}, opName, outs, ins, asm>;
2235
2236 }
2237
2238 let mayStore = 1, mayLoad = 0 in {
2239
2240 multiclass MTBUF_Store_Helper <bits<3> op, string opName,
2241                                RegisterClass regClass> : MTBUF_m <
2242   op, opName, (outs),
2243   (ins regClass:$vdata, u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc,
2244    i1imm:$addr64, i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr,
2245    SReg_128:$srsrc, i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2246   opName#" $vdata, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2247         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2248 >;
2249
2250 } // mayStore = 1, mayLoad = 0
2251
2252 let mayLoad = 1, mayStore = 0 in {
2253
2254 multiclass MTBUF_Load_Helper <bits<3> op, string opName,
2255                               RegisterClass regClass> : MTBUF_m <
2256   op, opName, (outs regClass:$dst),
2257   (ins u16imm:$offset, i1imm:$offen, i1imm:$idxen, i1imm:$glc, i1imm:$addr64,
2258        i8imm:$dfmt, i8imm:$nfmt, VGPR_32:$vaddr, SReg_128:$srsrc,
2259        i1imm:$slc, i1imm:$tfe, SCSrc_32:$soffset),
2260   opName#" $dst, $offset, $offen, $idxen, $glc, $addr64, $dfmt,"
2261         #" $nfmt, $vaddr, $srsrc, $slc, $tfe, $soffset", []
2262 >;
2263
2264 } // mayLoad = 1, mayStore = 0
2265
2266 //===----------------------------------------------------------------------===//
2267 // MUBUF classes
2268 //===----------------------------------------------------------------------===//
2269
2270 class mubuf <bits<7> si, bits<7> vi = si> {
2271   field bits<7> SI = si;
2272   field bits<7> VI = vi;
2273 }
2274
2275 let isCodeGenOnly = 0 in {
2276
2277 class MUBUF_si <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2278   MUBUF <outs, ins, asm, pattern>, MUBUFe <op> {
2279   let lds  = 0;
2280 }
2281
2282 } // End let isCodeGenOnly = 0
2283
2284 class MUBUF_vi <bits<7> op, dag outs, dag ins, string asm, list<dag> pattern> :
2285   MUBUF <outs, ins, asm, pattern>, MUBUFe_vi <op> {
2286   let lds = 0;
2287 }
2288
2289 class MUBUFAddr64Table <bit is_addr64, string suffix = ""> {
2290   bit IsAddr64 = is_addr64;
2291   string OpName = NAME # suffix;
2292 }
2293
2294 class MUBUF_Pseudo <string opName, dag outs, dag ins, list<dag> pattern> :
2295   MUBUF <outs, ins, "", pattern>,
2296   SIMCInstr<opName, SISubtarget.NONE> {
2297   let isPseudo = 1;
2298   let isCodeGenOnly = 1;
2299
2300   // dummy fields, so that we can use let statements around multiclasses
2301   bits<1> offen;
2302   bits<1> idxen;
2303   bits<8> vaddr;
2304   bits<1> glc;
2305   bits<1> slc;
2306   bits<1> tfe;
2307   bits<8> soffset;
2308 }
2309
2310 class MUBUF_Real_si <mubuf op, string opName, dag outs, dag ins,
2311                      string asm> :
2312   MUBUF <outs, ins, asm, []>,
2313   MUBUFe <op.SI>,
2314   SIMCInstr<opName, SISubtarget.SI> {
2315   let lds = 0;
2316 }
2317
2318 class MUBUF_Real_vi <mubuf op, string opName, dag outs, dag ins,
2319                      string asm> :
2320   MUBUF <outs, ins, asm, []>,
2321   MUBUFe_vi <op.VI>,
2322   SIMCInstr<opName, SISubtarget.VI> {
2323   let lds = 0;
2324 }
2325
2326 multiclass MUBUF_m <mubuf op, string opName, dag outs, dag ins, string asm,
2327                     list<dag> pattern> {
2328
2329   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2330            MUBUFAddr64Table <0>;
2331
2332   let addr64 = 0, isCodeGenOnly = 0 in {
2333     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2334   }
2335
2336   def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2337 }
2338
2339 multiclass MUBUFAddr64_m <mubuf op, string opName, dag outs,
2340                           dag ins, string asm, list<dag> pattern> {
2341
2342   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2343            MUBUFAddr64Table <1>;
2344
2345   let addr64 = 1, isCodeGenOnly = 0 in {
2346     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2347   }
2348
2349   // There is no VI version. If the pseudo is selected, it should be lowered
2350   // for VI appropriately.
2351 }
2352
2353 multiclass MUBUFAtomicOffset_m <mubuf op, string opName, dag outs, dag ins,
2354                                 string asm, list<dag> pattern, bit is_return> {
2355
2356   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2357            MUBUFAddr64Table <0, !if(is_return, "_RTN", "")>,
2358            AtomicNoRet<NAME#"_OFFSET", is_return>;
2359
2360   let offen = 0, idxen = 0, tfe = 0, vaddr = 0 in {
2361     let addr64 = 0 in {
2362       def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2363     }
2364
2365     def _vi : MUBUF_Real_vi <op, opName, outs, ins, asm>;
2366   }
2367 }
2368
2369 multiclass MUBUFAtomicAddr64_m <mubuf op, string opName, dag outs, dag ins,
2370                                 string asm, list<dag> pattern, bit is_return> {
2371
2372   def "" : MUBUF_Pseudo <opName, outs, ins, pattern>,
2373            MUBUFAddr64Table <1, !if(is_return, "_RTN", "")>,
2374            AtomicNoRet<NAME#"_ADDR64", is_return>;
2375
2376   let offen = 0, idxen = 0, addr64 = 1, tfe = 0 in {
2377     def _si : MUBUF_Real_si <op, opName, outs, ins, asm>;
2378   }
2379
2380   // There is no VI version. If the pseudo is selected, it should be lowered
2381   // for VI appropriately.
2382 }
2383
2384 multiclass MUBUF_Atomic <mubuf op, string name, RegisterClass rc,
2385                          ValueType vt, SDPatternOperator atomic> {
2386
2387   let mayStore = 1, mayLoad = 1, hasPostISelHook = 1 in {
2388
2389     // No return variants
2390     let glc = 0 in {
2391
2392       defm _ADDR64 : MUBUFAtomicAddr64_m <
2393         op, name#"_addr64", (outs),
2394         (ins rc:$vdata, SReg_128:$srsrc, VReg_64:$vaddr,
2395              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2396         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#"$slc", [], 0
2397       >;
2398
2399       defm _OFFSET : MUBUFAtomicOffset_m <
2400         op, name#"_offset", (outs),
2401         (ins rc:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset, mbuf_offset:$offset,
2402              slc:$slc),
2403         name#" $vdata, $srsrc, $soffset"#"$offset"#"$slc", [], 0
2404       >;
2405     } // glc = 0
2406
2407     // Variant that return values
2408     let glc = 1, Constraints = "$vdata = $vdata_in",
2409         DisableEncoding = "$vdata_in"  in {
2410
2411       defm _RTN_ADDR64 : MUBUFAtomicAddr64_m <
2412         op, name#"_rtn_addr64", (outs rc:$vdata),
2413         (ins rc:$vdata_in, SReg_128:$srsrc, VReg_64:$vaddr,
2414              SCSrc_32:$soffset, mbuf_offset:$offset, slc:$slc),
2415         name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#" glc"#"$slc",
2416         [(set vt:$vdata,
2417          (atomic (MUBUFAddr64Atomic v4i32:$srsrc, i64:$vaddr, i32:$soffset,
2418                                     i16:$offset, i1:$slc), vt:$vdata_in))], 1
2419       >;
2420
2421       defm _RTN_OFFSET : MUBUFAtomicOffset_m <
2422         op, name#"_rtn_offset", (outs rc:$vdata),
2423         (ins rc:$vdata_in, SReg_128:$srsrc, SCSrc_32:$soffset,
2424              mbuf_offset:$offset, slc:$slc),
2425         name#" $vdata, $srsrc, $soffset"#"$offset"#" glc$slc",
2426         [(set vt:$vdata,
2427          (atomic (MUBUFOffsetAtomic v4i32:$srsrc, i32:$soffset, i16:$offset,
2428                                     i1:$slc), vt:$vdata_in))], 1
2429       >;
2430
2431     } // glc = 1
2432
2433   } // mayStore = 1, mayLoad = 1, hasPostISelHook = 1
2434 }
2435
2436 multiclass MUBUF_Load_Helper <mubuf op, string name, RegisterClass regClass,
2437                               ValueType load_vt = i32,
2438                               SDPatternOperator ld = null_frag> {
2439
2440   let mayLoad = 1, mayStore = 0 in {
2441     let offen = 0, idxen = 0, vaddr = 0 in {
2442       defm _OFFSET : MUBUF_m <op, name#"_offset", (outs regClass:$vdata),
2443                            (ins SReg_128:$srsrc, SCSrc_32:$soffset,
2444                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2445                            name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2446                            [(set load_vt:$vdata, (ld (MUBUFOffset v4i32:$srsrc,
2447                                                      i32:$soffset, i16:$offset,
2448                                                      i1:$glc, i1:$slc, i1:$tfe)))]>;
2449     }
2450
2451     let offen = 1, idxen = 0  in {
2452       defm _OFFEN  : MUBUF_m <op, name#"_offen", (outs regClass:$vdata),
2453                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2454                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc, slc:$slc,
2455                            tfe:$tfe),
2456                            name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2457     }
2458
2459     let offen = 0, idxen = 1 in {
2460       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs regClass:$vdata),
2461                            (ins VGPR_32:$vaddr, SReg_128:$srsrc,
2462                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2463                            slc:$slc, tfe:$tfe),
2464                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2465     }
2466
2467     let offen = 1, idxen = 1 in {
2468       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs regClass:$vdata),
2469                            (ins VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2470                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2471                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2472     }
2473
2474     let offen = 0, idxen = 0 in {
2475       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs regClass:$vdata),
2476                            (ins VReg_64:$vaddr, SReg_128:$srsrc,
2477                                 SCSrc_32:$soffset, mbuf_offset:$offset,
2478                                 glc:$glc, slc:$slc, tfe:$tfe),
2479                            name#" $vdata, $vaddr, $srsrc, $soffset addr64"#"$offset"#
2480                                 "$glc"#"$slc"#"$tfe",
2481                            [(set load_vt:$vdata, (ld (MUBUFAddr64 v4i32:$srsrc,
2482                                                   i64:$vaddr, i32:$soffset,
2483                                                   i16:$offset, i1:$glc, i1:$slc,
2484                                                   i1:$tfe)))]>;
2485     }
2486   }
2487 }
2488
2489 multiclass MUBUF_Store_Helper <mubuf op, string name, RegisterClass vdataClass,
2490                           ValueType store_vt = i32, SDPatternOperator st = null_frag> {
2491   let mayLoad = 0, mayStore = 1 in {
2492     defm : MUBUF_m <op, name, (outs),
2493                     (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2494                     mbuf_offset:$offset, offen:$offen, idxen:$idxen, glc:$glc, slc:$slc,
2495                     tfe:$tfe),
2496                     name#" $vdata, $vaddr, $srsrc, $soffset"#"$offen"#"$idxen"#"$offset"#
2497                          "$glc"#"$slc"#"$tfe", []>;
2498
2499     let offen = 0, idxen = 0, vaddr = 0 in {
2500       defm _OFFSET : MUBUF_m <op, name#"_offset",(outs),
2501                               (ins vdataClass:$vdata, SReg_128:$srsrc, SCSrc_32:$soffset,
2502                               mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2503                               name#" $vdata, $srsrc, $soffset"#"$offset"#"$glc"#"$slc"#"$tfe",
2504                               [(st store_vt:$vdata, (MUBUFOffset v4i32:$srsrc, i32:$soffset,
2505                                    i16:$offset, i1:$glc, i1:$slc, i1:$tfe))]>;
2506     } // offen = 0, idxen = 0, vaddr = 0
2507
2508     let offen = 1, idxen = 0  in {
2509       defm _OFFEN : MUBUF_m <op, name#"_offen", (outs),
2510                              (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2511                               SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2512                               slc:$slc, tfe:$tfe),
2513                              name#" $vdata, $vaddr, $srsrc, $soffset offen"#"$offset"#
2514                              "$glc"#"$slc"#"$tfe", []>;
2515     } // end offen = 1, idxen = 0
2516
2517     let offen = 0, idxen = 1 in {
2518       defm _IDXEN  : MUBUF_m <op, name#"_idxen", (outs),
2519                            (ins vdataClass:$vdata, VGPR_32:$vaddr, SReg_128:$srsrc,
2520                            SCSrc_32:$soffset, mbuf_offset:$offset, glc:$glc,
2521                            slc:$slc, tfe:$tfe),
2522                            name#" $vdata, $vaddr, $srsrc, $soffset idxen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2523     }
2524
2525     let offen = 1, idxen = 1 in {
2526       defm _BOTHEN : MUBUF_m <op, name#"_bothen", (outs),
2527                            (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc, SCSrc_32:$soffset,
2528                            mbuf_offset:$offset, glc:$glc, slc:$slc, tfe:$tfe),
2529                            name#" $vdata, $vaddr, $srsrc, $soffset idxen offen"#"$offset"#"$glc"#"$slc"#"$tfe", []>;
2530     }
2531
2532     let offen = 0, idxen = 0 in {
2533       defm _ADDR64 : MUBUFAddr64_m <op, name#"_addr64", (outs),
2534                                     (ins vdataClass:$vdata, VReg_64:$vaddr, SReg_128:$srsrc,
2535                                          SCSrc_32:$soffset,
2536                                          mbuf_offset:$offset, glc:$glc, slc:$slc,
2537                                          tfe:$tfe),
2538                                     name#" $vdata, $vaddr, $srsrc, $soffset addr64"#
2539                                          "$offset"#"$glc"#"$slc"#"$tfe",
2540                                     [(st store_vt:$vdata,
2541                                       (MUBUFAddr64 v4i32:$srsrc, i64:$vaddr,
2542                                                    i32:$soffset, i16:$offset,
2543                                                    i1:$glc, i1:$slc, i1:$tfe))]>;
2544     }
2545   } // End mayLoad = 0, mayStore = 1
2546 }
2547
2548 // For cache invalidation instructions.
2549 multiclass MUBUF_Invalidate <mubuf op, string opName, SDPatternOperator node> {
2550   let hasSideEffects = 1, mayStore = 1, AsmMatchConverter = "" in {
2551     def "" : MUBUF_Pseudo <opName, (outs), (ins), [(node)]>;
2552
2553     // Set everything to 0.
2554     let offset = 0, offen = 0, idxen = 0, glc = 0, vaddr = 0,
2555         vdata = 0, srsrc = 0, slc = 0, tfe = 0, soffset = 0 in {
2556       let addr64 = 0 in {
2557         def _si : MUBUF_Real_si <op, opName, (outs), (ins), opName>;
2558       }
2559
2560       def _vi : MUBUF_Real_vi <op, opName, (outs), (ins), opName>;
2561     }
2562   } // End hasSideEffects = 1, mayStore = 1, AsmMatchConverter = ""
2563 }
2564
2565 class FLAT_Load_Helper <bits<7> op, string asm, RegisterClass regClass> :
2566       FLAT <op, (outs regClass:$vdst),
2567                 (ins VReg_64:$addr, glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2568             asm#" $vdst, $addr"#"$glc"#"$slc"#"$tfe", []> {
2569   let data = 0;
2570   let mayLoad = 1;
2571 }
2572
2573 class FLAT_Store_Helper <bits<7> op, string name, RegisterClass vdataClass> :
2574       FLAT <op, (outs), (ins vdataClass:$data, VReg_64:$addr,
2575                              glc_flat:$glc, slc_flat:$slc, tfe_flat:$tfe),
2576           name#" $data, $addr"#"$glc"#"$slc"#"$tfe",
2577          []> {
2578
2579   let mayLoad = 0;
2580   let mayStore = 1;
2581
2582   // Encoding
2583   let vdst = 0;
2584 }
2585
2586 multiclass FLAT_ATOMIC <bits<7> op, string name, RegisterClass vdst_rc,
2587                         RegisterClass data_rc = vdst_rc> {
2588
2589   let mayLoad = 1, mayStore = 1 in {
2590     def "" : FLAT <op, (outs),
2591                   (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2592                        tfe_flat_atomic:$tfe),
2593                    name#" $addr, $data"#"$slc"#"$tfe", []>,
2594              AtomicNoRet <NAME, 0> {
2595       let glc = 0;
2596       let vdst = 0;
2597     }
2598
2599     def _RTN : FLAT <op, (outs vdst_rc:$vdst),
2600                      (ins VReg_64:$addr, data_rc:$data, slc_flat_atomic:$slc,
2601                           tfe_flat_atomic:$tfe),
2602                      name#" $vdst, $addr, $data glc"#"$slc"#"$tfe", []>,
2603                AtomicNoRet <NAME, 1> {
2604       let glc = 1;
2605       let hasPostISelHook = 1;
2606     }
2607   }
2608 }
2609
2610 class MIMG_Mask <string op, int channels> {
2611   string Op = op;
2612   int Channels = channels;
2613 }
2614
2615 class MIMG_NoSampler_Helper <bits<7> op, string asm,
2616                              RegisterClass dst_rc,
2617                              RegisterClass src_rc> : MIMG <
2618   op,
2619   (outs dst_rc:$vdata),
2620   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2621        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2622        SReg_256:$srsrc),
2623   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2624      #" $tfe, $lwe, $slc, $vaddr, $srsrc",
2625   []> {
2626   let ssamp = 0;
2627   let mayLoad = 1;
2628   let mayStore = 0;
2629   let hasPostISelHook = 1;
2630 }
2631
2632 multiclass MIMG_NoSampler_Src_Helper <bits<7> op, string asm,
2633                                       RegisterClass dst_rc,
2634                                       int channels> {
2635   def _V1 : MIMG_NoSampler_Helper <op, asm, dst_rc, VGPR_32>,
2636             MIMG_Mask<asm#"_V1", channels>;
2637   def _V2 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_64>,
2638             MIMG_Mask<asm#"_V2", channels>;
2639   def _V4 : MIMG_NoSampler_Helper <op, asm, dst_rc, VReg_128>,
2640             MIMG_Mask<asm#"_V4", channels>;
2641 }
2642
2643 multiclass MIMG_NoSampler <bits<7> op, string asm> {
2644   defm _V1 : MIMG_NoSampler_Src_Helper <op, asm, VGPR_32, 1>;
2645   defm _V2 : MIMG_NoSampler_Src_Helper <op, asm, VReg_64, 2>;
2646   defm _V3 : MIMG_NoSampler_Src_Helper <op, asm, VReg_96, 3>;
2647   defm _V4 : MIMG_NoSampler_Src_Helper <op, asm, VReg_128, 4>;
2648 }
2649
2650 class MIMG_Sampler_Helper <bits<7> op, string asm,
2651                            RegisterClass dst_rc,
2652                            RegisterClass src_rc, int wqm> : MIMG <
2653   op,
2654   (outs dst_rc:$vdata),
2655   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2656        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2657        SReg_256:$srsrc, SReg_128:$ssamp),
2658   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2659      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2660   []> {
2661   let mayLoad = 1;
2662   let mayStore = 0;
2663   let hasPostISelHook = 1;
2664   let WQM = wqm;
2665 }
2666
2667 multiclass MIMG_Sampler_Src_Helper <bits<7> op, string asm,
2668                                     RegisterClass dst_rc,
2669                                     int channels, int wqm> {
2670   def _V1 : MIMG_Sampler_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2671             MIMG_Mask<asm#"_V1", channels>;
2672   def _V2 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_64, wqm>,
2673             MIMG_Mask<asm#"_V2", channels>;
2674   def _V4 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_128, wqm>,
2675             MIMG_Mask<asm#"_V4", channels>;
2676   def _V8 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_256, wqm>,
2677             MIMG_Mask<asm#"_V8", channels>;
2678   def _V16 : MIMG_Sampler_Helper <op, asm, dst_rc, VReg_512, wqm>,
2679             MIMG_Mask<asm#"_V16", channels>;
2680 }
2681
2682 multiclass MIMG_Sampler <bits<7> op, string asm> {
2683   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 0>;
2684   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 0>;
2685   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 0>;
2686   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 0>;
2687 }
2688
2689 multiclass MIMG_Sampler_WQM <bits<7> op, string asm> {
2690   defm _V1 : MIMG_Sampler_Src_Helper<op, asm, VGPR_32, 1, 1>;
2691   defm _V2 : MIMG_Sampler_Src_Helper<op, asm, VReg_64, 2, 1>;
2692   defm _V3 : MIMG_Sampler_Src_Helper<op, asm, VReg_96, 3, 1>;
2693   defm _V4 : MIMG_Sampler_Src_Helper<op, asm, VReg_128, 4, 1>;
2694 }
2695
2696 class MIMG_Gather_Helper <bits<7> op, string asm,
2697                           RegisterClass dst_rc,
2698                           RegisterClass src_rc, int wqm> : MIMG <
2699   op,
2700   (outs dst_rc:$vdata),
2701   (ins i32imm:$dmask, i1imm:$unorm, i1imm:$glc, i1imm:$da, i1imm:$r128,
2702        i1imm:$tfe, i1imm:$lwe, i1imm:$slc, src_rc:$vaddr,
2703        SReg_256:$srsrc, SReg_128:$ssamp),
2704   asm#" $vdata, $dmask, $unorm, $glc, $da, $r128,"
2705      #" $tfe, $lwe, $slc, $vaddr, $srsrc, $ssamp",
2706   []> {
2707   let mayLoad = 1;
2708   let mayStore = 0;
2709
2710   // DMASK was repurposed for GATHER4. 4 components are always
2711   // returned and DMASK works like a swizzle - it selects
2712   // the component to fetch. The only useful DMASK values are
2713   // 1=red, 2=green, 4=blue, 8=alpha. (e.g. 1 returns
2714   // (red,red,red,red) etc.) The ISA document doesn't mention
2715   // this.
2716   // Therefore, disable all code which updates DMASK by setting these two:
2717   let MIMG = 0;
2718   let hasPostISelHook = 0;
2719   let WQM = wqm;
2720 }
2721
2722 multiclass MIMG_Gather_Src_Helper <bits<7> op, string asm,
2723                                     RegisterClass dst_rc,
2724                                     int channels, int wqm> {
2725   def _V1 : MIMG_Gather_Helper <op, asm, dst_rc, VGPR_32, wqm>,
2726             MIMG_Mask<asm#"_V1", channels>;
2727   def _V2 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_64, wqm>,
2728             MIMG_Mask<asm#"_V2", channels>;
2729   def _V4 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_128, wqm>,
2730             MIMG_Mask<asm#"_V4", channels>;
2731   def _V8 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_256, wqm>,
2732             MIMG_Mask<asm#"_V8", channels>;
2733   def _V16 : MIMG_Gather_Helper <op, asm, dst_rc, VReg_512, wqm>,
2734             MIMG_Mask<asm#"_V16", channels>;
2735 }
2736
2737 multiclass MIMG_Gather <bits<7> op, string asm> {
2738   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 0>;
2739   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 0>;
2740   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 0>;
2741   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 0>;
2742 }
2743
2744 multiclass MIMG_Gather_WQM <bits<7> op, string asm> {
2745   defm _V1 : MIMG_Gather_Src_Helper<op, asm, VGPR_32, 1, 1>;
2746   defm _V2 : MIMG_Gather_Src_Helper<op, asm, VReg_64, 2, 1>;
2747   defm _V3 : MIMG_Gather_Src_Helper<op, asm, VReg_96, 3, 1>;
2748   defm _V4 : MIMG_Gather_Src_Helper<op, asm, VReg_128, 4, 1>;
2749 }
2750
2751 //===----------------------------------------------------------------------===//
2752 // Vector instruction mappings
2753 //===----------------------------------------------------------------------===//
2754
2755 // Maps an opcode in e32 form to its e64 equivalent
2756 def getVOPe64 : InstrMapping {
2757   let FilterClass = "VOP";
2758   let RowFields = ["OpName"];
2759   let ColFields = ["Size"];
2760   let KeyCol = ["4"];
2761   let ValueCols = [["8"]];
2762 }
2763
2764 // Maps an opcode in e64 form to its e32 equivalent
2765 def getVOPe32 : InstrMapping {
2766   let FilterClass = "VOP";
2767   let RowFields = ["OpName"];
2768   let ColFields = ["Size"];
2769   let KeyCol = ["8"];
2770   let ValueCols = [["4"]];
2771 }
2772
2773 def getMaskedMIMGOp : InstrMapping {
2774   let FilterClass = "MIMG_Mask";
2775   let RowFields = ["Op"];
2776   let ColFields = ["Channels"];
2777   let KeyCol = ["4"];
2778   let ValueCols = [["1"], ["2"], ["3"] ];
2779 }
2780
2781 // Maps an commuted opcode to its original version
2782 def getCommuteOrig : InstrMapping {
2783   let FilterClass = "VOP2_REV";
2784   let RowFields = ["RevOp"];
2785   let ColFields = ["IsOrig"];
2786   let KeyCol = ["0"];
2787   let ValueCols = [["1"]];
2788 }
2789
2790 // Maps an original opcode to its commuted version
2791 def getCommuteRev : InstrMapping {
2792   let FilterClass = "VOP2_REV";
2793   let RowFields = ["RevOp"];
2794   let ColFields = ["IsOrig"];
2795   let KeyCol = ["1"];
2796   let ValueCols = [["0"]];
2797 }
2798
2799 def getCommuteCmpOrig : InstrMapping {
2800   let FilterClass = "VOP2_REV";
2801   let RowFields = ["RevOp"];
2802   let ColFields = ["IsOrig"];
2803   let KeyCol = ["0"];
2804   let ValueCols = [["1"]];
2805 }
2806
2807 // Maps an original opcode to its commuted version
2808 def getCommuteCmpRev : InstrMapping {
2809   let FilterClass = "VOP2_REV";
2810   let RowFields = ["RevOp"];
2811   let ColFields = ["IsOrig"];
2812   let KeyCol = ["1"];
2813   let ValueCols = [["0"]];
2814 }
2815
2816
2817 def getMCOpcodeGen : InstrMapping {
2818   let FilterClass = "SIMCInstr";
2819   let RowFields = ["PseudoInstr"];
2820   let ColFields = ["Subtarget"];
2821   let KeyCol = [!cast<string>(SISubtarget.NONE)];
2822   let ValueCols = [[!cast<string>(SISubtarget.SI)],[!cast<string>(SISubtarget.VI)]];
2823 }
2824
2825 def getAddr64Inst : InstrMapping {
2826   let FilterClass = "MUBUFAddr64Table";
2827   let RowFields = ["OpName"];
2828   let ColFields = ["IsAddr64"];
2829   let KeyCol = ["0"];
2830   let ValueCols = [["1"]];
2831 }
2832
2833 // Maps an atomic opcode to its version with a return value.
2834 def getAtomicRetOp : InstrMapping {
2835   let FilterClass = "AtomicNoRet";
2836   let RowFields = ["NoRetOp"];
2837   let ColFields = ["IsRet"];
2838   let KeyCol = ["0"];
2839   let ValueCols = [["1"]];
2840 }
2841
2842 // Maps an atomic opcode to its returnless version.
2843 def getAtomicNoRetOp : InstrMapping {
2844   let FilterClass = "AtomicNoRet";
2845   let RowFields = ["NoRetOp"];
2846   let ColFields = ["IsRet"];
2847   let KeyCol = ["1"];
2848   let ValueCols = [["0"]];
2849 }
2850
2851 include "SIInstructions.td"
2852 include "CIInstructions.td"
2853 include "VIInstructions.td"