lib/Target/AMDGPU/R600InstrInfo.cpp

   1 //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief R600 Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "R600InstrInfo.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDGPUTargetMachine.h"
  19 #include "R600Defines.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 using namespace llvm;
  27
  28 #define GET_INSTRINFO_CTOR_DTOR
  29 #include "AMDGPUGenDFAPacketizer.inc"
  30
  31 R600InstrInfo::R600InstrInfo(const AMDGPUSubtarget &st)
  32     : AMDGPUInstrInfo(st), RI() {}
  33
  34 const R600RegisterInfo &R600InstrInfo::getRegisterInfo() const {
  35   return RI;
  36 }
  37
  38 bool R600InstrInfo::isTrig(const MachineInstr &MI) const {
  39   return get(MI.getOpcode()).TSFlags & R600_InstFlag::TRIG;
  40 }
  41
  42 bool R600InstrInfo::isVector(const MachineInstr &MI) const {
  43   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
  44 }
  45
  46 void
  47 R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  48                            MachineBasicBlock::iterator MI, DebugLoc DL,
  49                            unsigned DestReg, unsigned SrcReg,
  50                            bool KillSrc) const {
  51   unsigned VectorComponents = 0;
  52   if ((AMDGPU::R600_Reg128RegClass.contains(DestReg) ||
  53       AMDGPU::R600_Reg128VerticalRegClass.contains(DestReg)) &&
  54       (AMDGPU::R600_Reg128RegClass.contains(SrcReg) ||
  55        AMDGPU::R600_Reg128VerticalRegClass.contains(SrcReg))) {
  56     VectorComponents = 4;
  57   } else if((AMDGPU::R600_Reg64RegClass.contains(DestReg) ||
  58             AMDGPU::R600_Reg64VerticalRegClass.contains(DestReg)) &&
  59             (AMDGPU::R600_Reg64RegClass.contains(SrcReg) ||
  60              AMDGPU::R600_Reg64VerticalRegClass.contains(SrcReg))) {
  61     VectorComponents = 2;
  62   }
  63
  64   if (VectorComponents > 0) {
  65     for (unsigned I = 0; I < VectorComponents; I++) {
  66       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
  67       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  68                               RI.getSubReg(DestReg, SubRegIndex),
  69                               RI.getSubReg(SrcReg, SubRegIndex))
  70                               .addReg(DestReg,
  71                                       RegState::Define | RegState::Implicit);
  72     }
  73   } else {
  74     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  75                                                   DestReg, SrcReg);
  76     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
  77                                     .setIsKill(KillSrc);
  78   }
  79 }
  80
  81 /// \returns true if \p MBBI can be moved into a new basic.
  82 bool R600InstrInfo::isLegalToSplitMBBAt(MachineBasicBlock &MBB,
  83                                        MachineBasicBlock::iterator MBBI) const {
  84   for (MachineInstr::const_mop_iterator I = MBBI->operands_begin(),
  85                                         E = MBBI->operands_end(); I != E; ++I) {
  86     if (I->isReg() && !TargetRegisterInfo::isVirtualRegister(I->getReg()) &&
  87         I->isUse() && RI.isPhysRegLiveAcrossClauses(I->getReg()))
  88       return false;
  89   }
  90   return true;
  91 }
  92
  93 bool R600InstrInfo::isMov(unsigned Opcode) const {
  94
  95
  96   switch(Opcode) {
  97   default: return false;
  98   case AMDGPU::MOV:
  99   case AMDGPU::MOV_IMM_F32:
 100   case AMDGPU::MOV_IMM_I32:
 101     return true;
 102   }
 103 }
 104
 105 // Some instructions act as place holders to emulate operations that the GPU
 106 // hardware does automatically. This function can be used to check if
 107 // an opcode falls into this category.
 108 bool R600InstrInfo::isPlaceHolderOpcode(unsigned Opcode) const {
 109   switch (Opcode) {
 110   default: return false;
 111   case AMDGPU::RETURN:
 112     return true;
 113   }
 114 }
 115
 116 bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
 117   return false;
 118 }
 119
 120 bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
 121   switch(Opcode) {
 122     default: return false;
 123     case AMDGPU::CUBE_r600_pseudo:
 124     case AMDGPU::CUBE_r600_real:
 125     case AMDGPU::CUBE_eg_pseudo:
 126     case AMDGPU::CUBE_eg_real:
 127       return true;
 128   }
 129 }
 130
 131 bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
 132   unsigned TargetFlags = get(Opcode).TSFlags;
 133
 134   return (TargetFlags & R600_InstFlag::ALU_INST);
 135 }
 136
 137 bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
 138   unsigned TargetFlags = get(Opcode).TSFlags;
 139
 140   return ((TargetFlags & R600_InstFlag::OP1) |
 141           (TargetFlags & R600_InstFlag::OP2) |
 142           (TargetFlags & R600_InstFlag::OP3));
 143 }
 144
 145 bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
 146   unsigned TargetFlags = get(Opcode).TSFlags;
 147
 148   return ((TargetFlags & R600_InstFlag::LDS_1A) |
 149           (TargetFlags & R600_InstFlag::LDS_1A1D) |
 150           (TargetFlags & R600_InstFlag::LDS_1A2D));
 151 }
 152
 153 bool R600InstrInfo::isLDSNoRetInstr(unsigned Opcode) const {
 154   return isLDSInstr(Opcode) && getOperandIdx(Opcode, AMDGPU::OpName::dst) == -1;
 155 }
 156
 157 bool R600InstrInfo::isLDSRetInstr(unsigned Opcode) const {
 158   return isLDSInstr(Opcode) && getOperandIdx(Opcode, AMDGPU::OpName::dst) != -1;
 159 }
 160
 161 bool R600InstrInfo::canBeConsideredALU(const MachineInstr *MI) const {
 162   if (isALUInstr(MI->getOpcode()))
 163     return true;
 164   if (isVector(*MI) || isCubeOp(MI->getOpcode()))
 165     return true;
 166   switch (MI->getOpcode()) {
 167   case AMDGPU::PRED_X:
 168   case AMDGPU::INTERP_PAIR_XY:
 169   case AMDGPU::INTERP_PAIR_ZW:
 170   case AMDGPU::INTERP_VEC_LOAD:
 171   case AMDGPU::COPY:
 172   case AMDGPU::DOT_4:
 173     return true;
 174   default:
 175     return false;
 176   }
 177 }
 178
 179 bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
 180   if (ST.hasCaymanISA())
 181     return false;
 182   return (get(Opcode).getSchedClass() == AMDGPU::Sched::TransALU);
 183 }
 184
 185 bool R600InstrInfo::isTransOnly(const MachineInstr *MI) const {
 186   return isTransOnly(MI->getOpcode());
 187 }
 188
 189 bool R600InstrInfo::isVectorOnly(unsigned Opcode) const {
 190   return (get(Opcode).getSchedClass() == AMDGPU::Sched::VecALU);
 191 }
 192
 193 bool R600InstrInfo::isVectorOnly(const MachineInstr *MI) const {
 194   return isVectorOnly(MI->getOpcode());
 195 }
 196
 197 bool R600InstrInfo::isExport(unsigned Opcode) const {
 198   return (get(Opcode).TSFlags & R600_InstFlag::IS_EXPORT);
 199 }
 200
 201 bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
 202   return ST.hasVertexCache() && IS_VTX(get(Opcode));
 203 }
 204
 205 bool R600InstrInfo::usesVertexCache(const MachineInstr *MI) const {
 206   const MachineFunction *MF = MI->getParent()->getParent();
 207   const R600MachineFunctionInfo *MFI = MF->getInfo<R600MachineFunctionInfo>();
 208   return MFI->getShaderType() != ShaderType::COMPUTE &&
 209     usesVertexCache(MI->getOpcode());
 210 }
 211
 212 bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
 213   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
 214 }
 215
 216 bool R600InstrInfo::usesTextureCache(const MachineInstr *MI) const {
 217   const MachineFunction *MF = MI->getParent()->getParent();
 218   const R600MachineFunctionInfo *MFI = MF->getInfo<R600MachineFunctionInfo>();
 219   return (MFI->getShaderType() == ShaderType::COMPUTE &&
 220           usesVertexCache(MI->getOpcode())) ||
 221     usesTextureCache(MI->getOpcode());
 222 }
 223
 224 bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
 225   switch (Opcode) {
 226   case AMDGPU::KILLGT:
 227   case AMDGPU::GROUP_BARRIER:
 228     return true;
 229   default:
 230     return false;
 231   }
 232 }
 233
 234 bool R600InstrInfo::usesAddressRegister(MachineInstr *MI) const {
 235   return  MI->findRegisterUseOperandIdx(AMDGPU::AR_X) != -1;
 236 }
 237
 238 bool R600InstrInfo::definesAddressRegister(MachineInstr *MI) const {
 239   return MI->findRegisterDefOperandIdx(AMDGPU::AR_X) != -1;
 240 }
 241
 242 bool R600InstrInfo::readsLDSSrcReg(const MachineInstr *MI) const {
 243   if (!isALUInstr(MI->getOpcode())) {
 244     return false;
 245   }
 246   for (MachineInstr::const_mop_iterator I = MI->operands_begin(),
 247                                         E = MI->operands_end(); I != E; ++I) {
 248     if (!I->isReg() || !I->isUse() ||
 249         TargetRegisterInfo::isVirtualRegister(I->getReg()))
 250       continue;
 251
 252     if (AMDGPU::R600_LDS_SRC_REGRegClass.contains(I->getReg()))
 253       return true;
 254   }
 255   return false;
 256 }
 257
 258 int R600InstrInfo::getSrcIdx(unsigned Opcode, unsigned SrcNum) const {
 259   static const unsigned OpTable[] = {
 260     AMDGPU::OpName::src0,
 261     AMDGPU::OpName::src1,
 262     AMDGPU::OpName::src2
 263   };
 264
 265   assert (SrcNum < 3);
 266   return getOperandIdx(Opcode, OpTable[SrcNum]);
 267 }
 268
 269 int R600InstrInfo::getSelIdx(unsigned Opcode, unsigned SrcIdx) const {
 270   static const unsigned SrcSelTable[][2] = {
 271     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 272     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 273     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 274     {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 275     {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 276     {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 277     {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 278     {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 279     {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 280     {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 281     {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W}
 282   };
 283
 284   for (const auto &Row : SrcSelTable) {
 285     if (getOperandIdx(Opcode, Row[0]) == (int)SrcIdx) {
 286       return getOperandIdx(Opcode, Row[1]);
 287     }
 288   }
 289   return -1;
 290 }
 291
 292 SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 293 R600InstrInfo::getSrcs(MachineInstr *MI) const {
 294   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
 295
 296   if (MI->getOpcode() == AMDGPU::DOT_4) {
 297     static const unsigned OpTable[8][2] = {
 298       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 299       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 300       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 301       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 302       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 303       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 304       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 305       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
 306     };
 307
 308     for (unsigned j = 0; j < 8; j++) {
 309       MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
 310                                                         OpTable[j][0]));
 311       unsigned Reg = MO.getReg();
 312       if (Reg == AMDGPU::ALU_CONST) {
 313         unsigned Sel = MI->getOperand(getOperandIdx(MI->getOpcode(),
 314                                                     OpTable[j][1])).getImm();
 315         Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 316         continue;
 317       }
 318
 319     }
 320     return Result;
 321   }
 322
 323   static const unsigned OpTable[3][2] = {
 324     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 325     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 326     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 327   };
 328
 329   for (unsigned j = 0; j < 3; j++) {
 330     int SrcIdx = getOperandIdx(MI->getOpcode(), OpTable[j][0]);
 331     if (SrcIdx < 0)
 332       break;
 333     MachineOperand &MO = MI->getOperand(SrcIdx);
 334     unsigned Reg = MI->getOperand(SrcIdx).getReg();
 335     if (Reg == AMDGPU::ALU_CONST) {
 336       unsigned Sel = MI->getOperand(
 337           getOperandIdx(MI->getOpcode(), OpTable[j][1])).getImm();
 338       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 339       continue;
 340     }
 341     if (Reg == AMDGPU::ALU_LITERAL_X) {
 342       unsigned Imm = MI->getOperand(
 343           getOperandIdx(MI->getOpcode(), AMDGPU::OpName::literal)).getImm();
 344       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Imm));
 345       continue;
 346     }
 347     Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, 0));
 348   }
 349   return Result;
 350 }
 351
 352 std::vector<std::pair<int, unsigned> >
 353 R600InstrInfo::ExtractSrcs(MachineInstr *MI,
 354                            const DenseMap<unsigned, unsigned> &PV,
 355                            unsigned &ConstCount) const {
 356   ConstCount = 0;
 357   ArrayRef<std::pair<MachineOperand *, int64_t>> Srcs = getSrcs(MI);
 358   const std::pair<int, unsigned> DummyPair(-1, 0);
 359   std::vector<std::pair<int, unsigned> > Result;
 360   unsigned i = 0;
 361   for (unsigned n = Srcs.size(); i < n; ++i) {
 362     unsigned Reg = Srcs[i].first->getReg();
 363     unsigned Index = RI.getEncodingValue(Reg) & 0xff;
 364     if (Reg == AMDGPU::OQAP) {
 365       Result.push_back(std::pair<int, unsigned>(Index, 0));
 366     }
 367     if (PV.find(Reg) != PV.end()) {
 368       // 255 is used to tells its a PS/PV reg
 369       Result.push_back(std::pair<int, unsigned>(255, 0));
 370       continue;
 371     }
 372     if (Index > 127) {
 373       ConstCount++;
 374       Result.push_back(DummyPair);
 375       continue;
 376     }
 377     unsigned Chan = RI.getHWRegChan(Reg);
 378     Result.push_back(std::pair<int, unsigned>(Index, Chan));
 379   }
 380   for (; i < 3; ++i)
 381     Result.push_back(DummyPair);
 382   return Result;
 383 }
 384
 385 static std::vector<std::pair<int, unsigned> >
 386 Swizzle(std::vector<std::pair<int, unsigned> > Src,
 387         R600InstrInfo::BankSwizzle Swz) {
 388   if (Src[0] == Src[1])
 389     Src[1].first = -1;
 390   switch (Swz) {
 391   case R600InstrInfo::ALU_VEC_012_SCL_210:
 392     break;
 393   case R600InstrInfo::ALU_VEC_021_SCL_122:
 394     std::swap(Src[1], Src[2]);
 395     break;
 396   case R600InstrInfo::ALU_VEC_102_SCL_221:
 397     std::swap(Src[0], Src[1]);
 398     break;
 399   case R600InstrInfo::ALU_VEC_120_SCL_212:
 400     std::swap(Src[0], Src[1]);
 401     std::swap(Src[0], Src[2]);
 402     break;
 403   case R600InstrInfo::ALU_VEC_201:
 404     std::swap(Src[0], Src[2]);
 405     std::swap(Src[0], Src[1]);
 406     break;
 407   case R600InstrInfo::ALU_VEC_210:
 408     std::swap(Src[0], Src[2]);
 409     break;
 410   }
 411   return Src;
 412 }
 413
 414 static unsigned
 415 getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
 416   switch (Swz) {
 417   case R600InstrInfo::ALU_VEC_012_SCL_210: {
 418     unsigned Cycles[3] = { 2, 1, 0};
 419     return Cycles[Op];
 420   }
 421   case R600InstrInfo::ALU_VEC_021_SCL_122: {
 422     unsigned Cycles[3] = { 1, 2, 2};
 423     return Cycles[Op];
 424   }
 425   case R600InstrInfo::ALU_VEC_120_SCL_212: {
 426     unsigned Cycles[3] = { 2, 1, 2};
 427     return Cycles[Op];
 428   }
 429   case R600InstrInfo::ALU_VEC_102_SCL_221: {
 430     unsigned Cycles[3] = { 2, 2, 1};
 431     return Cycles[Op];
 432   }
 433   default:
 434     llvm_unreachable("Wrong Swizzle for Trans Slot");
 435     return 0;
 436   }
 437 }
 438
 439 /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
 440 /// in the same Instruction Group while meeting read port limitations given a
 441 /// Swz swizzle sequence.
 442 unsigned  R600InstrInfo::isLegalUpTo(
 443     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 444     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 445     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 446     R600InstrInfo::BankSwizzle TransSwz) const {
 447   int Vector[4][3];
 448   memset(Vector, -1, sizeof(Vector));
 449   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
 450     const std::vector<std::pair<int, unsigned> > &Srcs =
 451         Swizzle(IGSrcs[i], Swz[i]);
 452     for (unsigned j = 0; j < 3; j++) {
 453       const std::pair<int, unsigned> &Src = Srcs[j];
 454       if (Src.first < 0 || Src.first == 255)
 455         continue;
 456       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
 457         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
 458             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
 459             // The value from output queue A (denoted by register OQAP) can
 460             // only be fetched during the first cycle.
 461             return false;
 462         }
 463         // OQAP does not count towards the normal read port restrictions
 464         continue;
 465       }
 466       if (Vector[Src.second][j] < 0)
 467         Vector[Src.second][j] = Src.first;
 468       if (Vector[Src.second][j] != Src.first)
 469         return i;
 470     }
 471   }
 472   // Now check Trans Alu
 473   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
 474     const std::pair<int, unsigned> &Src = TransSrcs[i];
 475     unsigned Cycle = getTransSwizzle(TransSwz, i);
 476     if (Src.first < 0)
 477       continue;
 478     if (Src.first == 255)
 479       continue;
 480     if (Vector[Src.second][Cycle] < 0)
 481       Vector[Src.second][Cycle] = Src.first;
 482     if (Vector[Src.second][Cycle] != Src.first)
 483       return IGSrcs.size() - 1;
 484   }
 485   return IGSrcs.size();
 486 }
 487
 488 /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
 489 /// (in lexicographic term) swizzle sequence assuming that all swizzles after
 490 /// Idx can be skipped
 491 static bool
 492 NextPossibleSolution(
 493     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 494     unsigned Idx) {
 495   assert(Idx < SwzCandidate.size());
 496   int ResetIdx = Idx;
 497   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
 498     ResetIdx --;
 499   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
 500     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
 501   }
 502   if (ResetIdx == -1)
 503     return false;
 504   int NextSwizzle = SwzCandidate[ResetIdx] + 1;
 505   SwzCandidate[ResetIdx] = (R600InstrInfo::BankSwizzle)NextSwizzle;
 506   return true;
 507 }
 508
 509 /// Enumerate all possible Swizzle sequence to find one that can meet all
 510 /// read port requirements.
 511 bool R600InstrInfo::FindSwizzleForVectorSlot(
 512     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 513     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 514     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 515     R600InstrInfo::BankSwizzle TransSwz) const {
 516   unsigned ValidUpTo = 0;
 517   do {
 518     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
 519     if (ValidUpTo == IGSrcs.size())
 520       return true;
 521   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
 522   return false;
 523 }
 524
 525 /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
 526 /// a const, and can't read a gpr at cycle 1 if they read 2 const.
 527 static bool
 528 isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
 529                   const std::vector<std::pair<int, unsigned> > &TransOps,
 530                   unsigned ConstCount) {
 531   // TransALU can't read 3 constants
 532   if (ConstCount > 2)
 533     return false;
 534   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
 535     const std::pair<int, unsigned> &Src = TransOps[i];
 536     unsigned Cycle = getTransSwizzle(TransSwz, i);
 537     if (Src.first < 0)
 538       continue;
 539     if (ConstCount > 0 && Cycle == 0)
 540       return false;
 541     if (ConstCount > 1 && Cycle == 1)
 542       return false;
 543   }
 544   return true;
 545 }
 546
 547 bool
 548 R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
 549                                        const DenseMap<unsigned, unsigned> &PV,
 550                                        std::vector<BankSwizzle> &ValidSwizzle,
 551                                        bool isLastAluTrans)
 552     const {
 553   //Todo : support shared src0 - src1 operand
 554
 555   std::vector<std::vector<std::pair<int, unsigned> > > IGSrcs;
 556   ValidSwizzle.clear();
 557   unsigned ConstCount;
 558   BankSwizzle TransBS = ALU_VEC_012_SCL_210;
 559   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
 560     IGSrcs.push_back(ExtractSrcs(IG[i], PV, ConstCount));
 561     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
 562         AMDGPU::OpName::bank_swizzle);
 563     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
 564         IG[i]->getOperand(Op).getImm());
 565   }
 566   std::vector<std::pair<int, unsigned> > TransOps;
 567   if (!isLastAluTrans)
 568     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
 569
 570   TransOps = std::move(IGSrcs.back());
 571   IGSrcs.pop_back();
 572   ValidSwizzle.pop_back();
 573
 574   static const R600InstrInfo::BankSwizzle TransSwz[] = {
 575     ALU_VEC_012_SCL_210,
 576     ALU_VEC_021_SCL_122,
 577     ALU_VEC_120_SCL_212,
 578     ALU_VEC_102_SCL_221
 579   };
 580   for (unsigned i = 0; i < 4; i++) {
 581     TransBS = TransSwz[i];
 582     if (!isConstCompatible(TransBS, TransOps, ConstCount))
 583       continue;
 584     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
 585         TransBS);
 586     if (Result) {
 587       ValidSwizzle.push_back(TransBS);
 588       return true;
 589     }
 590   }
 591
 592   return false;
 593 }
 594
 595
 596 bool
 597 R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
 598     const {
 599   assert (Consts.size() <= 12 && "Too many operands in instructions group");
 600   unsigned Pair1 = 0, Pair2 = 0;
 601   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
 602     unsigned ReadConstHalf = Consts[i] & 2;
 603     unsigned ReadConstIndex = Consts[i] & (~3);
 604     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
 605     if (!Pair1) {
 606       Pair1 = ReadHalfConst;
 607       continue;
 608     }
 609     if (Pair1 == ReadHalfConst)
 610       continue;
 611     if (!Pair2) {
 612       Pair2 = ReadHalfConst;
 613       continue;
 614     }
 615     if (Pair2 != ReadHalfConst)
 616       return false;
 617   }
 618   return true;
 619 }
 620
 621 bool
 622 R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
 623     const {
 624   std::vector<unsigned> Consts;
 625   SmallSet<int64_t, 4> Literals;
 626   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
 627     MachineInstr *MI = MIs[i];
 628     if (!isALUInstr(MI->getOpcode()))
 629       continue;
 630
 631     ArrayRef<std::pair<MachineOperand *, int64_t>> Srcs = getSrcs(MI);
 632
 633     for (unsigned j = 0, e = Srcs.size(); j < e; j++) {
 634       std::pair<MachineOperand *, unsigned> Src = Srcs[j];
 635       if (Src.first->getReg() == AMDGPU::ALU_LITERAL_X)
 636         Literals.insert(Src.second);
 637       if (Literals.size() > 4)
 638         return false;
 639       if (Src.first->getReg() == AMDGPU::ALU_CONST)
 640         Consts.push_back(Src.second);
 641       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
 642           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
 643         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
 644         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
 645         Consts.push_back((Index << 2) | Chan);
 646       }
 647     }
 648   }
 649   return fitsConstReadLimitations(Consts);
 650 }
 651
 652 DFAPacketizer *
 653 R600InstrInfo::CreateTargetScheduleState(const TargetSubtargetInfo &STI) const {
 654   const InstrItineraryData *II = STI.getInstrItineraryData();
 655   return static_cast<const AMDGPUSubtarget &>(STI).createDFAPacketizer(II);
 656 }
 657
 658 static bool
 659 isPredicateSetter(unsigned Opcode) {
 660   switch (Opcode) {
 661   case AMDGPU::PRED_X:
 662     return true;
 663   default:
 664     return false;
 665   }
 666 }
 667
 668 static MachineInstr *
 669 findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
 670                              MachineBasicBlock::iterator I) {
 671   while (I != MBB.begin()) {
 672     --I;
 673     MachineInstr *MI = I;
 674     if (isPredicateSetter(MI->getOpcode()))
 675       return MI;
 676   }
 677
 678   return nullptr;
 679 }
 680
 681 static
 682 bool isJump(unsigned Opcode) {
 683   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
 684 }
 685
 686 static bool isBranch(unsigned Opcode) {
 687   return Opcode == AMDGPU::BRANCH || Opcode == AMDGPU::BRANCH_COND_i32 ||
 688       Opcode == AMDGPU::BRANCH_COND_f32;
 689 }
 690
 691 bool
 692 R600InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 693                              MachineBasicBlock *&TBB,
 694                              MachineBasicBlock *&FBB,
 695                              SmallVectorImpl<MachineOperand> &Cond,
 696                              bool AllowModify) const {
 697   // Most of the following comes from the ARM implementation of AnalyzeBranch
 698
 699   // If the block has no terminators, it just falls into the block after it.
 700   MachineBasicBlock::iterator I = MBB.end();
 701   if (I == MBB.begin())
 702     return false;
 703   --I;
 704   while (I->isDebugValue()) {
 705     if (I == MBB.begin())
 706       return false;
 707     --I;
 708   }
 709   // AMDGPU::BRANCH* instructions are only available after isel and are not
 710   // handled
 711   if (isBranch(I->getOpcode()))
 712     return true;
 713   if (!isJump(static_cast<MachineInstr *>(I)->getOpcode())) {
 714     return false;
 715   }
 716
 717   // Remove successive JUMP
 718   while (I != MBB.begin() && std::prev(I)->getOpcode() == AMDGPU::JUMP) {
 719       MachineBasicBlock::iterator PriorI = std::prev(I);
 720       if (AllowModify)
 721         I->removeFromParent();
 722       I = PriorI;
 723   }
 724   MachineInstr *LastInst = I;
 725
 726   // If there is only one terminator instruction, process it.
 727   unsigned LastOpc = LastInst->getOpcode();
 728   if (I == MBB.begin() ||
 729           !isJump(static_cast<MachineInstr *>(--I)->getOpcode())) {
 730     if (LastOpc == AMDGPU::JUMP) {
 731       TBB = LastInst->getOperand(0).getMBB();
 732       return false;
 733     } else if (LastOpc == AMDGPU::JUMP_COND) {
 734       MachineInstr *predSet = I;
 735       while (!isPredicateSetter(predSet->getOpcode())) {
 736         predSet = --I;
 737       }
 738       TBB = LastInst->getOperand(0).getMBB();
 739       Cond.push_back(predSet->getOperand(1));
 740       Cond.push_back(predSet->getOperand(2));
 741       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 742       return false;
 743     }
 744     return true;  // Can't handle indirect branch.
 745   }
 746
 747   // Get the instruction before it if it is a terminator.
 748   MachineInstr *SecondLastInst = I;
 749   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 750
 751   // If the block ends with a B and a Bcc, handle it.
 752   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
 753     MachineInstr *predSet = --I;
 754     while (!isPredicateSetter(predSet->getOpcode())) {
 755       predSet = --I;
 756     }
 757     TBB = SecondLastInst->getOperand(0).getMBB();
 758     FBB = LastInst->getOperand(0).getMBB();
 759     Cond.push_back(predSet->getOperand(1));
 760     Cond.push_back(predSet->getOperand(2));
 761     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 762     return false;
 763   }
 764
 765   // Otherwise, can't handle this.
 766   return true;
 767 }
 768
 769 static
 770 MachineBasicBlock::iterator FindLastAluClause(MachineBasicBlock &MBB) {
 771   for (MachineBasicBlock::reverse_iterator It = MBB.rbegin(), E = MBB.rend();
 772       It != E; ++It) {
 773     if (It->getOpcode() == AMDGPU::CF_ALU ||
 774         It->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE)
 775       return std::prev(It.base());
 776   }
 777   return MBB.end();
 778 }
 779
 780 unsigned
 781 R600InstrInfo::InsertBranch(MachineBasicBlock &MBB,
 782                             MachineBasicBlock *TBB,
 783                             MachineBasicBlock *FBB,
 784                             ArrayRef<MachineOperand> Cond,
 785                             DebugLoc DL) const {
 786   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 787
 788   if (!FBB) {
 789     if (Cond.empty()) {
 790       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
 791       return 1;
 792     } else {
 793       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 794       assert(PredSet && "No previous predicate !");
 795       addFlag(PredSet, 0, MO_FLAG_PUSH);
 796       PredSet->getOperand(2).setImm(Cond[1].getImm());
 797
 798       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 799              .addMBB(TBB)
 800              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 801       MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 802       if (CfAlu == MBB.end())
 803         return 1;
 804       assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 805       CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 806       return 1;
 807     }
 808   } else {
 809     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 810     assert(PredSet && "No previous predicate !");
 811     addFlag(PredSet, 0, MO_FLAG_PUSH);
 812     PredSet->getOperand(2).setImm(Cond[1].getImm());
 813     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 814             .addMBB(TBB)
 815             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 816     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
 817     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 818     if (CfAlu == MBB.end())
 819       return 2;
 820     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 821     CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 822     return 2;
 823   }
 824 }
 825
 826 unsigned
 827 R600InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 828
 829   // Note : we leave PRED* instructions there.
 830   // They may be needed when predicating instructions.
 831
 832   MachineBasicBlock::iterator I = MBB.end();
 833
 834   if (I == MBB.begin()) {
 835     return 0;
 836   }
 837   --I;
 838   switch (I->getOpcode()) {
 839   default:
 840     return 0;
 841   case AMDGPU::JUMP_COND: {
 842     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 843     clearFlag(predSet, 0, MO_FLAG_PUSH);
 844     I->eraseFromParent();
 845     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 846     if (CfAlu == MBB.end())
 847       break;
 848     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 849     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 850     break;
 851   }
 852   case AMDGPU::JUMP:
 853     I->eraseFromParent();
 854     break;
 855   }
 856   I = MBB.end();
 857
 858   if (I == MBB.begin()) {
 859     return 1;
 860   }
 861   --I;
 862   switch (I->getOpcode()) {
 863     // FIXME: only one case??
 864   default:
 865     return 1;
 866   case AMDGPU::JUMP_COND: {
 867     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 868     clearFlag(predSet, 0, MO_FLAG_PUSH);
 869     I->eraseFromParent();
 870     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 871     if (CfAlu == MBB.end())
 872       break;
 873     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 874     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 875     break;
 876   }
 877   case AMDGPU::JUMP:
 878     I->eraseFromParent();
 879     break;
 880   }
 881   return 2;
 882 }
 883
 884 bool
 885 R600InstrInfo::isPredicated(const MachineInstr *MI) const {
 886   int idx = MI->findFirstPredOperandIdx();
 887   if (idx < 0)
 888     return false;
 889
 890   unsigned Reg = MI->getOperand(idx).getReg();
 891   switch (Reg) {
 892   default: return false;
 893   case AMDGPU::PRED_SEL_ONE:
 894   case AMDGPU::PRED_SEL_ZERO:
 895   case AMDGPU::PREDICATE_BIT:
 896     return true;
 897   }
 898 }
 899
 900 bool
 901 R600InstrInfo::isPredicable(MachineInstr *MI) const {
 902   // XXX: KILL* instructions can be predicated, but they must be the last
 903   // instruction in a clause, so this means any instructions after them cannot
 904   // be predicated.  Until we have proper support for instruction clauses in the
 905   // backend, we will mark KILL* instructions as unpredicable.
 906
 907   if (MI->getOpcode() == AMDGPU::KILLGT) {
 908     return false;
 909   } else if (MI->getOpcode() == AMDGPU::CF_ALU) {
 910     // If the clause start in the middle of MBB then the MBB has more
 911     // than a single clause, unable to predicate several clauses.
 912     if (MI->getParent()->begin() != MachineBasicBlock::iterator(MI))
 913       return false;
 914     // TODO: We don't support KC merging atm
 915     if (MI->getOperand(3).getImm() != 0 || MI->getOperand(4).getImm() != 0)
 916       return false;
 917     return true;
 918   } else if (isVector(*MI)) {
 919     return false;
 920   } else {
 921     return AMDGPUInstrInfo::isPredicable(MI);
 922   }
 923 }
 924
 925
 926 bool
 927 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 928                                    unsigned NumCyles,
 929                                    unsigned ExtraPredCycles,
 930                                    const BranchProbability &Probability) const{
 931   return true;
 932 }
 933
 934 bool
 935 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
 936                                    unsigned NumTCycles,
 937                                    unsigned ExtraTCycles,
 938                                    MachineBasicBlock &FMBB,
 939                                    unsigned NumFCycles,
 940                                    unsigned ExtraFCycles,
 941                                    const BranchProbability &Probability) const {
 942   return true;
 943 }
 944
 945 bool
 946 R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 947                                          unsigned NumCyles,
 948                                          const BranchProbability &Probability)
 949                                          const {
 950   return true;
 951 }
 952
 953 bool
 954 R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 955                                          MachineBasicBlock &FMBB) const {
 956   return false;
 957 }
 958
 959
 960 bool
 961 R600InstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 962   MachineOperand &MO = Cond[1];
 963   switch (MO.getImm()) {
 964   case OPCODE_IS_ZERO_INT:
 965     MO.setImm(OPCODE_IS_NOT_ZERO_INT);
 966     break;
 967   case OPCODE_IS_NOT_ZERO_INT:
 968     MO.setImm(OPCODE_IS_ZERO_INT);
 969     break;
 970   case OPCODE_IS_ZERO:
 971     MO.setImm(OPCODE_IS_NOT_ZERO);
 972     break;
 973   case OPCODE_IS_NOT_ZERO:
 974     MO.setImm(OPCODE_IS_ZERO);
 975     break;
 976   default:
 977     return true;
 978   }
 979
 980   MachineOperand &MO2 = Cond[2];
 981   switch (MO2.getReg()) {
 982   case AMDGPU::PRED_SEL_ZERO:
 983     MO2.setReg(AMDGPU::PRED_SEL_ONE);
 984     break;
 985   case AMDGPU::PRED_SEL_ONE:
 986     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
 987     break;
 988   default:
 989     return true;
 990   }
 991   return false;
 992 }
 993
 994 bool
 995 R600InstrInfo::DefinesPredicate(MachineInstr *MI,
 996                                 std::vector<MachineOperand> &Pred) const {
 997   return isPredicateSetter(MI->getOpcode());
 998 }
 999
1000
1001 bool
1002 R600InstrInfo::SubsumesPredicate(ArrayRef<MachineOperand> Pred1,
1003                                  ArrayRef<MachineOperand> Pred2) const {
1004   return false;
1005 }
1006
1007
1008 bool
1009 R600InstrInfo::PredicateInstruction(MachineInstr *MI,
1010                                     ArrayRef<MachineOperand> Pred) const {
1011   int PIdx = MI->findFirstPredOperandIdx();
1012
1013   if (MI->getOpcode() == AMDGPU::CF_ALU) {
1014     MI->getOperand(8).setImm(0);
1015     return true;
1016   }
1017
1018   if (MI->getOpcode() == AMDGPU::DOT_4) {
1019     MI->getOperand(getOperandIdx(*MI, AMDGPU::OpName::pred_sel_X))
1020         .setReg(Pred[2].getReg());
1021     MI->getOperand(getOperandIdx(*MI, AMDGPU::OpName::pred_sel_Y))
1022         .setReg(Pred[2].getReg());
1023     MI->getOperand(getOperandIdx(*MI, AMDGPU::OpName::pred_sel_Z))
1024         .setReg(Pred[2].getReg());
1025     MI->getOperand(getOperandIdx(*MI, AMDGPU::OpName::pred_sel_W))
1026         .setReg(Pred[2].getReg());
1027     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1028     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
1029     return true;
1030   }
1031
1032   if (PIdx != -1) {
1033     MachineOperand &PMO = MI->getOperand(PIdx);
1034     PMO.setReg(Pred[2].getReg());
1035     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
1036     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
1037     return true;
1038   }
1039
1040   return false;
1041 }
1042
1043 unsigned int R600InstrInfo::getPredicationCost(const MachineInstr *) const {
1044   return 2;
1045 }
1046
1047 unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
1048                                             const MachineInstr *MI,
1049                                             unsigned *PredCost) const {
1050   if (PredCost)
1051     *PredCost = 2;
1052   return 2;
1053 }
1054
1055 bool R600InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
1056
1057   switch(MI->getOpcode()) {
1058   default: return AMDGPUInstrInfo::expandPostRAPseudo(MI);
1059   case AMDGPU::R600_EXTRACT_ELT_V2:
1060   case AMDGPU::R600_EXTRACT_ELT_V4:
1061     buildIndirectRead(MI->getParent(), MI, MI->getOperand(0).getReg(),
1062                       RI.getHWRegIndex(MI->getOperand(1).getReg()), //  Address
1063                       MI->getOperand(2).getReg(),
1064                       RI.getHWRegChan(MI->getOperand(1).getReg()));
1065     break;
1066   case AMDGPU::R600_INSERT_ELT_V2:
1067   case AMDGPU::R600_INSERT_ELT_V4:
1068     buildIndirectWrite(MI->getParent(), MI, MI->getOperand(2).getReg(), // Value
1069                        RI.getHWRegIndex(MI->getOperand(1).getReg()),  // Address
1070                        MI->getOperand(3).getReg(),                    // Offset
1071                        RI.getHWRegChan(MI->getOperand(1).getReg()));  // Channel
1072     break;
1073   }
1074   MI->eraseFromParent();
1075   return true;
1076 }
1077
1078 void  R600InstrInfo::reserveIndirectRegisters(BitVector &Reserved,
1079                                              const MachineFunction &MF) const {
1080   const AMDGPUFrameLowering *TFL = static_cast<const AMDGPUFrameLowering *>(
1081       MF.getSubtarget().getFrameLowering());
1082
1083   unsigned StackWidth = TFL->getStackWidth(MF);
1084   int End = getIndirectIndexEnd(MF);
1085
1086   if (End == -1)
1087     return;
1088
1089   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
1090     unsigned SuperReg = AMDGPU::R600_Reg128RegClass.getRegister(Index);
1091     Reserved.set(SuperReg);
1092     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
1093       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
1094       Reserved.set(Reg);
1095     }
1096   }
1097 }
1098
1099 unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
1100                                                  unsigned Channel) const {
1101   // XXX: Remove when we support a stack width > 2
1102   assert(Channel == 0);
1103   return RegIndex;
1104 }
1105
1106 const TargetRegisterClass *R600InstrInfo::getIndirectAddrRegClass() const {
1107   return &AMDGPU::R600_TReg32_XRegClass;
1108 }
1109
1110 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
1111                                        MachineBasicBlock::iterator I,
1112                                        unsigned ValueReg, unsigned Address,
1113                                        unsigned OffsetReg) const {
1114   return buildIndirectWrite(MBB, I, ValueReg, Address, OffsetReg, 0);
1115 }
1116
1117 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
1118                                        MachineBasicBlock::iterator I,
1119                                        unsigned ValueReg, unsigned Address,
1120                                        unsigned OffsetReg,
1121                                        unsigned AddrChan) const {
1122   unsigned AddrReg;
1123   switch (AddrChan) {
1124     default: llvm_unreachable("Invalid Channel");
1125     case 0: AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address); break;
1126     case 1: AddrReg = AMDGPU::R600_Addr_YRegClass.getRegister(Address); break;
1127     case 2: AddrReg = AMDGPU::R600_Addr_ZRegClass.getRegister(Address); break;
1128     case 3: AddrReg = AMDGPU::R600_Addr_WRegClass.getRegister(Address); break;
1129   }
1130   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1131                                                AMDGPU::AR_X, OffsetReg);
1132   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1133
1134   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1135                                       AddrReg, ValueReg)
1136                                       .addReg(AMDGPU::AR_X,
1137                                            RegState::Implicit | RegState::Kill);
1138   setImmOperand(Mov, AMDGPU::OpName::dst_rel, 1);
1139   return Mov;
1140 }
1141
1142 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
1143                                        MachineBasicBlock::iterator I,
1144                                        unsigned ValueReg, unsigned Address,
1145                                        unsigned OffsetReg) const {
1146   return buildIndirectRead(MBB, I, ValueReg, Address, OffsetReg, 0);
1147 }
1148
1149 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
1150                                        MachineBasicBlock::iterator I,
1151                                        unsigned ValueReg, unsigned Address,
1152                                        unsigned OffsetReg,
1153                                        unsigned AddrChan) const {
1154   unsigned AddrReg;
1155   switch (AddrChan) {
1156     default: llvm_unreachable("Invalid Channel");
1157     case 0: AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address); break;
1158     case 1: AddrReg = AMDGPU::R600_Addr_YRegClass.getRegister(Address); break;
1159     case 2: AddrReg = AMDGPU::R600_Addr_ZRegClass.getRegister(Address); break;
1160     case 3: AddrReg = AMDGPU::R600_Addr_WRegClass.getRegister(Address); break;
1161   }
1162   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1163                                                        AMDGPU::AR_X,
1164                                                        OffsetReg);
1165   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1166   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1167                                       ValueReg,
1168                                       AddrReg)
1169                                       .addReg(AMDGPU::AR_X,
1170                                            RegState::Implicit | RegState::Kill);
1171   setImmOperand(Mov, AMDGPU::OpName::src0_rel, 1);
1172
1173   return Mov;
1174 }
1175
1176 unsigned R600InstrInfo::getMaxAlusPerClause() const {
1177   return 115;
1178 }
1179
1180 MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
1181                                                   MachineBasicBlock::iterator I,
1182                                                   unsigned Opcode,
1183                                                   unsigned DstReg,
1184                                                   unsigned Src0Reg,
1185                                                   unsigned Src1Reg) const {
1186   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
1187     DstReg);           // $dst
1188
1189   if (Src1Reg) {
1190     MIB.addImm(0)     // $update_exec_mask
1191        .addImm(0);    // $update_predicate
1192   }
1193   MIB.addImm(1)        // $write
1194      .addImm(0)        // $omod
1195      .addImm(0)        // $dst_rel
1196      .addImm(0)        // $dst_clamp
1197      .addReg(Src0Reg)  // $src0
1198      .addImm(0)        // $src0_neg
1199      .addImm(0)        // $src0_rel
1200      .addImm(0)        // $src0_abs
1201      .addImm(-1);       // $src0_sel
1202
1203   if (Src1Reg) {
1204     MIB.addReg(Src1Reg) // $src1
1205        .addImm(0)       // $src1_neg
1206        .addImm(0)       // $src1_rel
1207        .addImm(0)       // $src1_abs
1208        .addImm(-1);      // $src1_sel
1209   }
1210
1211   //XXX: The r600g finalizer expects this to be 1, once we've moved the
1212   //scheduling to the backend, we can change the default to 0.
1213   MIB.addImm(1)        // $last
1214       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
1215       .addImm(0)         // $literal
1216       .addImm(0);        // $bank_swizzle
1217
1218   return MIB;
1219 }
1220
1221 #define OPERAND_CASE(Label) \
1222   case Label: { \
1223     static const unsigned Ops[] = \
1224     { \
1225       Label##_X, \
1226       Label##_Y, \
1227       Label##_Z, \
1228       Label##_W \
1229     }; \
1230     return Ops[Slot]; \
1231   }
1232
1233 static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
1234   switch (Op) {
1235   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
1236   OPERAND_CASE(AMDGPU::OpName::update_pred)
1237   OPERAND_CASE(AMDGPU::OpName::write)
1238   OPERAND_CASE(AMDGPU::OpName::omod)
1239   OPERAND_CASE(AMDGPU::OpName::dst_rel)
1240   OPERAND_CASE(AMDGPU::OpName::clamp)
1241   OPERAND_CASE(AMDGPU::OpName::src0)
1242   OPERAND_CASE(AMDGPU::OpName::src0_neg)
1243   OPERAND_CASE(AMDGPU::OpName::src0_rel)
1244   OPERAND_CASE(AMDGPU::OpName::src0_abs)
1245   OPERAND_CASE(AMDGPU::OpName::src0_sel)
1246   OPERAND_CASE(AMDGPU::OpName::src1)
1247   OPERAND_CASE(AMDGPU::OpName::src1_neg)
1248   OPERAND_CASE(AMDGPU::OpName::src1_rel)
1249   OPERAND_CASE(AMDGPU::OpName::src1_abs)
1250   OPERAND_CASE(AMDGPU::OpName::src1_sel)
1251   OPERAND_CASE(AMDGPU::OpName::pred_sel)
1252   default:
1253     llvm_unreachable("Wrong Operand");
1254   }
1255 }
1256
1257 #undef OPERAND_CASE
1258
1259 MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
1260     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
1261     const {
1262   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
1263   unsigned Opcode;
1264   if (ST.getGeneration() <= AMDGPUSubtarget::R700)
1265     Opcode = AMDGPU::DOT4_r600;
1266   else
1267     Opcode = AMDGPU::DOT4_eg;
1268   MachineBasicBlock::iterator I = MI;
1269   MachineOperand &Src0 = MI->getOperand(
1270       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
1271   MachineOperand &Src1 = MI->getOperand(
1272       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
1273   MachineInstr *MIB = buildDefaultInstruction(
1274       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
1275   static const unsigned  Operands[14] = {
1276     AMDGPU::OpName::update_exec_mask,
1277     AMDGPU::OpName::update_pred,
1278     AMDGPU::OpName::write,
1279     AMDGPU::OpName::omod,
1280     AMDGPU::OpName::dst_rel,
1281     AMDGPU::OpName::clamp,
1282     AMDGPU::OpName::src0_neg,
1283     AMDGPU::OpName::src0_rel,
1284     AMDGPU::OpName::src0_abs,
1285     AMDGPU::OpName::src0_sel,
1286     AMDGPU::OpName::src1_neg,
1287     AMDGPU::OpName::src1_rel,
1288     AMDGPU::OpName::src1_abs,
1289     AMDGPU::OpName::src1_sel,
1290   };
1291
1292   MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
1293       getSlotedOps(AMDGPU::OpName::pred_sel, Slot)));
1294   MIB->getOperand(getOperandIdx(Opcode, AMDGPU::OpName::pred_sel))
1295       .setReg(MO.getReg());
1296
1297   for (unsigned i = 0; i < 14; i++) {
1298     MachineOperand &MO = MI->getOperand(
1299         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
1300     assert (MO.isImm());
1301     setImmOperand(MIB, Operands[i], MO.getImm());
1302   }
1303   MIB->getOperand(20).setImm(0);
1304   return MIB;
1305 }
1306
1307 MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
1308                                          MachineBasicBlock::iterator I,
1309                                          unsigned DstReg,
1310                                          uint64_t Imm) const {
1311   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
1312                                                   AMDGPU::ALU_LITERAL_X);
1313   setImmOperand(MovImm, AMDGPU::OpName::literal, Imm);
1314   return MovImm;
1315 }
1316
1317 MachineInstr *R600InstrInfo::buildMovInstr(MachineBasicBlock *MBB,
1318                                        MachineBasicBlock::iterator I,
1319                                        unsigned DstReg, unsigned SrcReg) const {
1320   return buildDefaultInstruction(*MBB, I, AMDGPU::MOV, DstReg, SrcReg);
1321 }
1322
1323 int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
1324   return getOperandIdx(MI.getOpcode(), Op);
1325 }
1326
1327 int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
1328   return AMDGPU::getNamedOperandIdx(Opcode, Op);
1329 }
1330
1331 void R600InstrInfo::setImmOperand(MachineInstr *MI, unsigned Op,
1332                                   int64_t Imm) const {
1333   int Idx = getOperandIdx(*MI, Op);
1334   assert(Idx != -1 && "Operand not supported for this instruction.");
1335   assert(MI->getOperand(Idx).isImm());
1336   MI->getOperand(Idx).setImm(Imm);
1337 }
1338
1339 //===----------------------------------------------------------------------===//
1340 // Instruction flag getters/setters
1341 //===----------------------------------------------------------------------===//
1342
1343 bool R600InstrInfo::hasFlagOperand(const MachineInstr &MI) const {
1344   return GET_FLAG_OPERAND_IDX(get(MI.getOpcode()).TSFlags) != 0;
1345 }
1346
1347 MachineOperand &R600InstrInfo::getFlagOp(MachineInstr *MI, unsigned SrcIdx,
1348                                          unsigned Flag) const {
1349   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1350   int FlagIndex = 0;
1351   if (Flag != 0) {
1352     // If we pass something other than the default value of Flag to this
1353     // function, it means we are want to set a flag on an instruction
1354     // that uses native encoding.
1355     assert(HAS_NATIVE_OPERANDS(TargetFlags));
1356     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
1357     switch (Flag) {
1358     case MO_FLAG_CLAMP:
1359       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::clamp);
1360       break;
1361     case MO_FLAG_MASK:
1362       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::write);
1363       break;
1364     case MO_FLAG_NOT_LAST:
1365     case MO_FLAG_LAST:
1366       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::last);
1367       break;
1368     case MO_FLAG_NEG:
1369       switch (SrcIdx) {
1370       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_neg); break;
1371       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_neg); break;
1372       case 2: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src2_neg); break;
1373       }
1374       break;
1375
1376     case MO_FLAG_ABS:
1377       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
1378                        "instructions.");
1379       (void)IsOP3;
1380       switch (SrcIdx) {
1381       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_abs); break;
1382       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_abs); break;
1383       }
1384       break;
1385
1386     default:
1387       FlagIndex = -1;
1388       break;
1389     }
1390     assert(FlagIndex != -1 && "Flag not supported for this instruction");
1391   } else {
1392       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
1393       assert(FlagIndex != 0 &&
1394          "Instruction flags not supported for this instruction");
1395   }
1396
1397   MachineOperand &FlagOp = MI->getOperand(FlagIndex);
1398   assert(FlagOp.isImm());
1399   return FlagOp;
1400 }
1401
1402 void R600InstrInfo::addFlag(MachineInstr *MI, unsigned Operand,
1403                             unsigned Flag) const {
1404   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1405   if (Flag == 0) {
1406     return;
1407   }
1408   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1409     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1410     if (Flag == MO_FLAG_NOT_LAST) {
1411       clearFlag(MI, Operand, MO_FLAG_LAST);
1412     } else if (Flag == MO_FLAG_MASK) {
1413       clearFlag(MI, Operand, Flag);
1414     } else {
1415       FlagOp.setImm(1);
1416     }
1417   } else {
1418       MachineOperand &FlagOp = getFlagOp(MI, Operand);
1419       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
1420   }
1421 }
1422
1423 void R600InstrInfo::clearFlag(MachineInstr *MI, unsigned Operand,
1424                               unsigned Flag) const {
1425   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1426   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1427     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1428     FlagOp.setImm(0);
1429   } else {
1430     MachineOperand &FlagOp = getFlagOp(MI);
1431     unsigned InstFlags = FlagOp.getImm();
1432     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
1433     FlagOp.setImm(InstFlags);
1434   }
1435 }