lib/Target/AMDGPU/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUDiagnosticInfoUnsupported.h"
  19 #include "AMDGPUFrameLowering.h"
  20 #include "AMDGPUIntrinsicInfo.h"
  21 #include "AMDGPURegisterInfo.h"
  22 #include "AMDGPUSubtarget.h"
  23 #include "R600MachineFunctionInfo.h"
  24 #include "SIMachineFunctionInfo.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  30 #include "llvm/IR/DataLayout.h"
  31
  32 using namespace llvm;
  33
  34 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  35                       CCValAssign::LocInfo LocInfo,
  36                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  37   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  38                                         ArgFlags.getOrigAlign());
  39   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  40
  41   return true;
  42 }
  43
  44 #include "AMDGPUGenCallingConv.inc"
  45
  46 // Find a larger type to do a load / store of a vector with.
  47 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  48   unsigned StoreSize = VT.getStoreSizeInBits();
  49   if (StoreSize <= 32)
  50     return EVT::getIntegerVT(Ctx, StoreSize);
  51
  52   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  53   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  54 }
  55
  56 // Type for a vector that will be loaded to.
  57 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  58   unsigned StoreSize = VT.getStoreSizeInBits();
  59   if (StoreSize <= 32)
  60     return EVT::getIntegerVT(Ctx, 32);
  61
  62   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  63 }
  64
  65 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM,
  66                                            const AMDGPUSubtarget &STI)
  67     : TargetLowering(TM), Subtarget(&STI) {
  68   setOperationAction(ISD::Constant, MVT::i32, Legal);
  69   setOperationAction(ISD::Constant, MVT::i64, Legal);
  70   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
  71   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
  72
  73   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
  74   setOperationAction(ISD::BRIND, MVT::Other, Expand);
  75
  76   // This is totally unsupported, just custom lower to produce an error.
  77   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
  78
  79   // We need to custom lower some of the intrinsics
  80   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
  81
  82   // Library functions.  These default to Expand, but we have instructions
  83   // for them.
  84   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
  85   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
  86   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
  87   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
  88   setOperationAction(ISD::FABS,   MVT::f32, Legal);
  89   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
  90   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
  91   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
  92   setOperationAction(ISD::FMINNUM, MVT::f32, Legal);
  93   setOperationAction(ISD::FMAXNUM, MVT::f32, Legal);
  94
  95   setOperationAction(ISD::FROUND, MVT::f32, Custom);
  96   setOperationAction(ISD::FROUND, MVT::f64, Custom);
  97
  98   setOperationAction(ISD::FREM, MVT::f32, Custom);
  99   setOperationAction(ISD::FREM, MVT::f64, Custom);
 100
 101   // v_mad_f32 does not support denormals according to some sources.
 102   if (!Subtarget->hasFP32Denormals())
 103     setOperationAction(ISD::FMAD, MVT::f32, Legal);
 104
 105   // Expand to fneg + fadd.
 106   setOperationAction(ISD::FSUB, MVT::f64, Expand);
 107
 108   // Lower floating point store/load to integer store/load to reduce the number
 109   // of patterns in tablegen.
 110   setOperationAction(ISD::STORE, MVT::f32, Promote);
 111   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 112
 113   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 114   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 115
 116   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 117   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 118
 119   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 120   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 121
 122   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 123   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 124
 125   setOperationAction(ISD::STORE, MVT::f64, Promote);
 126   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 127
 128   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 129   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 130
 131   // Custom lowering of vector stores is required for local address space
 132   // stores.
 133   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 134
 135   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 136   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 137   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 138
 139   // XXX: This can be change to Custom, once ExpandVectorStores can
 140   // handle 64-bit stores.
 141   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 142
 143   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 146   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 147   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 148
 149
 150   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 151   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 152
 153   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 154   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 155
 156   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 157   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 158
 159   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 160   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 161
 162   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 163   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 164
 165   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 166   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 167
 168   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 169   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 170
 171   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 172   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 173   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 174   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 175   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 176   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 177   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 178   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 179   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 180   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 181
 182   // There are no 64-bit extloads. These should be done as a 32-bit extload and
 183   // an extension to 64-bit.
 184   for (MVT VT : MVT::integer_valuetypes()) {
 185     setLoadExtAction(ISD::EXTLOAD, MVT::i64, VT, Expand);
 186     setLoadExtAction(ISD::SEXTLOAD, MVT::i64, VT, Expand);
 187     setLoadExtAction(ISD::ZEXTLOAD, MVT::i64, VT, Expand);
 188   }
 189
 190   for (MVT VT : MVT::integer_vector_valuetypes()) {
 191     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Expand);
 192     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Expand);
 193     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i8, Expand);
 194     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Expand);
 195     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Expand);
 196     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i8, Expand);
 197     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Expand);
 198     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Expand);
 199     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i16, Expand);
 200     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Expand);
 201     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Expand);
 202     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i16, Expand);
 203   }
 204
 205   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 206
 207   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 208     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 209     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 210     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 211     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 212   }
 213
 214   if (!Subtarget->hasBFI()) {
 215     // fcopysign can be done in a single instruction with BFI.
 216     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 217     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 218   }
 219
 220   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 221
 222   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 223   setLoadExtAction(ISD::EXTLOAD, MVT::v2f32, MVT::v2f16, Expand);
 224   setLoadExtAction(ISD::EXTLOAD, MVT::v4f32, MVT::v4f16, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v8f32, MVT::v8f16, Expand);
 226
 227   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 228   setLoadExtAction(ISD::EXTLOAD, MVT::v2f64, MVT::v2f16, Expand);
 229   setLoadExtAction(ISD::EXTLOAD, MVT::v4f64, MVT::v4f16, Expand);
 230   setLoadExtAction(ISD::EXTLOAD, MVT::v8f64, MVT::v8f16, Expand);
 231
 232   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 233   setTruncStoreAction(MVT::v2f32, MVT::v2f16, Expand);
 234   setTruncStoreAction(MVT::v4f32, MVT::v4f16, Expand);
 235   setTruncStoreAction(MVT::v8f32, MVT::v8f16, Expand);
 236
 237   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 238   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 239
 240   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 241   for (MVT VT : ScalarIntVTs) {
 242     setOperationAction(ISD::SREM, VT, Expand);
 243     setOperationAction(ISD::SDIV, VT, Expand);
 244
 245     // GPU does not have divrem function for signed or unsigned.
 246     setOperationAction(ISD::SDIVREM, VT, Custom);
 247     setOperationAction(ISD::UDIVREM, VT, Custom);
 248
 249     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 250     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 251     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 252
 253     setOperationAction(ISD::BSWAP, VT, Expand);
 254     setOperationAction(ISD::CTTZ, VT, Expand);
 255     setOperationAction(ISD::CTLZ, VT, Expand);
 256   }
 257
 258   if (!Subtarget->hasBCNT(32))
 259     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 260
 261   if (!Subtarget->hasBCNT(64))
 262     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 263
 264   // The hardware supports 32-bit ROTR, but not ROTL.
 265   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 266   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 267   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 268
 269   setOperationAction(ISD::MUL, MVT::i64, Expand);
 270   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 271   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 272   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 273   setOperationAction(ISD::UREM, MVT::i32, Expand);
 274   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 275   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 276   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 277   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 278   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 279
 280   setOperationAction(ISD::SMIN, MVT::i32, Legal);
 281   setOperationAction(ISD::UMIN, MVT::i32, Legal);
 282   setOperationAction(ISD::SMAX, MVT::i32, Legal);
 283   setOperationAction(ISD::UMAX, MVT::i32, Legal);
 284
 285   if (!Subtarget->hasFFBH())
 286     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 287
 288   if (!Subtarget->hasFFBL())
 289     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 290
 291   static const MVT::SimpleValueType VectorIntTypes[] = {
 292     MVT::v2i32, MVT::v4i32
 293   };
 294
 295   for (MVT VT : VectorIntTypes) {
 296     // Expand the following operations for the current type by default.
 297     setOperationAction(ISD::ADD,  VT, Expand);
 298     setOperationAction(ISD::AND,  VT, Expand);
 299     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 300     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 301     setOperationAction(ISD::MUL,  VT, Expand);
 302     setOperationAction(ISD::OR,   VT, Expand);
 303     setOperationAction(ISD::SHL,  VT, Expand);
 304     setOperationAction(ISD::SRA,  VT, Expand);
 305     setOperationAction(ISD::SRL,  VT, Expand);
 306     setOperationAction(ISD::ROTL, VT, Expand);
 307     setOperationAction(ISD::ROTR, VT, Expand);
 308     setOperationAction(ISD::SUB,  VT, Expand);
 309     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 310     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 311     setOperationAction(ISD::SDIV, VT, Expand);
 312     setOperationAction(ISD::UDIV, VT, Expand);
 313     setOperationAction(ISD::SREM, VT, Expand);
 314     setOperationAction(ISD::UREM, VT, Expand);
 315     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 316     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 317     setOperationAction(ISD::SDIVREM, VT, Custom);
 318     setOperationAction(ISD::UDIVREM, VT, Expand);
 319     setOperationAction(ISD::ADDC, VT, Expand);
 320     setOperationAction(ISD::SUBC, VT, Expand);
 321     setOperationAction(ISD::ADDE, VT, Expand);
 322     setOperationAction(ISD::SUBE, VT, Expand);
 323     setOperationAction(ISD::SELECT, VT, Expand);
 324     setOperationAction(ISD::VSELECT, VT, Expand);
 325     setOperationAction(ISD::SELECT_CC, VT, Expand);
 326     setOperationAction(ISD::XOR,  VT, Expand);
 327     setOperationAction(ISD::BSWAP, VT, Expand);
 328     setOperationAction(ISD::CTPOP, VT, Expand);
 329     setOperationAction(ISD::CTTZ, VT, Expand);
 330     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 331     setOperationAction(ISD::CTLZ, VT, Expand);
 332     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 333     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 334   }
 335
 336   static const MVT::SimpleValueType FloatVectorTypes[] = {
 337     MVT::v2f32, MVT::v4f32
 338   };
 339
 340   for (MVT VT : FloatVectorTypes) {
 341     setOperationAction(ISD::FABS, VT, Expand);
 342     setOperationAction(ISD::FMINNUM, VT, Expand);
 343     setOperationAction(ISD::FMAXNUM, VT, Expand);
 344     setOperationAction(ISD::FADD, VT, Expand);
 345     setOperationAction(ISD::FCEIL, VT, Expand);
 346     setOperationAction(ISD::FCOS, VT, Expand);
 347     setOperationAction(ISD::FDIV, VT, Expand);
 348     setOperationAction(ISD::FEXP2, VT, Expand);
 349     setOperationAction(ISD::FLOG2, VT, Expand);
 350     setOperationAction(ISD::FREM, VT, Expand);
 351     setOperationAction(ISD::FPOW, VT, Expand);
 352     setOperationAction(ISD::FFLOOR, VT, Expand);
 353     setOperationAction(ISD::FTRUNC, VT, Expand);
 354     setOperationAction(ISD::FMUL, VT, Expand);
 355     setOperationAction(ISD::FMA, VT, Expand);
 356     setOperationAction(ISD::FRINT, VT, Expand);
 357     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 358     setOperationAction(ISD::FSQRT, VT, Expand);
 359     setOperationAction(ISD::FSIN, VT, Expand);
 360     setOperationAction(ISD::FSUB, VT, Expand);
 361     setOperationAction(ISD::FNEG, VT, Expand);
 362     setOperationAction(ISD::SELECT, VT, Expand);
 363     setOperationAction(ISD::VSELECT, VT, Expand);
 364     setOperationAction(ISD::SELECT_CC, VT, Expand);
 365     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 366     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 367   }
 368
 369   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 370   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 371
 372   setTargetDAGCombine(ISD::SHL);
 373   setTargetDAGCombine(ISD::MUL);
 374   setTargetDAGCombine(ISD::SELECT);
 375   setTargetDAGCombine(ISD::SELECT_CC);
 376   setTargetDAGCombine(ISD::STORE);
 377
 378   setTargetDAGCombine(ISD::FADD);
 379   setTargetDAGCombine(ISD::FSUB);
 380
 381   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 382   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 383
 384   setSchedulingPreference(Sched::RegPressure);
 385   setJumpIsExpensive(true);
 386
 387   // SI at least has hardware support for floating point exceptions, but no way
 388   // of using or handling them is implemented. They are also optional in OpenCL
 389   // (Section 7.3)
 390   setHasFloatingPointExceptions(false);
 391
 392   setSelectIsExpensive(false);
 393   PredictableSelectIsExpensive = false;
 394
 395   setFsqrtIsCheap(true);
 396
 397   // We want to find all load dependencies for long chains of stores to enable
 398   // merging into very wide vectors. The problem is with vectors with > 4
 399   // elements. MergeConsecutiveStores will attempt to merge these because x8/x16
 400   // vectors are a legal type, even though we have to split the loads
 401   // usually. When we can more precisely specify load legality per address
 402   // space, we should be able to make FindBetterChain/MergeConsecutiveStores
 403   // smarter so that they can figure out what to do in 2 iterations without all
 404   // N > 4 stores on the same chain.
 405   GatherAllAliasesMaxDepth = 16;
 406
 407   // FIXME: Need to really handle these.
 408   MaxStoresPerMemcpy  = 4096;
 409   MaxStoresPerMemmove = 4096;
 410   MaxStoresPerMemset  = 4096;
 411 }
 412
 413 //===----------------------------------------------------------------------===//
 414 // Target Information
 415 //===----------------------------------------------------------------------===//
 416
 417 MVT AMDGPUTargetLowering::getVectorIdxTy(const DataLayout &) const {
 418   return MVT::i32;
 419 }
 420
 421 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 422   return true;
 423 }
 424
 425 // The backend supports 32 and 64 bit floating point immediates.
 426 // FIXME: Why are we reporting vectors of FP immediates as legal?
 427 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 428   EVT ScalarVT = VT.getScalarType();
 429   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 430 }
 431
 432 // We don't want to shrink f64 / f32 constants.
 433 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 434   EVT ScalarVT = VT.getScalarType();
 435   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 436 }
 437
 438 bool AMDGPUTargetLowering::shouldReduceLoadWidth(SDNode *N,
 439                                                  ISD::LoadExtType,
 440                                                  EVT NewVT) const {
 441
 442   unsigned NewSize = NewVT.getStoreSizeInBits();
 443
 444   // If we are reducing to a 32-bit load, this is always better.
 445   if (NewSize == 32)
 446     return true;
 447
 448   EVT OldVT = N->getValueType(0);
 449   unsigned OldSize = OldVT.getStoreSizeInBits();
 450
 451   // Don't produce extloads from sub 32-bit types. SI doesn't have scalar
 452   // extloads, so doing one requires using a buffer_load. In cases where we
 453   // still couldn't use a scalar load, using the wider load shouldn't really
 454   // hurt anything.
 455
 456   // If the old size already had to be an extload, there's no harm in continuing
 457   // to reduce the width.
 458   return (OldSize < 32);
 459 }
 460
 461 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 462                                                    EVT CastTy) const {
 463   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 464     return true;
 465
 466   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 467   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 468
 469   return ((LScalarSize <= CastScalarSize) ||
 470           (CastScalarSize >= 32) ||
 471           (LScalarSize < 32));
 472 }
 473
 474 // SI+ has instructions for cttz / ctlz for 32-bit values. This is probably also
 475 // profitable with the expansion for 64-bit since it's generally good to
 476 // speculate things.
 477 // FIXME: These should really have the size as a parameter.
 478 bool AMDGPUTargetLowering::isCheapToSpeculateCttz() const {
 479   return true;
 480 }
 481
 482 bool AMDGPUTargetLowering::isCheapToSpeculateCtlz() const {
 483   return true;
 484 }
 485
 486 //===---------------------------------------------------------------------===//
 487 // Target Properties
 488 //===---------------------------------------------------------------------===//
 489
 490 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 491   assert(VT.isFloatingPoint());
 492   return VT == MVT::f32 || VT == MVT::f64;
 493 }
 494
 495 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 496   assert(VT.isFloatingPoint());
 497   return VT == MVT::f32 || VT == MVT::f64;
 498 }
 499
 500 bool AMDGPUTargetLowering:: storeOfVectorConstantIsCheap(EVT MemVT,
 501                                                          unsigned NumElem,
 502                                                          unsigned AS) const {
 503   return true;
 504 }
 505
 506 bool AMDGPUTargetLowering::aggressivelyPreferBuildVectorSources(EVT VecVT) const {
 507   // There are few operations which truly have vector input operands. Any vector
 508   // operation is going to involve operations on each component, and a
 509   // build_vector will be a copy per element, so it always makes sense to use a
 510   // build_vector input in place of the extracted element to avoid a copy into a
 511   // super register.
 512   //
 513   // We should probably only do this if all users are extracts only, but this
 514   // should be the common case.
 515   return true;
 516 }
 517
 518 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 519   // Truncate is just accessing a subregister.
 520   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 521 }
 522
 523 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 524   // Truncate is just accessing a subregister.
 525   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 526          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 527 }
 528
 529 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 530   unsigned SrcSize = Src->getScalarSizeInBits();
 531   unsigned DestSize = Dest->getScalarSizeInBits();
 532
 533   return SrcSize == 32 && DestSize == 64;
 534 }
 535
 536 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 537   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 538   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 539   // this will enable reducing 64-bit operations the 32-bit, which is always
 540   // good.
 541   return Src == MVT::i32 && Dest == MVT::i64;
 542 }
 543
 544 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 545   return isZExtFree(Val.getValueType(), VT2);
 546 }
 547
 548 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 549   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 550   // limited number of native 64-bit operations. Shrinking an operation to fit
 551   // in a single 32-bit register should always be helpful. As currently used,
 552   // this is much less general than the name suggests, and is only used in
 553   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 554   // not profitable, and may actually be harmful.
 555   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 556 }
 557
 558 //===---------------------------------------------------------------------===//
 559 // TargetLowering Callbacks
 560 //===---------------------------------------------------------------------===//
 561
 562 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 563                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 564
 565   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 566 }
 567
 568 SDValue AMDGPUTargetLowering::LowerReturn(
 569                                      SDValue Chain,
 570                                      CallingConv::ID CallConv,
 571                                      bool isVarArg,
 572                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 573                                      const SmallVectorImpl<SDValue> &OutVals,
 574                                      SDLoc DL, SelectionDAG &DAG) const {
 575   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 576 }
 577
 578 //===---------------------------------------------------------------------===//
 579 // Target specific lowering
 580 //===---------------------------------------------------------------------===//
 581
 582 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 583                                         SmallVectorImpl<SDValue> &InVals) const {
 584   SDValue Callee = CLI.Callee;
 585   SelectionDAG &DAG = CLI.DAG;
 586
 587   const Function &Fn = *DAG.getMachineFunction().getFunction();
 588
 589   StringRef FuncName("<unknown>");
 590
 591   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 592     FuncName = G->getSymbol();
 593   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 594     FuncName = G->getGlobal()->getName();
 595
 596   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 597   DAG.getContext()->diagnose(NoCalls);
 598   return SDValue();
 599 }
 600
 601 SDValue AMDGPUTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
 602                                                       SelectionDAG &DAG) const {
 603   const Function &Fn = *DAG.getMachineFunction().getFunction();
 604
 605   DiagnosticInfoUnsupported NoDynamicAlloca(Fn, "dynamic alloca");
 606   DAG.getContext()->diagnose(NoDynamicAlloca);
 607   return SDValue();
 608 }
 609
 610 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 611                                              SelectionDAG &DAG) const {
 612   switch (Op.getOpcode()) {
 613   default:
 614     Op.getNode()->dump();
 615     llvm_unreachable("Custom lowering code for this"
 616                      "instruction is not implemented yet!");
 617     break;
 618   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 619   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 620   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 621   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 622   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 623   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 624   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 625   case ISD::FREM: return LowerFREM(Op, DAG);
 626   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 627   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 628   case ISD::FRINT: return LowerFRINT(Op, DAG);
 629   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 630   case ISD::FROUND: return LowerFROUND(Op, DAG);
 631   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 632   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 633   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 634   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 635   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 636   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
 637   }
 638   return Op;
 639 }
 640
 641 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 642                                               SmallVectorImpl<SDValue> &Results,
 643                                               SelectionDAG &DAG) const {
 644   switch (N->getOpcode()) {
 645   case ISD::SIGN_EXTEND_INREG:
 646     // Different parts of legalization seem to interpret which type of
 647     // sign_extend_inreg is the one to check for custom lowering. The extended
 648     // from type is what really matters, but some places check for custom
 649     // lowering of the result type. This results in trying to use
 650     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 651     // nothing here and let the illegal result integer be handled normally.
 652     return;
 653   case ISD::LOAD: {
 654     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 655     if (!Node)
 656       return;
 657
 658     Results.push_back(SDValue(Node, 0));
 659     Results.push_back(SDValue(Node, 1));
 660     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 661     // function
 662     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 663     return;
 664   }
 665   case ISD::STORE: {
 666     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 667     if (Lowered.getNode())
 668       Results.push_back(Lowered);
 669     return;
 670   }
 671   default:
 672     return;
 673   }
 674 }
 675
 676 // FIXME: This implements accesses to initialized globals in the constant
 677 // address space by copying them to private and accessing that. It does not
 678 // properly handle illegal types or vectors. The private vector loads are not
 679 // scalarized, and the illegal scalars hit an assertion. This technique will not
 680 // work well with large initializers, and this should eventually be
 681 // removed. Initialized globals should be placed into a data section that the
 682 // runtime will load into a buffer before the kernel is executed. Uses of the
 683 // global need to be replaced with a pointer loaded from an implicit kernel
 684 // argument into this buffer holding the copy of the data, which will remove the
 685 // need for any of this.
 686 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 687                                                        const GlobalValue *GV,
 688                                                        const SDValue &InitPtr,
 689                                                        SDValue Chain,
 690                                                        SelectionDAG &DAG) const {
 691   const DataLayout &TD = DAG.getDataLayout();
 692   SDLoc DL(InitPtr);
 693   Type *InitTy = Init->getType();
 694
 695   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 696     EVT VT = EVT::getEVT(InitTy);
 697     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 698     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, DL, VT), InitPtr,
 699                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 700                         false, TD.getPrefTypeAlignment(InitTy));
 701   }
 702
 703   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 704     EVT VT = EVT::getEVT(CFP->getType());
 705     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 706     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, DL, VT), InitPtr,
 707                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 708                         false, TD.getPrefTypeAlignment(CFP->getType()));
 709   }
 710
 711   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 712     const StructLayout *SL = TD.getStructLayout(ST);
 713
 714     EVT PtrVT = InitPtr.getValueType();
 715     SmallVector<SDValue, 8> Chains;
 716
 717     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 718       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), DL, PtrVT);
 719       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 720
 721       Constant *Elt = Init->getAggregateElement(I);
 722       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 723     }
 724
 725     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 726   }
 727
 728   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 729     EVT PtrVT = InitPtr.getValueType();
 730
 731     unsigned NumElements;
 732     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 733       NumElements = AT->getNumElements();
 734     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 735       NumElements = VT->getNumElements();
 736     else
 737       llvm_unreachable("Unexpected type");
 738
 739     unsigned EltSize = TD.getTypeAllocSize(SeqTy->getElementType());
 740     SmallVector<SDValue, 8> Chains;
 741     for (unsigned i = 0; i < NumElements; ++i) {
 742       SDValue Offset = DAG.getConstant(i * EltSize, DL, PtrVT);
 743       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 744
 745       Constant *Elt = Init->getAggregateElement(i);
 746       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 747     }
 748
 749     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 750   }
 751
 752   if (isa<UndefValue>(Init)) {
 753     EVT VT = EVT::getEVT(InitTy);
 754     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 755     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 756                         MachinePointerInfo(UndefValue::get(PtrTy)), false,
 757                         false, TD.getPrefTypeAlignment(InitTy));
 758   }
 759
 760   Init->dump();
 761   llvm_unreachable("Unhandled constant initializer");
 762 }
 763
 764 static bool hasDefinedInitializer(const GlobalValue *GV) {
 765   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 766   if (!GVar || !GVar->hasInitializer())
 767     return false;
 768
 769   if (isa<UndefValue>(GVar->getInitializer()))
 770     return false;
 771
 772   return true;
 773 }
 774
 775 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 776                                                  SDValue Op,
 777                                                  SelectionDAG &DAG) const {
 778
 779   const DataLayout &DL = DAG.getDataLayout();
 780   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 781   const GlobalValue *GV = G->getGlobal();
 782
 783   switch (G->getAddressSpace()) {
 784   case AMDGPUAS::LOCAL_ADDRESS: {
 785     // XXX: What does the value of G->getOffset() mean?
 786     assert(G->getOffset() == 0 &&
 787          "Do not know what to do with an non-zero offset");
 788
 789     // TODO: We could emit code to handle the initialization somewhere.
 790     if (hasDefinedInitializer(GV))
 791       break;
 792
 793     unsigned Offset;
 794     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 795       uint64_t Size = DL.getTypeAllocSize(GV->getType()->getElementType());
 796       Offset = MFI->LDSSize;
 797       MFI->LocalMemoryObjects[GV] = Offset;
 798       // XXX: Account for alignment?
 799       MFI->LDSSize += Size;
 800     } else {
 801       Offset = MFI->LocalMemoryObjects[GV];
 802     }
 803
 804     return DAG.getConstant(Offset, SDLoc(Op),
 805                            getPointerTy(DL, AMDGPUAS::LOCAL_ADDRESS));
 806   }
 807   case AMDGPUAS::CONSTANT_ADDRESS: {
 808     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 809     Type *EltType = GV->getType()->getElementType();
 810     unsigned Size = DL.getTypeAllocSize(EltType);
 811     unsigned Alignment = DL.getPrefTypeAlignment(EltType);
 812
 813     MVT PrivPtrVT = getPointerTy(DL, AMDGPUAS::PRIVATE_ADDRESS);
 814     MVT ConstPtrVT = getPointerTy(DL, AMDGPUAS::CONSTANT_ADDRESS);
 815
 816     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 817     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 818
 819     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 820     if (!Var->hasInitializer()) {
 821       // This has no use, but bugpoint will hit it.
 822       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 823     }
 824
 825     const Constant *Init = Var->getInitializer();
 826     SmallVector<SDNode*, 8> WorkList;
 827
 828     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 829                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 830       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 831         continue;
 832       WorkList.push_back(*I);
 833     }
 834     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 835     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 836                                            E = WorkList.end(); I != E; ++I) {
 837       SmallVector<SDValue, 8> Ops;
 838       Ops.push_back(Chain);
 839       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 840         Ops.push_back((*I)->getOperand(i));
 841       }
 842       DAG.UpdateNodeOperands(*I, Ops);
 843     }
 844     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 845   }
 846   }
 847
 848   const Function &Fn = *DAG.getMachineFunction().getFunction();
 849   DiagnosticInfoUnsupported BadInit(Fn,
 850                                     "initializer for address space");
 851   DAG.getContext()->diagnose(BadInit);
 852   return SDValue();
 853 }
 854
 855 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 856                                                   SelectionDAG &DAG) const {
 857   SmallVector<SDValue, 8> Args;
 858
 859   for (const SDUse &U : Op->ops())
 860     DAG.ExtractVectorElements(U.get(), Args);
 861
 862   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 863 }
 864
 865 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 866                                                      SelectionDAG &DAG) const {
 867
 868   SmallVector<SDValue, 8> Args;
 869   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 870   EVT VT = Op.getValueType();
 871   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 872                             VT.getVectorNumElements());
 873
 874   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 875 }
 876
 877 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 878                                               SelectionDAG &DAG) const {
 879
 880   MachineFunction &MF = DAG.getMachineFunction();
 881   const AMDGPUFrameLowering *TFL = Subtarget->getFrameLowering();
 882
 883   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 884
 885   unsigned FrameIndex = FIN->getIndex();
 886   unsigned IgnoredFrameReg;
 887   unsigned Offset =
 888       TFL->getFrameIndexReference(MF, FrameIndex, IgnoredFrameReg);
 889   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF), SDLoc(Op),
 890                          Op.getValueType());
 891 }
 892
 893 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 894     SelectionDAG &DAG) const {
 895   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 896   SDLoc DL(Op);
 897   EVT VT = Op.getValueType();
 898
 899   switch (IntrinsicID) {
 900     default: return Op;
 901     case AMDGPUIntrinsic::AMDGPU_abs:
 902     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 903       return LowerIntrinsicIABS(Op, DAG);
 904     case AMDGPUIntrinsic::AMDGPU_lrp:
 905       return LowerIntrinsicLRP(Op, DAG);
 906
 907     case AMDGPUIntrinsic::AMDGPU_clamp:
 908     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 909       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 910                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 911
 912     case Intrinsic::AMDGPU_div_scale: {
 913       // 3rd parameter required to be a constant.
 914       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 915       if (!Param)
 916         return DAG.getUNDEF(VT);
 917
 918       // Translate to the operands expected by the machine instruction. The
 919       // first parameter must be the same as the first instruction.
 920       SDValue Numerator = Op.getOperand(1);
 921       SDValue Denominator = Op.getOperand(2);
 922
 923       // Note this order is opposite of the machine instruction's operations,
 924       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 925       // intrinsic has the numerator as the first operand to match a normal
 926       // division operation.
 927
 928       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 929
 930       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 931                          Denominator, Numerator);
 932     }
 933
 934     case Intrinsic::AMDGPU_div_fmas:
 935       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 936                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3),
 937                          Op.getOperand(4));
 938
 939     case Intrinsic::AMDGPU_div_fixup:
 940       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 941                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 942
 943     case Intrinsic::AMDGPU_trig_preop:
 944       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 945                          Op.getOperand(1), Op.getOperand(2));
 946
 947     case Intrinsic::AMDGPU_rcp:
 948       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 949
 950     case Intrinsic::AMDGPU_rsq:
 951       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 952
 953     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 954       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 955
 956     case Intrinsic::AMDGPU_rsq_clamped:
 957       if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 958         Type *Type = VT.getTypeForEVT(*DAG.getContext());
 959         APFloat Max = APFloat::getLargest(Type->getFltSemantics());
 960         APFloat Min = APFloat::getLargest(Type->getFltSemantics(), true);
 961
 962         SDValue Rsq = DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 963         SDValue Tmp = DAG.getNode(ISD::FMINNUM, DL, VT, Rsq,
 964                                   DAG.getConstantFP(Max, DL, VT));
 965         return DAG.getNode(ISD::FMAXNUM, DL, VT, Tmp,
 966                            DAG.getConstantFP(Min, DL, VT));
 967       } else {
 968         return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 969       }
 970
 971     case Intrinsic::AMDGPU_ldexp:
 972       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 973                                                    Op.getOperand(2));
 974
 975     case AMDGPUIntrinsic::AMDGPU_imax:
 976       return DAG.getNode(ISD::SMAX, DL, VT, Op.getOperand(1),
 977                                             Op.getOperand(2));
 978     case AMDGPUIntrinsic::AMDGPU_umax:
 979       return DAG.getNode(ISD::UMAX, DL, VT, Op.getOperand(1),
 980                                             Op.getOperand(2));
 981     case AMDGPUIntrinsic::AMDGPU_imin:
 982       return DAG.getNode(ISD::SMIN, DL, VT, Op.getOperand(1),
 983                                             Op.getOperand(2));
 984     case AMDGPUIntrinsic::AMDGPU_umin:
 985       return DAG.getNode(ISD::UMIN, DL, VT, Op.getOperand(1),
 986                                             Op.getOperand(2));
 987
 988     case AMDGPUIntrinsic::AMDGPU_umul24:
 989       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 990                          Op.getOperand(1), Op.getOperand(2));
 991
 992     case AMDGPUIntrinsic::AMDGPU_imul24:
 993       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 994                          Op.getOperand(1), Op.getOperand(2));
 995
 996     case AMDGPUIntrinsic::AMDGPU_umad24:
 997       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 998                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 999
1000     case AMDGPUIntrinsic::AMDGPU_imad24:
1001       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
1002                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
1003
1004     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
1005       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
1006
1007     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
1008       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
1009
1010     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
1011       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
1012
1013     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
1014       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
1015
1016     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
1017       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
1018                          Op.getOperand(1),
1019                          Op.getOperand(2),
1020                          Op.getOperand(3));
1021
1022     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
1023       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
1024                          Op.getOperand(1),
1025                          Op.getOperand(2),
1026                          Op.getOperand(3));
1027
1028     case AMDGPUIntrinsic::AMDGPU_bfi:
1029       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
1030                          Op.getOperand(1),
1031                          Op.getOperand(2),
1032                          Op.getOperand(3));
1033
1034     case AMDGPUIntrinsic::AMDGPU_bfm:
1035       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
1036                          Op.getOperand(1),
1037                          Op.getOperand(2));
1038
1039     case AMDGPUIntrinsic::AMDGPU_brev:
1040       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
1041
1042   case Intrinsic::AMDGPU_class:
1043     return DAG.getNode(AMDGPUISD::FP_CLASS, DL, VT,
1044                        Op.getOperand(1), Op.getOperand(2));
1045
1046     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
1047       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
1048
1049     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
1050       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
1051     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
1052       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
1053   }
1054 }
1055
1056 ///IABS(a) = SMAX(sub(0, a), a)
1057 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
1058                                                  SelectionDAG &DAG) const {
1059   SDLoc DL(Op);
1060   EVT VT = Op.getValueType();
1061   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
1062                             Op.getOperand(1));
1063
1064   return DAG.getNode(ISD::SMAX, DL, VT, Neg, Op.getOperand(1));
1065 }
1066
1067 /// Linear Interpolation
1068 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
1069 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
1070                                                 SelectionDAG &DAG) const {
1071   SDLoc DL(Op);
1072   EVT VT = Op.getValueType();
1073   // TODO: Should this propagate fast-math-flags?
1074   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
1075                                 DAG.getConstantFP(1.0f, DL, MVT::f32),
1076                                 Op.getOperand(1));
1077   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
1078                                                     Op.getOperand(3));
1079   return DAG.getNode(ISD::FADD, DL, VT,
1080       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
1081       OneSubAC);
1082 }
1083
1084 /// \brief Generate Min/Max node
1085 SDValue AMDGPUTargetLowering::CombineFMinMaxLegacy(SDLoc DL,
1086                                                    EVT VT,
1087                                                    SDValue LHS,
1088                                                    SDValue RHS,
1089                                                    SDValue True,
1090                                                    SDValue False,
1091                                                    SDValue CC,
1092                                                    DAGCombinerInfo &DCI) const {
1093   if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1094     return SDValue();
1095
1096   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1097     return SDValue();
1098
1099   SelectionDAG &DAG = DCI.DAG;
1100   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1101   switch (CCOpcode) {
1102   case ISD::SETOEQ:
1103   case ISD::SETONE:
1104   case ISD::SETUNE:
1105   case ISD::SETNE:
1106   case ISD::SETUEQ:
1107   case ISD::SETEQ:
1108   case ISD::SETFALSE:
1109   case ISD::SETFALSE2:
1110   case ISD::SETTRUE:
1111   case ISD::SETTRUE2:
1112   case ISD::SETUO:
1113   case ISD::SETO:
1114     break;
1115   case ISD::SETULE:
1116   case ISD::SETULT: {
1117     if (LHS == True)
1118       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1119     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1120   }
1121   case ISD::SETOLE:
1122   case ISD::SETOLT:
1123   case ISD::SETLE:
1124   case ISD::SETLT: {
1125     // Ordered. Assume ordered for undefined.
1126
1127     // Only do this after legalization to avoid interfering with other combines
1128     // which might occur.
1129     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1130         !DCI.isCalledByLegalizer())
1131       return SDValue();
1132
1133     // We need to permute the operands to get the correct NaN behavior. The
1134     // selected operand is the second one based on the failing compare with NaN,
1135     // so permute it based on the compare type the hardware uses.
1136     if (LHS == True)
1137       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1138     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1139   }
1140   case ISD::SETUGE:
1141   case ISD::SETUGT: {
1142     if (LHS == True)
1143       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1144     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1145   }
1146   case ISD::SETGT:
1147   case ISD::SETGE:
1148   case ISD::SETOGE:
1149   case ISD::SETOGT: {
1150     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1151         !DCI.isCalledByLegalizer())
1152       return SDValue();
1153
1154     if (LHS == True)
1155       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1156     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1157   }
1158   case ISD::SETCC_INVALID:
1159     llvm_unreachable("Invalid setcc condcode!");
1160   }
1161   return SDValue();
1162 }
1163
1164 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1165                                                   SelectionDAG &DAG) const {
1166   LoadSDNode *Load = cast<LoadSDNode>(Op);
1167   EVT MemVT = Load->getMemoryVT();
1168   EVT MemEltVT = MemVT.getVectorElementType();
1169
1170   EVT LoadVT = Op.getValueType();
1171   EVT EltVT = LoadVT.getVectorElementType();
1172   EVT PtrVT = Load->getBasePtr().getValueType();
1173
1174   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1175   SmallVector<SDValue, 8> Loads;
1176   SmallVector<SDValue, 8> Chains;
1177
1178   SDLoc SL(Op);
1179   unsigned MemEltSize = MemEltVT.getStoreSize();
1180   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1181
1182   for (unsigned i = 0; i < NumElts; ++i) {
1183     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1184                               DAG.getConstant(i * MemEltSize, SL, PtrVT));
1185
1186     SDValue NewLoad
1187       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1188                        Load->getChain(), Ptr,
1189                        SrcValue.getWithOffset(i * MemEltSize),
1190                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1191                        Load->isInvariant(), Load->getAlignment());
1192     Loads.push_back(NewLoad.getValue(0));
1193     Chains.push_back(NewLoad.getValue(1));
1194   }
1195
1196   SDValue Ops[] = {
1197     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1198     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1199   };
1200
1201   return DAG.getMergeValues(Ops, SL);
1202 }
1203
1204 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1205                                               SelectionDAG &DAG) const {
1206   EVT VT = Op.getValueType();
1207
1208   // If this is a 2 element vector, we really want to scalarize and not create
1209   // weird 1 element vectors.
1210   if (VT.getVectorNumElements() == 2)
1211     return ScalarizeVectorLoad(Op, DAG);
1212
1213   LoadSDNode *Load = cast<LoadSDNode>(Op);
1214   SDValue BasePtr = Load->getBasePtr();
1215   EVT PtrVT = BasePtr.getValueType();
1216   EVT MemVT = Load->getMemoryVT();
1217   SDLoc SL(Op);
1218
1219   const MachinePointerInfo &SrcValue = Load->getMemOperand()->getPointerInfo();
1220
1221   EVT LoVT, HiVT;
1222   EVT LoMemVT, HiMemVT;
1223   SDValue Lo, Hi;
1224
1225   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1226   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1227   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1228
1229   unsigned Size = LoMemVT.getStoreSize();
1230   unsigned BaseAlign = Load->getAlignment();
1231   unsigned HiAlign = MinAlign(BaseAlign, Size);
1232
1233   SDValue LoLoad
1234     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1235                      Load->getChain(), BasePtr,
1236                      SrcValue,
1237                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1238                      Load->isInvariant(), BaseAlign);
1239
1240   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1241                               DAG.getConstant(Size, SL, PtrVT));
1242
1243   SDValue HiLoad
1244     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1245                      Load->getChain(), HiPtr,
1246                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1247                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1248                      Load->isInvariant(), HiAlign);
1249
1250   SDValue Ops[] = {
1251     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1252     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1253                 LoLoad.getValue(1), HiLoad.getValue(1))
1254   };
1255
1256   return DAG.getMergeValues(Ops, SL);
1257 }
1258
1259 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1260                                                SelectionDAG &DAG) const {
1261   StoreSDNode *Store = cast<StoreSDNode>(Op);
1262   EVT MemVT = Store->getMemoryVT();
1263   unsigned MemBits = MemVT.getSizeInBits();
1264
1265   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1266   // truncating store into an i32 store.
1267   // XXX: We could also handle optimize other vector bitwidths.
1268   if (!MemVT.isVector() || MemBits > 32) {
1269     return SDValue();
1270   }
1271
1272   SDLoc DL(Op);
1273   SDValue Value = Store->getValue();
1274   EVT VT = Value.getValueType();
1275   EVT ElemVT = VT.getVectorElementType();
1276   SDValue Ptr = Store->getBasePtr();
1277   EVT MemEltVT = MemVT.getVectorElementType();
1278   unsigned MemEltBits = MemEltVT.getSizeInBits();
1279   unsigned MemNumElements = MemVT.getVectorNumElements();
1280   unsigned PackedSize = MemVT.getStoreSizeInBits();
1281   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, DL, MVT::i32);
1282
1283   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1284
1285   SDValue PackedValue;
1286   for (unsigned i = 0; i < MemNumElements; ++i) {
1287     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1288                               DAG.getConstant(i, DL, MVT::i32));
1289     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1290     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1291
1292     SDValue Shift = DAG.getConstant(MemEltBits * i, DL, MVT::i32);
1293     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1294
1295     if (i == 0) {
1296       PackedValue = Elt;
1297     } else {
1298       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1299     }
1300   }
1301
1302   if (PackedSize < 32) {
1303     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1304     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1305                              Store->getMemOperand()->getPointerInfo(),
1306                              PackedVT,
1307                              Store->isNonTemporal(), Store->isVolatile(),
1308                              Store->getAlignment());
1309   }
1310
1311   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1312                       Store->getMemOperand()->getPointerInfo(),
1313                       Store->isVolatile(),  Store->isNonTemporal(),
1314                       Store->getAlignment());
1315 }
1316
1317 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1318                                                    SelectionDAG &DAG) const {
1319   StoreSDNode *Store = cast<StoreSDNode>(Op);
1320   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1321   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1322   EVT PtrVT = Store->getBasePtr().getValueType();
1323   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1324   SDLoc SL(Op);
1325
1326   SmallVector<SDValue, 8> Chains;
1327
1328   unsigned EltSize = MemEltVT.getStoreSize();
1329   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1330
1331   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1332     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1333                               Store->getValue(),
1334                               DAG.getConstant(i, SL, MVT::i32));
1335
1336     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), SL, PtrVT);
1337     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1338     SDValue NewStore =
1339       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1340                         SrcValue.getWithOffset(i * EltSize),
1341                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1342                         Store->getAlignment());
1343     Chains.push_back(NewStore);
1344   }
1345
1346   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1347 }
1348
1349 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1350                                                SelectionDAG &DAG) const {
1351   StoreSDNode *Store = cast<StoreSDNode>(Op);
1352   SDValue Val = Store->getValue();
1353   EVT VT = Val.getValueType();
1354
1355   // If this is a 2 element vector, we really want to scalarize and not create
1356   // weird 1 element vectors.
1357   if (VT.getVectorNumElements() == 2)
1358     return ScalarizeVectorStore(Op, DAG);
1359
1360   EVT MemVT = Store->getMemoryVT();
1361   SDValue Chain = Store->getChain();
1362   SDValue BasePtr = Store->getBasePtr();
1363   SDLoc SL(Op);
1364
1365   EVT LoVT, HiVT;
1366   EVT LoMemVT, HiMemVT;
1367   SDValue Lo, Hi;
1368
1369   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1370   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1371   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1372
1373   EVT PtrVT = BasePtr.getValueType();
1374   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1375                               DAG.getConstant(LoMemVT.getStoreSize(), SL,
1376                                               PtrVT));
1377
1378   const MachinePointerInfo &SrcValue = Store->getMemOperand()->getPointerInfo();
1379   unsigned BaseAlign = Store->getAlignment();
1380   unsigned Size = LoMemVT.getStoreSize();
1381   unsigned HiAlign = MinAlign(BaseAlign, Size);
1382
1383   SDValue LoStore
1384     = DAG.getTruncStore(Chain, SL, Lo,
1385                         BasePtr,
1386                         SrcValue,
1387                         LoMemVT,
1388                         Store->isNonTemporal(),
1389                         Store->isVolatile(),
1390                         BaseAlign);
1391   SDValue HiStore
1392     = DAG.getTruncStore(Chain, SL, Hi,
1393                         HiPtr,
1394                         SrcValue.getWithOffset(Size),
1395                         HiMemVT,
1396                         Store->isNonTemporal(),
1397                         Store->isVolatile(),
1398                         HiAlign);
1399
1400   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1401 }
1402
1403
1404 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1405   SDLoc DL(Op);
1406   LoadSDNode *Load = cast<LoadSDNode>(Op);
1407   ISD::LoadExtType ExtType = Load->getExtensionType();
1408   EVT VT = Op.getValueType();
1409   EVT MemVT = Load->getMemoryVT();
1410
1411   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1412     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1413     // FIXME: Copied from PPC
1414     // First, load into 32 bits, then truncate to 1 bit.
1415
1416     SDValue Chain = Load->getChain();
1417     SDValue BasePtr = Load->getBasePtr();
1418     MachineMemOperand *MMO = Load->getMemOperand();
1419
1420     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1421                                    BasePtr, MVT::i8, MMO);
1422
1423     SDValue Ops[] = {
1424       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1425       NewLD.getValue(1)
1426     };
1427
1428     return DAG.getMergeValues(Ops, DL);
1429   }
1430
1431   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1432       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1433       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1434     return SDValue();
1435
1436   // <SI && AS=PRIVATE && EXTLOAD && size < 32bit,
1437   // register (2-)byte extract.
1438
1439   // Get Register holding the target.
1440   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1441                             DAG.getConstant(2, DL, MVT::i32));
1442   // Load the Register.
1443   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1444                             Load->getChain(), Ptr,
1445                             DAG.getTargetConstant(0, DL, MVT::i32),
1446                             Op.getOperand(2));
1447
1448   // Get offset within the register.
1449   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1450                                 Load->getBasePtr(),
1451                                 DAG.getConstant(0x3, DL, MVT::i32));
1452
1453   // Bit offset of target byte (byteIdx * 8).
1454   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1455                                  DAG.getConstant(3, DL, MVT::i32));
1456
1457   // Shift to the right.
1458   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1459
1460   // Eliminate the upper bits by setting them to ...
1461   EVT MemEltVT = MemVT.getScalarType();
1462
1463   // ... ones.
1464   if (ExtType == ISD::SEXTLOAD) {
1465     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1466
1467     SDValue Ops[] = {
1468       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1469       Load->getChain()
1470     };
1471
1472     return DAG.getMergeValues(Ops, DL);
1473   }
1474
1475   // ... or zeros.
1476   SDValue Ops[] = {
1477     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1478     Load->getChain()
1479   };
1480
1481   return DAG.getMergeValues(Ops, DL);
1482 }
1483
1484 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1485   SDLoc DL(Op);
1486   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1487   if (Result.getNode()) {
1488     return Result;
1489   }
1490
1491   StoreSDNode *Store = cast<StoreSDNode>(Op);
1492   SDValue Chain = Store->getChain();
1493   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1494        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1495       Store->getValue().getValueType().isVector()) {
1496     return SplitVectorStore(Op, DAG);
1497   }
1498
1499   EVT MemVT = Store->getMemoryVT();
1500   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1501       MemVT.bitsLT(MVT::i32)) {
1502     unsigned Mask = 0;
1503     if (Store->getMemoryVT() == MVT::i8) {
1504       Mask = 0xff;
1505     } else if (Store->getMemoryVT() == MVT::i16) {
1506       Mask = 0xffff;
1507     }
1508     SDValue BasePtr = Store->getBasePtr();
1509     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1510                               DAG.getConstant(2, DL, MVT::i32));
1511     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1512                               Chain, Ptr,
1513                               DAG.getTargetConstant(0, DL, MVT::i32));
1514
1515     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1516                                   DAG.getConstant(0x3, DL, MVT::i32));
1517
1518     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1519                                    DAG.getConstant(3, DL, MVT::i32));
1520
1521     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1522                                     Store->getValue());
1523
1524     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1525
1526     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1527                                        MaskedValue, ShiftAmt);
1528
1529     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32,
1530                                   DAG.getConstant(Mask, DL, MVT::i32),
1531                                   ShiftAmt);
1532     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1533                           DAG.getConstant(0xffffffff, DL, MVT::i32));
1534     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1535
1536     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1537     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1538                        Chain, Value, Ptr,
1539                        DAG.getTargetConstant(0, DL, MVT::i32));
1540   }
1541   return SDValue();
1542 }
1543
1544 // This is a shortcut for integer division because we have fast i32<->f32
1545 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1546 // float is enough to accurately represent up to a 24-bit integer.
1547 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1548   SDLoc DL(Op);
1549   EVT VT = Op.getValueType();
1550   SDValue LHS = Op.getOperand(0);
1551   SDValue RHS = Op.getOperand(1);
1552   MVT IntVT = MVT::i32;
1553   MVT FltVT = MVT::f32;
1554
1555   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1556   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1557
1558   if (VT.isVector()) {
1559     unsigned NElts = VT.getVectorNumElements();
1560     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1561     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1562   }
1563
1564   unsigned BitSize = VT.getScalarType().getSizeInBits();
1565
1566   SDValue jq = DAG.getConstant(1, DL, IntVT);
1567
1568   if (sign) {
1569     // char|short jq = ia ^ ib;
1570     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1571
1572     // jq = jq >> (bitsize - 2)
1573     jq = DAG.getNode(ISD::SRA, DL, VT, jq,
1574                      DAG.getConstant(BitSize - 2, DL, VT));
1575
1576     // jq = jq | 0x1
1577     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, DL, VT));
1578
1579     // jq = (int)jq
1580     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1581   }
1582
1583   // int ia = (int)LHS;
1584   SDValue ia = sign ?
1585     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1586
1587   // int ib, (int)RHS;
1588   SDValue ib = sign ?
1589     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1590
1591   // float fa = (float)ia;
1592   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1593
1594   // float fb = (float)ib;
1595   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1596
1597   // TODO: Should this propagate fast-math-flags?
1598   // float fq = native_divide(fa, fb);
1599   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1600                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1601
1602   // fq = trunc(fq);
1603   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1604
1605   // float fqneg = -fq;
1606   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1607
1608   // float fr = mad(fqneg, fb, fa);
1609   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1610                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1611
1612   // int iq = (int)fq;
1613   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1614
1615   // fr = fabs(fr);
1616   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1617
1618   // fb = fabs(fb);
1619   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1620
1621   EVT SetCCVT = getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
1622
1623   // int cv = fr >= fb;
1624   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1625
1626   // jq = (cv ? jq : 0);
1627   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, DL, VT));
1628
1629   // dst = trunc/extend to legal type
1630   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1631
1632   // dst = iq + jq;
1633   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1634
1635   // Rem needs compensation, it's easier to recompute it
1636   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1637   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1638
1639   SDValue Res[2] = {
1640     Div,
1641     Rem
1642   };
1643   return DAG.getMergeValues(Res, DL);
1644 }
1645
1646 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1647                                       SelectionDAG &DAG,
1648                                       SmallVectorImpl<SDValue> &Results) const {
1649   assert(Op.getValueType() == MVT::i64);
1650
1651   SDLoc DL(Op);
1652   EVT VT = Op.getValueType();
1653   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1654
1655   SDValue one = DAG.getConstant(1, DL, HalfVT);
1656   SDValue zero = DAG.getConstant(0, DL, HalfVT);
1657
1658   //HiLo split
1659   SDValue LHS = Op.getOperand(0);
1660   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1661   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1662
1663   SDValue RHS = Op.getOperand(1);
1664   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1665   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1666
1667   if (VT == MVT::i64 &&
1668     DAG.MaskedValueIsZero(RHS, APInt::getHighBitsSet(64, 32)) &&
1669     DAG.MaskedValueIsZero(LHS, APInt::getHighBitsSet(64, 32))) {
1670
1671     SDValue Res = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1672                               LHS_Lo, RHS_Lo);
1673
1674     SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(0), zero);
1675     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(1), zero);
1676     Results.push_back(DIV);
1677     Results.push_back(REM);
1678     return;
1679   }
1680
1681   // Get Speculative values
1682   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1683   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1684
1685   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1686   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, zero);
1687
1688   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1689   SDValue DIV_Lo = zero;
1690
1691   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1692
1693   for (unsigned i = 0; i < halfBitWidth; ++i) {
1694     const unsigned bitPos = halfBitWidth - i - 1;
1695     SDValue POS = DAG.getConstant(bitPos, DL, HalfVT);
1696     // Get value of high bit
1697     SDValue HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1698     HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1699     HBit = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, HBit);
1700
1701     // Shift
1702     REM = DAG.getNode(ISD::SHL, DL, VT, REM, DAG.getConstant(1, DL, VT));
1703     // Add LHS high bit
1704     REM = DAG.getNode(ISD::OR, DL, VT, REM, HBit);
1705
1706     SDValue BIT = DAG.getConstant(1 << bitPos, DL, HalfVT);
1707     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1708
1709     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1710
1711     // Update REM
1712     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1713     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1714   }
1715
1716   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1717   Results.push_back(DIV);
1718   Results.push_back(REM);
1719 }
1720
1721 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1722                                            SelectionDAG &DAG) const {
1723   SDLoc DL(Op);
1724   EVT VT = Op.getValueType();
1725
1726   if (VT == MVT::i64) {
1727     SmallVector<SDValue, 2> Results;
1728     LowerUDIVREM64(Op, DAG, Results);
1729     return DAG.getMergeValues(Results, DL);
1730   }
1731
1732   SDValue Num = Op.getOperand(0);
1733   SDValue Den = Op.getOperand(1);
1734
1735   if (VT == MVT::i32) {
1736     if (DAG.MaskedValueIsZero(Num, APInt::getHighBitsSet(32, 8)) &&
1737         DAG.MaskedValueIsZero(Den, APInt::getHighBitsSet(32, 8))) {
1738       // TODO: We technically could do this for i64, but shouldn't that just be
1739       // handled by something generally reducing 64-bit division on 32-bit
1740       // values to 32-bit?
1741       return LowerDIVREM24(Op, DAG, false);
1742     }
1743   }
1744
1745   // RCP =  URECIP(Den) = 2^32 / Den + e
1746   // e is rounding error.
1747   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1748
1749   // RCP_LO = mul(RCP, Den) */
1750   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1751
1752   // RCP_HI = mulhu (RCP, Den) */
1753   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1754
1755   // NEG_RCP_LO = -RCP_LO
1756   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
1757                                                      RCP_LO);
1758
1759   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1760   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, DL, VT),
1761                                            NEG_RCP_LO, RCP_LO,
1762                                            ISD::SETEQ);
1763   // Calculate the rounding error from the URECIP instruction
1764   // E = mulhu(ABS_RCP_LO, RCP)
1765   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1766
1767   // RCP_A_E = RCP + E
1768   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1769
1770   // RCP_S_E = RCP - E
1771   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1772
1773   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1774   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, DL, VT),
1775                                      RCP_A_E, RCP_S_E,
1776                                      ISD::SETEQ);
1777   // Quotient = mulhu(Tmp0, Num)
1778   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1779
1780   // Num_S_Remainder = Quotient * Den
1781   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1782
1783   // Remainder = Num - Num_S_Remainder
1784   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1785
1786   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1787   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1788                                                  DAG.getConstant(-1, DL, VT),
1789                                                  DAG.getConstant(0, DL, VT),
1790                                                  ISD::SETUGE);
1791   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1792   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1793                                                   Num_S_Remainder,
1794                                                   DAG.getConstant(-1, DL, VT),
1795                                                   DAG.getConstant(0, DL, VT),
1796                                                   ISD::SETUGE);
1797   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1798   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1799                                                Remainder_GE_Zero);
1800
1801   // Calculate Division result:
1802
1803   // Quotient_A_One = Quotient + 1
1804   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1805                                        DAG.getConstant(1, DL, VT));
1806
1807   // Quotient_S_One = Quotient - 1
1808   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1809                                        DAG.getConstant(1, DL, VT));
1810
1811   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1812   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, DL, VT),
1813                                      Quotient, Quotient_A_One, ISD::SETEQ);
1814
1815   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1816   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, DL, VT),
1817                             Quotient_S_One, Div, ISD::SETEQ);
1818
1819   // Calculate Rem result:
1820
1821   // Remainder_S_Den = Remainder - Den
1822   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1823
1824   // Remainder_A_Den = Remainder + Den
1825   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1826
1827   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1828   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, DL, VT),
1829                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1830
1831   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1832   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, DL, VT),
1833                             Remainder_A_Den, Rem, ISD::SETEQ);
1834   SDValue Ops[2] = {
1835     Div,
1836     Rem
1837   };
1838   return DAG.getMergeValues(Ops, DL);
1839 }
1840
1841 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1842                                            SelectionDAG &DAG) const {
1843   SDLoc DL(Op);
1844   EVT VT = Op.getValueType();
1845
1846   SDValue LHS = Op.getOperand(0);
1847   SDValue RHS = Op.getOperand(1);
1848
1849   SDValue Zero = DAG.getConstant(0, DL, VT);
1850   SDValue NegOne = DAG.getConstant(-1, DL, VT);
1851
1852   if (VT == MVT::i32 &&
1853       DAG.ComputeNumSignBits(LHS) > 8 &&
1854       DAG.ComputeNumSignBits(RHS) > 8) {
1855     return LowerDIVREM24(Op, DAG, true);
1856   }
1857   if (VT == MVT::i64 &&
1858       DAG.ComputeNumSignBits(LHS) > 32 &&
1859       DAG.ComputeNumSignBits(RHS) > 32) {
1860     EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1861
1862     //HiLo split
1863     SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, Zero);
1864     SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, Zero);
1865     SDValue DIVREM = DAG.getNode(ISD::SDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1866                                  LHS_Lo, RHS_Lo);
1867     SDValue Res[2] = {
1868       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(0)),
1869       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(1))
1870     };
1871     return DAG.getMergeValues(Res, DL);
1872   }
1873
1874   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1875   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1876   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1877   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1878
1879   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1880   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1881
1882   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1883   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1884
1885   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1886   SDValue Rem = Div.getValue(1);
1887
1888   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1889   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1890
1891   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1892   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1893
1894   SDValue Res[2] = {
1895     Div,
1896     Rem
1897   };
1898   return DAG.getMergeValues(Res, DL);
1899 }
1900
1901 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1902 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1903   SDLoc SL(Op);
1904   EVT VT = Op.getValueType();
1905   SDValue X = Op.getOperand(0);
1906   SDValue Y = Op.getOperand(1);
1907
1908   // TODO: Should this propagate fast-math-flags?
1909
1910   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1911   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1912   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1913
1914   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1915 }
1916
1917 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1918   SDLoc SL(Op);
1919   SDValue Src = Op.getOperand(0);
1920
1921   // result = trunc(src)
1922   // if (src > 0.0 && src != result)
1923   //   result += 1.0
1924
1925   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1926
1927   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f64);
1928   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f64);
1929
1930   EVT SetCCVT =
1931       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
1932
1933   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1934   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1935   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1936
1937   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1938   // TODO: Should this propagate fast-math-flags?
1939   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1940 }
1941
1942 static SDValue extractF64Exponent(SDValue Hi, SDLoc SL, SelectionDAG &DAG) {
1943   const unsigned FractBits = 52;
1944   const unsigned ExpBits = 11;
1945
1946   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1947                                 Hi,
1948                                 DAG.getConstant(FractBits - 32, SL, MVT::i32),
1949                                 DAG.getConstant(ExpBits, SL, MVT::i32));
1950   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1951                             DAG.getConstant(1023, SL, MVT::i32));
1952
1953   return Exp;
1954 }
1955
1956 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1957   SDLoc SL(Op);
1958   SDValue Src = Op.getOperand(0);
1959
1960   assert(Op.getValueType() == MVT::f64);
1961
1962   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
1963   const SDValue One = DAG.getConstant(1, SL, MVT::i32);
1964
1965   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1966
1967   // Extract the upper half, since this is where we will find the sign and
1968   // exponent.
1969   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1970
1971   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
1972
1973   const unsigned FractBits = 52;
1974
1975   // Extract the sign bit.
1976   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, SL, MVT::i32);
1977   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1978
1979   // Extend back to to 64-bits.
1980   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1981                                   Zero, SignBit);
1982   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1983
1984   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1985   const SDValue FractMask
1986     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, SL, MVT::i64);
1987
1988   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1989   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1990   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1991
1992   EVT SetCCVT =
1993       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i32);
1994
1995   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, SL, MVT::i32);
1996
1997   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1998   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1999
2000   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
2001   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
2002
2003   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
2004 }
2005
2006 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
2007   SDLoc SL(Op);
2008   SDValue Src = Op.getOperand(0);
2009
2010   assert(Op.getValueType() == MVT::f64);
2011
2012   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
2013   SDValue C1 = DAG.getConstantFP(C1Val, SL, MVT::f64);
2014   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
2015
2016   // TODO: Should this propagate fast-math-flags?
2017
2018   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
2019   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
2020
2021   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
2022
2023   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
2024   SDValue C2 = DAG.getConstantFP(C2Val, SL, MVT::f64);
2025
2026   EVT SetCCVT =
2027       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
2028   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
2029
2030   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
2031 }
2032
2033 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
2034   // FNEARBYINT and FRINT are the same, except in their handling of FP
2035   // exceptions. Those aren't really meaningful for us, and OpenCL only has
2036   // rint, so just treat them as equivalent.
2037   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
2038 }
2039
2040 // XXX - May require not supporting f32 denormals?
2041 SDValue AMDGPUTargetLowering::LowerFROUND32(SDValue Op, SelectionDAG &DAG) const {
2042   SDLoc SL(Op);
2043   SDValue X = Op.getOperand(0);
2044
2045   SDValue T = DAG.getNode(ISD::FTRUNC, SL, MVT::f32, X);
2046
2047   // TODO: Should this propagate fast-math-flags?
2048
2049   SDValue Diff = DAG.getNode(ISD::FSUB, SL, MVT::f32, X, T);
2050
2051   SDValue AbsDiff = DAG.getNode(ISD::FABS, SL, MVT::f32, Diff);
2052
2053   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f32);
2054   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f32);
2055   const SDValue Half = DAG.getConstantFP(0.5, SL, MVT::f32);
2056
2057   SDValue SignOne = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f32, One, X);
2058
2059   EVT SetCCVT =
2060       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f32);
2061
2062   SDValue Cmp = DAG.getSetCC(SL, SetCCVT, AbsDiff, Half, ISD::SETOGE);
2063
2064   SDValue Sel = DAG.getNode(ISD::SELECT, SL, MVT::f32, Cmp, SignOne, Zero);
2065
2066   return DAG.getNode(ISD::FADD, SL, MVT::f32, T, Sel);
2067 }
2068
2069 SDValue AMDGPUTargetLowering::LowerFROUND64(SDValue Op, SelectionDAG &DAG) const {
2070   SDLoc SL(Op);
2071   SDValue X = Op.getOperand(0);
2072
2073   SDValue L = DAG.getNode(ISD::BITCAST, SL, MVT::i64, X);
2074
2075   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
2076   const SDValue One = DAG.getConstant(1, SL, MVT::i32);
2077   const SDValue NegOne = DAG.getConstant(-1, SL, MVT::i32);
2078   const SDValue FiftyOne = DAG.getConstant(51, SL, MVT::i32);
2079   EVT SetCCVT =
2080       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i32);
2081
2082   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, X);
2083
2084   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC, One);
2085
2086   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
2087
2088   const SDValue Mask = DAG.getConstant(INT64_C(0x000fffffffffffff), SL,
2089                                        MVT::i64);
2090
2091   SDValue M = DAG.getNode(ISD::SRA, SL, MVT::i64, Mask, Exp);
2092   SDValue D = DAG.getNode(ISD::SRA, SL, MVT::i64,
2093                           DAG.getConstant(INT64_C(0x0008000000000000), SL,
2094                                           MVT::i64),
2095                           Exp);
2096
2097   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, L, M);
2098   SDValue Tmp1 = DAG.getSetCC(SL, SetCCVT,
2099                               DAG.getConstant(0, SL, MVT::i64), Tmp0,
2100                               ISD::SETNE);
2101
2102   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, Tmp1,
2103                              D, DAG.getConstant(0, SL, MVT::i64));
2104   SDValue K = DAG.getNode(ISD::ADD, SL, MVT::i64, L, Tmp2);
2105
2106   K = DAG.getNode(ISD::AND, SL, MVT::i64, K, DAG.getNOT(SL, M, MVT::i64));
2107   K = DAG.getNode(ISD::BITCAST, SL, MVT::f64, K);
2108
2109   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
2110   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
2111   SDValue ExpEqNegOne = DAG.getSetCC(SL, SetCCVT, NegOne, Exp, ISD::SETEQ);
2112
2113   SDValue Mag = DAG.getNode(ISD::SELECT, SL, MVT::f64,
2114                             ExpEqNegOne,
2115                             DAG.getConstantFP(1.0, SL, MVT::f64),
2116                             DAG.getConstantFP(0.0, SL, MVT::f64));
2117
2118   SDValue S = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, Mag, X);
2119
2120   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpLt0, S, K);
2121   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpGt51, X, K);
2122
2123   return K;
2124 }
2125
2126 SDValue AMDGPUTargetLowering::LowerFROUND(SDValue Op, SelectionDAG &DAG) const {
2127   EVT VT = Op.getValueType();
2128
2129   if (VT == MVT::f32)
2130     return LowerFROUND32(Op, DAG);
2131
2132   if (VT == MVT::f64)
2133     return LowerFROUND64(Op, DAG);
2134
2135   llvm_unreachable("unhandled type");
2136 }
2137
2138 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
2139   SDLoc SL(Op);
2140   SDValue Src = Op.getOperand(0);
2141
2142   // result = trunc(src);
2143   // if (src < 0.0 && src != result)
2144   //   result += -1.0.
2145
2146   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2147
2148   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f64);
2149   const SDValue NegOne = DAG.getConstantFP(-1.0, SL, MVT::f64);
2150
2151   EVT SetCCVT =
2152       getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::f64);
2153
2154   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
2155   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
2156   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
2157
2158   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
2159   // TODO: Should this propagate fast-math-flags?
2160   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
2161 }
2162
2163 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
2164                                                bool Signed) const {
2165   SDLoc SL(Op);
2166   SDValue Src = Op.getOperand(0);
2167
2168   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
2169
2170   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2171                            DAG.getConstant(0, SL, MVT::i32));
2172   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2173                            DAG.getConstant(1, SL, MVT::i32));
2174
2175   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
2176                               SL, MVT::f64, Hi);
2177
2178   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
2179
2180   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
2181                               DAG.getConstant(32, SL, MVT::i32));
2182   // TODO: Should this propagate fast-math-flags?
2183   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
2184 }
2185
2186 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
2187                                                SelectionDAG &DAG) const {
2188   SDValue S0 = Op.getOperand(0);
2189   if (S0.getValueType() != MVT::i64)
2190     return SDValue();
2191
2192   EVT DestVT = Op.getValueType();
2193   if (DestVT == MVT::f64)
2194     return LowerINT_TO_FP64(Op, DAG, false);
2195
2196   assert(DestVT == MVT::f32);
2197
2198   SDLoc DL(Op);
2199
2200   // f32 uint_to_fp i64
2201   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2202                            DAG.getConstant(0, DL, MVT::i32));
2203   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
2204   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2205                            DAG.getConstant(1, DL, MVT::i32));
2206   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2207   // TODO: Should this propagate fast-math-flags?
2208   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2209                         DAG.getConstantFP(4294967296.0f, DL, MVT::f32)); // 2^32
2210   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2211 }
2212
2213 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2214                                               SelectionDAG &DAG) const {
2215   SDValue Src = Op.getOperand(0);
2216   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2217     return LowerINT_TO_FP64(Op, DAG, true);
2218
2219   return SDValue();
2220 }
2221
2222 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2223                                                bool Signed) const {
2224   SDLoc SL(Op);
2225
2226   SDValue Src = Op.getOperand(0);
2227
2228   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2229
2230   SDValue K0 = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), SL,
2231                                  MVT::f64);
2232   SDValue K1 = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), SL,
2233                                  MVT::f64);
2234   // TODO: Should this propagate fast-math-flags?
2235   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2236
2237   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2238
2239
2240   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2241
2242   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2243                            MVT::i32, FloorMul);
2244   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2245
2246   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2247
2248   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2249 }
2250
2251 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2252                                               SelectionDAG &DAG) const {
2253   SDValue Src = Op.getOperand(0);
2254
2255   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2256     return LowerFP64_TO_INT(Op, DAG, true);
2257
2258   return SDValue();
2259 }
2260
2261 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2262                                               SelectionDAG &DAG) const {
2263   SDValue Src = Op.getOperand(0);
2264
2265   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2266     return LowerFP64_TO_INT(Op, DAG, false);
2267
2268   return SDValue();
2269 }
2270
2271 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2272                                                      SelectionDAG &DAG) const {
2273   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2274   MVT VT = Op.getSimpleValueType();
2275   MVT ScalarVT = VT.getScalarType();
2276
2277   if (!VT.isVector())
2278     return SDValue();
2279
2280   SDValue Src = Op.getOperand(0);
2281   SDLoc DL(Op);
2282
2283   // TODO: Don't scalarize on Evergreen?
2284   unsigned NElts = VT.getVectorNumElements();
2285   SmallVector<SDValue, 8> Args;
2286   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2287
2288   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2289   for (unsigned I = 0; I < NElts; ++I)
2290     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2291
2292   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2293 }
2294
2295 //===----------------------------------------------------------------------===//
2296 // Custom DAG optimizations
2297 //===----------------------------------------------------------------------===//
2298
2299 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2300   APInt KnownZero, KnownOne;
2301   EVT VT = Op.getValueType();
2302   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2303
2304   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2305 }
2306
2307 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2308   EVT VT = Op.getValueType();
2309
2310   // In order for this to be a signed 24-bit value, bit 23, must
2311   // be a sign bit.
2312   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2313                                      // as unsigned 24-bit values.
2314          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2315 }
2316
2317 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2318
2319   SelectionDAG &DAG = DCI.DAG;
2320   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2321   EVT VT = Op.getValueType();
2322
2323   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2324   APInt KnownZero, KnownOne;
2325   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2326   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2327     DCI.CommitTargetLoweringOpt(TLO);
2328 }
2329
2330 template <typename IntTy>
2331 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2332                                uint32_t Offset, uint32_t Width, SDLoc DL) {
2333   if (Width + Offset < 32) {
2334     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2335     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2336     return DAG.getConstant(Result, DL, MVT::i32);
2337   }
2338
2339   return DAG.getConstant(Src0 >> Offset, DL, MVT::i32);
2340 }
2341
2342 static bool usesAllNormalStores(SDNode *LoadVal) {
2343   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2344     if (!ISD::isNormalStore(*I))
2345       return false;
2346   }
2347
2348   return true;
2349 }
2350
2351 // If we have a copy of an illegal type, replace it with a load / store of an
2352 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2353 // instructions emitted when handling extloads and truncstores. Ideally we could
2354 // recognize the pack / unpack pattern to eliminate it.
2355 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2356                                                   DAGCombinerInfo &DCI) const {
2357   if (!DCI.isBeforeLegalize())
2358     return SDValue();
2359
2360   StoreSDNode *SN = cast<StoreSDNode>(N);
2361   SDValue Value = SN->getValue();
2362   EVT VT = Value.getValueType();
2363
2364   if (isTypeLegal(VT) || SN->isVolatile() ||
2365       !ISD::isNormalLoad(Value.getNode()) || VT.getSizeInBits() < 8)
2366     return SDValue();
2367
2368   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2369   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2370     return SDValue();
2371
2372   EVT MemVT = LoadVal->getMemoryVT();
2373
2374   SDLoc SL(N);
2375   SelectionDAG &DAG = DCI.DAG;
2376   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2377
2378   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2379                                 LoadVT, SL,
2380                                 LoadVal->getChain(),
2381                                 LoadVal->getBasePtr(),
2382                                 LoadVal->getOffset(),
2383                                 LoadVT,
2384                                 LoadVal->getMemOperand());
2385
2386   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2387   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2388
2389   return DAG.getStore(SN->getChain(), SL, NewLoad,
2390                       SN->getBasePtr(), SN->getMemOperand());
2391 }
2392
2393 SDValue AMDGPUTargetLowering::performShlCombine(SDNode *N,
2394                                                 DAGCombinerInfo &DCI) const {
2395   if (N->getValueType(0) != MVT::i64)
2396     return SDValue();
2397
2398   // i64 (shl x, 32) -> (build_pair 0, x)
2399
2400   // Doing this with moves theoretically helps MI optimizations that understand
2401   // copies. 2 v_mov_b32_e32 will have the same code size / cycle count as
2402   // v_lshl_b64. In the SALU case, I think this is slightly worse since it
2403   // doubles the code size and I'm unsure about cycle count.
2404   const ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(N->getOperand(1));
2405   if (!RHS || RHS->getZExtValue() != 32)
2406     return SDValue();
2407
2408   SDValue LHS = N->getOperand(0);
2409
2410   SDLoc SL(N);
2411   SelectionDAG &DAG = DCI.DAG;
2412
2413   // Extract low 32-bits.
2414   SDValue Lo = DAG.getNode(ISD::TRUNCATE, SL, MVT::i32, LHS);
2415
2416   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
2417   return DAG.getNode(ISD::BUILD_PAIR, SL, MVT::i64, Zero, Lo);
2418 }
2419
2420 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2421                                                 DAGCombinerInfo &DCI) const {
2422   EVT VT = N->getValueType(0);
2423
2424   if (VT.isVector() || VT.getSizeInBits() > 32)
2425     return SDValue();
2426
2427   SelectionDAG &DAG = DCI.DAG;
2428   SDLoc DL(N);
2429
2430   SDValue N0 = N->getOperand(0);
2431   SDValue N1 = N->getOperand(1);
2432   SDValue Mul;
2433
2434   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2435     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2436     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2437     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2438   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2439     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2440     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2441     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2442   } else {
2443     return SDValue();
2444   }
2445
2446   // We need to use sext even for MUL_U24, because MUL_U24 is used
2447   // for signed multiply of 8 and 16-bit types.
2448   return DAG.getSExtOrTrunc(Mul, DL, VT);
2449 }
2450
2451 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2452                                                 DAGCombinerInfo &DCI) const {
2453   SelectionDAG &DAG = DCI.DAG;
2454   SDLoc DL(N);
2455
2456   switch(N->getOpcode()) {
2457   default:
2458     break;
2459   case ISD::SHL: {
2460     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
2461       break;
2462
2463     return performShlCombine(N, DCI);
2464   }
2465   case ISD::MUL:
2466     return performMulCombine(N, DCI);
2467   case AMDGPUISD::MUL_I24:
2468   case AMDGPUISD::MUL_U24: {
2469     SDValue N0 = N->getOperand(0);
2470     SDValue N1 = N->getOperand(1);
2471     simplifyI24(N0, DCI);
2472     simplifyI24(N1, DCI);
2473     return SDValue();
2474   }
2475   case ISD::SELECT: {
2476     SDValue Cond = N->getOperand(0);
2477     if (Cond.getOpcode() == ISD::SETCC && Cond.hasOneUse()) {
2478       EVT VT = N->getValueType(0);
2479       SDValue LHS = Cond.getOperand(0);
2480       SDValue RHS = Cond.getOperand(1);
2481       SDValue CC = Cond.getOperand(2);
2482
2483       SDValue True = N->getOperand(1);
2484       SDValue False = N->getOperand(2);
2485
2486       if (VT == MVT::f32)
2487         return CombineFMinMaxLegacy(DL, VT, LHS, RHS, True, False, CC, DCI);
2488     }
2489
2490     break;
2491   }
2492   case AMDGPUISD::BFE_I32:
2493   case AMDGPUISD::BFE_U32: {
2494     assert(!N->getValueType(0).isVector() &&
2495            "Vector handling of BFE not implemented");
2496     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2497     if (!Width)
2498       break;
2499
2500     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2501     if (WidthVal == 0)
2502       return DAG.getConstant(0, DL, MVT::i32);
2503
2504     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2505     if (!Offset)
2506       break;
2507
2508     SDValue BitsFrom = N->getOperand(0);
2509     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2510
2511     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2512
2513     if (OffsetVal == 0) {
2514       // This is already sign / zero extended, so try to fold away extra BFEs.
2515       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2516
2517       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2518       if (OpSignBits >= SignBits)
2519         return BitsFrom;
2520
2521       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2522       if (Signed) {
2523         // This is a sign_extend_inreg. Replace it to take advantage of existing
2524         // DAG Combines. If not eliminated, we will match back to BFE during
2525         // selection.
2526
2527         // TODO: The sext_inreg of extended types ends, although we can could
2528         // handle them in a single BFE.
2529         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2530                            DAG.getValueType(SmallVT));
2531       }
2532
2533       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2534     }
2535
2536     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2537       if (Signed) {
2538         return constantFoldBFE<int32_t>(DAG,
2539                                         CVal->getSExtValue(),
2540                                         OffsetVal,
2541                                         WidthVal,
2542                                         DL);
2543       }
2544
2545       return constantFoldBFE<uint32_t>(DAG,
2546                                        CVal->getZExtValue(),
2547                                        OffsetVal,
2548                                        WidthVal,
2549                                        DL);
2550     }
2551
2552     if ((OffsetVal + WidthVal) >= 32) {
2553       SDValue ShiftVal = DAG.getConstant(OffsetVal, DL, MVT::i32);
2554       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2555                          BitsFrom, ShiftVal);
2556     }
2557
2558     if (BitsFrom.hasOneUse()) {
2559       APInt Demanded = APInt::getBitsSet(32,
2560                                          OffsetVal,
2561                                          OffsetVal + WidthVal);
2562
2563       APInt KnownZero, KnownOne;
2564       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2565                                             !DCI.isBeforeLegalizeOps());
2566       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2567       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2568           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2569                                    KnownZero, KnownOne, TLO)) {
2570         DCI.CommitTargetLoweringOpt(TLO);
2571       }
2572     }
2573
2574     break;
2575   }
2576
2577   case ISD::STORE:
2578     return performStoreCombine(N, DCI);
2579   }
2580   return SDValue();
2581 }
2582
2583 //===----------------------------------------------------------------------===//
2584 // Helper functions
2585 //===----------------------------------------------------------------------===//
2586
2587 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2588                                SelectionDAG &DAG,
2589                                const Function *F,
2590                                const SmallVectorImpl<ISD::InputArg> &Ins,
2591                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2592
2593   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2594     if (Ins[i].ArgVT == Ins[i].VT) {
2595       OrigIns.push_back(Ins[i]);
2596       continue;
2597     }
2598
2599     EVT VT;
2600     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2601       // Vector has been split into scalars.
2602       VT = Ins[i].ArgVT.getVectorElementType();
2603     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2604                Ins[i].ArgVT.getVectorElementType() !=
2605                Ins[i].VT.getVectorElementType()) {
2606       // Vector elements have been promoted
2607       VT = Ins[i].ArgVT;
2608     } else {
2609       // Vector has been spilt into smaller vectors.
2610       VT = Ins[i].VT;
2611     }
2612
2613     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2614                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2615     OrigIns.push_back(Arg);
2616   }
2617 }
2618
2619 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2620   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2621     return CFP->isExactlyValue(1.0);
2622   }
2623   return isAllOnesConstant(Op);
2624 }
2625
2626 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2627   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2628     return CFP->getValueAPF().isZero();
2629   }
2630   return isNullConstant(Op);
2631 }
2632
2633 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2634                                                   const TargetRegisterClass *RC,
2635                                                    unsigned Reg, EVT VT) const {
2636   MachineFunction &MF = DAG.getMachineFunction();
2637   MachineRegisterInfo &MRI = MF.getRegInfo();
2638   unsigned VirtualRegister;
2639   if (!MRI.isLiveIn(Reg)) {
2640     VirtualRegister = MRI.createVirtualRegister(RC);
2641     MRI.addLiveIn(Reg, VirtualRegister);
2642   } else {
2643     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2644   }
2645   return DAG.getRegister(VirtualRegister, VT);
2646 }
2647
2648 uint32_t AMDGPUTargetLowering::getImplicitParameterOffset(
2649     const AMDGPUMachineFunction *MFI, const ImplicitParameter Param) const {
2650   uint64_t ArgOffset = MFI->ABIArgOffset;
2651   switch (Param) {
2652   case GRID_DIM:
2653     return ArgOffset;
2654   case GRID_OFFSET:
2655     return ArgOffset + 4;
2656   }
2657   llvm_unreachable("unexpected implicit parameter type");
2658 }
2659
2660 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2661
2662 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2663   switch ((AMDGPUISD::NodeType)Opcode) {
2664   case AMDGPUISD::FIRST_NUMBER: break;
2665   // AMDIL DAG nodes
2666   NODE_NAME_CASE(CALL);
2667   NODE_NAME_CASE(UMUL);
2668   NODE_NAME_CASE(RET_FLAG);
2669   NODE_NAME_CASE(BRANCH_COND);
2670
2671   // AMDGPU DAG nodes
2672   NODE_NAME_CASE(DWORDADDR)
2673   NODE_NAME_CASE(FRACT)
2674   NODE_NAME_CASE(CLAMP)
2675   NODE_NAME_CASE(COS_HW)
2676   NODE_NAME_CASE(SIN_HW)
2677   NODE_NAME_CASE(FMAX_LEGACY)
2678   NODE_NAME_CASE(FMIN_LEGACY)
2679   NODE_NAME_CASE(FMAX3)
2680   NODE_NAME_CASE(SMAX3)
2681   NODE_NAME_CASE(UMAX3)
2682   NODE_NAME_CASE(FMIN3)
2683   NODE_NAME_CASE(SMIN3)
2684   NODE_NAME_CASE(UMIN3)
2685   NODE_NAME_CASE(URECIP)
2686   NODE_NAME_CASE(DIV_SCALE)
2687   NODE_NAME_CASE(DIV_FMAS)
2688   NODE_NAME_CASE(DIV_FIXUP)
2689   NODE_NAME_CASE(TRIG_PREOP)
2690   NODE_NAME_CASE(RCP)
2691   NODE_NAME_CASE(RSQ)
2692   NODE_NAME_CASE(RSQ_LEGACY)
2693   NODE_NAME_CASE(RSQ_CLAMPED)
2694   NODE_NAME_CASE(LDEXP)
2695   NODE_NAME_CASE(FP_CLASS)
2696   NODE_NAME_CASE(DOT4)
2697   NODE_NAME_CASE(CARRY)
2698   NODE_NAME_CASE(BORROW)
2699   NODE_NAME_CASE(BFE_U32)
2700   NODE_NAME_CASE(BFE_I32)
2701   NODE_NAME_CASE(BFI)
2702   NODE_NAME_CASE(BFM)
2703   NODE_NAME_CASE(BREV)
2704   NODE_NAME_CASE(MUL_U24)
2705   NODE_NAME_CASE(MUL_I24)
2706   NODE_NAME_CASE(MAD_U24)
2707   NODE_NAME_CASE(MAD_I24)
2708   NODE_NAME_CASE(TEXTURE_FETCH)
2709   NODE_NAME_CASE(EXPORT)
2710   NODE_NAME_CASE(CONST_ADDRESS)
2711   NODE_NAME_CASE(REGISTER_LOAD)
2712   NODE_NAME_CASE(REGISTER_STORE)
2713   NODE_NAME_CASE(LOAD_CONSTANT)
2714   NODE_NAME_CASE(LOAD_INPUT)
2715   NODE_NAME_CASE(SAMPLE)
2716   NODE_NAME_CASE(SAMPLEB)
2717   NODE_NAME_CASE(SAMPLED)
2718   NODE_NAME_CASE(SAMPLEL)
2719   NODE_NAME_CASE(CVT_F32_UBYTE0)
2720   NODE_NAME_CASE(CVT_F32_UBYTE1)
2721   NODE_NAME_CASE(CVT_F32_UBYTE2)
2722   NODE_NAME_CASE(CVT_F32_UBYTE3)
2723   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2724   NODE_NAME_CASE(CONST_DATA_PTR)
2725   case AMDGPUISD::FIRST_MEM_OPCODE_NUMBER: break;
2726   NODE_NAME_CASE(SENDMSG)
2727   NODE_NAME_CASE(INTERP_MOV)
2728   NODE_NAME_CASE(INTERP_P1)
2729   NODE_NAME_CASE(INTERP_P2)
2730   NODE_NAME_CASE(STORE_MSKOR)
2731   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2732   case AMDGPUISD::LAST_AMDGPU_ISD_NUMBER: break;
2733   }
2734   return nullptr;
2735 }
2736
2737 SDValue AMDGPUTargetLowering::getRsqrtEstimate(SDValue Operand,
2738                                                DAGCombinerInfo &DCI,
2739                                                unsigned &RefinementSteps,
2740                                                bool &UseOneConstNR) const {
2741   SelectionDAG &DAG = DCI.DAG;
2742   EVT VT = Operand.getValueType();
2743
2744   if (VT == MVT::f32) {
2745     RefinementSteps = 0;
2746     return DAG.getNode(AMDGPUISD::RSQ, SDLoc(Operand), VT, Operand);
2747   }
2748
2749   // TODO: There is also f64 rsq instruction, but the documentation is less
2750   // clear on its precision.
2751
2752   return SDValue();
2753 }
2754
2755 SDValue AMDGPUTargetLowering::getRecipEstimate(SDValue Operand,
2756                                                DAGCombinerInfo &DCI,
2757                                                unsigned &RefinementSteps) const {
2758   SelectionDAG &DAG = DCI.DAG;
2759   EVT VT = Operand.getValueType();
2760
2761   if (VT == MVT::f32) {
2762     // Reciprocal, < 1 ulp error.
2763     //
2764     // This reciprocal approximation converges to < 0.5 ulp error with one
2765     // newton rhapson performed with two fused multiple adds (FMAs).
2766
2767     RefinementSteps = 0;
2768     return DAG.getNode(AMDGPUISD::RCP, SDLoc(Operand), VT, Operand);
2769   }
2770
2771   // TODO: There is also f64 rcp instruction, but the documentation is less
2772   // clear on its precision.
2773
2774   return SDValue();
2775 }
2776
2777 static void computeKnownBitsForMinMax(const SDValue Op0,
2778                                       const SDValue Op1,
2779                                       APInt &KnownZero,
2780                                       APInt &KnownOne,
2781                                       const SelectionDAG &DAG,
2782                                       unsigned Depth) {
2783   APInt Op0Zero, Op0One;
2784   APInt Op1Zero, Op1One;
2785   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2786   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2787
2788   KnownZero = Op0Zero & Op1Zero;
2789   KnownOne = Op0One & Op1One;
2790 }
2791
2792 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2793   const SDValue Op,
2794   APInt &KnownZero,
2795   APInt &KnownOne,
2796   const SelectionDAG &DAG,
2797   unsigned Depth) const {
2798
2799   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2800
2801   APInt KnownZero2;
2802   APInt KnownOne2;
2803   unsigned Opc = Op.getOpcode();
2804
2805   switch (Opc) {
2806   default:
2807     break;
2808   case ISD::INTRINSIC_WO_CHAIN: {
2809     // FIXME: The intrinsic should just use the node.
2810     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2811     case AMDGPUIntrinsic::AMDGPU_imax:
2812     case AMDGPUIntrinsic::AMDGPU_umax:
2813     case AMDGPUIntrinsic::AMDGPU_imin:
2814     case AMDGPUIntrinsic::AMDGPU_umin:
2815       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2816                                 KnownZero, KnownOne, DAG, Depth);
2817       break;
2818     default:
2819       break;
2820     }
2821
2822     break;
2823   }
2824   case AMDGPUISD::CARRY:
2825   case AMDGPUISD::BORROW: {
2826     KnownZero = APInt::getHighBitsSet(32, 31);
2827     break;
2828   }
2829
2830   case AMDGPUISD::BFE_I32:
2831   case AMDGPUISD::BFE_U32: {
2832     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2833     if (!CWidth)
2834       return;
2835
2836     unsigned BitWidth = 32;
2837     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2838
2839     if (Opc == AMDGPUISD::BFE_U32)
2840       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2841
2842     break;
2843   }
2844   }
2845 }
2846
2847 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2848   SDValue Op,
2849   const SelectionDAG &DAG,
2850   unsigned Depth) const {
2851   switch (Op.getOpcode()) {
2852   case AMDGPUISD::BFE_I32: {
2853     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2854     if (!Width)
2855       return 1;
2856
2857     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2858     if (!isNullConstant(Op.getOperand(1)))
2859       return SignBits;
2860
2861     // TODO: Could probably figure something out with non-0 offsets.
2862     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2863     return std::max(SignBits, Op0SignBits);
2864   }
2865
2866   case AMDGPUISD::BFE_U32: {
2867     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2868     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2869   }
2870
2871   case AMDGPUISD::CARRY:
2872   case AMDGPUISD::BORROW:
2873     return 31;
2874
2875   default:
2876     return 1;
2877   }
2878 }