lib/Target/AArch64/AArch64TargetMachine.cpp

   1 //===-- AArch64TargetMachine.cpp - Define TargetMachine for AArch64 -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
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   8 //===----------------------------------------------------------------------===//
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  11 //===----------------------------------------------------------------------===//
  12
  13 #include "AArch64.h"
  14 #include "AArch64TargetMachine.h"
  15 #include "llvm/PassManager.h"
  16 #include "llvm/CodeGen/Passes.h"
  17 #include "llvm/Support/CommandLine.h"
  18 #include "llvm/Support/TargetRegistry.h"
  19 #include "llvm/Target/TargetOptions.h"
  20 #include "llvm/Transforms/Scalar.h"
  21 using namespace llvm;
  22
  23 static cl::opt<bool>
  24 EnableCCMP("aarch64-ccmp", cl::desc("Enable the CCMP formation pass"),
  25            cl::init(true), cl::Hidden);
  26
  27 static cl::opt<bool>
  28 EnableStPairSuppress("aarch64-stp-suppress", cl::desc("Suppress STP for AArch64"),
  29                      cl::init(true), cl::Hidden);
  30
  31 static cl::opt<bool>
  32 EnableAdvSIMDScalar("aarch64-simd-scalar", cl::desc("Enable use of AdvSIMD scalar"
  33                     " integer instructions"), cl::init(false), cl::Hidden);
  34
  35 static cl::opt<bool>
  36 EnablePromoteConstant("aarch64-promote-const", cl::desc("Enable the promote "
  37                       "constant pass"), cl::init(true), cl::Hidden);
  38
  39 static cl::opt<bool>
  40 EnableCollectLOH("aarch64-collect-loh", cl::desc("Enable the pass that emits the"
  41                  " linker optimization hints (LOH)"), cl::init(true),
  42                  cl::Hidden);
  43
  44 static cl::opt<bool>
  45 EnableDeadRegisterElimination("aarch64-dead-def-elimination", cl::Hidden,
  46                               cl::desc("Enable the pass that removes dead"
  47                                        " definitons and replaces stores to"
  48                                        " them with stores to the zero"
  49                                        " register"),
  50                               cl::init(true));
  51
  52 static cl::opt<bool>
  53 EnableLoadStoreOpt("aarch64-load-store-opt", cl::desc("Enable the load/store pair"
  54                    " optimization pass"), cl::init(true), cl::Hidden);
  55
  56 static cl::opt<bool>
  57 EnableAtomicTidy("aarch64-atomic-cfg-tidy", cl::Hidden,
  58                  cl::desc("Run SimplifyCFG after expanding atomic operations"
  59                           " to make use of cmpxchg flow-based information"),
  60                  cl::init(true));
  61
  62 extern "C" void LLVMInitializeAArch64Target() {
  63   // Register the target.
  64   RegisterTargetMachine<AArch64leTargetMachine> X(TheAArch64leTarget);
  65   RegisterTargetMachine<AArch64beTargetMachine> Y(TheAArch64beTarget);
  66
  67   RegisterTargetMachine<AArch64leTargetMachine> Z(TheARM64leTarget);
  68   RegisterTargetMachine<AArch64beTargetMachine> W(TheARM64beTarget);
  69 }
  70
  71 /// TargetMachine ctor - Create an AArch64 architecture model.
  72 ///
  73 AArch64TargetMachine::AArch64TargetMachine(const Target &T, StringRef TT,
  74                                            StringRef CPU, StringRef FS,
  75                                            const TargetOptions &Options,
  76                                            Reloc::Model RM, CodeModel::Model CM,
  77                                            CodeGenOpt::Level OL,
  78                                            bool LittleEndian)
  79     : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  80       Subtarget(TT, CPU, FS, LittleEndian),
  81       // This nested ternary is horrible, but DL needs to be properly
  82       // initialized
  83       // before TLInfo is constructed.
  84       DL(Subtarget.isTargetMachO()
  85              ? "e-m:o-i64:64-i128:128-n32:64-S128"
  86              : (LittleEndian ? "e-m:e-i64:64-i128:128-n32:64-S128"
  87                              : "E-m:e-i64:64-i128:128-n32:64-S128")),
  88       InstrInfo(Subtarget), TLInfo(*this), FrameLowering(*this, Subtarget),
  89       TSInfo(*this) {
  90   initAsmInfo();
  91 }
  92
  93 void AArch64leTargetMachine::anchor() { }
  94
  95 AArch64leTargetMachine::
  96 AArch64leTargetMachine(const Target &T, StringRef TT,
  97                        StringRef CPU, StringRef FS, const TargetOptions &Options,
  98                        Reloc::Model RM, CodeModel::Model CM,
  99                        CodeGenOpt::Level OL)
 100   : AArch64TargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, true) {}
 101
 102 void AArch64beTargetMachine::anchor() { }
 103
 104 AArch64beTargetMachine::
 105 AArch64beTargetMachine(const Target &T, StringRef TT,
 106                        StringRef CPU, StringRef FS, const TargetOptions &Options,
 107                        Reloc::Model RM, CodeModel::Model CM,
 108                        CodeGenOpt::Level OL)
 109   : AArch64TargetMachine(T, TT, CPU, FS, Options, RM, CM, OL, false) {}
 110
 111 namespace {
 112 /// AArch64 Code Generator Pass Configuration Options.
 113 class AArch64PassConfig : public TargetPassConfig {
 114 public:
 115   AArch64PassConfig(AArch64TargetMachine *TM, PassManagerBase &PM)
 116       : TargetPassConfig(TM, PM) {}
 117
 118   AArch64TargetMachine &getAArch64TargetMachine() const {
 119     return getTM<AArch64TargetMachine>();
 120   }
 121
 122   void addIRPasses()  override;
 123   bool addPreISel() override;
 124   bool addInstSelector() override;
 125   bool addILPOpts() override;
 126   bool addPreRegAlloc() override;
 127   bool addPostRegAlloc() override;
 128   bool addPreSched2() override;
 129   bool addPreEmitPass() override;
 130 };
 131 } // namespace
 132
 133 void AArch64TargetMachine::addAnalysisPasses(PassManagerBase &PM) {
 134   // Add first the target-independent BasicTTI pass, then our AArch64 pass. This
 135   // allows the AArch64 pass to delegate to the target independent layer when
 136   // appropriate.
 137   PM.add(createBasicTargetTransformInfoPass(this));
 138   PM.add(createAArch64TargetTransformInfoPass(this));
 139 }
 140
 141 TargetPassConfig *AArch64TargetMachine::createPassConfig(PassManagerBase &PM) {
 142   return new AArch64PassConfig(this, PM);
 143 }
 144
 145 void AArch64PassConfig::addIRPasses() {
 146   // Always expand atomic operations, we don't deal with atomicrmw or cmpxchg
 147   // ourselves.
 148   addPass(createAtomicExpandLoadLinkedPass(TM));
 149
 150   // Cmpxchg instructions are often used with a subsequent comparison to
 151   // determine whether it succeeded. We can exploit existing control-flow in
 152   // ldrex/strex loops to simplify this, but it needs tidying up.
 153   if (TM->getOptLevel() != CodeGenOpt::None && EnableAtomicTidy)
 154     addPass(createCFGSimplificationPass());
 155
 156   TargetPassConfig::addIRPasses();
 157 }
 158
 159 // Pass Pipeline Configuration
 160 bool AArch64PassConfig::addPreISel() {
 161   // Run promote constant before global merge, so that the promoted constants
 162   // get a chance to be merged
 163   if (TM->getOptLevel() != CodeGenOpt::None && EnablePromoteConstant)
 164     addPass(createAArch64PromoteConstantPass());
 165   if (TM->getOptLevel() != CodeGenOpt::None)
 166     addPass(createGlobalMergePass(TM));
 167   if (TM->getOptLevel() != CodeGenOpt::None)
 168     addPass(createAArch64AddressTypePromotionPass());
 169
 170   return false;
 171 }
 172
 173 bool AArch64PassConfig::addInstSelector() {
 174   addPass(createAArch64ISelDag(getAArch64TargetMachine(), getOptLevel()));
 175
 176   // For ELF, cleanup any local-dynamic TLS accesses (i.e. combine as many
 177   // references to _TLS_MODULE_BASE_ as possible.
 178   if (TM->getSubtarget<AArch64Subtarget>().isTargetELF() &&
 179       getOptLevel() != CodeGenOpt::None)
 180     addPass(createAArch64CleanupLocalDynamicTLSPass());
 181
 182   return false;
 183 }
 184
 185 bool AArch64PassConfig::addILPOpts() {
 186   if (EnableCCMP)
 187     addPass(createAArch64ConditionalCompares());
 188   addPass(&EarlyIfConverterID);
 189   if (EnableStPairSuppress)
 190     addPass(createAArch64StorePairSuppressPass());
 191   return true;
 192 }
 193
 194 bool AArch64PassConfig::addPreRegAlloc() {
 195   // Use AdvSIMD scalar instructions whenever profitable.
 196   if (TM->getOptLevel() != CodeGenOpt::None && EnableAdvSIMDScalar)
 197     addPass(createAArch64AdvSIMDScalar());
 198   return true;
 199 }
 200
 201 bool AArch64PassConfig::addPostRegAlloc() {
 202   // Change dead register definitions to refer to the zero register.
 203   if (TM->getOptLevel() != CodeGenOpt::None && EnableDeadRegisterElimination)
 204     addPass(createAArch64DeadRegisterDefinitions());
 205   return true;
 206 }
 207
 208 bool AArch64PassConfig::addPreSched2() {
 209   // Expand some pseudo instructions to allow proper scheduling.
 210   addPass(createAArch64ExpandPseudoPass());
 211   // Use load/store pair instructions when possible.
 212   if (TM->getOptLevel() != CodeGenOpt::None && EnableLoadStoreOpt)
 213     addPass(createAArch64LoadStoreOptimizationPass());
 214   return true;
 215 }
 216
 217 bool AArch64PassConfig::addPreEmitPass() {
 218   // Relax conditional branch instructions if they're otherwise out of
 219   // range of their destination.
 220   addPass(createAArch64BranchRelaxation());
 221   if (TM->getOptLevel() != CodeGenOpt::None && EnableCollectLOH &&
 222       TM->getSubtarget<AArch64Subtarget>().isTargetMachO())
 223     addPass(createAArch64CollectLOHPass());
 224   return true;
 225 }